CN100525115C

CN100525115C - 半导体集成电路器件

Info

Publication number: CN100525115C
Application number: CNB2004800229301A
Authority: CN
Inventors: 西川英敏
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-08-18
Filing date: 2004-07-15
Publication date: 2009-08-05
Anticipated expiration: 2024-07-15
Also published as: CN1836375A; TW200514089A; US7256618B2; JP4536007B2; JPWO2005018094A1; WO2005018094A1; KR20060064653A; US20060232299A1

Abstract

半导体集成电路器件(1)包括：晶体管开关(SWA)，用以电连接和断开移位寄存器(SR1)之触发器(FF64)的输出端和移位寄存器(SR2)之触发器(FF65)的输入端；晶体管开关(SWB)，用以电连接和断开输入驱动器Din2和触发器(FF65)的输入端。这里，当连接移位寄存器(SR1和SR2)时，由选择信号使晶体管开关(SWA)接通，并使晶体管开关(SWB)断开。

Description

半导体集成电路器件

技术领域

本发明涉及被构成移位寄存器的半导体集成电路器件，这种移位寄存器可将输入的串行数据转换成并行数据，具体地说，涉及一种设有多个移位寄存器的半导体集成电路器件。

背景技术

按照常规方式，在打印机磁头驱动器等中，设置多个移位寄存器，这些移位寄存器可以逐位接收数据(即串行数据)，并在其中存储所述数据。在这种移位寄存器中，输入的串行数据是逐位分割的，然后将其转换成并行数据，并提供给锁存电路。然后，按照逐位确定的预定定时，将锁存电路中存储的所述数据的每一位从锁存电路输出给驱动器电路，从而可以对加热电阻或者发光元件提供电流。

作为设有这种打印机磁头驱动器的打印设备，已经提出过一种打印设备，其中将多个加热元件分成多个块，并且设置多个移位寄存器，移位寄存器的位数与各加热元件块的加热元件数相同(见专利出版物1)。在这种打印设备中，每一块的数据存储在每个移位寄存器中，按不同的定时驱动各个移位寄存器。这就使得能够分开正在进行数据输出的移位寄存器和正在进行数据输入的移位寄存器，从而能够加快打印操作。

如上所述，当逐块设置移位寄存器时，在半导体集成电路器件中可以设置多个移位寄存器。具体有如图8所示那样，在单独一个半导体集成电路器件100中，建立一个64位的移位寄存器SRX(由触发器FF1-FF64构成)和一个64位的移位寄存器SRY(由触发器FF65-FF128构成)。现在，半导体集成电路器件100具有：输入端SI1(接收输入给移位寄存器SRX的串行数据)、时钟输入端CLK(接收时钟信号)、输出端S01(从移位寄存器SRX输出串行数据)，以及输入端SI2(接收输入给移位寄存器SRY的串行数据)。另外，所述移位寄存器SRX的触发器FF1和移位寄存器SRY的触发器FF65当中的每一个，在其输入侧都有输入驱动器Din，移位寄存器SRX的触发器FF64在其输出侧都有输出驱动器Dout。

专利出版物1：日本专利申请未审公开平5-229159。

发明内容

然而，在有如图8所示的由移位寄存器SRX和SRY构成的半导体集成电路器件中，当将移位寄存器SRX和移位寄存器SRY作为一个128位的移位寄存器，使用从前者向后者输入串行数据时，须经半导体集成电路器件100外部的被置于基板上的外部导线，将输出端S01和输入端SI2连接在一起。这将导致从移位寄存器SRX的输出缓冲器Dout，经过外部寄生负载电容(如置于基板上的外部导线)，到移位寄存器SRY的输入缓冲器Din的数据传输延迟。

在这种情况下，图9或图10示出从时钟输入端CLK输入的时钟信号、触发器FF64的输入信号si64和输出信号so64、触发器FF65的输入信号si65和输出信号so65之间的相互关系。具体来说，在有如图9所示时钟信号的频率很低的情况下，当从图9(a)所示变化的时钟信号升到高电平起经过了一段规定的时间t时，则如图(c)所示那样，触发器FF64将输出信号so64改变成与时钟信号升高图9(b)所示高电平时输入信号si64所取值相应的值。

然后如图9(d)所示，触发器FF64的输出信号so64延迟了时间td，并将它作为触发器FF65的输入信号si65予以输入，这就改变了输出信号so65，如图9(e)所示，至于触发器FF64，当从时钟信号升高到高电平起经过了所述一段规定的时间t时，所达到的值与时钟信号升到如图9(d)所示的高电平时输入信号si65所取值相对应的值。

在图9所示的举例中，时钟频率如图9(a)所示是很低的，它的周期T大于所述规定时间t和延迟时间td之和(＝t+td)。这造成能够使触发器FF65的输出信号so65对应于触发器FF64的输出信号so64。因此，能够使移位寄存器SRX和SRY工作，而无数据损失。

现在，假定如图10(a)所示那样使时钟频率变高，它的周期小于所述规定时间t和延迟时间td之和(＝t+td)。输入信号si64和输出信号so64分别如图10(b)和10(c)所示，由此，触发器FF64可以对应于时钟信号而工作。但是，给触发器FF65的输入信号si65的行为如图10(d)所示那样，输入信号si65在时钟信号升高后才改变。结果，如图10(e)所示，触发器FF65的输出信号so65并不与触发器FF64的输出信号so64对应，导致在触发器FF65中的数据损失。

鉴于上述常规方式碰到的问题，本发明的目的在于提供一种半导体集成电路器件，它由多个移位寄存器构成，并且在使它们按一个移位寄存器的输出连接到另一个移位寄存器的输入而工作时，即使在高频下，所述半导体集成电路器件也能允许多个移位寄存器无故障地操作。

为实现上述目的，本发明提供一种半导体集成电路器件，它包括：第一至第n移位寄存器；第一至第n输入终端，它们接收提供给所述第一至第n移位寄存器的数据；第一开关，它电连接和断开第k移位寄存器的输出端和第k+1移位寄存器的输入端，其中k为整数，并使1≤k≤n-1；第一电阻，它的一端连接到第k+1输入终端，另一端被加给第一电压；第二电阻，它的一端连接到第k+1输入终端，另一端被加给第二电压；和外部输入检测电路，在没有数据输入至第k输入终端并处于高阻抗状态时，该电路接通第一开关；在将具有第一电压的信号输入至第k输入终端时，该电路断开第一开关，并将第一电压输入给第k+1移位寄存器；或者在将具有第二电压的信号输入至第k输入终端时，该电路断开第一开关，并将第二电压输入给第k+1移位寄存器。

按照本发明的另一方面，一种半导体集成电路器件设有：第一至第n移位寄存器；第一至第n输入终端，它们接收提供给第一至第n移位寄存器的数据；以及开关控制部分，它按照接收输入给第k+1移位寄存器(其中k满足1≤k≤n-1)的数据的第k+1输入终端是否连接到外部而执行下述切换控制：是否第k移位寄存器的输出端和第k+1移位寄存器的输入端连接在一起，抑或是第k+1输入终端和第k+1移位寄存器连接在一起。当开关控制部分识别出第k+1输入终端处于开路状态，并且其中第k输入终端未连接到外部时，第k移位寄存器的输出端和第k+1移位寄存器的输入端连接在一起；并且，第k+1输入终端和第k+1移位寄存器的输入端彼此断开。当开关控制部分识别出第k+1输入终端连接到外部并向那里输入数据时，第k移位寄存器的输出端和第k+1移位寄存器的输入端彼此断开；并且，第k+1输入终端和第k+1移位寄存器的输入端连接在一起。

按照本发明，设置多个移位寄存器，这些移位寄存器当中，一个移位寄存器的输出端可在内部连接到相邻移位寄存器的输入端，而无需像常规实例那样经过设置于基板上的外部导线使它们连在一起。因此，与常规实例不同，能够防止由于外部寄生负载电容等的影响引起的移位寄存器之间的延迟。这就允许移位寄存器能在高频时钟下工作，即使在使相邻移位寄存器按照组合方式工作时亦是如此。另外，按照本发明，通过自外部给各移位寄存器提供输入，或者使来自外部的信号数目小于移位寄存器的数目，能够选择是否连接一个移位寄存器的输入端与另一个移位寄存器的输出端。这就能够选择是否分开使用抑或以组合方式使用半导体集成电路器件内的移位寄存器。

此外，按照本发明，还能代替常规实例中所要求的输出端，由选择信号输入终端从每个移位寄存器向外部提供输出。因此，与常规半导体集成电路器件相比，在不增加终端数目的情况下，即可实现这样的输出。此外，予以能够按照输入终端是否连接到外部而进行切换，就可以省去用于接收选择信号的选择信号输入终端，从而可以减少终端数目。

附图说明

图1是表示设置第一实施例的多个移位寄存器的半导体集成电路器件内部结构的电路方块图；

图2是表示晶体管开关结构的电路图；

图3是表示设置第一实施例的多个移位寄存器的半导体集成电路器件内部结构的另一实例电路的方块图；

图4是表示设置第二实施例的多个移位寄存器的半导体集成电路器件内部结构的电路方块图；

图5是表示设置第二实施例的多个移位寄存器的半导体集成电路器件内部结构的另一实例电路的方块图；

图6是表示由MOS晶体管构成并被包含在图5的半导体集成电路器件中的电阻结构的示意图；

图7是表示设置第二实施例的多个移位寄存器的半导体集成电路器件内部结构的另一实例电路的方块图；

图8是表示常规的设置多个移位寄存器的半导体集成电路器件内部结构的电路方块图；

图9是表示在图8的半导体集成电路器内所执行的工作过程的部分定时图；

图10是表示在图8的半导体集成电路器内所执行的工作过程的部分定时图。

参考标号表

1、1a、1b 半导体集成电路器件

2、20 开关控制部分

具体实施方式

[第一实施例]

以下参照附图描述本发明的第一实施例。图1是表示第一实施例半导体集成电路器件内部结构的电路方块图。

图1的半导体集成电路器件包括：64位移位寄存器SR1，由触发器FF1-FF64和输入驱动器Din1构成；64位移位寄存器SR2，由触发器FF65-FF128构成；输入终端SI1，用以接收输入给移位寄存器SR1的串行数据；时钟输入端CLK，用以接收时钟信号；输入终端SI2，用以接收输入给移位寄存器SR2的串行数据；输入驱动器Din2，它与输入终端SI2连接；晶体管开关SWA，用以电连接和断开触发器FF64的输出端和触发器FF65的输入端；晶体管开关SWB，用以电连接和断开输入驱动器Din2的输出端和触发器FF65的输入端；选择信号输入终端SEL，用以接收选择信号，以控制开关SWA和SWB的接通/断开；以及反相器Inv，它与选择信号输入终端SEL连接。

如图2所示，晶体管开关SWA和SWB当中的每一个都是由并联连接的P沟道MOS晶体管Tp和N沟道MOS晶体管Tn构成。在晶体管开关SWA中，把经反相器Inv反相的选择信号输入到由MOS晶体管Tp组成的门电路，并把经过选择信号输入终端SEL输入的选择信号输入到由MOS晶体管Tn组成的门电路。在晶体管开关SWB中，把经反相器Inv反相的选择信号输入到由MOS晶体管Tn组成的门电路，并把经过选择信号输入终端SEL输入的选择信号输入到由MOS晶体管Tp组成的门电路。

当建立了这样的连接并且利用移位寄存器SR1和SR2构成一个128位的移位寄存器时，从选择信号输入终端SEL输入一个高电平，以此作为选择信号，使开关SWA接通并使SWB断开。相应地，从移位寄存器SR1的触发器FF64输出的数据经开关SWA被输入到触发器FF65的输入端。

结果，在半导体集成电路器件1内，触发器FF64的输出端与触发器FF65的输入端连接在一起。因而，与图8所示的常规结构不同，能够省去位于触发器FF64输出端与触发器FF65的输入端之间的输出驱动器Dout和输入驱动器Din，并且不需要由在半导体集成电路器件外部而被设置于基板上的外部导线将它们连接在一起。这就能够防止在触发器FF64输出端和触发器FF65的输入端之间出现延迟。

另一方面，当利用移位寄存器SR1和SR2构成两个64位的移位寄存器，使数据分别从输入终端SI1和SI2输入到移位寄存器SR1和SR2时，从选择信号输入终端SEL输入低电平，以此作为选择信号，使开关SWA断开并使SWB接通。结果，从输入终端SI2输入的数据经过输入驱动器Din2和开关SWB被输入到触发器FF65的输入端。

采用这种结构，当按照组合方式作为单独一个移位寄存器使用安装在半导体集成电路器件中的多个移位寄存器时，切换选择信号，就能防止在一个移位寄存器的输入端与相邻移位寄存器的输出端之间出现延迟。由此，即使使时钟频率较高时，也能防止在一个移位寄存器的输入端与相邻移位寄存器的输出端之间出现数据损失。另外，还可以用选择信号输入终端SEL代替图8所示常规结构中作为输出终端S01使用的终端，从而能够通过使用像常规结构那样多的终端而实现这种结构。

本实施例涉及的是在半导体集成电路器件中安装两个64位移位寄存器的情况。然而，应该理解，可以使用不同的位数的移位寄存器代替随时64位移位寄存器。而且还应该理解，若不使用晶体管开关，也可以使用具有不同结构的开关，以此作为晶体管开关SWA、SWB。

进而有如图3所示那样，还可以利用n个移位寄存器SR1-SRn构成半导体集成电路器件，并且还要在相邻的移位寄存器之间设置n-1个开关SWA1到SWAn-1以及n-1个开关SWB1到SWBn-1。在这种情况下，要设置n-1个选择信号输入终端SEL1到SELn-1以及n-1个反相器Inv1到Invn-1，并且把从这里提供的选择信号和反相的选择信号分别输入到开关SWA1到SWAn-1和开关SWB1到SWBn-1。

另外，当从外部向移位寄存器SR2-SRn输入数据时，使用输入终端SI2-Sin以及输入驱动器Din2-Dinn。因此，通过按照选择信号切换开关SWA1到SWAn-1以及开关SWB1到SWBn-1的接通/断开，就可以通过断开或连接移位寄存器SR1-SRn而构成预期位数的移位寄存器。

应能理解，可以使选择信号输入终端的数目小于n-1，并且可以按照输入到选择信号输入终端的选择信号数目设置开关控制部分，用于控制开关SWA1到SWAn-1以及开关SWB1到SWBn-1的切换。

[第二实施例]

以下参照附图描述本发明的第二实施例。图4是表示本实施例半导体集成电路器件内部结构的电路方块图。应予说明的是，图4所示的半导体集成电路器件中，以相同的标号标记与图1所示半导体集成电路器件中目的相同的部件的对应部分，并省去对它们的详细描述。

图4的半导体集成电路器件1a包括：移位寄存器SR1和SR2；输入终端SI1和SI2；时钟输入端CLK，输入驱动器Din2，晶体管开关SWA；晶体管开关SWB；开关控制部分2，根据输入终端SI2的状态，它产生用以控制开关SWA和SWB的接通/断开的选择信号，并将输入到输入端SI2的信号发送给输入驱动器Din2；以及反相器Invx，用以使来自控制放大器2的选择信号反相。把来自开关控制部分2的选择信号输入到开关SWA的由MOS晶体管Tp组成的门电路和开关SWB的由MOS晶体管Tn组成的门电路，还把经反相器Invx反相的选择信号输入到开关SWA的由MOS晶体管Tn组成的门电路以及开关SWB的由MOS晶体管Tp组成的门电路。

在上述结构的半导体集成电路器件1a中，开关控制部分2按照下述的3种状态工作：

(1)未将输入终端SI2连接到外部，也没有任何数据输入的状态(高阻抗状态)；

(2)将高电平作为来自外部的数据输入到输入终端SI2的状态(高电平输入状态)；

(3)将低电平作为来自外部的数据输入到输入终端SI2的状态(低电平输入状态)；

(1)高阻抗状态

在这种状态下，从开关控制部分2输出低电平，以此作为选择信号，从而使开关SWA接通以及使开关SWB截止。因此，从移位寄存器SR1的触发器FF64输出的数据经开关SWA输入到移位寄存器SR2的触发器FF65的输入端。按照这种方式，使移位寄存器SR1和SR2耦接在一起，借此形成一个128位的移位寄存器。

(2)高电平输入状态

在这种状态下，从开关控制部分2输出高电平，以此作为选择信号，从而使开关SWA截止以及使开关SWB接通。此外，从输入终端SI2经过输入驱动器Din2和开关SWB将高电平作为数据输入到移位寄存器SR2的触发器FF65的输入端。

(3)低电平输入状态

在这种状态下，从开关控制部分2输出高电平，以此作为选择信号，从而使开关SWA截止以及使开关SWB接通。此外，从输入终端SI2经过输入驱动器Din2和开关SWB将低电平作为数据输入到移位寄存器SR2的触发器FF65的输入端。

如(2)和(3)状态所述的，当从外部将数据输入到输入终端SI2时，来自外部的数据经过开关控制部分2、输入驱动器Din2和开关SWB输入到移位寄存器SR2的触发器FF65的输入端。按照这种方式，使移位寄存器SR1和SR2断开，由此形成两个分开的64位的移位寄存器。

与第一实施例的半导体集成电路器件相比，采用这种结构，本实施例的半导体集成电路器件1a可以省去用来接收选择信号的选择信号输入终端。应予说明的是，不使用晶体管开关，而是可以使用具有不同结构的开关作为晶体管开关SWA和SWB。

[本实施例的其它结构实例]

图5表示本实施例结构的另一实例。采用这种结构，能够省去晶体管开关SWB。如图5所示的半导体集成电路器件1b，它包括：电阻Ra和Rb，每个电阻的一端都连接到输入终端SI2；反相器I1-I3，每个反相器都在它的输入侧与一个节点相连，电阻Ra和Rb在所述节点处连接在一起；反相器I4，用于接收反相器I3的输出；“异或”电路EX1，用于接收反相器I2和I4的输出；反相器I5，它接收“异或”电路EX1的输出；N沟道MOS晶体管T1a和P沟道MOS晶体管T2a，它们的栅极处接收反相器I5的输出；P沟道MOS晶体管T1b和N沟道MOS晶体管T2b，它们的栅极处接收“异或”电路EX1的输出；P沟道MOS晶体管T3a和N沟道MOS晶体管T3b，它们的栅极处接收反相器I1的输出。

按照这种结构，将电源电压VDD加给电阻Ra的另一端，同时，电阻Rb的另一端接地。而且，将输入给反相器I2的阈值设定为3/4VDD，这时的输出电平从高变到低；将输入给反相器I3的阈值设定为1/4VDD，这时的输出电平从高变到低。具体来说，当反相器I2的输入端处在0到3/4VDD范围时，输出高电平；当反相器I2的输入端处在3/4VDD到VDD范围时，输出低电平。另外，当反相器I3的输入端处在0到1/4VDD范围时，输出高电平；当反相器I3的输入端处在1/4VDD到VDD范围时，输出低电平。输入给反相器I1、I4、和I5的阈值可以是1/4VDD或者3/4VDD。

此外，将MOS晶体管T1a的漏极和MOS晶体管T1b的源极连接到移位寄存器SR1的触发器FF64的输出端，并将MOS晶体管T1a的源极和MOS晶体管T1b的漏极连接到移位寄存器SR2的触发器FF65的输入端。另外，将直流电压VDD加给MOS晶体管T3a的源极，并使MOS晶体管T2a的源极连接到MOS晶体管T3a的漏极。使MOS晶体管T3b的源极接地，并使MOS晶体管T2b的源极连接到MOS晶体管T3b的漏极。使MOS晶体管T2a和T3a的漏极连接到移位寄存器SR2的触发器FF65的输入端。按照这种结构，MOS晶体管T1a和MOS晶体管T1b一起构成了晶体管开关。

(1)在高阻抗状态下

按照这种结构，当输入终端SI1处于高阻抗状态时，其中没有任何数据从外部输入这里，向反相器I1-I3输入VDD/2，这个VDD/2是通过电阻Ra和Rb对直流电压分压获得的。结果，从反相器I2输出高电平，从反相器I3输出低电平。这将使接收反相器I3输出的反相器I4输出高电平，使接收反相器I2和I4输出的“异或”电路EX1输出低电平，从而使接收“异或”电路EX1输出的反相器I5输出高电平。

然后，将输出低电平的“异或”电路EX1的输出输入给MOS晶体管T1b和T2b的栅极，从而使MOS晶体管T1b导通并使MOS晶体管T2b截止。另外，将输出高电平的反相器I5的输出输入给MOS晶体管T1a和MOS晶体管T2a的栅极，使MOS晶体管T1a导通并使MOS晶体管T2a截止。因而，在这种情况下，经过由MOS晶体管T1a和MOS晶体管T1b构成的晶体管开关，将从触发器FF64输出的数据输入给触发器FF65。

(2)在高电平输入状态下

当将高电平作为来自外部的数据输入到输入终端SI2时，这个高电平(对应于VDD)作为数据被输入到反相器I1-I3。因而，从反相器I1-I3输出低电平，从接收反相器I3输出的反相器I4输出高电平，使接收反相器I2和I4输出的“异或”电路EX1输出高电平。此外，接收“异或”电路EX1输出的反相器I5输出低电平。

然后，将输出高电平的“异或”电路EX1的输出输入给MOS晶体管T1b和T2b的栅极，从而使MOS晶体管T1b截止并使MOS晶体管T2b导通。另外，将输出低电平的反相器I5的输出输入给MOS晶体管T1a和T2a的栅极，使MOS晶体管T1a截止并使MOS晶体管T2a导通。

此外，将输出低电平的反相器I1的输出输入给MOS晶体管T3a和T3b的栅极，使MOS晶体管T3a导通并使MOS晶体管T3b截止。于是，在这种情况下，经过MOS晶体管T2a和T3a，将电源电压VDD(高电平)输入给触发器FF65。

(3)在低电平输入状态下

当把低电平作为来自外部的数据输入给输入终端SI2时，这个低电平(对应于0)作为数据被输入到反相器I1-I3。因此，反相器I1-I3输出高电平，从接收反相器I3输出的反相器I4输出高电平，使接收反相器I2和I4输出的“异或”电路EX1输出高电平。此外，接收“异或”电路EX1输出的反相器I5输出低电平。

此外，将输出高电平的反相器I1的输出输入给MOS晶体管T3a和T3b的栅极，使MOS晶体管T3a截止并使MOS晶体管T3b导通。于是，在这种情况下，经过MOS晶体管T2b和T3b，将地电压(低电平)输入给触发器FF65。

如(2)和(3)状态所述的那样，当从外部向输入终端SI2输入数据时，由MOS晶体管T1a和T1b构成的晶体管开关被断开，来自外部的数据经过反相器I1、MOS晶体管T2a、T2b、T3a和T3b输入到移位寄存器SR2zh5触发器FF65的输入端。按照这种方式，使移位寄存器SR1、SR2断开，由此形成两个分开的64位的移位寄存器。

按照这种结构，有如图6所示者，电阻Ra和Rb当中的每一个都可以包括：栅极接地并且源极加有电源电压VDD的P沟道MOS晶体管Ta，以及栅极加有电源电压VDD并且源极接地的N沟道MOS晶体管Tb。所述MOS晶体管Ta和Tb的漏极连接在一起，它们连接在一起的节点连接到反相器I1-I3的输入端。

与第一实施例的半导体集成电路器件1相比，利用图5所示的结构，可以省去用来接收选择信号的选择信号输入终端SEL、晶体管开关SWB和输入驱动器Din2。

本实施例涉及的是在半导体集成电路器件1中构成两个64位的移位寄存器的情况。但应能理解，可以使用不同位数的移位寄存器代替所述64位移位寄存器。

此外，有如图7所示那样，还可以利用n个移位寄存器SR1-SRn构成半导体集成电路器件，并在相邻的移位寄存器之间设置n-1个开关SWA1到SWAn-1和n-1个开关SWB1到SWBn-1。另外，当从外部向移位寄存器SR2-SRn输入数据时，使用输入终端SI2-SIn和输入驱动器Din2-Dinn。

在这种情况下，设置连接到输入终端SI2-Sin的开关控制部分20，以及n-1个反相器Inx1-Inxn-1。从所述开关控制部分20向这n-1个反相器输入n-1个选择信号，经反相器Inx1-Inxn-1反相的选择信号被输入到n-1个开关SWA1到SWAn-1和n-1个开关SWB1到SWBn-1。于是，按照输入终端SI2-1到SI2—n—1的状态，切换开SWA1到SWAn-1和开关SWB1到SWBn-1的接通/断开，并且通过断开或耦接移位寄存器SR1-SRn，就能构成具有预期位数的移位寄存器。

此外，可以设置如图5所示的n-1个逻辑电路，每个逻辑电路都由反相器I1-I5、“异或”电路EX1，以及MOS晶体管T1a-T3a和T1b-T3b组成，而且每个逻辑电路都位于n个移位寄存器当中一个移位寄存器的输入端与相邻移位寄存器的输出端之间，每个逻辑电路都有一个输入终端。

Claims

1.一种半导体集成电路器件，包括：

第一至第n移位寄存器；

第一至第n输入终端，它们接收提供给所述第一至第n移位寄存器的数据；

第一开关，它电连接和断开第k移位寄存器的输出端和第k+1移位寄存器的输入端，其中k为整数，并使1≤k≤n-1；

第一电阻，它的一端连接到第k+1输入终端，另一端被加给第一电压；

第二电阻，它的一端连接到第k+1输入终端，另一端被加给第二电压；和

外部输入检测电路，

在没有数据输入至第k输入终端并处于高阻抗状态时，该电路接通第一开关；

在将具有第一电压的信号输入至第k输入终端时，该电路断开第一开关，并将第一电压输入给第k+1移位寄存器；或者

在将具有第二电压的信号输入至第k输入终端时，该电路断开第一开关，并将第二电压输入给第k+1移位寄存器。