CN100511644C - 具有锥型沟道的半导体器件的制造方法 - Google Patents
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Abstract
一种制造半导体的方法,包括:刻蚀衬底至预定深度以形成具有锥形边缘的上沟道;刻蚀上沟道下方的衬底以形成具有大约垂直边缘的下沟道;形成位于上和下沟道内的期间隔离层;和刻蚀由上和下沟道限定的衬底有源区域至预定深度,以形成用于栅极的凹陷图案。
Description
相关申请
本申请基于并要求2005年9月29日递交至韩国专利局的韩国专利申请KR2005-0091580的优先权,其全部内容通过引用并入本文。
发明领域
本发明涉及半导体器件的制造方法,更具体涉及利用浅沟道隔离法(STI)制造具有沟道的半导体器件的方法。
背景技术
在具有特征尺寸小于约0.10μm的半导体器件的动态随机存取存储器(DRAM)过程中,已经使用凹陷栅极过程来增加通道长度和改善半导体器件电特性方面的阈值电压(Vt)峰值特性。
近来,器件隔离过程已经使用了浅沟道隔离(STI)方法。
图1A-1B是示出制造半导体器件的典型方法的截面图。
如图1A所示,图案化的垫氧化物层12、图案化的垫氮化物层13和光刻胶图案形成在图案化的衬底11上方。虽然没有示出,但将在下文中说明形成图案化的垫氧化物层12、图案化的氮化物层13、光刻胶图案14和图案化的衬底11的过程。
在用于器件隔离的化学机械抛光(CMP)过程(下文中称为“器件隔离CMP过程”)期间用作停止层的垫氧化物层和硬掩模层或垫氮化物层沉积在将要形成沟道的衬底上。
沉积光刻胶层,随后使之经历显影过程和图案化过程。因此,形成光刻胶图案14。之后,利用光刻胶图案14作为掩模刻蚀垫氮化物层和垫氧化物层。因而,形成图案化的垫氮化物层13和图案化的垫氧化物层12。
通过利用光刻胶图案14、图案化的垫氮化物层13和图案化的垫氧化物层12作为掩模刻蚀衬底而形成用于器件隔离的多个沟道。同时,沟道15的侧壁与衬底上表面之间的角α要求为90°,尽可能使在后续图案化凹陷栅极图案期间作为底部平坦度标志的角状突起高度最小化。
如图1B所示,移除光刻胶图案14。
将间隙填充绝缘层16额外填入沟道15内,随后利用图案化的垫氮化物层13作为掩模实施器件隔离CMP过程。之后,移除图案化的垫氮化物层13和图案化的垫氧化物层12。
实施形成凹陷栅极的凹陷栅极刻蚀过程,因而形成多个凹陷图案17。
图1C是沿线I-I’示出图1B所示的所得结构的截面图,包括在凹陷图案17的底部边缘处的角状突起H。在此,示出角状突起的高度。
如上所述,在结合凹陷栅极过程以具体例示使用STI过程的超微器件的过程中,沟道15的侧壁与衬底11的上表面之间的角α设计为90°以使在形成凹陷图案的图案化期间形成的角状突起H的高度最小化,所述角状突起H的高度是底部平坦度的标志。
然而,如果角α为90°,则当将间隙填充绝缘层16填入沟道15时通常产生空孔。
更具体而言,当角α大于87°时通常产生空孔,该角度是允许间隙填充不产生空孔的角度。然而,如果角α保持在87°或更小以不产生空孔,则在后续图案化凹陷栅极图案期间作为底部平坦度标志的角状突起的高度增大。
角状突起高度的增大经常导致刷新特性劣化,因而超微器件的晶体管特性也会劣化。因此,可能不能够实现所需的器件。
发明内容
本发明提供一种制造半导体器件的方法,该方法能够在将间隙填充绝缘层填入用于器件隔离的沟道时防止产生空孔并确保凹陷图案的底部平坦度。
根据本发明,提供一种制造半导体器件的方法,包括:刻蚀衬底至预定深度以形成具有锥形边缘的上沟道;刻蚀上沟道下方的衬底以形成具有近似垂直边缘的下沟道;形成位于上和下沟道中的器件隔离层;和刻蚀由上和下沟道所限定的衬底有源区域至预定深度以形成用于栅极的凹陷图案。
附图说明
根据联系相关附图给出的以下具体实施方案的说明,将更好地理解本发明的上述和其它目的与特征,其中:
图1A和图1B是示出制造半导体器件的典型方法的截面图;
图1C是沿图1B中的线I-I’的半导体器件的截面图;
图2A-2E是示出根据本发明第一实施方案制造半导体器件的方法的截面图;
图3示出根据表1和2的样品的各种斜面的扫描电子显微镜(SEM)图像;
图4是示出沿图2E的线II-II’的所得结构的截面图;和
图5A-5F是示出根据本发明第二实施方案制造半导体器件的方法的截面图。
具体实施方式
以下,将参考附图详细描述根据本发明的特定实施方案。
图2A-2E是示出根据本发明第一实施方案制造半导体器件的方法的截面图。
如图2A所示,图案化的垫氧化物层22、图案化的氮化物层23和光刻胶图案形成在将要形成沟道的衬底21上方。
虽然没有示出,但将在下文中说明形成图案化的垫氧化物层22、图案化的氮化物层23和光刻胶图案24的过程。
在化学机械抛光(CMP)过程期间用作停止层的垫氧化物层和硬掩模层或垫氮化物层形成在衬底21上。
形成用于氟化氩(ArF)的光刻胶层,随后通过曝光过程和显影过程使之图案化,以形成光刻胶图案24。
利用光刻胶图案24作为掩模刻蚀垫氮化物层和垫氧化物层。因而,形成图案化的垫氮化物层23和图案化的垫氧化物层22。垫氮化物层和垫氧化物层可以利用氟基等离子体在变压耦合等离子体(TCP)反应器或感应耦合等离子体(ICP)反应器中被刻蚀。而且,同步供应源功率和偏压功率。
关于垫氮化物层和垫氧化物层的刻蚀过程更详细而言,在TCP反应器或ICP反应器中供应的源功率范围为约300W-约500Ws,压力范围为约30mTorr-约100mTorr。供应通过以约1:约1-2的比率混合氟碳(CF)基气体和氢氟碳(CHF)基气体而得到的混合物气体,并且可以向其中加入氧气(O2)或氩气(Ar)作为反应气体。在此,CF基气体包括四氟甲烷(CF4)气体,CHF基气体包括三氟甲烷(CHF3)气体。在用于上述刻蚀过程的第一示例性配方中,压力为约80mTorr,源功率为约300W,CF4气体的流量为约30sccm(标准立方厘米每分钟),CHF3气体的流量为约50sccm,O2气体的流量为约3sccm。在第二示例性配方中,压力为约80mTorr,源功率为约300W,CF4气体的流量为约30sccm,CHF3气体的流量为约50sccm,O2气体的流量为约2sccm。在第三示例性配方中,压力为约300mTorr,源功率为约400W,CF4气体的流量为约200sccm,CHF3气体的流量为约90sccm。
如图2B所示,利用光刻胶图案24、垫氮化物层23和垫氧化物层22作为掩模刻蚀衬底21(例如硅衬底),以形成多个用于器件隔离的上沟道25A。在此,图案化的衬底称为第一衬底,以附图标记21A表示。
根据本发明的第一实施方案,分两步实施形成沟道的过程,每一沟道包括上沟道25A(参考图2B)和下沟道25B(参考图2C),使得间隙填充绝缘层可以填充在沟道内而不产生空孔并且降低随后形成的凹陷图案的角状突起高度。该刻蚀过程的第一步骤利用产生大量聚合物的锥形刻蚀方法进行,使得上沟道25A的侧壁与衬底21A的上表面之间的角α1允许间隙填充上沟道25A的上部而不产生空孔。进行该刻蚀过程的第二步骤,使得在形成凹陷图案的角状突起的预定深度产生少量聚合物。因此,如图2C所示,下沟道25B的侧壁与衬底21A的上表面形成约90°的角α2,由此随后形成的凹陷图案的角状突起高度被最小化。
下文中,将详细描述上述刻蚀过程的两个步骤。在此,刻蚀过程第一步骤和刻蚀过程第二步骤将分别称为“第一刻蚀过程”和“第二刻蚀过程”。
参考图2B,硅衬底21利用光刻胶图案24、垫氮化物层23和垫氧化物层22作为掩模经历第一刻蚀过程,因而形成上沟道25A。如上所述,第一刻蚀过程产生大量聚合物。
具体而言,利用产生聚合物的锥形刻蚀方法进行第一刻蚀过程。该锥形刻蚀方法使轮廓角α1小于约90°。
如上所述,可以利用能够产生大量聚合物的反应等离子体即CHF基等离子体来实施锥形刻蚀方法,这是因为锥形刻蚀方法容易与硅基衬底21反应。
第一刻蚀过程在使上沟道25A具有高锥度轮廓的高锥度轮廓条件下进行。例如,角α1的范围可为约70°-约80°。亦即,上沟道25A的轮廓变得锥形化至更大程度。
高锥度轮廓条件包括利用TCP或ICP反应器得到的高密度等离子体,约100W-约500W的源功率、尤其是约300W-约500W的源功率和约270Wb-约350Wb的偏压功率。使用通过混合约1份CF基气体与约1-2份CHF基气体而得到的混合物气体,并向其中加入氩气(Ar)作为反应气体。在此,CF基气体包括CF4气体,CHF基气体包括CHF3气体。例如,在一个示例性配方中,压力为约40mTorr,源功率为约100W,偏压功率为约350Wb,CF4气体的流量为约10sccm,CHF3气体的流量为约20sccm,Ar气体的流量为约50sccm。
根据本发明的第一实施方案,实施第一刻蚀过程以形成高锥度轮廓,因而使上沟道25A的顶部拐角被圆化,使得角α1小于约90°
如图2C所示,在产生少量聚合物的条件下,在第一衬底21A上实施第二刻蚀过程以形成下沟道25B,由此,下沟道25B的侧壁与上沟道25A的底部之间的角α2为约90°。换言之,下沟道25B具有垂直轮廓。进一步图案化的硅衬底称为第二衬底,以附图标记21B表示。
各下沟道25B形成在比后续凹陷图案的角状突起产生位置更高的位置处。换言之,下沟道25B通过刻蚀比产生凹陷图案的角状突起位置更高的位置处的衬底21A的预定部分而形成。
在第二刻蚀过程中,控制角α2为约90°以使角状突起高度最小化,该角状突起高度是在随后形成凹陷图案期间,凹陷图案底部平坦度的标志。
在产生小锥度刻蚀轮廓的下沟道25B的的条件下或在产生垂直轮廓的下沟道25B的条件下实施上述第二刻蚀过程。在此,前一条件和后一条件分别称为“小锥度轮廓条件”和“垂直轮廓条件”。
垂直轮廓条件是使角α2大于约88°的条件。垂直轮廓条件包括约1000W-约1500W的源功率,约100Wb-约250Wb的偏压功率和包括约1:约3的比率混合的氯气(Cl2)和溴化氢(HBr)的混合物气体,以及利用TCP或ICP反应器得到的高密度等离子体。而且,可将氧气(O2)加入Cl2和HBr的混合物气体中,并可具有约10sccm的流量,大约为Cl2和HBr混合物气体流量的约十分之一。
小锥度轮廓条件是使角α2为约80°-约87°的条件。使用约400W-约1000W的源功率,约250Wb-约400Wb的偏压功率和包括约1:约1-3的比率的Cl2和HBr气的混合物气体,以及利用TCP或ICP反应器得到的高密度等离子体,从而提供范围在约80°-约87°的该角α2。而且,可将O2加入Cl2和HBr的混合物气体中,并可具有约10sccm的流量,大约为Cl2和HBr混合物气体流量的约十分之一。
结果,各沟道25包括侧壁与第一衬底21A上表面形成小于约90°角的上沟道25A以及侧壁与衬底21B的上表面形成约90°角的下沟道25B。
表1示出利用得到沟道锥形轮廓的加工条件得到的比较结果。沟道的顶部拐角可在形成锥形轮廓的同时得到圆化。
表1
表2示出利用根据表1的不同角度得到的比较结果。
表2
如表2所示,沟道T1-T4的角小于约87°,而沟道T5和T6的角接近垂直角,因为沟道T5和T6的角大于约87°。
因为可以使沟道角小于约87°,因此这允许通过温度控制来进行间隙填充,第一刻蚀过程在电极温度等于或低于约30℃,即约10℃-约30℃下实施。
如图2D所示,移除光刻胶图案24,随后将间隙填充绝缘层26填入用于器件隔离的沟道25。同时,因为角α1小于约90°,即约87°,因此改善间隙填充绝缘层26的间隙填充裕度。因而,可以用间隙填充绝缘层26填充沟道25而不产生空孔。在此,沟道25的底表面变得圆化,这是因为在第二刻蚀过程之后附加进行各向同性刻蚀过程。
器件隔离CMP过程利用图案化的垫氧化物层22和垫氮化物层23作为掩模来进行,随后移除垫氮化物层23和垫氧化物层22。同时,利用磷酸(H3PO4)溶液移除图案化的垫氮化物23,并利用氢氟酸(HF)溶液移除图案化的垫氧化物层22。
如图2E所示,在由沟道25所限定有源区域上实施凹陷栅极刻蚀过程,以形成其中将要形成凹陷栅极的多个凹陷图案。
图3示出根据表1和2的样品的各种斜面的扫描电子显微镜(SEM)图像。
参考表1和2以及图3,通过控制加工条件以使沟道顶部拐角圆化,使得沟道角可以形成为约87°或更小。
图4是示出沿图2E的线II-II’的所得结构的截面图。示出凹陷图案的角状突起。
如图4所示,接触凹陷图案27边缘的沟道25的上沟道25A的角小于约90°。然而,因为角α2为约90°,因此凹陷图案27的角状突起高度可最小化。
根据本发明的第一实施方案,用于器件隔离的沟道包括具有不同的轮廓角的上部区域和下部区域。因此,用于器件隔离的沟道具有双轮廓角。
除了基于TCP或ICP反应器得到的高密度等离子体之外,形成沟道的刻蚀过程还可利用基于选自DPS型等离子体反应器、MERIE型等离子体反应器、螺旋(helican)型等离子体反应器、螺旋波(helicon)型等离子体反应器和ECR型等离子体反应器中的一种得到的高密度等离子体。
图5A-5F是示出根据本发明第二实施方案制造半导体器件的方法的截面图。
如图5A所示,图案化的垫氧化物层32、图案化的氮化物层33和光刻胶图案34形成在其中将要形成沟道的衬底31上方。
虽然没有示出,但将在下文中说明形成图案化的垫氧化物层32、图案化的氮化物层33和光刻胶图案34的过程。
在器件隔离化学机械抛光(CMP)过程期间用作停止层的垫氧化物层和硬掩模层或垫氮化物层形成在衬底31上。
形成用于氟化氩(ArF)的光刻胶层,随后通过曝光过程和显影过程使之图案化,以形成光刻胶图案34。
利用光刻胶图案34作为掩模刻蚀垫氮化物层和垫氧化物层。因而,形成图案化的垫氮化物层33和图案化的垫氧化物层32。垫氮化物层和垫氧化物层可以利用氟基等离子体在变压耦合等离子体(TCP)反应器或感应耦合等离子体(ICP)反应器中被刻蚀。而且,同步供应源功率和偏压功率。
关于垫氮化物层和垫氧化物层的刻蚀过程更详细而言,在TCP反应器或ICP反应器中供应的源功率范围为约300W-约500W,压力范围为约30mTorr-约100mTorr。供应通过以约1:约1-2的比率混合的CF基气体和CHF基气体而得到的混合物气体,并且可以向其中加入氧气(O2)或氩气(Ar)作为反应气体。在此,CF基气体包括四氟甲烷(CF4)气体,CHF基气体包括三氟甲烷(CHF3)气体。在用于上述刻蚀过程的第一示例性配方中,压力为约80mTorr,源功率为约300W,CF4气体的流量为约30sccm,CHF3气体的流量为约50sccm,O2气体的流量为约3sccm。在第二示例性配方中,压力为约80mTorr,源功率为约300W,CF4气体的流量为约30sccm,CHF3气体的流量为约50sccm,O2气体的流量为约2sccm。在第三示例性配方中,压力为约300mTorr,源功率为约400W,CF4气体的流量为约200sccm,CHF3气体的流量为约90sccm。
如图5B所示,利用光刻胶图案34、垫氮化物层33和垫氧化物层32作为掩模刻蚀衬底31(例如硅衬底),以形成多个用于器件隔离的上沟道35A。在此,图案化的衬底称为第一硅衬底,以附图标记31A表示。
根据本发明的第二实施方案,分三步实施形成沟道的沟道刻蚀过程,每一沟道包括上沟道35A(参考图5B)、中沟道35B(参考图5C)和下沟道35C(参考图5D),使得间隙填充绝缘层可以填充在沟道内而不产生空孔并且降低随后形成的凹陷图案的角状突起高度。该刻蚀过程的第一步骤利用产生大量聚合物的锥形刻蚀方法进行,其条件使得上沟道35A的侧壁与衬底31A的上表面之间的角α1允许间隙填充上沟道35A的上部而不产生空孔。进行该刻蚀过程的第二步骤,其条件使得在其中形成凹陷图案的角状突起的预定深度处产生少量聚合物。因此,中沟道35B的侧壁与衬底31A的上表面形成约90。的角α2。在该刻蚀过程的第三步骤中,实施产生大量聚合物的锥形刻蚀方法,因而使角状突起高度最小化。
下文中,将详细描述上述刻蚀过程的三个步骤。在此,刻蚀过程第一步骤、刻蚀过程第二步骤和刻蚀过程的第三步骤将分别称为“第一刻蚀过程”、“第二刻蚀过程”和“第三刻蚀过程”。
参考图5B,衬底31利用光刻胶图案34、垫氮化物层33和垫氧化物层32作为掩模经历第一刻蚀过程,因而形成多个上沟道35A。如上所述,第一刻蚀过程产生大量聚合物。
具体而言,利用产生聚合物的锥形刻蚀方法进行第一刻蚀过程。该锥形刻蚀方法导致角α1小于约90°。
如上所述,可以利用能够产生大量聚合物的反应等离子体即CHF基等离子体来实施锥形刻蚀方法,这是因为锥形刻蚀方法容易与硅基衬底31反应。
第一刻蚀过程在使第一沟道35A具有高锥度轮廓的高锥度轮廓条件下进行。例如,角α1的范围可为约70°-约80°。
高锥度轮廓条件包括利用TCP或ICP反应器得到的高密度等离子体,约100W-约500W的源功率、尤其是约300W-约500W的源功率和约270Wb-约350Wb的偏压功率。使用通过混合约1份CF基气体与约1-2份CHF基气体而得到的混合物气体,并向其中加入氩气(Ar)作为反应气体。在此,CF基气体包括CF4气体,CHF基气体包括CHF3气体。例如,一个示例性配方包括压力为约40mTorr,源功率为约100Ws,偏压功率为约350Wb,CF4气体的流量为约10sccm,CHF3气体的流量为约20sccm,Ar气体的流量为约50sccm。
根据本发明的第二实施方案,在该锥形轮廓条件下实施第一刻蚀过程,因而使上沟道35A的顶部拐角变得圆化,使得角α1小于约90°。
如图5C所示,在垂直轮廓条件下,在第一硅衬底31A上实施第二刻蚀过程以形成中沟道35B,其侧壁与上沟道35A的底部之间形成的角α2为约90°。垂直轮廓条件产生少量聚合物。下文中,进一步图案化的硅衬底称为第二衬底,以附图标记31B表示。
中沟道35B形成在比产生后续形成的凹陷图案的角状突起位置更高的位置处。换言之,中沟道35B通过刻蚀比产生凹陷图案得角状突起得位置更高的位置处的预定部分而形成。
在第二刻蚀过程中,控制角α2为约90°以使角状突起高度最小化,该角状突起高度是在随后形成凹陷图案期间的凹陷图案底部平坦度的指标。
在产生小锥度刻蚀轮廓的中沟道35B的条件下或在产生垂直轮廓的中沟道35B的条件下实施上述第二刻蚀过程。在此,前一条件和后一条件分别称为“小锥度轮廓条件”和“垂直轮廓条件”
垂直轮廓条件是使角α2大于约88°的条件。为了提供约88°或更大的角,使用约1000W-约1500W的源功率,约100Wb-约350Wb的偏压功率和包括约1:约3的比率混合的氯气(Cl2)和溴化氢(HBr)的混合物气体,以及利用TCP或ICP反应器得到的高密度等离子体。而且,可将氧气(O2)加入Cl2和HBr的混合物气体中,并可具有约10sccm的流量,大约为Cl2和HBr混合物气体流量的约十分之一。
小锥度轮廓条件是使角α2为约80°-约88°的条件。使用约400W-约1000W的源功率,约350Wb-约400Wb的偏压功率和包括约1:约1-3的比率的Cl2和HBr气的混合物气体,以及利用TCP或ICP反应器得到的高密度等离子体,从而提供范围在约80°-约88°的角α2。而且,可将O2加入Cl2和HBr的混合物气体中,其可具有约10sccm的流量,大约为Cl2和HBr混合物气体流量的约十分之一。
如图5D所示,实施第三刻蚀过程。
第三刻蚀过程在类似于第一刻蚀过程条件的产生大量聚合物的条件下进行。
利用产生聚合物的锥形刻蚀方法进行第三刻蚀过程。锥形刻蚀方法使下沟道35C与衬底31C上表面之间的角小于约90°,其中31C是指通过第三刻蚀过程被进一步刻蚀的衬底31B。
如上所述,可以利用能够产生大量聚合物的反应等离子体即CHF基等离子体来实施锥形刻蚀方法,这是因为锥形刻蚀方法容易与硅基衬底31反应。
第三刻蚀过程在使第三沟道35C具有高锥度轮廓的高锥度轮廓条件下进行。在此,用于第三刻蚀过程的高锥度轮廓条件是使第三沟道35C的侧壁与第三衬底31C的上表面之间的角的范围为约70°-约80°。
用于第三刻蚀过程的高锥度轮廓条件包括利用TCP或ICO反应器得到的高密度等离子体,约300W-约500W的源功率和约300Wb-约400Wb的偏压功率。使用通过混合约1份CF基气体与约1-2份CHF基气体而得到的混合物气体,并向其中加入氩气(Ar)作为反应气体。在此,CF基气体包括CF4气体,CHF基气体包括CHF3气体。例如,一个示例性配方包括压力为约40mTorr,源功率为约100Ws,偏压功率为约350Wb,CF4气体的流量为约10sccm,CHF3气体的流量为约20sccm,Ar气体的流量为约50sccm。
如图5E所示,移除光刻胶图案34,随后将间隙填充绝缘层36填入用于器件隔离的沟道35。同时,因为上沟道35A和下沟道35C的角小于约90°,因此改善间隙填充绝缘层26的间隙填充裕度,因而可以间隙填充间隙填充绝缘层36而不产生空孔。
CMP过程利用图案化的垫氮化物层33作为掩模来进行,随后移除垫氮化物层33和垫氧化物层32。同时,利用磷酸(H3PO4)溶液移除图案化的垫氮化物33,并利用氢氟酸(HF)溶液移除图案化的垫氧化物层32。
如图5F所示,通过在由沟道35所限定的有源区域上实施凹陷栅极刻蚀过程,形成其中将要形成凹陷栅极的多个凹陷图案37。
根据本发明第二实施方案,可以通过在形成用于器件隔离的沟道期间形成具有三个不同角度的沟道来改善沟道的间隙填充裕度,并使在随后形成凹陷图案期间的角状突起高度最小化。与具有两个不同角度的沟道相比,具有三个不同角度的沟道的间隙填充裕度大大改善。
根据本发明,通过形成允许容易在上沟道中间隙填充的具有小于约87°的角和在形成凹陷图案期间形成作为底部平坦度指标的角状突起的深度处具有约90°的角,凹陷图案的角状突起高度可被最小化并且可以容易实施间隙填充而不产生空孔。因此,可以改善产品的可靠性和产率,以降低成本并确保设计规则和加工裕度。
虽然本发明已经相对于特定优选实施方案进行描述,但是本领域技术人员清楚可以进行各种变化和修改,而不偏离如限定在所附权利要求中的本发明精神和范围。
Claims (14)
1.一种制造半导体器件的方法,包括:
刻蚀衬底至预定深度以形成具有锥形边缘的上沟道;
刻蚀上沟道下方的衬底以形成具有大约垂直边缘的下沟道;
刻蚀下沟道下方的衬底以形成具有锥形边缘的第三沟道;
形成位于上和下沟道,以及第三沟道内的器件隔离层;和
刻蚀由上和下沟道,以及第三沟道限定的衬底有源区域至预定深度,以形成用于栅极的凹陷图案。
2.权利要求1的方法,其中进行刻蚀形成上沟道的条件比进行刻蚀形成下沟道的条件产生更多的聚合物。
3.权利要求1的方法,其中利用包括氟碳(CF)基气体的等离子体来进行刻蚀以形成上沟道。
4.权利要求1的方法,其中进行刻蚀以形成上沟道,使得上沟道的锥形边缘与衬底上表面之间的角的范围在70°-80°。
5.权利要求4的方法,其中利用300W-500W的源功率、270Wb-350Wb的偏压功率、CF基气体与氢氟碳(CHF)基气体的混合物气体和氩气(Ar)作为反应气体来进行刻蚀以形成上沟道。
6.权利要求5的方法,其中CF基气体与CHF基气体以1:1-1:2的比率混合。
7.权利要求5的方法,其中CF基气体包括四氟甲烷(CF4),CHF基气体包括三氟甲烷(CHF3)。
8.权利要求1的方法,其中在小锥度轮廓条件或垂直轮廓条件下进行刻蚀以形成下沟道。
9.权利要求8的方法,其中垂直轮廓条件包括1000W-1500W的源功率,100Wb-250Wb的偏压功率,氯气(Cl2)和溴化氢(HBr)气体的混合物以及加入该混合物的氧气(O2)。
10.权利要求9的方法,其中Cl2气体与HBr气体以1:3的比率混合并且O2气体的流量为所述混合物气体流量的十分之一。
11.权利要求8的方法,其中小锥度轮廓条件包括400W-1000W的源功率,250Wb-400Wb的偏压功率,氯气(Cl2)和溴化氢(HBr)气体的混合物以及加入所述混合物O2气体。
12.权利要求11的方法,其中Cl2气体与HBr气体以1至1:3的比率混合。
13.权利要求1的方法,其中利用选自变压耦合等离子体(TCP)反应器、感应耦合等离子体(ICP)反应器、去耦合等离子体源(DPS)反应器、磁增强反应离子刻蚀(MERIE)反应器、螺旋反应器、螺旋波反应器和电子回旋加速器共振(ECR)反应器的高密度等离子体源反应器进行刻蚀以形成下沟道。
14.权利要求1的方法,其中
形成凹陷图案的刻蚀在衬底第一部分中进行以产生角状突起;和
形成下沟道的刻蚀在比凹陷图案中产生角状突起的位置更高的位置处的衬底第二部分中进行。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105226003A (zh) * | 2015-10-14 | 2016-01-06 | 上海华力微电子有限公司 | 无深度负载效应的浅沟槽隔离结构的制备方法 |
CN105244309A (zh) * | 2015-10-14 | 2016-01-13 | 上海华力微电子有限公司 | 抑制浅沟槽隔离结构深度负载效应的方法 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4564272B2 (ja) * | 2004-03-23 | 2010-10-20 | 株式会社東芝 | 半導体装置およびその製造方法 |
US8936995B2 (en) * | 2006-03-01 | 2015-01-20 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
US7902597B2 (en) * | 2006-03-22 | 2011-03-08 | Samsung Electronics Co., Ltd. | Transistors with laterally extended active regions and methods of fabricating same |
US7709320B2 (en) * | 2006-06-28 | 2010-05-04 | International Business Machines Corporation | Method of fabricating trench capacitors and memory cells using trench capacitors |
US7858476B2 (en) * | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
KR101113794B1 (ko) | 2008-08-04 | 2012-02-27 | 주식회사 하이닉스반도체 | 반도체 장치 제조 방법 |
JP5305973B2 (ja) * | 2009-02-20 | 2013-10-02 | ラピスセミコンダクタ株式会社 | トレンチ形成方法 |
CN102117738B (zh) * | 2010-12-31 | 2013-04-03 | 中微半导体设备(上海)有限公司 | 使用含碳氟化合物的聚合物使硅片顶角圆化的方法 |
US8598675B2 (en) | 2011-02-10 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure profile for gap filling |
CN103928396A (zh) * | 2014-04-08 | 2014-07-16 | 上海华力微电子有限公司 | 扩大沟槽开口的方法 |
US9293375B2 (en) * | 2014-04-24 | 2016-03-22 | International Business Machines Corporation | Selectively grown self-aligned fins for deep isolation integration |
US10052875B1 (en) | 2017-02-23 | 2018-08-21 | Fujifilm Dimatix, Inc. | Reducing size variations in funnel nozzles |
CN108831831A (zh) * | 2018-06-20 | 2018-11-16 | 上海华虹宏力半导体制造有限公司 | 改善漏电流的刻蚀方法和浅沟槽隔离结构的形成方法 |
CN110379764B (zh) * | 2019-08-15 | 2024-05-03 | 福建省晋华集成电路有限公司 | 浅沟槽隔离结构及半导体器件 |
CN112738704A (zh) * | 2021-04-01 | 2021-04-30 | 中芯集成电路制造(绍兴)有限公司 | Mems麦克风的制造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63234534A (ja) * | 1987-03-24 | 1988-09-29 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
DE4235944A1 (de) | 1992-10-23 | 1994-04-28 | Bayer Ag | Farbreine Eisenoxid-Direktrotpigmente, Verfahren zu ihrer Herstellung sowie deren Verwendung |
US6127278A (en) * | 1997-06-02 | 2000-10-03 | Applied Materials, Inc. | Etch process for forming high aspect ratio trenched in silicon |
KR100249025B1 (ko) * | 1998-03-06 | 2000-03-15 | 김영환 | 반도체장치의 소자분리방법 |
KR100451494B1 (ko) * | 1998-10-29 | 2004-12-03 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
JP3650022B2 (ja) * | 2000-11-13 | 2005-05-18 | 三洋電機株式会社 | 半導体装置の製造方法 |
KR20040055346A (ko) * | 2002-12-20 | 2004-06-26 | 아남반도체 주식회사 | 반도체 소자의 트렌치 형성 방법 |
KR20050025197A (ko) * | 2003-09-05 | 2005-03-14 | 삼성전자주식회사 | 반도체 소자에서의 리세스 게이트 구조 및 형성방법 |
KR100567764B1 (ko) * | 2003-12-30 | 2006-04-05 | 동부아남반도체 주식회사 | 비 휘발성 메모리 소자 및 그 제조방법 |
JP2005276931A (ja) * | 2004-03-23 | 2005-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
KR100567074B1 (ko) * | 2004-12-29 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR100688547B1 (ko) * | 2005-05-18 | 2007-03-02 | 삼성전자주식회사 | Sti 구조를 가지는 반도체 소자 및 그 제조 방법 |
KR100689514B1 (ko) * | 2006-01-23 | 2007-03-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
-
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105226003A (zh) * | 2015-10-14 | 2016-01-06 | 上海华力微电子有限公司 | 无深度负载效应的浅沟槽隔离结构的制备方法 |
CN105244309A (zh) * | 2015-10-14 | 2016-01-13 | 上海华力微电子有限公司 | 抑制浅沟槽隔离结构深度负载效应的方法 |
CN105226003B (zh) * | 2015-10-14 | 2018-09-04 | 上海华力微电子有限公司 | 无深度负载效应的浅沟槽隔离结构的制备方法 |
CN105244309B (zh) * | 2015-10-14 | 2018-11-13 | 上海华力微电子有限公司 | 抑制浅沟槽隔离结构深度负载效应的方法 |
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