CN100337321C - 在半导体装置中形成金属接点的方法 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 39
- 239000002184 metal Substances 0.000 title claims abstract description 39
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 117
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000011229 interlayer Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000004411 aluminium Substances 0.000 claims description 39
- 229910052782 aluminium Inorganic materials 0.000 claims description 39
- 238000003475 lamination Methods 0.000 claims description 38
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 31
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 25
- 239000011248 coating agent Substances 0.000 claims description 20
- 238000000576 coating method Methods 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 12
- 150000001398 aluminium Chemical class 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000004888 barrier function Effects 0.000 abstract description 19
- 238000009413 insulation Methods 0.000 abstract 3
- 239000003990 capacitor Substances 0.000 description 21
- 239000010936 titanium Substances 0.000 description 19
- 239000010937 tungsten Substances 0.000 description 18
- 229910052721 tungsten Inorganic materials 0.000 description 18
- 239000007789 gas Substances 0.000 description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 15
- 230000008569 process Effects 0.000 description 10
- 239000000460 chlorine Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 150000003657 tungsten Chemical class 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VFQHLZMKZVVGFQ-UHFFFAOYSA-N [F].[Kr] Chemical compound [F].[Kr] VFQHLZMKZVVGFQ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7687—Thin films associated with contacts of capacitors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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Abstract
本发明涉及一种在半导体装置中形成金属接点的方法，包括下述步骤：在基板上形成一连接有金属线的底部线；在包含基板及底部线的基板结构的整个表面上形成一层间绝缘层；在该层间绝缘层上形成一金属接点硬屏蔽层；形成一光敏层图案，其定义出在该金属接点硬屏蔽层上的接触孔；通过使用该光敏层图案作为蚀刻阻挡层对该金属接点硬屏蔽层进行蚀刻；使用该已蚀刻金属接点硬屏蔽层作为蚀刻阻挡层对该层间绝缘层进行蚀刻，因此形成接触孔；以及在该接触孔内形成连接于基板的金属接点。
Description
技术领域
本发明涉及一种制造半导体装置的方法，尤其涉及一种在半导体装置中形成接触孔的方法。
背景技术
最近在内存装置的大规模集成、微型化及高速上的趋势已导致了电容器面积的减小。不过，即使在半导体装置已高度集成化并微型化，也应该充分保障用于驱动半导体装置的电容器的最小电容量。
最近，当半导体装置已减小到纳米级别的超微细尺寸时，反而增加电容器氧化物层的高度以保障所需要的电容量。结果，大幅地彰显了电容器氧化物层与第一金属接点(M1C)之间的高度差。其中，该第一金属接点(M1C)是与周围区域内的位线、上电极连接的第一金属线与晶体管的源极/漏极的接点。
图1所示为一种习知半导体装置的结构的截面视图。
如图所示，首先在内部形成有晶体管的基板11上形成第一层间绝缘层12。然后，通过位线接点13形成连接于基板11的位线14，并于该位线14上形成第二层间绝缘层15。其中，虽然于一单元区域及一周围区域内形成多个位线14，然而图1只显示了形成于该周围区域内的位线14。
形成穿过该第一层间绝缘层12及第二层间绝缘层15的多个存储节接点16。之后，形成通过对应存储节接点16连接到基板11上的多个电容器。更具体地，该电容器包含一下电极17、一介电层18及一上电极19，该下电极17以圆柱体型式形成于电容器氧化物层20的开口内。
接下来，在包含各电容器的上述最终结构上形成第三层间绝缘层21并蚀刻，为第一M1C 22A形成接触孔，以便使上电极19连接到形成于单元区域内的第一金属线23上。同时，对该第三层间绝缘层21、电容器氧化物层20及第二层间绝缘层15进行蚀刻，为一第二M1C 22B形成接触孔，以便使位线14连接到周围区域内所形成的另一第一金属线23上。
在如上所述的习知半导体装置的结构中，将该电容器氧化物层20的高度H增加到25000，因此使该电容器氧化物层20与和位线14连接的第二M1C 22B之间的高度差大于35000。因为高度差的增加，使得在该第二M1C 22B上闪光曝光工艺及蚀刻工艺的应用受到限制。也就是说，由于用以形成该第二M1C 22B的接触孔深，因此存在开凿接触孔及增加接触电阻出现缺陷的问题。
在用于形成半导体装置尺寸通常为100nm的M1C的光曝光工艺中，通过使用KrF光曝光设备及对波长0.86μm的深紫外线(DUV)光源具敏感性的光敏层将厚度为33000的层间绝缘层加以蚀刻。此情况中，使用该光敏层作为蚀刻阻挡层以形成各M1C。
不过，当形成深的M1C时，可将上述以光敏层作为蚀刻阻挡层的例子应用在100nm的半导体装置上但是无法将其应用在80nm的半导体装置上。此外，与100nm的半导体装置相比，必需在80nm的半导体装置上定义有更小尺寸的M1C。因此，指定使用利用波长较短的光源例如ArF的光曝光设备。因此，必需使用较薄的光敏层并使得光敏层在80nm的半导体装置内形成M1C时没有任何选择性。
即使通过氪氟光源定义出M1C所需要的尺寸时，仍然必需减小光敏层的厚度，以保障计划施行的临界尺度(CD)及焦距深度(DOF)。由于必需在用于形成M1C的蚀刻工艺期间减小光敏层的厚度，因此实际上无法在蚀刻工艺期间应用该光敏层作为蚀刻阻挡层。因此，已严谨地研究硬屏蔽(hard mask)显影以形成深M1C。
发明内容
因此，本发明的目的是提供一种在半导体装置中形成深金属接点的方法，且即使在增加电容器氧化物层的高度以保障所需要的电容量时也能施行。
根据本发明的一方面，提供一种在半导体装置中形成金属接点的方法，包括下述步骤：在基板上形成一底部线；在包含基板及底部线的基板结构的整个表面上形成一层间绝缘层；在该层间绝缘层上形成一金属接点硬屏蔽层，其中，该金属节点硬屏蔽层的一半和另一半通过两步沉积形成；形成一光敏层图案，其定义在该金属接点硬屏蔽层上的接触孔；通过使用该光敏层图案作为蚀刻阻挡层对该金属接点硬屏蔽层进行蚀刻；使用该已蚀刻金属接点硬屏蔽层作为蚀刻阻挡层对该层间绝缘层进行蚀刻，因此形成接触孔；以及在该接触孔内形成连接于该底部线的金属接点。
根据本发明的另一方面，提供一种在半导体装置中形成金属接点的方法，包括下述步骤：在基板上形成一底部线；在包含基板及底部线的基板结构的整个表面上形成一层间绝缘层；在该层间绝缘层上形成一金属接点硬屏蔽层，其中，该金属接点硬屏蔽层的一半和另一半通过两种不同的方法形成；在该金属接点硬屏蔽层上形成一抗反射涂层(ARC)；形成一光敏层图案，其定义在该ARC层上的接触孔；通过使用该光敏层图案作为蚀刻阻挡层同时对该ARC层及金属接点硬屏蔽层进行蚀刻；使用该ARC层及金属接点硬屏蔽层作为蚀刻阻挡层对该层间绝缘层进行蚀刻，因此形成接触孔；以及在该接触孔内形成连接于该底部线的金属接点。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中：
图1所示为一种习知半导体装置的结构的截面视图。
图2A到图2F所示为一种根据本发明较佳实施例在半导体装置中形成金属接点的方法的截面视图。
参照图2A，在设置有晶体管的基板31上形成一第一层间绝缘层32，然后，通过位线接点33形成连接于基板31的位线34。之后，在该位线34上形成第二层间绝缘层35。而后，通过已知方法形成该晶体管及位线34。同时，虽然在一单元区域及一周围区域内形成多个位线34，然而，只有形成于该周围区域内的位线14在图2A至图2F有显示。
接下来，对该第二层间绝缘层35及第一层间绝缘层32进行蚀刻以形成多个存储节点接触孔，每一个接触孔露出基板31的一部分，通常为晶体管的源极/漏极的部分。然后，将用于形成多个存储节接点36的材料填充到每一个存储节点接触孔内。此时，以多晶硅制成存储节接点36。一陆栓塞接点(LPC，landing plug contact)可在该存储节接点36与基板31之间形成。
形成存储节接点36之后，在上述已蚀刻的第二层间绝缘层35上形成电容器氧化物层37，再进行蚀刻以形成用于形成电容器的各下电极的开口(未标示)。此处，每一个开口都打开了对应的存储节接点36。之后，将用于形成下电极的导电层沉积于该电容器氧化物层37上及进入每一个开口内再使其接受回蚀处理，因此在每一个开口内形成圆柱体型式的各下电极38。然后，在包含该电容器氧化物层37及各下电极38的上述最终结构上形成一介电层39。在该介电层39上形成多个上电极。
在形成上述电容器后，在包含多个电容器的上述最终结构的整个表面上，沉积一也称作金属间介电层的第三层间绝缘层41。之后，执行用于形成连接到形成于周围区域内的位线34及上电极40的第一金属线M1的工艺。
参照图2B，在第三层间绝缘层41上形成用于硬屏蔽内的铝(Al)层42。此时，在两个步骤中沉积该铝层42。更具体的是，首先在未执行热处理下以大约400℃及大约12kW的功率形成种子(seed)铝层。此时，该种子铝层的厚度大约为1500。然后，通过热处理以大约3kW的功率沉积铝层42。此时，铝层42的厚度大约为1500。因此，最后沉积成的铝层42的总厚度大约是3000。
其中，不像***坦的铝层42。
之后，通过使用物理气相沉积(PVD)技术在铝层42上沉积氮化钛(TiN)层43，其是用于形成图案的抗反射涂层(ARC)，直至厚度达到大约200。再在该氮化钛层43上沉积氮氧化硅(SiON)层44，其是用于KrF及DUV内的ARC层，直至厚度达到大约300。
参照图2C，在该氮氧化硅层44上涂覆一光敏层，并通过光曝光及显影工艺形成图案，因此形成了定义第一金属接点M1C的光敏层图案45。此时，使用KrF光曝光设备，光敏层图案45的厚度大约为0.86μm。
接下来，使用该光敏层图案45作为蚀刻阻挡层，依序对该氮氧化硅层44、氮化钛层43及铝层42进行蚀刻。此时，在大约12mTorr的压力下使用由供应数量分别为大约50sccm、大约35sccm及大约15sccm的氯气(Cl2)、氩气(Ar2)及三氟甲烷(CHF3)构成的蚀刻气体对该氮氧化硅层44进行蚀刻。同时，在大约10mTorr的压力下使用由供应数量分别为大约160sccm及大约80sccm的Cl2及三氯化硼(BCl3)构成的蚀刻气体对该氮化钛层43及铝层42进行蚀刻。其后，将包含由该光敏层图案45形成的铝层42、氮化钛层42及氮氧化硅层44的上述堆层结构称作M1C硬屏蔽层100。
参照图2D，移除该光敏层图案45，及通过使用该M1C硬屏蔽层100，更佳的是该铝层42作为蚀刻阻挡层执行第一金属接点(M1C)工艺。
更具体地，使用该M1C硬屏蔽层100作为蚀刻阻挡层对该第三层间绝缘层41进行蚀刻以形成可露出该上电极40的表面的第一接触孔46A。其中，该第一接触孔46A用于形成连接到该上电极40的第一M1C。在形成该第一接触孔46A的同时，使用该M1C硬屏蔽层100作为蚀刻阻挡层，依序对该第三层间绝缘层41、电容器氧化物层37及第二层间绝缘层35进行蚀刻，以形成用于打开该位线34的上边部分的第二接触孔46B。其中，该第二接触孔46B用于形成连接到位线34的第二M1C。在该第一和第二接触孔46A和46B的形成期间，施行过蚀刻以便打开该位线34的上边部分，因此无可避免地造成对该M1C硬屏蔽层100的破坏。结果，在形成该第一和第二接触孔46A和46B之后，只有铝层42的一部分保持其预定厚度。以下，将该铝层42的剩余部分标示为参考数字42A。
对用于形成第一和第二接触孔46A和46B的蚀刻工艺而言，以用于蚀刻氧化物层的诸如四氟化碳(CF4)、四氟化四碳(C4F4)及二氟甲烷(CH2F2)的气体作为蚀刻气体。由于铝层42对上述气体的容忍度(tolerance)比光敏层更强，因此能执行蚀刻工艺以形成有更大边界的深的第二接触孔46B。
参照图2E，在包含第一和第二接触孔46A和46B的上述结构的整个表面上，形成作为抵住各M1C的阻挡金属层的TiN及Ti的阻挡金属47。以下，将由TiN及Ti构成的阻挡金属47称作TiN/Ti阻挡金属层。然后，在该TiN及Ti阻挡金属层47上沉积钨(W)层48，直到充分地填充入该第一接触孔46A和第二接触孔46B内。此时，该TiN及Ti阻挡金属层47通过依序沉积一Ti层然后再沉积一TiN层而形成。同时，通过使用化学气相沉积(CVD)技术沉积该钨层48。
参照图2F，对该钨层48执行回蚀工艺以移除沉积在该第三层间绝缘层41上钨层48的一部分。由此回蚀工艺，可形成各填充到该第一接触孔46A和第二接触孔46B内的多个钨栓塞48A。此时，移除该第三层间绝缘层41上所具有的剩余铝层42A、TiN/Ti阻挡金属层47及钨层48。同时，将填充到该第一接触孔46A和第二接触孔46B内的TiN/Ti阻挡金属层47称作剩余TiN/Ti阻挡金属层并标示为参考数字47A。
在形成钨栓塞48A的回蚀工艺中，在大约8mTorr的压力下使用供应数量分别为大约10sccm及大约100sccm的氮气(N2)及六氟化硫(SF6)对该钨层48进行蚀刻。此时，以SF6气体作为主蚀刻气体。蚀刻终止于该TiN/Ti阻挡金属层47的TiN层。
在施行回蚀工艺之后，在大约9mTorr的压力下使用供应数量分别为大约110sccm及大约10sccm的Cl2及BCl3，在临场情况下移除该TiN/Ti阻挡金属层47及剩余铝层42A。一般而言，设计一用于上述回蚀工艺的室，以供应由SF6、Cl2及BCl3构成的蚀刻气体。因此，当对钨层48上执行回蚀工艺时，首先供应对钨具有良好蚀刻选择性的SF6作为主蚀刻气体，以移除钨层48。之后，对该室供应由Cl2及BCl3构成的蚀刻气体，以移除该TiN/Ti阻挡金属层47。
本发明的一个优点是，由于在蚀刻该M1C硬屏蔽层100的铝层42的过程中使用的蚀刻气体和移除该TiN/Ti阻挡金属层47的过程中使用的蚀刻气体同样是Cl2及BCl3，因此可在未在蚀刻室内作任何改变且未造成额外成本的情况下，将剩余铝层42A蚀刻掉。
同时，可能在使用由Cl2及BCl3构成的蚀刻气体移除该TiN/Ti阻挡金属层47的过程中使钨栓塞48A受到破坏。不过，由于钨层48对由Cl2及BCl3构成的蚀刻气体具有很强的容忍度，因此各钨栓塞48A不致出现严重的凹陷。
在上述回蚀工艺之后，分别于该第一和第二接触孔46A和46B内形成各包含剩余TiN/Ti阻挡金属层47A及钨栓塞48A的第一M1C和第二M1C。再在每一个钨栓塞48A上沉积铝层并施行图案制作，以形成多个第一金属线49。
如上所述，通过使用具有比光敏层更高选择性的铝层作为M1C硬屏蔽层而执行M1C处理。因此，即使在使用于习知100nm的半导体装置的光曝光设备及工艺下，也能够在具有纳米级别的超微细尺寸的半导体装置内形成例如大约80nm及大约60nm的深M1C。
上述较佳实施例解释了一种将M1C连接到位线的例子。不过，也能够形成一深的M1C以连接到周围区域内的晶体管栅极以及一晶体管的源极/漏极。
本申请含有和2003年12月15日向韩国专利局提交的专利申请第KR2003-0091100号相关的主题，在此将其全部内容加以参考引用。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。
11基板
12第一层间绝缘层
13位线接点
14位线
15第二层间绝缘层
16储存节接点
17下电极
18介电层
19上电极
20电容器氧化物层
21第三层间绝缘层
22A第一金属接点
22B第二金属接点
23第一金属线
31基板
32第一层间绝缘层
33位线接点
34位线
35第二层间绝缘层
36储存节接点
37电容器氧化物层
38下电极
39介电层
40上电极
41第三层间绝缘层
42铝层
42A剩余铝层
43氮化钛层
44氮氧化硅层
45光敏层图案
46A第一接触孔
46B第二接触孔
47氮化钛/钛阻挡金属层
47A剩余的氮化钛/钛阻挡金属层
48钨层
48A钨栓塞
49第一金属线
100M1C硬屏蔽层
M1第一金属线
M1C第一金属接点
Claims (12)
1.一种在半导体装置中形成金属接点的方法，包括下述步骤：
在基板上形成一底部线；
在包含基板及底部线的基板结构的整个表面上形成一层间绝缘层；
在该层间绝缘层上形成一金属接点硬屏蔽层；其中，该金属节点硬屏蔽层的一半和另一半通过两步沉积形成；
形成一光敏层图案，其定义在该金属接点硬屏蔽层上的接触孔；
通过使用该光敏层图案作为蚀刻阻挡层对该金属接点硬屏蔽层进行蚀刻；
使用该已蚀刻金属接点硬屏蔽层作为蚀刻阻挡层对该层间绝缘层进行蚀刻，因此形成接触孔；以及
在该接触孔内形成连接于该底部线的金属接点。
2.如权利要求1所述的方法，其特征在于，该金属接点硬屏蔽层是由铝层形成的。
3.如权利要求2所述的方法，其特征在于，所述两步沉积包括：在400℃的温度及12kW的功率下沉积该铝层直到铝层的厚度为大约1500，然后以3kW的功率沉积该铝层直到该最后沉积的铝层的厚度为3000。
4.如权利要求1所述的方法，其特征在于，通过使用KrF光曝光设备执行该光敏层图案的形成步骤。
5.如权利要求1所述的方法，其特征在于，在形成该接触孔的步骤中，通过使用选自包含四氟化碳CF4、四氟化四碳C4F4及二氟甲烷CH2F2的组的一种蚀刻气体对该层间绝缘层进行蚀刻。
6.一种在半导体装置中形成金属接点的方法，包括下述步骤：
在基板上形成一底部线；
在包含基板及底部线的基板结构的整个表面上形成一层间绝缘层；
在该层间绝缘层上形成一金属接点硬屏蔽层，其中，该金属接点硬屏蔽层的一半和另一半通过两种不同的方法形成；
在该金属接点硬屏蔽层上形成一抗反射涂层ARC；
形成一光敏层图案，其定义在该抗反射涂层ARC层上的接触孔；
通过使用该光敏层图案作为蚀刻阻挡层对该抗反射涂层ARC层及金属接点硬屏蔽层进行蚀刻；
使用该抗反射涂层ARC层及金属接点硬屏蔽层作为蚀刻阻挡层对该层间绝缘层进行蚀刻，因此形成接触孔；以及
在该接触孔内形成连接于该底部线的金属接点。
7.如权利要求6所述的方法，其特征在于，该金属接点硬屏蔽层是由铝层形成的。
8.如权利要求7所述的方法，其特征在于，沉积铝层的一半的方法包括在400℃的温度及12kW的功率下沉积该铝层直到铝层的厚度为1500的步骤。
9.如权利要求8所述的方法，其特征在于，沉积铝层的另一半的方法包括进一步以3kW的功率沉积该铝层直到铝层的厚度为3000的步骤。
10.如权利要求6所述的方法，其特征在于，通过使用KrF光曝光设备执行该光敏层图案的形成步骤。
11.如权利要求6所述的方法，其特征在于，在形成该接触孔的步骤中，通过使用选自包括CF4、C4F4及CH2F2的组的一种蚀刻气体对该层间绝缘层进行蚀刻。
12.如权利要求6所述的方法，其特征在于，通过依序形成一氮化钛TiN层及一氮氧化硅SiON层而形成该抗反射涂层ARC层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030091100A KR100570059B1 (ko) | 2003-12-15 | 2003-12-15 | 반도체 소자의 메탈콘택 형성 방법 |
| KR10-2003-0091100 | 2003-12-15 | ||
| KR1020030091100 | 2003-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1630061A CN1630061A (zh) | 2005-06-22 |
| CN100337321C true CN100337321C (zh) | 2007-09-12 |
Family
ID=34651445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100884954A Expired - Fee Related CN100337321C (zh) | 2003-12-15 | 2004-11-03 | 在半导体装置中形成金属接点的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7153771B2 (zh) |
| KR (1) | KR100570059B1 (zh) |
| CN (1) | CN100337321C (zh) |
| TW (1) | TWI253119B (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4447419B2 (ja) * | 2004-09-29 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100847839B1 (ko) * | 2006-10-11 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 반도체 소자의 커패시터 및 그 형성방법 |
| KR101017804B1 (ko) * | 2008-07-29 | 2011-02-28 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성 방법 |
| KR101877878B1 (ko) * | 2012-06-11 | 2018-07-13 | 에스케이하이닉스 주식회사 | 복층의 스토리지노드를 구비한 반도체장치 및 그 제조 방법 |
| US9966454B2 (en) | 2015-12-14 | 2018-05-08 | International Business Machines Corporation | Contact area to trench silicide resistance reduction by high-resistance interface removal |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5562801A (en) * | 1994-04-28 | 1996-10-08 | Cypress Semiconductor Corporation | Method of etching an oxide layer |
| CN1241031A (zh) * | 1998-07-02 | 2000-01-12 | 三星电子株式会社 | 半导体存储器件的制造方法及其结构 |
| US6103455A (en) * | 1998-05-07 | 2000-08-15 | Taiwan Semiconductor Manufacturing Company | Method to form a recess free deep contact |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400302B1 (ko) | 2000-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
-
2003
- 2003-12-15 KR KR1020030091100A patent/KR100570059B1/ko not_active IP Right Cessation
-
2004
- 2004-05-25 TW TW093114754A patent/TWI253119B/zh not_active IP Right Cessation
- 2004-06-30 US US10/880,348 patent/US7153771B2/en not_active Expired - Fee Related
- 2004-11-03 CN CNB2004100884954A patent/CN100337321C/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5562801A (en) * | 1994-04-28 | 1996-10-08 | Cypress Semiconductor Corporation | Method of etching an oxide layer |
| US6103455A (en) * | 1998-05-07 | 2000-08-15 | Taiwan Semiconductor Manufacturing Company | Method to form a recess free deep contact |
| CN1241031A (zh) * | 1998-07-02 | 2000-01-12 | 三星电子株式会社 | 半导体存储器件的制造方法及其结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI253119B (en) | 2006-04-11 |
| TW200520098A (en) | 2005-06-16 |
| KR100570059B1 (ko) | 2006-04-10 |
| US7153771B2 (en) | 2006-12-26 |
| CN1630061A (zh) | 2005-06-22 |
| KR20050059476A (ko) | 2005-06-21 |
| US20050130412A1 (en) | 2005-06-16 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070912 Termination date: 20131103 |