WO2024134842A1 - ゲート駆動制御装置およびインバータ装置 - Google Patents

ゲート駆動制御装置およびインバータ装置 Download PDF

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WO2024134842A1
WO2024134842A1 PCT/JP2022/047452 JP2022047452W WO2024134842A1 WO 2024134842 A1 WO2024134842 A1 WO 2024134842A1 JP 2022047452 W JP2022047452 W JP 2022047452W WO 2024134842 A1 WO2024134842 A1 WO 2024134842A1
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WO
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gate
gate drive
signal
drive control
power
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PCT/JP2022/047452
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English (en)
French (fr)
Inventor
拓也 荒船
武 幾山
慎太郎 田井
昌宏 土肥
Original Assignee
日立Astemo株式会社
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Publication date
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Definitions

  • the present invention relates to a gate drive control device and an inverter device.
  • An inverter device is a device that converts DC power into AC power.
  • an in-vehicle inverter device converts DC power supplied from a lithium-ion battery into AC power that is supplied to the motor that drives the vehicle. To drive the motor, it is necessary to generate a large amount of AC power, and so inverter devices are equipped with power devices, which are switching elements capable of handling large amounts of power.
  • Inverter devices also include a microcontroller and a gate drive control device to control the power device with high precision.
  • Patent Document 1 discloses a technology that uses a centralized power supply system in which an isolated power supply circuit is provided for gate driver circuits provided corresponding to each switching element, and an isolation transformer is used to supply power to each driver circuit, and one power supply circuit supplies power to multiple gate drive control devices.
  • Patent Document 1 for example, if a GND short fault occurs at the gate of one power device, when an attempt is made to drive the gate of the power device to a high level using the power supply voltage of the power supply circuit, the power supply voltage and GND are shorted, the power supply voltage drops below the minimum operating voltage, and the gate drive control device stops. Furthermore, if the power supply is shared with other gate drive control devices using a centralized power supply system, operation of non-faulty gate driver circuits also stops. As a result, the power device cannot be driven, safety control operations such as active short control cannot be performed, and it may be difficult to safely stop the vehicle.
  • the gate drive control device is a gate drive control device that drives a power device, and includes a gate drive unit that outputs a gate drive signal to the gate of the power device based on an input gate control command, and a gate diagnostic unit that detects an abnormality in the gate based on a comparison between the gate control command and the gate drive signal.
  • the present invention has the function of detecting an abnormality in the gate of a power device and outputs an abnormality notification signal when an abnormality is detected, making it possible to respond appropriately to the gate abnormality.
  • FIG. 1 is a diagram showing an example of an inverter device equipped with a gate drive control device.
  • FIG. 2 is a block diagram showing an example of the configuration of the gate drive control device according to the first embodiment.
  • FIG. 3 is a block diagram showing the configuration of the gate diagnosis unit when an abnormality is detected by voltage.
  • FIG. 4 is a timing chart illustrating the operation of the gate drive control device in the first embodiment.
  • FIG. 5 is a block diagram showing the configuration of a gate drive control device according to the second embodiment.
  • FIG. 6 is a block diagram showing the configuration of a gate diagnosis unit in the second embodiment.
  • FIG. 7 is a timing chart according to the second embodiment.
  • FIG. 8 is a diagram showing another circuit configuration of the gate diagnosis unit.
  • FIG. 1 is a diagram showing an example of an inverter device equipped with a gate drive control device.
  • FIG. 2 is a block diagram showing an example of the configuration of the gate drive control device according to the first embodiment.
  • FIG. 3 is a block
  • FIG. 9 is a diagram showing a configuration of an inverter device according to the third embodiment.
  • FIG. 10 is a diagram showing a configuration of a gate diagnosis unit in the fourth embodiment.
  • FIG. 11 is a timing chart according to the fourth embodiment.
  • FIG. 12 is a diagram showing a configuration of a gate diagnosis unit in the fifth embodiment.
  • FIG. 13 is a timing chart according to the fifth embodiment.
  • FIG. 14 is a diagram showing a configuration of an inverter device according to the sixth embodiment.
  • FIG. 15 is a diagram showing the configuration of a gate drive control device according to the sixth embodiment.
  • the names of the terminals of the power devices are standardized as gate terminal, drain terminal, and source terminal, but in the case of IGBTs, the drain terminal can be read as the collector terminal and the source terminal as the emitter terminal.
  • the power device is described as an IGBT, but it is possible to cover all power devices that control on and off switching by gate voltage, and it may be IGBT, SiC, Si-MOSFET, or GaN.
  • the isolator element is described as a transformer, but it is possible to cover all isolator elements, and it may be an isolator element using a photocoupler or capacitor.
  • a gate diagnostic unit provided in the gate drive control device compares a gate control command signal from a microcontroller with a gate signal from a power device, thereby detecting an abnormality occurring in the gate of the power device.
  • the following mainly describes the configuration and operation of the gate drive control device.
  • FIG. 1 is a diagram showing an example of an inverter device 8 equipped with a gate drive control device 1.
  • the inverter device 8 includes the gate drive control device 1, power device modules 2 that form the upper and lower arms of each of the U, V, and W phases, a power supply circuit 4 that supplies VCC voltage (VCC>GND) to the gate drive control device 1, a relay 5 that transmits and disconnects power from a high-voltage battery 6 to subsequent stages, a microcontroller 7, and a large-capacity capacitor 9 that stabilizes the power from the high-voltage battery 6.
  • VCC voltage VCC>GND
  • Each power device module 2 constituting the upper arm of each of the U, V, and W phases includes power devices 21u, 21v, and 21w, and free wheel diodes 23u, 23v, and 23w connected in parallel to each of the power devices 21u, 21v, and 21w.
  • each power device module 2 constituting the lower arm of each of the U, V, and W phases includes power devices 22u, 22v, and 22w, and free wheel diodes 24u, 24v, and 24w connected in parallel to the power devices 22u, 22v, and 22w of the lower arm.
  • the microcontroller 7 outputs a gate control command signal Sdrive to the gate drive control device 1 of each of the U, V, and W phases according to the rotation speed of the motor 3.
  • Each gate drive control device 1 controls the gate signal Sgate of the power device of the corresponding power device module 2 according to the gate control command signal Sdrive from the microcontroller 7.
  • the power devices 21u, 21v, and 21w of each power device module 2 in the upper arm connect and disconnect between the positive terminal of the high-voltage battery 6 and the motor 3 in response to the gate signal Sgate.
  • the power devices 22u, 22v, and 22w of each power device module 2 in the lower arm connect and disconnect between the negative terminal of the high-voltage battery 6 and the motor 3 in response to the gate signal Sgate.
  • the inverter device 8 generates the AC current required to rotate the motor 3 by alternately turning on and off the power devices of the upper and lower arms to receive the DC voltage supplied from the high-voltage battery 6 via the relay 5.
  • the power devices in the upper and lower arms are described as IGBTs.
  • the U, V, and W phases that drive the motor 3 differ only in phase, but their operation is the same.
  • the power devices in the upper and lower arms, including the gate drive control device 1 operate in the same way, but the connections between the drain and source terminals are different.
  • the following description focuses on the power devices in one power device module 2 in the lower arm and the gate drive control device 1, and explanations of the operation of the other phases and arms are omitted.
  • FIG. 2 is a block diagram showing an example of the configuration of the gate drive control device 1 in the first embodiment.
  • the gate drive control device 1 includes a gate drive unit 14 and a gate diagnosis unit 11.
  • a gate control command signal Sdrive from the microcontroller 7 is input to a gate control command signal line 111.
  • the microcontroller 7 is connected to the gate drive control device 1 via a transformer 73.
  • the gate driver 14 outputs a gate signal Sgate of the power device provided in the power device module 2 in response to the gate control command signal Sdrive.
  • the gate driver 14 in this embodiment includes a Pch-MOSFET 141 (hereinafter referred to as PMOS) connected between the positive power supply line 115 of the gate drive control device 1 and the gate signal line 112 of the power device, an Nch-MOSFET 142 (hereinafter referred to as NMOS) connected between the negative power supply line 116 of the inverter device 8 and the gate signal line 112 of the power device, and a NOT circuit 15 connected to the gates of the PMOS 141 and NMOS 142.
  • PMOS Pch-MOSFET 141
  • NMOS Nch-MOSFET 142
  • NOT circuit 15 connected to the gates of the PMOS 141 and NMOS 142.
  • the gate control command signal Sdrive input to the gate control command signal line 111 of the gate drive control device 1 is input to the gate drive unit 14 via the buffer circuit 17.
  • a gate control command signal Sdrive of a logical high level hereinafter referred to as "High”
  • the gate drive unit 14 outputs a High gate signal Sgate to the gate signal line 112 of the power device.
  • a gate control command signal Sdrive of a logical low level hereinafter referred to as "Low”
  • the gate drive unit 14 outputs a Low gate signal Sgate to the gate signal line 112.
  • the resistor 16 is a resistor that adjusts the slew rate of the gate signal Sgate when it is turned on and off.
  • the gate diagnostic unit 11 includes a comparison circuit 12 and a judgment circuit 13.
  • the gate diagnostic unit 11 monitors the gate control command signal Sdrive and the gate signal Sgate via the gate control command monitor line 113 and the power device gate monitor line 114.
  • the gate diagnostic unit 11 monitors the gate control command signal Sdrive and the gate signal Sgate of the gate signal line 112, respectively, and detects abnormalities in the gate signal Sgate.
  • the gate diagnostic unit 11 judges whether the gate signal Sgate is normal or abnormal depending on whether the states of the gate control command signal Sdrive and the gate signal Sgate match.
  • the state of the signal refers to the physical quantities (such as voltage and time) that the signal waveform possesses.
  • FIG. 3 is a block diagram showing an example of the configuration of the gate diagnostic unit 11 when detecting abnormalities based on voltage.
  • the gate diagnostic unit 11 includes a comparison circuit 12 and a judgment circuit 13.
  • the comparison circuit 12 includes an EXOR circuit 121, a filter circuit 122a that is composed of a delay circuit 123a, and an AND circuit 124.
  • the gate control command signal Sdrive and the gate signal Sgate are input to the EXOR circuit 121.
  • the comparison circuit 12 sets the mismatch detection signal Smismatch on the signal line 125 to High when the voltage levels (High or Low) of the gate control command signal Sdrive and the gate signal Sgate do not match for at least the delay time of the delay circuit 123a, i.e., the abnormality detection filter time Tfil1 (the delay time of the delay circuit).
  • the judgment circuit 13 judges whether the signal is abnormal or normal depending on whether the mismatch detection signal Smismatch output from the comparison circuit 12 is High or Low.
  • the judgment circuit 13 includes a simultaneous High input prevention circuit 126, a rising edge detection circuit 131 consisting of a JK flip-flop 133a and a delay circuit 123b, a NOT circuit 15, a filter circuit 122b, and a JK flip-flop 133b.
  • the output signal of the comparison circuit 12 is input to the rising edge detection circuit 131 and is also input to the K terminal of the JK flip-flop 133b via the NOT circuit 15 and the filter circuit 122b.
  • the output signal of the terminal Q of the rising edge detection circuit 131 is input to the J terminal of the JK flip-flop 133b via the simultaneous High input prevention circuit 126.
  • the abnormality notification signal output from the Q terminal of the JK flip-flop 133b is output to the abnormality notification signal line 118.
  • the abnormality notification signal line 118 is connected to the microcontroller 7, and the microcontroller 7 can execute safety measures upon receiving the abnormality notification signal.
  • the simultaneous high input prevention circuit 126 plays a role in preventing a high from being input simultaneously to the J terminal and the K terminal of the JK flip-flop 133. While a high is input to the K terminal, a low is input to one input of the AND circuit 124 via the NOT circuit 15, so a low is input to the J terminal.
  • the delay times of the delay circuits 123a and 123b may be the same or different.
  • the filter circuit 122b is composed of a delay circuit and an AND circuit, just like the filter circuit 122a, but the filter time Tfil2 for normal recovery is set longer than the filter time Tfil1.
  • the filter circuit is configured with a logic circuit, but it may also be configured using a timer or the like.
  • Timing chart shows the operation in the gate drive control device 1 when a gate control command signal Sdrive is input from the microcontroller 7 with a fixed period and a fixed pulse width.
  • the gate diagnostic unit 11 compares the voltage levels of the signals on the gate control command monitor line 113 and the gate monitor line 114 in the EXOR circuit 121. If the gate is normal, the gate signal Sgate will be High when the gate control command signal Sdrive is High, and the gate signal Sgate will be Low when the gate control command signal Sdrive is Low. Therefore, the EXOR circuit 121 always outputs Low, and the comparison circuit 12 outputs Low.
  • the gate signal line 112 When stuck at High level, the gate signal line 112 is fixed at a high level (hereinafter, fixed at H), the gate signal line 112 maintains a high level even if the gate control command signal Sdrive is low. Therefore, during the period when the gate control command signal Sdrive is low, the signal levels of the gate control command signal Sdrive (low) and the gate signal Sgate (high) input to the EXOR circuit 121 do not match, and the EXOR circuit 121 outputs a high level.
  • the filter circuit 122a of the comparison circuit 12 outputs High when the output of the EXOR circuit 121 has been High for the filter time Tfil1 or more for abnormality detection.
  • the filter time Tfil1 has elapsed after the gate signal line 112 is fixed at H (the output of the EXOR circuit 121 is High)
  • the signal level of the signal line 125 rises to High.
  • rising edge detection circuit 131 detects the rising edge of the mismatch detection signal Smismatch output from comparison circuit 12 to signal line 125, and outputs high to AND circuit 124 of simultaneous high input prevention circuit 126.
  • the input signal of filter circuit 122b changes from high to low, and the K terminal of JK flip-flop 133b also changes from high to low, so that the two inputs of AND circuit 124 become high, and AND circuit 124 outputs high to the J terminal of JK flip-flop 133b.
  • the Q terminal is set to high, and high (abnormality judgment) is output to abnormality notification signal line 118.
  • the gate control command signal Sdrive goes High
  • the signal levels of the gate control command signal Sdrive and the H-fixed gate signal Sgate match. Therefore, the output of the EXOR circuit 121 goes Low, and the mismatch detection signal Smismatch on the signal line 125 goes Low.
  • the J terminal of the rising edge detection circuit 131 goes Low
  • the K terminal goes High
  • a Low signal is output from the Q terminal of the rising edge detection circuit 131 to the J terminal of the JK flip-flop 133.
  • the input signal to the filter circuit 122b goes High, but the output of the filter circuit 122b remains Low until the filter time Tfil2 has elapsed. Therefore, the J terminal and K terminal of the JK flip-flop 133b go Low, Low, and the Q terminal and the abnormality notification signal line 118 remain High.
  • the mismatch detection signal Smismatch on the signal line 125 rises to high.
  • the gate control command signal Sdrive is low, the gate signal state returns to normal from fixed H, and the signal line 125 changes from high to low.
  • the Q terminal of the JK flip-flop 133b is reset, and Low is output to the abnormality notification signal line 118.
  • the timing chart is shown assuming that the filter time Tfil2 is set to the same value as one period of the gate control command signal Sdrive.
  • the gate signal line 112 When the gate signal line 112 is fixed at a low level (hereinafter, fixed at L), even if a high level is input to the gate control command signal line 111, the gate signal Sgate is output at a low level. Therefore, when the gate control command signal Sdrive becomes high, the voltage levels of the input signals (gate control command signal Sdrive and gate signal Sgate) of the EXOR circuit 121 do not match, and the EXOR circuit 121 outputs a high level.
  • the output of the filter circuit 122a changes from low to high after a filter time Tfil1 or more has elapsed, and the mismatch detection signal Smismatch (High) is output from the comparison circuit 12. Then, as in the case where a mismatch is detected due to the H fixation, a high level (abnormality determination) is output to the abnormality notification signal line 118. That is, an abnormality notification signal is output to the signal line 118.
  • abnormality notification signal output to the signal line 118 to the microcontroller 7 via communication or the like, control according to the detected abnormality becomes possible.
  • the abnormality notification signal may also be transmitted to an external element other than the microcontroller 7.
  • a PMOS is used for the high-side switching element and an NMOS is used for the low-side switching element, but an NMOS may be used for the high-side switching element and a PMOS for the low-side switching element.
  • a MOSFET is used for the switching element, but other switching elements such as a bipolar transistor may be used.
  • whether the gate control command signal Sdrive and the gate signal Sgate match is determined by voltage, but it may be determined by other physical quantities.
  • a threshold is set for the delay time, and if the threshold is exceeded, it is determined that an abnormality has occurred.
  • the filter time may be configured to change depending on the operation. For example, when the actual gate signal rises or falls, chattering may occur due to the influence of external noise, etc. Therefore, by making the filter time variable depending on the gate voltage, it is possible to prevent erroneous detection due to chattering during gate transition. Furthermore, by configuring the filter time to be rewritten from an external element, the filter time may be changed depending on the operation of the entire inverter.
  • the gate diagnostic unit 11 can detect an abnormality in the gate of the power device based on a comparison between the gate control command signal Sdrive from the microcontroller 7 and the gate signal Sgate of the power device, specifically, based on a mismatch between the high and low states of the signals. Therefore, by using this abnormality detection result, it is possible to deal with the gate abnormality through a safety control operation.
  • a gate in which an abnormality is detected can be cut off from the positive and negative power supplies to avoid adverse effects on other gate drive control devices that share the power supply.
  • safety control operations such as active short control can be performed under control from the microcontroller 7, allowing the vehicle to be stopped safely.
  • the second embodiment further includes a configuration in which, after detecting a mismatch between the gate control command signal Sdrive and the gate signal Sgate (gate abnormality), all circuits that control the gate signal Sgate are turned off to electrically cut off the positive power supply and the negative power supply from the gate signal Sgate in which an abnormality has occurred.
  • gate abnormality a mismatch between the gate control command signal Sdrive and the gate signal Sgate
  • all circuits that control the gate signal Sgate are turned off to electrically cut off the positive power supply and the negative power supply from the gate signal Sgate in which an abnormality has occurred.
  • FIG. 5 is a block diagram showing an example of the configuration of a gate drive control device 1B in the second embodiment. Focusing on a configuration different from that shown in FIG. 2 described above, the gate drive control device 1B has a gate drive stop signal line 117 between the gate diagnosis unit 11 and the gate drive unit 14, and has a function of stopping the gate drive of the power device of the power device module 2 (see FIG. 2) depending on the judgment result of the gate diagnosis unit 11.
  • the gate drive unit 14 receives the gate control command signal Sdrive and the stop signal output from the gate diagnosis unit 11.
  • An OR circuit 126 is provided on the PMOS gate signal line 143.
  • the gate control command signal Sdrive is input to one input terminal of the OR circuit 126 via the NOT circuit 15.
  • the gate stop signal of the gate drive stop signal line 117 is input to the other input terminal of the OR circuit 126.
  • An AND circuit 124 is connected to the NMOS gate signal line 144.
  • the gate control command signal Sdrive is input to one input terminal of the AND circuit 124 via the NOT circuit 15.
  • the gate stop signal of the gate drive stop signal line 117 is input to the other input terminal of the AND circuit 124 via the NOT circuit 15.
  • the gate diagnostic unit 11 shown in FIG. 6 differs from the gate diagnostic unit 11 in FIG. 3 in the configuration of the judgment circuit 13.
  • the judgment circuit 13 in the second embodiment further includes a NOT circuit 15, a filter circuit 122c having a filter time equal to the hold time Tstop_hold of the gate stop signal (High), a simultaneous High input prevention circuit 126, and a JK flip-flop 133c that outputs a gate drive stop signal that stops the gate drive of the gate drive unit 14.
  • the gate stop signal output from the JK flip-flop 133c is input to the K terminal of the JK flip-flop 133b via the NOT circuit 15, the filter circuit 122b, and the simultaneous High input prevention circuit 126, and is input to the gate drive unit 14 via the gate drive stop signal line 117.
  • gate signal line 112 is fixed at a low level (hereinafter referred to as L fixation).
  • L fixation When gate control command signal Sdrive is high, gate signal Sgate is fixed at low, so comparator circuit 12 detects a mismatch in the voltage levels of gate control command signal Sdrive and gate signal Sgate. Then, when filter time Tfil1 has elapsed since gate control command signal Sdrive of gate control command signal line 111 went high, mismatch detection signal Smismatch of signal line 125 is set to high. At this time, low is input to the K terminal of JK flip-flop 133c via NOT circuit 15, and high is input to the lower input terminal of AND circuit 124 of simultaneous high input prevention circuit 126.
  • a High signal is input to the upper input terminal of the AND circuit 124 of the simultaneous High input prevention circuit 126, and a High signal is output to the J terminal of the JK flip-flop 133c.
  • a High signal (gate stop signal) is output from the Q terminal of the JK flip-flop 133c to the gate drive stop signal line 117.
  • the gate drive unit 14 When the gate stop signal input from the gate drive stop signal line 117 to the gate drive unit 14 is low, the PMOS gate signal line 143 and the NMOS gate signal line 144 are low while the gate control command signal Sdrive is high. As a result, PMOS 141 is on and NMOS 142 is off. On the other hand, while the gate control command signal Sdrive is low, the PMOS gate signal line 143 and the NMOS gate signal line 144 are high, PMOS 141 is off and NMOS 142 is on. In other words, when the gate drive stop signal line 117 is low (normal), the gate drive unit 14 operates in the same way as the gate drive unit 14 shown in FIG. 2 in response to the high and low gate control command signal Sdrive.
  • the signal on the gate drive stop signal line 117 is High (gate stop signal)
  • a High signal is input to the lower input terminal of the OR circuit 126
  • a Low signal is input to the lower input terminal of the AND circuit 124.
  • the gate control command signal Sdrive is High
  • a Low signal is input to the upper input terminals of the OR circuit 126 and the AND circuit 124
  • the PMOS gate signal line 143 is High
  • the NMOS gate signal line 144 is Low.
  • the gate control command signal Sdrive is Low
  • a High signal is input to the upper input terminals of the OR circuit 126 and the AND circuit 124
  • the PMOS gate signal line 143 is High
  • the NMOS gate signal line 144 is Low.
  • both PMOS 141 and NMOS 142 are turned OFF, and the gate signal line 112 of the power device is electrically disconnected from the positive power supply line 115 of the gate drive control device 1B and the negative power supply line 116 of the inverter device 8.
  • FIG. 7 is a timing chart for the second embodiment.
  • the operation from detecting an abnormality in the gate signal to reporting the abnormality is the same as in the first embodiment described above, so a detailed explanation will be omitted here.
  • the gate signal line 112 is always low. Therefore, while the gate control command signal Sdrive is high, the voltage levels of the signals on the gate control command monitor line 113 in FIG. 6 and the gate monitor line 114 of the power device do not match.
  • the gate control command signal Sdrive is Low, so a mismatch is determined at the timing of the next High. If a mismatch is determined, the mismatch detection signal Smismatch on signal line 125 goes High after the abnormality detection filter time Tfil1 has elapsed. This causes the abnormality notification signal line 118 to go High in the same manner as in the first embodiment. In addition, the gate stop signal on gate drive stop signal line 117 goes High (stopped), so that both PMOS 141 and NMOS 142 are turned OFF as described above.
  • the gate control command signal Sdrive goes from a High state to Low ⁇ High ⁇ Low repeatedly, and then the gate signal state returns to normal.
  • the match state is maintained, so signal line 125 remains in the Low state.
  • the signal on signal line 125 is input to the K terminal of JK flip-flop 133c via filter circuit 122c. Therefore, JK flip-flop 133c outputs Low after the signal on signal line 125 finally falls to Low and outputs High (gate stop signal) for the gate stop signal hold time Tstop_hold. As a result, the signal on gate drive stop signal line 117 becomes Low.
  • JK flip-flop 133b When the output signal of JK flip-flop 133c returns from High (gate stopped) to Low (normal), JK flip-flop 133b outputs Low to signal line 118 after the normal return filter time Tfil2 has elapsed, as described above.
  • both PMOS 141 and NMOS 142 are turned OFF.
  • gate signal line 112 is fixed at L
  • when PMOS 141 is turned ON a short circuit occurs between positive power supply line 115 of gate drive controller 1B and GND, causing an instantaneous drop in VCC of gate drive controller 1B.
  • VCC is cut off before it falls below the minimum operating voltage Vope_min of gate drive controller 1B, and VCC returns to the normal voltage.
  • VEE ⁇ GND is used, but VEE and GND may be connected together to use the same potential.
  • the gate drive control device 1B of this embodiment turns off all circuits that control the gate signal line 112 of the power device.
  • the gate signal line 112 of the power device is electrically disconnected from the positive power supply line 115 of the gate drive control device 1B and the negative power supply line 116 of the inverter device 8.
  • a gate abnormality occurs, it is possible to prevent the gate drive control device 1B from stopping due to a drop in the power supply voltage.
  • Fig. 9 is a diagram showing the configuration of an inverter device 8B.
  • the inverter device 8B is configured using a centralized power supply system for supplying power to the gate drive control devices 1B.
  • a power supply circuit 41a is provided for the three gate drive control devices 1B on the upper arm side, and a power supply circuit 41b is provided for the three gate drive control devices 1B on the lower arm side. The following will mainly describe the configuration different from that of the inverter device 8 shown in Fig. 1.
  • Common safety controls include freewheel control, upper arm active short control, and lower arm active short control.
  • Freewheel control is a control in which all power devices in the upper and lower arms are controlled to be turned off, and the three-phase return current is regenerated to the high-voltage battery 6 by the return diode.
  • Upper arm active short control is a control in which all power devices in the upper arm of the three phases are controlled to be turned on, and all power devices in the lower arm of the three phases are controlled to be turned off, thereby regenerating current to the power devices in the upper arm.
  • lower arm active short control is a control in which all power devices in the lower arm of the three phases are controlled to be turned on, and all power devices in the upper arm of the three phases are controlled to be turned off, thereby regenerating current to the lower arm.
  • each power supply circuit 41a, 41b has three gate drive control devices 1B connected to the VCC output destination, and one power supply circuit 41a, 41b supplies power to the three gate drive control devices 1B.
  • each gate drive control device 1B of the lower arm when an L-fixed fault occurs in the gate signal line 112 of one phase of the power devices in the three power device modules 2 arranged in the lower arm.
  • the U-phase, V-phase, and W-phase are gate-driven with a phase shift of 120 degrees.
  • the positive power supply line 115 of the gate drive control device 1B shown in Figure 2 is connected to the L-fixed gate signal line 112, and the positive power supply voltage VCC drops instantaneously.
  • the gate drive control device 1B performs the same operation as that described in the second embodiment. That is, the gate diagnosis unit 11 detects a mismatch between the High gate control command signal Sdrive and the Low gate signal Sgate at the timing when the gate control command signal Sdrive goes High, and outputs a High (gate abnormality) signal to the abnormality notification signal line 118 shown in FIG. 6, and a High (stop signal) signal to the gate drive stop signal line 117.
  • the gate drive stop signal line 117 goes High, a High signal is output to the gate signal of PMOS 141 and a Low signal is output to the gate signal of NMOS 142, turning both PMOS 141 and NMOS 142 off.
  • the positive power supply line 115 of the gate drive controller 1B is electrically disconnected from the gate signal line 112 of the power device that is stuck low, and the voltage of the positive power supply line 115 of the gate drive controller 1B returns to the normal voltage. This prevents the common positive power supply voltage VCC from dropping below the minimum operating voltage, and other normal gate drive controllers 1B that share the positive power supply voltage VCC can continue to operate without stopping.
  • the abnormality notification signal line 118 goes high, the microcontroller 7 outputs high to the gate control command signal line 111 of all normal gate drive controllers 1B of the lower arm and low to the gate control command signal line 111 of all normal gate drive controllers 1B of the upper arm, thereby performing a lower arm active short control operation.
  • the power supply circuits 41a and 41b may be power supply circuits using a flyback system of an isolated DC-DC converter, a switching regulator, a linear regulator, a bandgap reference, or other power supply circuits.
  • the power supply circuits 41a and 41b may be configured to include one or more of these, or a combination of these.
  • two power supply circuits 41a, 41b are provided, and three gate drive control devices 1B for each upper arm and three gate drive control devices 1B for each lower arm are shared.
  • two or more of the gate drive control devices 1B mounted on the inverter device 8B can be shared in various combinations.
  • all of the gate drive control devices 1B for the upper arm and lower arm may be shared by one power supply circuit.
  • the third embodiment in a configuration that uses a centralized power supply system to supply power to the gate drive control device 1B, it is possible to perform a safety control operation when a failure occurs.
  • the gate drive control device employs a configuration similar to that of the gate drive control device 1B (Fig. 5) shown in the second embodiment, but the gate diagnosis unit 11 has the configuration shown in Fig. 10.
  • Fig. 11 is a timing chart in the fourth embodiment.
  • the gate diagnosis unit 11 detects the voltage difference between the gate control command signal Sdrive and the gate signal Sgate of the power device in an analog value. Then, based on the voltage difference, the amount of deterioration due to the time-dependent characteristic fluctuation is detected, and when the amount of deterioration exceeds a predetermined threshold, a sign diagnosis is performed to detect a sign before a failure occurs. Note that the following mainly describes the configuration and operation that are different from those of the gate drive control device 1B shown in the second embodiment.
  • FIG. 10 is a diagram showing an example of the gate diagnostic unit 11 in this embodiment.
  • the gate diagnostic unit 11 in this embodiment further includes a deterioration detection circuit 18 that detects changes over time in the gate characteristics of the power device.
  • the deterioration detection circuit 18 includes a differential amplifier 181, a switch element 182, a comparator 183, a latch circuit 184, and a filter circuit 122a.
  • the switch element 182 closes when the output of the AND circuit 124 is high, and opens when the output is low.
  • the gate control command signal Sdrive of the gate control command monitor line 113 is input to one input terminal of the AND circuit 124.
  • the mismatch detection signal Smismatch of the signal line 125 is input to the other input terminal of the AND circuit 124 via the NOT circuit 15.
  • the switch element 182 is in a closed state when the mismatch detection signal Smismatch of the signal line 125 is Low (match state) and the gate control command signal Sdrive is High, and is in an open state otherwise.
  • the switch element 182 transmits the voltage difference Vgate_aging to the voltage differential signal line 187.
  • the comparator 183 outputs either High or Low based on the difference between the voltage difference Vgate_aging and the pre-fault symptom determination threshold voltage Vth_aging.
  • the latch circuit 184 holds the output of the comparator 183.
  • the height of the High signal on the gate signal line 112 represents the magnitude of the voltage Vgate_h.
  • Vgate_aging Vref - Vgate_h
  • Vref Vgate_h
  • the height of the High signal corresponds to the expected voltage Vref.
  • the voltage Vgate_h has deteriorated
  • the height of the High signal (voltage Vgate_h) is lower than the expected voltage Vref
  • the difference between the expected voltage Vref and the height of the High signal is the voltage differential Vgate_aging.
  • the differential amplifier 181 outputs the voltage difference Vgate_aging regardless of the magnitude of the voltage difference Vgate_aging.
  • An analog filter circuit 127 having a filter time Tfil1 is provided on the output line 186 of the differential amplifier 181.
  • the analog filter circuit 127 outputs the voltage difference Vgate_aging because the voltage difference Vgate_aging has continued for more than the filter time Tfil1. Therefore, in FIG. 11, the rising edge of the signal on the voltage differential signal line 187 is delayed by the filter time Tfil1 relative to the rising edge of the signal on the gate signal line 112.
  • the switch element 182 closes only when no gate abnormality is detected and the gate control command signal Sdrive is High, and the voltage difference Vgate_aging is transmitted to the voltage differential signal line 187. Therefore, when the gate control command signal Sdrive switches from High to Low, the switch element 182 opens and the voltage differential signal line 187 becomes Low regardless of the gate signal state (see FIG. 11).
  • the switch element 182 opens to prevent the voltage difference Vgate_aging from being transmitted to the voltage differential signal line 187, and the gate drive control device 1B prioritizes the operation at the time of gate abnormality determination.
  • the comparator 183 compares the voltage difference Vgate_aging with the predictive judgment threshold voltage Vth_aging, and outputs Low (normal) to the latch circuit 184 if "Vgate_aging ⁇ Vth_aging", and outputs High (abnormal) to the latch circuit 184 if "Vgate_aging ⁇ Vth_aging". In other words, if the voltage difference Vgate_aging has not deteriorated or has deteriorated only slightly, the comparator 183 outputs Low (normal), and if the deterioration is significant, the comparator 183 outputs High (abnormal).
  • Vgate_aging ⁇ Vth_aging when a High (abnormal) signal is input to the J terminal of the JK flip-flop 133 of the latch circuit 184, a High signal is output from the Q terminal, and the pre-notification signal line 119 goes High, as shown in FIG. 11. If the deterioration is temporary and the voltage difference Vgate_aging subsequently returns to the normal range, the comparator 183 outputs Low again. In that case, the filter circuit 122b outputs High to the K terminal of the JK flip-flop 133b, since the output of the comparator 183 has been Low (normal) for the normal return filter time Tfil2 or more. As a result, the JK flip-flop 133b clears the pre-notification detection information it was holding, and outputs Low to the pre-notification signal line 119.
  • the early warning signal line 119 may be used within the gate drive control device 1B or may be sent to an external element for use. For example, by sending it to the microcontroller 7, it is possible to notify the user before a gate failure occurs. In addition, by using the early warning signal line 119 within the gate drive control device 1B, it is also possible to perform correction control against deterioration, such as increasing the voltage Vgate_h.
  • deterioration detection is performed by comparing voltage values, but this is merely one example, and similar diagnosis can be realized in various other forms.
  • a phase comparison circuit instead of the differential amplifier 181, it is possible to perform predictive diagnosis in terms of the time difference between the gate control command signal and the gate signal of the power device.
  • the gate drive control device 1B of the fourth embodiment detects the amount of deterioration due to characteristic fluctuations over time by detecting the voltage difference between the gate control command signal Sdrive and the gate signal Sgate of the power device in analog value in the gate diagnostic unit 11. Then, when the amount of deterioration exceeds a predetermined threshold, a predictive diagnosis can be performed to detect a precursor to a failure occurring. Therefore, by using the predictive diagnosis results, it is possible to prevent failures from occurring in the gate drive control device 1B.
  • the gate diagnostic unit 11 in the above-mentioned fourth embodiment is further provided with a configuration for detecting a time difference between a gate control command signal and a gate signal of a power device in an analog value, and detecting a sign of a failure before it occurs based on an amount of deterioration due to a characteristic change over time calculated from the detected time difference. Note that the following mainly describes the points that are different from the gate drive control device 1B shown in the fourth embodiment.
  • FIG. 12 is a diagram showing the configuration of the gate diagnostic unit 11 of the gate drive control device 1B in the fifth embodiment.
  • FIG. 13 is a timing chart in the fifth embodiment.
  • the deterioration detection circuit 18 in the fifth embodiment further includes a simultaneous high input prevention circuit 126, a JK flip-flop 133d, a switch element 182b, a filter circuit 122d having a pre-failure prediction value Tth_aging as a filter time, and a latch circuit 184b that holds the gate prediction warning signal Salert_aging, as a configuration for predicting the occurrence of a failure based on the amount of deterioration due to time-dependent characteristic fluctuation.
  • the switch element 182b opens and closes based on the output signal of the AND circuit 124, similar to the switch element 182.
  • the operation of the switch element 182b and the latch circuit 184b is the same as that of the switch element 182 and the latch circuit 184 described in the fourth embodiment, so the operation description will be omitted here.
  • the operation will be described with reference to the timing chart in FIG. 13. Note that in the timing chart in FIG. 13, it is assumed that no failure has occurred in the gate and no degradation of the gate voltage has occurred.
  • the gate control command signal Sdrive is input to the J terminal of the JK flip-flop 133d via the simultaneous high input prevention circuit 126, and the gate signal Sgate is input to the K terminal.
  • the time difference (phase difference) between the gate control command signal Sdrive and the gate signal Sgate is Tdiff
  • the threshold value for whether or not this time difference Tdiff has deteriorated is the above-mentioned sign determination value Tth_aging.
  • the time difference Tdiff is considered to be in a normal state. If the time difference Tdiff is Tth_aging > Tdiff > 0, the time deterioration is considered to be small. If the time difference Tdiff is Tdiff ⁇ Tth_aging, the time deterioration is considered to be large.
  • Tdiff if Tdiff>0, the following occurs.
  • a High gate control command signal Sdrive is input to the J terminal of the JK flip-flop 133d
  • the Q terminal goes High.
  • a High is input to the K terminal with the time difference Tdiff
  • the output of the Q terminal is inverted and goes Low.
  • a Low is input to one input of the AND circuit 124 in the simultaneous High input prevention circuit 126, so the AND circuit 124 outputs a Low to the J terminal.
  • the JK flip-flop 133d outputs a High signal when the gate control command signal Sdrive goes High, and then outputs a Low signal when the gate signal Sgate goes High. Therefore, the JK flip-flop 133 outputs a signal to the signal line 188, whose pulse width is the time difference Tdiff between when the gate control command signal Sdrive goes High and when the gate signal Sgate goes High.
  • the filter circuit 122d judges whether there is a pre-failure sign based on whether the time difference Tdiff is greater than the sign judgment value Tth_aging. If the time difference Tdiff (pulse width) is less than the sign judgment value Tth_aging (Tdiff ⁇ Tth_aging), the filter circuit 122d outputs Low to the latch circuit 184 in the subsequent stage. The latch circuit 184 outputs Low (normal) to the sign notification signal line 119. On the other hand, if the time difference Tdiff is large and is greater than or equal to the sign judgment value Tth_aging (Tdiff ⁇ Tth_aging), the filter circuit 122c outputs High to the latch circuit 184 in the subsequent stage. The latch circuit 184 outputs High (sign) to the sign notification signal line 119.
  • the early warning signal may be used within the gate drive control device 1B or may be sent to an external element for use. For example, by sending it to the microcontroller 7, it is possible to notify the user before a gate failure occurs. In addition, by using the early warning signal within the gate drive control device 1B, it is also possible to perform correction control for deterioration, such as shortening the time difference Tdiff.
  • the deterioration detection in the fifth embodiment is merely an example in which the amount of deterioration in voltage and time is detected separately and used for predictive judgment, and various other parameters may be used. It is also possible to detect from the perspective of the frequency difference or duty difference between the drive command and the gate signal. Also, as in the fourth embodiment ( Figure 10), it is also possible to perform predictive diagnosis only based on the time difference Tdiff.
  • the gate drive control device 1B of the fifth embodiment detects the amount of deterioration due to characteristic fluctuations over time by detecting the voltage difference between the gate control command signal Sdrive and the gate signal Sgate, and the time difference between the gate control command signal Sdrive and the gate signal Sgate, each in analog values in the gate diagnostic unit 11.
  • a predictive diagnosis can be performed to detect a precursor to a failure occurring.
  • FIG. 14 A sixth embodiment of the present invention will be described with reference to Figures 14 and 15.
  • an inverter device 8C in the sixth embodiment a plurality of power devices are electrically connected in parallel in each phase. Therefore, it is possible to handle large power while reducing the on-resistance of the power device module 2 in each phase.
  • the following description will focus on the differences from the inverter device 8B of the fourth embodiment shown in Figure 9.
  • FIG. 14 is a diagram showing an example of an inverter device 8C in the sixth embodiment.
  • FIG. 15 is a diagram showing the configuration of a gate drive control device 1C.
  • the inverter device 8C has two power device modules 2 in each arm of the U-phase, V-phase, and W-phase.
  • the power device modules 2 in each arm are electrically connected in parallel.
  • the two power device modules 2 connected in parallel are driven and controlled by one gate drive control device 1C.
  • gate drive units 14a, 14b and gate diagnosis units 11a, 11b are provided individually for each of the two power device modules 2 (see FIG. 5).
  • the two gate drivers 14a, 14b and the gate diagnostic units 11a, 11b each receive the same gate control command signal Sdrive.
  • the gate diagnostic units 11a, 11b receive the gate signal Sgate of the gate signal lines 112a, 112b via the gate monitor lines 114a, 114b.
  • the two gate diagnostic units 11a, 11b compare the gate control command signal Sdrive in the corresponding power device module 2 with the gate signal Sgate of the gate signal lines 112a, 112b to detect each gate abnormality.
  • the gate diagnostic unit 11a receives a gate drive stop signal via the gate drive stop signal line 117a to the gate driver 14a.
  • the gate diagnostic unit 11b receives a gate drive stop signal via the gate drive stop signal line 117b to the gate driver 14b.
  • the gate diagnostic unit 11a For example, if an abnormality is detected in one of the gates by the gate diagnostic unit 11a, the gate where the abnormality was detected is disconnected from the positive power supply line 115 of the gate drive control device 1C and the negative power supply line 116 of the inverter device 8C by stopping the operation of the gate drive unit 14a.
  • the other gate is normal and continues to operate normally.
  • the configuration of the gate drive control device 1C is described, which has the same number of gate drivers 14a, 14b and gate diagnostic units 11a, 11b as the power device modules 2.
  • the number of gate drivers 14 and gate diagnostic units 11 does not necessarily have to be the same as the number of power devices.
  • an operation was described in which if an abnormality is detected in one gate, the other gate continues normal operation, but other operations may also be used. For example, if an abnormality is detected in one gate, it is also possible to stop driving the other gate.
  • the power device of the power device module 2 is an IGBT, but in a configuration using a wide band gap power device such as SiC, the gate abnormality detection operation works more effectively.
  • the gate signal line 112 is fixed at L, when the PMOS 141 is turned on, the positive power supply line 115 of the gate drive control device 1, 1B, 1C and GND are shorted, and the VCC of the gate drive control device 1, 1B, 1C drops instantly.
  • the gate rises quickly in a wide band gap power device the abnormality can be detected and cut off more quickly, and the drop in VCC shown in the chart of the positive power supply line 115 in FIG. 7 can be suppressed to a smaller level.
  • the gate rise transition time is short, the diagnosis error due to the transition time is reduced, and more accurate diagnosis is possible.
  • the gate drive control device 1 that drives the power devices of the power device module 2 includes a gate drive unit 14 that outputs a gate drive signal (gate signal Sgate) to the gate of the power device based on an input gate control command (gate control command signal Sdrive), and a gate diagnostic unit 11 that detects gate abnormalities (e.g., abnormalities caused by abnormalities in the power device or the gate drive unit 14) based on a comparison between the gate control command and the gate drive signal.
  • gate abnormalities e.g., abnormalities caused by abnormalities in the power device or the gate drive unit 14
  • the gate diagnostic unit 11 can detect gate abnormalities, and upon detection of the abnormality, it becomes possible to deal with the gate abnormality through a safety control operation.
  • a gate in which an abnormality has been detected can be cut off from the positive and negative power supplies to avoid adverse effects on other gate drive control devices sharing the power supply.
  • the gate diagnostic unit 11 functions as a cutoff unit that electrically cuts off a gate in which an abnormality has been detected from the power supply (VCC, VEE) of the gate driver 14, and when the gate diagnostic unit 11 detects a gate abnormality, it electrically cuts off the gate in which the abnormality has been detected from the power supply (VCC, VEE) of the gate driver 14.
  • VCC, VEE power supply
  • the gate diagnostic unit 11 detects a gate abnormality, it electrically cuts off the gate in which the abnormality has been detected from the power supply (VCC, VEE) of the gate driver 14.
  • the gate diagnostic unit 11 when it detects an abnormality in the gate, it outputs an abnormality notification signal to the abnormality notification signal 118. Since the abnormality notification signal is configured to be output to the signal 118, for example, by inputting the abnormality notification signal to the microcontroller 7 via the signal line 118, the microcontroller 7 can perform a safety control operation. For example, when an abnormality is detected in the upper arm, the microcontroller 7 can perform a lower arm active short control operation by outputting High to the gate control command signal line 111 of all gate drive control devices 1 of the lower arm that are normal and Low to the gate control command signal line 111 of all gate drive control devices 1 of the upper arm.
  • the deterioration detection circuit 18 of the gate diagnostic unit 11 has a function as a detection unit that detects the time-dependent variation of the gate characteristics of the power device based on the gate control command (gate control command signal Sdrive) and the gate drive signal (gate signal Sgate), and a function as a sign determination unit that determines the gate failure sign of the power device based on the detected time-dependent variation. Therefore, by utilizing the determination result of the gate failure sign, it is possible to prevent the occurrence of a failure in the gate drive control device.
  • the deterioration detection circuit 18 of the gate diagnosis unit 11 functioning as a detection unit detects at least one of a first time variation based on voltage information of the gate control command (gate control command signal Sdrive) and the gate drive signal (gate signal Sgate) and a second time variation based on time information (time difference Tdiff) of the gate control command and the gate drive signal, and the sign determination unit (deterioration detection circuit 18) may determine whether or not there is a gate failure sign based on the detected time variation when at least one of the first and second time variations is detected by the detection unit.
  • the inverter device 8 includes a plurality of power devices 21u-21w, 22u-22w, a gate drive control device 1 described in (C1) above that is provided corresponding to each of the plurality of power devices 21u-21w, 22u-22w and drives the corresponding power device, and a power supply circuit 4 that is provided corresponding to each of the plurality of gate drive control devices 1 and supplies power to the corresponding gate drive control device 1.
  • Each gate drive control device 1 provided in the inverter device 8 has the same effect as that described in (C1) above. As a result, the safety controllability of the inverter device 8 can be improved.
  • the inverter device 8B includes a power device provided in each of the multiple power device modules 2, a gate drive control device 1B described in (C2) above that is provided corresponding to each of the multiple power devices and drives the corresponding power device, and one power supply circuit 41a, 41b that supplies power to each of the multiple gate drive control devices 1B.
  • Each gate drive control device 1B provided in the inverter device 8B has the same effect as the effect described in (C2) above. As a result, the safety controllability of the inverter device 8B can be improved.
  • the inverter device 8C includes a plurality of power devices electrically connected in parallel, and a gate drive control device 1C described in (C1) above that is provided for the plurality of power devices.
  • the gate drive control device 1C outputs a gate drive signal (gate signal Sgate) to each of the plurality of power devices connected in parallel based on a gate control command (gate control command signal Sdrive).
  • gate control command signal Sdrive As in the case of (C1) above, it is possible to detect gate abnormalities and to deal with the gate abnormality through a safety control operation.
  • the power device provided in the power device module 2 is a wide bandgap power device.
  • the gate abnormality detection operation in the gate drive control device of the inverter device functions more effectively.
  • a wide bandgap power device has a fast gate rise, abnormality detection and blocking can be performed more quickly, and the drop in VCC shown in the chart of the positive power supply line 115 in Figure 7 can be suppressed to a smaller level.
  • the gate rise transition time is short, diagnostic errors due to the transition time are reduced, making it possible to perform more accurate diagnosis.

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Abstract

ゲート駆動制御装置（１）は、入力されたゲート制御指令に基づいてパワーデバイス（２）のゲートにゲート駆動信号を出力するゲート駆動部（１４）と、ゲート制御指令とゲート駆動信号との比較に基づいてゲートの異常を検知するゲート診断部（１１）と、を備える。

Description

ゲート駆動制御装置およびインバータ装置
　本発明は、ゲート駆動制御装置およびインバータ装置に関する。
　インバータ装置は、直流電力を交流電力に変換する装置である。特に、車載用インバータ装置は、リチウムイオンバッテリから供給される直流電力から、車両駆動用のモータに供給する交流電力に変換する。モータを駆動するためには大電力の交流を生成する必要があり、インバータ装置内には大電力を扱うことが可能なスイッチング素子であるパワーデバイスが搭載される。また、インバータ装置は、パワーデバイスを高精度に制御するためにマイクロコントローラおよびゲート駆動制御装置も搭載している。
　自動車における安全機能の面では、故障が発生した際に安全に車両を静止させることが求められる。特に、大電力を扱うインバータ装置では一つの故障が発生すると従属的に他の深刻な故障を招くおそれがあり、インバータ装置内で故障が発生した場合は可能な限り速く異常を検出して、故障に応じた安全制御を行わなければならない。
日本国特開２０１２-１８６８７１号公報
　ところで、特許文献１には、各スイッチング素子に対応して設けられたゲートドライバ回路に対して、絶縁トランスを用いて各ドライバ回路への電源供給を行う絶縁型の電源回路を備え、一つの電源回路により複数のゲート駆動制御装置に対して電力を供給する集中電源方式を用いた技術が開示されている。
　特許文献１の技術では、例えば、一つのパワーデバイスのゲートでＧＮＤショート故障が発生した場合には、電源回路の電源電圧を用いてパワーデバイスのゲートをＨｉｇｈレベルに駆動しようとした際に、電源電圧とＧＮＤがショート状態となり、電源電圧が最低動作電圧未満に低下しゲート駆動制御装置が停止してしまう。さらに、集中電源方式で他のゲート駆動制御装置と電源を共有している場合、故障していないゲートドライバ回路の動作も停止してしまう。その結果、パワーデバイスを駆動できず、アクティブショート制御などの安全制御動作ができず、車両を安全に停止させることが困難となるおそれがある。
　本発明の態様によるゲート駆動制御装置は、パワーデバイスを駆動するゲート駆動制御装置であって、入力されたゲート制御指令に基づいて前記パワーデバイスのゲートにゲート駆動信号を出力するゲート駆動部と、前記ゲート制御指令と前記ゲート駆動信号との比較に基づいて前記ゲートの異常を検知するゲート診断部と、を備える。
　本発明によれば、パワーデバイスのゲートの異常を検知する機能を有し、異常検知した場合に異常報知信号を出力するので、ゲートの異常に対して適切に対処することが可能となる。
図１は、ゲート駆動制御装置を搭載したインバータ装置の一例を示す図である。 図２は、第１の実施形態におけるゲート駆動制御装置の構成例を示すブロック図である。 図３は、電圧で異常検知する場合のゲート診断部の構成を示すブロック図である。 図４は、第１の実施形態におけるゲート駆動制御装置の動作を説明するタイミングチャートである。 図５は、第２の実施形態におけるゲート駆動制御装置の構成を示すブロック図である。 図６は、第２の実施形態におけるゲート診断部の構成を示すブロック図である。 図７は、第２の実施形態におけるタイミングチャートである。 図８は、ゲート診断部の他の回路構成を示す図である。 図９は、第３の実施形態におけるインバータ装置の構成を示す図である。 図１０は、第４の実施形態におけるゲート診断部の構成を示す図である。 図１１は、第４の実施形態におけるタイミングチャートである。 図１２は、第５の実施形態におけるゲート診断部の構成を示す図である。 図１３は、第５の実施形態におけるタイミングチャートである。 図１４は、第６の実施形態におけるインバータ装置の構成を示す図である。 図１５は、第６の実施形態におけるゲート駆動制御装置の構成を示す図である。
　以下、図を参照して本発明を実施するための形態について説明する。以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。また、以下の説明では、同一または類似の要素および処理には同一の符号を付し、重複説明を省略する場合がある。なお、以下に記載する内容はあくまでも本発明の実施の形態の一例を示すものであって、本発明は下記の実施の形態に限定されるものではなく、他の種々の形態でも実施する事が可能である。
　また、パワーデバイスの各端子の名称として、ゲート端子、ドレイン端子、ソース端子と統一しているが、ＩＧＢＴの場合は、ドレイン端子をコレクタ端子、ソース端子をエミッタ端子と読み替えることができる。パワーデバイスは、ＩＧＢＴで記述しているが、ゲート電圧により、オンとオフのスイッチングを制御するすべてのパワーデバイスを対象とすることが可能であり、ＩＧＢＴ、ＳｉＣ、Ｓｉ－ＭＯＳＦＥＴ、ＧａＮとしても良い。さらにまた、アイソレータ素子はトランスで記述しているが、すべてのアイソレータ素子を対象とすることが可能であり、フォトカプラやコンデンサを用いたアイソレータ素子であっても良い。
（第１の実施形態）
　図１～４を参照して、本発明の第１の実施形態について説明する。本実施形態のゲート駆動制御装置では、ゲート駆動制御装置内に設けたゲート診断部において、マイクロコントローラからのゲート制御指令信号とパワーデバイスのゲート信号を比較することで、パワーデバイスのゲートで発生した異常を検出することができる。以下では、主に、ゲート駆動制御装置の構成および動作について説明する。
　図１は、ゲート駆動制御装置１を搭載したインバータ装置８の一例を示す図である。インバータ装置８は、ゲート駆動制御装置１、Ｕ相、Ｖ相、Ｗ相の各相の上下アームを構成するパワーデバイスモジュール２、ゲート駆動制御装置１にＶＣＣ電圧（ＶＣＣ＞ＧＮＤ）を供給する電源回路４、高電圧バッテリ６からの電力の後段への伝達および切断を行うリレー５、マイクロコントローラ７、高電圧バッテリ６からの電力を安定させる大容量コンデンサ９を備える。
　Ｕ相，Ｖ相，Ｗ相の各相の上アームを構成する各パワーデバイスモジュール２は、パワーデバイス２１ｕ，２１ｖ，２１ｗと、各パワーデバイス２１ｕ，２１ｖ，２１ｗと並列に接続された還流ダイオード２３ｕ，２３ｖ，２３ｗを備える。同様に、Ｕ相，Ｖ相，Ｗ相の各相の下アームを構成する各パワーデバイスモジュール２は、パワーデバイス２２ｕ，２２ｖ，２２ｗと、各下アームのパワーデバイス２２ｕ，２２ｖ，２２ｗと並列に接続された還流ダイオード２４ｕ，２４ｖ，２４ｗを備える。
　マイクロコントローラ７は、モータ３の回転数に応じて、Ｕ相，Ｖ相，Ｗ相の各相のゲート駆動制御装置１にゲート制御指令信号Ｓdriveをそれぞれ出力する。各ゲート駆動制御装置１は、マイクロコントローラ７からのゲート制御指令信号Ｓdriveに応じて、対応するパワーデバイスモジュール２のパワーデバイスのゲート信号Ｓgateを制御する。
　上アームの各パワーデバイスモジュール２のパワーデバイス２１ｕ，２１ｖ，２１ｗは、ゲート信号Ｓgateに応じて、高電圧バッテリ６のプラス端子とモータ３との間の接続および切断を行う。下アームの各パワーデバイスモジュール２のパワーデバイス２２ｕ，２２ｖ，２２ｗは、ゲート信号Ｓgateに応じて、高電圧バッテリ６のマイナス端子とモータ３との間の接続および切断を行う。インバータ装置８はリレー５を介して高電圧バッテリ６から供給される直流電圧を、上下アームの各パワーデバイスを交互にオン・オフすることでモータ３を回転するために必要な交流電流を生成する。
　なお、本実施形態の上下アームの各パワーデバイスはＩＧＢＴで記述している。モータ３を駆動するＵ相，Ｖ相，Ｗ相の各相は位相が異なるのみで動作自体は同じである。また上下アームのパワーデバイスはドレイン端子とソース端子の接続が異なるのみで、ゲート駆動制御装置１を含めて動作は同じである。以下では、下アームの１箇所のパワーデバイスモジュール２のパワーデバイスとゲート駆動制御装置１とに絞って説明し、他相や他アームの動作の説明は省略する。
　図２は、第１の実施形態におけるゲート駆動制御装置１の構成例を示すブロック図である。ゲート駆動制御装置１は、ゲート駆動部１４およびゲート診断部１１、を備える。ゲート制御指令信号線１１１には、マイクロコントローラ７からのゲート制御指令信号Ｓdriveが入力される。マイクロコントローラ７は、トランス７３を介してゲート駆動制御装置１に接続されている。
　ゲート駆動部１４は、ゲート制御指令信号Ｓdriveに応じて、パワーデバイスモジュール２に設けられたパワーデバイスのゲート信号Ｓgateを出力する。なお、本実施形態におけるゲート駆動部１４は、ゲート駆動制御装置１の正電源線１１５とパワーデバイスのゲート信号線１１２との間に接続されたＰｃｈ―ＭＯＳＦＥＴ１４１（以下では、ＰＭＯＳと記載する)と、インバータ装置８の負電源線１１６とパワーデバイスのゲート信号線１１２間に接続されたＮｃｈ－ＭＯＳＦＥＴ１４２（以下では、ＮＭＯＳと記載する）と、ＰＭＯＳ１４１およびＮＭＯＳ１４２のゲートに接続されたＮＯＴ回路１５とを備える。なお、ＰＭＯＳ１４１の出力端子とＮＭＯＳ１４２の出力端子を２つに分けている構成例を示しているが、ＰＭＯＳ１４１とＮＭＯＳ１４２の出力を１端子としても良い。
　ゲート駆動制御装置１のゲート制御指令信号線１１１に入力されたゲート制御指令信号Ｓdriveは、バッファ回路１７を介してゲート駆動部１４に入力される。詳細な動作は後述するが、ゲート駆動部１４は、ゲート制御指令信号線１１１に論理的ハイレベル（以下では、Ｈｉｇｈと称する）のゲート制御指令信号Ｓdriveが入力されると、Ｈｉｇｈのゲート信号Ｓgateをパワーデバイスのゲート信号線１１２に出力する。また、ゲート駆動部１４は、ゲート制御指令信号線１１１に論理的ローレベル（以下では、Ｌｏｗと称する）のゲート制御指令信号Ｓdriveが入力されると、Ｌｏｗのゲート信号Ｓgateをゲート信号線１１２に出力する。その結果、パワーデバイスモジュール２のオン・オフ制御が行われる。なお、抵抗１６は、ゲート信号Ｓgateのオン、オフ時のスルーレートを調整する抵抗である。
　ゲート診断部１１は、比較回路１２および判断回路１３を備える。ゲート診断部１１は、ゲート制御指令モニタ線１１３とパワーデバイスのゲートモニタ線１１４を介して、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateとをモニタする。ゲート診断部１１は、ゲート制御指令信号Ｓdriveとゲート信号線１１２のゲート信号Ｓgateとをそれぞれモニタし、ゲート信号Ｓgateの異常を検出するものである。ゲート診断部１１は、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateの状態が一致しているか否かで、ゲート信号Ｓgateが正常か異常かを判断する。ここで、信号の状態とは、信号波形が有する物理量（電圧や時間など）を指す。
　以下の説明では、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateの電圧で異常を判断するゲート診断部１１を例として説明する。図３は、電圧で異常検知する場合の、ゲート診断部１１の構成の一例を示すブロック図である。ゲート診断部１１は、比較回路１２および判定回路１３を備える。
　比較回路１２は、ＥＸＯＲ回路１２１および遅延回路１２３ａとＡＮＤ回路１２４とで構成されるフィルタ回路１２２ａを備える。ＥＸＯＲ回路１２１には、ゲート制御指令信号Ｓdriveおよびゲート信号Ｓgateが入力される。比較回路１２は、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateの電圧レベル（Ｈｉｇｈ若しくはＬｏｗ）が、遅延回路１２３ａの遅延時間すなわち異常検知のフィルタ時間Ｔfil1（遅延回路の遅延時間）以上一致しなかったことをもって、信号線１２５の不一致検出信号ＳmismatchをＨｉｇｈに設定する。
　判定回路１３は、比較回路１２から出力される不一致検出信号ＳmismatchのＨｉｇｈ、Ｌｏｗに応じて異常および正常の判定を行う。判定回路１３は、同時Ｈｉｇｈ入力防止回路１２６、ＪＫフリップフロップ１３３ａと遅延回路１２３ｂで構成される立ち上がりエッジ検出回路１３１、ＮＯＴ回路１５、フィルタ回路１２２ｂおよびＪＫフリップフロップ１３３ｂを備える。比較回路１２の出力信号は、立ち上がりエッジ検出回路１３１に入力されると共に、ＮＯＴ回路１５およびフィルタ回路１２２ｂを介してＪＫフリップフロップ１３３ｂのＫ端子に入力される。立ち上がりエッジ検出回路１３１の端子Ｑの出力信号は、同時Ｈｉｇｈ入力防止回路１２６を介してＪＫフリップフロップ１３３ｂのＪ端子に入力される。ＪＫフリップフロップ１３３ｂのＱ端子から出力された異常報知信号は、異常報知の信号線１１８に出力される。異常報知の信号線１１８はマイクロコントローラ７に接続されており、マイクロコントローラ７は異常報知信号の受信により安全対策処理を実行することができる。
　ここで、同時Ｈｉｇｈ入力防止回路１２６は、ＪＫフリップフロップ１３３のＪ端子とＫ端子に同時にＨｉｇｈが入力されることを防止する役割を担っている。Ｋ端子にＨｉｇｈが入力されている期間はＮＯＴ回路１５を経由してＡＮＤ回路１２４の１入力にＬｏｗが入力されるため、Ｊ端子にはＬｏｗが入力される。
　遅延回路１２３ａ，１２３ｂの遅延時間は同じであっても良いし異なっていても良い。また、フィルタ回路１２２ｂは、フィルタ回路１２２ａと同じように遅延回路とＡＮＤ回路とで構成されるが、正常復帰のフィルタ時間Ｔfil2はフィルタ時間Ｔfil1よりも長く設定されている。
　なお、本実施形態におけるフィルタ回路は論理回路で構成しているが、タイマなどを用いた構成としても良い。
＜タイミングチャート＞
　次に、図４に示すタイミングチャートおよび図２，３を参照してゲート駆動制御装置１の動作を説明する。図４のタイミングチャートでは、マイクロコントローラ７から固定周期かつ固定パルス幅でゲート制御指令信号Ｓdriveが入力されている場合の、ゲート駆動制御装置１内の動作を示している。
（ゲート正常時）
　ゲートが正常である場合、ゲート制御指令信号ＳdriveがＨｉｇｈになると、ＰＭＯＳゲート信号線１４３（図２参照）およびＮＭＯＳゲート信号線１４４（図２参照）はＬｏｗとなり、ＰＭＯＳ１４１がオン状態となりＮＭＯＳ１４２がオフ状態になる。その結果、パワーデバイスのゲート信号線１１２にＨｉｇｈが出力される。一方、ゲート制御指令信号ＳdriveがＬｏｗになると、ＰＭＯＳゲート信号線１４３およびＮＭＯＳゲート信号線１４４はＨｉｇｈとなり、ＰＭＯＳ１４１がオフ状態となりＮＭＯＳ１４２がオン状態になる。その結果、パワーデバイスモジュール２のゲート信号線１１２にＬｏｗが出力される。
　パワーデバイスモジュール２のゲート信号を駆動している時に、ゲート診断部１１では、ゲート制御指令モニタ線１１３とゲートモニタ線１１４の各信号の電圧レベルをＥＸＯＲ回路１２１で比較する。ゲートが正常である場合には、ゲート制御指令信号ＳdriveがＨｉｇｈのときにゲート信号ＳgateはＨｉｇｈとなり、ゲート制御指令信号ＳdriveがＬｏｗのときにゲート信号ＳgateはＬｏｗとなる。そのため、ＥＸＯＲ回路１２１は常にＬｏｗを出力し、比較回路１２からＬｏｗが出力される。
（Ｈｉｇｈレベルに固着時）
　ゲート信号線１１２がＨｉｇｈレベルに固着（以降、Ｈ固着とする）すると、ゲート制御指令信号ＳdriveがＬｏｗであってもゲート信号線１１２はＨｉｇｈを保持する。そのため、ゲート制御指令信号ＳdriveがＬｏｗの期間においては、ＥＸＯＲ回路１２１に入力されるゲート制御指令信号Ｓdrive（Ｌｏｗ）とゲート信号Ｓgate（Ｈｉｇｈ）の各信号レベルが不一致となり、ＥＸＯＲ回路１２１からはＨｉｇｈが出力される。
　比較回路１２のフィルタ回路１２２ａは、ＥＸＯＲ回路１２１の出力が異常検知のフィルタ時間Ｔfil1以上ＨｉｇｈであったことをもってＨｉｇｈを出力する。その結果、図４に示すようにゲート信号線１１２がＨ固着（ＥＸＯＲ回路１２１の出力がＨｉｇｈ）してからフィルタ時間Ｔfil1が経過すると、信号線１２５の信号レベルがＨｉｇｈに立ち上がる。
　信号線１２５のレベルがＬｏｗからＨｉｇｈに切り換わると、立ち上がりエッジ検出回路１３１では、比較回路１２から信号線１２５に出力される不一致検出信号Ｓmismatchの立ち上がりエッジを検出して、同時Ｈｉｇｈ入力防止回路１２６のＡＮＤ回路１２４にＨｉｇｈを出力する。一方、フィルタ回路１２２ｂの入力信号はＨｉｇｈからＬｏｗに変化し、ＪＫフリップフロップ１３３ｂのＫ端子もＨｉｇｈからＬｏｗに変化して、ＡＮＤ回路１２４の２入力はＨｉｇｈとなり、ＡＮＤ回路１２４はＪＫフリップフロップ１３３ｂのＪ端子にＨｉｇｈを出力する。すなわち、ＪＫフリップフロップ１３３ｂのＪ端子はＨｉｇｈ、Ｋ端子はＬｏｗとなるのでＱ端子はＨｉｇｈがセットされ、異常報知の信号線１１８にＨｉｇｈ（異常判定）が出力される。
　その後、ゲート制御指令信号ＳdriveがＨｉｇｈとなると、ゲート制御指令信号ＳdriveとＨ固着したゲート信号Ｓgateとは信号レベルが一致する。そのため、ＥＸＯＲ回路１２１の出力はＬｏｗとなり、信号線１２５の不一致検出信号ＳmismatchはＬｏｗレベルとなる。立ち上がりエッジ検出回路１３１のＪ端子はＬｏｗ、Ｋ端子はＨｉｇｈとなり、立ち上がりエッジ検出回路１３１のＱ端子からＪＫフリップフロップ１３３のＪ端子にＬｏｗが出力される。また、フィルタ回路１２２ｂの入力信号はＨｉｇｈとなるが、フィルタ回路１２２ｂの出力はフィルタ時間Ｔfil2が経過するまではＬｏｗが維持される。そのため、ＪＫフリップフロップ１３３ｂのＪ端子、Ｋ端子はＬｏｗ，Ｌｏｗとなり、Ｑ端子および異常報知の信号線１１８はＨｉｇｈに維持されたままとなる。
　その後、ゲート制御指令信号Ｓdriveが再びＬｏｗになると不一致が検出され、フィルタ時間Ｔfil1経過後に信号線１２５の不一致検出信号ＳmismatchはＨｉｇｈに立ち上がる。図４に示す例では、ゲート制御指令信号ＳdriveがＬｏｗの期間にゲート信号状態がＨ固着から正常に戻り、信号線１２５はＨｉｇｈからＬｏｗに変化する。
（Ｈ固着から正常復帰）
　ゲート制御指令信号ＳdriveがＬｏｗの期間にゲート信号線１１２がＨ固着から正常に戻ると、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateの各信号レベルが常に一致するのでＥＸＯＲ回路１２１はＬｏｗを出力する。その結果、信号線１２５の不一致検出信号ＳmismatchはＬｏｗに設定される。判定回路１３のフィルタ回路１２２ｂは、比較回路１２の出力が正常復帰のフィルタ時間Ｔfil2以上Ｌｏｗであったことをもって（すなわち、フィルタ回路１２２ｂの入力がフィルタ時間Ｔfil2以上Ｈｉｇｈであったことをもって）ゲートは正常であると判断し、ＪＫフリップフロップ１３３のＫ端子にＨｉｇｈを出力する。その結果、ＪＫフリップフロップ１３３ｂのＱ端子はリセットされ、異常報知の信号線１１８にＬｏｗが出力される。なお、図４では、フィルタ時間Ｔfil2がゲート制御指令信号Ｓdriveの１周期と同じ設定であると仮定して、タイミングチャートを示している。
（Ｌｏｗレベルに固着の場合）
　ゲート信号線１１２がＬｏｗレベルに固着（以降、Ｌ固着とする）すると、ゲート制御指令信号線１１１にＨｉｇｈが入力されても、ゲート信号ＳgateはＬｏｗが出力される。そのため、ゲート制御指令信号ＳdriveがＨｉｇｈになると、ＥＸＯＲ回路１２１の入力信号（ゲート制御指令信号Ｓdriveとゲート信号Ｓgate）の各電圧レベルが不一致となり、ＥＸＯＲ回路１２１はＨｉｇｈを出力する。フィルタ回路１２２ａの出力はフィルタ時間Ｔfil1以上の経過をもってＬｏｗからＨｉｇｈに変化し、比較回路１２から不一致検出信号Ｓmismatch（Ｈｉｇｈ）が出力される。そして、Ｈ固着で不一致が検出された場合と同様に、異常報知の信号線１１８にＨＩｇｈ（異常判定）が出力される。すなわち、異常報知信号が信号線１１８に出力される。
　一方、ゲート制御指令信号ＳdriveがＬｏｗになると、Ｌ固着の場合にはＥＸＯＲ回路１２１の入力信号（ゲート制御指令信号Ｓdriveとゲート信号Ｓgate）の各電圧レベルが一致するので、ＥＸＯＲ回路１２１はＬｏｗを出力する。この場合も、上述したＨ固着の場合と同様に、ＪＫフリップフロップ１３３ｂは、Ｋ端子にＨｉｇｈが入力されるまで異常報知の信号線１１８にＨｉｇｈを出力する。なお、ゲート信号ＳgateがＬ固着から正常に戻った後の動作は、Ｈ固着から正常に戻った時の動作と同じであるため、動作説明は省略する。
　ここで、信号線１１８に出力された異常報知信号を通信等でマイクロコントローラ７へ伝達することで、検出した異常に応じた制御が可能となる。また、異常報知信号をマイクロコントローラ７以外の外部素子に伝達しても良い。
　なお、第１の実施形態のゲート診断部１１では、Ｈｉｇｈ－Ｓｉｄｅ側スイッチング素子にＰＭＯＳ、Ｌｏｗ－Ｓｉｄｅ側スイッチング素子にＮＭＯＳを用いたが、Ｈｉｇｈ－Ｓｉｄｅ側スイッチング素子にＮＭＯＳを、Ｌｏｗ－Ｓｉｄｅ側スイッチング素子にＰＭＯＳを用いても良い。また、本実施形態では、スイッチング素子にＭＯＳＦＥＴを使用しているが、バイポーラトランジスタなど、他のスイッチング素子を用いても良い。
　また、第１の実施形態では、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateとが一致しているか否かを電圧で判定したが、他の物理量で判定しても良い。例えば、比較回路１２内に位相比較回路を設けて、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateとの遅延時間で判断することも可能である。遅延時間に閾値を設けておき、閾値を超えたならば異常と判定する。
　さらにまた、第１の実施形態ではフィルタ時間を一定とした場合を記載しているが、動作に応じてフィルタ時間が変わる構成としてもよい。例えば、実際のゲート信号の立ち上がり、立ち下がり時に、外部ノイズ等の影響でチャタリングする可能性がある。そのため、ゲート電圧に応じてフィルタ時間を可変とすることで、ゲート遷移中のチャタリングによる誤検出を防ぐことも可能である。さらに、フィルタ時間を外部素子から書き換えできる構成とすることで、インバータ全体動作に応じてフィルタ時間を変えても良い。
　以上説明したように、第１の実施形態では、ゲート診断部１１は、マイクロコントローラ７からのゲート制御指令信号Ｓdriveとパワーデバイスのゲート信号Ｓgateとの比較に基づいて、具体的には、信号のＨｉｇｈ，Ｌｏｗ状態が不一致となったことに基づいて、パワーデバイスのゲートの異常を検出することができる。そのため、この異常検出結果を利用することで、ゲートの異常に対して安全制御動作で対処することができる。
　例えば、複数のゲート駆動制御装置が電源を共用する構成の場合、異常が検知されたゲートを正電源および負電源から遮断することで、電源を共用する他のゲート駆動制御装置への悪影響を回避することができる。その結果、マイクロコントローラ７からの制御により、アクティブショート制御などの安全制御動作を行うことができ、車両を安全に停止させることができる。
（第２の実施形態）
　図５～７を参照して、本発明の第２の実施形態について説明する。第２の実施形態では、第１の実施形態の構成に加えて、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateの不一致（ゲート異常）検出後に、さらに、ゲート信号Ｓgateを制御する全ての回路をＯＦＦして、異常が発生したゲート信号Ｓgateから正電源及び負電源を電気的に遮断する構成を備える。その結果、電源電圧低下によってゲート駆動制御装置が停止するのを防止することができる。なお、以下では、第１の実施形態と異なる構成を中心に説明する。
　図５は、第２の実施形態におけるゲート駆動制御装置１Ｂの構成の一例を示すブロック図である。上述した図２に示す構成と異なる構成に着目すると、ゲート駆動制御装置１Ｂはゲート診断部１１とゲート駆動部１４との間にゲート駆動停止信号線１１７を備え、ゲート診断部１１の判定結果に応じてパワーデバイスモジュール２（図２参照）のパワーデバイスのゲート駆動を停止させる機能を有する。
　ゲート駆動部１４は、ゲート制御指令信号Ｓdriveとゲート診断部１１から出力される停止信号とが入力される。ＰＭＯＳゲート信号線１４３には、ＯＲ回路１２６が設けられている。ＯＲ回路１２６の一方の入力端子には、ＮＯＴ回路１５を介してゲート制御指令信号Ｓdriveが入力される。ＯＲ回路１２６の他方の入力端子には、ゲート駆動停止信号線１１７のゲート停止信号が入力される。ＮＭＯＳゲート信号線１４４には、ＡＮＤ回路１２４が接続されている。ＡＮＤ回路１２４の一方の入力端子には、ＮＯＴ回路１５を介してゲート制御指令信号Ｓdriveが入力される。ＡＮＤ回路１２４の他方の入力端子には、ＮＯＴ回路１５を介してゲート駆動停止信号線１１７のゲート停止信号が入力される。
　図６は、第２の実施形態におけるゲート診断部１１の構成の一例を示すブロック図である。図６に示すゲート診断部１１は、判定回路１３の構成が上述した図３のゲート診断部１１と異なる。第２の実施形態における判定回路１３は、図３に示す判定回路１３の構成に加えて、ＮＯＴ回路１５、ゲート停止信号（Ｈｉｇｈ）の保持時間Ｔstop_holdをフィルタ時間として有するフィルタ回路１２２ｃと、同時Ｈｉｇｈ入力防止回路１２６と、ゲート駆動部１４のゲート駆動を停止させるゲート駆動停止信号を出力するＪＫフリップフロップ１３３ｃとをさらに備える。ＪＫフリップフロップ１３３ｃから出力されたゲート停止信号は、ＮＯＴ回路１５およびフィルタ回路１２２ｂおよび同時Ｈｉｇｈ入力防止回路１２６を介して、ＪＫフリップフロップ１３３ｂのＫ端子に入力されると共に、ゲート駆動停止信号線１１７を介してゲート駆動部１４に入力される。
　ここで、ゲート信号線１１２がＬｏｗレベルに固着（以降、Ｌ固着とする）した場合を考える。ゲート制御指令信号ＳdriveがＨｉｇｈのとき、ゲート信号ＳgateがＬｏｗに固着しているので、比較回路１２においてゲート制御指令信号Ｓdriveおよびゲート信号Ｓgateの電圧レベルの不一致が検出される。そして、ゲート制御指令信号線１１１のゲート制御指令信号ＳdriveがＨｉｇｈとなってからフィルタ時間Ｔfil1が経過すると、信号線１２５の不一致検出信号ＳmismatchはＨｉｇｈに設定される。このとき、ＪＫフリップフロップ１３３ｃのＫ端子にはＮＯＴ回路１５を経由してＬｏｗが入力されており、同時Ｈｉｇｈ入力防止回路１２６のＡＮＤ回路１２４の下側の入力端子にはＨｉｇｈが入力される。また、ＳmismatchがＨｉｇｈであることから、同時Ｈｉｇｈ入力防止回路１２６のＡＮＤ回路１２４の上側の入力端子にＨｉｇｈが入力され、ＪＫフリップフロップ１３３ｃのＪ端子にＨｉｇｈが出力される。ＪＫフリップフロップ１３３ｃのＪ端子にＨｉｇｈが入力されると、ＪＫフリップフロップ１３３ｃのＱ端子からゲート駆動停止信号線１１７にＨｉｇｈ（ゲート停止信号）が出力される。
　ゲート駆動停止信号線１１７からゲート駆動部１４に入力されるゲート停止信号がＬｏｗの場合、ゲート制御指令信号ＳdriveがＨｉｇｈの期間には、ＰＭＯＳゲート信号線１４３およびＮＭＯＳゲート信号線１４４はＬｏｗとなる。その結果、ＰＭＯＳ１４１がオン状態となりＮＭＯＳ１４２がオフ状態になる。一方、ゲート制御指令信号ＳdriveがＬｏｗの期間には、ＰＭＯＳゲート信号線１４３およびＮＭＯＳゲート信号線１４４はＨｉｇｈとなり、ＰＭＯＳ１４１がオフ状態となりＮＭＯＳ１４２がオン状態になる。すなわち、ゲート駆動停止信号線１１７がＬｏｗ（正常）の場合には、ゲート制御指令信号ＳdriveのＨｉｇｈおよびＬｏｗに対して、図２に示すゲート駆動部１４の場合と同様に動作する。
　一方、ゲート駆動停止信号線１１７の信号がＨｉｇｈ（ゲート停止信号）の場合には、ＯＲ回路１２６の下側の入力端子にはＨｉｇｈが、ＡＮＤ回路１２４の下側の入力端子にはＬｏｗがそれぞれ入力される。ゲート制御指令信号ＳdriveがＨｉｇｈのときには、ＯＲ回路１２６およびＡＮＤ回路１２４の上側の入力端子にはＬｏｗが入力され、ＰＭＯＳゲート信号線１４３はＨｉｇｈ、ＮＭＯＳゲート信号線１４４はＬｏｗとなる。ゲート制御指令信号ＳdriveがＬｏｗのときには、ＯＲ回路１２６およびＡＮＤ回路１２４の上側の入力端子にはＨｉｇｈが入力され、ＰＭＯＳゲート信号線１４３はＨｉｇｈ、ＮＭＯＳゲート信号線１４４はＬｏｗとなる。
　その結果、ゲート制御指令信号ＳdriveがＨｉｇｈ，Ｌｏｗのいずれの場合であっても、ＰＭＯＳ１４１およびＮＭＯＳ１４２は共にＯＦＦとなり、パワーデバイスのゲート信号線１１２はゲート駆動制御装置１Ｂの正電源線１１５およびインバータ装置８の負電源線１１６から電気的に遮断される。
　図７は、第２の実施形態におけるタイミングチャートである。なお、ゲート信号の異常を検知してからその異常を報知するまでの動作は上述した第１の実施形態と同じなので、ここでは詳しい説明を省略する。Ｌ固着が発生すると、ゲート信号線１１２は常にＬｏｗになる。そのため、ゲート制御指令信号ＳdriveがＨｉｇｈの期間において、図６のゲート制御指令モニタ線１１３とパワーデバイスのゲートモニタ線１１４の各信号の電圧レベルは不一致となる。
　図７に示す例では、Ｌ固着の発生時はゲート制御指令信号ＳdriveがＬｏｗであるため、次のＨｉｇｈのタイミングで不一致と判定される。不一致と判定されると、異常検知のフィルタ時間Ｔfil1の経過後に、信号線１２５の不一致検出信号ＳmismatchがＨｉｇｈになる。それにより、第１の実施の形態の場合と同様の動作で異常報知の信号線１１８がＨｉｇｈになる。加えて、ゲート駆動停止信号線１１７のゲート停止信号がＨｉｇｈ（停止）になるので、上述したようにＰＭＯＳ１４１およびＮＭＯＳ１４２が共にＯＦＦとなる。
　ゲート制御指令信号ＳdriveがＨｉｇｈからＬｏｗに変化すると一致状態になり、信号線１２５の不一致検出信号ＳmismatchもＨｉｇｈからＬｏｗに変化する。それにより、ＪＫフリップフロップ１３３ｃのＪ端子はすぐさまＬｏｗとなり、Ｋ端子はＴstop_hold時間のあいだＬｏｗを維持するため、ＪＫフリップフロップ１３３ｃのＱ端子はＨｉｇｈを維持する。ゲート制御指令信号ＳdriveがＬｏｗになった後に、再びゲート制御指令信号ＳdriveがＨｉｇｈになって不一致が検出されると、不一致検出からフィルタ時間Ｔfil1経過後に信号線１２５がＨｉｇｈに立ち上がり、ゲート駆動停止信号線１１７のゲート停止信号はＨｉｇｈを維持する。
　その後、ゲート制御指令信号ＳdriveがＨｉｇｈの状態からＬｏｗ→Ｈｉｇｈ→Ｌｏｗを繰り返したのち、ゲート信号状態が正常に戻る。ゲート信号状態が正常に戻ると、一致状態が維持されるので、信号線１２５はＬｏｗ状態になったままとなる。ＪＫフリップフロップ１３３ｃのＫ端子に対して、信号線１２５の信号はフィルタ回路１２２ｃを経由して入力される。そのため、ＪＫフリップフロップ１３３ｃは、信号線１２５の信号が最後にＬｏｗに立ち下がってゲート停止信号の保持時間Ｔstop_holdだけＨｉｇｈ（ゲート停止信号）を出力した後に、Ｌｏｗを出力する。その結果、ゲート駆動停止信号線１１７の信号はＬｏｗになる。
　ＪＫフリップフロップ１３３ｂは、ＪＫフリップフロップ１３３ｃの出力信号がＨｉｇｈ（ゲート停止）からＬｏｗ（正常）にもどると、前述したように正常復帰のフィルタ時間Ｔfil2が経過した後に信号線１１８にＬｏｗを出力する。
　図７に示すように、ゲート駆動停止信号線１１７の信号がＨｉｇｈ（ゲート停止信号）の間は、ＰＭＯＳ１４１およびＮＭＯＳ１４２が共にＯＦＦとされる。ところで、ゲート信号線１１２がＬ固着していると、ＰＭＯＳ１４１がオンした際にゲート駆動制御装置１Ｂの正電源線１１５とＧＮＤがショートする状態となり、ゲート駆動制御装置１ＢのＶＣＣは瞬低する。しかしながら、上述したようにＰＭＯＳ１４１およびＮＭＯＳ１４２を共にＯＦＦする遮断動作を行うことで、ＶＣＣがゲート駆動制御装置１Ｂの最低動作電圧Ｖope_min未満となる前に遮断され、ＶＣＣは通常電圧に戻ることになる。
　なお、本実施形態では、Ｌ固着故障中のゲート駆動でＶＣＣが低下することを回避する動作について説明したが、図８に示すゲート診断部１１の回路構成のように、ゲート信号の異常検出閾値を負電圧側にも設けることで、インバータ装置８の負電源線１１６についても同様の効果が得られる。Ｌ固着故障中のＮＭＯＳ１４２がオンしたタイミングでゲート異常を検知してＮＭＯＳ１４２をオフさせれば、負電源電圧ＶＥＥ（ＶＥＥ＜ＧＮＤ）がＧＮＤレベルに低下するのを回避できる。
　なお、本実施形態ではＶＥＥ＜ＧＮＤで記載したが、ＶＥＥとＧＮＤを接続して同電位で使用しても良い。
　以上説明したように、本実施形態のゲート駆動制御装置１Ｂは、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateとが不一致であった場合に、すなわち、ゲートの異常を検知した場合に、パワーデバイスのゲート信号線１１２を制御する全ての回路をＯＦＦする。そうすることで、パワーデバイスのゲート信号線１１２は、ゲート駆動制御装置１Ｂの正電源線１１５およびインバータ装置８の負電源線１１６から電気的に遮断される。その結果、ゲート異常が発生した際に、電源電圧低下によるゲート駆動制御装置１Ｂの停止を防止することができる。
（第３の実施形態）
　図９を参照して、本発明の第３の実施形態について説明する。図９は、インバータ装置８Ｂの構成を示す図である。なお、ゲート駆動制御装置としては、第１の実施の形態のゲート駆動制御装置１および第２の実施形態のゲート駆動制御装置１Ｂのいずれを用いても良いが、ここでは、ゲート駆動制御装置１Ｂを採用した場合について説明する。インバータ装置８Ｂは、ゲート駆動制御装置１Ｂの電源供給において集中電源方式を用いた構成である。上アーム側の３つのゲート駆動制御装置１Ｂに対しては電源回路４１ａが設けられており、下アーム側の３つのゲート駆動制御装置１Ｂに対しては電源回路４１ｂが設けられている。以下では、図１で示したインバータ装置８と異なる構成を中心に説明する。
　まず、車載用インバータ装置における安全制御動作について説明する。一般的な安全制御としては、フリーホイール制御、上アームアクティブショート制御および下アームアクティブショート制御などが挙げられる。フリーホイール制御は、上下アームの全てのパワーデバイスをオフ制御して、３相の還流電流を還流ダイオードで高電圧バッテリ６に回生する制御である。上アームアクティブショート制御は、３相の上アームのパワーデバイスを全てオン制御すると共に、３相の下アームのパワーデバイスを全てオフ制御することで、上アームのパワーデバイスに回生する制御である。一方、下アームアクティブショート制御は、３相の下アームのパワーデバイスを全てオン制御させると共に、３相の上アームのパワーデバイスを全てオフ制御することで、下アームに回生する制御である。
　以下では、ゲート異常発生後の安全制御動作として下アームアクティブショート制御を用いた場合について説明するが、これに限定するものではなく、他の安全制御動作を用いることも可能である。上述したように、図９に示すインバータ装置８Ｂでは、各電源回路４１ａ，４１ｂはＶＣＣ出力先に３つのゲート駆動制御装置１Ｂが接続されており、１つの電源回路４１ａ，４１ｂで３つのゲート駆動制御装置１Ｂに電力を供給する。
　ここで、下アームに配置されている３つのパワーデバイスモジュール２におけるパワーデバイスの内の１相で、ゲート信号線１１２にＬ固着故障が発生した場合の、下アームの各ゲート駆動制御装置１Ｂの振る舞いについて説明する。全てのパワーデバイスが正常である場合には、Ｕ相、Ｖ相、Ｗ相はそれぞれ位相が１２０度ずれてゲート駆動される。このゲート駆動中に、例えば、下アームのＵ相のパワーデバイスのゲート信号線１１２がＬ固着故障すると、Ｕ相のＰＭＯＳ１４１をオンした際に、図２に示すゲート駆動制御装置１Ｂの正電源線１１５とＬ固着したゲート信号線１１２とが接続され、正電源電圧ＶＣＣが瞬時に低下することになる。
　一方、ゲート駆動制御装置１Ｂにおいては、第２の実施形態で説明したような動作と同様の動作を行う。すなわち、ゲート診断部１１は、ゲート制御指令信号ＳdriveがＨｉｇｈとなるタイミングにおいて、ゲート制御指令信号ＳdriveのＨｉｇｈとゲート信号ＳgateのＬｏｗとの不一致を検出し、図６に示す異常報知の信号線１１８にＨｉｇｈ（ゲート異常）を、および、ゲート駆動停止信号線１１７にＨｉｇｈ（停止信号）を出力する。ゲート駆動停止信号線１１７がＨｉｇｈになると、ＰＭＯＳ１４１のゲート信号にはＨｉｇｈ、ＮＭＯＳ１４２のゲート信号にはＬｏｗが出力されＰＭＯＳ１４１およびＮＭＯＳ１４２が共にオフとなる。
　ＰＭＯＳ１４１がオフとなることで、ゲート駆動制御装置１Ｂの正電源線１１５はＬｏｗ固着したパワーデバイスのゲート信号線１１２から電気的に切り離され、ゲート駆動制御装置１Ｂの正電源線１１５の電圧は通常電圧に戻る。よって、共通化された正電源電圧ＶＣＣが最低動作電圧未満に低下するのを防止することができ、正電源電圧ＶＣＣを共有している他の正常なゲート駆動制御装置１Ｂは停止せずに動作を継続できる。マイクロコントローラ７は、異常報知の信号線１１８がＨｉｇｈとなったことをもって、正常である下アームの全てのゲート駆動制御装置１Ｂのゲート制御指令信号線１１１にＨｉｇｈを、上アームの全てのゲート駆動制御装置１Ｂのゲート制御指令信号線１１１にＬｏｗを出力することで、下アームアクティブショート制御動作を行うことができる。
　なお、電源回路４１ａ，４１ｂとしては、絶縁型ＤＣ－ＤＣコンバータのフライバック方式を用いた電源回路や、スイッチングレギュレータやリニアレギュレータ、バンドギャップリファレンスなどの電源回路が考えられる。そして、それらのうちの１つまたは複数を搭載した構成、若しくは、それらを組み合わせた構成としても良い。
　なお、図９に示す例では、２つの電源回路４１ａ，４１ｂを備えて、上アームの各３つのゲート駆動制御装置１Ｂ、および、下アームの各３つのゲート駆動制御装置１Ｂを共通化した例を示した。しかし、インバータ装置８Ｂに搭載されるゲート駆動制御装置１Ｂのうち２つ以上であれば様々な組み合わせで共通化することが可能である。さらにまた、上アームと下アームの全てのゲート駆動制御装置１Ｂを１つの電源回路に共通化しても良い。
　以上説明したように、第３の実施形態では、ゲート駆動制御装置１Ｂの電源供給において集中電源方式を用いた構成において、故障発生時の安全制御動作を行うことができる。
（第４の実施形態）
　図１０，１１を参照して、本発明の第４の実施形態について説明する。第４の実施形態においても、ゲート駆動制御装置は第２の実施形態に示したゲート駆動制御装置１Ｂ（図５）と同様の構成が採用されるが、ゲート診断部１１については、図１０に示す構成とされる。図１１は、第４の実施形態におけるタイミングチャートである。第４の実施形態では、ゲート診断部１１にてゲート制御指令信号Ｓdriveとパワーデバイスのゲート信号Ｓgateの電圧差分をアナログ値で検知する。そして、その電圧差分に基づいて経時特性変動による劣化量を検知し、劣化量が所定の閾値を超えたことをもって、故障が発生する前の前兆を検知する予兆診断を行う。なお、以下では、第２の実施形態で示したゲート駆動制御装置１Ｂの場合と異なる構成および動作を中心に説明する。
　図１０は、本実施形態におけるゲート診断部１１の一例を示す図である。本実施形態のゲート診断部１１は、パワーデバイスのゲート特性の経時変動を検知する劣化検出回路１８をさらに備える。劣化検出回路１８は、差動増幅器１８１と、スイッチ素子１８２と、比較器１８３と、ラッチ回路１８４と、フィルタ回路１２２ａとを備えている。
　スイッチ素子１８２は、ＡＮＤ回路１２４の出力がＨｉｇｈの場合に閉じ、Ｌｏｗの場合には開く。ＡＮＤ回路１２４の一方の入力端子には、ゲート制御指令モニタ線１１３のゲート制御指令信号Ｓdriveが入力される。ＡＮＤ回路１２４の他方の入力端子には、ＮＯＴ回路１５を介して信号線１２５の不一致検出信号Ｓmismatchが入力される。
　信号線１２５の不一致検出信号ＳmismatchがＬｏｗ（一致状態）の場合には、ゲート制御指令信号ＳdriveのＨｉｇｈ，Ｌｏｗに応じて、ＡＮＤ回路１２４の出力はＨｉｇｈ，Ｌｏｗとなる。一方、信号線１２５の不一致検出信号ＳmismatchがＨｉｇｈ（不一致状態）の場合には、ゲート制御指令信号ＳdriveがＨｉｇｈ，Ｌｏｗのいずれであっても、ＡＮＤ回路１２４の出力はＬｏｗとなる。すなわち、スイッチ素子１８２は、信号線１２５の不一致検出信号ＳmismatchがＬｏｗ（一致状態）で、ゲート制御指令信号ＳdriveがＨｉｇｈの場合に閉状態になり、その他の場合には開状態となる。
　差動増幅器１８１は、ゲート信号ＳgateがＨｉｇｈの時の電圧Ｖgate_hと電圧Ｖgate_hの期待電圧Ｖrefとの電圧差分Ｖgate_aging（＝Ｖref－Ｖgate_h）を出力する。スイッチ素子１８２は、閉状態において、電圧差分Ｖgate_agingを電圧差動信号線１８７に伝達する。比較器１８３は、電圧差分Ｖgate_agingと故障前の予兆判定閾電圧Ｖth_agingとの差分に基づいて、ＨｉｇｈおよびＬｏｗのいずれかを出力する。ラッチ回路１８４は、比較器１８３の出力を保持する。
　経時変動により電圧Ｖgate_hが劣化した場合の、ゲート診断部１１における劣化検出の動作を、図１１のタイミングチャートを用いて説明する。なお、図１１のタイミングチャートでは、パワーデバイスのゲート信号線１１２で故障が発生していないものとする。なお、以下の説明では、電圧Ｖgate_hが条件「Ｖth_aging＞Ｖgate_aging＝０」を満足する場合には、電圧Ｖgate_hは劣化していないと判断する。また、電圧Ｖgate_hが条件「Ｖth_aging＞Ｖgate_aging＞０」を満足する場合には、電圧Ｖgate_hでの劣化が小さいと判断する。「Ｖgate_aging≧Ｖth_aging」を満足する場合には、電圧Ｖgate_hでの劣化が大きいと判断する。
　図１１において、ゲート信号線１１２のＨｉｇｈ信号の高さは電圧Ｖgate_hの大きさを表している。電圧差分Ｖgate_aging（＝Ｖref－Ｖgate_h）において、電圧Ｖgate_hが劣化していない場合にはＶgate_aging＝０なのでＶref＝Ｖgate_hとなり、Ｈｉｇｈ信号の高さが期待電圧Ｖrefに相当する。電圧Ｖgate_hが劣化している場合、Ｈｉｇｈ信号の高さ（電圧Ｖgate_h）は期待電圧Ｖrefよりも低く、期待電圧ＶrefとＨｉｇｈ信号の高さとの差が電圧差分Ｖgate_agingである。図１１でゲート信号状態が正常と示されている期間においては電圧Ｖgate_hが劣化していないので（Ｖgate_aging＝０）、電圧差動信号線１８７の信号のレベルはＬｏｗとなっている。
　差動増幅器１８１は、電圧差分Ｖgate_agingの大きさによらず電圧差分Ｖgate_agingを出力する。差動増幅器１８１の出力線１８６には、フィルタ時間Ｔfil1を有するアナログフィルタ回路１２７が設けられている。差動増幅器１８１の出力がゼロから電圧差分Ｖgate_agingに変化すると、アナログフィルタ回路１２７は、電圧差分Ｖgate_agingがフィルタ時間Ｔfil1以上継続したことをもって、電圧差分Ｖgate_agingを出力する。そのため、図１１において、電圧差動信号線１８７の信号の立ち上がりは、ゲート信号線１１２の信号の立ち上がりに対してフィルタ時間Ｔfil1だけ遅延している。
　上述したように、スイッチ素子１８２は、ゲート異常が検出されず、かつ、ゲート制御指令信号ＳdriveがＨｉｇｈの場合にのみ閉じて、電圧差分Ｖgate_agingが電圧差動信号線１８７に伝達される。そのため、ゲート制御指令信号ＳdriveがＨｉｇｈからＬｏｗに切り換わるとスイッチ素子１８２が開いて、ゲート信号状態によらず電圧差動信号線１８７はＬｏｗになる（図１１参照）。ここで、比較回路１２にてゲート異常が検出されている場合（不一致検出信号Ｓmismatch＝Ｈｉｇｈ）には、スイッチ素子１８２が開くことで電圧差分Ｖgate_agingを電圧差動信号線１８７に伝達させず、ゲート駆動制御装置１Ｂはゲート異常判定時の動作を優先させる。
　比較器１８３は、電圧差分Ｖgate_agingと予兆判定閾電圧Ｖth_agingとを比較して、「Ｖgate_aging＜Ｖth_aging」の場合にＬｏｗ（正常）をラッチ回路１８４に出力し、「Ｖgate_aging≧Ｖth_aging」の場合にＨｉｇｈ（異常）をラッチ回路１８４に出力する。すなわち、電圧差分Ｖgate_agingが劣化していない場合や劣化が小さい場合には比較器１８３からＬｏｗ（正常）が出力され、劣化が大きい場合には比較器１８３からＨｉｇｈ（異常）が出力される。
　Ｌｏｗ（正常）がラッチ回路１８４のＪＫフリップフロップ１３３のＪ端子に入力されると、Ｑ端子からＬｏｗが出力される。そのため、電圧差分Ｖgate_agingが劣化していない場合や劣化が小さい場合には、図１１に示すように予兆報知信号線１１９は常にＬｏｗになっている。
　一方、「Ｖgate_aging≧Ｖth_aging」の場合に、Ｈｉｇｈ（異常）がラッチ回路１８４のＪＫフリップフロップ１３３のＪ端子に入力されると、Ｑ端子からＨｉｇｈが出力され、図１１に示すように予兆報知信号線１１９はＨｉｇｈになる。もしも、この後に劣化が一時的なもので電圧差分Ｖgate_agingが再度正常範囲に戻った場合には、比較器１８３は再びＬｏｗを出力する。その場合、フィルタ回路１２２ｂは、比較器１８３の出力が正常復帰のフィルタ時間Ｔfil2以上Ｌｏｗ（正常）であったことをもって、ＪＫフリップフロップ１３３ｂのＫ端子にＨｉｇｈを出力する。その結果、ＪＫフリップフロップ１３３ｂは保持していた予兆検知情報をクリアして、予兆報知信号線１１９にＬｏｗを出力する。
　なお、予兆報知信号線１１９はゲート駆動制御装置１Ｂ内で使用しても外部素子に送信して使用しても良い。例えばマイクロコントローラ７に送信することで、ゲート故障発生前にユーザーに通知することが可能となる。また、予兆報知信号線１１９をゲート駆動制御装置１Ｂ内で使用することで、電圧Ｖgate_hを上昇させるなど劣化に対する補正制御をすることも可能となる。
　第４の実施形態では、電圧値の比較により劣化検知を行っているがあくまでも一例であり、他にも多様な形態で同様の診断が実現可能である。一例を挙げるとすると、差動増幅器１８１の代わりに位相比較回路を用いることで、ゲート制御指令信号とパワーデバイスのゲート信号との時間差分の観点で予兆診断することも可能である。
　上述のように、第４の実施形態のゲート駆動制御装置１Ｂは、ゲート診断部１１にてゲート制御指令信号Ｓdriveとパワーデバイスのゲート信号Ｓgateの電圧差分をアナログ値で検知することで、経時特性変動による劣化量を検知する。そして、劣化量が所定の閾値を超えたことをもって、故障が発生する前の前兆を検知する予兆診断を行うことができる。そのため、予兆診断結果を利用することで、ゲート駆動制御装置１Ｂにおける故障発生を未然に防ぐことができる。
（第５の実施形態）
　図１２，１３を参照して、本発明の第５の実施形態について説明する。第５の実施形態では、上述した第４の実施形態におけるゲート診断部１１に、ゲート制御指令信号とパワーデバイスのゲート信号との時間差分をアナログ値で検知し、検知した時間差分から算出される経時特性変動による劣化量に基づいて、故障が発生する前の予兆を検知する構成を、さらに備えるようにした。なお、以下では、第４の実施形態で示したゲート駆動制御装置１Ｂと異なる点を中心に説明する。
　図１２は、第５の実施形態におけるゲート駆動制御装置１Ｂのゲート診断部１１の構成を示す図である。図１３は、第５の実施形態におけるタイミングチャートである。第５の実施形態における劣化検出回路１８は、図１０に示す構成に加えて、経時特性変動による劣化量に基づいて故障発生を予兆する構成として、同時Ｈｉｇｈ入力防止回路１２６、ＪＫフリップフロップ１３３ｄと、スイッチ素子１８２ｂと、故障前の予兆判定値Ｔth_agingをフィルタ時間として有するフィルタ回路１２２ｄと、ゲートの予兆報知信号Ｓalert_agingを保持しておくラッチ回路１８４ｂとをさらに備える。スイッチ素子１８２ｂは、スイッチ素子１８２の場合と同様にＡＮＤ回路１２４の出力信号に基づいて開閉する。なお、スイッチ素子１８２ｂおよびラッチ回路１８４ｂの動作は、第４の実施形態で説明したスイッチ素子１８２およびラッチ回路１８４の動作と同じなので、ここでは動作説明を省略する。
　図１３のタイミングチャートを参照して動作を説明する。なお、図１３のタイミングチャートではゲートで故障は発生しておらず、かつ、ゲート電圧の劣化が発生していないものとする。ＪＫフリップフロップ１３３ｄのＪ端子には同時Ｈｉｇｈ入力防止回路１２６を経由してゲート制御指令信号Ｓdriveが入力され、Ｋ端子にはゲート信号Ｓgateが入力される。ここで、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateとの時間差（位相差）をＴdiffとし、この時間差Ｔdiffが劣化しているか否かの閾値が上述した予兆判定値Ｔth_agingである。
　ここで、予兆判定値Ｔth_agingに対して、時間差ＴdiffがＴth_aging＞Ｔdiff＝０である場合には、時間差Ｔdiffが正常状態であるとする。時間差ＴdiffがＴth_aging＞Ｔdiff＞０である場合には、時間劣化が小さいとする。時間差ＴdiffがＴdiff≧Ｔth_agingである場合には、時間劣化が大きいとする。
　正常状態でＴdiff＝０である場合、すなわち、ゲート制御指令信号Ｓdriveに対してゲート信号Ｓgateに時間劣化が発生していない場合は、ゲート制御指令モニタ線１１３とパワーデバイスのゲートモニタ線１１４は同時にＨｉｇｈとなり、ＪＫフリップフロップ１３３ｄは常時Ｌｏｗを出力する。
　一方、Ｔdiff＞０である場合は次のようになる。ＪＫフリップフロップ１３３ｄのＪ端子にゲート制御指令信号ＳdriveのＨｉｇｈが入力されると、Ｑ端子はＨｉｇｈになる。そして、時間差ＴdiffでＫ端子にＨｉｇｈが入力されると、Ｑ端子の出力が反転してＬｏｗとなる。この時、同時Ｈｉｇｈ入力防止回路１２６内のＡＮＤ回路１２４の１入力にＬｏｗが入力されるため、ＡＮＤ回路１２４はＪ端子にＬｏｗを出力する。このように、ＪＫフリップフロップ１３３ｄは、ゲート制御指令信号ＳdriveがＨｉｇｈとなるとＨｉｇｈを出力し、その後、ゲート信号ＳgateがＨｉｇｈとなるとＬｏｗを出力する。そのため、ＪＫフリップフロップ１３３は、ゲート制御指令信号ＳdriveがＨｉｇｈとなってからゲート信号ＳgateがＨｉｇｈとなるまでの時間差Ｔdiffをパルス幅とする信号を信号線１８８に出力する。
　フィルタ回路１２２ｄでは時間差Ｔdiffが予兆判定値Ｔth_agingより大きいか否かで故障前の予兆を判断する。時間差Ｔdiff（パルス幅）が予兆判定値Ｔth_aging未満の場合（Ｔdiff＜Ｔth_aging）には、フィルタ回路１２２ｄは後段のラッチ回路１８４にＬｏｗを出力する。ラッチ回路１８４は、予兆報知の信号線１１９にＬｏｗ（正常）を出力する。一方、時間差Ｔdiffが大きく予兆判定値Ｔth_aging以上の場合（Ｔdiff≧Ｔth_aging）には、フィルタ回路１２２ｃは後段のラッチ回路１８４にＨｉｇｈを出力する。ラッチ回路１８４は、予兆報知の信号線１１９にＨｉｇｈ（予兆）を出力する。
　第５の実施形態でも予兆報知信号を用いた動作までは記載していないが、予兆報知信号はゲート駆動制御装置１Ｂ内で使用しても外部素子に送信して使用しても良い。例えば、マイクロコントローラ７に送信することで、ゲート故障発生前にユーザーに通知することが可能となる。また、予兆報知信号をゲート駆動制御装置１Ｂ内で使用することで、時間差Ｔdiffを短くするなど劣化に対する補正制御をすることも可能となる。
　第５の実施形態における劣化検知では、あくまで電圧と時間の劣化量をそれぞれ別々で検知して予兆判断に用いた一例であり、他にも多様なパラメータを用いても良い。また、駆動指令とゲート信号の周波数差分やＤｕｔｙ差分などの観点で検知することも可能である。また、第４の実施形態（図１０）の場合と同じように、時間差Ｔdiffに基づく予兆診断のみを行うようにしても良い。
　上述したように、第５の実施形態のゲート駆動制御装置１Ｂは、ゲート診断部１１にてゲート制御指令信号Ｓdriveとゲート信号Ｓgateとの電圧差分、および、ゲート制御指令信号Ｓdriveとゲート信号Ｓgateとの時間差分をそれぞれアナログ値でそれぞれ検知することで、経時特性変動による劣化量をそれぞれ検知する。そして、いずれかの劣化量が所定の閾値を超えたことをもって、故障が発生する前の前兆を検知する予兆診断を行うことができる。
（第６の実施形態）
　図１４，１５を参照して、本発明の第６の実施形態について説明する。第６の実施形態におけるインバータ装置８Ｃでは、各相において複数個のパワーデバイスが電気的に並列接続されている。そのため、各相におけるパワーデバイスモジュール２のオン抵抗を下げつつ大電力を扱うことができる。なお、以下では、第４の実施形態の図９に示したインバータ装置８Ｂと異なる点を中心に説明する。
　図１４は、第６の実施形態におけるインバータ装置８Ｃの一例を示す図である。図１５は、ゲート駆動制御装置１Ｃの構成を示す図である。インバータ装置８Ｃは、Ｕ相、Ｖ相、Ｗ相における各アームにパワーデバイスモジュール２を２つずつ備えている。各アームのパワーデバイスモジュール２は、電気的に並列に接続されている。並列接続された２つのパワーデバイスモジュール２は、１つのゲート駆動制御装置１Ｃにより駆動制御される。ゲート駆動制御装置１Ｃでは、２つパワーデバイスモジュール２に対して個別にゲート駆動部１４ａ，１４ｂおよびゲート診断部１１ａ，１１ｂが設けられている（図５参照）。
　２つのゲート駆動部１４ａ，１４ｂおよびゲート診断部１１ａ，１１ｂには、同一のゲート制御指令信号Ｓdriveがそれぞれ入力される。ゲート診断部１１ａ，１１ｂには、ゲートモニタ線１１４ａ，１１４ｂを介してゲート信号線１１２ａ，１１２ｂのゲート信号Ｓgateが入力される。２つのゲート診断部１１ａ，１１ｂは、対応するパワーデバイスモジュール２におけるゲート制御指令信号Ｓdriveとゲート信号線１１２ａ，１１２ｂのゲート信号Ｓgateとを比較して、それぞれのゲート異常を検出する。ゲート診断部１１ａは、ゲート駆動停止信号線１１７ａを介してゲート駆動停止信号をゲート駆動部１４ａに入力する。ゲート診断部１１ｂは、ゲート駆動停止信号線１１７ｂを介してゲート駆動停止信号をゲート駆動部１４ｂに入力する。
　例えば、片方のゲート診断部１１ａにおいてゲートに異常が検出された場合には、異常が検出されたゲートは、ゲート駆動部１４ａの動作を停止することで、ゲート駆動制御装置１Ｃの正電源線１１５およびインバータ装置８Ｃの負電源線１１６から遮断される。他方のゲートは正常であるため通常駆動を継続する。
　なお、第６の実施形態ではパワーデバイスモジュール２と同数のゲート駆動部１４ａ，１４ｂ、ゲート診断部１１ａ，１１ｂを備えたゲート駆動制御装置１Ｃの構成について説明したが、ゲート駆動部１４やゲート診断部１１は必ずしもパワーデバイスと同数でなくても良い。例えば、複数のパワーデバイスモジュール２に対して１つのゲート駆動部１４、１つのゲート診断部１１でゲート駆動やゲート診断をすることも可能である。
　また、第６の実施形態では、片方のゲートで異常が検出された場合、他方のゲートは通常駆動を継続する動作を説明したが、他の動作でも良い。例えば、片方のゲートで異常検出された場合に、他方のゲート駆動も停止することも可能である。
　なお、上述した各実施形態においては、パワーデバイスモジュール２のパワーデバイスがＩＧＢＴである場合を例に説明したが、ＳｉＣ等のワイドバンドギャップのパワーデバイスを用いる構成においては、ゲート異常の検知動作がより効果的に機能する。前述したように、ゲート信号線１１２がＬ固着していると、ＰＭＯＳ１４１がオンした際にゲート駆動制御装置１，１Ｂ，１Ｃの正電源線１１５とＧＮＤがショートする状態となり、ゲート駆動制御装置１，１Ｂ，１ＣのＶＣＣは瞬時に低下してしまう。しかし、ワイドバンドギャップのパワーデバイスはゲートの立ち上がりが速いので、異常の検知および遮断をより素早く行うことができ、図７の正電源線１１５のチャートに示すＶＣＣの低下をより小さく抑えることができる。また、ゲートの立ち上がり遷移時間が短いことから、遷移時間による診断誤差が小さくなり、より的確な診断が可能となる。
　以上説明した本発明の実施形態によれば、以下の作用効果を奏する。
（Ｃ１）図１～３等に示すように、パワーデバイスモジュール２のパワーデバイスを駆動するゲート駆動制御装置１は、入力されたゲート制御指令（ゲート制御指令信号Ｓdrive）に基づいてパワーデバイスのゲートにゲート駆動信号（ゲート信号Ｓgate）を出力するゲート駆動部１４と、ゲート制御指令とゲート駆動信号との比較に基づいてゲートの異常（例えば、パワーデバイスやゲート駆動部１４の異常に起因する異常）を検知するゲート診断部１１と、を備える。
　このように、ゲート診断部１１によりゲートの異常を検知することができるので、異常の検知により、ゲートの異常に対して安全制御動作で対処することが可能となる。例えば、複数のゲート駆動制御装置が電源を共用する構成の場合、異常が検知されたゲートを正電源および負電源から遮断することで、電源を共用する他のゲート駆動制御装置への悪影響を回避することができる。
（Ｃ２）上記（Ｃ１）において、図５，６等に示すように、ゲート診断部１１は、異常が検知されたゲートをゲート駆動部１４の電源（ＶＣＣ，ＶＥＥ）から電気的に遮断する遮断部としての機能を有し、ゲート診断部１１がゲートの異常を検知した場合に、異常が検知されたゲートをゲート駆動部１４の電源（ＶＣＣ，ＶＥＥ）から電気的に遮断する。その結果、ゲート異常が発生した際に、電源電圧低下によるゲート駆動制御装置１Ｂの停止を防止することができる。
（Ｃ３）上記（Ｃ１）において、図３等に示すように、ゲート診断部１１は、ゲートの異常を検知すると異常報知信号を異常報知の信号１１８に出力する。異常報知信号を信号１１８に出力する構成としたので、例えば、信号線１１８を介して異常報知信号をマイクロコントローラ７に入力することで、マイクロコントローラ７は安全制御動作を行うことができる。例えば、上アームに異常が検出された場合には、マイクロコントローラ７が、正常である下アームの全てのゲート駆動制御装置１のゲート制御指令信号線１１１にＨｉｇｈを、上アームの全てのゲート駆動制御装置１のゲート制御指令信号線１１１にＬｏｗを出力することで、下アームアクティブショート制御動作を行うことができる。
（Ｃ４）上記（Ｃ１）において、図１０等に示すように、ゲート診断部１１の劣化検出回路１８は、ゲート制御指令（ゲート制御指令信号Ｓdrive）およびゲート駆動信号（ゲート信号Ｓgate）に基づいてパワーデバイスのゲート特性の経時変動を検知する検知部としての機能と、検知された経時変動に基づいて、パワーデバイスのゲート故障予兆を判定する予兆判定部としての機能とを有している。そのため、ゲート故障予兆の判定結果を利用することで、ゲート駆動制御装置における故障発生を未然に防ぐことができる。
（Ｃ５）上記（Ｃ４）において、図１０，１２等に示すように、検知部として機能するゲート診断部１１の劣化検出回路１８は、ゲート制御指令（ゲート制御指令信号Ｓdrive）およびゲート駆動信号（ゲート信号Ｓgate）の電圧情報に基づく第１の経時変動、および、ゲート制御指令およびゲート駆動信号の時間情報（時間差Ｔdiff）に基づく第２の経時変動の少なくとも一方を検知し、予兆判定部（劣化検出回路１８）は、第１および第２の経時変動の少なくとも一方が検知部により検出されると、検出された経時変動に基づくゲート故障予兆の判定を行うようにしても良い。
　上記構成では、予兆診断結果を利用することで、ゲート駆動制御装置１Ｂにおける故障発生を未然に防ぐことができる。特に、電圧情報に基づく第１の経時変動および時間情報に基づく第２の経時変動の両方を用いることで、すなわち、異なる観点からの経時変動を用いることで、より的確にゲート故障予兆の判定を行うことができる。
（Ｃ６）図１等に示すように、インバータ装置８は、複数のパワーデバイス２１ｕ～２１ｗ、２２ｕ～２２ｗと、複数のパワーデバイス２１ｕ～２１ｗ、２２ｕ～２２ｗの各々に対応してそれぞれ設けられ、対応するパワーデバイスを駆動する上記（Ｃ１）に記載のゲート駆動制御装置１と、複数のゲート駆動制御装置１の各々に対応してそれぞれ設けられ、対応するゲート駆動制御装置１に対して電力を供給する電源回路４と、を備える。インバータ装置８に設けられた各ゲート駆動制御装置１は、上記（Ｃ１）に記載した作用効果と同様の作用効果を奏する。その結果、インバータ装置８の安全制御性の向上を図ることができる。
（Ｃ７）図９等に示すように、インバータ装置８Ｂは、複数のパワーデバイスモジュール２の各々に設けられたパワーデバイスと、複数のパワーデバイスの各々に対応してそれぞれ設けられ、対応するパワーデバイスを駆動する上記（Ｃ２）に記載のゲート駆動制御装置１Ｂと、複数のゲート駆動制御装置１Ｂのそれぞれに対して電力を供給する一つの電源回路４１ａ，４１ｂと、を備える。インバータ装置８Ｂに設けられた各ゲート駆動制御装置１Ｂは、上記（Ｃ２）に記載した作用効果と同様の作用効果を奏する。その結果、インバータ装置８Ｂの安全制御性の向上を図ることができる。
（Ｃ８）図１４，１５等に示すように、インバータ装置８Ｃは、電気的に並列に設けられた複数のパワーデバイスと、複数のパワーデバイスに対して設けられた一つの上記（Ｃ１）に記載のゲート駆動制御装置１Ｃと、を備え、ゲート駆動制御装置１Ｃは、ゲート制御指令（ゲート制御指令信号Ｓdrive）に基づいて、並列に設けられた複数のパワーデバイスのそれぞれに対して個別にゲート駆動信号（ゲート信号Ｓgate）を出力する。上記（Ｃ１）の場合と同様にゲートの異常を検知することができ、ゲートの異常に対して安全制御動作で対処することが可能となる。
（Ｃ９）上記（Ｃ６）～（Ｃ８）のいずれかにおいて、パワーデバイスモジュール２に設けられたパワーデバイスは、ワイドバンドギャップのパワーデバイスである。ワイドバンドギャップのパワーデバイスを用いる構成では、インバータ装置のゲート駆動制御装置におけるゲート異常の検知動作がより効果的に機能する。すなわち、ワイドバンドギャップのパワーデバイスはゲートの立ち上がりが速いので、異常の検知および遮断をより素早く行うことができ、図７の正電源線１１５のチャートに示すＶＣＣの低下をより小さく抑えることができる。また、ゲートの立ち上がり遷移時間が短いことから、遷移時間による診断誤差が小さくなり、より的確な診断が可能となる。
　以上説明した各実施形態はあくまで一例であり、発明の特徴が損なわれない限り、本発明はこれらの内容に限定されるものではない。また、上記では種々の実施形態を説明したが、本発明はこれらの内容に限定されるものではない。また、上述した実施形態を組み合わせても良い。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
　１，１Ｂ，１Ｃ…ゲート駆動制御装置、２…パワーデバイスモジュール、２１ｕ～２１ｗ，２２ｕ～２２ｗ…パワーデバイス、４，４１ａ，４１ｂ…電源回路、７…マイクロコントローラ、８，８Ｂ，８Ｃ…インバータ装置、１１，１１ａ，１１ｂ…ゲート診断部、１２…比較回路、１３…判断回路、１４，１４ａ，１４ｂ…ゲート駆動部、１８…劣化検出回路、１１１…ゲート制御指令信号線、１１２，１１２ａ，１１２ｂ…ゲート信号線、１１３…ゲート制御指令モニタ線、１１４，１１４ａ，１１４ｂ…ゲートモニタ線、１１５…正電源線、１１６…負電源線、１１７…ゲート駆動停止信号線、１１８，１２５…信号線、１１９…予兆報知信号線、１４１…ＰＭＯＳ（Ｐｃｈ―ＭＯＳＦＥＴ）、１４２…ＮＭＯＳ（Ｎｃｈ－ＭＯＳＦＥＴ）、１４３…ＰＭＯＳゲート信号線、１４４…ＮＭＯＳゲート信号線、Ｓdrive…ゲート制御指令信号、Ｓgate…ゲート信号。

Claims (9)

  1. 　パワーデバイスを駆動するゲート駆動制御装置であって、
    　入力されたゲート制御指令に基づいて前記パワーデバイスのゲートにゲート駆動信号を出力するゲート駆動部と、
    　前記ゲート制御指令と前記ゲート駆動信号との比較に基づいて前記ゲートの異常を検知するゲート診断部と、
    を備えるゲート駆動制御装置。
  2. 　請求項１に記載のゲート駆動制御装置であって、
    　前記ゲート診断部が前記ゲートの異常を検知した場合に、当該異常が検知された前記ゲートを前記ゲート駆動部の電源から電気的に遮断する遮断部をさらに備える、
    ゲート駆動制御装置。
  3. 　請求項１に記載のゲート駆動制御装置において、
    　前記ゲート診断部は、前記異常を検知すると異常報知信号を出力する、
    ゲート駆動制御装置。
  4. 　請求項１に記載のゲート駆動制御装置において、
    　前記ゲート診断部は、
    　　前記ゲート制御指令および前記ゲート駆動信号に基づいて前記パワーデバイスのゲート特性の経時変動を検知する検知部と、
    　　検知された前記経時変動に基づいて、前記パワーデバイスのゲート故障予兆を判定する予兆判定部と、
    を有する、ゲート駆動制御装置。
  5. 　請求項４に記載のゲート駆動制御装置において、
    　前記検知部は、
    　　前記ゲート制御指令および前記ゲート駆動信号の電圧情報に基づく第１の前記経時変動、および、前記ゲート制御指令および前記ゲート駆動信号の時間情報に基づく第２の前記経時変動の少なくとも一方を検知し、
    　前記予兆判定部は、
    　　前記第１および第２の経時変動の少なくとも一方が前記検知部により検出されると、検出された経時変動に基づく前記ゲート故障予兆の判定を行う、
    ゲート駆動制御装置。
  6. 　複数のパワーデバイスと、
    　前記複数のパワーデバイスの各々に対応してそれぞれ設けられ、対応する前記パワーデバイスを駆動する請求項１に記載のゲート駆動制御装置と、
    　複数の前記ゲート駆動制御装置の各々に対応してそれぞれ設けられ、対応する前記ゲート駆動制御装置に対して電力を供給する電源回路と、
    を備えたインバータ装置。
  7. 　複数のパワーデバイスと、
    　前記複数のパワーデバイスの各々に対応してそれぞれ設けられ、対応する前記パワーデバイスを駆動する請求項２に記載のゲート駆動制御装置と、
    　複数の前記ゲート駆動制御装置のそれぞれに対して電力を供給する一つの電源回路と、
    を備えたインバータ装置。
  8. 　電気的に並列に設けられた複数のパワーデバイスと、
    　複数の前記パワーデバイスに対して設けられた一つの請求項１に記載のゲート駆動制御装置と、を備え、
    　前記ゲート駆動制御装置は、前記ゲート制御指令に基づいて、前記並列に設けられた複数のパワーデバイスのそれぞれに対して個別に前記ゲート駆動信号を出力する、インバータ装置。
  9. 　請求項６～８のいずれかに記載のインバータ装置において、
    　前記パワーデバイスはワイドバンドギャップのパワーデバイスである、インバータ装置。
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