WO2024013857A1 - 半導体装置および電力変換装置 - Google Patents

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WO2024013857A1
WO2024013857A1 PCT/JP2022/027445 JP2022027445W WO2024013857A1 WO 2024013857 A1 WO2024013857 A1 WO 2024013857A1 JP 2022027445 W JP2022027445 W JP 2022027445W WO 2024013857 A1 WO2024013857 A1 WO 2024013857A1
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semiconductor element
control terminal
circuit
semiconductor
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寛之 益本
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三菱電機株式会社
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Definitions

  • the present disclosure relates to a semiconductor device in which a wiring board is bonded to a semiconductor element.
  • Patent Document 1 a wire lead is wired between a wiring pattern and an upper surface electrode (emitter electrode, gate electrode) of an IGBT.
  • the present disclosure has been made in order to solve the above-mentioned problems, and by making the region to which the driving wiring of a semiconductor device can be connected wider than before, the degree of freedom in layout of the driving wiring is ensured.
  • the purpose of the present invention is to provide a structure that can realize miniaturization of semiconductor devices.
  • a semiconductor device includes a circuit pattern, a semiconductor element provided in the circuit pattern and having a gate electrode and an emitter electrode, and a semiconductor element provided on the side opposite to the circuit pattern of the semiconductor element and electrically connected to the emitter electrode.
  • the semiconductor device also includes a circuit pattern, a semiconductor element provided in the circuit pattern and having a gate electrode and an emitter electrode, and a semiconductor element provided on the opposite side of the circuit pattern to the semiconductor element and electrically connected to the emitter electrode.
  • a semiconductor device includes a circuit pattern, a semiconductor element provided in the circuit pattern and having a gate electrode and an emitter electrode, and an electrically connected emitter electrode provided on the opposite side of the semiconductor element to the circuit pattern.
  • the semiconductor device According to the semiconductor device according to the present disclosure, it is possible to improve the degree of freedom in the layout of drive wiring and realize miniaturization of the semiconductor device.
  • FIG. 1 is a schematic side view showing a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 1 is a schematic top view showing a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 1 is a schematic top view showing a semiconductor device according to Embodiment 1 of the present disclosure.
  • FIG. 2 is a schematic side view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 2 is a schematic top view showing a semiconductor device according to a second embodiment of the present disclosure.
  • FIG. 3 is a schematic side view showing a semiconductor device according to Embodiment 3 of the present disclosure.
  • FIG. 7 is a schematic top view showing a semiconductor device according to Embodiment 3 of the present disclosure.
  • FIG. 7 is a schematic top view showing a semiconductor device according to Embodiment 3 of the present disclosure.
  • FIG. 3 is a schematic diagram showing a power conversion system according to Embodiment 4 of the present disclosure.
  • FIG. 1 is a schematic diagram showing a side view of the semiconductor device according to the first embodiment. Note that the side surface refers to a direction perpendicular to the stacking direction of each structure described later.
  • a semiconductor device 1 includes a cooler 2, a bonding material 3 provided on the top surface of the cooler 2, a conductive foil 4 provided on the top surface of the bonding material 3, An insulating layer 5 provided on the top surface of the conductor foil 4, a circuit pattern 6 provided on the top surface of the insulating layer 5, a plurality of bonding materials 3 provided on the top surface of the circuit pattern 6, and a plurality of bonding materials 3 provided on the top surface of the circuit pattern 6.
  • a wiring board 9 provided to cover the upper surface of the bonding material 3 is included.
  • the first semiconductor element 7 and the second semiconductor element 8 are sandwiched between the bonding material 3 on the upper and lower surfaces.
  • the upper surface refers to the surface on which the components such as the bonding material 3 are provided, with the cooler 2 as a reference.
  • a surface different from the upper surface, that is, the opposite side to the upper surface is the lower surface. The same applies to the subsequent explanation.
  • the semiconductor device 1 includes a bonding material 3 provided on the upper surface of the circuit pattern 6 at a position adjacent to the first semiconductor element 7 and the second semiconductor element 8; and an output terminal 10 provided at.
  • the semiconductor device 1 includes a gate control terminal 11 and an emitter control terminal 12 provided above the output terminal 10 when the semiconductor device 1 is viewed from the side.
  • the semiconductor device 1 has a first drive wiring 13 connecting the gate control terminal 11 and the gate electrode 15 of the first semiconductor element 7, and an emitter control terminal 12 and the wiring board 9. It includes a second driving wiring 14 to be connected.
  • the first semiconductor element 7 is, for example, an IGBT (Insulated Gate Bipolar Transistor), and the second semiconductor element is, for example, a diode.
  • the cooler 2, bonding material 3, conductive foil 4, insulating layer 5, circuit pattern 6, bonding material 3, first semiconductor element 7 or second semiconductor element 8, bonding material 3, and wiring board 9 are arranged in this order. It has a layered structure.
  • wiring board 9 is provided on the opposite side of circuit pattern 6 when viewed from the semiconductor element. Note that when simply described as a semiconductor element, it refers to at least one of the first semiconductor element 7 and the second semiconductor element 8.
  • a bonding material 3 such as solder or silver is used between the circuit pattern 6 and the first semiconductor element 7 and the second semiconductor element 8, and between the first semiconductor element 7 and the second semiconductor element 8 and the wiring board 9. electrically connected. Further, the cooler 2 and the bonding material 3 and conductive foil 4 formed on the upper surface of the cooler 2 are insulated from the circuit pattern 6 and the structure formed on the upper surface of the circuit pattern 6 by the insulating layer 5. .
  • the circuit pattern 6 is made of copper, which has low conductor resistance.
  • a gate electrode 15 and an emitter electrode 16 are formed on the upper surface of the first semiconductor element 7, that is, the surface of the first semiconductor element 7 on the wiring board 9 side.
  • a region of the upper surface of the first semiconductor element 7 other than the gate electrode 15 is an emitter electrode 16 .
  • a first electrode is formed on the upper surface of the second semiconductor element 8, that is, the surface of the second semiconductor element 8 on the wiring board 9 side. Further, a second electrode is formed on the lower surface of the second semiconductor element 8, that is, on the side of the circuit pattern 6 of the second semiconductor element 8. However, the first electrode and the second electrode are electrodes with different polarities.
  • the first driving wiring 13 is a gate driving wiring and is connected to the gate control terminal 11 and the gate electrode 15 of the first semiconductor element 7.
  • the second drive wiring 14 is an emitter drive wiring and is connected to the emitter control terminal 12 and the wiring board 9. Note that the second driving wiring 14 is not limited to the surface of the wiring board 9, and may be connected to an end of the wiring board 9, for example. By connecting the second drive wiring 14 to any location on the wiring board 9, the degree of freedom in wiring the emitter drive wiring can be ensured.
  • the conductive foil 4, the insulating layer 5, the circuit pattern 6, the first semiconductor element 7, and the second semiconductor element 8 are entirely sealed with a sealing material 18 such as epoxy resin. .
  • a sealing material 18 such as epoxy resin.
  • Parts of the bonding material 3, wiring board 9, output terminal 10, gate control terminal 11, and emitter control terminal 12 sandwiched between the cooler 2 and the conductive foil 4 are sealed.
  • the sealing material 18 has a rectangular parallelepiped shape when viewed from the side as shown in FIG. 1, it is not limited to a rectangular parallelepiped and may have any shape.
  • a transfer mold type semiconductor device is shown, which is obtained by placing members or structures other than the encapsulant 18 in the mold and then pouring the encapsulant 18 into the mold.
  • the target is not limited to transfer mold type.
  • the present invention may be applied to a case-type semiconductor device obtained by placing members or structures other than the encapsulant 18 in the case and then pouring the encapsulant 18 into the case.
  • FIG. 2 is a schematic diagram showing the top surface of the semiconductor device of the first embodiment.
  • the same symbols as in FIG. 1 indicate the same configurations.
  • the sealing material 18 is omitted.
  • the bonding material 3, the first semiconductor element 7, and the second semiconductor element 8 installed below the wiring board 9 are shown by dotted lines.
  • FIG. 2 illustrates a state in which four semiconductor elements are bonded to the wiring board 9. Two of the four semiconductor elements are installed in a direction parallel to the wiring board 9 in the stretching direction, and two in a direction parallel to the wiring board 9 and perpendicular to the stretching direction. That is, in a plane parallel to the wiring board 9, two are arranged vertically and two horizontally.
  • first semiconductor elements 7 the two semiconductor elements installed on the opposite side to the direction in which the wiring board 9 is partially exposed from the sealant 18 are the first semiconductor elements 7, and the wiring board 9 is the sealant 18.
  • the two semiconductor elements installed in a direction partially exposed from the second semiconductor element 8 are the second semiconductor elements 8 .
  • the two first semiconductor elements are connected in parallel.
  • first semiconductor element 7 includes a gate electrode 15 and an emitter electrode 16 on the wiring board 9 side.
  • the gate electrode 15 has a rectangular shape, and as described above, the area other than the gate electrode 15 on the upper surface of the first semiconductor element 7 is the emitter electrode 16. Note that the gate electrode 15 is not limited to a rectangular shape, and may have any shape including a circle or a curve.
  • a plurality of semiconductor elements may be formed on the wiring board 9 so as to be electrically connected, and the number of connected semiconductor elements is not limited to four.
  • the wiring board 9 is electrically bonded to the emitter electrodes 16 of all the first semiconductor elements 7 so as to cover the emitter electrodes 16 with the bonding material 3 interposed therebetween.
  • the wiring board 9 is electrically connected to cover the first electrodes provided on the upper surfaces of all the second semiconductor elements 8.
  • the wiring board 9 connected to the emitter electrode 16 of the first semiconductor element 7 is the same board as the wiring board 9 connected to the first electrode of the second semiconductor element 8.
  • the wiring board 9 may be provided so as to cover all of the emitter electrode 16 of the first semiconductor element 7 and the electrode of the second semiconductor element 8, or as shown in FIG.
  • the emitter electrode 16 may be provided so as to cover a part of the emitter electrode 16.
  • the first driving wiring 13 is connected to the gate electrode 15 formed on the first semiconductor element 7 and the gate control terminal 11.
  • the first drive wiring 13 is connected to each gate electrode 15 of the plurality of first semiconductor elements 7 and the gate control terminal 11.
  • the semiconductor device 1 according to the first embodiment includes at least two first drive wirings 13. Note that the number of first drive wiring lines 13 may be plural, for example, three or four.
  • the second driving wiring 14 is connected to the emitter control terminal 12 and the wiring board 9. Note that the second driving wiring 14 may be connected to the emitter control terminal 12 and the emitter electrode 16.
  • connections other than 1 in 1, such as 2 in 1 or 6 in 1, may be used.
  • the output terminal 10, the gate control terminal 11, and the emitter control terminal 12 are installed in the opposite direction to the direction in which the wiring board 9 is partially exposed from the sealing material 18. Further, when semiconductor device 1 is viewed from above, gate control terminal 11, emitter control terminal 12, and output terminal 10 are arranged in order in a direction perpendicular to the extending direction of wiring board 9 on a plane parallel to wiring board 9. It is located.
  • FIG. 3 is a schematic diagram showing the top surface of a modification of the semiconductor device of Embodiment 1, and shows a semiconductor device with wiring different from that in FIG. 2.
  • the same reference numerals as in FIGS. 1 and 2 indicate the same configuration. Note that the sealing material 18 is omitted in FIG. 3.
  • the first driving wiring 13 is formed to directly connect the gate electrodes 15 of the plurality of first semiconductor elements 7 connected in parallel. That is, the first driving wiring 13 is connected to the gate electrode 15 formed on the first semiconductor element 7 and the gate control terminal 11 via another first semiconductor element 7 connected in parallel. has been done.
  • the first semiconductor element 7 and the second semiconductor element 8 may be replaced with RC-IGBTs (Reverse Conducting Insulated Gate Bipolar). Note that a switching element other than the RC-IGBT may be used as the semiconductor element.
  • RC-IGBTs Reverse Conducting Insulated Gate Bipolar
  • SiC silicon carbide
  • the wiring board 9 shown in this embodiment low inductance can be achieved, which leads to a reduction in loss in the high frequency usage region where the effects of SiC are exhibited, and the life of the semiconductor device is improved.
  • the semiconductor device since the second driving wiring 14 is connected to the upper surface of the wiring board 9, the possible hitting positions of the second driving wiring 14 are significantly increased.
  • the degree of freedom in layout of driving wire wiring can be improved, and the size of the semiconductor device can be reduced.
  • the structure in which the wiring board is formed on the upper surface of the semiconductor element can reduce the number of conductive wirings to be formed in the circuit pattern on the lower surface of the semiconductor element, so that the semiconductor device can be made smaller.
  • the inductance can be reduced and the heat dissipation performance of the semiconductor element can be improved more than before.
  • Embodiment 2 A semiconductor device in Embodiment 2 will be explained using FIGS. 4 and 5. Descriptions of configurations similar to those in Embodiment 1 will be omitted. Further, in FIGS. 4 and 5, the same reference numerals as in FIGS. 1 to 3 indicate the same or corresponding parts.
  • FIG. 4 is a schematic side view of the semiconductor device of the second embodiment.
  • the semiconductor device of the second embodiment is different from the semiconductor device of the first embodiment in that a circuit board 20 is provided on the upper surface of the wiring board 9. That is, the circuit board 20 is provided on the side opposite to the semiconductor element when viewed from the wiring board 9. As shown in FIG. 4, the circuit board 20 has a plurality of different conductor parts on its upper surface. Further, the circuit board 20 and the wiring board 9 are insulated.
  • the first driving wiring 13 connects the gate control terminal 11 and the gate electrode 15 of the first semiconductor element 7 via the first conductor portion of the circuit board 20.
  • the second driving wiring 14 connects the emitter control terminal 12 and the wiring board 9 via the second conductor portion of the circuit board 20. That is, the first driving wiring 13 and the second driving wiring 14 are electrically insulated.
  • FIG. 5 is a schematic diagram showing the top surface of the semiconductor device according to the second embodiment.
  • a circuit board 20 is provided on the upper surface of the wiring board 9. As explained with reference to FIG. 2, in FIG. 5, two first semiconductor elements 7 and two second semiconductor elements 8 are provided.
  • the first driving wiring 13 connects the gate control terminal 11 and the gate electrode 15 of the first semiconductor element 7 via the first conductor portion of the circuit board 20. That is, as shown in FIG. 5, when a plurality of semiconductor elements are provided, the first driving wiring 13 is connected to the gate electrode 15 of each of the plurality of first semiconductor elements 7.
  • the semiconductor device 1 according to the second embodiment includes at least three first drive wirings 13.
  • the number of first drive wiring lines 13 may be plural, for example, four or five.
  • the first driving wiring 13 may be formed to directly connect the gate electrodes 15 of the plurality of first semiconductor elements 7 connected in parallel.
  • two first drive wirings are separately connected to the first semiconductor elements 7 connected in parallel from the first conductor part of the circuit board 20, but one The first driving wiring is omitted, and the gate electrode 15 of the first semiconductor element 7 on the side where the first driving wiring 13 is omitted is connected to the gate electrode 15 of the other first semiconductor element 7. You can.
  • the second driving wiring 14 is connected to the emitter control terminal 12 and the wiring board 9 via the circuit board 20. Note that the second driving wiring 14 may be connected to the emitter control terminal 12 and the emitter electrode 16 via the second conductor portion of the circuit board 20.
  • the degree of freedom in wiring the driving wiring is improved compared to the semiconductor device of the first embodiment, leading to miniaturization of the semiconductor device. Furthermore, when a plurality of semiconductor elements are installed on the top surface of the circuit pattern 6, the heat generated from each semiconductor element during operation interferes and the inside of the semiconductor device becomes high temperature. The degree of freedom in layout is improved, and the distance between semiconductor elements can be increased. Therefore, it is possible to prevent the semiconductor device from increasing in temperature and improve its life.
  • Embodiment 3 A semiconductor device in Embodiment 3 will be explained using FIGS. 6, 7, and 8. Descriptions of configurations similar to those in Embodiment 1 will be omitted. Further, in FIGS. 6, 7, and 8, the same reference numerals as in FIGS. 1 to 5 indicate the same or corresponding parts.
  • FIG. 6 is a schematic diagram showing a side view of the semiconductor device according to the third embodiment.
  • the semiconductor device of the third embodiment is different from the semiconductor device of the second embodiment in that the circuit board 20 is provided on the upper surface of the circuit pattern 6 instead of on the upper surface of the wiring board 9. That is, the circuit board 20 is provided on the same side as the semiconductor element when viewed from the circuit pattern 6.
  • the configuration of the circuit board is the same as in the second embodiment.
  • the first driving wiring 13 connects the gate control terminal 11 and the gate electrode 15 of the first semiconductor element 7 via the first conductor portion of the circuit board 20 .
  • the second driving wiring 14 connects the emitter control terminal 12 and the emitter electrode 16 of the second semiconductor element 8 via the second conductor portion of the circuit board 20 .
  • FIG. 7 is a schematic diagram showing the top surface of the semiconductor device according to the third embodiment.
  • the first driving wiring 13 connects the gate control terminal 11 and the gate electrode 15 of the first semiconductor element 7 via the first conductor portion of the circuit board 20 .
  • the first drive wiring 13 is connected to each gate electrode 15 of the plurality of first semiconductor elements 7 and the gate control terminal 11.
  • the semiconductor device 1 according to the third embodiment includes at least three first drive wirings 13. Note that the number of first drive wiring lines 13 may be plural, for example, four or five.
  • the second driving wiring 14 connects the emitter control terminal 12 and the emitter electrode 16 of the second semiconductor element 8 via the circuit board 20.
  • the semiconductor device 1 according to the third embodiment includes at least two second driving wirings 14. Note that the number of first drive wiring lines 13 may be plural, for example, three or four. Further, the second driving wiring 14 may be connected to the emitter control terminal 12 and the wiring board 9 via the second conductor portion of the circuit board 20.
  • FIG. 8 is a schematic diagram showing the top surface of the semiconductor device of Embodiment 3, and shows a semiconductor device with wiring different from that in FIG. 7.
  • the sealing material 18 is omitted.
  • the first driving wiring 13 connects the gate control terminal 11 and the gate electrode 15 of the first semiconductor element 7 via the circuit board 20.
  • the first driving wiring 13 is formed to directly connect the gate electrodes 15 of the plurality of first semiconductor elements 7 connected in parallel.
  • the second driving wiring 14 connects the emitter control terminal 12 and the wiring board 9 via the second conductor portion of the circuit board 20. Note that the second driving wiring 14 may be connected to the emitter control terminal 12 and the emitter electrode 16.
  • the degree of freedom in wiring can be improved without reducing the area of the circuit pattern 6, so the heat dissipation of the semiconductor device is improved, the life span is extended, and the size is reduced. It leads to The degree of freedom of drive wiring is improved, leading to miniaturization of semiconductor devices.
  • Embodiment 4 the semiconductor device according to the first to third embodiments described above is applied to a power conversion device, and although the present invention is not limited to a specific power conversion device, it is applicable to a three-phase inverter. A case where the present invention is applied will be explained.
  • FIG. 9 is a block diagram showing the configuration of a power conversion system to which the power conversion device according to the present embodiment is applied.
  • the power conversion system shown in FIG. 9 is composed of a power source 100, a power conversion device 200, and a load 300.
  • Power supply 100 is a DC power supply and supplies DC power to power conversion device 200.
  • the power source 100 can be composed of various things, for example, it can be composed of a DC system, a solar battery, a storage battery, or it can be composed of a rectifier circuit or an AC/DC converter connected to an AC system. Good too. Further, the power supply 100 may be configured with a DC/DC converter that converts DC power output from a DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power source 100 and the load 300, converts the DC power supplied from the power source 100 into AC power, and supplies the AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs it, and a drive circuit 202 that outputs a drive signal that drives each switching element of the main conversion circuit 201. , and a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power conversion device 200.
  • the load 300 is not limited to a specific application, but is a motor installed in various electrical devices, and is used, for example, as a motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown), and when the switching element switches, it converts DC power supplied from the power supply 100 into AC power, and supplies the alternating current power to the load 300.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and has six switching elements and each switching element. It can be constructed from six freewheeling diodes arranged in antiparallel.
  • the semiconductor device according to any one of the first to third embodiments described above is applied to each switching element of the main conversion circuit 201.
  • the six switching elements are connected in series every two switching elements to constitute upper and lower arms, and each upper and lower arm constitutes each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms, that is, the three output terminals of the main conversion circuit 201, are connected to the load 300.
  • the drive circuit 202 generates a drive signal to drive the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201. Specifically, according to a control signal from a control circuit 203, which will be described later, a drive signal that turns the switching element on and a drive signal that turns the switching element off are output to the control electrode of each switching element.
  • the drive signal When keeping the switching element in the on state, the drive signal is a voltage signal (on signal) that is greater than or equal to the threshold voltage of the switching element, and when the switching element is kept in the off state, the drive signal is a voltage signal that is less than or equal to the threshold voltage of the switching element. signal (off signal).
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300. Specifically, based on the power to be supplied to the load 300, the time (on time) during which each switching element of the main conversion circuit 201 should be in the on state is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output.
  • control command is output to the drive circuit 202 so that an on signal is output to the switching element that should be in the on state at each time, and an off signal is output to the switching element that is to be in the off state.
  • the drive circuit 202 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the semiconductor devices according to Embodiments 1 to 3 are applied as switching elements of main conversion circuit 201, that is, the semiconductor devices according to Embodiments 1 to 3 are used, and the input
  • the semiconductor device includes a main conversion circuit that converts and outputs the electric power generated by the semiconductor device, a drive circuit that outputs a drive signal for driving the semiconductor device to the semiconductor device, and a control circuit that outputs a control signal that controls the drive circuit to the drive circuit. , it is possible to realize downsizing of the power conversion device.
  • the present embodiment describes an example in which the present invention is applied to a two-level three-phase inverter
  • the present invention is not limited to this and can be applied to various power conversion devices.
  • a two-level power converter is used, but a three-level or multi-level power converter may also be used.
  • the present invention may be applied to a single-phase inverter. May be applied.
  • the present invention can also be applied to a DC/DC converter or an AC/DC converter.
  • the power conversion device to which the present invention is applied is not limited to cases where the above-mentioned load is an electric motor; for example, the power source of an electrical discharge machine, a laser processing machine, an induction heating cooker, or a non-contact device power supply system. It can also be used as a device, and furthermore, it can be used as a power conditioner for solar power generation systems, power storage systems, and the like.

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Abstract

半導体装置の駆動用配線を接続可能な領域を従来よりも広くすることにより、駆動用配線のレイアウト自由度を確保し、半導体装置の小型化を実現できる構造を提供する。本開示にかかる半導体装置は、エミッタ制御端子に接続されたエミッタ駆動配線を配線板に直接接続するものである。また、エミッタ制御端子に接続されたエミッタ駆動配線を回路付き基板を介して接続するものである。また、これにかかる電力変換装置を得るものである。

Description

半導体装置および電力変換装置
　本開示は、半導体素子に配線板が接合された半導体装置に関する。
　従来技術では配線用パターンとＩＧＢＴの上面電極（エミッタ電極、ゲート電極）との間にワイヤリードを配線していることが開示されている。（例えば、特許文献１）
特開２００７－１２７２６号公報
　しかしながら、従来技術では半導体素上の狭い領域に駆動用配線を形成する必要があるため駆動用配線のレイアウト自由度が低くなり、半導体装置の小型化が困難といった課題があった。
　本開示は、上記のような問題点を解決するためになされたもので、半導体装置の駆動用配線が接続可能な領域を従来よりも広くすることにより、駆動用配線のレイアウト自由度を確保し、半導体装置の小型化を実現できる構造を提供することを目的とする。
　本開示に係る半導体装置は、回路パターンと、回路パターンに設けられ、ゲート電極およびエミッタ電極を有する半導体素子と、半導体素子の回路パターンとは反対側に設けられエミッタ電極と電気的に接続された配線板と、半導体素子を制御するゲート制御端子およびエミッタ制御端子と、ゲート制御端子とゲート電極とに接続される第一の駆動用配線と、エミッタ制御端子と配線板とに接続される第二の駆動用配線とを備えたものである。
　また、本開示にかかる半導体装置は、回路パターンと、回路パターンに設けられ、ゲート電極およびエミッタ電極を有する半導体素子と、半導体素子の回路パターンとは反対側に設けられエミッタ電極と電気的に接続された配線板と、半導体素子を制御するゲート制御端子およびエミッタ制御端子と、配線板の半導体素子とは反対側に設けられた回路付き基板と、回路付き基板を介してゲート制御端子とゲート電極とに接続される第一の駆動用配線と、回路付き基板を介してエミッタ制御端子と配線板とに接続される第二の駆動用配線とを備えたものである。
　また、本開示にかかる半導体装置は、回路パターンと、回路パターンに設けられ、ゲート電極およびエミッタ電極を有する半導体素子と、半導体素子の回路パターンとは反対側に設けられエミッタ電極と電気的に接続された配線板と、半導体素子を制御するゲート制御端子およびエミッタ制御端子と、回路パターンに、半導体素子と同じ側に設けられた回路付き基板と、回路付き基板を介してゲート制御端子とゲート電極とに接続される第一の駆動用配線と、回路付き基板を介してエミッタ制御端子とエミッタ電極または配線板とに接続される第二の駆動用配線とを備えたものである。
　本開示に係る半導体装置によれば、駆動用配線のレイアウトの自由度を向上し半導体装置の小型化を実現できる。
本開示の実施の形態１に係る半導体装置を示す側面概略図である。 本開示の実施の形態１に係る半導体装置を示す上面概略図である。 本開示の実施の形態１に係る半導体装置を示す上面概略図である。 本開示の実施の形態２に係る半導体装置を示す側面概略図である。 本開示の実施の形態２に係る半導体装置を示す上面概略図である。 本開示の実施の形態３に係る半導体装置を示す側面概略図である。 本開示の実施の形態３に係る半導体装置を示す上面概略図である。 本開示の実施の形態３に係る半導体装置を示す上面概略図である。 本開示の実施の形態４に係る電力変換システムを示す模式図である。
　実施の形態１．
　実施の形態１における半導体装置について図１、図２及び図３を用いて説明する。図１は、実施の形態１の半導体装置を側面から見た状態を示す概略図である。なお、側面とは後述する各構成の積層方向に対し垂直方向を指す。
　図１に示すように、本実施例にかかる半導体装置１は、冷却器２と、冷却器２の上面に設けられた接合材３と、接合材３の上面に設けられた導体箔４と、導体箔４の上面に設けられた絶縁層５と、絶縁層５の上面に設けられた回路パターン６と、回路パターン６の上面に設けられた複数の接合材３と、複数の接合材３の上面にそれぞれ設けられた第一の半導体素子７及び第二の半導体素子８と、第一の半導体素子７及び第二の半導体素子８の上面にそれぞれ設けられた複数の接合材３と、複数の接合材３の上面を覆うように設けられた配線板９とを含む。
　すなわち、第一の半導体素子７及び第二の半導体素子８は上面および下面を接合材３により挟まれている。また、上面とは冷却器２を基準として、接合材３等の構成が設けられている面を示す。上面とは異なる面、すなわち上面の反対側を下面とする。以降の説明も同様である。
　また、本実施例にかかる半導体装置１は、第一の半導体素子７及び第二の半導体素子８に隣接する位置に、回路パターン６の上面に設けられた接合材３と、接合材３の上面に設けられた出力端子１０とを含む。
　また、本実施例にかかる半導体装置１は、半導体装置１を側面から見た場合に、出力端子１０の上方に設けられたゲート制御端子１１及びエミッタ制御端子１２とを含む。
　また、本実施例にかかる半導体装置１は、ゲート制御端子１１と第一の半導体素子７のゲート電極１５とを接続する第一の駆動用配線１３と、エミッタ制御端子１２と配線板９とを接続する第二の駆動用配線１４とを含む。
　第一の半導体素子７は例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であり、第二の半導体素子は例えばダイオードである。なお、冷却器２、接合材３、導体箔４、絶縁層５、回路パターン６、接合材３、第一の半導体素子７または第二の半導体素子８、接合材３、配線板９はこの順に積層された構造である。図１において配線板９は、半導体素子から見て回路パターン６とは反対側に設けられている。なお、単に半導体素子と記載する場合は、第一の半導体素子７および第二の半導体素子８の少なくとも一方を指す。
　回路パターン６と第一の半導体素子７及び第二の半導体素子８の間、第一の半導体素子７及び第二の半導体素子８と配線板９の間は、はんだや銀などの接合材３で電気的に接合されている。また、冷却器２、および冷却器２の上面に形成された接合材３および導体箔４は、絶縁層５によって、回路パターン６および回路パターン６の上面に形成される構成とは絶縁されている。
　回路パターン６は導体抵抗の小さい銅で形成されている。第一の半導体素子７の上面、すなわち第一の半導体素子７の配線板９側の表面にはゲート電極１５及びエミッタ電極１６が形成されている。第一の半導体素子７の上面のうち、ゲート電極１５以外の領域がエミッタ電極１６である。
　第二の半導体素子８の上面、すなわち第二の半導体素子８の配線板９の側の表面には第一の電極が形成される。また、第二の半導体素子８の下面、すなわち第二の半導体素子８の回路パターン６の側には第二の電極が形成される。ただし、第一の電極および第二の電極は互いに極性の異なる電極である。
　第一の駆動用配線１３は、ゲート駆動配線であり、ゲート制御端子１１と第一の半導体素子７のゲート電極１５とに接続される。第二の駆動用配線１４は、エミッタ駆動配線であり、エミッタ制御端子１２と配線板９とに接続される。なお、第二の駆動用配線１４は配線板９の表面に限らず、例えば、配線板９の端部に接続してよい。第二の駆動用配線１４を配線板９の任意の個所に接続することでエミッタ駆動配線の配線自由度を確保できる。
　図１に示すように、導体箔４、絶縁層５、回路パターン６、第一の半導体素子７、第二の半導体素子８は、エポキシ樹脂などの封止材１８で全体が封止されている。冷却器２および導体箔４に挟まれた接合材３、配線板９、出力端子１０、ゲート制御端子１１、エミッタ制御端子１２については一部が封止されている。封止材１８は、図１に示すように側面から見た場合が直方体を示しているが、直方体に限らず任意の形状でも構わない。
　本実施例では、封止材１８以外の部材または構成を金型に設置したのち、封止材１８を上記金型に流し込むことで得られるトランスファーモールド型の半導体装置を示しているが、本発明の対象はトランスファーモールド型に限らない。たとえば、ケース内に封止材１８以外の部材または構成を設置したのち、封止材１８を上記ケースに流し込むことで得られるケース型の半導体装置に適応してよい。
　図２は、実施の形態１の半導体装置の上面を示す概略図である。図２において図１と同一の符号は同一の構成を示す。図２において、封止材１８は省略している。なお、図２において配線板９の下方に設置されている接合材３、第一の半導体素子７および第二の半導体素子８は点線で示している。
　図２は、配線板９に半導体素子が４つ接合されている状態を図示している。４つの半導体素子は、配線板９に平行で延伸方向に二つ、配線板９に平行で延伸方向と垂直な方向に二つ設置されている。すなわち、配線板９と平行な面において縦横２つずつ配列している。
　４つ半導体素子のうち配線板９が封止材１８から一部露出している方向と反対側に設置されている２つの半導体素子が第一の半導体素子７、配線板９が封止材１８から一部露出している方向に設置されている２つの半導体素子が第二の半導体素子８である。２つの第一の半導体素子は並列に接続されている。図２に示すように第一の半導体素子７は配線板９の側にゲート電極１５及びエミッタ電極１６とを含む。
　例えば、ゲート電極１５は、矩形形状をしており、先に述べたように、第一の半導体素子７の上面においてゲート電極１５以外の領域がエミッタ電極１６である。なお、ゲート電極１５は矩形形状に限らず円形または曲線を含む任意の形状であってもよい。
　なお、配線板９には複数の半導体素子が電気的に接続されるように形成されてもよく、接続される半導体素子の数は４つであることに限らない。配線板９はすべての第一の半導体素子７のエミッタ電極１６を接合材３を介して覆うように、エミッタ電極１６と電気的に接合されている。配線板９はすべての第二の半導体素子８の上面に設けられた第一の電極を覆うように、電気的に接合される。第一の半導体素子７のエミッタ電極１６に接続されている配線板９は、第二の半導体素子８の第一の電極に接続されている配線板９と同一の板である。
　なお、配線板９は第一の半導体素子７のエミッタ電極１６と第二の半導体素子８の電極の全部を覆うように設けられてもよいし、図２に示すように第一の半導体素子７のエミッタ電極１６の一部を覆うように設けられてもよい。
　図２に示すように、第一の駆動用配線１３は、第一の半導体素子７に形成されているゲート電極１５と、ゲート制御端子１１とに接続される。半導体素子が複数設けられる場合には、第一の駆動用配線１３は、複数の第一の半導体素子７のそれぞれのゲート電極１５と、ゲート制御端子１１とに接続される。図２に示すように、実施の形態１に係る半導体装置１は、第一の駆動用配線１３を少なくとも２本含む。なお、第一の駆動用配線１３の本数は複数本であってよく、例えば３本や４本でもよい。
　第二の駆動用配線１４は、エミッタ制御端子１２と配線板９とに接続される。なお、第二の駆動用配線１４はエミッタ制御端子１２とエミッタ電極１６に接続されてもよい。
　また、図示した半導体装置の結線は１ｉｎ１であるが、２ｉｎ１や６ｉｎ１など、１ｉｎ１以外の結線を用いても良い。
　図２に示すように、出力端子１０、ゲート制御端子１１及びエミッタ制御端子１２は配線板９が封止材１８から一部露出している方向と反対方向に設置されている。また、半導体装置１を上面から見た場合に、配線板９と平行な面において配線板９の延伸方向に垂直な方向に、ゲート制御端子１１、エミッタ制御端子１２、出力端子１０が順に並んで配置されている。
　図３は、実施の形態１の半導体装置の変形例にかかる上面を示す概略図であり、図２とは異なる配線をした半導体装置を示している。図３において図１および図２と同一の符号は同一の構成を示す。なお、図３では封止材１８は省略している。
　第一の駆動用配線１３は、並列接続された複数の第一の半導体素子７のゲート電極１５間を直接接続するように形成されている。つまり、第一の駆動用配線１３が、並列接続された別の第一の半導体素子７を介して、第一の半導体素子７に形成されているゲート電極１５と、ゲート制御端子１１とに接続されている。
　本実施例にかかる半導体装置において、第一の半導体素子７及び第二の半導体素子８をＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ）で置き換えた構成としてもよい。なお、半導体素子としてＲＣ－ＩＧＢＴ以外のスイッチング素子を用いても構わない。
　ＲＣ－ＩＧＢＴを用いることで、チップ数量を減らすことができ、半導体装置の更なる小型化が可能になる。
　また、本実施例において、第一の半導体素子７としてＳｉＣ（炭化ケイ素）を使用することができる。低損失なＳｉＣを用いることにより、半導体装置の小型化を実現することができる。また本実施例に示した配線板９を用いることにより、低インダクタンスを実現できるため、ＳｉＣの効果が発揮される高周波の使用領域においての損失低減に繋がり、半導体装置の寿命が向上する。
　本実施の形態にかかる半導体装置によれば、第二の駆動用配線１４が配線板９の上面に接続されることで、第二の駆動用配線１４の打点可能位置が大幅に増大するため、駆動用ワイヤ配線のレイアウト自由度を向上させ、半導体装置の小型化を実現することができる。
　また、本実施の形態にかかる半導体装置によれば、半導体素子の上面に配線板を形成する構造は、半導体素子下面の回路パターンで形成すべき導通配線を減らすことができるため、半導体装置の小型化に寄与する。加えて、インダクタンス低減や半導体素子の放熱性能を従来よりも向上することができる。
実施の形態２．
　実施の形態２における半導体装置について図４及び図５を用いて説明する。実施の形態１と同様の構成については説明を省略する。また、図４及び図５において図１～３と同一の符号は同一又は相当部分を示す。
　図４は、実施の形態２の半導体装置の側面から見た概略図である。実施の形態２の半導体装置は実施の形態１の半導体装置に対して配線板９の上面に回路付き基板２０を設けている。すなわち、回路付き基板２０は、配線板９から見て半導体素子とは反対側に設けられている。図４に示すように、回路付き基板２０は上面に異なる複数の導体部を有している。また、回路付き基板２０と配線板９とは絶縁されている。
　第一の駆動用配線１３は回路付き基板２０の第一の導体部を介してゲート制御端子１１と第一の半導体素子７のゲート電極１５とを接続する。第二の駆動用配線１４は回路付き基板２０の第二の導体部を介してエミッタ制御端子１２と配線板９とを接続する。すなわち、第一の駆動用配線１３と第二の駆動用配線１４とは電気的に絶縁されている。
　図５は、実施の形態２にかかる半導体装置の上面を示す概略図である。回路付き基板２０が配線板９の上面に設けられている。図２で説明したように図５では、第一の半導体素子７と第二の半導体素子８が２つずつ設けられている。
　第一の駆動用配線１３は回路付き基板２０の第一の導体部を介してゲート制御端子１１と第一の半導体素子７のゲート電極１５とを接続する。すなわち、図５に示すように、半導体素子が複数設けられる場合には、第一の駆動用配線１３は、複数の第一の半導体素子７のそれぞれのゲート電極１５と接続される。
　図５に示すように、実施の形態２に係る半導体装置１は、第一の駆動用配線１３を少なくとも３本含む。なお、第一の駆動用配線１３の本数は複数本であってよく、例えば４本や５本でもよい。また、第一の駆動用配線１３は、並列接続された複数の第一の半導体素子７のゲート電極１５間を直接接続するように形成されてもよい。
　つまり、図５では、並列接続した第一の半導体素子７に対して第一の駆動用配線が、回路付き基板２０の第一の導体部から２本別々に接続されているが、いずれか一方の第一の駆動用配線を省略し、第一の駆動用配線１３を省略した側の第一の半導体素子７のゲート電極１５と他方の第一の半導体素子７のゲート電極１５とを接続してもよい。
　第二の駆動用配線１４は、回路付き基板２０を介してエミッタ制御端子１２と配線板９とに接続される。なお、第二の駆動用配線１４は回路付き基板２０の第二の導体部を介してエミッタ制御端子１２とエミッタ電極１６に接続されてもよい。
　本実施の形態２の半導体装置によれば、実施の形態１の半導体装置よりも、駆動用配線の配線自由度が向上し、半導体装置の小型化に繋がる。また、回路パターン６の上面に複数の半導体素子を設置する場合、駆動時にそれぞれの半導体素子から発生した熱が干渉して、半導体装置内が高温になるが、本構造にすることで半導体素子のレイアウト自由度が向上し、半導体素子間の距離を長くとることが出来る。よって、半導体装置の高温化を防ぎ、寿命を向上させることが出来る。
実施の形態３．
　実施の形態３における半導体装置について図６、図７及び図８を用いて説明する。実施の形態１と同様の構成については説明を省略する。また、図６、図７及び図８において図１～５と同一の符号は同一又は相当部分を示す。
　図６は、実施の形態３の半導体装置の側面を示す概略図である。実施の形態３の半導体装置は実施の形態２の半導体装置に対して回路付き基板２０を、配線板９の上面ではなく回路パターン６の上面に設ける。すなわち、回路付き基板２０は、回路パターン６から見て半導体素子と同じ側に設けられている。回路付き基板の構成は実施の形態２と同様である。第一の駆動用配線１３は回路付き基板２０の第一の導体部を介してゲート制御端子１１と第一の半導体素子７のゲート電極１５とを接続する。第二の駆動用配線１４は回路付き基板２０の第二の導体部を介してエミッタ制御端子１２と第二の半導体素子８のエミッタ電極１６とを接続する。
　図７は、実施の形態３の半導体装置の上面を示す概略図である。第一の駆動用配線１３は回路付き基板２０の第一の導体部を介してゲート制御端子１１と第一の半導体素子７のゲート電極１５とを接続する。半導体素子が複数設けられる場合には、第一の駆動用配線１３は、複数の第一の半導体素子７のそれぞれのゲート電極１５と、ゲート制御端子１１とに接続される。図７に示すように、実施の形態３に係る半導体装置１は、第一の駆動用配線１３を少なくとも３本含む。なお、第一の駆動用配線１３の本数は複数本であってよく、例えば４本や５本でもよい。
　第二の駆動用配線１４は回路付き基板２０を介してエミッタ制御端子１２と第二の半導体素子８のエミッタ電極１６とを接続する。実施の形態３に係る半導体装置１は、第二の駆動用配線１４を少なくとも２本含む。なお、第一の駆動用配線１３の本数は複数本であってよく、例えば３本や４本でもよい。また、第二の駆動用配線１４は回路付き基板２０の第二の導体部を介してエミッタ制御端子１２と配線板９とに接続されていてもよい。
　図８は、実施の形態３の半導体装置の上面を示す概略図であり、図７とは異なる配線をした半導体装置を示している。封止材１８は省略している。
　第一の駆動用配線１３は回路付き基板２０を介してゲート制御端子１１と第一の半導体素子７のゲート電極１５とを接続する。第一の駆動用配線１３は、並列接続された複数の第一の半導体素子７のゲート電極１５間を直接接続するように形成されている。
　第二の駆動用配線１４は回路付き基板２０の第二の導体部を介してエミッタ制御端子１２と配線板９とを接続する。なお、第二の駆動用配線１４はエミッタ制御端子１２とエミッタ電極１６に接続されてもよい。
　本実施例によれば、回路付き基板２０を経由することで、回路パターン６の面積を減らすことなく配線自由度を向上させることができるため、半導体装置の放熱性が向上し、寿命向上及び小型化に繋がる。駆動用配線の自由度が向上し、半導体装置の小型化に繋がる。
実施の形態４．
　本実施の形態は、上述した実施の形態１～３にかかる半導体装置を電力変換装置に適用したものであり、本発明は特定の電力変換装置に限定されるものではないが、三相のインバータに本発明を適用した場合について説明する。図９は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図９に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図９に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。
　主変換回路２０１の各スイッチング素子には、上述した実施の形態１～３のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。
　スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。
　そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１～３にかかる半導体装置を適用するため、すなわち実施の形態１～３に係る半導体装置を有し、入力される電力を変換して出力する主変換回路と、半導体装置を駆動する駆動信号を半導体装置に出力する駆動回路と、駆動回路を制御する制御信号を駆動回路に出力する制御回路とを備えるので、電力変換装置の小型化を実現することができる。
　本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
　また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　本開示における説明は、発明の実施例を説明したものにすぎず開示内容を逸脱しない範囲で適宜実施例を組み合わせることができる。
　１　半導体装置、６　回路パターン、７　第一の半導体素子、８　第二の半導体素子、９　配線板、１１　ゲート制御端子、１２　エミッタ制御端子、１３　第一の駆動用配線、１４　第二の駆動用配線、１５　ゲート電極、１６　エミッタ電極、２０　回路付き基板、１００　電源、２００　電力変換装置、２０１　主変換回路、２０２　駆動回路、２０３　制御回路、３００　負荷

Claims (8)

  1. 回路パターンと、
    前記回路パターンに設けられ、ゲート電極およびエミッタ電極を有する半導体素子と、
    前記半導体素子の前記回路パターンとは反対側に設けられ前記エミッタ電極と電気的に接続された配線板と、
    前記半導体素子を制御するゲート制御端子およびエミッタ制御端子と、
    前記ゲート制御端子と前記ゲート電極とに接続される第一の駆動用配線と、
    前記エミッタ制御端子と前記配線板とに接続される第二の駆動用配線と、
    を備えた半導体装置。
  2. 回路パターンと、
    前記回路パターンに設けられ、ゲート電極およびエミッタ電極を有する半導体素子と、
    前記半導体素子の前記回路パターンとは反対側に設けられ前記エミッタ電極と電気的に接続された配線板と、
    前記半導体素子を制御するゲート制御端子およびエミッタ制御端子と、
    前記配線板の前記半導体素子とは反対側に設けられた回路付き基板と、
    前記回路付き基板を介して前記ゲート制御端子と前記ゲート電極とに接続される第一の駆動用配線と、
    前記回路付き基板を介して前記エミッタ制御端子と前記配線板とに接続される第二の駆動用配線と、
    を備えた半導体装置。
  3. 回路パターンと、
    前記回路パターンに設けられ、ゲート電極およびエミッタ電極を有する半導体素子と、
    前記半導体素子の前記回路パターンとは反対側に設けられ前記エミッタ電極と電気的に接続された配線板と、
    前記半導体素子を制御するゲート制御端子およびエミッタ制御端子と、
    前記回路パターンに、前記半導体素子と同じ側に設けられた回路付き基板と、
    前記回路付き基板を介して前記ゲート制御端子と前記ゲート電極とに接続される第一の駆動用配線と、
    前記回路付き基板を介して前記エミッタ制御端子と前記エミッタ電極または前記配線板とに接続される第二の駆動用配線と、
    を備えた半導体装置。
  4. 前記半導体素子を複数備えるとともに、複数の前記半導体素子が前記回路パターンと前記配線板との間で並列に接続された請求項１～３のいずれか１項に記載の半導体装置。
  5. 複数の前記半導体素子におけるそれぞれの前記ゲート電極は第一の駆動用配線で互いに接続された請求項４に記載の半導体装置。
  6. 前記半導体素子にＲＣ－ＩＧＢＴを用いた請求項１～５のいずれか１項に記載の半導体装置。
  7. 前記半導体素子にＳｉＣを用いた請求項１～６のいずれか１項に記載の半導体装置。
  8. 請求項１～７いずれか１項の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
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