JP2024062132A - 半導体装置および電力変換装置 - Google Patents

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Abstract

【課題】並列接続される第１の半導体素子および第２の半導体素子の駆動を制御する制御ＩＣと、制御ＩＣから遠い位置に配置された半導体素子のゲートパッドとを接続するゲートワイヤの配線長を短くすることが可能な技術を提供することを目的とする。【解決手段】第１の半導体素子７および第２の半導体素子９は、第１の半導体素子７の長辺と、第２の半導体素子９の辺とが対向するように配置され、かつ、ＨＶＩＣ３またはＬＶＩＣ２、第１の半導体素子７および第２の半導体素子９は、第１の方向と直交する方向にこの順に配置され、ゲートパッド８は、第１の半導体素子７における第１の方向の一方側に配置され、ゲートパッド１０は、第２の半導体素子９における第１の方向の他方側に配置されている。【選択図】図１

Description

本開示は、半導体装置および電力変換装置に関するものである。
従来、スイッチングデバイスとして、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）とを並列接続して、これらを単一の駆動信号で制御する半導体装置がある（例えば特許文献１参照）。
特開２０１３－１２５８０６号公報
特許文献１に記載の技術では、ＩＧＢＴとＭＯＳＦＥＴは共に、上面視にて第１の方向に延びる短辺と、第１の方向と直交する方向に長辺とを有する長方形状に形成されている。ＭＯＳＦＥＴおよびＩＧＢＴの駆動を制御するゲート制御回路（制御ＩＣに相当する）と、ＩＧＢＴと、ＭＯＳＦＥＴとは、第１の方向と直交する方向にこの順に配置されている。そのため、特にゲート制御回路から遠い位置に配置されたＭＯＳＦＥＴのゲートパッドとゲート制御回路との距離が長くなり、これらを接続するゲートワイヤの配線長が長くなることで様々な問題を引き起こしていた。
そこで、本開示は、並列接続される第１の半導体素子および第２の半導体素子の駆動を制御する制御ＩＣと、制御ＩＣから遠い位置に配置された半導体素子のゲートパッドとを接続するゲートワイヤの配線長を短くすることが可能な技術を提供することを目的とする。
本開示に係る半導体装置は、並列接続される第１の半導体素子および第２の半導体素子と、前記第１の半導体素子および前記第２の半導体素子の駆動を制御し、上面視にて第１の方向に延びる長辺を有する長方形状の制御ＩＣと、前記第１の半導体素子上に配置され、前記第１の半導体素子の駆動を制御する信号が入力される第１のゲートパッドと、前記第２の半導体素子上に配置され、前記第２の半導体素子の駆動を制御する信号が入力される第２のゲートパッドと、前記制御ＩＣと前記第１のゲートパッドとを接続する第１のワイヤと、前記制御ＩＣと前記第２のゲートパッドとを接続する第２のワイヤとを備え、前記第１の半導体素子は、上面視にて前記第１の方向に延びる長辺を有する長方形状に形成され、前記第２の半導体素子は、上面視にて前記第１の方向に延びる辺を有する矩形状に形成され、前記第１の半導体素子および前記第２の半導体素子は、前記第１の半導体素子の前記長辺と、前記第２の半導体素子の前記辺とが対向するように配置され、かつ、前記制御ＩＣ、前記第１の半導体素子および前記第２の半導体素子は、前記第１の方向と直交する方向にこの順に配置され、前記第１のゲートパッドは、前記第１の半導体素子における前記第１の方向の一方側に配置され、前記第２のゲートパッドは、前記第２の半導体素子における前記第１の方向の他方側に配置される。
本開示によれば、制御ＩＣと、制御ＩＣから遠い位置に配置された第２の半導体素子の第２のゲートパッドとを接続する第２のゲートワイヤの配線長を短くすることができる。
実施の形態１に係る半導体装置の内部構成を示す上面図である。 実施の形態１に係る半導体装置の内部構成の一部を示す上面図である。 実施の形態１に係る半導体装置の回路構成の一部を示す回路図である。 ＭＯＳＦＥＴのｄＶ／ｄｔに起因する過電圧破壊および誤動作の原因を説明するための回路図である。 ＭＯＳＦＥＴおよびＩＧＢＴの並列駆動での寄生発振を説明するための回路図である。 ＳｉＣ－ＭＯＳのチップサイズが大きい場合において、ＳｉＣ－ＭＯＳおよびＳｉ－ＩＧＢＴを単一の制御信号により駆動したときの許容電流を説明するための説明図である。 ＳｉＣ－ＭＯＳのチップサイズが小さい場合において、ＳｉＣ－ＭＯＳおよびＳｉ－ＩＧＢＴを単一の制御信号により駆動したときの許容電流を説明するための説明図である。 ＳｉＣ－ＭＯＳおよびＳｉ－ＩＧＢＴを個別の制御信号により駆動したときの許容電流を説明するための説明図である。 実施の形態１に係る半導体装置の内部構成の一部を示す上面図である。 実施の形態１に係る半導体装置の内部構成の一部を示す側面図である。 実施の形態２に係る半導体装置の内部構成の一部を示す上面図である。 実施の形態２に係る半導体装置の内部構成の一部を示す側面図である。 実施の形態３に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
＜実施の形態１＞
＜半導体装置の構成＞
実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置の内部構成を示す上面図である。図２は、実施の形態１に係る半導体装置の内部構成の一部を示す上面図である。図３は、実施の形態１に係る半導体装置の回路構成の一部を示す回路図である。
図１に示すように、半導体装置は、三相インバータで構成され、ＬＶＩＣ（Low Voltage Integrated Circuit）２と、ＨＶＩＣ（High Voltage Integrated Circuit）３と、６つのＭＯＳＦＥＴ７と、６つのＩＧＢＴ９と、ＩＣ用フレーム１と、ハイサイドフレーム４と、３つのローサイドフレーム５と、３つのローサイド端子６とを備えている。半導体装置は樹脂封止されてパッケージをなすが、図１では封止樹脂が省略されている。ここで、ＨＶＩＣ３およびＬＶＩＣ２が制御ＩＣに相当する。また、ＭＯＳＦＥＴ７が第１の半導体素子に相当し、ＩＧＢＴ９が第２の半導体素子に相当する。なお、ＭＯＳＦＥＴ７およびＩＧＢＴ９の個数は６つずつに限定されない。
ＨＶＩＣ３およびＬＶＩＣ２は共に、上面視にて第１の方向に延びる長辺を有する長方形状に形成されＩＣ用フレーム１上に配置されている。図１において、ＨＶＩＣ３はＩＣ用フレーム１の右側部分、ＬＶＩＣ２はＩＣ用フレーム１の左側部分に配置されている。ここで、第１の方向とは、図１において左右方向である。
ＨＶＩＣ３は、ハイサイド側に配置されている３つのＭＯＳＦＥＴ７および３つのＩＧＢＴ９の駆動を制御する。ＬＶＩＣ２は、ローサイド側に配置されている３つのＭＯＳＦＥＴ７および３つのＩＧＢＴ９の駆動を制御する。ここで、ハイサイド側に配置されているとはハイサイドフレーム４上に配置されていることをいい、ローサイド側に配置されているとはローサイドフレーム５上に配置されていることをいう。
図３に示すように、ＨＶＩＣ３は、伝達回路３ａおよびインバータ３ｂを二組備えている。各組の伝達回路３ａおよびインバータ３ｂは直列接続され、一方のインバータ３ｂの出力電極とＭＯＳＦＥＴ７のゲートパッド８がゲートワイヤ１３を介して接続されている。また、他方のインバータ３ｂの出力電極とＩＧＢＴ９のゲートパッド１０がゲートワイヤ１２を介して接続されている。なお、図３では、ＨＶＩＣ３と、ＭＯＳＦＥＴ７およびＩＧＢＴ９とは１つずつ接続されているが、実際には３つずつ接続されている。また、図示しないが、ＬＶＩＣ２と、ＭＯＳＦＥＴ７およびＩＧＢＴ９との接続関係もＨＶＩＣ３の場合と同様であるため、ここでは説明を省略する。
ハイサイドフレーム４および３つのローサイドフレーム５は、第１の方向に沿って配置されている。図１において、ハイサイドフレーム４は右側、３つのローサイドフレーム５は左側に配置されている。３つのローサイド端子６は、３つのローサイドフレーム５の左側に配置されている。
図１と図３に示すように、各ＭＯＳＦＥＴ７および各ＩＧＢＴ９は並列接続されている。図１と図２に示すように、各ＭＯＳＦＥＴ７は、上面視にて第１の方向に延びる長辺と、第１の方向と直交する方向に延びる短辺とを有する長方形状に形成されている。６つのＭＯＳＦＥＴ７のうち３つのＭＯＳＦＥＴ７は、ハイサイドフレーム４上に第１の方向に沿って互いに隣り合うように配置されている。残りの３つのＭＯＳＦＥＴ７は、それぞれ３つのローサイドフレーム５上に配置されている。ここで、第１の方向と直交する方向とは、図１において上下方向である。
各ＩＧＢＴ９は、上面視にて第１の方向に延びる辺を有する矩形状に形成されている。具体的には、各ＩＧＢＴ９は、上面視にて第１の方向に延びる短辺と、第１の方向と直交する方向に延びる長辺とを有する長方形状に形成されている。６つのＩＧＢＴ９のうち３つのＩＧＢＴ９は、ハイサイドフレーム４上に第１の方向に沿って互いに隣り合うように配置されている。残りの３つのＩＧＢＴ９は、それぞれ３つのローサイドフレーム５上に配置されている。
各ＭＯＳＦＥＴ７および各ＩＧＢＴ９は、各ＭＯＳＦＥＴ７の長辺と、各ＩＧＢＴ９の短辺とが対向するように配置されている。また、ＨＶＩＣ３（またはＬＶＩＣ２）と、各ＭＯＳＦＥＴ７と、各ＩＧＢＴ９は、第１の方向と直交する方向にこの順に配置されている。具体的には、ＨＶＩＣ３（またはＬＶＩＣ２）と、各ＭＯＳＦＥＴ７と、各ＩＧＢＴ９は、図１において上側から下側へこの順に配置されている。これにより、ハイサイド側において、各ＭＯＳＦＥＴ７は、ＨＶＩＣ３と各ＩＧＢＴ９との間に配置されている。また、ローサイド側において、各ＭＯＳＦＥＴ７は、ＬＶＩＣ２と各ＩＧＢＴ９との間に配置されている。
各ＭＯＳＦＥＴ７上には、各ＭＯＳＦＥＴ７の駆動を制御する信号がＨＶＩＣ３（またはＬＶＩＣ２）から入力されるゲートパッド８が配置されている。ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド８は、ゲートワイヤ１３を介して接続されている。また、ゲートワイヤ１３と第１の方向との成す角度は、８０°以上１００°以下の範囲内である。ここで、ゲートパッド８が第１のゲートパッドに相当し、ゲートワイヤ１３が第１のゲートワイヤに相当する。
各ＩＧＢＴ９上には、各ＩＧＢＴ９の駆動を制御する信号がＨＶＩＣ３（またはＬＶＩＣ２）から入力されるゲートパッド１０が配置されている。ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド１０は、ゲートワイヤ１２を介して接続されている。また、ゲートワイヤ１２と第１の方向との成す角度は、８０°以上１００°以下の範囲内である。ここで、ゲートパッド１０が第２のゲートパッドに相当し、ゲートワイヤ１２が第２のゲートワイヤに相当する。
主電流ワイヤ１１は、各ＩＧＢＴ９上のエミッタ電極と各ＭＯＳＦＥＴ７上のエミッタ電極とを電気的に接続しており、ローサイド端子６（またはローサイドフレーム５）に接続されている。
ゲートパッド８は、各ＭＯＳＦＥＴ７における第１の方向の一方側に配置され、ゲートパッド１０は、各ＩＧＢＴ９における第１の方向の他方側に配置されている。具体的には、図１と図２において、ゲートパッド８は、各ＭＯＳＦＥＴ７上の左端部に配置され、ゲートパッド１０は、各ＩＧＢＴ９上の右端部に配置されている。また、ゲートパッド８と接続されるＨＶＩＣ３（またはＬＶＩＣ２）の出力電極は、ゲートパッド８と対向する位置に配置され、ゲートパッド１０と接続されるＨＶＩＣ３（またはＬＶＩＣ２）の出力電極は、ゲートパッド１０と対向する位置に配置されている。
これにより、ゲートワイヤ１３およびゲートワイヤ１２は互いに交差せずに配線することができると共に、ＨＶＩＣ３（またはＬＶＩＣ２）と、ＨＶＩＣ３（またはＬＶＩＣ２）から遠い位置に配置されたゲートパッド１０とを接続するゲートワイヤ１２を引き回すことなく最短距離で配線することができる。その結果、ゲートワイヤ１２の配線長を短くすることが可能となる。
仮に、各ＭＯＳＦＥＴ７がＳｉＣからなる半導体基板により構成されている場合は、各ＭＯＳＦＥＴ７をシュリンクして小型化したほうが製品コストを低減することが容易になる。さらに、各ＭＯＳＦＥＴ７における長辺と短辺のアスペクト比が２：１よりも大きくなるように、各ＭＯＳＦＥＴ７を形成することで、ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド１０とのゲートワイヤ１２の配線長がさらに短くなる。これにより、半導体装置を小型化することが容易になる。
＜作用および効果＞
次に、実施の形態１に係る半導体装置の作用および効果について詳細に説明する。図１～図３に示すように、実施の形態１に係る半導体装置は、並列接続される各ＭＯＳＦＥＴ７および各ＩＧＢＴ９と、各ＭＯＳＦＥＴ７および各ＩＧＢＴ９の駆動を制御する、上面視にて第１の方向に延びる長辺を有する長方形状のＨＶＩＣ３およびＬＶＩＣ２と、各ＭＯＳＦＥＴ７上に配置され、各ＭＯＳＦＥＴ７の駆動を制御する信号が入力されるゲートパッド８と、各ＩＧＢＴ９上に配置され、各ＩＧＢＴ９の駆動を制御する信号が入力されるゲートパッド１０と、ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド８とを接続するゲートワイヤ１３と、ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド１０とを接続するゲートワイヤ１２とを備えている。各ＭＯＳＦＥＴ７は、上面視にて第１の方向に延びる長辺を有する長方形状に形成され、各ＩＧＢＴ９は、上面視にて第１の方向に延びる辺を有する矩形状に形成され、各ＭＯＳＦＥＴ７および各ＩＧＢＴ９は、各ＭＯＳＦＥＴ７の長辺と、各ＩＧＢＴ９の辺とが対向するように配置され、かつ、ＨＶＩＣ３（またはＬＶＩＣ２）、各ＭＯＳＦＥＴ７および各ＩＧＢＴ９は、第１の方向と直交する方向にこの順に配置され、ゲートパッド８は、各ＭＯＳＦＥＴ７における第１の方向の一方側に配置され、ゲートパッド１０は、各ＩＧＢＴ９における第１の方向の他方側に配置されている。
また、ゲートワイヤ１３と第１の方向との成す角度、およびゲートワイヤ１２と第１の方向との成す角度は共に、８０°以上１００°以下の範囲内である。
したがって、ＨＶＩＣ３（またはＬＶＩＣ２）と、ＨＶＩＣ３（またはＬＶＩＣ２）から遠い位置に配置された各ＩＧＢＴ９のゲートパッド１０とを接続するゲートワイヤ１２の配線長を短くすることができる。これにより、以下の効果が得られる。
まず、図４を用いて、ＭＯＳＦＥＴ７のｄＶ／ｄｔに起因する過電圧破壊および誤動作の抑制効果について説明する。図４は、ＭＯＳＦＥＴ７のｄＶ／ｄｔに起因する過電圧破壊および誤動作の原因を説明するための回路図である。
図４に示すように、ハイサイド側のＩＧＢＴ９およびＭＯＳＦＥＴ７のオフ状態からオン状態への遷移を想定する。ハイサイド側のＩＧＢＴ９およびのＭＯＳＦＥＴ７がオフ状態からオン状態に遷移すると、対抗アームであるローサイド側のＭＯＳＦＥＴ７の寄生ダイオードが逆回復し、ローサイド側のＩＧＢＴ９およびＭＯＳＦＥＴ７のコレクタ－エミッタ間（ドレイン－ソース間）電位が上昇することで、ハイサイド側のＩＧＢＴ９およびＭＯＳＦＥＴ７のスイッチング時間に応じたｄＶ／ｄｔが発生する。
ＭＯＳＦＥＴ７およびＩＧＢＴ９は帰還容量Ｃresを有しており、このＣresを介して変位電流Ｉ＝Ｃres×ｄＶ／ｄｔが発生する。ＩＧＢＴ９のゲートワイヤ１２（およびＭＯＳＦＥＴ７のゲートワイヤ１３）の配線インピーダンス×変位電流Ｉによってローサイド側のＩＧＢＴ９およびＭＯＳＦＥＴ７のゲート－エミッタ間電位が一時的に上昇して過電圧破壊および誤動作が発生する。
ＩＧＢＴ９のゲートワイヤ１２（およびＭＯＳＦＥＴ７のゲートワイヤ１３）の配線長が短くなるほど配線インピーダンスを減少させる効果があり、ローサイド側のＩＧＢＴ９およびＭＯＳＦＥＴ７のゲート－エミッタ間の電圧上昇を抑制することで過電圧破壊および誤動作の抑制が可能となる。
次に、図５を用いて、ＭＯＳＦＥＴ７およびＩＧＢＴ９の並列駆動での寄生発振の抑制効果について説明する。図５は、ＭＯＳＦＥＴ７およびＩＧＢＴ９の並列駆動での寄生発振を説明するための回路図である。
図５に示すように、主回路中の各寄生インダクタンス成分は、ＭＯＳＦＥＴ７およびＩＧＢＴ９の並列駆動でのスイッチング動作時の発振の原因になるため、これらの寄生インダクタンス成分を限りなくゼロに近づける設計が必要になる。
実施の形態１では、ＩＧＢＴ９のゲートワイヤ１２を従来と比較して短く設計可能であることから、ゲートワイヤ１２の配線インダクタンスを低減することで寄生発振を抑制することが可能となる。なお、ＭＯＳＦＥＴ７およびＩＧＢＴ９の並列駆動を、２つのＭＯＳＦＥＴ７の並列駆動、または２つのＩＧＢＴ９の並列駆動に置き換えてもよい。
次に、モールド樹脂注入工程におけるワイヤ流れの抑制効果について説明する。上記のように、ＩＧＢＴ９のゲートワイヤ１２を従来と比較して短く設計可能であることから、モールド樹脂注入工程におけるワイヤ流れを抑制することができる。これにより、製品のアセンブリ性を向上させることが可能となる。
次に、図６～図８を用いて、分流時の電流バランス制御に起因するＭＯＳＦＥＴ７の破壊抑制効果について説明する。図６は、ＳｉＣ－ＭＯＳのチップサイズが大きい場合において、ＳｉＣ－ＭＯＳおよびＳｉ－ＩＧＢＴを単一の制御信号により駆動したときの許容電流を説明するための説明図である。図７は、ＳｉＣ－ＭＯＳのチップサイズが小さい場合において、ＳｉＣ－ＭＯＳおよびＳｉ－ＩＧＢＴを単一の制御信号により駆動したときの許容電流を説明するための説明図である。図８は、ＳｉＣ－ＭＯＳおよびＳｉ－ＩＧＢＴを個別の制御信号により駆動したときの許容電流を説明するための説明図である。
なお、図６～図８においては、ＭＯＳＦＥＴ７をＳｉＣ－ＭＯＳ、ＩＧＢＴ９をＳｉ－ＩＧＢＴとした場合について説明する。
従来は、単一のゲート信号により２つのパワーチップを制御するため、電流バランス制御ができなかった。図６に示すように、ＳｉＣ－ＭＯＳのチップサイズが大きい場合には、ＳｉＣ－ＭＯＳがオンしＩSiC-MOSが流れるが、ＩSiC-MOSはＳｉＣ－ＭＯＳの許容電流以下であるため、正常動作が可能であった。しかし、図７に示すように、ＳｉＣ－ＭＯＳのチップサイズが小さい場合には、先にＳｉＣ－ＭＯＳがオンしＩSiC-MOSが流れるが許容電流が低下しＩSiC-MOSがＳｉＣ－ＭＯＳの許容電流を超えることで、ＳｉＣ－ＭＯＳが熱破壊するという問題があった。
これに対して、実施の形態１では、個別の制御信号により２つのパワーチップを駆動している。図８に示すように、先にＳｉ－ＩＧＢＴがオンするため、ＳｉＣ－ＭＯＳのチップサイズが小さい場合でも、ＩSiC-MOSはＳｉＣ－ＭＯＳの許容電流以下となるため、上記の問題を解消することが可能となる。
＜その他の効果＞
次に、ゲートワイヤ１２の配線長の短縮化に関連する効果以外の効果について説明する。
ＭＯＳＦＥＴ７はＳｉＣを含むため、製品の電気的特性を改善することが可能となる。
また、ＭＯＳＦＥＴ７は、上面視にてＩＧＢＴ９よりもチップ面積が小さいため、製品コストを抑制することが可能となる。
また、ＭＯＳＦＥＴ７における長辺と短辺のアスペクト比は２：１よりも大きいため、ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド１０とのゲートワイヤ１２の配線長がさらに短くなることから、半導体装置を小型化することが容易になる。
＜実施の形態２＞
次に、実施の形態２に係る半導体装置について説明する。図９は、実施の形態１に係る半導体装置の内部構成の一部を示す上面図である。図１０は、実施の形態１に係る半導体装置の内部構成の一部を示す側面図である。図１１は、実施の形態２に係る半導体装置の内部構成の一部を示す上面図である。図１２は、実施の形態２に係る半導体装置の内部構成の一部を示す側面図である。図９～図１２では、ローサイド側のみ示されているが、各ＭＯＳＦＥＴ７および各ＩＧＢＴ９の位置関係はハイサイド側およびローサイド側で同様であるため、ここではローサイド側のみ説明する。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
＜半導体装置の構成＞
図９と図１０に示すように、実施の形態１では、各ＭＯＳＦＥＴ７および各ＩＧＢＴ９は共に、ローサイドフレーム５上に配置されていた。
これに対して、図１１と図１２に示すように、実施の形態２では、各ＩＧＢＴ９は、ローサイドフレーム５上に配置され、各ＭＯＳＦＥＴ７は、絶縁材１５を介して各ＩＧＢＴ９上に配置されている。また、各ＭＯＳＦＥＴ７は、実施の形態１では、縦型構造であったのに対して、実施の形態２では、ドレイン電極、ソース電極およびゲート電極が同一平面上に形成されている横型構造である。
主電流ワイヤ１１は、各ＩＧＢＴ９上のエミッタ電極と各ＭＯＳＦＥＴ７上のエミッタ電極とを電気的に接続しており、ローサイド端子６に接続されている。一方で、主電流ワイヤ１４は、各ＭＯＳＦＥＴ７上のコレクタ電極とローサイドフレーム５とを電気的に接続している。
＜作用および効果＞
実施の形態２に係る半導体装置は、並列接続される各ＭＯＳＦＥＴ７および各ＩＧＢＴ９と、各ＭＯＳＦＥＴ７および各ＩＧＢＴ９の駆動を制御し、上面視にて第１の方向に延びる長辺を有する長方形状のＨＶＩＣ３およびＬＶＩＣ２と、各ＭＯＳＦＥＴ７上に配置され、各ＭＯＳＦＥＴ７の駆動を制御する信号が入力されるゲートパッド８と、各ＩＧＢＴ９上に配置され、各ＩＧＢＴ９の駆動を制御する信号が入力されるゲートパッド１０と、ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド８とを接続するゲートワイヤ１３と、ＨＶＩＣ３（またはＬＶＩＣ２）とゲートパッド１０とを接続するゲートワイヤ１２とを備えている。各ＭＯＳＦＥＴ７は、上面視にて第１の方向に延びる長辺を有する長方形状に形成され、各ＩＧＢＴ９は、上面視にて第１の方向に延びる辺を有する矩形状に形成され、各ＭＯＳＦＥＴ７は、絶縁材１５を介して各ＩＧＢＴ９上に配置され、ゲートパッド８は、各ＭＯＳＦＥＴ７における第１の方向の一方側に配置され、ゲートパッド１０は、各ＩＧＢＴ９における第１の方向の他方側に配置されている。
したがって、実施の形態１の場合と同様に、ＨＶＩＣ３（またはＬＶＩＣ２）と、ＨＶＩＣ３（またはＬＶＩＣ２）から遠い位置に配置された各ＩＧＢＴ９のゲートパッド１０とを接続するゲートワイヤ１２の配線長を短くすることができる。
これにより、ＭＯＳＦＥＴ７のｄＶ／ｄｔに起因する過電圧破壊および誤動作の抑制、ＭＯＳＦＥＴおよびＩＧＢＴの並列駆動での寄生発振の抑制、モールド樹脂注入工程におけるワイヤ流れの抑制、および分流時の電流バランス制御に起因するＭＯＳＦＥＴ７の破壊抑制に関する効果が得られる。
さらに、図１２に示すように、実施の形態２では、図１０に示す実施の形態１の場合よりも、ローサイドフレーム５のうち各ＭＯＳＦＥＴ７および各ＩＧＢＴ９が配置されるダイボンドエリアが縮小することで、ローサイドフレーム５のうちダイボンドエリアを除く部分の長さＢを、図１０に示す長さＡよりも短くすることができる。図示しないが、ハイサイドフレーム４についても同様の効果が得られる。これにより、実施の形態１の場合よりも、半導体装置を小型化することが可能となる。
＜実施の形態３＞
本実施の形態は、上述した実施の形態１，２に係る半導体装置を電力変換装置に適用したものである。実施の形態１，２に係る半導体装置の適用は特定の電力変換装置に限定されるものではないが、以下、実施の形態３として、三相のインバータに実施の形態１，２に係る半導体装置を適用した場合について説明する。
図１３は、実施の形態３に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図１３に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１３に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子（図示せず）と還流ダイオード（図示せず）を備えており、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子と各還流ダイオードの少なくともいずれかに、上述した実施の形態１，２のいずれかに相当する半導体モジュール２０２によって構成する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示せず）を備えているが、駆動回路は半導体モジュール２０２に内蔵されていてもよいし、半導体モジュール２０２とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
放熱フィン２０４は半導体モジュール２０２の駆動によって生じた熱を外部に放出する。具体的には放熱フィン２０４と半導体モジュール２０２との間に接合用グリースが塗布され、放熱フィン２０４および接合用グリースの熱伝導を利用して半導体モジュール２０２が生成した熱を外部に放出する。なお、放熱フィン２０４は半導体モジュール２０２の1側面のみに取り付けられてもよいし、両面に取り付けられてもよい。
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子と還流ダイオードとして実施の形態１、２に係る半導体装置を適用するため、小型化を実現することができる。
本実施の形態では、２レベルの三相インバータに実施の形態１，２に係る半導体装置を適用する例を説明したが、実施の形態１，２に係る半導体装置の適用は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに実施の形態１，２に係る半導体装置を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに実施の形態１，２に係る半導体装置を適用することも可能である。
また、実施の形態１，２に係る半導体装置を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
並列接続される第１の半導体素子および第２の半導体素子と、
前記第１の半導体素子および前記第２の半導体素子の駆動を制御し、上面視にて第１の方向に延びる長辺を有する長方形状の制御ＩＣと、
前記第１の半導体素子上に配置され、前記第１の半導体素子の駆動を制御する信号が入力される第１のゲートパッドと、
前記第２の半導体素子上に配置され、前記第２の半導体素子の駆動を制御する信号が入力される第２のゲートパッドと、
前記制御ＩＣと前記第１のゲートパッドとを接続する第１のワイヤと、
前記制御ＩＣと前記第２のゲートパッドとを接続する第２のワイヤと、を備え、
前記第１の半導体素子は、上面視にて前記第１の方向に延びる長辺を有する長方形状に形成され、
前記第２の半導体素子は、上面視にて前記第１の方向に延びる辺を有する矩形状に形成され、
前記第１の半導体素子および前記第２の半導体素子は、前記第１の半導体素子の前記長辺と、前記第２の半導体素子の前記辺とが対向するように配置され、かつ、前記制御ＩＣ、前記第１の半導体素子および前記第２の半導体素子は、前記第１の方向と直交する方向にこの順に配置され、
前記第１のゲートパッドは、前記第１の半導体素子における前記第１の方向の一方側に配置され、
前記第２のゲートパッドは、前記第２の半導体素子における前記第１の方向の他方側に配置される、半導体装置。
（付記２）
前記第１のワイヤと前記第１の方向との成す角度、および前記第２のワイヤと前記第１の方向との成す角度は共に、８０°以上１００°以下の範囲内である、付記１に記載の半導体装置。
（付記３）
前記第１の半導体素子はＳｉＣを含む、付記１または付記２に記載の半導体装置。
（付記４）
前記第１の半導体素子は、上面視にて前記第２の半導体素子よりもチップ面積が小さい、付記１から付記３のいずれか１項に記載の半導体装置。
（付記５）
前記第１の半導体素子における前記長辺と短辺のアスペクト比は２：１よりも大きい、付記１から付記４のいずれか１項に記載の半導体装置。
（付記６）
並列接続される第１の半導体素子および第２の半導体素子と、
前記第１の半導体素子および前記第２の半導体素子の駆動を制御し、上面視にて第１の方向に延びる長辺を有する長方形状の制御ＩＣと、
前記第１の半導体素子上に配置され、前記第１の半導体素子の駆動を制御する信号が入力される第１のゲートパッドと、
前記第２の半導体素子上に配置され、前記第２の半導体素子の駆動を制御する信号が入力される第２のゲートパッドと、
前記制御ＩＣと前記第１のゲートパッドとを接続する第１のワイヤと、
前記制御ＩＣと前記第２のゲートパッドとを接続する第２のワイヤと、を備え、
前記第１の半導体素子は、上面視にて前記第１の方向に延びる長辺を有する長方形状に形成され、
前記第２の半導体素子は、上面視にて前記第１の方向に延びる辺を有する矩形状に形成され、
前記第１の半導体素子は、絶縁材を介して前記第２の半導体素子上に配置され、
前記第１のゲートパッドは、前記第１の半導体素子における前記第１の方向の一方側に配置され、
前記第２のゲートパッドは、前記第２の半導体素子における前記第１の方向の他方側に配置される、半導体装置。
（付記７）
前記第１の半導体素子はＭＯＳＦＥＴであり、前記第２の半導体素子はＩＧＢＴである、付記１から付記６のいずれか１項に記載の半導体装置。
（付記８）
付記１から付記７のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
前記半導体装置の駆動により生じた熱を外部に放出する放熱フィンと、
を備える、電力変換装置。
２ ＬＶＩＣ、３ ＨＶＩＣ、７ ＭＯＳＦＥＴ、８ ゲートパッド、９ ＩＧＢＴ、１０ ゲートパッド、１２ ゲートワイヤ、１３ ゲートワイヤ、１５ 絶縁材、２００ 電力変換装置、２０１ 主変換回路、２０２ 半導体モジュール、２０３ 制御回路、２０４ 放熱フィン。

Claims (8)

  1. 並列接続される第１の半導体素子および第２の半導体素子と、
    前記第１の半導体素子および前記第２の半導体素子の駆動を制御し、上面視にて第１の方向に延びる長辺を有する長方形状の制御ＩＣと、
    前記第１の半導体素子上に配置され、前記第１の半導体素子の駆動を制御する信号が入力される第１のゲートパッドと、
    前記第２の半導体素子上に配置され、前記第２の半導体素子の駆動を制御する信号が入力される第２のゲートパッドと、
    前記制御ＩＣと前記第１のゲートパッドとを接続する第１のワイヤと、
    前記制御ＩＣと前記第２のゲートパッドとを接続する第２のワイヤと、を備え、
    前記第１の半導体素子は、上面視にて前記第１の方向に延びる長辺を有する長方形状に形成され、
    前記第２の半導体素子は、上面視にて前記第１の方向に延びる辺を有する矩形状に形成され、
    前記第１の半導体素子および前記第２の半導体素子は、前記第１の半導体素子の前記長辺と、前記第２の半導体素子の前記辺とが対向するように配置され、かつ、前記制御ＩＣ、前記第１の半導体素子および前記第２の半導体素子は、前記第１の方向と直交する方向にこの順に配置され、
    前記第１のゲートパッドは、前記第１の半導体素子における前記第１の方向の一方側に配置され、
    前記第２のゲートパッドは、前記第２の半導体素子における前記第１の方向の他方側に配置される、半導体装置。
  2. 前記第１のワイヤと前記第１の方向との成す角度、および前記第２のワイヤと前記第１の方向との成す角度は共に、８０°以上１００°以下の範囲内である、請求項１に記載の半導体装置。
  3. 前記第１の半導体素子はＳｉＣを含む、請求項１に記載の半導体装置。
  4. 前記第１の半導体素子は、上面視にて前記第２の半導体素子よりもチップ面積が小さい、請求項１に記載の半導体装置。
  5. 前記第１の半導体素子における前記長辺と短辺のアスペクト比は２：１よりも大きい、請求項１に記載の半導体装置。
  6. 並列接続される第１の半導体素子および第２の半導体素子と、
    前記第１の半導体素子および前記第２の半導体素子の駆動を制御し、上面視にて第１の方向に延びる長辺を有する長方形状の制御ＩＣと、
    前記第１の半導体素子上に配置され、前記第１の半導体素子の駆動を制御する信号が入力される第１のゲートパッドと、
    前記第２の半導体素子上に配置され、前記第２の半導体素子の駆動を制御する信号が入力される第２のゲートパッドと、
    前記制御ＩＣと前記第１のゲートパッドとを接続する第１のワイヤと、
    前記制御ＩＣと前記第２のゲートパッドとを接続する第２のワイヤと、を備え、
    前記第１の半導体素子は、上面視にて前記第１の方向に延びる長辺を有する長方形状に形成され、
    前記第２の半導体素子は、上面視にて前記第１の方向に延びる辺を有する矩形状に形成され、
    前記第１の半導体素子は、絶縁材を介して前記第２の半導体素子上に配置され、
    前記第１のゲートパッドは、前記第１の半導体素子における前記第１の方向の一方側に配置され、
    前記第２のゲートパッドは、前記第２の半導体素子における前記第１の方向の他方側に配置される、半導体装置。
  7. 前記第１の半導体素子はＭＯＳＦＥＴであり、前記第２の半導体素子はＩＧＢＴである、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 請求項１または請求項６に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路と、
    前記半導体装置の駆動により生じた熱を外部に放出する放熱フィンと、
    を備える、電力変換装置。
JP2022169930A 2022-10-24 2022-10-24 半導体装置および電力変換装置 Pending JP2024062132A (ja)

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