WO2021205918A1 - 基板処理装置及び基板処理方法 - Google Patents

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WO2021205918A1
WO2021205918A1 PCT/JP2021/013061 JP2021013061W WO2021205918A1 WO 2021205918 A1 WO2021205918 A1 WO 2021205918A1 JP 2021013061 W JP2021013061 W JP 2021013061W WO 2021205918 A1 WO2021205918 A1 WO 2021205918A1
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module
relay module
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wafer
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PCT/JP2021/013061
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健一郎 松山
Original Assignee
東京エレクトロン株式会社
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    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70691—Handling of masks or workpieces
    • G03F7/70733—Handling masks and workpieces, e.g. exchange of workpiece or mask, transport of workpiece or mask
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Definitions

  • This disclosure relates to a substrate processing apparatus and a substrate processing method.
  • a transfer mechanism may be configured to sequentially transfer a wafer to a plurality of processing modules that perform different processes.
  • Patent Document 1 a substrate that performs a first operation of transporting a substrate from a processing unit for processing the substrate to a substrate storage means and a second operation other than the first operation of transporting the substrate between the processing units, respectively.
  • the transport device is shown. It is described that when it becomes necessary to perform the first operation during the second operation, the first operation is prioritized, and in other cases, the second operation is prioritized.
  • the present disclosure provides a technique capable of obtaining high throughput in a substrate processing apparatus that transports and processes a substrate between a plurality of processing modules.
  • the substrate processing apparatus of the present disclosure includes a plurality of processing modules for processing each substrate, and a plurality of relay modules on which the substrate is mounted for transporting the substrate between the plurality of processing modules.
  • the loading and unloading of the substrate to the processing module is performed by a common transport mechanism, and the loading and unloading of the substrate to and from the relay module are performed by different transport mechanisms.
  • a high throughput can be obtained in a substrate processing apparatus for transporting and processing a substrate between a plurality of processing modules.
  • the coating and developing apparatus 1 which is an embodiment of the substrate processing apparatus of the present disclosure, will be described with reference to the longitudinal front view of the cross-sectional plan view 2 of FIG.
  • the coating / developing device 1 is configured such that a carrier block D1, an inspection block D2, a processing block D3, and an interface block D4 are arranged in a horizontal row in this order and connected to each other.
  • the arrangement direction of the blocks D1 to D4 is the left-right direction
  • the carrier block D1 side is the left side
  • the interface block D4 side is the right side.
  • An exposure machine EIF that performs immersion exposure is connected to the right side of the interface block D4.
  • the front side when the carrier block D1 is viewed on the left side and the interface block D4 on the right side is the front side
  • the back side is the rear side.
  • the coating / developing device 1 includes a large number of modules and a large number of transport mechanisms (convey arms).
  • a carrier C for storing a plurality of wafers W for each lot is conveyed from the outside of the coating / developing apparatus 1.
  • a large number of transfer mechanisms in the coating and developing apparatus 1 each convey a section assigned in the transfer path, and the wafer W moves in order through each module constituting the transfer path.
  • the wafer W is returned to the carrier C after undergoing a series of processes.
  • FIG. 2 some of the transport mechanisms are shown at positions shifted to the left and right from the positions shown in FIG.
  • a module is a place where a wafer W is placed, and a processing module (process module) that processes the wafer W and a module on which the wafer W is placed to relay the transfer of the wafer W between the processing modules.
  • the relay module includes a transfer module TRS, a buffer module SBU, and a temperature control module ICPL.
  • TRS and SBU are configured so that a plurality of wafers W can be placed in the vertical direction.
  • these modules include a plurality of pins or stages located at different heights above and below, and a wafer W is placed on the pins or stages.
  • the temperature adjustment module ICPL is provided with a stage for adjusting the temperature, and adjusts the temperature of the wafer W on which it is placed.
  • the modules will be further described.
  • the wafer W is carried in by one transport mechanism and the wafer W is carried out by another transport mechanism. That is, the transport mechanisms used for loading and unloading are different from each other.
  • a common transfer mechanism is used for loading and unloading the wafer W.
  • the processing module is a module that performs processing such as liquid treatment and heat treatment on the wafer W, and the processing includes inspection of the wafer W. Further, in performing the transfer control described later, the exposure machine EIF is also handled as a processing module.
  • the above-mentioned delivery module TRS is provided in various places in the apparatus, and in the following description and each figure, a number may be added after "TRS" to distinguish them from each other. This number is attached according to the order in which the wafer W is transported in the transport path.
  • a temperature adjustment module SCPL configured so that the temperature of the wafer W can be adjusted like the ICPL is provided at various places in the apparatus. Similar to TRS, this SCPL is also shown with a number in the order of transportation. The number of TRS and SCPL provided in the same step in the transport path is shown in FIG. 2 to be smaller than the actual number in order to prevent complication of the figure.
  • FIG. 3 schematically shows the arrangement of each module and the transport mechanism in the coating and developing apparatus 1.
  • some of the modules provided in the actual device are omitted from the display.
  • the outline of the transfer path of the wafer W in the apparatus is shown by the arrow of the chain line.
  • the carrier block D1 includes a plurality of carrier stages 11 on which the above carriers C are placed, and a CRA that is a transfer mechanism for transferring the wafer W between the carrier C and the coating and developing apparatus 1.
  • the inspection block D2 includes an inspection module WIS for inspecting the wafer W before processing by the coating and developing apparatus 1, and an inspection module YSM for inspecting the wafer W after processing by the coating and developing apparatus 1, and each of the processing blocks D3. Hand over the wafer W to the height.
  • the stack of delivery modules TRS (TRS1, TRS13), the transport mechanism MRA, and the tower T1 are provided in this order.
  • the inspection module WIS is provided above the TRS1 and TRS13, and the inspection module YSM is provided behind the MRA.
  • the MRA can access the TRS1, TRS13, each inspection module, and some modules included in the tower T1.
  • An MPRA which is a transport mechanism, is provided behind the tower T1, and the MPRA can access each module of the tower T1.
  • the tower T1 is configured by stacking a large number of delivery modules TRS and a large number of temperature control modules SCPL.
  • the processing block D3 is configured by stacking unit blocks E1 to E6.
  • the transfer modules TRS (TRS3 to TRS5, TRS11) and the transfer modules TRS (TRS3 to TRS5, TRS11) and the transfer modules TRS (TRS3 to TRS5, TRS11) and Temperature control modules SCPL (SCPL1 to SCPL4) are provided.
  • TRS (TRS2, TRS12) for delivery of the wafer W in the inspection block D2 are provided in the tower T1.
  • the processing block D3 is formed by stacking unit blocks E (E1 to E6) for performing liquid treatment and heat treatment on the wafer W in order from the bottom, and between the unit blocks E1 and E2 and between E3 and E4. , E5, and E6, respectively, the same processing is performed.
  • the antireflection film is formed and the back surface of the wafer W is cleaned before exposure.
  • a resist film is formed on the antireflection film and a protective film that protects the resist film during immersion exposure is formed. Development processing is performed on the unit blocks E5 and E6.
  • the wafer W is conveyed between the unit blocks in the order of E1, E2 ⁇ E3, E4 ⁇ E1, E2 ⁇ E5, E6.
  • the wafer W is transported through the transport path 21 separated for each unit block E, but the transport path 21 is not separated on the right side of the unit blocks E1 and E2, and the transport path straddling the unit blocks E1 and E2. It is configured as 22.
  • the unit block E3 will be described with reference to the plan view of FIG.
  • the transport path 21 extends to the left and right, and a resist coating module COT and a chemical solution coating module ITC for forming a protective film are provided along the transport path 21 on the front side of the transport path 21.
  • 11 heating modules PAB and an inspection module WES for inspecting the wafer W after forming the protective film are provided on the rear side of the transport path 21.
  • Some of the 11 heating modules PAB are stacked in two stages and arranged along the transport path 21. Then, some of them are used for heating the wafer W after forming the resist film, and some of the other ones are used for heating the wafer W after forming the protective film.
  • the transport path 21 is provided with a transport mechanism, PRA3.
  • the PRA3 accesses each module provided in the unit block E3 and a module provided at the height of the unit block E3 in the tower T1 and the tower T2 described later.
  • the unit block E4 has the same configuration as the unit block E3. Focusing on the differences between the unit blocks E5 and the unit blocks E3 and E4, eight development modules DEV are provided on the front side of the transport path 21. Actually, a plurality of types of DEVs that supply different developers are provided, but detailed description thereof will be omitted. On the rear side of the transport path 21, six heating modules PEB for performing postexposure bake and inspection module WISD for inspecting the wafer W after development are provided.
  • the unit block E6 has the same configuration as the unit block E5. The transport mechanisms corresponding to PRA3 provided in the unit blocks E4 to E6 are shown as PRA4 to PRA6 in FIG. 2 and the like.
  • the transport path of the unit block E1 is configured as a transport path 21 separated from the transport path of the unit block E2 on the left side and a transport path 22 leading to the transport path of the unit block E2 on the right side.
  • Three chemical solution application modules BCT for forming an antireflection film are provided in front of the transport path 21.
  • Behind the transport path 21 six heating modules PAB for heating the wafer W after forming the antireflection film and a hydrophobic treatment module CWH for hydrophobizing the wafer W are provided.
  • the transport path 21 is provided with a PRA1 as a transport mechanism corresponding to the PRA3.
  • the left side thereof is configured in the same manner as the left side of the unit block E1, and the transport path 21 is provided with the PRA2 corresponding to the PRA3.
  • a total of six back surface cleaning modules BST are provided in front of and behind the transport path 22 straddling the unit blocks E1 and E2, and two of them are arranged side by side along the transport path 22.
  • the transport path 22 is provided with PRAI, which is a transport mechanism shared by the unit blocks E1 and E2, and accesses each module provided at the height of the unit blocks E1 and E2 in each BST and the tower T2 described later.
  • the tower T2 is provided on the left side of the center of the front and rear of the interface block D4.
  • the tower T2 is configured by stacking a plurality of delivery modules TRS (TRS6 to TRS10) and a plurality of temperature control modules ICPL.
  • TRS6 to TRS10 delivery modules
  • ICPL temperature control modules
  • Four cleaning modules PIRs are provided one above the other on the right front of the upper part of the tower T2, and each PIR cleans the wafer W and removes the protective film after exposure by the exposure machine EIF and before PEB.
  • a buffer module SBU is provided at the rear right of the upper part of the tower T2.
  • the interface block D4 includes IRAMC, IRAMB, and IRAI, which are transfer mechanisms.
  • the transport mechanism IRAMC is located on the right side of the tower T2 and in the center of the front and rear of the interface block D4, and accesses the cleaning module PIR, the buffer module SBU, and each TRS from the upper part to the central part of the tower T2.
  • the transport mechanism IRAMB is located behind the tower T2 and accesses the modules and SBUs at each height of the tower T2, respectively.
  • the transport mechanism IRAI accesses the exposure machine EIF, the ICPL provided on the lower side of the tower T2, and the TRS at the center of the height of the tower T2.
  • Each transport mechanism provided in the coating and developing apparatus 1 will be supplementarily described.
  • Each transfer mechanism includes a substrate holding portion 31, a base 32, and a moving portion 33 (see FIG. 5).
  • the substrate holding portion 31 moves back and forth between the base 32.
  • the base 32 is configured to be movable up and down around a vertical axis by a moving portion 33.
  • the CRA, PRA1 to PRA6, PRAI, and IRAI are provided with a horizontal movement mechanism 34 for moving the moving unit 33 in the horizontal direction, and are configured to be able to access each module and each carrier C described above.
  • the transport mechanisms PRA1 to PRA6, PRAI, and IRAMC each include two substrate holding portions 31, and the two substrate holding portions 31 advance and retreat from the base 32 independently of each other. Therefore, with respect to these transfer mechanisms, one substrate holding portion 31 moves forward and backward to receive the wafer W from the module, and then the other substrate holding portion 31 enters the module and holds the wafer W. Can be sent to the module. That is, the wafer W can be replaced in the module without moving and rotating the base 32 in the lateral direction. The wafer W is transferred from the module in the previous stage to the module to be replaced, then the wafer W described above is replaced in the module to be replaced, and then the wafer W received by the replacement is transferred to the module in the subsequent stage of the module to be replaced. About transporting, it shall be replaced transporting.
  • the coating / developing device 1 includes a control unit 10 (see FIG. 1).
  • the control unit 10 is composed of a computer, and includes a program, a memory, and a CPU.
  • the program incorporates a group of steps so that a series of operations in the coating and developing apparatus 1 can be performed.
  • the control unit 10 outputs a control signal to each part of the coating and developing apparatus 1 by the program, and the operation of each part is controlled.
  • the wafer W of the present embodiment is conveyed and the wafer W is processed.
  • the above program is stored in a storage medium such as a compact disk, a hard disk, or a DVD, and is installed in the control unit 10.
  • FIG. 6 The upper part of FIG. 6 is a schematic view of a coating / developing device 1 for showing a transfer path of the wafer W.
  • the modules are shown in the order of transportation.
  • the transport mechanism used for loading and unloading to and from the module is displayed below each module, the transport mechanism used for loading and unloading is shown on the upper side, and the transport mechanism used for loading and unloading is shown on the lower side.
  • the wafer W is taken out from the carrier C by the CRA of the carrier block D1 and conveyed to the delivery module TRS1 of the inspection block D2.
  • This wafer W is conveyed to the inspection module WIS by MRA for inspection, then conveyed to TRS2 of tower T1 by MRA, and further conveyed to TRS3 of tower T1 by MPRA.
  • the wafer W transported to TRS3 is transported by PRA1 or PRA2 in the order of CWH, SCPL1, BCT, PAB to unit blocks E1 and E2, and is subjected to hydrophobization treatment, temperature adjustment, antireflection film film formation treatment, and heat treatment. After receiving them in order, they are transported to TRS4. Then, the wafer W of TRS4 is conveyed to TRS5 by MPRA.
  • Wafer W of TRS5 is the unit block E3 or E4 in the order of SCPL2 of tower T1, resist coating module COT, heating module PAB, SCPL3 of tower T1, chemical coating module ITC, heating module PAB, inspection module WES by PRA3 or PRA4. Is transported.
  • the wafer W undergoes temperature adjustment, resist film film formation treatment, heat treatment, temperature adjustment, protective film film formation treatment, heat treatment, and inspection in that order, and is then conveyed to TRS6 of the tower T2 by PRA3 or PRA4.
  • NS
  • the wafer W transported to the TRS 6 is transported to the SBU by the IRAMC and retained, and then transported to the TRS 7 of the tower T2 by the IRAMB. Then, this wafer W is conveyed to BST by PRAI, washed on the back surface, then conveyed to TRS8, and then conveyed to ICPL by IRAMB. After that, the wafer W is conveyed to the exposure machine EIF by IRAI, and the resist film is exposed along a predetermined pattern.
  • the wafer W is carried out from the exposure machine EIF by the IRAI and conveyed to the TRS9 of the tower T2, then further conveyed to the cleaning module PIR by the IRAMC for cleaning, and then conveyed to the TRS10 by the IRAMC.
  • the wafer W transported to the TRS 10 is transported by the PRA5 or PRA6 in the unit blocks E5 or E6 in the order of the heating module PEB, SCPL4, the developing module DEV, and the inspection module WISD.
  • the wafer W undergoes heat treatment, temperature adjustment, development treatment, and inspection in that order.
  • a resist pattern is formed along the exposed pattern.
  • the wafer W is transported to TRS11 of the tower T1 by PRA5 or PRA6, transported to TRS12 by MPRA, and then transported to the inspection module YSM by MRA for inspection. After that, the wafer W is conveyed to the TRS 13 by the MRA and returned to the carrier C by the CRA.
  • the range in which one transfer mechanism conveys the wafer W is described as a “layer”.
  • the modules included in this range and between the modules form a layer corresponding to the PRA3. Therefore, the layer corresponds to each section divided for each transport mechanism in charge of transport for the transport route.
  • the layers corresponding to the transport mechanism other than PRA PRA1 to PRA6 are given the same names as the transport mechanism.
  • each of the layers is referred to as a CRA layer, an MRA layer, an MPRA layer, a PRAI layer, an IRAI layer, an IRAMB layer, and an IRAMC layer.
  • the layers corresponding to PRA1 and PRA2 are BCT layers
  • the layers corresponding to PRA3 and PRA4 are COT / ITC layers
  • the layers corresponding to PRA5 and PRA6 are DEV layers. Therefore, when the layer is viewed as a unit, the wafer W has a CRA layer-> MRA layer-> MPRA layer-> BCT layer-> MPRA layer-> COT / ITC layer-> IRAMC layer-> IRAMB layer-> PRAI layer-> IRAMB layer-> IRAI layer-> IRAMC layer-> DV. It is conveyed in the order of layer ⁇ MPRA layer ⁇ MRA layer ⁇ CRA layer.
  • the transport mechanism of each layer repeatedly cyclically moves the modules in the layer in order, and the above is applied to each module excluding the module at the entrance and the module at the exit of the layer. Wafer W is replaced. As a result, one wafer W is sequentially conveyed from the upstream module to the downstream module in each of these layers.
  • the IRAMC layer and the PRAI layer can also be replaced and transported in the same manner as the BCT layer and the like, but the determination of whether or not to perform the replacement transport in these layers is a parameter of the time calculated for each layer. It is performed based on the block cycle time (abbreviated as block CT).
  • the replacement transfer enables the transfer (cyclic transfer) in which the transfer mechanism repeatedly moves each module in the layer cyclically. By performing the cyclic transfer, the movement of the transfer mechanism in the layer is suppressed, and the wafer W is efficiently conveyed.
  • MUTCT MUT cycle time
  • the maximum value of this MUTCT is determined for each layer.
  • the number of arm steps is the number of steps of how many times the transfer mechanism (conveyor arm) conveys the wafer W from the inlet to the outlet of the layer. Since the wafer W is conveyed between the five modules in the BCT layer as described above, the number of arm steps is 4, which is the number between these modules.
  • the set time required for one arm process is predetermined, for example, 3.7 seconds.
  • the maximum value of MUTCT of 11.0 seconds is larger than that of 7.4 seconds of ACT. Therefore, it is not the operation of the transport mechanism but the processing in the BCT that determines the rate of productivity in the BCT layer.
  • the maximum value of MUTCT and ACT are compared, and the larger one is designated as the block CT.
  • the block CT calculated in this way is the time required for transporting one cycle in the layer, that is, the time required for transporting between each module in charge of the transport mechanism once, and the block CT is transferred to the subsequent layer. This corresponds to the expected time interval for transporting the wafer W.
  • the processing time of the processing module is used for the calculation of the block CT, but with respect to the processing time of the exposure machine EIF, the control unit 10 acquires information on the carry-out interval of the wafer W from the exposure machine EIF. Determine by doing.
  • FIG. 7 shows the block CT (unit: seconds) calculated by arranging the layers in the order of the wafer W transport path and below each layer.
  • the numerical value of this block CT is described to assist the understanding of the transport control described later, and does not necessarily match the actual numerical value.
  • the block CT of the BCT layer a value different from the value shown in the above description of the calculation method of the block CT is shown.
  • the wafer W passes a plurality of times for the MPRA layer, the IRAMC layer, and the like. Since the block CT is calculated and defined as described above, the block CT is the same if it is the same layer, and the block CT having the same value is described in the same layer in each stage in the figure.
  • the transfer by the transfer mechanism IRAMC will be described with reference to the schematic views of FIGS. 8 to 16. In these schematic views, the modules in the interface block D4 are shown side by side in the vertical direction according to the transfer order of the wafer W.
  • the transfer module TRS6 ⁇ buffer module SBU (second section), the transfer module TRS9 ⁇ cleaning module PIR ⁇ transfer module TRS10 (first section). It is a shared transport mechanism shared for transport.
  • the PIR corresponds to one processing module, and the TRS10, SBU, and TRS9 correspond to the first relay module, the second relay module, and the third relay module, respectively.
  • the transfer mechanism IRAMC waits for the transfer of the wafer W of PIR ⁇ TRS10.
  • the upper limit (waiting time) of the time for performing this meeting is determined from the above block CT. More specifically, it is determined based on the block CT of each layer in the previous stage in the transport path rather than the layer in which the meeting is performed.
  • the layer for waiting is the layer in the step of performing such a meeting. That is, the wafer W passes through the IRAMC layer twice, but the IRAMC layer passing through the second time corresponds to the layer to be waited for.
  • the CRA layer, the MRA layer, the MPRA layer, the BCT layer, the MPRA layer, the COT / ITC layer, the IRAMC layer, the IRAMB layer, the PRAI layer, and the IRAI layer are in front of the IRAMC layer to be waited for. There is. Then, regarding the block CT, the CRA layer, the MRA layer, the MPRA layer, the BCT layer, the COT / ITC layer, the IRAMC layer, the IRAMB layer, the PRAI layer, and the IRAI layer are 7.5 seconds, 3.7 seconds, and 6.6 seconds, respectively. 9.9 seconds, 7.2 seconds, 8.9 seconds, 7.4 seconds, 9.0 seconds, 10.0 seconds.
  • the maximum value in this is 10.0 seconds of the IRAI layer. Since the block CT is the time during which one cycle of transfer is performed in each layer as described above, the wafer W is normally transferred to the IRAMC layer at intervals of 10.0 seconds. Therefore, the meeting time is determined to be 10 seconds. That is, it is set that the waiting is performed for a maximum of 10.0 seconds from the time when the wafer W can be conveyed from the PIR.
  • the transfer mechanism IRAMC performs replacement transfer. That is, the wafer W of TRS9 is received (FIG. 10), the wafer W is replaced by PIR, and the wafer W processed by the PIR is conveyed to TRS10 (FIG. 11).
  • the wafer W is not transported to the TRS 9 even after the waiting time of 10.0 seconds has elapsed, is there a wafer W that can be transported by the transport mechanism IRAMC? Is it free?) Is judged.
  • the section in which the determination of the number of wafers W is performed (referred to as the number determination section) will be described more specifically.
  • the wafer W is conveyed to the relay module SBU by the transfer mechanism IRAMC. Seen downstream from this SBU, the most recent processing module is BST (see FIG. 6). Between the BST and the SBU, there is a TRS7 included in the PRAI layer as a relay module. Therefore, SBU to TRS7 is one of the number determination sections, and is shown as 41 surrounded by a dotted line in FIG. Further, since the wafer W is conveyed to the TRS 10 by the IRAMC, the TRS 10 is included in the number determination section.
  • the module immediately next to it is the processing module PEB (see FIG. 6), so there is no module to be determined downstream of the TRS10. Therefore, only one TRS10 forms another number determination section, and is shown as 42 surrounded by a dotted line in FIG.
  • the number of wafers W existing between the number determination sections 41 and 42 is compared, and it is determined in which number determination section the wafer W is the smallest. Then, the transfer mechanism IRAMC operates so that the number of wafers W is transferred to the module in the number determination section.
  • the transfer mechanism IRAMB has one wafer W being transferred from the SBU to the TRS7, and the TRS7 has zero wafers W. doing. Therefore, a total of four wafers W exist in the number-of-sheet determination section 41.
  • the TRS 10 which is the number determination section 42. Therefore, regarding the number of wafers W, SBU to TRS7 (4 wafers)> TRS10 (1 wafer), and the number of wafers determination section 42 (TRS10) is smaller. Therefore, the IRAMC transports PIR ⁇ TRS10 (FIG. 14).
  • the reason why the transfer mechanism IRAMC conveys the wafer W as shown in FIGS. 13 and 14 will be described below.
  • the fact that the wafer W is accumulated from a certain relay module to the relay module immediately before the nearest processing module when viewed from the downstream side in the transport path means that even if the wafer W is transported to a certain relay module, the processing module is concerned. It means that there is a starting wafer W to be transported to. When the number of the starting wafers W is large, even if the wafer W is conveyed downstream from a certain relay module, it takes time for the wafer W to be processed by the processing module.
  • the number of wafers W is the same as a result of comparing the number of wafers W between the number determination sections 41 and 42 described in FIG.
  • the number of empty slots (slots in which the wafer W is not conveyed) of the relay module is compared for each section of TRS6 ⁇ SBU and TRS9 ⁇ PIR ⁇ TRS10. That is, the number of empty slots in each of TRS6 and TRS9 is compared, and the transfer mechanism IRAMC receives the wafer W from the module having the smaller number of empty slots and transfers it to the downstream side.
  • the transport mechanism IRAMC transports TRS6 ⁇ SBU (FIG. 16). If the number of wafers W waiting to be transferred increases for a certain module and the slots are filled, the transfer on the upstream side of the module will be delayed. The wafer W to be conveyed in this way is selected so as to prevent it.
  • the transfer mechanism IRAMC promptly conveys the wafer W to the SBU when the wafer W is conveyed to the TRS 6.
  • the transfer mechanism IRAMC transfers the wafer W to the SBU as soon as the wafer W is transferred to the TRS 6 even while waiting for the transfer of the wafer W from the PIR. This is to prevent a situation in which the TRS 6 having a smaller number of wafers W that can be stored than the SBU is blocked and the subsequent wafer W cannot be conveyed to the TRS 6 occurs.
  • the waiting time set for the replacement by the PIR described in FIGS. 9 to 12 will be supplemented.
  • the waiting time is calculated from the block CT of each layer.
  • the block CT of each layer is calculated. , Calculated based on the number of available modules. That is, the waiting time during the transfer of the wafer W of one PJ is not constant, and changes according to the status of the modules of each layer.
  • the determination of transport in the MPRA layer will be specifically described with reference to FIGS. 17 and 18.
  • the wafer W is conveyed to the relay module in the number determination section where the number of wafers is smaller.
  • the wafer W can be conveyed in any of TRS2 ⁇ TRS3, TRS4 ⁇ TRS5, and TRS11 ⁇ TRS12.
  • the number of sheets determination section is TRS3, TRS5, and TRS12 (in the upper part of FIG. 17, indicated by the dotted arrow). Pointing to). That is, it is determined that the wafer W is conveyed to the module having a smaller number of wafers W among these TRS3, TRS5, and TRS12. In the example shown in FIG. 17, one wafer W is conveyed to TRS3, and two wafers W are conveyed to TRS5 and TRS12. Therefore, since the number of wafers W of TRS3 is the smallest, TRS2 ⁇ TRS3 is conveyed as shown in the lower part of FIG.
  • the number of empty slots of the relay module of the transfer source to these modules by MPRA is compared. NS. Then, the wafer W is transported so as to be carried out from the module having a smaller number of empty slots.
  • the relay modules of the transport sources of TRS3, TRS5, and TRS12 are TRS2, TRS4, and TRS11, respectively, as indicated by the dotted arrows in the upper part of FIG. In the example shown in FIG. 18, two wafers W are conveyed to TRS2 and one wafer W is conveyed to TRS5 and TRS12. Therefore, since TRS2 has the smallest number of empty slots, TRS2 ⁇ TRS3 is transported as shown in the lower part of FIG.
  • the transfer of the next step of the previous transfer is performed. That is, if the previous transfer is TRS2 ⁇ TRS3, TRS4 ⁇ TRS5, if TRS4 ⁇ TRS5, TRS11 ⁇ TRS12, and if TRS11 ⁇ TRS12, TRS2 ⁇ TRS3 is conveyed.
  • the layer that determines the transfer destination of the wafer W is the rate-determining factor for the transfer of the wafer W in the apparatus. It is considered that the wafer W is accumulated in the transfer source.
  • the PRAI layer includes a back surface cleaning module BST as a processing module. Whether or not replacement transfer is performed in this BST is determined in the same manner as in the IRAM layer. Therefore, if the wafer W is conveyed to TRS7 (see FIG. 6) in the previous stage of the BST when the processing is completed in the BST, the PRAI receives the wafer W, replaces the wafer W in the BST, and replaces the received wafer W with the received wafer W. Transport to TRS8.
  • BST back surface cleaning module
  • the waiting time is set in the same manner as the transfer in the IRAMC layer described above.
  • This waiting time is set to be the maximum time in the block CT of the layer before the PRAI layer. Therefore, when the block CT is calculated as shown in FIG. 7, the largest layer before the PRAI layer is the BCT layer for 9.9 seconds, so that 9.9 seconds is set as the waiting time. Will be done.
  • the transport mechanism PRAI performs replacement transport. If the wafer W is not conveyed to the TRS 7 even after the waiting time has elapsed, the transfer mechanism PRAI transfers the wafer W processed by the BST to the TRS 8. That is, the replacement in BST is not performed.
  • the above-mentioned meeting is not performed when switching PJs. Specifically, when the wafer W of one PJ finishes processing in BST and the wafer W transferred to the BST is the wafer W of another PJ, the wafer W of one PJ is not waited for. W is transported to TRS8 as soon as the transport mechanism PRAI can be transported. This is because the pressure in the BST may be changed when the PJ is switched, and when the replacement is attempted, after the transfer mechanism PRAI receives the wafer W of one PJ from the BST, the pressure of the next PJ is changed until the end of this pressure change. This is because there is a possibility that the wafer W cannot be conveyed to the BST. That is, by preventing the meeting from being performed, the transportation is prevented from being stopped by the transportation mechanism PRAI.
  • the wafer W to be replaced in the BST has not reached the processing module immediately before the BST (that is, WES, see FIG. 6), it takes a long time for the wafer W to reach the BST. , No meeting is done.
  • the wafer W to be replaced by the PIR has not reached the processing module immediately before the PIR (that is, EIF, see FIG. 6)
  • the wafer W is transported by a common transport mechanism in sections (between steps) of the transport path that are separated from each other.
  • the wafer in any section is based on the transfer status of the wafer W from the relay module in which the transfer is performed by this transfer mechanism to the relay module in front of the nearest processing module when viewed from the downstream side. It is decided whether to carry W. As a result, the transfer of the wafer W to the processing module at the end of each section is prevented from being delayed. Therefore, a high throughput can be obtained for the coating and developing apparatus 1.
  • the transfer status of the wafer W in the IRAMC layer is also referred to to determine in which section the wafer W is transferred. Will be done. Therefore, the delay in the transfer of the wafer W to the processing module described above can be more reliably prevented, and the throughput of the apparatus can be increased.
  • the replacement transfer cannot be performed by PIR in the IRAMC layer
  • the above-mentioned section is selected for transfer. That is, the replacement transportation is prioritized.
  • the wafer W is continuously carried out and carried in for one module. Therefore, the more the replacement transfer is performed, the more the movement of the transfer mechanism IRAMC between the modules is suppressed, and the transfer mechanism IRAMC is suppressed.
  • the number of operation steps can be reduced. Therefore, by giving priority to the replacement transfer as described above, a higher throughput can be obtained more reliably.
  • a waiting time for determining whether or not to perform replacement transfer is set in the PRAI layer and the IRAMC layer, and this waiting time is set in each layer before the layer including the processing module to be replaced and transferred. It is set based on the block CT. Then, after the waiting time has elapsed, the processed wafer W is carried out from the processing module without performing replacement transfer. Therefore, when the transfer to each of the PRAI layer and the IRAMC layer is delayed, it is possible to prevent the transfer mechanism from unnecessarily waiting for the wafer W for replacement. As a result, higher throughput can be obtained more reliably.
  • the block CT is calculated based on the MUT for the processing module in each layer and the available number as described above. Therefore, for example, even if the number of modules that can be used changes due to trouble or maintenance, an appropriate waiting time is set, so that it is possible to prevent the frequency of replacement transfer from decreasing in the PRAI layer and the IRAMC layer, and it is more reliably higher. Throughput can be obtained.
  • the waiting time is not limited to the maximum value of the block CT in each layer before the layer to be replaced, and for example, an arbitrary correction value may be added.
  • the determination is not limited to the number of empty slots.
  • the determination may be made based on the ratio of the slots in which the wafer W is carried in to all the slots. That is, the above determination can be made based on the transfer status of the wafer W in the relay module of the transfer source by the transfer mechanism.
  • the wafer W to be conveyed by the transfer mechanism is based on the transfer status of the wafer W in the section from the relay module in which the transfer is performed by the transfer mechanism to the relay module in front of the nearest processing module when viewed from the downstream side.
  • the transfer status of the wafer W is not limited to the number of wafers W in determining the above.
  • the ratio of the slots in which the wafer W is carried to all the slots of the relay module existing in the section may be used.
  • the number of slots may differ between relay modules.
  • the number of slots differs between SBU and TRS. Therefore, in order to grasp the transfer status of each section and perform transfer so as to prevent the decrease in throughput more reliably, it is preferable that the transfer status is the number of wafers W.
  • the module mounted on the device is not limited to the above example. Therefore, the substrate processing apparatus of the present disclosure is not limited to being configured as the coating and developing apparatus 1.
  • a device configuration may be provided in which a module for applying a chemical solution for forming an insulating film, a module for supplying an adhesive for bonding wafers W to each other, and the like are provided.
  • the transfer decision is not made based on the transfer status of the wafer W described above, and the waiting time is calculated based on the block CT in each of the IRAMC layer and the PRAI layer, and within the waiting time. It shall be carried out for the replacement transportation of. Even in that case, the effect described above can be obtained by appropriately setting the waiting time, and the throughput of the apparatus can be improved.

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Abstract

搬送経路のうちの互いに離れた第１の区間及び第２の区間の搬送に共用され、複数の中継モジュールのうち第１の区間に含まれる第１の中継モジュール、第２の区間に含まれる第２の中継モジュールの各々に基板を搬送する共用搬送機構と、第１の中継モジュール、第２の中継モジュールの各々から前記搬送経路の下流側に見て、直近の処理モジュールの手前の中継モジュールに至るまでの各区間における基板の搬送状況に基づき、共用搬送機構が第１の中継モジュール及び第２の中継モジュールのうちのいずれへ基板を搬送するかの決定を行う決定部と、を備えるように装置を構成する。

Description

基板処理装置及び基板処理方法
　本開示は、基板処理装置及び基板処理方法に関する。
　半導体デバイスの製造工程においては、基板である半導体ウエハ（以下、ウエハと記載する）に対してフォトリソグラフィなどの各種の処理が行われる。ウエハに処理を行う基板処理装置としては、各々異なる処理を行う複数の処理モジュールに対して、搬送機構が順番にウエハを搬送するように構成される場合が有る。
特許文献１では、基板を処理する処理部から基板蓄積手段に搬送する第１の動作と、例えば処理部間における基板の搬送である第１の動作以外の第２の動作と、を夫々行う基板搬送装置について示されている。第２の動作中に第１の動作を行う必要が生じたときに第１の動作を優先し、それ以外の場合は第２の動作を優先して行うことが記載されている。
特許４４１７１３４号公報
　本開示は、複数の処理モジュール間で基板を搬送して処理する基板処理装置において、高いスループットを得ることができる技術を提供する。
本開示の基板処理装置は、基板を各々処理する複数の処理モジュールと、前記複数の処理モジュール間で当該基板を搬送するために前記基板が各々載置される複数の中継モジュールと、を含むモジュール群と、
　前記処理モジュールへの前記基板の搬入及び搬出が共通の搬送機構で行われ、前記中継モジュールへの前記基板への搬入、搬出が互いに異なる搬送機構で行われ、前記モジュール群により構成される基板の搬送経路を順番に前記基板が搬送されるように、当該搬送経路において割り当てられた区間を各々搬送する複数の搬送機構と、
　前記複数の搬送機構のうちの一つをなし、前記基板の搬送経路のうちの互いに離れた第１の区間及び第２の区間の搬送に共用され、前記複数の中継モジュールのうち前記第１の区間に含まれる第１の中継モジュール、前記第２の区間に含まれる第２の中継モジュールの各々に前記基板を搬送する共用搬送機構と、
　前記第１の中継モジュール、第２の中継モジュールの各々から前記搬送経路の下流側に見て、直近の前記処理モジュールの手前の中継モジュールに至るまでの各区間における前記基板の搬送状況に基づき、前記共用搬送機構が第１の中継モジュール及び第２の中継モジュールのうちのいずれへ前記基板を搬送するかの決定を行う決定部と、
を備える。
　本開示によれば、複数の処理モジュール間で基板を搬送して処理する基板処理装置において、高いスループットを得ることができる。
本開示の一実施形態である塗布、現像装置の横断平面図である。 前記塗布、現像装置の縦断側面図である。 前記塗布、現像装置におけるモジュール及び搬送機構の配置の概略を示す模式図である。 前記塗布、現像装置に設けられる処理ブロックの平面図である。 前記塗布、現像装置に設けられるインターフェイスブロックの縦断側面図である。 塗布、現像装置におけるウエハの搬送経路を示す模式図である。 ウエハが通過する層を示す説明図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送状況を示す模式図である。 ウエハの搬送経路を示す模式図である。 ウエハの搬送状況を示す模式図である。
　本開示の基板処理装置の一実施形態である塗布、現像装置１について、図１の横断平面図２の縦断正面図を参照しながら説明する。塗布、現像装置１は、キャリアブロックＤ１、検査ブロックＤ２、処理ブロックＤ３、インターフェイスブロックＤ４が、この順で横方向に一列に並び、互いに接続されて構成されている。以降の説明にあたり、上記のブロックＤ１～Ｄ４の配列方向を左右方向とし、キャリアブロックＤ１側を左側、インターフェイスブロックＤ４側を右側とする。インターフェイスブロックＤ４の右側には、液浸露光を行う露光機ＥＩＦが接続されている。また、塗布、現像装置の前後方向について、キャリアブロックＤ１を左側、インターフェイスブロックＤ４を右側に見たときの手前側を前方側、奥側を後方側とする。
塗布、現像装置１は多数のモジュールと、多数の搬送機構（搬送アーム）とを備えている。ロット毎に複数枚のウエハＷを各々格納するキャリアＣが、塗布、現像装置１の外部から搬送される。そのウエハＷについて、塗布、現像装置１内の多数の搬送機構が、搬送経路において割り当てられた区間を各々搬送し、当該搬送経路を構成する各モジュールを当該ウエハＷが順番に移動する。それによってウエハＷは、一連の処理を受けた後に、キャリアＣに戻される。なお図示の便宜上、図２では一部の搬送機構について、図１に示す位置から左右にずれた位置に示している。
モジュールとはウエハＷが載置される場所であり、ウエハＷに処理を行う処理モジュール（プロセスモジュール）と、処理モジュール間でのウエハＷの搬送を中継するためにウエハＷが載置されるモジュール（中継モジュールとする）と、が含まれる。中継モジュールとしては、受け渡しモジュールＴＲＳ、バッファモジュールＳＢＵ及び温度調整モジュールＩＣＰＬが含まれる。ＴＲＳ及びＳＢＵについては、複数枚のウエハＷを縦方向に載置可能に構成されている。例えばこれらのモジュールは、例えば上下に異なる高さに位置する複数のピンまたはステージを備え、それらのピンまたはステージ上にウエハＷが載置される。そのようにピンやステージ上におけるウエハＷの載置領域をスロットと呼び、ＳＢＵは、ＴＲＳよりも多くのスロットを有している。なお、温度調整モジュールＩＣＰＬについては、温度が調整されるステージを備え、載置されるウエハＷの温度を調整する。
モジュールについてさらに説明すると、上記の各中継モジュールについては一の搬送機構によるウエハＷの搬入と、他の搬送機構によるウエハＷの搬出とが行われる。つまり搬入、搬出に用いられる搬送機構が互いに異なる。一方、処理モジュールについてはウエハＷの搬入及び搬出に、共通の搬送機構が用いられる。処理モジュールは、ウエハＷに液処理及び加熱処理などの処理を行うモジュールであり、当該処理にはウエハＷの検査も含まれる。また、後述の搬送制御を行うにあたり、露光機ＥＩＦについても処理モジュールとして取り扱う。
上記の受け渡しモジュールＴＲＳは装置内の各所に設けられており、以降の説明及び各図では、互いに区別するために「ＴＲＳ」の後に夫々数字を付して示す場合が有る。この数字は、搬送経路においてウエハＷが搬送される順番に従って付している。なお処理モジュールとして、ＩＣＰＬと同じくウエハＷの温度を調整可能に構成された温度調整モジュールＳＣＰＬが、装置内の各所に設けられる。このＳＣＰＬについてもＴＲＳと同じく、搬送順に沿って数字を付して示す。なお、搬送経路中の同じステップにおいて設けられる、ＴＲＳ、ＳＣＰＬの数について、図２では図の煩雑化を防ぐために実際の数よりも少なく表示している。
図３は、塗布、現像装置１における各モジュール及び搬送機構の配置を概略的に示している。ただし、説明の煩雑化を防ぐために、実際の装置に設けられるモジュールのうちのいくつかは表示を省略している。また図３では、鎖線の矢印により装置内でのウエハＷの搬送経路の概要を示している。ウエハＷの搬送先のモジュールが複数存在する場合には、ウエハＷはいずれかのモジュールに搬送される。
以下、塗布、現像装置１を構成する各ブロックについて説明する。キャリアブロックＤ１は、上記のキャリアＣを各々載置する複数のキャリアステージ１１と、キャリアＣと塗布、現像装置１との間でウエハＷを受け渡す搬送機構であるＣＲＡと、を備えている。検査ブロックＤ２は、塗布、現像装置１による処理前のウエハＷを検査する検査モジュールＷＩＳ、及び塗布、現像装置１による処理後のウエハＷを検査する検査モジュールＹＳＭを備えると共に、処理ブロックＤ３の各高さにウエハＷを受け渡す。
検査ブロックＤ２の前後の中央の左側から右側に向かって、受け渡しモジュールＴＲＳの積層体（ＴＲＳ１、ＴＲＳ１３）、搬送機構であるＭＲＡ、タワーＴ１がこの順に設けられている。ＴＲＳ１及びＴＲＳ１３の上方に検査モジュールＷＩＳが設けられ、ＭＲＡの後方に検査モジュールＹＳＭが設けられている。ＭＲＡは、当該ＴＲＳ１、ＴＲＳ１３、各検査モジュール、及びタワーＴ１に含まれる一部のモジュールにアクセス可能である。タワーＴ１の後方には搬送機構であるＭＰＲＡが設けられており、ＭＰＲＡはタワーＴ１の各モジュールにアクセス可能である。
タワーＴ１は、多数の受け渡しモジュールＴＲＳと多数の温度調整モジュールＳＣＰＬとが積層されて構成されている。詳しくは後述するが、処理ブロックＤ３は単位ブロックＥ１～Ｅ６が積層されて構成されている。その処理ブロックＤ３の構成に対応して、タワーＴ１においては各単位ブロックＥ（Ｅ１～Ｅ６）に設けられる搬送機構がウエハＷを受け渡せる高さに、受け渡しモジュールＴＲＳ（ＴＲＳ３～ＴＲＳ５、ＴＲＳ１１）及び温度調整モジュールＳＣＰＬ（ＳＣＰＬ１～ＳＣＰＬ４）が設けられている。このような各単位ブロックＥに対する受け渡し用のＴＲＳの他に、検査ブロックＤ２内でのウエハＷの受け渡し用のＴＲＳ（ＴＲＳ２、ＴＲＳ１２）が、タワーＴ１に設けられている。
続いて、処理ブロックＤ３について説明する。処理ブロックＤ３は、ウエハＷに液処理及び加熱処理を各々行う単位ブロックＥ（Ｅ１～Ｅ６）が、下から順に積層されることで構成され、単位ブロックＥ１、Ｅ２間で、Ｅ３、Ｅ４間で、Ｅ５、Ｅ６間で各々同じ処理が行われる。単位ブロックＥ１、Ｅ２では反射防止膜の形成と、露光前におけるウエハＷの裏面の洗浄とが行われる。単位ブロックＥ３、Ｅ４では反射防止膜上へのレジスト膜と、液浸露光時にレジスト膜を保護する保護膜の形成と、が行われる。単位ブロックＥ５、Ｅ６では現像処理が行われる。従って、ウエハＷは、Ｅ１、Ｅ２→Ｅ３、Ｅ４→Ｅ１、Ｅ２→Ｅ５、Ｅ６の順で単位ブロック間を搬送される。単位ブロックＥ毎に分離された搬送路２１をウエハＷが搬送されるが、単位ブロックＥ１、Ｅ２の右側については搬送路２１の分離なされておらず、単位ブロックＥ１、Ｅ２に跨がる搬送路２２として構成されている。
単位ブロックＥ３について、図４の平面図を参照しながら説明する。上記の搬送路２１が左右に伸び、搬送路２１の前方側にはレジスト塗布モジュールＣＯＴ、保護膜形成用の薬液塗布モジュールＩＴＣが３つずつ、搬送路２１に沿って設けられている。搬送路２１の後方側には、１１個の加熱モジュールＰＡＢと、保護膜形成後にウエハＷを検査するための検査モジュールＷＥＳと、が設けられている。１１個の加熱モジュールＰＡＢについてはそのうちの一部が２段重ねとされて、搬送路２１に沿って配置される。そして、そのうちの一部の複数個がレジスト膜形成後のウエハＷの加熱に、他の一部の複数個が保護膜形成後のウエハＷの加熱に用いられる。搬送路２１には搬送機構であるＰＲＡ３が設けられている。ＰＲＡ３は、単位ブロックＥ３に設けられる各モジュールと、タワーＴ１及び後述のタワーＴ２において単位ブロックＥ３の高さに設けられるモジュールと、にアクセスする。
単位ブロックＥ４は単位ブロックＥ３と同様の構成である。単位ブロックＥ５について、単位ブロックＥ３、Ｅ４との差異点を中心に述べると、搬送路２１の前方側には、８つの現像モジュールＤＥＶが設けられる。実際には異なる現像液を供給する複数種のＤＥＶが設けられるが、詳細な記載は省略する。搬送路２１の後方側にはpost exposure bakeを各々行うための６つの加熱モジュールＰＥＢと、現像後にウエハＷを検査するための検査モジュールＷＩＳＤと、が設けられている。単位ブロックＥ６は単位ブロックＥ５と同様の構成である。単位ブロックＥ４～Ｅ６に設けられるＰＲＡ３に対応する搬送機構を、図２等でＰＲＡ４～ＰＲＡ６として示している。
続いて単位ブロックＥ１について、図１を参照して単位ブロックＥ３との差異点を中心に説明する。上記したように単位ブロックＥ１の搬送路については、左側が単位ブロックＥ２の搬送路から分離された搬送路２１、右側が単位ブロックＥ２の搬送路に通じる搬送路２２として構成されている。搬送路２１の前方には、反射防止膜形成用の薬液塗布モジュールＢＣＴが３つ設けられている。搬送路２１の後方には、反射防止膜形成後のウエハＷを加熱する６つの加熱モジュールＰＡＢと、ウエハＷを疎水化処理する疎水化処理モジュールＣＷＨと、が設けられている。搬送路２１には、ＰＲＡ３に対応する搬送機構としてＰＲＡ１が設けられている。
単位ブロックＥ２について述べると、その左側は単位ブロックＥ１の左側と同様に構成されており、搬送路２１には、ＰＲＡ３に対応するＰＲＡ２が設けられている。そして、上記の単位ブロックＥ１、Ｅ２に跨がる搬送路２２の前方、後方には計６つの裏面洗浄モジュールＢＳＴが設けられており、搬送路２２に沿って左右に２つずつ並んで配置されている。搬送路２２には、単位ブロックＥ１、Ｅ２で共用の搬送機構であるＰＲＡＩが設けられており、各ＢＳＴ及び後述のタワーＴ２において単位ブロックＥ１、Ｅ２の高さに設けられる各モジュールにアクセスする。
続いてインターフェイスブロックＤ４について、平面を示す図１と縦断側面図である図５と、を参照して説明する。インターフェイスブロックＤ４における前後の中央の左側には、上記のタワーＴ２が設けられている。当該タワーＴ２は、複数の受け渡しモジュールＴＲＳ（ＴＲＳ６～ＴＲＳ１０）と、複数の温度調整モジュールＩＣＰＬと、が積層されて構成されている。タワーＴ２上部の右前方には４つの洗浄モジュールＰＩＲが上下に並んで設けられており、各ＰＩＲは露光機ＥＩＦによる露光後でＰＥＢを行う前のウエハＷの洗浄及び保護膜の除去を行う。タワーＴ２上部の右後方には、バッファモジュールＳＢＵが設けられている。
インターフェイスブロックＤ４は、搬送機構であるＩＲＡＭＣ、ＩＲＡＭＢ及びＩＲＡＩを備えている。搬送機構ＩＲＡＭＣはタワーＴ２の右側で、インターフェイスブロックＤ４の前後の中央に位置しており、洗浄モジュールＰＩＲ、バッファモジュールＳＢＵ、及びタワーＴ２の上部～高さ中央部の各ＴＲＳに各々アクセスする。搬送機構ＩＲＡＭＢは、タワーＴ２の後方に位置し、タワーＴ２の各高さのモジュール、ＳＢＵに各々アクセスする。搬送機構ＩＲＡＩは、露光機ＥＩＦと、タワーＴ２の下部側に設けられているＩＣＰＬと、タワーＴ２の高さ中央部のＴＲＳとにアクセスする。
塗布、現像装置１内に設けられる各搬送機構について補足して説明する。各搬送機構は、基板保持部３１と、基台３２と、移動部３３と、を備えている（図５参照）。基板保持部３１は、基台３２を進退する。基台３２は、移動部３３により鉛直軸回り且つ昇降自在に構成されている。ＣＲＡ、ＰＲＡ１～ＰＲＡ６、ＰＲＡＩ及びＩＲＡＩについては、移動部３３を水平方向に移動させるための水平移動機構３４を備え、既述した各モジュールや各キャリアＣへのアクセスが可能に構成されている。
搬送機構ＰＲＡ１～ＰＲＡ６、ＰＲＡＩ、ＩＲＡＭＣは、基板保持部３１を各々２つ備えており、２つの基板保持部３１は互いに独立して基台３２を進退する。従って、これらの搬送機構については、一方の基板保持部３１が進退することでモジュールからウエハＷを受け取り、続いて他方の基板保持部３１が当該モジュールに進入し、保持しているウエハＷを当該モジュールに送出することができる。つまり、基台３２の横方向への移動及び回転を行わずに、モジュールにおいてウエハＷを入れ替えることができる。入れ替え対象のモジュールへ前段のモジュールからウエハＷを搬送し、次いで当該入れ替え対象のモジュールにて上記したウエハＷの入れ替えを行い、続いて入れ替えによって受け取ったウエハＷを入れ替え対象のモジュールの後段のモジュールへ搬送することについて、入れ替え搬送とする。
塗布、現像装置１は、制御部１０を備えている（図１参照）。この制御部１０はコンピュータにより構成されており、プログラム、メモリ、ＣＰＵを備えている。プログラムには、塗布、現像装置１における一連の動作を実施することができるようにステップ群が組み込まれている。そして、当該プログラムによって制御部１０は塗布、現像装置１の各部に制御信号を出力し、当該各部の動作が制御される。それにより、本実施形態のウエハＷの搬送及びウエハＷの処理が行われる。上記のプログラムは、例えばコンパクトディスク、ハードディスク、ＤＶＤなどの記憶媒体に格納されて、制御部１０にインストールされる。
続いて、図６を参照して、塗布、現像装置１にて行われるウエハＷの搬送及びウエハＷに対して行われる一連の処理について説明する。図６の上段は、ウエハＷの搬送経路を示すための塗布、現像装置１の模式図である。図６の下段においては搬送順にモジュールを示している。各モジュールの下方には当該モジュールへの搬入出に用いられる搬送機構を表示しており、上段側に搬入に用いられる搬送機構を、下段側に搬出に用いられる搬送機構を夫々表している。
キャリアブロックＤ１のＣＲＡによってキャリアＣからウエハＷが取り出され、検査ブロックＤ２の受け渡しモジュールＴＲＳ１に搬送される。このウエハＷは、ＭＲＡにより検査モジュールＷＩＳに搬送されて検査された後、ＭＲＡによりタワーＴ１のＴＲＳ２に搬送され、さらにＭＰＲＡによりタワーＴ１のＴＲＳ３に搬送される。
ＴＲＳ３に搬送されたウエハＷはＰＲＡ１またはＰＲＡ２により、ＣＷＨ、ＳＣＰＬ１、ＢＣＴ、ＰＡＢの順で単位ブロックＥ１、Ｅ２を搬送され、疎水化処理、温度調整、反射防止膜の成膜処理、加熱処理を順に受けた後、ＴＲＳ４に搬送される。そして、ＴＲＳ４のウエハＷは、ＭＰＲＡによりＴＲＳ５に搬送される。
ＴＲＳ５のウエハＷはＰＲＡ３またはＰＲＡ４により、タワーＴ１のＳＣＰＬ２、レジスト塗布モジュールＣＯＴ、加熱モジュールＰＡＢ、タワーＴ１のＳＣＰＬ３、薬液塗布モジュールＩＴＣ、加熱モジュールＰＡＢ、検査モジュールＷＥＳの順で、単位ブロックＥ３またはＥ４を搬送される。それによりウエハＷは、温度調整、レジスト膜の成膜処理、加熱処理、温度調整、保護膜の成膜処理、加熱処理、検査を順次受けた後、ＰＲＡ３またはＰＲＡ４によってタワーＴ２のＴＲＳ６へ搬送される。
ＴＲＳ６に搬送されたウエハＷは、ＩＲＡＭＣによりＳＢＵに搬送されて滞留された後、ＩＲＡＭＢによりタワーＴ２のＴＲＳ７に搬送される。そしてこのウエハＷは、ＰＲＡＩにより、ＢＳＴに搬送されて裏面洗浄された後、ＴＲＳ８に搬送されて、ＩＲＡＭＢによりＩＣＰＬに搬送される。その後、ウエハＷはＩＲＡＩにより露光機ＥＩＦに搬送されて、レジスト膜が所定のパターンに沿って露光される。
ウエハＷはＩＲＡＩにより、露光機ＥＩＦから搬出されてタワーＴ２のＴＲＳ９に搬送された後、さらにＩＲＡＭＣにより洗浄モジュールＰＩＲに搬送されて洗浄され、ＩＲＡＭＣによりＴＲＳ１０に搬送される。ＴＲＳ１０に搬送されたウエハＷは、ＰＲＡ５またはＰＲＡ６により、加熱モジュールＰＥＢ、ＳＣＰＬ４、現像モジュールＤＥＶ、検査モジュールＷＩＳＤの順に単位ブロックＥ５またはＥ６を搬送される。それにより、ウエハＷは、加熱処理、温度調整、現像処理、検査を順次受ける。現像処理により、露光されたパターンに沿って、レジストパターンが形成される。その後、ウエハＷはＰＲＡ５またはＰＲＡ６によりタワーＴ１のＴＲＳ１１に搬送され、ＭＰＲＡによりＴＲＳ１２に搬送された後、ＭＲＡにより検査モジュールＹＳＭに搬送されて検査を受ける。その後、ＭＲＡによりウエハＷはＴＲＳ１３に搬送され、ＣＲＡによりキャリアＣに戻される。
上記したウエハＷの搬送経路で、１つの搬送機構がウエハＷを搬送する範囲を「層」として記載する。例えばＰＲＡ３については、上記のようにＴＲＳ５からＴＲＳ６に至るまでの範囲を搬送するので、この範囲に含まれるモジュールとモジュール間とが当該ＰＲＡ３に対応する層を構成する。従って層は、搬送経路について搬送を受け持つ搬送機構毎に分けた各区間に相当する。各層について、ＰＲＡ（ＰＲＡ１～ＰＲＡ６）以外の搬送機構に対応する層は、その搬送機構と同じ名称を付して示す。従って当該各層を、ＣＲＡ層、ＭＲＡ層、ＭＰＲＡ層、ＰＲＡＩ層、ＩＲＡＩ層、ＩＲＡＭＢ層、ＩＲＡＭＣ層と記載する。ＰＲＡ１及びＰＲＡ２に対応する層はＢＣＴ層、ＰＲＡ３及びＰＲＡ４に対応する層はＣＯＴ／ＩＴＣ層、ＰＲＡ５及びＰＲＡ６に対応する層はＤＥＶ層とする。従って層を単位として見ると、ウエハＷはＣＲＡ層→ＭＲＡ層→ＭＰＲＡ層→ＢＣＴ層→ＭＰＲＡ層→ＣＯＴ／ＩＴＣ層→ＩＲＡＭＣ層→ＩＲＡＭＢ層→ＰＲＡＩ層→ＩＲＡＭＢ層→ＩＲＡＩ層→ＩＲＡＭＣ層→ＤＥＶ層→ＭＰＲＡ層→ＭＲＡ層→ＣＲＡ層の順に搬送される。
ＢＣＴ層、ＣＯＴ／ＩＴＣ層、ＤＥＶ層においては、各層の搬送機構が層内のモジュールを順番に繰り返しサイクリックに移動し、層の入口のモジュール及び出口のモジュールを除いた各モジュールに対して上記のウエハＷの入れ替えを行う。それにより、これらの各層ではウエハＷが１枚ずつ、上流側のモジュールから下流側のモジュールへ順次搬送される。ＩＲＡＭＣ層及びＰＲＡＩ層についても、ＢＣＴ層等と同様に入れ替え搬送を行うことが可能であるが、これらの層における入れ替え搬送を行うか否かの決定が、各層について算出される時間のパラメータであるブロックサイクルタイム（ブロックＣＴと略称する）に基づいて行われる。なお、入れ替え搬送が行われることは、搬送機構が層内の各モジュールを繰り返しサイクリックに移動する搬送（サイクリック搬送）を可能にする。サイクリック搬送が行われることで、層内における搬送機構の移動が抑制されて、ウエハＷが効率良く搬送されることになる。
以下、上記のブロックＣＴについて説明する。各キャリアＣのウエハＷのロットにはプロセスジョブ（ＰＪ）が対応付けられており、ＰＪはウエハＷに対して行う処理レシピを指定する。その処理レシピから、各処理モジュールについて、「ウエハＷの処理時間」＋「処理の前後に必要な時間」＝「モジュールにおいて必要なウエハＷの滞在時間（ＭＵＴ：Module Using Time）」が算出される。さらに、搬送経路において同じステップにおける処理モジュールのＭＵＴを、使用可能な処理モジュールの合計数で除した値が、ＭＵＴサイクルタイム（ＭＵＴＣＴ）として算出される。ＭＵＴＣＴの算出例を示すと、単位ブロックＥ１、Ｅ２にＢＣＴが３つずつ、計６つ設けられるが、それら全てのＢＣＴが使用可能であったとする。そして、このＢＣＴのＭＵＴが６６．０秒であったとすると、このＢＣＴのＭＵＴＣＴは、６６．０秒／６＝１１．０秒である。
そして、層毎にこのＭＵＴＣＴの最大値が決定される。ＢＣＴ層においては、上記のようにＴＲＳ３→ＣＷＨ→ＳＣＰＬ１→ＢＣＴ→ＴＲＳ４の順でウエハＷが搬送され、層内における処理モジュールはＣＷＨ、ＳＣＰＬ１、ＢＣＴである。従ってこれらの処理モジュールについて算出されるＭＵＴＣＴのうちの最大値が決定される。例えば上記のＢＣＴのＭＵＴＣＴ＝１１.０秒が最大値として決定されたとする。これは、後述するウエハＷの搬送時間であるアームサイクルタイムを考慮しないとすると、ＢＣＴ層におけるウエハＷの処理が、ＢＣＴにより律速されるということである。
続いて、アーム工程数について説明する。このアーム工程数とは、層の入口から出口までに搬送機構（搬送アーム）がウエハＷを何回搬送するかという工程数である。ＢＣＴ層では上記したように５つのモジュール間でウエハＷが搬送されるので、アーム工程数はこれらのモジュール間の数である４となる。１つのアーム工程に要する設定時間は予め決められており、例えば３．７秒とする。そして、アームサイクルタイム（ＡＣＴ）＝アーム工程数×設定時間÷同じ処理を行う層の数である。ＢＣＴ層については単位ブロックＥ１、Ｅ２に夫々設けられていてそれらが同じ処理を行うので、同じ処理を行う層の数は２つである。従って、ＡＣＴ＝４×３．７÷２＝７．４秒である。
ＢＣＴ層においてＭＵＴＣＴの最大値とＡＣＴとを比較すると、ＭＵＴＣＴの最大値である１１．０秒の方が、ＡＣＴの７．４秒よりも大きい。それ故に、ＢＣＴ層において生産性の律速となるのは、搬送機構の動作ではなく、ＢＣＴにおける処理である。このように層において、ＭＵＴＣＴの最大値とＡＣＴとを比較して、大きい方を上記のブロックＣＴとする。このように算出されるブロックＣＴは、層において１サイクル分の搬送に要する時間、即ち、搬送機構が受け持つ各モジュール間の搬送を１回ずつ行うために必要な時間であり、後段の層へとウエハＷを搬送する予想の時間間隔に相当する。なお、上記のようにブロックＣＴの算出には処理モジュールの処理時間が用いられるが、露光機ＥＩＦの処理時間については、制御部１０が露光機ＥＩＦからのウエハＷの搬出間隔についての情報を取得することで決定する。
図７はウエハＷの搬送経路順に各層を並べ、各層の下側には算出されるブロックＣＴ（単位：秒）を示している。なお、このブロックＣＴの数値は、後に説明する搬送制御の理解を補助するために記載しており、実際の数値とは必ずしも一致しない。ＢＣＴ層のブロックＣＴとしては、上記のブロックＣＴの算出方法の説明で示した値とは異なる値を示している。なお例えばＭＰＲＡ層、ＩＲＡＭＣ層などについてはウエハＷが複数回通過する。ブロックＣＴは上記のように算出及び定義されるので、同じ層であればブロックＣＴは同じであり、図中の各段の同じ層には同じ値のブロックＣＴが記載されている。この図７に示すようにブロックＣＴが算出されるとした場合における搬送機構ＩＲＡＭＣによる搬送について、図８～図１６の模式図を参照して説明する。これらの模式図では、インターフェイスブロックＤ４内のモジュールを、ウエハＷの搬送順に従って縦方向に並べて示している。
搬送機構ＩＲＡＭＣについては図６、図７に示すように、搬送経路において受け渡しモジュールＴＲＳ６→バッファモジュールＳＢＵ（第２の区間）、受け渡しモジュールＴＲＳ９→洗浄モジュールＰＩＲ→受け渡しモジュールＴＲＳ１０（第１の区間）の搬送に共用される共用搬送機構である。ＰＩＲは一の処理モジュールに相当し、ＴＲＳ１０、ＳＢＵ、ＴＲＳ９は第１の中継モジュール、第２の中継モジュール、第３の中継モジュールに夫々相当する。
ＰＩＲでウエハＷの処理が終了して当該ウエハＷを搬出可能になった時点で、ＴＲＳ９にウエハＷが搬送されていないものとする（図８）。このとき搬送機構ＩＲＡＭＣは、ＰＩＲ→ＴＲＳ１０のウエハＷの搬送について待ち合わせる。この待ち合わせを行う時間の上限（待ち合わせ時間）が、上記のブロックＣＴから決められる。より具体的には、待ち合わせを行う層よりも搬送経路において前段の各層のブロックＣＴに基づいて決められる。なお、搬送経路上に同じ層が複数有る場合、待ち合わせを行う層とはそのように待ち合わせを行うステップにおける層である。つまり、ウエハＷはＩＲＡＭＣ層を２回通過するが、２回目に通過するＩＲＡＭＣ層が待ち合わせを行う層に該当する。
図７に示したように待ち合わせを行うＩＲＡＭＣ層よりも前段には、ＣＲＡ層、ＭＲＡ層、ＭＰＲＡ層、ＢＣＴ層、ＭＰＲＡ層、ＣＯＴ／ＩＴＣ層、ＩＲＡＭＣ層、ＩＲＡＭＢ層、ＰＲＡＩ層、ＩＲＡＩ層が有る。そしてブロックＣＴについて、ＣＲＡ層、ＭＲＡ層、ＭＰＲＡ層、ＢＣＴ層、ＣＯＴ／ＩＴＣ層、ＩＲＡＭＣ層、ＩＲＡＭＢ層、ＰＲＡＩ層、ＩＲＡＩ層で夫々７．５秒、３．７秒、６．６秒、９．９秒、７．２秒、８．９秒、７．４秒、９．０秒、１０．０秒である。従って、この中での最大値はＩＲＡＩ層の１０．０秒である。ブロックＣＴは既述のように各層で１サイクルの搬送が行われる時間であるため、通常であれば１０．０秒間隔でウエハＷがＩＲＡＭＣ層に搬送されることになる。従って、待ち合わせ時間が１０秒として決定される。即ち、ＰＩＲからウエハＷを搬送可能になった時点から、最大１０．０秒の待ち合わせが行われるように設定される。
この１０．０秒の待ち合わせ時間内にＩＲＡＩ層からウエハＷがＴＲＳ９に搬送されると（図９）、搬送機構ＩＲＡＭＣは入れ替え搬送を行う。つまりＴＲＳ９のウエハＷを受け取り（図１０）、ＰＩＲでウエハＷを入れ替え、当該ＰＩＲで処理済みのウエハＷをＴＲＳ１０に搬送する（図１１）。一方、１０．０秒の待ち合わせ時間を経過してもウエハＷがＴＲＳ９に搬送されない場合、搬送機構ＩＲＡＭＣが搬送可能なウエハＷが有るか（搬送元にウエハＷが有って搬送先のモジュールが空いているか）判定される。つまりＴＲＳ６→ＳＢＵ及びＰＩＲ→ＴＲＳ１０について搬送が可能か判定され、ＰＩＲ→ＴＲＳ１０についてのみ搬送が可能である場合、その搬送が行われる。即ち、搬送を待ち合わせたＰＩＲのウエハＷが、ＴＲＳ１０に搬送される（図１２）。
一方、上記の待ち合わせ時間を経過したときに、ＴＲＳ６→ＳＢＵ、及びＰＩＲ→ＴＲＳ１０について、いずれも搬送可能と判定されたとする。その場合、搬送機構ＩＲＡＭＣによりウエハＷが搬送される中継モジュールから搬送経路の下流側に見て、直近の処理モジュールの直前の中継モジュールまでの各区間にウエハＷが何枚存在するかが判定される。
このようにウエハＷの枚数についての判定が行われる区間（枚数判定区間とする）についてより具体的に説明する。搬送機構ＩＲＡＭＣによって中継モジュールであるＳＢＵにウエハＷが搬送される。このＳＢＵから下流側に見て、直近の処理モジュールはＢＳＴである（図６参照）。ＢＳＴとＳＢＵとの間には、中継モジュールとしてＰＲＡＩ層に含まれるＴＲＳ７が存在する。そのためＳＢＵ～ＴＲＳ７が枚数判定区間の一つであり、図１３中に点線で囲んで４１として示している。また、ＩＲＡＭＣによってＴＲＳ１０にウエハＷが搬送されるので、このＴＲＳ１０が枚数判定区間に含まれる。そして、このＴＲＳ１０から下流側に見ると、すぐ次のモジュールが処理モジュールであるＰＥＢであるため（図６参照）、ＴＲＳ１０の下流側には判定対象のモジュールは無い。従ってＴＲＳ１０一つのみが、もう一つの枚数判定区間をなしており、図１３中に点線で囲んで４２として示している。これらの枚数判定区間４１、４２の間で存在するウエハＷの枚数が比較され、いずれの枚数判定区間でウエハＷが最も少ないかが判定される。そして、ウエハＷ枚数がより少ない枚数判定区間のモジュールへの搬送が行われるように、搬送機構ＩＲＡＭＣが動作する。
図１３に示す例では、１０秒の待ち合わせ時間が経過したときにＳＢＵには３枚、搬送機構ＩＲＡＭＢによりＳＢＵからＴＲＳ７へ搬送中のウエハＷが１枚、ＴＲＳ７には０枚のウエハＷが存在している。従って枚数判定区間４１には、計４枚のウエハＷが存在している。一方で、枚数判定区間４２であるＴＲＳ１０には、ウエハＷが１枚のみ存在している。従って、ウエハＷの枚数について、ＳＢＵ～ＴＲＳ７（４枚）＞ＴＲＳ１０（１枚）であり、枚数判定区間４２（ＴＲＳ１０）の方が少ない。従って、ＩＲＡＭＣはＰＩＲ→ＴＲＳ１０の搬送を行う（図１４）。
図１３、図１４で示したように搬送機構ＩＲＡＭＣがウエハＷを搬送する理由を、以下に述べる。搬送経路において或る中継モジュールから下流側に見て直近の処理モジュールの直前の中継モジュールまでにウエハＷが溜まっているということは、或る中継モジュールにウエハＷを搬送したとしても、当該処理モジュールへ搬送される先発のウエハＷが有るということになる。その先発ウエハＷが多い場合には、或る中継モジュールから下流に向けてウエハＷが搬送されても、当該ウエハＷが上記の処理モジュールで処理されるまでには時間がかかることになる。それとは反対に、その先発ウエハＷが少ない場合には、処理モジュールに搬送されるウエハＷの間隔が空いてしまうおそれが生じ、装置の生産性を落としてしまうことになる。つまり、各処理モジュールに向けて各々適正な枚数のウエハＷが供給されるように、搬送機構ＩＲＡＭＣが搬送経路中のいずれのステップのウエハＷの搬送を行うかが選択される。
ところで、図１３で述べた枚数判定区間４１、４２間でウエハＷの枚数を比較した結果、同数であったとする。その場合にはＴＲＳ６→ＳＢＵ、ＴＲＳ９→ＰＩＲ→ＴＲＳ１０の各々の区間について、搬送元である中継モジュールの空きスロット（ウエハＷが搬送されていないスロット）の数が比較される。つまり、ＴＲＳ６及びＴＲＳ９の各々の空きスロット数が比較され、空きスロットの数がより少ないモジュールから搬送機構ＩＲＡＭＣがウエハＷを受け取り、下流側へ搬送する。
具体的には例えばＳＢＵ～ＴＲＳ７（＝枚数判定区間４１）、ＴＲＳ１０（＝枚数判定区間４２）に存在するウエハＷが夫々１枚と、同数であると判定されたとする。その場合に上記のＴＲＳ６、ＴＲＳ９間での空きスロット数の比較が行われる。図１５の例では各ＴＲＳのスロットの数が３であるとし、ＴＲＳ６には１枚、ＴＲＳ９には０枚ウエハＷが搬入されているものとして示している。従って、空きスロット（図１５中点線で表示）の数についてはＴＲＳ９よりもＴＲＳ６の方が少ないので、搬送機構ＩＲＡＭＣはＴＲＳ６→ＳＢＵの搬送を行う（図１６）。或るモジュールについて搬送待ちのウエハＷが多くなり、スロットが埋まってしまうと、そのモジュールの上流側における搬送が滞ってしまうことになる。それが防止されるように、このように搬送されるウエハＷの選択が行われる。
仮にこのように空きスロット数について比較した結果、判定対象となるＴＲＳ６、ＴＲＳ９で同数であった場合には、前回行った搬送の次のステップの搬送が行われる。即ち、ＩＲＡＭＣ層では、ＴＲＳ６→ＳＢＵ、ＴＲＳ９→ＰＩＲ、ＰＩＲ→ＴＲＳ１０についての搬送が行われるが、前回の搬送がＴＲＳ６→ＳＢＵであればＴＲＳ９→ＰＩＲ、前回の搬送がＴＲＳ９→ＰＩＲであればＰＩＲ→ＴＲＳ１０、前回の搬送がＰＩＲ→ＴＲＳ１０であればＴＲＳ６→ＳＢＵの搬送が行われるように制御される。ただし、ここまで説明してきたように現在ＴＲＳ９にはウエハＷが到達していない。そのためこのＩＲＡＭＣ層においては実際には、そのように空きスロット数が同数であった場合、前回の搬送がＰＩＲ→ＴＲＳ１０であったときに、ＴＲＳ６→ＳＢＵの搬送が今回行われるという制御についてのみ行われる。この前回行った搬送の次のステップの搬送を行うことについては、ＭＰＲＡ層における搬送の説明でも詳しく述べる。
ところで、搬送機構ＩＲＡＭＣはウエハＷを搬送中ではない場合、ＴＲＳ６にウエハＷが搬送されると、当該ウエハＷを速やかにＳＢＵに搬送する。図８で説明したようにＰＩＲからのウエハＷの搬送を待ち合わせている間においても、搬送機構ＩＲＡＭＣはＴＲＳ６にウエハＷが搬送され次第、当該ウエハＷをＳＢＵへ搬送する。これはＳＢＵに比べてウエハＷを収納可能な枚数が少ないＴＲＳ６が塞がり、当該ＴＲＳ６に後続のウエハＷを搬送することができなくなる状況が発生することを防ぐためである。
図９～図１２で述べたＰＩＲにて入れ替えを行うにあたり設定される待ち合わせ時間について補足しておく。既述のようにＰＩＲからウエハＷを搬出可能且つＴＲＳ９にウエハＷが搬送されていない状況であるときに各層のブロックＣＴから待ち合わせ時間が算出されるが、上記したように各層のブロックＣＴについては、モジュールの使用可能な数に基づいて算出される。つまり、一のＰＪのウエハＷを搬送中における待ち合わせ時間は一定では無く、各層のモジュールの状況に応じて変化する。
以上で述べたＩＲＡＭＣ層における搬送制御を行うための各種の比較、判定、決定及び演算は、既述した制御部１０により行われる。以降は、ＭＰＲＡ層、ＰＲＡＩ層で行われる搬送制御について、ＩＲＡＭＣ層における搬送との差異点を中心に順次説明するが、その搬送制御を行うにあたっての各種の判定、決定及び演算についても決定部をなす制御部１０により行われる。
ＭＰＲＡ層では、図６で示したようにウエハＷの搬送経路中における互いに離れた３つの区間、具体的にはＴＲＳ２→ＴＲＳ３、ＴＲＳ４→ＴＲＳ５、ＴＲＳ１１→ＴＲＳ１２の各々の搬送が行われる。これらの３つの区間のうち、いずれか１つの区間の搬送しか行えない場合は、その区間における搬送が行われる。一方、複数の区間での搬送が可能な場合、いずれの区間の搬送を行うかの決定が、図１３～図１６で説明したＩＲＡＭＣ層におけるＴＲＳ６→ＳＢＵ、ＰＩＲ→ＴＲＳ１０のうちのいずれの搬送を行うかという決定と同様に行われる。
そのＭＰＲＡ層における搬送の決定について、図１７、図１８を参照して具体的に述べる。先ず搬送機構ＭＰＲＡによる搬送が可能となっている中継モジュールから下流側に見て、直近の処理モジュールの直前の中継モジュールまでの各枚数判定区間にウエハＷが何枚存在するか判定される。そして、枚数がより少ない枚数判定区間の中継モジュールへ、ウエハＷが搬送される。例えばＴＲＳ２→ＴＲＳ３、ＴＲＳ４→ＴＲＳ５、ＴＲＳ１１→ＴＲＳ１２のいずれにおいてもウエハＷが搬送可能な状態になっているとする。ＴＲＳ３、ＴＲＳ５、ＴＲＳ１２のすぐ下流には、処理モジュールであるＣＷＨ、ＳＣＰＬ２、ＹＳＭが夫々設けられているため、枚数判定区間としてはＴＲＳ３、ＴＲＳ５、ＴＲＳ１２である（図１７中上段で点線の矢印で指し示している）。つまり、これらのＴＲＳ３、ＴＲＳ５、ＴＲＳ１２のうち、ウエハＷの枚数がより少ないモジュールへとウエハＷが搬送されるように決定される。図１７に示す例では、ＴＲＳ３にウエハＷが１枚、ＴＲＳ５及びＴＲＳ１２にウエハＷが２枚搬送されている。従って、ＴＲＳ３のウエハＷ枚数が最も少ないので、図１７中下段に示すようにＴＲＳ２→ＴＲＳ３の搬送が行われる。
仮に枚数判定区間におけるウエハＷの枚数を比較した結果、ＴＲＳ３、ＴＲＳ５、ＴＲＳ１２についてウエハＷの枚数が同数であったとすると、ＭＰＲＡによるこれらのモジュールへの搬送元の中継モジュールの空きスロット数が比較される。そして空きスロット数がより少ないモジュールからウエハＷが搬出されるように搬送が行われる。ＴＲＳ３、ＴＲＳ５、ＴＲＳ１２の搬送元の中継モジュールは、図１８の上段に点線の矢印で指し示すように、夫々ＴＲＳ２、ＴＲＳ４、ＴＲＳ１１である。図１８に示す例では、ＴＲＳ２に２枚、ＴＲＳ５及びＴＲＳ１２にウエハＷが１枚搬送されている。従って空きスロット数についてはＴＲＳ２が最も少ないので、図１８中下段に示すようにＴＲＳ２→ＴＲＳ３の搬送が行われる。
そして、搬送元の空きスロット数の比較の結果、同数であったとすると、前回行った搬送の次のステップの搬送が行われる。つまり前回の搬送がＴＲＳ２→ＴＲＳ３であればＴＲＳ４→ＴＲＳ５、ＴＲＳ４→ＴＲＳ５であればＴＲＳ１１→ＴＲＳ１２、ＴＲＳ１１→ＴＲＳ１２であればＴＲＳ２→ＴＲＳ３の搬送が行われる。このように次のステップの搬送を行う理由について補足しておくと、搬送元の空きスロット数について同数である場合、ウエハＷの搬送先を決定する層が、装置においてウエハＷの搬送の律速となっており、当該搬送元にウエハＷが溜まっていることが考えられる。その他、当該層において、上記したサイクリック搬送が行われていることで各搬送元の空きスロット数が互いに同じになっていることが考えられる。そのようにサイクリック搬送が行われているとした場合、このサイクリック搬送が継続して行われることが望ましいので、上記のように前回行った搬送（直前に行った搬送）の次のステップの搬送が行われる。
続いて、ＰＲＡＩ層における搬送について説明する。ＰＲＡＩ層は処理モジュールとして裏面洗浄モジュールＢＳＴを含む。このＢＳＴにおいて入れ替え搬送が行われるか否か、ＩＲＡＭ層と同様に決定される。従ってＢＳＴにおいて処理が終了した時点で、ＢＳＴの前段のＴＲＳ７（図６参照）にウエハＷが搬送されていれば、ＰＲＡＩは当該ウエハＷを受け取り、ＢＳＴでウエハＷを入れ替え、受け取ったウエハＷをＴＲＳ８に搬送する。
ＢＳＴにおいて処理が終了したときにＴＲＳ７にウエハＷが搬送されていない場合は、上記のＩＲＡＭＣ層における搬送と同様に待ち合わせ時間が設定される。この待ち合わせ時間は、ＰＲＡＩ層よりも前段の層のブロックＣＴの中で最大の時間となるように設定される。従って、図７のようにブロックＣＴが算出される場合、ＰＲＡＩ層よりも前段の層のうち最大のものは、ＢＣＴ層の９．９秒であるため、当該９．９秒が待ち合わせ時間として設定される。この待ち合わせ時間が経過するまでにウエハＷがＴＲＳ７に搬送された場合には、搬送機構ＰＲＡＩは入れ替え搬送を行う。待ち合わせ時間が経過してもウエハＷがＴＲＳ７に搬送されない場合、搬送機構ＰＲＡＩは、ＢＳＴで処理済みのウエハＷをＴＲＳ８に搬送する。つまりＢＳＴでの入れ替えが行われない。
なお、ＢＳＴにおいてＰＪの切り替わりには、上記した待ち合わせが行われない。具体的に述べると、一のＰＪのウエハＷがＢＳＴで処理を終え、次に当該ＢＳＴに搬送されるウエハＷが他のＰＪのウエハＷである場合、待ち合わせが行われずに一のＰＪのウエハＷは、搬送機構ＰＲＡＩが搬送可能となり次第、ＴＲＳ８に搬送される。これはＰＪの切り替わりにおいてＢＳＴ内の圧力が変更される場合が有り、入れ替えを行おうとすると搬送機構ＰＲＡＩがＢＳＴから一のＰＪのウエハＷを受け取った後、この圧力の変更終了まで次のＰＪのウエハＷをＢＳＴに搬送できなくなるおそれが有るためである。つまり、待ち合わせを行わないようにすることで、搬送機構ＰＲＡＩによる搬送の停止を防止している。
ＢＳＴと同様にＰＩＲについてもＰＪの切り替わり時には、上記した待ち合わせが行われない。これはＰＩＲの前段に設けられる露光機ＥＩＦで、ＰＪの切り替わり時には処理の準備（レクチル交換など）に時間を要する。つまりＰＩＲにおいて一のＰＪのウエハＷの処理した後、他のＰＪのウエハＷが搬送されるまでに比較的長い時間がかかるためである。
さらに例えばＢＳＴから見て直前の処理モジュール（即ちＷＥＳ、図６参照）にＢＳＴでの入れ替え対象となるウエハＷが到達していない場合は、当該ウエハＷがＢＳＴに到達するまで長い時間を要するため、待ち合わせが行われない。例えば同様に、ＰＩＲから見て直前の処理モジュール（即ちＥＩＦ、図６参照）にＰＩＲでの入れ替え対象となるウエハＷが到達していない場合は、当該ウエハＷがＰＩＲに到達するまで長い時間を要するため、待ち合わせが行われない。このように入れ替え対象となる処理モジュールの前段側における後続のウエハＷの搬送状況によって、待ち合わせを行うか否かを決定することができる。なお、入れ替え対象の処理モジュールの直前の処理モジュールにおけるウエハＷの到達状況に限られず、例えば入れ替え対象から２つ以上前の処理モジュールにおけるウエハＷの到達状況に基づいて待ち合わせを行うか否かが決定されてもよい。
以上に述べたように塗布、現像装置１によれば、搬送経路のうち互いに離れた区間（ステップ間）を、共通の搬送機構によりウエハＷを搬送する。そのように搬送するにあたり、この搬送機構により搬送が行われる中継モジュールから下流側に見て直近の処理モジュールの手前の中継モジュールに至るまでのウエハＷの搬送状況に基づいて、いずれの区間でウエハＷを搬送するか決定される。それにより、各区間の先にある処理モジュールへのウエハＷの搬送が遅れることが防止される。従って、塗布、現像装置１について、高いスループットを得ることができる。
ところでＩＲＡＭＣ層において、上記のようにいずれの区間でウエハＷを搬送するかを決定するにあたり、ＩＲＡＭＣ層におけるウエハＷの搬送状況だけではなく、搬送機構ＩＲＡＭＣがアクセスしない、ＰＲＡＩ層のＴＲＳ７の搬送状況についても参照される。このように搬送先の選択が行われる層におけるウエハＷの搬送状況に加えて、下流側の他の層におけるウエハＷの搬送状況も参照されて、いずれの区間でウエハＷを搬送するかが決定される。従って、上記した処理モジュールへのウエハＷの搬送の遅れをより確実に防止し、装置のスループットを高くすることができる。
また、ＩＲＡＭＣ層においてＰＩＲにて入れ替え搬送を行うことができない場合に、上記のような区間を選択しての搬送が行われる。つまり、入れ替え搬送が優先して行われる。入れ替え搬送によれば、１つのモジュールに対してウエハＷの搬出、搬入が続けて行われるため、当該入れ替え搬送が多く行われるほど、搬送機構ＩＲＡＭＣのモジュール間での移動を抑制し、搬送機構ＩＲＡＭＣの動作工程数を低減させることができる。従って、上記のように入れ替え搬送が優先して行われることで、より確実に高いスループットを得ることができる。
さらにＰＲＡＩ層及びＩＲＡＭＣ層において入れ替え搬送を行うか否かを判定するための待ち合わせ時間が設定されるが、この待ち合わせ時間は、入れ替え搬送の対象となる処理モジュールが含まれる層よりも前段の各層におけるブロックＣＴに基づいて設定される。そして、待ち合わせ時間の経過後は、入れ替え搬送を行わずに処理済みのウエハＷが処理モジュールから搬出される。従って、ＰＲＡＩ層及びＩＲＡＭＣ層の各々への搬送が遅延している場合に、搬送機構が入れ替えを行うために無駄にウエハＷを待つことが防止される。その結果として、より確実に高いスループットを得ることができる。
さらにブロックＣＴについては、既述したように各層における処理モジュールについてのＭＵＴと、使用可能な数とに基づいて算出される。従って、例えばトラブルやメンテナンスにより使用可能なモジュールの数が変化しても適正な待ち合わせ時間が設定されるため、ＰＲＡＩ層及びＩＲＡＭＣ層で入れ替え搬送の頻度が低下することを防止し、より確実に高いスループットを得ることができる。なお、待ち合わせ時間については、入れ替えを行う層の前段の各層におけるブロックＣＴの最大値そのものとすることには限られず、例えば任意の補正値を加算してもよい。
なお図１５、図１８で述べたように、上記の例では搬送機構がウエハＷを取り出す搬出元の中継モジュールの空きスロット数（搬送可能な基板の枚数）に基づいて、互いに離れた複数の区間のうちのいずれで搬送を行うかを決定しているが、そのように空きスロット数に基づいて決定することには限られない。例えば、全スロットに対するウエハＷが搬入されているスロットの割合に基づいて当該決定を行ってもよい。つまり、搬送機構による搬出元の中継モジュールにおけるウエハＷの搬送状況に基づいて、上記の決定を行うことができる。
また、上記した搬送機構による搬送が行われる中継モジュールから下流側に見て直近の処理モジュールの手前の中継モジュールに至るまでの区間のウエハＷの搬送状況に基づいて当該搬送機構が搬送するウエハＷを決定するにあたり、当該ウエハＷの搬送状況をウエハＷの枚数とすることには限られない。例えば、その区間に存在する中継モジュールの全スロットに対するウエハＷが搬入されているスロットの割合としてもよい。ただし、中継モジュール間でスロットの数は異なる場合が有る。例えば、既述したようにＳＢＵとＴＲＳとではスロットの数が異なる。従って、より確実にスループットの低下が防止されるように各区間の搬送状況を把握して搬送を行うために、当該搬送状況としてはウエハＷの枚数とすることが好ましい。
装置において搭載されるモジュールとしては上記の例に限られない。従って本開示の基板処理装置としては、塗布、現像装置１として構成されることには限られない。例えば、絶縁膜を形成する薬液を塗布するモジュール、ウエハＷを互いに貼り合わせるための接着剤を供給するモジュールなどが設けられる装置構成とされてもよい。
ところでＭＰＲＡ層及びＩＲＡＭＣ層において、既述したウエハＷの搬送状況に基づいた搬送決定を行わないものとし、ＩＲＡＭＣ層、ＰＲＡＩ層の各々でブロックＣＴに基づいた待ち合わせ時間の算出及び当該待ち合わせ時間内での入れ替え搬送については行われるものとする。その場合であっても、待ち合わせ時間が適正に設定されることによる既述した効果を得ることができ、装置のスループットを向上させることができる。
なお、今回開示された実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の特許請求の範囲及びその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよいし、互いに組み合わされてもよい。
１　　　　　　　　　塗布、現像装置
１０　　　　　　　　制御部
ＩＲＡＭＢ　　　　　搬送機構
ＩＲＡＭＣ　　　　　搬送機構
ＳＢＵ　　　　　　　バッファモジュール
ＴＲＳ１０　　　　　　　受け渡しモジュール
ＰＩＲ　　　　　　　露光後洗浄モジュール
Ｗ　　　　　　　　　ウエハ

 

Claims (11)

  1. 　基板を各々処理する複数の処理モジュールと、前記複数の処理モジュール間で当該基板を搬送するために前記基板が各々載置される複数の中継モジュールと、を含むモジュール群と、
    　前記処理モジュールへの前記基板の搬入及び搬出が共通の搬送機構で行われ、前記中継モジュールへの前記基板への搬入、搬出が互いに異なる搬送機構で行われ、前記モジュール群により構成される基板の搬送経路を順番に前記基板が搬送されるように、当該搬送経路において割り当てられた区間を各々搬送する複数の搬送機構と、
    　前記複数の搬送機構のうちの一つをなし、前記基板の搬送経路のうちの互いに離れた第１の区間及び第２の区間の搬送に共用され、前記複数の中継モジュールのうち前記第１の区間に含まれる第１の中継モジュール、前記第２の区間に含まれる第２の中継モジュールの各々に前記基板を搬送する共用搬送機構と、
    　前記第１の中継モジュール、第２の中継モジュールの各々から前記搬送経路の下流側に見て、直近の前記処理モジュールの手前の中継モジュールに至るまでの各区間における前記基板の搬送状況に基づき、前記共用搬送機構が第１の中継モジュール及び第２の中継モジュールのうちのいずれへ前記基板を搬送するかの決定を行う決定部と、
    を備える基板処理装置。
  2. 前記決定部は、前記第１の区間における前記第１の中継モジュールの上流側の中継モジュール及び前記第２の区間における前記第２の中継モジュールの上流側の中継モジュールの各々における前記基板の搬送状況に基づき、前記決定を行う請求項１記載の基板処理装置。
  3. 前記第１の中継モジュールの上流側の中継モジュール及び前記第２の中継モジュールの上流側の中継モジュールの各々における前記基板の搬送状況は、各中継モジュールに搬送可能な基板の枚数である請求項２記載の基板処理装置。
  4. 前記決定部は、前記共用搬送機構が直前に前記基板を搬送した区間に応じて、前記決定を行う請求項２記載の基板処理装置。
  5. 前記直近の前記処理モジュールの手前の中継モジュールに至るまでの各区間における前記基板の搬送状況は、当該各区間における基板の枚数である請求項１記載の基板処理装置。
  6. 前記第１の中継モジュールから前記搬送経路の下流側に見て直近の前記処理モジュールの手前の中継モジュールに至るまでの区間、あるいは前記第２の中継モジュールから前記搬送経路の下流側に見て直近の前記処理モジュールの手前の中継モジュールに至るまでの区間には、前記共用搬送機構による前記基板の搬送が行われない中継モジュールが含まれる請求項１記載の基板処理装置。
  7. 前記第１の区間は、前記第１の中継モジュールの上流側に設けられる一の処理モジュールと、当該一の処理モジュールの上流側に設けられる第３の中継モジュールと、を含み、
    前記共用搬送機構は、前記一の処理モジュールにおいて処理済みの基板と、前記第３の中継モジュールから搬出した基板との入れ替えを行うために基板を各々保持する複数の保持部を備え、
    前記決定部は、当該第１の処理モジュールから処理済みの基板を搬出可能であり、且つ前記第３の中継モジュールに基板が搬送されていない状態で前記決定を行う請求項１記載の基板処理装置。
  8. 前記決定部は、前記一の処理モジュールから処理済みの基板を搬出可能になってから、前記決定による搬送を行うまでの時間設定を行う請求項７記載の基板処理装置。
  9. 前記決定部は、
    前記搬送経路における前記第１の区間よりも前段で、搬送を受け持つ搬送機構毎に分けられる各区間について、後段の区間へと基板を搬送する予想の時間間隔を算出し、
    前記時間設定は、前記各区間の予想の時間間隔に基づいて行われる請求項８記載の基板処理装置。
  10. 前記予想の時間間隔は、一つの区間に含まれる前記処理モジュールの数と、当該処理モジュールにおいて必要な基板の滞在時間と、に基づいて算出される請求項９記載の基板処理装置。
  11. 　複数の処理モジュールで基板を各々処理する工程と、
    　前記複数の処理モジュール間で当該基板を受け渡すために複数の中継モジュールに前記基板を各々載置する工程と、
    　前記処理モジュールへの前記基板の搬入及び搬出を共通の搬送機構で行う工程と、
    　前記中継モジュールへの前記基板への搬入、搬出を互いに異なる搬送機構で行う工程と、
    前記複数の処理モジュールと前記複数の中継モジュールとからなるモジュール群により構成される基板の搬送経路について、複数の搬送機構に各々割り当てられた区間にて基板を搬送し、当該搬送経路にて順番に前記基板を搬送する工程と、
    　前記複数の搬送機構のうちの一つをなす共用搬送機構により、前記基板の搬送経路のうちの互いに離れた、前記複数の中継モジュールを構成する第１の中継モジュールを含む第１の区間、及び前記複数の中継モジュールを構成する第２の中継モジュールを含む第２の区間の搬送に共用される共用搬送機構により、前記第１の中継モジュール及び第２の中継モジュールへの搬送を行う工程と、
    　前記第１の中継モジュール、第２の中継モジュールの各々から前記搬送経路の下流側に見て、直近の前記処理モジュールの手前の中継モジュールに至るまでの各区間における前記基板の搬送状況に基づき、前記共用搬送機構が第１の中継モジュール及び第２の中継モジュールのうちのいずれへ前記基板を搬送するかを決定する工程と、
    を備える基板処理方法。

     
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