WO2021039348A1 - 半導体装置およびその製造方法 - Google Patents

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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same.
  • the patent document discloses a semiconductor device including a semiconductor layer, a crystal defect region, and an insulating layer.
  • the crystal defect region is formed in the semiconductor layer.
  • the insulating layer is formed on the semiconductor layer.
  • One embodiment of the present invention provides a semiconductor device having an insulating layer having excellent reliability and a method for manufacturing the same.
  • One embodiment of the present invention comprises a semiconductor layer, a crystal defect region formed in the semiconductor layer, and an insulator formed on the semiconductor layer and containing silicon, and the unbonded hands of silicon atoms are hydrogen.
  • a semiconductor device including an insulating layer containing a terminated Si—H bond in the insulator. According to this structure, it is possible to provide a semiconductor device having an insulating layer having excellent reliability.
  • One embodiment of the present invention includes a step of preparing a wafer, a step of forming an insulating layer made of an insulator containing silicon on the wafer, and an ion irradiation method and an electron beam irradiation method after forming the insulating layer.
  • a method for manufacturing a semiconductor device including a step of terminating. According to this manufacturing method, a semiconductor device having an insulating layer having excellent reliability can be manufactured and provided.
  • FIG. 1 is a plan view showing a semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged view of the region II shown in FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III shown in FIG.
  • FIG. 4 is an enlarged view of a main part of FIG.
  • FIG. 5A is an enlarged view of a main part showing the barrier electrode according to the first embodiment.
  • FIG. 5B is an enlarged view of a main part showing the barrier electrode according to the second embodiment.
  • FIG. 5C is an enlarged view of a main part showing the barrier electrode according to the third embodiment.
  • FIG. 5D is an enlarged view of a main part showing the barrier electrode according to the fourth embodiment.
  • FIG. 5A is an enlarged view of a main part showing the barrier electrode according to the first embodiment.
  • FIG. 5B is an enlarged view of a main part showing the barrier electrode according to the second embodiment.
  • FIG. 5C is an enlarged view of a main
  • FIG. 6A is a cross-sectional view for explaining an example of a method for manufacturing the semiconductor device shown in FIG.
  • FIG. 6B is a cross-sectional view showing a step after FIG. 6A.
  • FIG. 6C is a cross-sectional view showing a step after FIG. 6B.
  • FIG. 6D is a cross-sectional view showing the steps after FIG. 6C.
  • FIG. 6E is a cross-sectional view showing the steps after FIG. 6D.
  • FIG. 6F is a cross-sectional view showing a step after FIG. 6E.
  • FIG. 6G is a cross-sectional view showing a step after FIG. 6F.
  • FIG. 6H is a cross-sectional view showing a step after FIG. 6G.
  • FIG. 6I is a cross-sectional view showing a step after FIG. 6H.
  • FIG. 6J is a cross-sectional view showing a step after FIG. 6I.
  • FIG. 6K is a cross-sectional view showing the process after FIG. 6J.
  • FIG. 6L is a cross-sectional view showing a step after FIG. 6K.
  • FIG. 6M is a cross-sectional view showing a step after FIG. 6L.
  • FIG. 6N is a cross-sectional view showing a step after FIG. 6M.
  • FIG. 6O is a cross-sectional view showing a step after FIG. 6N.
  • FIG. 6P is a cross-sectional view showing a step after FIG. 6O.
  • FIG. 6Q is a cross-sectional view showing a step after FIG.
  • FIG. 6R is a cross-sectional view showing a step after FIG. 6Q.
  • FIG. 6S is a cross-sectional view showing a step after FIG. 6R.
  • FIG. 6T is a cross-sectional view showing a step after FIG. 6S.
  • FIG. 6U is a cross-sectional view showing a step after FIG. 6T.
  • FIG. 7 is a corresponding diagram of FIG. 2, which is an enlarged view showing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG. 9A is a cross-sectional view for explaining an example of the manufacturing method of the semiconductor device shown in FIG. 7.
  • FIG. 8 is a cross-sectional view taken along the line VIII
  • FIG. 9B is a cross-sectional view showing a step after FIG. 9A.
  • FIG. 9C is a cross-sectional view showing a step after FIG. 9B.
  • FIG. 9D is a cross-sectional view showing the steps after FIG. 9C.
  • FIG. 9E is a cross-sectional view showing a step after FIG. 9D.
  • FIG. 9F is a cross-sectional view showing a step after FIG. 9E.
  • FIG. 9G is a cross-sectional view showing a step after FIG. 9F.
  • FIG. 9H is a cross-sectional view showing a step after FIG. 9G.
  • FIG. 9I is a cross-sectional view showing a step after FIG. 9H.
  • FIG. 9J is a cross-sectional view showing a step after FIG.
  • FIG. 9I is a cross-sectional view showing the process after FIG. 9J.
  • FIG. 9L is a cross-sectional view showing the process after FIG. 9K.
  • FIG. 9M is a cross-sectional view showing a step after FIG. 9L.
  • FIG. 10 is a corresponding diagram of FIG. 3, which is a cross-sectional view showing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 11 is a corresponding diagram of FIG. 8 and is a cross-sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 1 is a plan view showing a semiconductor device 1 according to the first embodiment of the present invention.
  • FIG. 2 is an enlarged view of the region II shown in FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III shown in FIG.
  • FIG. 4 is an enlarged view of a main part of FIG.
  • the semiconductor device 1 is a semiconductor switching device including an IGBT (Insulated Gate Bipolar Transistor).
  • the semiconductor device 1 includes a semiconductor layer 2 made of silicon formed in a rectangular parallelepiped shape.
  • the semiconductor layer 2 is composed of an FZ substrate formed by the FZ (Floating Zone) method or a CZ substrate (FZ substrate in this form) formed by the CZ (Czochralski) method. It has a single-layer structure.
  • the semiconductor layer 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and four side surfaces 5A, 5B, 5C, and 5D connecting the first main surface 3 and the second main surface 4. Including.
  • the side surfaces 5A to 5D include a first side surface 5A, a second side surface 5B, a third side surface 5C, and a fourth side surface 5D.
  • the first main surface 3 and the second main surface 4 are each formed in a quadrangular shape in a plan view (hereinafter, simply referred to as "plan view") viewed from their normal direction Z.
  • the first side surface 5A and the second side surface 5B extend along the first direction X along the first main surface 3 and face the second direction Y intersecting the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend along the second direction Y and face the first direction X.
  • the second direction Y is orthogonal to the first direction X.
  • the semiconductor layer 2 includes a device region 6 and an outer region 7.
  • the device region 6 is a region in which the main part of the IGBT is formed.
  • the device region 6 is formed in the semiconductor layer 2 at intervals inward from the side surfaces 5A to 5D in a plan view.
  • the device region 6 may be formed in a rectangular shape in a plan view.
  • the outer region 7 is an region outside the device region 6.
  • the outer region 7 is formed in a strip shape along the peripheral edge of the device region 6 in a plan view.
  • the outer region 7 is formed in an annular shape (specifically, a square annular shape) surrounding the device region 6 in a plan view.
  • the semiconductor device 1 includes an n-type (first conductive type) drift region 10 that forms a surface layer portion of the semiconductor layer 2.
  • the drift region 10 is formed by using an FZ substrate. That is, the drift region 10 is formed in the semiconductor layer 2 over the entire region other than the other semiconductor regions.
  • the concentration of n-type impurities in the drift region 10 may be 1.0 ⁇ 10 13 cm -3 or more and 1.0 ⁇ 10 15 cm -3 or less.
  • the semiconductor device 1 includes an n + type buffer region 11 formed on the surface layer portion of the second main surface 4 of the semiconductor layer 2.
  • the buffer area 11 may be referred to as a field stop area.
  • the buffer region is formed for one purpose of suppressing the expansion of the depletion layer during the turn-off operation.
  • the buffer region 11 may be formed over the entire surface layer portion of the second main surface 4.
  • the buffer region 11 has an n-type impurity concentration that exceeds the n-type impurity concentration of the drift region 10.
  • the concentration of n-type impurities in the buffer region 11 may be 1.0 ⁇ 10 14 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the semiconductor device 1 includes a p + type (second conductive type) collector region 12 formed on the surface layer portion of the second main surface 4 of the semiconductor layer 2.
  • the collector region 12 is formed in the buffer region 11 on the surface layer portion on the second main surface 4 side.
  • the collector region 12 may be formed over the entire surface layer portion of the second main surface 4.
  • the concentration of p-type impurities in the collector region 12 may be 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the semiconductor device 1 includes a crystal defect region 13 formed in the semiconductor layer 2.
  • the crystal defect region 13 is shown by hatching.
  • the plurality of crystal defect regions 13 are formed in regions on the second main surface 4 side with respect to the first main surface 3. Specifically, the plurality of crystal defect regions 13 are formed in a region between the first main surface 3 and the buffer region 11.
  • the plurality of crystal defect regions 13 are formed at intervals in the normal direction Z, and extend in a planar or layered direction in a direction parallel to the first main surface 3.
  • a plurality of (three layers in this form) crystal defect regions 13 are formed in the semiconductor layer 2.
  • the number of crystal defect regions 13 is arbitrary. Only one layer may be formed in the semiconductor layer 2 or four or more layers may be formed in the crystal defect region 13.
  • a plurality of crystal defect regions 13 do not necessarily have to be formed at intervals, and may be uniformly introduced into a predetermined thickness range of the semiconductor layer 2.
  • the plurality of crystal defect regions 13 include voids introduced into the semiconductor layer 2. That is, the crystal defect region 13 is composed of a region in which the crystal structure of the semiconductor layer 2 is modified by voids. Voids include point defects, vacancies and the like. The plurality of crystal defect regions 13 are formed as n-type impurity regions containing voids and protons in this form.
  • the plurality of crystal defect regions 13 are specifically formed as n-type impurity regions containing VOH defects composed of voids (V), oxygen (O) and hydrogen (H).
  • the void is introduced into the semiconductor layer 2 by at least one of an electron beam irradiation method and an ion irradiation method. Oxygen is mixed or introduced into the semiconductor layer 2 during production. Protons are introduced into the semiconductor layer 2 by the ion irradiation method.
  • the VOH defect is formed by heat-treating the semiconductor layer 2 in which void (V), oxygen (O) and hydrogen (H) have been introduced.
  • the VOH defect functions as a donor (n-type impurity region) that supplies electrons.
  • the density of VOH defects in each crystal defect region 13 may be 1 ⁇ 10 12 cm -3 or more and 1 ⁇ 10 16 cm -3 .
  • the n-type impurity concentration in each crystal defect region 13 exceeds the n-type impurity concentration in the drift region 10.
  • the plurality of crystal defect regions 13 function as at least one of a lifetime killer region, a buffer region, and a field stop region.
  • the plurality of crystal defect regions 13 are formed as lifetime killer regions in this form.
  • the lifetime killer region is formed for one purpose of shortening the turn-off time during the turn-off operation.
  • the semiconductor device 1 includes a p-shaped body region 14 formed on the surface layer portion of the first main surface 3 of the semiconductor layer 2 in the device region 6.
  • the p-type impurity concentration in the body region 14 may be 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the body region 14 faces the crystal defect region 13 with the drift region 10 in between in the normal direction Z.
  • the body region 14 defines the device region 6 in this form.
  • the semiconductor device 1 includes a plurality of trench gate structures 20 formed on the first main surface 3 of the semiconductor layer 2 in the device region 6.
  • the plurality of trench gate structures 20 are each formed in a band shape extending in the first direction X, and are formed at intervals along the second direction Y. As a result, the plurality of trench gate structures 20 are formed in a striped shape extending in the first direction X in a plan view.
  • the plurality of trench gate structures 20 face the crystal defect region 13 with the drift region 10 interposed therebetween in the normal direction Z.
  • each trench gate structure 20 includes a gate trench 21 (trench), a gate insulating layer 22 (insulating layer), and a gate electrode 23 (electrode).
  • the gate trench 21 is formed by digging the first main surface 3 toward the second main surface 4.
  • the gate trench 21 penetrates the body region 14 and reaches the drift region 10.
  • the gate trench 21 is formed at intervals from the plurality of crystal defect regions 13 on the first main surface 3 side.
  • the gate trench 21 includes a side wall and a bottom wall.
  • the side wall of the gate trench 21 exposes the drift region 10 and the body region 14.
  • the bottom wall of the gate trench 21 exposes the drift region 10.
  • the gate trench 21 includes the first trench portion 24 and the second trench portion 25.
  • the first trench portion 24 has a relatively wide opening width and is formed on the opening side of the gate trench 21.
  • the first trench portion 24 is located in a region on the first main surface 3 side with respect to the bottom portion of the body region 14.
  • the second trench portion 25 has an opening width smaller than the opening width of the first trench portion 24, and reaches the drift region 10 from the first trench portion 24 across the bottom portion of the body region 14.
  • the depth of the second trench portion 25 exceeds the depth of the first trench portion 24.
  • the gate insulating layer 22 is formed in a film shape along the inner wall of the gate trench 21.
  • the gate insulating layer 22 partitions the recess space in the gate trench 21.
  • the gate insulating layer 22 integrally includes a first portion 26, a second portion 27, and a third portion 28.
  • the first portion 26 covers the first trench portion 24.
  • the second portion 27 is integrated with the first portion 26 and covers the second trench portion 25.
  • the third portion 28 is integrated with the first portion 26 and is drawn out onto the first main surface 3 via the opening edge of the gate trench 21.
  • the first portion 26 is formed as a thick film portion having a thickness exceeding the thickness of the second portion 27. The first portion 26 relaxes the electric field at the opening edge of the gate trench 21.
  • the gate insulating layer 22 is made of an insulator containing silicon.
  • the gate insulating layer 22 preferably contains at least one of a SiO 2 layer, a SiN layer, a SION layer, an HfSiO layer, and an HfSiON layer.
  • the gate insulating layer 22 may have a single-layer structure including a SiO 2 layer, a SiN layer, a SION layer, an HfSiO layer, or an HfSiON layer.
  • the gate insulating layer 22 may have a laminated structure in which at least two layers of the SiO 2 layer, the SiN layer, the SION layer, the HfSiO layer, and the HfSiON layer are laminated in any order. In this form, the gate insulating layer 22 has a single-layer structure composed of two SiO layers.
  • the gate insulating layer 22 contains a Si—H bond in which the unbonded hands of silicon atoms are hydrogen-terminated by hydrogen ions inside the insulator.
  • the gate insulating layer 22 preferably has an outer surface containing a Si—H bond in which unbonded silicon atoms are hydrogen-terminated by hydrogen ions.
  • the Si—H bond in the gate insulating layer 22 is formed by introducing hydrogen ions into the gate insulating layer 22 by a hydrogen annealing treatment method.
  • the thickness of the gate insulating layer 22 may be 10 nm or more and 1000 nm or less.
  • the thickness of the gate insulating layer 22 is 10 nm or more and 50 nm or less, 50 nm or more and 100 nm or less, 100 nm or more and 150 nm or less, 150 nm or more and 200 nm or less, 200 nm or more and 400 nm or less, 400 nm or more and 600 nm or less, 600 nm or more and 800 nm or less, or 800 nm or more and 1000 nm or less. It may be.
  • the thickness of the gate insulating layer 22 is preferably 20 nm or more and 200 nm or less.
  • the semiconductor device 1 includes an interface region 29 in the semiconductor layer 2 covered with the gate insulating layer 22.
  • the interface region 29 preferably has a Si—H bond in which the unbonded hands of silicon atoms in the semiconductor layer 2 are hydrogen-terminated by hydrogen ions.
  • the Si—H bond in the interface region 29 is formed by the same method as the Si—H bond in the gate insulating layer 22.
  • the gate electrode 23 is embedded in the gate trench 21 with the gate insulating layer 22 interposed therebetween. Specifically, the gate electrode 23 is embedded in the recess space partitioned in the gate trench 21 by the gate insulating layer 22.
  • the gate electrode 23 has an exposed surface exposed from the gate trench 21.
  • the exposed surface of the gate electrode 23 may be located on the bottom wall side of the gate trench 21 with respect to the first main surface 3.
  • the exposed surface of the gate electrode 23 may have a recess toward the bottom wall of the gate trench 21.
  • the gate electrode 23 is made of an electrode material that allows hydrogen ions to pass through.
  • the gate electrode 23 may be made of polysilicon whose conductivity is imparted by n-type impurities or p-type impurities.
  • the gate electrode 23 is preferably made of n-type polysilicon.
  • the semiconductor device 1 includes a plurality of n + type emitter regions 31 formed on the surface layer portion of the body region 14.
  • the n-type impurity concentration in the emitter region 31 exceeds the n-type impurity concentration in the drift region 10.
  • the concentration of n-type impurities in the emitter region 31 may be 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the plurality of emitter regions 31 are each formed in the region between the plurality of gate trenches 21 adjacent to each other in the surface layer portion of the body region 14.
  • the bottom portion of each emitter region 31 is located in a region on the first main surface 3 side with respect to the bottom portion of the body region 14.
  • Each emitter region 31 covers the side wall of the gate trench 21 and faces the gate electrode 23 with the gate insulating layer 22 interposed therebetween. Specifically, each emitter region 31 covers the first trench portion 24 and the second trench portion 25 of the gate trench 21, and the gate electrode 23 sandwiches the first portion 26 and the second portion 27 of the gate insulating layer 22. Facing.
  • the emitter region 31 defines the channel region of the IGBT in the body region 14 with the drift region 10. The channel region is formed in the body region 14 along the gate insulating layer 22.
  • the semiconductor device 1 includes a contact hole 32 formed on the side of the gate trench 21 at a distance from the gate trench 21 on the first main surface 3 of the semiconductor layer 2.
  • a plurality of contact holes 32 are formed on both sides of the gate trench 21.
  • the plurality of contact holes 32 are formed in the region between the plurality of gate trenches 21 adjacent to each other.
  • Each contact hole 32 may be formed in a strip shape extending along the gate trench 21 in a plan view. Each contact hole 32 penetrates the bottom of the emitter region 31 and reaches the body region 14. The bottom wall of each contact hole 32 is located in the region between the bottom of the body region 14 and the bottom of the emitter region 31.
  • the semiconductor device 1 includes a p + type contact region 33 formed in a region along the contact hole 32 in the surface layer portion of the body region 14.
  • the plurality of contact regions 33 are formed along the corresponding contact holes 32.
  • the p-type impurity concentration in the contact region 33 exceeds the p-type impurity concentration in the body region 14.
  • the p-type impurity concentration in the contact region 33 may be 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • the contact area 33 covers the bottom wall of the corresponding contact hole 32.
  • the contact region 33 may cover the side wall of the corresponding contact hole 32.
  • the bottom of the contact region 33 is located in the region between the bottom of the body region 14 and the bottom of the emitter region 31.
  • the semiconductor device 1 includes a silicide layer 34 formed in a region along the wall surface of the contact hole 32 in the surface layer portion of the body region 14.
  • the plurality of silicide layers 34 are formed along the wall surface of the corresponding contact hole 32.
  • the silicide layer 34 is formed over the entire wall surface of the corresponding contact hole 32.
  • Each silicide layer 34 is electrically connected to the corresponding emitter region 31 and contact region 33. Specifically, each silicid layer 34 forms ohmic contact with the corresponding emitter region 31 and the contact region 33.
  • the silicide layer 34 contains an electrode material that occludes hydrogen ions.
  • the silicide layer 34 is made of Ti ceiling in this form.
  • the semiconductor device 1 includes an intermediate insulating layer 41 that covers the first main surface 3 of the semiconductor layer 2.
  • the intermediate insulating layer 41 is also referred to as an interlayer insulating layer.
  • the intermediate insulating layer 41 collectively covers a plurality of trench gate structures 20. That is, the intermediate insulating layer 41 collectively covers the gate trench 21, the gate insulating layer 22, and the gate electrode 23.
  • the intermediate insulating layer 41 is made of an insulator through which hydrogen ions pass.
  • the intermediate insulating layer 41 may have a single-layer structure or a laminated structure including either one or both of the SiO 2 layer and the SiN layer.
  • the intermediate insulating layer 41 may have a laminated structure including a plurality of SiO 2 layers.
  • the intermediate insulating layer 41 may include at least one of a USG (Undoped Silicate Glass) layer, a PSG (Phosphor Silicate Glass) layer and a BPSG (Boron Phosphor Silicate Glass) layer as an example of the SiO 2 layer.
  • the intermediate insulating layer 41 may contain a Si—H bond in which the unbonded hands of silicon atoms are hydrogen-terminated by hydrogen ions.
  • the intermediate insulating layer 41 may have an outer surface containing a Si—H bond in which the unbonded hands of silicon atoms are hydrogen-terminated by hydrogen ions.
  • the intermediate insulating layer 41 includes a plurality of contact openings 42.
  • the plurality of contact openings 42 include a plurality of contact openings 42 that expose the gate electrode 23.
  • the plurality of contact openings 42 include a plurality of contact openings 42 communicating with each of the plurality of contact holes 32.
  • the contact opening 42 communicating with the contact hole 32 is formed in a band shape extending along the contact hole 32 in a plan view.
  • the semiconductor device 1 includes a collector electrode 46 formed on the second main surface 4 of the semiconductor layer 2.
  • the collector electrode 46 is electrically connected to the collector region 12.
  • the collector electrode 46 forms ohmic contact with the collector region 12.
  • the collector electrode 46 may include at least one of a Ti layer, a Ni layer, a Pd layer, an Au layer, an Ag layer and an Al layer.
  • the collector electrode 46 preferably includes a Ti layer as an ohmic electrode.
  • the collector electrode 46 may have a single-layer structure composed of a Ti layer, a Ni layer, a Pd layer, an Au layer, an Ag layer or an Al layer.
  • the collector electrode 46 may have a laminated structure in which at least two of the Ti layer, Ni layer, Pd layer, Au layer, Ag layer and Al layer are laminated in any order.
  • the collector electrode 46 may have a laminated structure including, for example, a Ti layer, a Ni layer, a Pd layer, an Au layer, and an Ag layer laminated in this order from the second main surface 4 side.
  • the semiconductor device 1 includes a gate main surface electrode 47 formed on the intermediate insulating layer 41.
  • the gate main surface electrode 47 is formed on the device region 6.
  • the gate main surface electrode 47 includes a gate pad 48 and a gate finger 49.
  • the gate pad 48 is formed along a region along the central portion of the first side surface 5A in a plan view.
  • the gate pad 48 may be formed in a region along a corner portion connecting any two of the side surfaces 5A to 5D in a plan view.
  • the gate pad 48 may be formed in a rectangular shape in a plan view.
  • the gate finger 49 is pulled out from the gate pad 48 and extends in a band shape along the peripheral edge of the device region 6.
  • the gate finger 49 extends along the first side surface 5A, the third side surface 5C, and the fourth side surface 5D, and partitions the inside of the device region 6 from three directions.
  • the gate finger 49 enters the corresponding plurality of contact openings 42 from above the intermediate insulating layer 41.
  • the gate finger 49 is electrically connected to the gate electrode 23 within the corresponding contact opening 42.
  • the gate voltage applied to the gate pad 48 is transmitted to the gate electrode 23 via the gate finger 49.
  • the semiconductor device 1 includes an emitter main surface electrode 50 formed on the intermediate insulating layer 41 at a distance from the gate main surface electrode 47.
  • the emitter main surface electrode 50 is formed on the device region 6.
  • the emitter main surface electrode 50 covers a region defined by the gate main surface electrode 47 on the device region 6.
  • the emitter main surface electrode 50 enters the contact hole 32 from above the intermediate insulating layer 41 through the corresponding contact opening 42.
  • the emitter main surface electrode 50 is electrically connected to the body region 14, the emitter region 31, and the contact region 33 in the contact hole 32.
  • the emitter voltage applied to the emitter main surface electrode 50 is transmitted to the body region 14, the emitter region 31 and the contact region 33 via the emitter main surface electrode 50.
  • the emitter main surface electrode 50 specifically has a laminated structure including a barrier electrode 51 and a main electrode 52 laminated in this order from the intermediate insulating layer 41 side.
  • the gate main surface electrode 47 also has a laminated structure including the barrier electrode 51 and the main electrode 52.
  • the structure of the emitter main surface electrode 50 will be described, and the description of the structure of the gate main surface electrode 47 will be omitted.
  • the barrier electrode 51 is formed in a film shape along the main surface of the intermediate insulating layer 41, the inner wall of the contact opening 42, and the inner wall of the contact hole 32.
  • the barrier electrode 51 partitions the recess space in the contact opening 42 and the contact hole 32.
  • the barrier electrode 51 is electrically connected to the silicide layer 34 in the contact hole 32.
  • the barrier electrode 51 contains an electrode material that occludes hydrogen ions.
  • the barrier electrode 51 contains hydrogen ions inside.
  • the barrier electrode 51 contains Ti (titanium) as an example of an electrode material that occludes hydrogen ions.
  • the barrier electrode 51 has an opening 53 that exposes at least one of a part of the intermediate insulating layer 41 and a part of the semiconductor layer 2.
  • the barrier electrode 51 has a plurality of openings 53 in this form. In this form, each opening 53 exposes a part of the intermediate insulating layer 41. Each opening 53 forms an introduction path for hydrogen ions.
  • each opening 53 overlaps the first main surface 3 in a plan view. It is particularly preferable that each opening 53 overlaps at least one of the gate trench 21, the gate insulating layer 22, and the gate electrode 23 in a plan view. It is most preferable that each opening 53 overlaps all of the gate trench 21, the gate insulating layer 22, and the gate electrode 23 in a plan view. That is, it is preferable that each opening 53 overlaps each trench gate structure 20 in a plan view.
  • each opening 53 is formed in a band shape extending along the gate trench 21 in a plan view.
  • the plurality of openings 53 may be formed at intervals so as to overlap one gate trench 21 in a plan view. It is preferable that each opening 53 has a width W2 smaller than the opening width W1 of the gate trench 21.
  • Each opening 53 is preferably located within a region surrounded by the side walls of the gate trench 21 in plan view.
  • Each opening 53 overlaps the gate trench 21 in a plan view.
  • Each opening 53 may have a width W2 equal to or greater than the opening width W1 of the gate trench 21.
  • Each opening 53 may be formed so as to surround the gate trench 21 in a plan view.
  • the main electrode 52 is formed on the barrier electrode 51.
  • the main electrode 52 contains an electrode material through which hydrogen ions pass.
  • the main electrode 52 may include at least one of a pure Al layer (a layer containing Al having a purity of 99% or more), an AlSi layer, an AlCu layer, and an AlSiCu layer.
  • the main electrode 52 covers the barrier electrode 51 by filling the recess space partitioned by the barrier electrode 51 in the contact opening 42 and the contact hole 32.
  • the main electrode 52 is in contact with a part of the intermediate insulating layer 41 or a part of the semiconductor layer 2 in the opening 53 of the barrier electrode 51.
  • the main electrode 52 has an embedded portion 54 that enters the opening 53 of the barrier electrode 51 and is connected to the intermediate insulating layer 41.
  • the embedded portion 54 of the main electrode 52 is formed in a shape corresponding to the opening 53 of the barrier electrode 51.
  • the barrier electrode 51 can take various forms shown in FIGS. 5A to 5D.
  • 5A to 5D are examples of a form of the barrier electrode 51 including an electrode material that occludes hydrogen ions.
  • the barrier electrode 51 may take a form other than those in FIGS. 5A to 5D as long as it contains an electrode material that occludes hydrogen ions.
  • FIG. 5A is an enlarged view of a main part showing the barrier electrode 51 according to the first embodiment.
  • the barrier electrode 51 has a laminated structure including a Ti layer 61, a TiN layer 62, and a Ti layer 63 laminated in this order from the intermediate insulating layer 41 side.
  • the Ti layer 63 may be a TiAl layer alloyed with a part of the main electrode 52.
  • FIG. 5B is an enlarged view of a main part showing the barrier electrode 51 according to the second embodiment.
  • the barrier electrode 51 has a laminated structure including a Ti layer 61 and a TiN layer 62 laminated in this order from the intermediate insulating layer 41 side.
  • FIG. 5C is an enlarged view of a main part showing the barrier electrode 51 according to the third embodiment.
  • the barrier electrode 51 has a laminated structure including a Ti layer 61, a TiN layer 62, a Ti layer 63, and a W layer 64 laminated in this order from the intermediate insulating layer 41 side.
  • FIG. 5D is an enlarged view of a main part showing the barrier electrode 51 according to the fourth embodiment.
  • the barrier electrode 51 has a laminated structure including a Ti layer 61, a TiN layer 62, and a W layer 64 laminated in this order from the intermediate insulating layer 41 side.
  • the semiconductor device 1 includes the semiconductor layer 2, the crystal defect region 13, and the gate insulating layer 22.
  • the crystal defect region 13 is formed in the semiconductor layer 2.
  • the gate insulating layer 22 is made of an insulator containing silicon, and contains a Si—H bond in which the unbonded hands of silicon atoms are hydrogen-terminated by hydrogen ions.
  • the unbonded hands of silicon atoms function as charge traps. Therefore, the insulating characteristics of the gate insulating layer 22 fluctuate with time.
  • the gate threshold voltage fluctuates with time due to the deterioration of the gate insulating layer 22 with time.
  • the unbonded hands of silicon atoms in the gate insulating layer 22 are hydrogen-terminated by hydrogen ions.
  • the charge traps in the gate insulating layer 22 can be reduced, so that the deterioration of the insulating characteristics with time can be suppressed. Therefore, it is possible to provide the semiconductor device 1 provided with the gate insulating layer 22 having excellent reliability.
  • the semiconductor device 1 includes an interface region 29 in the semiconductor layer 2 covered with the gate insulating layer 22.
  • the interface region 29 preferably has a Si—H bond in which the unbonded hands of silicon atoms in the semiconductor layer 2 are hydrogen-terminated by hydrogen ions. According to this structure, deterioration of the insulating property with time can be appropriately suppressed.
  • the semiconductor device 1 includes a gate electrode 23, an intermediate insulating layer 41, and a barrier electrode 51.
  • the gate electrode 23 is formed on the gate insulating layer 22.
  • the intermediate insulating layer 41 covers the gate electrode 23.
  • the barrier electrode 51 includes an electrode material that occludes hydrogen ions. That is, the barrier electrode 51 contains hydrogen ions inside.
  • the barrier electrode 51 has an opening 53 that covers the intermediate insulating layer 41 and exposes a part of the intermediate insulating layer 41 or a part of the semiconductor layer 2. In this form, the opening 53 exposes a part of the intermediate insulating layer 41.
  • the Si—H bond in the gate insulating layer 22 when the Si—H bond in the gate insulating layer 22 is formed, hydrogen ions are introduced into the gate insulating layer 22 through the opening 53 of the barrier electrode 51, so that the hydrogen ions generated by the barrier electrode 51 Can suppress storage. Therefore, the Si—H bond can be appropriately formed in the gate insulating layer 22.
  • the semiconductor device 1 includes a trench gate structure 20 having a gate trench 21, a gate insulating layer 22, and a gate electrode 23.
  • the opening 53 of the barrier electrode 51 overlaps at least one (all in this form) of the gate trench 21, the gate insulating layer 22, and the gate electrode 23 in a plan view. According to this structure, the distance connecting the gate insulating layer 22 and the opening 53 can be shortened. As a result, hydrogen ions can be appropriately introduced into the gate insulating layer 22 through the opening 53, so that a Si—H bond can be appropriately formed in the gate insulating layer 22.
  • the opening 53 of the barrier electrode 51 preferably has a width W2 smaller than the opening width W1 of the gate trench 21. According to this structure, the margin for the misalignment of the opening 53 can be widened. As a result, the opening 53 can be appropriately formed in the region between the plurality of contact openings 42 adjacent to each other on the intermediate insulating layer 41.
  • the intermediate insulating layer 41 is preferably formed of a material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the intermediate insulating layer 41.
  • the gate electrode 23 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the gate electrode 23.
  • the main electrode 52 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the main electrode 52.
  • the crystal defect region 13 functions as at least one of a lifetime killer region, a buffer region, and a field stop region, but a structure including a gate insulating layer 22 containing a Si—H bond in an insulator has crystal defects. It is particularly effective in a structure in which the region 13 functions as a lifetime killer region.
  • the lifetime killer area is effective in shortening the turn-off time and has a high affinity with the IGBT. Therefore, according to the semiconductor device 1 having the crystal defect region 13 that functions as the lifetime killer region, the reliability of the excellent gate insulating layer 22 can be improved while shortening the turn-off time.
  • 6A to 6U are cross-sectional views for explaining an example of the manufacturing method of the semiconductor device 1 shown in FIG.
  • a silicon wafer 72 as a base for the semiconductor layer 2 is prepared.
  • the wafer 72 may have a single-layer structure composed of an FZ wafer formed by the FZ method or a CZ wafer formed by the CZ method. In both cases of the FZ wafer and the CZ wafer, the wafer 72 contains a predetermined density of oxygen.
  • the oxygen density in the wafer 72 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 19 cm -3 or less.
  • the wafer 72 has a first wafer main surface 73 on one side and a second wafer main surface 74 on the other side.
  • the first wafer main surface 73 and the second wafer main surface 74 correspond to the first main surface 3 and the second main surface 4 of the semiconductor layer 2, respectively.
  • the body region 14 and the emitter region 31 are formed on the surface layer portion of the first wafer main surface 73.
  • the body region 14 is formed by selectively introducing p-type impurities into the surface layer portion of the first wafer main surface 73 by an ion implantation method via an ion implantation mask (not shown).
  • the emitter region 31 is formed by selectively introducing n-type impurities into the surface layer portion of the body region 14 by an ion implantation method via an ion implantation mask (not shown).
  • a hard mask 75 having a predetermined pattern is formed on the first wafer main surface 73.
  • the hard mask 75 exposes the regions where the plurality of gate trenches 21 should be formed and covers the other regions.
  • the hard mask 75 may be formed by a thermal oxidation treatment method or a CVD (Chemical Vapor Deposition) method.
  • the hard mask 75 may be patterned by a wet etching method or a dry etching method.
  • the first trench portion 24 of the gate trench 21 is formed on the first wafer main surface 73.
  • the first trench portion 24 is formed by digging down the first wafer main surface 73 exposed from the hard mask 75 by an etching method.
  • the etching method is preferably an isotropic wet etching method or an isotropic dry etching method.
  • the second trench portion 25 of the gate trench 21 is formed on the first wafer main surface 73.
  • the second trench portion 25 is formed by digging down the bottom wall of the first trench portion 24 exposed from the hard mask 75 by an etching method.
  • the etching method is preferably an anisotropic wet etching method or an anisotropic dry etching method. After forming the gate trench 21, the hard mask 75 is removed.
  • the sacrificial oxide layer 76 is formed on the first wafer main surface 73.
  • the sacrificial oxide layer 76 is formed in a film shape along the inner wall of the gate trench 21 and the main surface 73 of the first wafer.
  • the sacrificial oxide layer 76 is formed by a thermal oxidation treatment method.
  • the sacrificial oxide layer 76 is removed by an etching method.
  • the etching method may be a wet etching method and / or a dry etching method.
  • the steps of forming and removing the sacrificial oxide layer 76 may be removed if necessary.
  • it is preferable that the sacrificial oxide layer 76 forming step and removing step are carried out.
  • the gate insulating layer 22 is formed on the first wafer main surface 73.
  • the gate insulating layer 22 is formed in a film shape along the inner wall of the gate trench 21 and the main surface 73 of the first wafer.
  • the gate insulating layer 22 is formed by a thermal oxidation treatment method or a CVD method. In this form, the gate insulating layer 22 is formed by a thermal oxidation treatment method.
  • the base electrode layer 77 which is the base of the gate electrode 23, is formed on the first wafer main surface 73.
  • the base electrode layer 77 is made of an electrode material through which hydrogen ions pass.
  • the base electrode layer 77 in this form, is made of a conductive polysilicon layer.
  • the base electrode layer 77 is preferably made of an n-type polysilicon layer.
  • the base electrode layer 77 is embedded in the gate trench 21 with the gate insulating layer 22 interposed therebetween, and covers the first wafer main surface 73 with the gate insulating layer 22 interposed therebetween.
  • the base electrode layer 77 may be formed by a CVD method.
  • an unnecessary portion of the base electrode layer 77 is removed by an etching method.
  • the unnecessary portion of the base electrode layer 77 is removed until the gate insulating layer 22 is exposed.
  • the etching method may be a wet etching method and / or a dry etching method.
  • the gate electrode 23 is formed in the gate trench 21.
  • the intermediate insulating layer 41 is formed on the first wafer main surface 73.
  • the intermediate insulating layer 41 is made of an insulator through which hydrogen ions pass.
  • the intermediate insulating layer 41 may have a single-layer structure or a laminated structure including either one or both of the SiO 2 layer and the SiN layer.
  • the intermediate insulating layer 41 may have a laminated structure including a plurality of SiO 2 layers.
  • the intermediate insulating layer 41 may include at least one of a USG layer, a PSG layer and a BPSG layer as an example of the SiO 2 layer.
  • the intermediate insulating layer 41 may be formed by a CVD method.
  • a resist mask 78 having a predetermined pattern is formed on the intermediate insulating layer 41.
  • the resist mask 78 exposes a region in the intermediate insulating layer 41 on which a plurality of contact openings 42 should be formed, and covers the other regions.
  • the unnecessary portion of the intermediate insulating layer 41 and the unnecessary portion of the gate insulating layer 22 are removed by an etching method via a resist mask 78.
  • the etching method may be a wet etching method and / or a dry etching method.
  • a plurality of contact openings 42 that expose the main surface 73 of the first wafer are formed in the intermediate insulating layer 41.
  • a plurality of contact openings 42 that expose the gate electrode 23 are formed in the intermediate insulating layer 41.
  • the resist mask 78 is then removed.
  • portions of the first wafer main surface 73 exposed from the plurality of contact openings 42 are removed by an etching method.
  • the etching method may be a wet etching method and / or a dry etching method.
  • a plurality of contact holes 32 communicating with the plurality of contact openings 42 are formed on the first wafer main surface 73.
  • an unnecessary portion of the first wafer main surface 73 may be removed by using the resist mask 78 described above.
  • the contact region 33 is formed in the surface layer portion of the body region 14 along the contact hole 32.
  • the contact region 33 is formed by selectively introducing p-type impurities into the surface layer portion of the body region 14 by an ion implantation method via an ion implantation mask (not shown).
  • the barrier electrode 51 is formed on the intermediate insulating layer 41.
  • the barrier electrode 51 is formed in a film shape along the main surface of the intermediate insulating layer 41, the inner wall of the contact opening 42, and the inner wall of the contact hole 32.
  • the barrier electrode 51 includes an electrode material that occludes hydrogen ions.
  • a Ti layer 61 made of an electrode material that occludes hydrogen ions is formed.
  • the Ti layer 61 may be formed by a vapor deposition method and / or a sputtering method.
  • a silicide layer 34 made of Ti silicide is formed on the first wafer main surface 73 at a portion in contact with the Ti layer 61.
  • the TiN layer 62 is formed on the Ti layer 61.
  • the TiN layer 62 may be formed by a vapor deposition method and / or a sputtering method.
  • Either or both of the Ti layer 63 and the W layer 64 may be formed on the TiN layer 62 according to the morphological examples shown in FIGS. 5A to 5D. Both the Ti layer 63 and the W layer 64 are formed by a vapor deposition method and / or a sputtering method.
  • a resist mask 79 having a predetermined pattern is formed on the barrier electrode 51.
  • the resist mask 79 exposes a region in the barrier electrode 51 where a plurality of openings 53 should be formed, and covers the other regions.
  • the region in which the plurality of openings 53 should be formed in the barrier electrode 51 is at least one of a portion of the barrier electrode 51 that covers the intermediate insulating layer 41 and a portion that covers the semiconductor layer 2.
  • the region in which the plurality of openings 53 should be formed in the barrier electrode 51 is, in this embodiment, a portion of the barrier electrode 51 that covers the intermediate insulating layer 41.
  • the unnecessary portion of the barrier electrode 51 is removed by an etching method via a resist mask 79.
  • the etching method may be a wet etching method and / or a dry etching method.
  • a plurality of openings 53 that expose at least one of a part of the intermediate insulating layer 41 and a part of the semiconductor layer 2 are formed in the barrier electrode 51.
  • a plurality of openings 53 are formed to expose a part of the intermediate insulating layer 41. Since the specific form of the opening 53 is as described above, it is omitted here.
  • the resist mask 79 is then removed.
  • the main electrode 52 is formed on the barrier electrode 51.
  • the main electrode 52 fills the contact opening 42, the contact hole 32, and the opening 53 via the barrier electrode 51, and covers the barrier electrode 51.
  • the main electrode 52 is made of an electrode material through which hydrogen ions pass.
  • the main electrode 52 may include at least one of a pure Al layer, an AlSi layer, an AlCu layer and an AlSiCu layer.
  • the main electrode 52 may be formed by a vapor deposition method and / or a sputtering method.
  • the unnecessary portion of the barrier electrode 51 and the unnecessary portion of the main electrode 52 are removed by an etching method via a resist mask (not shown) having a predetermined pattern. As a result, the gate main surface electrode 47 and the emitter main surface electrode 50 are formed.
  • one or more (plural) crystal defect regions 13 are formed in the wafer 72.
  • the plurality of crystal defect regions 13 are formed in regions on the second wafer main surface 74 side with respect to the first wafer main surface 73.
  • the plurality of crystal defect regions 13 are formed in regions on the second wafer main surface 74 side with respect to the bottom walls of the plurality of gate trenches 21.
  • the plurality of crystal defect regions 13 are formed at intervals in the normal direction Z, and are formed so as to extend in a planar or layered manner in a direction parallel to the first wafer main surface 73.
  • the crystal defect region 13 is formed by introducing crystal defects into the wafer 72 by either one or both of the electron beam irradiation method and the ion irradiation method. In this step, a crystal defect region 13 is formed in the wafer 72 via the gate insulating layer 22.
  • the electron beam irradiation method electrons are irradiated into the wafer 72 through the gate insulating layer 22, and voids are introduced into the wafer 72.
  • the ion irradiation method light element ions are irradiated into the wafer 72 through the gate insulating layer 22, and voids are introduced into the wafer 72.
  • the light element ion may be a proton or a helium ion. Voids include point defects, vacancies, etc. and form silicon unbonded hands.
  • protons as an example of light element ions are introduced into the wafer 72 by the ion irradiation method. Protons are introduced in multiple stages at different positions in the thickness direction of the wafer 72. The amount of protons introduced into the wafer 72 and the acceleration voltage are adjusted according to the position and defect density of the crystal defect region 13 to be formed.
  • the acceleration voltage of the proton may be adjusted in the range of 1 MeV or more and 20 MeV or less.
  • the amount of protons introduced may be adjusted in the range of 1 ⁇ 10 12 cm- 2 or more and 1 ⁇ 10 15 cm- 2 or less.
  • the protons are diffused into the wafer 72 by the heat treatment method, and the voids in the crystal defect region 13 are terminated by oxygen and protons.
  • the crystal defect region 13 becomes an n-type impurity region containing VOH defects composed of voids (V), oxygen (O) and hydrogen (H).
  • the crystal defect region 13 functions as at least one of a lifetime killer region, a buffer region, and a field stop region.
  • the wafer 72 is thinned to a desired thickness by grinding the second wafer main surface 74.
  • the second wafer main surface 74 may be ground by a CMP (Chemical Mechanical Polishing) method.
  • the grinding step of the second wafer main surface 74 may be omitted if necessary.
  • the buffer region 11 is formed on the surface layer portion of the second wafer main surface 74.
  • the buffer region 11 is formed by introducing an n-type impurity into the surface layer portion of the second wafer main surface 74 by an ion implantation method.
  • the collector region 12 is formed on the surface layer portion of the second wafer main surface 74. Specifically, the collector region 12 is formed in the buffer region 11 on the surface layer portion on the main surface 74 side of the second wafer.
  • the collector region 12 is formed by introducing a p-type impurity into the surface layer portion of the second wafer main surface 74 by an ion implantation method.
  • the order of the steps of forming the buffer region 11 and the steps of forming the collector region 12 is arbitrary.
  • the buffer region 11 may be formed after the collector region 12 is formed.
  • hydrogen ions are introduced into the gate insulating layer 22, and the unbonded hands of silicon atoms in the gate insulating layer 22 are hydrogen-terminated by hydrogen ions.
  • the unbonded hands of the silicon atoms in the gate insulating layer 22 are formed due to the process of forming the crystal defect region 13.
  • Hydrogen ions are introduced into the gate insulating layer 22 by a hydrogen annealing treatment method.
  • the wafer 72 is annealed in a high temperature atmosphere containing hydrogen.
  • Hydrogen ions are introduced into the gate insulating layer 22 from the main surface 73 side of the first wafer.
  • the hydrogen ions introduced into the gate insulating layer 22 are captured (occluded) by the barrier electrode 51 and at the same time introduced into the gate insulating layer 22 through the opening 53 of the barrier electrode 51.
  • the hydrogen ion enters the opening 53 of the barrier electrode 51, passes through the intermediate insulating layer 41, and is introduced into the gate insulating layer 22. More specifically, the hydrogen ions enter the opening 53 of the barrier electrode 51, pass through the main electrode 52, the intermediate insulating layer 41, and the gate electrode 23, and are introduced into the gate insulating layer 22.
  • the unbonded hands of the silicon atoms in the gate insulating layer 22 are hydrogen-terminated by hydrogen ions.
  • hydrogen ions are also introduced into the interface region 29 in contact with the gate insulating layer 22 on the main surface 73 of the first wafer.
  • the unbonded hands of the silicon atoms in the interface region 29 are hydrogen-terminated by hydrogen ions.
  • the collector electrode 46 is formed on the second wafer main surface 74.
  • the collector electrode 46 may include at least one of a Ti layer, a Ni layer, a Pd layer, an Au layer, an Ag layer and an Al layer.
  • the collector electrode 46 may be formed by a vapor deposition method and / or a sputtering method.
  • the wafer 72 is selectively cut, and a plurality of semiconductor devices 1 are cut out.
  • the semiconductor device 1 is manufactured through the steps including the above.
  • the manufacturing method of the semiconductor device 1 includes a step of forming the gate insulating layer 22 on the wafer 72, a step of forming a crystal defect region 13 in the wafer 72 after the step of forming the gate insulating layer 22, and a crystal defect region.
  • a step of introducing hydrogen ions into the gate insulating layer 22 after the step of forming 13 is included.
  • the unbonded hands of silicon atoms in the gate insulating layer 22 can be hydrogen-terminated by hydrogen ions.
  • the unbonded hands of silicon atoms function as charge traps. Therefore, the insulating characteristics of the gate insulating layer 22 fluctuate with time.
  • the gate threshold voltage fluctuates with time due to the deterioration of the gate insulating layer 22 with time.
  • the unbonded hands of the silicon atoms in the gate insulating layer 22 are hydrogen-terminated by hydrogen ions. According to this manufacturing method, since the charge traps in the gate insulating layer 22 can be reduced, deterioration of the insulating characteristics with time can be suppressed. Therefore, the semiconductor device 1 provided with the gate insulating layer 22 having excellent reliability can be manufactured and provided.
  • the manufacturing method of the semiconductor device 1 includes a step of hydrogen-terminating the unbonded hands of silicon atoms in the wafer 72 with hydrogen ions in the interface region 29 in contact with the gate insulating layer 22 of the wafer 72. As a result, fluctuations in the insulation characteristics over time can be appropriately suppressed.
  • the method for manufacturing the semiconductor device 1 includes a step of forming the gate electrode 23, a step of forming the intermediate insulating layer 41, a step of forming the barrier electrode 51, and a step of forming the barrier electrode 51 prior to the step of introducing hydrogen ions into the gate insulating layer 22.
  • the step of forming the opening 53 is included.
  • the gate electrode 23 is formed on the gate insulating layer 22.
  • the intermediate insulating layer 41 covers the gate electrode 23.
  • the barrier electrode 51 contains an electrode material that occludes hydrogen ions and covers the intermediate insulating layer 41.
  • the opening 53 of the barrier electrode 51 exposes a part of the intermediate insulating layer 41 or a part of the semiconductor layer 2. In this manufacturing method, the opening 53 of the barrier electrode 51 is formed so as to expose a part of the intermediate insulating layer 41.
  • the hydrogen ions introduced into the gate insulating layer 22 are captured (occluded) by the barrier electrode 51 and at the same time introduced into the gate insulating layer 22 through the opening 53 of the barrier electrode 51. .. Therefore, the storage of hydrogen ions by the barrier electrode 51 can be suppressed, and the Si—H bond can be appropriately formed in the gate insulating layer 22.
  • the manufacturing method of the semiconductor device 1 includes a step of forming the gate trench 21, a step of forming the gate insulating layer 22, and a step of forming the gate electrode 23 prior to the step of introducing hydrogen ions into the gate insulating layer 22.
  • the opening 53 is formed so as to overlap at least one (in this form, all) of the gate trench 21, the gate insulating layer 22, and the gate electrode 23 in a plan view. According to this manufacturing method, the distance connecting the gate insulating layer 22 and the opening 53 can be shortened. As a result, hydrogen ions can be appropriately introduced into the gate insulating layer 22 through the opening 53.
  • the opening 53 In the step of forming the opening 53, it is preferable to form the opening 53 having a width W2 smaller than the opening width W1 of the gate trench 21. According to this manufacturing method, the margin for the misalignment of the opening 53 can be widened. As a result, the opening 53 can be appropriately formed in the region between the plurality of contact openings 42 adjacent to each other on the intermediate insulating layer 41.
  • the intermediate insulating layer 41 is preferably formed of a material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the intermediate insulating layer 41.
  • the gate electrode 23 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the gate electrode 23.
  • the main electrode 52 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the main electrode 52.
  • the process of forming the body region 14 and the emitter region 31 (see FIG. 6B and the like) is performed prior to the step of forming the gate trench 21 (see FIGS. 6C and 6D) has been described. ..
  • the step of forming the body region 14 and the emitter region 31 does not necessarily have to be carried out at this timing, and can be carried out at an arbitrary timing before the step of forming the intermediate insulating layer 41 (see FIG. 6J).
  • the process of forming the crystal defect region 13 is the step of forming the collector region 12 (buffer region 11) after the step of forming the main electrode 52 (see FIG. 6P) (FIG. 6S).
  • An example implemented prior to (see) was described.
  • the step of forming the crystal defect region 13 does not necessarily have to be carried out at this timing, and after the step of forming the gate insulating layer 22 (see FIG. 6G), hydrogen ions to the gate insulating layer 22 are generated. It can be carried out at any timing before the introduction step (see FIG. 6T).
  • the hydrogen ion introduction step (see FIG. 6T) to the gate insulating layer 22 is carried out after the forming step (see FIG. 6S) of the collector region 12 (buffer region 11) has been described. ..
  • the process of forming the collector electrode 46 does not necessarily have to be performed at this timing, and after the step of forming the crystal defect region 13 (see FIG. 6Q), the step of cutting the wafer 72 (see FIG. 6U). ) Can be performed at any time before.
  • FIG. 7 is a corresponding diagram of FIG. 2, which is an enlarged view showing a semiconductor device 81 according to a second embodiment of the present invention.
  • FIG. 8 is a cross-sectional view taken along the line VIII-VIII shown in FIG.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the semiconductor device 81 includes a plurality of body regions 14 formed on the surface layer portion of the first main surface 3 of the semiconductor layer 2 in the device region 6.
  • the plurality of body regions 14 are each formed in a band shape extending in the first direction X, and are formed at intervals in the second direction Y in a manner in which a part of the drift region 10 is exposed.
  • the plurality of body regions 14 are formed in a striped shape extending along the first direction X in a plan view.
  • the plurality of body regions 14 face the crystal defect region 13 with respect to the normal direction Z.
  • the semiconductor device 81 includes a plurality of planar gate structures 82 instead of the trench gate structure 20.
  • the plurality of planar gate structures 82 are formed on the first main surface 3 of the semiconductor layer 2 in the device region 6.
  • the plurality of planar gate structures 82 are each formed in a band shape extending in the first direction X, and are formed at intervals along the second direction Y.
  • the plurality of planar gate structures 82 are formed in a striped shape extending along the first direction X in a plan view.
  • the plurality of planar gate structures 82 face the crystal defect region 13 with respect to the normal direction Z.
  • Each planar gate structure 82 is formed so as to straddle two adjacent body regions 14 and cover a drift region 10 exposed from a region between two adjacent body regions 14.
  • Each planar gate structure 82 includes a gate insulating layer 22 (insulating layer) and a gate electrode 23 (electrode).
  • the gate insulating layer 22 covers the first main surface 3. Specifically, the gate insulating layer 22 straddles two adjacent body regions 14 and covers a drift region 10 exposed from a region between the two adjacent body regions 14.
  • the gate insulating layer 22 has the same structure as the gate insulating layer 22 according to the first embodiment. That is, the gate insulating layer 22 is made of an insulator containing silicon.
  • the gate insulating layer 22 preferably contains at least one of a SiO 2 layer, a SiN layer, a SION layer, an HfSiO layer, and an HfSiON layer.
  • the gate insulating layer 22 may have a single-layer structure including a SiO 2 layer, a SiN layer, a SION layer, an HfSiO layer, or an HfSiON layer.
  • the gate insulating layer 22 may have a laminated structure in which at least two layers of the SiO 2 layer, the SiN layer, the SION layer, the HfSiO layer, and the HfSiON layer are laminated in any order.
  • the gate insulating layer 22 has a single-layer structure composed of two SiO layers.
  • the gate insulating layer 22 contains a Si—H bond in which the unbonded hands of silicon atoms are hydrogen-terminated by hydrogen ions inside the insulator.
  • the gate insulating layer 22 preferably has an outer surface containing a Si—H bond in which unbonded silicon atoms are hydrogen-terminated by hydrogen ions.
  • the thickness of the gate insulating layer 22 may be 10 nm or more and 1000 nm or less.
  • the thickness of the gate insulating layer 22 is 10 nm or more and 50 nm or less, 50 nm or more and 100 nm or less, 100 nm or more and 150 nm or less, 150 nm or more and 200 nm or less, 200 nm or more and 400 nm or less, 400 nm or more and 600 nm or less, 600 nm or more and 800 nm or less, or 800 nm or more and 1000 nm or less. It may be.
  • the thickness of the gate insulating layer 22 is preferably 20 nm or more and 200 nm or less.
  • the semiconductor device 81 includes an interface region 29 in the semiconductor layer 2 covered with the gate insulating layer 22.
  • the interface region 29 preferably has a Si—H bond in which the unbonded hands of silicon atoms in the semiconductor layer 2 are hydrogen-terminated by hydrogen ions.
  • the gate electrode 23 covers the gate insulating layer 22. Specifically, the gate electrode 23 is formed so as to straddle two adjacent body regions 14 and cover a drift region 10 exposed from a region between two adjacent body regions 14.
  • the gate electrode 23 has a width W3 that is less than the width W4 of the gate insulating layer 22.
  • the gate electrode 23 is formed at intervals inward from the peripheral edge of the gate insulating layer 22 so as to expose the peripheral edge of the gate insulating layer 22.
  • the semiconductor device 81 includes a plurality of n + type emitter regions 31 formed on the surface layer portions of the plurality of body regions 14.
  • two emitter regions 31 are formed on the surface layer portion of each body region 14.
  • the two emitter regions 31 are each formed in a band shape extending in the first direction X on the surface layer portion of each body region 14, and are formed at intervals in the second direction Y.
  • each emitter region 31 is located in the region between the first main surface 3 and the bottom of each body region 14. Each emitter region 31 is formed at intervals inward from the edge of each body region 14. Each emitter region 31 faces a part of the gate electrode 23 with the gate insulating layer 22 interposed therebetween. Each emitter region 31 defines an IGBT channel region with the drift region 10 in each body region 14. The channel region is formed in each body region 14 along the gate insulating layer 22.
  • the semiconductor device 81 includes a plurality of p + type contact regions 33 formed on the surface layer portions of the plurality of body regions 14, respectively.
  • One or more contact regions 33 may be formed on the surface layer portion of each body region 14.
  • Each contact region 33 is formed in a region between two emitter regions 31 adjacent to each other in each body region 14.
  • the bottom of each contact region 33 is located in the region between the first main surface 3 and the bottom of each body region 14.
  • the semiconductor device 81 includes a plurality of VDD layers 34 formed on the surface layer portions of the plurality of body regions 14. Each silicid layer 34 is formed in a region between planar gate structures 82 adjacent to each other in the surface layer portion of each body region 14. Each silicid layer 34 is electrically connected to two emitter regions 31 and a contact region 33 in each body region 14. Each silicid layer 34 forms ohmic contact with the corresponding emitter region 31 and contact region 33.
  • the semiconductor device 81 includes an intermediate insulating layer 41 that covers the first main surface 3 of the semiconductor layer 2.
  • the intermediate insulating layer 41 collectively covers a plurality of planar gate structures 82. That is, the intermediate insulating layer 41 collectively covers the gate insulating layer 22 and the gate electrode 23.
  • the intermediate insulating layer 41 includes a plurality of contact openings 42.
  • the plurality of contact openings 42 include a plurality of contact openings 42 (not shown) that expose the gate electrode 23.
  • the plurality of contact openings 42 include a plurality of contact openings 42 that expose the corresponding emitter region 31 and the contact region 33, respectively, in the region between the plurality of planar gate structures 82.
  • the plurality of contact openings 42 formed between the plurality of planar gate structures 82 are formed in a strip shape extending along the planar gate structure 82 in a plan view.
  • the semiconductor device 81 includes a gate main surface electrode 47 and an emitter main surface electrode 50 formed on the intermediate insulating layer 41.
  • the structure of the gate main surface electrode 47 is the same as that of the first embodiment described above.
  • the emitter main surface electrode 50 penetrates into the plurality of contact openings 42 from above the intermediate insulating layer 41.
  • the emitter main surface electrode 50 is electrically connected to the body region 14, the emitter region 31, and the contact region 33 in the plurality of contact openings 42.
  • the emitter main surface electrode 50 has a laminated structure including a barrier electrode 51 and a main electrode 52 laminated in this order from the intermediate insulating layer 41 side.
  • the gate main surface electrode 47 also has a laminated structure including the barrier electrode 51 and the main electrode 52.
  • the structure of the emitter main surface electrode 50 will be described, and the description of the structure of the gate main surface electrode 47 will be omitted.
  • the barrier electrode 51 is formed in a film shape along the main surface of the intermediate insulating layer 41 and the inner wall of the contact opening 42.
  • the barrier electrode 51 partitions the recess space within the contact opening 42.
  • the barrier electrode 51 is electrically connected to the silicide layer 34 in the contact opening 42.
  • the barrier electrode 51 contains an electrode material that occludes hydrogen ions.
  • the barrier electrode 51 contains hydrogen ions inside.
  • the barrier electrode 51 contains Ti (titanium) as an example of an electrode material that occludes hydrogen ions.
  • any one of the above-described forms shown in FIGS. 5A to 5D is applied.
  • the barrier electrode 51 has an opening 53 that exposes at least one of a part of the intermediate insulating layer 41 and a part of the semiconductor layer 2.
  • the barrier electrode 51 has a plurality of openings 53 in this form. In this form, each opening 53 exposes a part of the intermediate insulating layer 41. Each opening 53 forms an introduction path for hydrogen ions.
  • each opening 53 overlaps one or both of the gate insulating layer 22 and the gate electrode 23 in a plan view. It is particularly preferable that each opening 53 overlaps the gate insulating layer 22 and the gate electrode 23 in a plan view. That is, it is preferable that each opening 53 overlaps each planar gate structure 82 in a plan view.
  • each opening 53 is formed in a strip shape extending along the planar gate structure 82 in a plan view.
  • the plurality of openings 53 may be formed at intervals so as to overlap one planar gate structure 82 in a plan view.
  • each opening 53 preferably has a width W2 smaller than the width W3 of the gate insulating layer 22.
  • Each opening 53 is preferably located in a region inside the peripheral edge of the gate insulating layer 22 in a plan view.
  • Each opening 53 may have a width W2 that is less than the width W4 of the gate electrode 23.
  • Each opening 53 may be located in a region inside the peripheral edge of the gate electrode 23 in a plan view.
  • each opening 53 overlaps the gate insulating layer 22 and the gate electrode 23 in a plan view.
  • Each opening 53 may have a width W2 equal to or greater than the width W4 of the gate electrode 23.
  • Each opening 53 may be formed so as to surround the gate electrode 23 in a plan view.
  • the main electrode 52 fills the recess space partitioned by the barrier electrode 51 at the contact opening 42 and covers the barrier electrode 51.
  • the main electrode 52 enters the opening 53 of the barrier electrode 51 and is in contact with a part of the intermediate insulating layer 41 or a part of the semiconductor layer 2.
  • the main electrode 52 has an embedded portion 54 that enters the opening 53 of the barrier electrode 51 and is connected to the intermediate insulating layer 41.
  • the embedded portion 54 of the main electrode 52 is formed in a shape corresponding to the opening 53 of the barrier electrode 51.
  • the semiconductor device 81 includes the semiconductor layer 2, the crystal defect region 13, and the gate insulating layer 22.
  • the crystal defect region 13 is formed in the semiconductor layer 2.
  • the gate insulating layer 22 is made of an insulator containing silicon, and contains a Si—H bond in which the unbonded hands of silicon atoms are hydrogen-terminated by hydrogen ions.
  • the unbonded hands of silicon atoms function as charge traps. Therefore, the insulating characteristics of the gate insulating layer 22 fluctuate with time.
  • the gate threshold voltage fluctuates with time due to the deterioration of the gate insulating layer 22 with time.
  • the unbonded hands of silicon atoms in the gate insulating layer 22 are hydrogen-terminated by hydrogen ions.
  • the charge traps in the gate insulating layer 22 can be reduced, so that the deterioration of the insulating characteristics with time can be suppressed. Therefore, it is possible to provide the semiconductor device 81 provided with the gate insulating layer 22 having excellent reliability.
  • the semiconductor device 81 includes an interface region 29 in the semiconductor layer 2 covered with the gate insulating layer 22.
  • the interface region 29 has a Si—H bond in which the unbonded hands of silicon atoms in the semiconductor layer 2 are hydrogen-terminated by hydrogen ions. According to this structure, deterioration of the insulating property with time can be appropriately suppressed.
  • the semiconductor device 81 includes a gate electrode 23, an intermediate insulating layer 41, and a barrier electrode 51.
  • the gate electrode 23 is formed on the gate insulating layer 22.
  • the intermediate insulating layer 41 covers the gate electrode 23.
  • the barrier electrode 51 includes an electrode material that occludes hydrogen ions. That is, the barrier electrode 51 contains hydrogen ions inside.
  • the barrier electrode 51 has an opening 53 that covers the intermediate insulating layer 41 and exposes a part of the intermediate insulating layer 41 or a part of the semiconductor layer 2. In this form, the opening 53 exposes a part of the intermediate insulating layer 41.
  • the Si—H bond in the gate insulating layer 22 when the Si—H bond in the gate insulating layer 22 is formed, hydrogen ions are introduced into the gate insulating layer 22 through the opening 53 of the barrier electrode 51, so that the hydrogen ions generated by the barrier electrode 51 Can suppress storage. Therefore, the Si—H bond can be appropriately formed in the gate insulating layer 22.
  • the semiconductor device 81 includes a planar gate structure 82 having a gate insulating layer 22 and a gate electrode 23.
  • the opening 53 of the barrier electrode 51 overlaps at least one (all in this form) of the gate insulating layer 22 and the gate electrode 23 in a plan view. According to this structure, the distance connecting the gate insulating layer 22 and the opening 53 can be shortened. As a result, hydrogen ions can be appropriately introduced into the gate insulating layer 22 through the opening 53, so that a Si—H bond can be appropriately formed in the gate insulating layer 22.
  • the opening 53 of the barrier electrode 51 preferably has a width W2 smaller than the width W3 of the gate insulating layer 22.
  • the opening 53 is preferably located in a region inside the peripheral edge of the gate insulating layer 22 in a plan view. According to this structure, the margin for the misalignment of the opening 53 can be widened. As a result, the opening 53 can be appropriately formed in the region between the plurality of contact openings 42 adjacent to each other on the intermediate insulating layer 41.
  • the opening 53 of the barrier electrode 51 may have a width W2 smaller than the width W4 of the gate electrode 23.
  • Each opening 53 may be located in a region inside the peripheral edge of the gate electrode 23 in a plan view. According to this structure, the margin for the misalignment of the opening 53 can be surely widened.
  • the intermediate insulating layer 41 is preferably formed of a material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the intermediate insulating layer 41.
  • the gate electrode 23 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the gate electrode 23.
  • the main electrode 52 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the main electrode 52.
  • the crystal defect region 13 functions as at least one of a lifetime killer region, a buffer region, and a field stop region, but a structure including a gate insulating layer 22 containing a Si—H bond in an insulator has crystal defects. It is particularly effective in a structure in which the region 13 functions as a lifetime killer region.
  • the lifetime killer area is effective in shortening the turn-off time and has a high affinity with the IGBT. Therefore, according to the semiconductor device 81 having the crystal defect region 13 that functions as the lifetime killer region, the reliability of the excellent gate insulating layer 22 can be improved while shortening the turn-off time.
  • 9A to 9M are cross-sectional views for explaining an example of the manufacturing method of the semiconductor device 81 shown in FIG. 7.
  • a silicon wafer 72 as a base for the semiconductor layer 2 is prepared.
  • the wafer 72 may have a single-layer structure composed of an FZ wafer formed by the FZ method or a CZ wafer formed by the CZ method. In both cases of the FZ wafer and the CZ wafer, the wafer 72 contains a predetermined density of oxygen.
  • the oxygen density in the wafer 72 may be 1 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 19 cm -3 or less.
  • the wafer 72 has a first wafer main surface 73 on one side and a second wafer main surface 74 on the other side.
  • the first wafer main surface 73 and the second wafer main surface 74 correspond to the first main surface 3 and the second main surface 4 of the semiconductor layer 2, respectively.
  • the body region 14, the emitter region 31, and the contact region 33 are formed on the surface layer portion of the first wafer main surface 73.
  • the body region 14 is formed by selectively introducing p-type impurities into the surface layer portion of the first wafer main surface 73 by an ion implantation method via an ion implantation mask (not shown).
  • the emitter region 31 is formed by selectively introducing n-type impurities into the surface layer portion of the body region 14 by an ion implantation method via an ion implantation mask (not shown).
  • the contact region 33 is formed by selectively introducing p-type impurities into the surface layer portion of the body region 14 by an ion implantation method via an ion implantation mask (not shown).
  • the gate insulating layer 22 is formed on the first wafer main surface 73.
  • the gate insulating layer 22 is formed in a film shape along the main surface 73 of the first wafer.
  • the gate insulating layer 22 is formed by a thermal oxidation treatment method or a CVD method. In this form, the gate insulating layer 22 is formed by a thermal oxidation treatment method.
  • the base electrode layer 77 which is the base of the gate electrode 23, is formed on the gate insulating layer 22.
  • the base electrode layer 77 is made of an electrode material through which hydrogen ions pass.
  • the base electrode layer 77 in this form, is made of a conductive polysilicon layer.
  • the base electrode layer 77 is preferably made of an n-type polysilicon layer.
  • the base electrode layer 77 may be formed by a CVD method.
  • a resist mask 91 having a predetermined pattern is formed on the base electrode layer 77.
  • the resist mask 91 covers the regions where the plurality of gate electrodes 23 are to be formed in the base electrode layer 77, and exposes the regions other than those regions.
  • the unnecessary portion of the base electrode layer 77 is removed by an etching method via a resist mask 91.
  • the unnecessary portion of the base electrode layer 77 is removed until the gate insulating layer 22 is exposed.
  • the etching method may be a wet etching method and / or a dry etching method.
  • the gate electrode 23 is formed on the gate insulating layer 22.
  • the resist mask 91 is then removed.
  • the intermediate insulating layer 41 is formed on the first wafer main surface 73.
  • the intermediate insulating layer 41 is made of an insulator through which hydrogen ions pass.
  • the intermediate insulating layer 41 may have a single-layer structure or a laminated structure including either one or both of the SiO 2 layer and the SiN layer.
  • the intermediate insulating layer 41 may have a laminated structure including a plurality of SiO 2 layers.
  • the intermediate insulating layer 41 may include at least one of a USG layer, a PSG layer and a BPSG layer as an example of the SiO 2 layer.
  • the intermediate insulating layer 41 may be formed by a CVD method.
  • a resist mask 92 having a predetermined pattern is formed on the intermediate insulating layer 41.
  • the resist mask 92 exposes a region in the intermediate insulating layer 41 on which a plurality of contact openings 42 should be formed, and covers the other regions.
  • the unnecessary portion of the intermediate insulating layer 41 and the unnecessary portion of the gate insulating layer 22 are removed by an etching method via a resist mask 92.
  • the etching method may be a wet etching method and / or a dry etching method.
  • a plurality of contact openings 42 that expose the main surface 73 of the first wafer are formed in the intermediate insulating layer 41.
  • a plurality of contact openings 42 that expose the gate electrode 23 are formed in the intermediate insulating layer 41.
  • the resist mask 92 is then removed.
  • the barrier electrode 51 is formed on the intermediate insulating layer 41.
  • the barrier electrode 51 is formed in a film shape along the main surface of the intermediate insulating layer 41 and the inner wall of the contact opening 42.
  • the barrier electrode 51 includes an electrode material that occludes hydrogen ions.
  • a Ti layer 61 made of an electrode material that occludes hydrogen ions is formed.
  • the Ti layer 61 may be formed by a vapor deposition method and / or a sputtering method.
  • a silicide layer 34 made of Ti silicide is formed on the first wafer main surface 73 at a portion in contact with the Ti layer 61.
  • the TiN layer 62 is formed on the Ti layer 61.
  • the TiN layer 62 may be formed by a vapor deposition method and / or a sputtering method.
  • Either or both of the Ti layer 63 and the W layer 64 may be formed on the TiN layer 62 according to the morphological examples shown in FIGS. 5A to 5D.
  • the Ti layer 63 and the W layer 64 may be formed by a vapor deposition method and / or a sputtering method.
  • a resist mask 93 having a predetermined pattern is formed on the barrier electrode 51.
  • the resist mask 93 exposes a region in the barrier electrode 51 where a plurality of openings 53 should be formed, and covers the other regions.
  • the region in which the plurality of openings 53 should be formed in the barrier electrode 51 is a portion of the barrier electrode 51 that covers the intermediate insulating layer 41 or a portion that covers the semiconductor layer 2.
  • the region in which the plurality of openings 53 should be formed in the barrier electrode 51 is, in this embodiment, a portion of the barrier electrode 51 that covers the intermediate insulating layer 41.
  • the unnecessary portion of the barrier electrode 51 is removed by an etching method via a resist mask 93.
  • the etching method may be a wet etching method and / or a dry etching method.
  • a plurality of openings 53 that expose a part of the intermediate insulating layer 41 or a part of the semiconductor layer 2 are formed in the barrier electrode 51.
  • a plurality of openings 53 are formed to expose a part of the intermediate insulating layer 41. Since the specific form of the opening 53 is as described above, it is omitted here.
  • the resist mask 93 is then removed.
  • the main electrode 52 is formed on the barrier electrode 51.
  • the main electrode 52 fills the contact opening 42 and the plurality of openings 53 to cover the barrier electrode 51.
  • the main electrode 52 is made of an electrode material through which hydrogen ions pass.
  • the main electrode 52 may include at least one of a pure Al layer, an AlSi layer, an AlCu layer and an AlSiCu layer.
  • the main electrode 52 may be formed by a vapor deposition method and / or a sputtering method.
  • the unnecessary portion of the barrier electrode 51 and the unnecessary portion of the main electrode 52 are removed by an etching method via a resist mask (not shown) having a predetermined pattern. As a result, the gate main surface electrode 47 and the emitter main surface electrode 50 are formed.
  • one or more (plural) crystal defect regions 13 are formed in regions on the second wafer main surface 74 side with respect to the first wafer main surface 73.
  • the plurality of crystal defect regions 13 are formed through the same steps as in FIG. 6Q described above.
  • the plurality of crystal defect regions 13 function as at least one of a lifetime killer region, a buffer region, and a field stop region.
  • the wafer 72 is thinned to a desired thickness by grinding the second wafer main surface 74.
  • the second wafer main surface 74 may be ground by a CMP (Chemical Mechanical Polishing) method.
  • the grinding step of the second wafer main surface 74 may be omitted if necessary.
  • the buffer region 11 is formed on the surface layer portion of the second wafer main surface 74.
  • the buffer region 11 is formed by introducing an n-type impurity into the surface layer portion of the second wafer main surface 74 by an ion implantation method.
  • the collector region 12 is formed on the surface layer portion of the second wafer main surface 74. Specifically, the collector region 12 is formed in the buffer region 11 on the surface layer portion on the main surface 74 side of the second wafer.
  • the collector region 12 is formed by introducing a p-type impurity into the surface layer portion of the second wafer main surface 74 by an ion implantation method.
  • the order of the steps of forming the buffer region 11 and the steps of forming the collector region 12 is arbitrary.
  • the buffer region 11 may be formed after the collector region 12 is formed.
  • hydrogen ions are introduced into the gate insulating layer 22, and the unbonded hands of silicon atoms in the gate insulating layer 22 are hydrogen-terminated by hydrogen ions.
  • the unbonded hands of the silicon atoms in the gate insulating layer 22 are formed due to the process of forming the crystal defect region 13.
  • Hydrogen ions are introduced into the gate insulating layer 22 by a hydrogen annealing treatment method.
  • the wafer 72 is annealed in a high temperature atmosphere containing hydrogen.
  • Hydrogen ions are introduced into the gate insulating layer 22 from the main surface 73 side of the first wafer.
  • the hydrogen ions introduced into the gate insulating layer 22 are captured (occluded) by the barrier electrode 51 and at the same time introduced into the gate insulating layer 22 through the opening 53 of the barrier electrode 51.
  • the hydrogen ion enters the opening 53 of the barrier electrode 51, passes through the intermediate insulating layer 41, and is introduced into the gate insulating layer 22. More specifically, the hydrogen ions enter the opening 53 of the barrier electrode 51, pass through the main electrode 52, the intermediate insulating layer 41, and the gate electrode 23, and are introduced into the gate insulating layer 22.
  • the unbonded hands of the silicon atoms in the gate insulating layer 22 are hydrogen-terminated by hydrogen ions.
  • hydrogen ions are also introduced into the interface region 29 in contact with the gate insulating layer 22 on the main surface 73 of the first wafer.
  • the unbonded hands of the silicon atoms in the interface region 29 are hydrogen-terminated by hydrogen ions.
  • the collector electrode 46 is formed on the second wafer main surface 74.
  • the collector electrode 46 may include at least one of a Ti layer, a Ni layer, a Pd layer, an Au layer, an Ag layer and an Al layer.
  • the collector electrode 46 may be formed by a vapor deposition method and / or a sputtering method.
  • the wafer 72 is selectively cut, and a plurality of semiconductor devices 81 are cut out.
  • the semiconductor device 81 is manufactured through the steps including the above.
  • the method for manufacturing the semiconductor device 81 includes a step of forming the gate insulating layer 22 on the wafer 72, a step of forming the crystal defect region 13 in the wafer 72 after the step of forming the gate insulating layer 22, and a crystal defect region.
  • a step of introducing hydrogen ions into the gate insulating layer 22 after the step of forming 13 is included.
  • the unbonded hands of silicon atoms in the gate insulating layer 22 can be hydrogen-terminated by hydrogen ions.
  • the charge traps in the gate insulating layer 22 can be reduced, so that deterioration of the insulating characteristics over time can be suppressed. Therefore, the semiconductor device 81 provided with the gate insulating layer 22 having excellent reliability can be manufactured and provided.
  • the method for manufacturing the semiconductor device 81 includes a step of hydrogen-terminating the unbonded hands of silicon atoms in the wafer 72 with hydrogen ions in the interface region 29 in contact with the gate insulating layer 22 of the wafer 72. As a result, fluctuations in the insulation characteristics over time can be appropriately suppressed.
  • the method for manufacturing the semiconductor device 81 includes a step of forming the gate electrode 23, a step of forming the intermediate insulating layer 41, a step of forming the barrier electrode 51, and a step of forming the barrier electrode 51 prior to the step of introducing hydrogen ions into the gate insulating layer 22.
  • the step of forming the opening 53 is included.
  • the gate electrode 23 is formed on the gate insulating layer 22.
  • the intermediate insulating layer 41 covers the gate electrode 23.
  • the barrier electrode 51 contains an electrode material that occludes hydrogen ions and covers the intermediate insulating layer 41.
  • the opening 53 of the barrier electrode 51 exposes a part of the intermediate insulating layer 41 or a part of the semiconductor layer 2. In this manufacturing method, the opening 53 of the barrier electrode 51 is formed so as to expose a part of the intermediate insulating layer 41.
  • the hydrogen ions introduced into the gate insulating layer 22 are captured (occluded) by the barrier electrode 51 and at the same time introduced into the gate insulating layer 22 through the opening 53 of the barrier electrode 51. .. Therefore, the storage of hydrogen ions by the barrier electrode 51 can be suppressed, and the Si—H bond can be appropriately formed in the gate insulating layer 22.
  • the opening 53 is formed so as to overlap at least one (in this form, all) of the gate insulating layer 22 and the gate electrode 23 in a plan view. According to this manufacturing method, the distance connecting the gate insulating layer 22 and the opening 53 can be shortened. As a result, hydrogen ions can be appropriately introduced into the gate insulating layer 22 through the opening 53.
  • the opening 53 In the step of forming the opening 53, it is preferable that the opening 53 having a width W2 smaller than the width W3 of the gate insulating layer 22 is formed.
  • the opening 53 is preferably located in a region inside the peripheral edge of the gate insulating layer 22 in a plan view. According to this manufacturing method, the margin for the misalignment of the opening 53 can be widened. As a result, the opening 53 can be appropriately formed in the region between the plurality of contact openings 42 adjacent to each other on the intermediate insulating layer 41.
  • the opening 53 having a width W2 smaller than the width W4 of the gate electrode 23 may be formed.
  • the opening 53 may be located in a region inside the peripheral edge of the gate electrode 23 in a plan view. According to this manufacturing method, the margin for the misalignment of the opening 53 can be surely widened.
  • the intermediate insulating layer 41 is preferably formed of a material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the intermediate insulating layer 41.
  • the gate electrode 23 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the gate electrode 23.
  • the main electrode 52 is preferably formed of an electrode material that allows hydrogen ions to pass through. As a result, hydrogen ions can be efficiently introduced into the gate insulating layer 22 via the main electrode 52.
  • the step of forming the body region 14, the emitter region 31 and the contact region 33 does not necessarily have to be performed at this timing, and is before the step of forming the barrier electrode 51 (see FIG. 9E, etc.). It can be carried out at any time.
  • the process of forming the crystal defect region 13 is the step of forming the collector region 12 (buffer region 11) after the step of forming the main electrode 52 (see FIG. 9H) (FIG. 9K).
  • FIG. 9I the process of forming the crystal defect region 13
  • FIG. 9B the step of introducing hydrogen ions into the gate insulating layer 22
  • FIG. 9L the step of introducing hydrogen ions into the gate insulating layer 22
  • the hydrogen ion introduction step (see FIG. 9L) to the gate insulating layer 22 is carried out after the formation step (see FIG. 9K) of the collector region 12 (buffer region 11) has been described. ..
  • the step of introducing hydrogen ions into the gate insulating layer 22 does not necessarily have to be carried out at this timing, and after the step of forming the crystal defect region 13 (see FIG. 9I), the step of cutting the wafer 72. It can be carried out at any timing before (see FIG. 9M).
  • FIG. 10 is a corresponding diagram of FIG. 3, which is a cross-sectional view showing a semiconductor device 101 according to a third embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 1, and the description thereof will be omitted.
  • the emitter main surface electrode 50 (gate main surface electrode 47) according to the semiconductor device 101 is made of an electrode material through which hydrogen ions pass, instead of a barrier electrode 51 containing an electrode material that occludes hydrogen ions.
  • the barrier electrode 102 is included.
  • the barrier electrode 102 does not have an opening 53 in this form.
  • the barrier electrode 102 preferably includes at least one of a W layer, a WSi layer, a Co layer, a Ni layer, a Mo layer, and a TiN layer.
  • the W layer, WSi layer, Co layer, Ni layer, Mo layer and TiN layer are all made of electrode materials through which hydrogen ions pass.
  • the barrier electrode 102 may have a single-layer structure including any one of a W layer, a WSi layer, a Co layer, a Ni layer, a Mo layer, and a TiN layer.
  • the barrier electrode 102 may have a laminated structure in which at least two layers of a W layer, a WSi layer, a Co layer, a Ni layer, a Mo layer and a TiN layer are laminated in any order.
  • the TiN layer is preferably formed in combination with at least one of a W layer, a WSi layer, a Co layer, a Ni layer and a Mo layer.
  • the TiN layer preferably forms the uppermost layer of the barrier electrode 102.
  • the W layer, WSi layer, Co layer, Ni layer, Mo layer and TiN layer are all formed by the vapor deposition method and / or the sputtering method in the above-mentioned step of FIG. 6N.
  • the silicide layer 34 may or may not be formed on the inner wall of the contact hole.
  • the barrier electrode 102 made of an electrode material through which hydrogen ions pass is included.
  • hydrogen ions can be introduced into the gate insulating layer 22 via the barrier electrode 102 in the step of FIG. 6T described above.
  • the step of forming the opening 53 can be omitted. Therefore, it is possible to manufacture and provide the semiconductor device 101 provided with the gate insulating layer 22 having excellent reliability while reducing the man-hours.
  • FIG. 11 is a corresponding diagram of FIG. 8 and is a cross-sectional view showing a semiconductor device 111 according to a fourth embodiment of the present invention.
  • the same reference numerals will be given to the structures corresponding to the structures described for the semiconductor device 81, and the description thereof will be omitted.
  • the emitter main surface electrode 50 (gate main surface electrode 47) according to the semiconductor device 111 is made of an electrode material through which hydrogen ions pass, instead of a barrier electrode 51 containing an electrode material that occludes hydrogen ions.
  • the barrier electrode 102 is included.
  • the barrier electrode 102 does not have an opening 53 in this form.
  • the barrier electrode 102 preferably includes at least one of a W layer, a WSi layer, a Co layer, a Ni layer, a Mo layer, and a TiN layer.
  • the W layer, WSi layer, Co layer, Ni layer, Mo layer and TiN layer are all made of electrode materials through which hydrogen ions pass.
  • the barrier electrode 102 may have a single-layer structure including any one of a W layer, a WSi layer, a Co layer, a Ni layer, a Mo layer, and a TiN layer.
  • the barrier electrode 102 may have a laminated structure in which at least two layers of a W layer, a WSi layer, a Co layer, a Ni layer, a Mo layer and a TiN layer are laminated in any order.
  • the TiN layer is preferably formed in combination with at least one of a W layer, a WSi layer, a Co layer, a Ni layer and a Mo layer.
  • the TiN layer preferably forms the uppermost layer of the barrier electrode 102.
  • the W layer, WSi layer, Co layer, Ni layer, Mo layer and TiN layer are all formed by the vapor deposition method and / or the sputtering method in the above-mentioned step of FIG. 9F.
  • the silicide layer 34 may or may not be formed on the inner wall of the contact hole.
  • the barrier electrode 102 made of an electrode material through which hydrogen ions pass is included.
  • hydrogen ions can be introduced into the gate insulating layer 22 via the barrier electrode 102 in the step of FIG. 9L described above.
  • the step of forming the opening 53 can be omitted. Therefore, it is possible to manufacture and provide the semiconductor device 111 provided with the gate insulating layer 22 having excellent reliability while reducing the man-hours.
  • the barrier electrode 51 having an opening 53 that exposes a part of the semiconductor layer 2 may be formed.
  • a part of the main electrode 52 comes into contact with the semiconductor layer 2.
  • the electrode material (for example, Al) of the main electrode 52 may diffuse into the semiconductor layer 2 and the electrical characteristics of the semiconductor layer 2 may fluctuate. Therefore, it is preferable that the opening 53 exposes a part of the intermediate insulating layer 41 at a distance from the semiconductor layer 2.
  • the barrier electrode 102 or the TiW layer composed of the TiW layer is provided in place of or in addition to the W layer, the WSi layer, the Co layer, the Ni layer, the Mo layer and the TiN layer.
  • the including barrier electrode 102 may be formed. In this case, the same effects as those described in the third embodiment and the fourth embodiment can be obtained.
  • the TiW layer has the property of occluding hydrogen ions according to the Ti content. Therefore, when the TiW layer is used, it is preferable to form the opening 53 in the barrier electrode 102 in the same manner as in the first embodiment and the second embodiment, depending on its properties.
  • the grid-like trench gate structure 20 may be formed in a plan view.
  • a grid-like planar gate structure 82 may be formed in a plan view.
  • the semiconductor layer 2 made of SiC (silicon carbide) may be adopted instead of the semiconductor layer 2 made of silicon. That is, the semiconductor layer 2 may contain silicon.
  • the p-type portion may be n-type and the n-type portion may be p-type.
  • an n + type drain region may be formed in place of the p + type collector region 12.
  • the concentration of n-type impurities in the drain region may be 1 ⁇ 10 19 cm -3 or more and 1 ⁇ 10 21 cm -3 or less.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the "emitter” of the IGBT is read as the "source” of the MISFET, and the “collector” of the IGBT is read as the "drain” of the MISFET.
  • the semiconductor layer 2 may have a laminated structure including an n + type semiconductor substrate forming a drain region and an n type epitaxial layer forming a drift region 10.
  • A2 An electrode formed on the insulating layer, an intermediate insulating layer covering the electrode, and at least one of a part of the intermediate insulating layer and a part of the semiconductor layer covering the intermediate insulating layer.
  • the semiconductor device according to A1 further comprising a barrier electrode comprising an electrode material that has an opening for exposing hydrogen ions and occludes hydrogen ions.
  • the intermediate insulation includes a trench formed in the semiconductor layer, the insulating layer formed in the inner wall of the trench, and a trench structure having the electrodes embedded in the trench sandwiching the insulating layer.
  • the semiconductor device according to any one of A2 to A8, further including a main electrode that fills the opening and covers the barrier electrode.
  • [A10] Further includes an electrode formed on the insulating layer, an intermediate insulating layer covering the electrode, and a barrier electrode made of an electrode material covering the intermediate insulating layer and allowing hydrogen ions to pass therethrough.
  • the intermediate insulation includes a trench formed in the semiconductor layer, the insulating layer formed in the inner wall of the trench, and a trench structure having the electrodes embedded in the trench with the insulating layer interposed therebetween.
  • the semiconductor device according to A14 further including an interface region formed in the region covered by the insulating layer in the semiconductor layer and having a Si—H bond in which unbonded silicon atoms are hydrogen-terminated.
  • a method for manufacturing a semiconductor device including.
  • the method for manufacturing a semiconductor device according to A17 or A18, wherein the step of forming the crystal defect region includes a step of forming an unbonded silicon atom in the insulating layer.
  • the barrier electrode further includes a step of forming an opening in the barrier electrode that exposes a part of the intermediate insulating layer and a part of the wafer, and in the hydrogen ion introduction step, the barrier electrode is said to have an opening.
  • an electrode is formed on the insulating layer, and before the hydrogen ion introduction step, an intermediate insulating layer covering the electrode is formed, and the hydrogen.
  • a step of forming a barrier electrode made of an electrode material through which hydrogen ions pass and covering the intermediate insulating layer is further included, and in the hydrogen ion introduction step, via the barrier electrode.

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Abstract

半導体装置は、半導体層と、前記半導体層内に形成された結晶欠陥領域と、前記半導体層の上に形成され、シリコンを含む絶縁体からなり、シリコン原子の未結合手が水素終端されたＳｉ－Ｈ結合を当該絶縁体中に含む絶縁層と、を含む。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　特許文献は、半導体層、結晶欠陥領域および絶縁層を含む半導体装置を開示している。結晶欠陥領域は、半導体層内に形成されている。絶縁層は、半導体層の上に形成されている。
国際公開第２０１６／０５１９７０Ａ１号
　本発明の一実施形態は、信頼性に優れた絶縁層を有する半導体装置およびその製造方法を提供する。
　本発明の一実施形態は、半導体層と、前記半導体層内に形成された結晶欠陥領域と、前記半導体層の上に形成され、シリコンを含む絶縁体からなり、シリコン原子の未結合手が水素終端されたＳｉ－Ｈ結合を当該絶縁体中に含む絶縁層と、を含む、半導体装置を提供する。この構造によれば、信頼性に優れた絶縁層を有する半導体装置を提供できる。
　本発明の一実施形態は、ウエハを用意する工程と、前記ウエハの上にシリコンを含む絶縁体からなる絶縁層を形成する工程と、前記絶縁層の形成後、イオン照射法および電子線照射法のうちの少なくとも一方によって前記ウエハ内に結晶欠陥領域を形成する工程と、前記結晶欠陥領域の形成後、前記絶縁層に水素イオンを導入し、前記絶縁層中のシリコン原子の未結合手を水素終端させる工程と、を含む、半導体装置の製造方法を提供する。この製造方法によれば、信頼性に優れた絶縁層を有する半導体装置を製造し、提供できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示す領域IIの拡大図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、図３の要部拡大図である。 図５Ａは、第１形態例に係るバリア電極を示す要部拡大図である。 図５Ｂは、第２形態例に係るバリア電極を示す要部拡大図である。 図５Ｃは、第３形態例に係るバリア電極を示す要部拡大図である。 図５Ｄは、第４形態例に係るバリア電極を示す要部拡大図である。 図６Ａは、図１に示す半導体装置の製造方法の一例を説明するための断面図である。 図６Ｂは、図６Ａの後の工程を示す断面図である。 図６Ｃは、図６Ｂの後の工程を示す断面図である。 図６Ｄは、図６Ｃの後の工程を示す断面図である。 図６Ｅは、図６Ｄの後の工程を示す断面図である。 図６Ｆは、図６Ｅの後の工程を示す断面図である。 図６Ｇは、図６Ｆの後の工程を示す断面図である。 図６Ｈは、図６Ｇの後の工程を示す断面図である。 図６Ｉは、図６Ｈの後の工程を示す断面図である。 図６Ｊは、図６Ｉの後の工程を示す断面図である。 図６Ｋは、図６Ｊの後の工程を示す断面図である。 図６Ｌは、図６Ｋの後の工程を示す断面図である。 図６Ｍは、図６Ｌの後の工程を示す断面図である。 図６Ｎは、図６Ｍの後の工程を示す断面図である。 図６Ｏは、図６Ｎの後の工程を示す断面図である。 図６Ｐは、図６Ｏの後の工程を示す断面図である。 図６Ｑは、図６Ｐの後の工程を示す断面図である。 図６Ｒは、図６Ｑの後の工程を示す断面図である。 図６Ｓは、図６Ｒの後の工程を示す断面図である。 図６Ｔは、図６Ｓの後の工程を示す断面図である。 図６Ｕは、図６Ｔの後の工程を示す断面図である。 図７は、図２の対応図であって、本発明の第２実施形態に係る半導体装置を示す拡大図である。 図８は、図７に示すVIII-VIII線に沿う断面図である。 図９Ａは、図７に示す半導体装置の製造方法の一例を説明するための断面図である。 図９Ｂは、図９Ａの後の工程を示す断面図である。 図９Ｃは、図９Ｂの後の工程を示す断面図である。 図９Ｄは、図９Ｃの後の工程を示す断面図である。 図９Ｅは、図９Ｄの後の工程を示す断面図である。 図９Ｆは、図９Ｅの後の工程を示す断面図である。 図９Ｇは、図９Ｆの後の工程を示す断面図である。 図９Ｈは、図９Ｇの後の工程を示す断面図である。 図９Ｉは、図９Ｈの後の工程を示す断面図である。 図９Ｊは、図９Ｉの後の工程を示す断面図である。 図９Ｋは、図９Ｊの後の工程を示す断面図である。 図９Ｌは、図９Ｋの後の工程を示す断面図である。 図９Ｍは、図９Ｌの後の工程を示す断面図である。 図１０は、図３の対応図であって、本発明の第３実施形態に係る半導体装置を示す断面図である。 図１１は、図８の対応図であって、本発明の第４実施形態に係る半導体装置を示す断面図である。
　図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図３の要部拡大図である。
　図１～図４を参照して、半導体装置１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体スイッチングデバイスである。半導体装置１は、直方体形状に形成されたシリコン製の半導体層２を含む。半導体層２は、この形態（this embodiment）では、ＦＺ（Floating Zone）法を経て形成されたＦＺ基板、または、ＣＺ（Czochralski）法を経て形成されたＣＺ基板（この形態ではＦＺ基板）からなる単層構造を有している。
　半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する４つの側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。側面５Ａ～５Ｄは、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを含む。
　第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状にそれぞれ形成されている。第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。
　半導体層２は、デバイス領域６および外側領域７を含む。デバイス領域６は、ＩＧＢＴの主要部が形成された領域である。デバイス領域６は、平面視において側面５Ａ～５Ｄから内方に間隔を空けて半導体層２に形成されている。デバイス領域６は、平面視において四角形状に形成されていてもよい。
　外側領域７は、デバイス領域６外の領域である。外側領域７は、平面視においてデバイス領域６の周縁に沿う帯状に形成されている。外側領域７は、この形態では、平面視においてデバイス領域６を取り囲む環状（具体的には四角環状）に形成されている。
　図３を参照して、半導体装置１は、半導体層２の表層部を形成するｎ型（第１導電型）のドリフト領域１０を含む。ドリフト領域１０は、ＦＺ基板を利用して形成されている。つまり、ドリフト領域１０は、半導体層２において他の半導体領域以外の領域全域に形成されている。ドリフト領域１０のｎ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であってもよい。
　半導体装置１は、半導体層２の第２主面４の表層部に形成されたｎ＋型のバッファ領域１１を含む。バッファ領域１１は、フィールドストップ領域と称されてもよい。バッファ領域は、ターンオフ動作時における空乏層の拡がりを抑制することを１つの目的として形成される。バッファ領域１１は、第２主面４の表層部の全域に形成されていてもよい。バッファ領域１１は、ドリフト領域１０のｎ型不純物濃度を超えるｎ型不純物濃度を有している。バッファ領域１１のｎ型不純物濃度は、１．０×１０１４ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　半導体装置１は、半導体層２の第２主面４の表層部に形成されたｐ＋型（第２導電型）のコレクタ領域１２を含む。コレクタ領域１２は、具体的には、バッファ領域１１において第２主面４側の表層部に形成されている。コレクタ領域１２は、第２主面４の表層部の全域に形成されていてもよい。コレクタ領域１２のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　半導体装置１は、半導体層２内に形成された結晶欠陥領域１３を含む。図３において、結晶欠陥領域１３は、ハッチングによって示されている。複数の結晶欠陥領域１３は、第１主面３に対して第２主面４側の領域に形成されている。複数の結晶欠陥領域１３は、具体的には、第１主面３およびバッファ領域１１の間の領域に形成されている。複数の結晶欠陥領域１３は、法線方向Ｚに間隔を空けて形成され、第１主面３に対して平行な方向に面状または層状に延びている。
　この形態では、複数（この形態では３層）の結晶欠陥領域１３が、半導体層２内に形成されている。結晶欠陥領域１３の個数は任意である。結晶欠陥領域１３は、半導体層２内に１層だけ形成されていてもよいし、４層以上形成されていてもよい。結晶欠陥領域１３は、必ずしも間隔を空けて複数形成されている必要はなく、半導体層２の所定の厚さ範囲に一様に導入されていてもよい。
　複数の結晶欠陥領域１３は、半導体層２内に導入されたボイドを含む。すなわち、結晶欠陥領域１３は、ボイドによって半導体層２の結晶構造が改質された領域からなる。ボイドは、点欠陥、空孔等を含む。複数の結晶欠陥領域１３は、この形態では、ボイドおよびプロトンを含むｎ型不純物領域として形成されている。
　複数の結晶欠陥領域１３は、具体的には、ボイド（Ｖ）、酸素（Ｏ）および水素（Ｈ）によって構成されたＶＯＨ欠陥を含むｎ型不純物領域として形成されている。ボイドは、電子線照射法およびイオン照射法のうちの少なくとも一方によって半導体層２内に導入される。酸素は、製造中に半導体層２内に混入または導入される。プロトンは、イオン照射法によって半導体層２内に導入される。ＶＯＨ欠陥は、ボイド（Ｖ）、酸素（Ｏ）および水素（Ｈ）が導入された状態の半導体層２を熱処理することによって形成される。
　ＶＯＨ欠陥は、電子を供給するドナー（ｎ型不純物領域）として機能する。各結晶欠陥領域１３のＶＯＨ欠陥の密度は、１×１０１２ｃｍ－３以上１×１０１６ｃｍ－３であってもよい。各結晶欠陥領域１３のｎ型不純物濃度は、ドリフト領域１０のｎ型不純物濃度を超えている。
　複数の結晶欠陥領域１３は、ライフタイムキラー領域、バッファ領域およびフィールドストップ領域のうちの少なくとも１つとして機能する。複数の結晶欠陥領域１３は、この形態では、ライフタイムキラー領域として形成されている。ライフタイムキラー領域は、ターンオフ動作時におけるターンオフ時間を短縮することを１つの目的として形成される。
　半導体装置１は、デバイス領域６において半導体層２の第１主面３の表層部に形成されたｐ型のボディ領域１４を含む。ボディ領域１４のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。ボディ領域１４は、法線方向Ｚに関して、ドリフト領域１０を挟んで結晶欠陥領域１３に対向している。ボディ領域１４は、この形態では、デバイス領域６を画定している。
　半導体装置１は、デバイス領域６において半導体層２の第１主面３に形成された複数のトレンチゲート構造２０を含む。複数のトレンチゲート構造２０は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに沿って間隔を空けて形成されている。これにより、複数のトレンチゲート構造２０は、平面視において第１方向Ｘに延びるストライプ状に形成されている。複数のトレンチゲート構造２０は、法線方向Ｚに関して、ドリフト領域１０を挟んで結晶欠陥領域１３に対向している。
　各トレンチゲート構造２０は、具体的には、ゲートトレンチ２１（トレンチ）、ゲート絶縁層２２（絶縁層）およびゲート電極２３（電極）を含む。ゲートトレンチ２１は、第１主面３を第２主面４に向けて掘り下げることによって形成されている。ゲートトレンチ２１は、ボディ領域１４を貫通し、ドリフト領域１０に至っている。ゲートトレンチ２１は、複数の結晶欠陥領域１３から第１主面３側に間隔を空けて形成されている。
　ゲートトレンチ２１は、側壁および底壁を含む。ゲートトレンチ２１の側壁は、ドリフト領域１０およびボディ領域１４を露出させている。ゲートトレンチ２１の底壁は、ドリフト領域１０を露出させている。
　ゲートトレンチ２１は、具体的には、第１トレンチ部２４および第２トレンチ部２５を含む。第１トレンチ部２４は、比較的広い開口幅を有し、ゲートトレンチ２１の開口側に形成されている。第１トレンチ部２４は、ボディ領域１４の底部に対して第１主面３側の領域に位置している。第２トレンチ部２５は、第１トレンチ部２４の開口幅未満の開口幅を有し、第１トレンチ部２４からボディ領域１４の底部を横切ってドリフト領域１０に至っている。第２トレンチ部２５の深さは、第１トレンチ部２４の深さを超えている。
　ゲート絶縁層２２は、ゲートトレンチ２１の内壁に沿って膜状に形成されている。ゲート絶縁層２２は、ゲートトレンチ２１内においてリセス空間を区画している。ゲート絶縁層２２は、第１部分２６、第２部分２７および第３部分２８を一体的に含む。
　第１部分２６は、第１トレンチ部２４を被覆している。第２部分２７は、第１部分２６と一体を成し、第２トレンチ部２５を被覆している。第３部分２８は、第１部分２６と一体を成し、ゲートトレンチ２１の開口エッジ部を介して第１主面３の上に引き出されている。第１部分２６は、第２部分２７の厚さを超える厚さを有する厚膜部として形成されている。第１部分２６は、ゲートトレンチ２１の開口エッジ部における電界を緩和する。
　ゲート絶縁層２２は、シリコンを含む絶縁体からなる。ゲート絶縁層２２は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも１種を含むことが好ましい。ゲート絶縁層２２は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＨｆＳｉＯ層またはＨｆＳｉＯＮ層からなる単層構造を有していてもよい。ゲート絶縁層２２は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも２つの層を任意の順序で積層させた積層構造を有していてもよい。ゲート絶縁層２２は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　ゲート絶縁層２２は、絶縁体の内部において、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を含む。ゲート絶縁層２２は、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を含む外面を有していることが好ましい。ゲート絶縁層２２中のＳｉ－Ｈ結合は、水素アニール処理法によってゲート絶縁層２２中に水素イオンを導入することによって形成されている。
　ゲート絶縁層２２の厚さは、１０ｎｍ以上１０００ｎｍ以下であってもよい。ゲート絶縁層２２の厚さは、１０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、または、８００ｎｍ以上１０００ｎｍ以下であってもよい。ゲート絶縁層２２の厚さは、２０ｎｍ以上２００ｎｍ以下であることが好ましい。
　この構造において、半導体装置１は、半導体層２においてゲート絶縁層２２によって被覆された界面領域２９を含む。界面領域２９は、半導体層２中のシリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を有していることが好ましい。界面領域２９のＳｉ－Ｈ結合は、ゲート絶縁層２２中のＳｉ－Ｈ結合と同様の方法によって形成されている。
　ゲート電極２３は、ゲート絶縁層２２を挟んでゲートトレンチ２１に埋設されている。ゲート電極２３は、具体的には、ゲート絶縁層２２によってゲートトレンチ２１内に区画されたリセス空間内に埋設されている。ゲート電極２３は、ゲートトレンチ２１から露出する露出面を有している。ゲート電極２３の露出面は、第１主面３に対してゲートトレンチ２１の底壁側に位置していてもよい。ゲート電極２３の露出面は、ゲートトレンチ２１の底壁に向かう窪みを有していてもよい。
　ゲート電極２３は、水素イオンを通過させる電極材料からなる。ゲート電極２３は、ｎ型不純物またはｐ型不純物によって導電性が付与されたポリシリコンからなっていてもよい。ゲート電極２３は、ｎ型ポリシリコンからなることが好ましい。
　半導体装置１は、ボディ領域１４の表層部に形成されたｎ＋型の複数のエミッタ領域３１を含む。エミッタ領域３１のｎ型不純物濃度は、ドリフト領域１０のｎ型不純物濃度を超えている。エミッタ領域３１のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　複数のエミッタ領域３１は、ボディ領域１４の表層部において互いに隣り合う複数のゲートトレンチ２１の間の領域にそれぞれ形成されている。各エミッタ領域３１の底部は、ボディ領域１４の底部に対して第１主面３側の領域に位置している。
　各エミッタ領域３１は、ゲートトレンチ２１の側壁を被覆し、ゲート絶縁層２２を挟んでゲート電極２３に対向している。各エミッタ領域３１は、具体的には、ゲートトレンチ２１の第１トレンチ部２４および第２トレンチ部２５を被覆し、ゲート絶縁層２２の第１部分２６および第２部分２７を挟んでゲート電極２３に対向している。エミッタ領域３１は、ボディ領域１４内においてドリフト領域１０との間でＩＧＢＴのチャネル領域を画定する。チャネル領域は、ボディ領域１４においてゲート絶縁層２２に沿う領域に形成される。
　半導体装置１は、半導体層２の第１主面３においてゲートトレンチ２１から間隔を空けてゲートトレンチ２１の側方に形成されたコンタクト孔３２を含む。この形態では、複数のコンタクト孔３２がゲートトレンチ２１の両サイドに形成されている。複数のコンタクト孔３２は、具体的には、互いに隣り合う複数のゲートトレンチ２１の間の領域にそれぞれ形成されている。
　各コンタクト孔３２は、平面視においてゲートトレンチ２１に沿って延びる帯状に形成されていてもよい。各コンタクト孔３２は、エミッタ領域３１の底部を貫通し、ボディ領域１４に至っている。各コンタクト孔３２の底壁は、ボディ領域１４の底部およびエミッタ領域３１の底部の間の領域に位置している。
　半導体装置１は、ボディ領域１４の表層部においてコンタクト孔３２に沿う領域に形成されたｐ＋型のコンタクト領域３３を含む。この形態では、複数のコンタクト領域３３が対応するコンタクト孔３２に沿って形成されている。コンタクト領域３３のｐ型不純物濃度は、ボディ領域１４のｐ型不純物濃度を超えている。コンタクト領域３３のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。
　コンタクト領域３３は、対応するコンタクト孔３２の底壁を被覆している。コンタクト領域３３は、対応するコンタクト孔３２の側壁を被覆していてもよい。コンタクト領域３３の底部は、ボディ領域１４の底部およびエミッタ領域３１の底部の間の領域に位置している。
　半導体装置１は、この形態では、ボディ領域１４の表層部においてコンタクト孔３２の壁面に沿う領域に形成されたシリサイド層３４を含む。この形態では、複数のシリサイド層３４が対応するコンタクト孔３２の壁面に沿って形成されている。シリサイド層３４は、対応するコンタクト孔３２の壁面の全域に形成されている。
　各シリサイド層３４は、対応するエミッタ領域３１およびコンタクト領域３３に電気的に接続されている。各シリサイド層３４は、具体的には、対応するエミッタ領域３１およびコンタクト領域３３との間でオーミック接触を形成している。シリサイド層３４は、水素イオンを吸蔵する電極材料を含む。シリサイド層３４は、この形態では、Ｔｉシリサイドからなる。
　半導体装置１は、半導体層２の第１主面３を被覆する中間絶縁層４１を含む。中間絶縁層４１は、層間絶縁層とも称される。中間絶縁層４１は、複数のトレンチゲート構造２０を一括して被覆している。つまり、中間絶縁層４１は、ゲートトレンチ２１、ゲート絶縁層２２およびゲート電極２３を一括して被覆している。
　中間絶縁層４１は、水素イオンを通過させる絶縁体からなる。中間絶縁層４１は、ＳｉＯ２層およびＳｉＮ層のいずれか一方または双方を含む単層構造または積層構造を有していてもよい。中間絶縁層４１は、複数のＳｉＯ２層を含む積層構造を有していてもよい。中間絶縁層４１は、ＳｉＯ２層の一例としてのＵＳＧ（Undoped Silicate Glass）層、ＰＳＧ（Phosphor Silicate Glass）層およびＢＰＳＧ（Boron Phosphor Silicate Glass）層のうちの少なくとも１つを含んでいてもよい。
　中間絶縁層４１は、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を含んでいてもよい。中間絶縁層４１は、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を含む外面を有していてもよい。
　中間絶縁層４１は、複数のコンタクト開口４２を含む。複数のコンタクト開口４２は、ゲート電極２３を露出させる複数のコンタクト開口４２を含む。複数のコンタクト開口４２は、複数のコンタクト孔３２にそれぞれ連通する複数のコンタクト開口４２を含む。コンタクト孔３２に連通するコンタクト開口４２は、平面視において当該コンタクト孔３２に沿って延びる帯状に形成されている。
　半導体装置１は、半導体層２の第２主面４の上に形成されたコレクタ電極４６を含む。コレクタ電極４６は、コレクタ領域１２に電気的に接続されている。コレクタ電極４６は、コレクタ領域１２との間でオーミック接触を形成している。
　コレクタ電極４６は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。コレクタ電極４６は、オーミック電極としてのＴｉ層を含むことが好ましい。コレクタ電極４６は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層またはＡｌ層からなる単層構造を有していてもよい。
　コレクタ電極４６は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２種を任意の順序で積層させた積層構造を有していてもよい。コレクタ電極４６は、たとえば、第２主面４側からこの順に積層されたＴｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層およびＡｇ層を含む積層構造を有していてもよい。
　図１を参照して、半導体装置１は、中間絶縁層４１の上に形成されたゲート主面電極４７を含む。ゲート主面電極４７は、デバイス領域６の上に形成されている。ゲート主面電極４７は、ゲートパッド４８およびゲートフィンガー４９を含む。
　ゲートパッド４８は、平面視において第１側面５Ａの中央部に沿う領域に沿って形成されている。ゲートパッド４８は、平面視において側面５Ａ～５Ｄのうちの任意の２つを接続する角部に沿う領域に形成されていてもよい。ゲートパッド４８は、平面視において四角形状に形成されていてもよい。
　ゲートフィンガー４９は、ゲートパッド４８から引き出されており、デバイス領域６の周縁に沿って帯状に延びている。ゲートフィンガー４９は、この形態では、第１側面５Ａ、第３側面５Ｃおよび第４側面５Ｄに沿って延び、デバイス領域６の内方を３方向から区画している。
　ゲートフィンガー４９は、中間絶縁層４１の上から対応する複数のコンタクト開口４２に入り込んでいる。ゲートフィンガー４９は、対応するコンタクト開口４２内においてゲート電極２３に電気的に接続されている。ゲートパッド４８に印加されたゲート電圧は、ゲートフィンガー４９を介してゲート電極２３に伝達される。
　図１および図３を参照して、半導体装置１は、ゲート主面電極４７から間隔を空けて中間絶縁層４１の上に形成されたエミッタ主面電極５０を含む。エミッタ主面電極５０は、デバイス領域６の上に形成されている。エミッタ主面電極５０は、デバイス領域６の上においてゲート主面電極４７によって区画された領域を被覆している。
　エミッタ主面電極５０は、中間絶縁層４１の上から対応するコンタクト開口４２を介してコンタクト孔３２に入り込んでいる。エミッタ主面電極５０は、コンタクト孔３２内においてボディ領域１４、エミッタ領域３１およびコンタクト領域３３に電気的に接続されている。エミッタ主面電極５０に印加されたエミッタ電圧は、エミッタ主面電極５０を介してボディ領域１４、エミッタ領域３１およびコンタクト領域３３に伝達される。
　図３および図４を参照して、エミッタ主面電極５０は、具体的には、中間絶縁層４１側からこの順に積層されたバリア電極５１および主電極５２を含む積層構造を有している。図示は省略されるが、ゲート主面電極４７もバリア電極５１および主電極５２を含む積層構造を有している。以下では、エミッタ主面電極５０の構造について説明し、ゲート主面電極４７の構造についての説明は省略する。
　バリア電極５１は、中間絶縁層４１の主面、コンタクト開口４２の内壁およびコンタクト孔３２の内壁に沿って膜状に形成されている。バリア電極５１は、コンタクト開口４２およびコンタクト孔３２内においてリセス空間を区画している。バリア電極５１は、コンタクト孔３２内においてシリサイド層３４に電気的に接続されている。
　バリア電極５１は、水素イオンを吸蔵する電極材料を含む。バリア電極５１は、その内部に水素イオンを含む。バリア電極５１は、この形態では、水素イオンを吸蔵する電極材料の一例としてのＴｉ（チタン）を含む。
　バリア電極５１は、中間絶縁層４１の一部および半導体層２の一部のうちの少なくとも一方を露出させる開口部５３を有している。バリア電極５１は、この形態では、複数の開口部５３を有している。各開口部５３は、この形態では、中間絶縁層４１の一部を露出させている。各開口部５３は、水素イオンの導入路を形成している。
　各開口部５３は、平面視において第１主面３に重なっていることが好ましい。各開口部５３は、平面視においてゲートトレンチ２１、ゲート絶縁層２２およびゲート電極２３のうちの少なくとも１つに重なっていることが特に好ましい。各開口部５３は、平面視においてゲートトレンチ２１、ゲート絶縁層２２およびゲート電極２３の全てに重なっていることが最も好ましい。つまり、各開口部５３は、平面視において各トレンチゲート構造２０に重なっていることが好ましい。
　各開口部５３は、この形態では、平面視においてゲートトレンチ２１に沿って延びる帯状に形成されている。複数の開口部５３が、平面視において１つのゲートトレンチ２１に重なるように間隔を空けて形成されていてもよい。各開口部５３は、ゲートトレンチ２１の開口幅Ｗ１未満の幅Ｗ２を有していることが好ましい。各開口部５３は、平面視においてゲートトレンチ２１の側壁によって取り囲まれた領域内に位置していることが好ましい。
　これにより、各開口部５３の全体が、平面視においてゲートトレンチ２１に重なっている。各開口部５３は、ゲートトレンチ２１の開口幅Ｗ１以上の幅Ｗ２を有していてもよい。各開口部５３は、平面視においてゲートトレンチ２１を取り囲むように形成されていてもよい。
　主電極５２は、バリア電極５１の上に形成されている。主電極５２は、水素イオンを通過させる電極材料を含む。主電極５２は、純Ａｌ層（純度が９９％以上のＡｌを含む層）、ＡｌＳｉ層、ＡｌＣｕ層およびＡｌＳｉＣｕ層のうちの少なくとも１つを含んでいてもよい。
　主電極５２は、コンタクト開口４２およびコンタクト孔３２内においてバリア電極５１によって区画されたリセス空間を埋めてバリア電極５１を被覆している。主電極５２は、バリア電極５１の開口部５３内において中間絶縁層４１の一部または半導体層２の一部に接している。主電極５２は、この形態では、バリア電極５１の開口部５３に入り込み、中間絶縁層４１に接続された埋設部５４を有している。主電極５２の埋設部５４は、バリア電極５１の開口部５３に対応した形状に形成されている。
　バリア電極５１は、図５Ａ～図５Ｄに示される種々の形態を採り得る。図５Ａ～図５Ｄは、水素イオンを吸蔵する電極材料を含むバリア電極５１の一形態例である。バリア電極５１は、水素イオンを吸蔵する電極材料を含む限り、図５Ａ～図５Ｄ以外の形態も採り得る。
　図５Ａは、第１形態例に係るバリア電極５１を示す要部拡大図である。図５Ａを参照して、バリア電極５１は、中間絶縁層４１側からこの順に積層されたＴｉ層６１、ＴｉＮ層６２およびＴｉ層６３を含む積層構造を有している。Ｔｉ層６３は、主電極５２の一部と合金化したＴｉＡｌ層であってもよい。
　図５Ｂは、第２形態例に係るバリア電極５１を示す要部拡大図である。図５Ｂを参照して、バリア電極５１は、中間絶縁層４１側からこの順に積層されたＴｉ層６１およびＴｉＮ層６２を含む積層構造を有している。
　図５Ｃは、第３形態例に係るバリア電極５１を示す要部拡大図である。図５Ｃを参照して、バリア電極５１は、中間絶縁層４１側からこの順に積層されたＴｉ層６１、ＴｉＮ層６２、Ｔｉ層６３およびＷ層６４を含む積層構造を有している。
　図５Ｄは、第４形態例に係るバリア電極５１を示す要部拡大図である。図５Ｄを参照して、バリア電極５１は、中間絶縁層４１側からこの順に積層されたＴｉ層６１、ＴｉＮ層６２およびＷ層６４を含む積層構造を有している。
　以上、半導体装置１は、半導体層２、結晶欠陥領域１３およびゲート絶縁層２２を含む。結晶欠陥領域１３は、半導体層２内に形成されている。ゲート絶縁層２２は、シリコンを含む絶縁体からなり、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を当該絶縁体中に含む。
　シリコン原子の未結合手を多く含むゲート絶縁層２２では、シリコン原子の未結合手が電荷トラップとして機能する。そのため、ゲート絶縁層２２の絶縁特性が経時的に変動する。一例として、ゲート絶縁層２２の経時劣化に起因して、ゲート閾値電圧が経時的に変動する。
　そこで、この形態では、ゲート絶縁層２２中のシリコン原子の未結合手を水素イオンによって水素終端させている。この構造によれば、ゲート絶縁層２２中の電荷トラップを減少させることができるから、絶縁特性の経時劣化を抑制できる。よって、信頼性に優れたゲート絶縁層２２を備えた半導体装置１を提供できる。
　この構造において、半導体装置１は、半導体層２においてゲート絶縁層２２によって被覆された界面領域２９を含む。界面領域２９は、半導体層２中のシリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を有していることが好ましい。この構造によれば、絶縁特性の経時劣化を適切に抑制できる。
　半導体装置１は、ゲート電極２３、中間絶縁層４１およびバリア電極５１を含む。ゲート電極２３は、ゲート絶縁層２２の上に形成されている。中間絶縁層４１は、ゲート電極２３を被覆している。バリア電極５１は、水素イオンを吸蔵する電極材料を含む。つまり、バリア電極５１は、その内部に水素イオンを含む。バリア電極５１は、中間絶縁層４１を被覆し、中間絶縁層４１の一部または半導体層２の一部を露出させる開口部５３を有している。開口部５３は、この形態では、中間絶縁層４１の一部を露出させている。
　この構造によれば、ゲート絶縁層２２中のＳｉ－Ｈ結合の形成時に、バリア電極５１の開口部５３を介してゲート絶縁層２２に水素イオンが導入されるため、バリア電極５１による水素イオンの吸蔵を抑制できる。よって、ゲート絶縁層２２内においてＳｉ－Ｈ結合を適切に形成できる。
　半導体装置１は、ゲートトレンチ２１、ゲート絶縁層２２およびゲート電極２３を有するトレンチゲート構造２０を含む。バリア電極５１の開口部５３は、平面視においてゲートトレンチ２１、ゲート絶縁層２２およびゲート電極２３のうちの少なくとも１つ（この形態では全部）に重なっている。この構造によれば、ゲート絶縁層２２および開口部５３を結ぶ距離を短縮できる。これにより、開口部５３を介してゲート絶縁層２２に水素イオンを適切に導入できるから、ゲート絶縁層２２内においてＳｉ－Ｈ結合を適切に形成できる。
　バリア電極５１の開口部５３は、ゲートトレンチ２１の開口幅Ｗ１未満の幅Ｗ２を有していることが好ましい。この構造によれば、開口部５３の位置ずれに対するマージンを広げることができる。これにより、中間絶縁層４１の上において互いに隣り合う複数のコンタクト開口４２の間の領域に開口部５３を適切に形成できる。
　中間絶縁層４１は、水素イオンを通過させる材料によって形成されていることが好ましい。これにより、水素イオンを、中間絶縁層４１を介してゲート絶縁層２２に効率的に導入できる。ゲート電極２３は、水素イオンを通過させる電極材料によって形成されていることが好ましい。これにより、水素イオンを、ゲート電極２３を介してゲート絶縁層２２に効率的に導入できる。主電極５２は、水素イオンを通過させる電極材料によって形成されていることが好ましい。これにより、水素イオンを、主電極５２を介してゲート絶縁層２２に効率的に導入できる。
　結晶欠陥領域１３は、ライフタイムキラー領域、バッファ領域およびフィールドストップ領域のうちの少なくとも１つとして機能するが、Ｓｉ－Ｈ結合を絶縁体中に含むゲート絶縁層２２を備えた構造は、結晶欠陥領域１３がライフタイムキラー領域として機能する構造において特に有効である。ライフタイムキラー領域は、ターンオフ時間を短縮する上で有効であり、ＩＧＢＴとの親和性が高い。したがって、ライフタイムキラー領域として機能する結晶欠陥領域１３を有する半導体装置１によれば、ターンオフ時間の短縮を図りながら、優れたゲート絶縁層２２の信頼性を高めることができる。
　図６Ａ～図６Ｕは、図１に示す半導体装置１の製造方法の一例を説明するための断面図である。
　図６Ａを参照して、半導体層２のベースとなるシリコン製のウエハ７２が用意される。ウエハ７２は、ＦＺ法を経て形成されたＦＺウエハ、または、ＣＺ法を経て形成されたＣＺウエハからなる単層構造を有していてもよい。ＦＺウエハおよびＣＺウエハのいずれの場合であっても、ウエハ７２は所定密度の酸素を含有する。ウエハ７２内の酸素密度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。
　ウエハ７２は、一方側の第１ウエハ主面７３および他方側の第２ウエハ主面７４を有している。第１ウエハ主面７３および第２ウエハ主面７４は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。
　次に、図６Ｂを参照して、ボディ領域１４およびエミッタ領域３１が第１ウエハ主面７３の表層部に形成される。ボディ領域１４は、イオン注入マスク（図示せず）を介するイオン注入法によって、ｐ型不純物を第１ウエハ主面７３の表層部に選択的に導入することによって形成される。エミッタ領域３１は、イオン注入マスク（図示せず）を介するイオン注入法によって、ｎ型不純物をボディ領域１４の表層部に選択的に導入することによって形成される。
　次に、所定パターンを有するハードマスク７５が第１ウエハ主面７３の上に形成される。ハードマスク７５は、複数のゲートトレンチ２１を形成すべき領域を露出させ、それら以外の領域を被覆している。ハードマスク７５は、熱酸化処理法またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。ハードマスク７５は、ウエットエッチング法またはドライエッチング法によってパターニングされてもよい。
　次に、図６Ｃを参照して、ゲートトレンチ２１の第１トレンチ部２４が第１ウエハ主面７３に形成される。第１トレンチ部２４は、ハードマスク７５から露出する第１ウエハ主面７３をエッチング法によって掘り下げることによって形成される。エッチング法は、等方性ウエットエッチング法または等方性ドライエッチング法であることが好ましい。
　次に、図６Ｄを参照して、ゲートトレンチ２１の第２トレンチ部２５が第１ウエハ主面７３に形成される。第２トレンチ部２５は、ハードマスク７５から露出する第１トレンチ部２４の底壁をエッチング法によって掘り下げることによって形成される。エッチング法は、異方性ウエットエッチング法または異方性ドライエッチング法であることが好ましい。ゲートトレンチ２１の形成後、ハードマスク７５は除去される。
　次に、図６Ｅを参照して、犠牲酸化層７６が第１ウエハ主面７３の上に形成される。犠牲酸化層７６は、ゲートトレンチ２１の内壁および第１ウエハ主面７３に沿って膜状に形成される。犠牲酸化層７６は、熱酸化処理法によって形成される。
　次に、図６Ｆを参照して、犠牲酸化層７６がエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲートトレンチ２１の内壁が平滑化される。犠牲酸化層７６の形成工程および除去工程は、必要に応じて除かれてもよい。ただし、ゲート絶縁層２２の特性を鑑みると、犠牲酸化層７６の形成工程および除去工程が実施されることが好ましい。
　次に、図６Ｇを参照して、ゲート絶縁層２２が第１ウエハ主面７３の上に形成される。ゲート絶縁層２２は、ゲートトレンチ２１の内壁および第１ウエハ主面７３に沿って膜状に形成される。ゲート絶縁層２２は、熱酸化処理法またはＣＶＤ法によって形成される。ゲート絶縁層２２は、この形態では、熱酸化処理法によって形成される。
　次に、図６Ｈを参照して、ゲート電極２３のベースとなるベース電極層７７が第１ウエハ主面７３の上に形成される。ベース電極層７７は、水素イオンを通過させる電極材料からなる。ベース電極層７７は、この形態では、導電性ポリシリコン層からなる。ベース電極層７７は、ｎ型ポリシリコン層からなることが好ましい。ベース電極層７７は、ゲート絶縁層２２を挟んでゲートトレンチ２１に埋設され、ゲート絶縁層２２を挟んで第１ウエハ主面７３を被覆する。ベース電極層７７は、ＣＶＤ法によって形成されてもよい。
　次に、図６Ｉを参照して、ベース電極層７７の不要な部分がエッチング法によって除去される。ベース電極層７７の不要な部分は、ゲート絶縁層２２が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート電極２３がゲートトレンチ２１内に形成される。
　次に、図６Ｊを参照して、中間絶縁層４１が第１ウエハ主面７３の上に形成される。中間絶縁層４１は、水素イオンを通過させる絶縁体からなる。中間絶縁層４１は、ＳｉＯ２層およびＳｉＮ層のいずれか一方または双方を含む単層構造または積層構造を有していてもよい。中間絶縁層４１は、複数のＳｉＯ２層を含む積層構造を有していてもよい。中間絶縁層４１は、ＳｉＯ２層の一例としてのＵＳＧ層、ＰＳＧ層およびＢＰＳＧ層のうちの少なくとも１つを含んでいてもよい。中間絶縁層４１は、ＣＶＤ法によって形成されてもよい。
　次に、図６Ｋを参照して、所定パターンを有するレジストマスク７８が中間絶縁層４１の上に形成される。レジストマスク７８は、中間絶縁層４１において複数のコンタクト開口４２を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、中間絶縁層４１の不要な部分およびゲート絶縁層２２の不要な部分が、レジストマスク７８を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１ウエハ主面７３を露出させる複数のコンタクト開口４２が中間絶縁層４１に形成される。図示は省略されるが、この工程では、ゲート電極２３を露出させる複数のコンタクト開口４２が中間絶縁層４１に形成される。レジストマスク７８は、その後、除去される。
　次に、図６Ｌを参照して、第１ウエハ主面７３において複数のコンタクト開口４２から露出する部分がエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、複数のコンタクト開口４２に連通する複数のコンタクト孔３２が第１ウエハ主面７３に形成される。コンタクト孔３２の形成工程では、前述のレジストマスク７８を利用して第１ウエハ主面７３の不要な部分が除去されてもよい。
　次に、図６Ｍを参照して、コンタクト領域３３が、ボディ領域１４の表層部においてコンタクト孔３２に沿う領域に形成される。コンタクト領域３３は、イオン注入マスク（図示せず）を介するイオン注入法によって、ｐ型不純物をボディ領域１４の表層部に選択的に導入することによって形成される。
　次に、図６Ｎを参照して、バリア電極５１が、中間絶縁層４１の上に形成される。バリア電極５１は、中間絶縁層４１の主面、コンタクト開口４２の内壁およびコンタクト孔３２の内壁に沿って膜状に形成される。バリア電極５１は、水素イオンを吸蔵する電極材料を含む。
　この工程では、まず、水素イオンを吸蔵する電極材料からなるＴｉ層６１が形成される。Ｔｉ層６１は、蒸着法および／またはスパッタ法によって形成されてもよい。次に、ＲＴＡ（Rapid thermal Anneal）法によって、第１ウエハ主面７３においてＴｉ層６１に接する部分にＴｉシリサイドからなるシリサイド層３４が形成される。次に、Ｔｉ層６１の上に、ＴｉＮ層６２が形成される。ＴｉＮ層６２は、蒸着法および／またはスパッタ法によって形成されてもよい。
　図５Ａ～図５Ｄに示される形態例に応じて、Ｔｉ層６３およびＷ層６４のいずれか一方または双方が、ＴｉＮ層６２の上に形成されてもよい。Ｔｉ層６３およびＷ層６４は、いずれも蒸着法および／またはスパッタ法によって形成される。
　次に、図６Ｏを参照して、所定パターンを有するレジストマスク７９が、バリア電極５１の上に形成される。レジストマスク７９は、バリア電極５１において複数の開口部５３を形成すべき領域を露出させ、それら以外の領域を被覆している。バリア電極５１において複数の開口部５３を形成すべき領域は、バリア電極５１において中間絶縁層４１を被覆する部分および半導体層２を被覆する部分のうちの少なくとも一方である。バリア電極５１において複数の開口部５３を形成すべき領域は、この形態では、バリア電極５１において中間絶縁層４１を被覆する部分である。
　次に、バリア電極５１の不要な部分が、レジストマスク７９を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、中間絶縁層４１の一部および半導体層２の一部のうちの少なくとも一方を露出させる複数の開口部５３がバリア電極５１に形成される。この工程では、中間絶縁層４１の一部をそれぞれ露出させる複数の開口部５３が形成される。開口部５３の具体的な形態については、前述の通りであるので、ここでは省略する。レジストマスク７９は、その後、除去される。
　次に、図６Ｐを参照して、主電極５２が、バリア電極５１の上に形成される。主電極５２は、バリア電極５１を介してコンタクト開口４２、コンタクト孔３２および開口部５３を埋め、バリア電極５１を被覆する。主電極５２は、水素イオンを通過させる電極材料からなる。主電極５２は、純Ａｌ層、ＡｌＳｉ層、ＡｌＣｕ層およびＡｌＳｉＣｕ層のうちの少なくとも１つを含んでいてもよい。主電極５２は、蒸着法および／またはスパッタ法によって形成されてもよい。
　次に、バリア電極５１の不要な部分および主電極５２の不要な部分が、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって除去される。これにより、ゲート主面電極４７およびエミッタ主面電極５０が形成される。
　次に、図６Ｑを参照して、１つまたは複数（この形態では複数）の結晶欠陥領域１３が、ウエハ７２内に形成される。複数の結晶欠陥領域１３は、第１ウエハ主面７３に対して第２ウエハ主面７４側の領域に形成される。複数の結晶欠陥領域１３は、具体的には、複数のゲートトレンチ２１の底壁に対して第２ウエハ主面７４側の領域に形成される。複数の結晶欠陥領域１３は、法線方向Ｚに間隔を空けて形成され、第１ウエハ主面７３に対して平行な方向に面状または層状に延びるように形成される。
　結晶欠陥領域１３は、電子線照射法およびイオン照射法のいずれか一方または双方によってウエハ７２内に結晶欠陥を導入することによって形成される。この工程では、ゲート絶縁層２２を介してウエハ７２内に結晶欠陥領域１３が形成される。
　電子線照射法では、電子がゲート絶縁層２２を介してウエハ７２内に照射され、ウエハ７２内にボイドが導入される。イオン照射法では、軽元素イオンがゲート絶縁層２２を介してウエハ７２内に照射され、ウエハ７２内にボイドが導入される。軽元素イオンは、プロトンやヘリウムイオンであってもよい。ボイドは、点欠陥、空孔等を含み、シリコンの未結合手を形成する。
　この工程では、軽元素イオンの一例としてのプロトンが、イオン照射法によってウエハ７２内に導入される。プロトンは、ウエハ７２の厚さ方向の異なる位置に多段階的に導入される。ウエハ７２内に導入されるプロトンの導入量や加速電圧は、形成すべき結晶欠陥領域１３の位置や欠陥密度に応じて調節される。プロトンの加速電圧は、１ＭｅＶ以上２０ＭｅＶ以下の範囲で調整されてもよい。プロトンの導入量は、１×１０１２ｃｍ－２以上１×１０１５ｃｍ－２以下の範囲で調整されてもよい。
　結晶欠陥領域１３の形成工程では、電子または軽元素イオン（この形態ではプロトン）が、ゲート絶縁層２２を含む第１ウエハ主面７３側の構造物を通過してウエハ７２の内部に至る。その結果、ゲート絶縁層２２の内部にシリコンの未結合手（つまりボイド）が形成される。
　次に、プロトンが、熱処理法によってウエハ７２中に拡散され、結晶欠陥領域１３中のボイドが酸素およびプロトンによって終端される。これにより、結晶欠陥領域１３が、ボイド（Ｖ）、酸素（Ｏ）および水素（Ｈ）によって構成されたＶＯＨ欠陥を含むｎ型不純物領域となる。結晶欠陥領域１３は、ライフタイムキラー領域、バッファ領域およびフィールドストップ領域のうちの少なくとも１つとして機能する。
　次に、図６Ｒを参照して、ウエハ７２が、第２ウエハ主面７４の研削によって所望の厚さまで薄化される。第２ウエハ主面７４は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。第２ウエハ主面７４の研削工程は、必要に応じて除かれてもよい。
　次に、図６Ｓを参照して、バッファ領域１１が、第２ウエハ主面７４の表層部に形成される。バッファ領域１１は、イオン注入法によって、ｎ型不純物を第２ウエハ主面７４の表層部に導入することによって形成される。
　また、コレクタ領域１２が、第２ウエハ主面７４の表層部に形成される。コレクタ領域１２は、具体的には、バッファ領域１１において第２ウエハ主面７４側の表層部に形成される。コレクタ領域１２は、イオン注入法によって、ｐ型不純物を第２ウエハ主面７４の表層部に導入することによって形成される。バッファ領域１１の形成工程およびコレクタ領域１２の形成工程の順序は任意である。コレクタ領域１２が形成された後に、バッファ領域１１が形成されてもよい。
　次に、図６Ｔを参照して、ゲート絶縁層２２に水素イオンが導入され、ゲート絶縁層２２中のシリコン原子の未結合手が水素イオンによって水素終端される。ゲート絶縁層２２中のシリコン原子の未結合手は、結晶欠陥領域１３の形成工程に起因して形成されたものである。
　水素イオンは、水素アニール処理法によってゲート絶縁層２２に導入される。水素アニール処理法では、水素を含む高温雰囲気中でウエハ７２がアニール処理される。水素イオンは、第１ウエハ主面７３側からゲート絶縁層２２に導入される。ゲート絶縁層２２に導入される水素イオンは、バリア電極５１によって捕獲（吸蔵）されると同時に、バリア電極５１の開口部５３を介してゲート絶縁層２２に導入される。
　水素イオンは、具体的には、バリア電極５１の開口部５３に入り込み、中間絶縁層４１を通過してゲート絶縁層２２に導入される。水素イオンは、さらに具体的には、バリア電極５１の開口部５３に入り込み、主電極５２、中間絶縁層４１およびゲート電極２３を通過してゲート絶縁層２２に導入される。
　これにより、ゲート絶縁層２２中のシリコン原子の未結合手が水素イオンによって水素終端される。この工程では、第１ウエハ主面７３におけるゲート絶縁層２２と接する界面領域２９にも水素イオンが導入される。これにより、界面領域２９のシリコン原子の未結合手が水素イオンによって水素終端される。
　次に、図６Ｕを参照して、第２ウエハ主面７４の上にコレクタ電極４６が形成される。コレクタ電極４６は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。コレクタ電極４６は、蒸着法および／またはスパッタ法によって形成されてもよい。
　その後、ウエハ７２が選択的に切断されて、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
　以上、半導体装置１の製造方法は、ゲート絶縁層２２をウエハ７２の上に形成する工程、ゲート絶縁層２２の形成工程後に結晶欠陥領域１３をウエハ７２内に形成する工程、および、結晶欠陥領域１３の形成工程後に水素イオンをゲート絶縁層２２に導入する工程を含む。この製造方法によれば、ゲート絶縁層２２中のシリコン原子の未結合手を水素イオンによって水素終端させることができる。
　シリコン原子の未結合手を多く含むゲート絶縁層２２では、シリコン原子の未結合手が電荷トラップとして機能する。そのため、ゲート絶縁層２２の絶縁特性が経時的に変動する。一例として、ゲート絶縁層２２の経時劣化に起因して、ゲート閾値電圧が経時的に変動する。
　そこで、半導体装置１の製造方法では、結晶欠陥領域１３の形成工程後、ゲート絶縁層２２中のシリコン原子の未結合手を水素イオンによって水素終端させている。この製造方法によれば、ゲート絶縁層２２中の電荷トラップを減少させることができるから、絶縁特性の経時劣化を抑制できる。よって、信頼性に優れたゲート絶縁層２２を備えた半導体装置１を製造し、提供できる。
　半導体装置１の製造方法は、ウエハ７２におけるゲート絶縁層２２と接する界面領域２９において、ウエハ７２中のシリコン原子の未結合手を水素イオンによって水素終端させる工程を含む。これにより、絶縁特性の経時的な変動を適切に抑制できる。
　半導体装置１の製造方法は、ゲート絶縁層２２に対する水素イオンの導入工程に先立って、ゲート電極２３の形成工程、中間絶縁層４１の形成工程、バリア電極５１の形成工程、および、バリア電極５１の開口部５３の形成工程を含む。
　ゲート電極２３は、ゲート絶縁層２２の上に形成される。中間絶縁層４１は、ゲート電極２３を被覆する。バリア電極５１は、水素イオンを吸蔵する電極材料を含み、中間絶縁層４１を被覆する。バリア電極５１の開口部５３は、中間絶縁層４１の一部または半導体層２の一部を露出させる。バリア電極５１の開口部５３は、この製造方法では、中間絶縁層４１の一部を露出させるように形成される。
　この製造方法によれば、ゲート絶縁層２２に導入される水素イオンは、バリア電極５１によって捕獲（吸蔵）されると同時に、バリア電極５１の開口部５３を介してゲート絶縁層２２に導入される。したがって、バリア電極５１による水素イオンの吸蔵を抑制し、ゲート絶縁層２２内においてＳｉ－Ｈ結合を適切に形成できる。
　半導体装置１の製造方法は、ゲート絶縁層２２に対する水素イオンの導入工程に先立って、ゲートトレンチ２１の形成工程、ゲート絶縁層２２の形成工程、および、ゲート電極２３の形成工程を含む。開口部５３の形成工程では、平面視においてゲートトレンチ２１、ゲート絶縁層２２およびゲート電極２３のうちの少なくとも１つ（この形態では全部）に重なる開口部５３が形成される。この製造方法によれば、ゲート絶縁層２２および開口部５３を結ぶ距離を短縮できる。これにより、開口部５３を介してゲート絶縁層２２に水素イオンを適切に導入できる。
　開口部５３の形成工程では、ゲートトレンチ２１の開口幅Ｗ１未満の幅Ｗ２を有する開口部５３が形成されることが好ましい。この製造方法によれば、開口部５３の位置ずれに対するマージンを広げることができる。これにより、中間絶縁層４１の上において互いに隣り合う複数のコンタクト開口４２の間の領域に開口部５３を適切に形成できる。
　半導体装置１の製造方法において、中間絶縁層４１は、水素イオンを通過させる材料によって形成されることが好ましい。これにより、水素イオンを、中間絶縁層４１を介してゲート絶縁層２２に効率的に導入できる。ゲート電極２３は、水素イオンを通過させる電極材料によって形成されることが好ましい。これにより、水素イオンを、ゲート電極２３を介してゲート絶縁層２２に効率的に導入できる。主電極５２は、水素イオンを通過させる電極材料によって形成されることが好ましい。これにより、水素イオンを、主電極５２を介してゲート絶縁層２２に効率的に導入できる。
　半導体装置１の製造方法では、ボディ領域１４およびエミッタ領域３１の形成工程（図６Ｂ等参照）が、ゲートトレンチ２１の形成工程（図６Ｃおよび図６Ｄ参照）に先立って実施された例について説明した。しかし、ボディ領域１４およびエミッタ領域３１の形成工程は、必ずしもこのタイミングで実施される必要はなく、中間絶縁層４１の形成工程（図６Ｊ参照）の前の任意のタイミングで実施できる。
　半導体装置１の製造方法では、結晶欠陥領域１３の形成工程（図６Ｑ参照）が、主電極５２の形成工程（図６Ｐ参照）の後、コレクタ領域１２（バッファ領域１１）の形成工程（図６Ｓ参照）に先立って実施された例について説明した。しかし、結晶欠陥領域１３の形成工程（図６Ｑ参照）は、必ずしもこのタイミングで実施される必要はなく、ゲート絶縁層２２の形成工程（図６Ｇ参照）の後、ゲート絶縁層２２に対する水素イオンの導入工程（図６Ｔ参照）の前の任意のタイミングで実施できる。
　半導体装置１の製造方法では、ゲート絶縁層２２に対する水素イオンの導入工程（図６Ｔ参照）が、コレクタ領域１２（バッファ領域１１）の形成工程（図６Ｓ参照）の後に実施された例について説明した。しかし、コレクタ電極４６の形成工程（図６Ｕ参照）は、必ずしもこのタイミングで実施される必要はなく、結晶欠陥領域１３の形成工程（図６Ｑ参照）の後、ウエハ７２の切断工程（図６Ｕ参照）の前の任意のタイミングで実施できる。
　図７は、図２の対応図であって、本発明の第２実施形態に係る半導体装置８１を示す拡大図である。図８は、図７に示すVIII-VIII線に沿う断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付し、説明を省略する。
　図７および図８を参照して、半導体装置８１は、デバイス領域６において半導体層２の第１主面３の表層部に形成された複数のボディ領域１４を含む。複数のボディ領域１４は、この形態では、第１方向Ｘに延びる帯状にそれぞれ形成され、ドリフト領域１０の一部を露出させる態様で第２方向Ｙに間隔を空けて形成されている。これにより、複数のボディ領域１４は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。複数のボディ領域１４は、法線方向Ｚに関して、結晶欠陥領域１３に対向している。
　半導体装置８１は、この形態では、トレンチゲート構造２０に代えて、複数のプレーナゲート構造８２を含む。複数のプレーナゲート構造８２は、デバイス領域６において半導体層２の第１主面３の上に形成されている。複数のプレーナゲート構造８２は、第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに沿って間隔を空けて形成されている。
　これにより、複数のプレーナゲート構造８２は、平面視において第１方向Ｘに沿って延びるストライプ状に形成されている。複数のプレーナゲート構造８２は、法線方向Ｚに関して、結晶欠陥領域１３に対向している。各プレーナゲート構造８２は、隣り合う２つのボディ領域１４に跨り、隣り合う２つのボディ領域１４の間の領域から露出するドリフト領域１０を被覆する態様で形成されている。
　各プレーナゲート構造８２は、ゲート絶縁層２２（絶縁層）およびゲート電極２３（電極）を含む。ゲート絶縁層２２は、第１主面３を被覆している。ゲート絶縁層２２は、具体的には、隣り合う２つのボディ領域１４に跨り、隣り合う２つのボディ領域１４の間の領域から露出するドリフト領域１０を被覆している。
　ゲート絶縁層２２は、第１実施形態に係るゲート絶縁層２２と同様の構造を有している。すなわち、ゲート絶縁層２２は、シリコンを含む絶縁体からなる。ゲート絶縁層２２は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも１種を含むことが好ましい。ゲート絶縁層２２は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＨｆＳｉＯ層またはＨｆＳｉＯＮ層からなる単層構造を有していてもよい。ゲート絶縁層２２は、ＳｉＯ２層、ＳｉＮ層、ＳｉＯＮ層、ＨｆＳｉＯ層およびＨｆＳｉＯＮ層のうちの少なくとも２つの層を任意の順序で積層させた積層構造を有していてもよい。ゲート絶縁層２２は、この形態では、ＳｉＯ２層からなる単層構造を有している。
　ゲート絶縁層２２は、絶縁体の内部において、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を含む。ゲート絶縁層２２は、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を含む外面を有していることが好ましい。
　ゲート絶縁層２２の厚さは、１０ｎｍ以上１０００ｎｍ以下であってもよい。ゲート絶縁層２２の厚さは、１０ｎｍ以上５０ｎｍ以下、５０ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上２００ｎｍ以下、２００ｎｍ以上４００ｎｍ以下、４００ｎｍ以上６００ｎｍ以下、６００ｎｍ以上８００ｎｍ以下、または、８００ｎｍ以上１０００ｎｍ以下であってもよい。ゲート絶縁層２２の厚さは、２０ｎｍ以上２００ｎｍ以下であることが好ましい。
　この構造において、半導体装置８１は、半導体層２においてゲート絶縁層２２によって被覆された界面領域２９を含む。界面領域２９は、半導体層２中のシリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を有していることが好ましい。
　ゲート電極２３は、ゲート絶縁層２２を被覆している。ゲート電極２３は、具体的には、隣り合う２つのボディ領域１４に跨り、隣り合う２つのボディ領域１４の間の領域から露出するドリフト領域１０を被覆する態様で形成されている。ゲート電極２３は、ゲート絶縁層２２の幅Ｗ４未満の幅Ｗ３を有している。ゲート電極２３は、ゲート絶縁層２２の周縁を露出させるように、ゲート絶縁層２２の周縁から内方に間隔を空けて形成されている。
　半導体装置８１は、複数のボディ領域１４の表層部にそれぞれ形成されたｎ＋型の複数のエミッタ領域３１を含む。この形態では、２つのエミッタ領域３１が、各ボディ領域１４の表層部に形成されている。２つのエミッタ領域３１は、各ボディ領域１４の表層部において第１方向Ｘに延びる帯状にそれぞれ形成され、第２方向Ｙに間隔を空けて形成されている。
　各エミッタ領域３１の底部は、第１主面３および各ボディ領域１４の底部の間の領域に位置している。各エミッタ領域３１は、各ボディ領域１４の縁部から内方に間隔を空けて形成されている。各エミッタ領域３１は、ゲート絶縁層２２を挟んでゲート電極２３の一部に対向している。各エミッタ領域３１は、各ボディ領域１４においてドリフト領域１０との間でＩＧＢＴのチャネル領域を画定している。チャネル領域は、各ボディ領域１４においてゲート絶縁層２２に沿う領域に形成される。
　半導体装置８１は、複数のボディ領域１４の表層部にそれぞれ形成されたｐ＋型の複数のコンタクト領域３３を含む。各ボディ領域１４の表層部には、１つまたは複数のコンタクト領域３３が形成されていてもよい。各コンタクト領域３３は、各ボディ領域１４において互いに隣り合う２つのエミッタ領域３１の間の領域に形成されている。各コンタクト領域３３の底部は、第１主面３および各ボディ領域１４の底部の間の領域に位置している。
　半導体装置８１は、複数のボディ領域１４の表層部にそれぞれ形成された複数のシリサイド層３４を含む。各シリサイド層３４は、各ボディ領域１４の表層部において互いに隣り合うプレーナゲート構造８２の間の領域に形成されている。各シリサイド層３４は、各ボディ領域１４において２つのエミッタ領域３１およびコンタクト領域３３に電気的に接続されている。各シリサイド層３４は、対応するエミッタ領域３１およびコンタクト領域３３との間でオーミック接触を形成している。
　半導体装置８１は、半導体層２の第１主面３を被覆する中間絶縁層４１を含む。中間絶縁層４１は、複数のプレーナゲート構造８２を一括して被覆している。つまり、中間絶縁層４１は、ゲート絶縁層２２およびゲート電極２３を一括して被覆している。
　中間絶縁層４１は、複数のコンタクト開口４２を含む。複数のコンタクト開口４２は、ゲート電極２３を露出させる複数のコンタクト開口４２（図示せず）を含む。複数のコンタクト開口４２は、複数のプレーナゲート構造８２の間の領域において、対応するエミッタ領域３１およびコンタクト領域３３をそれぞれ露出させる複数のコンタクト開口４２を含む。複数のプレーナゲート構造８２の間に形成された複数のコンタクト開口４２は、平面視において当該プレーナゲート構造８２に沿って延びる帯状に形成されている。
　半導体装置８１は、中間絶縁層４１の上に形成されたゲート主面電極４７およびエミッタ主面電極５０を含む。ゲート主面電極４７の構造は、前述の第１実施形態と同様である。エミッタ主面電極５０は、中間絶縁層４１の上から複数のコンタクト開口４２に入り込んでいる。エミッタ主面電極５０は、複数のコンタクト開口４２内においてボディ領域１４、エミッタ領域３１およびコンタクト領域３３に電気的に接続されている。
　エミッタ主面電極５０は、具体的には、中間絶縁層４１側からこの順に積層されたバリア電極５１および主電極５２を含む積層構造を有している。図示は省略されるが、ゲート主面電極４７もバリア電極５１および主電極５２を含む積層構造を有している。以下では、エミッタ主面電極５０の構造について説明し、ゲート主面電極４７の構造についての説明は省略する。
　バリア電極５１は、中間絶縁層４１の主面およびコンタクト開口４２の内壁に沿って膜状に形成されている。バリア電極５１は、コンタクト開口４２内においてリセス空間を区画している。バリア電極５１は、コンタクト開口４２内においてシリサイド層３４に電気的に接続されている。
　バリア電極５１は、水素イオンを吸蔵する電極材料を含む。バリア電極５１は、その内部に水素イオンを含む。バリア電極５１は、この形態では、水素イオンを吸蔵する電極材料の一例としてのＴｉ（チタン）を含む。バリア電極５１の構造としては、前述の図５Ａ～図５Ｄに示された形態のいずれか１つが適用される。
　バリア電極５１は、中間絶縁層４１の一部および半導体層２の一部のうちの少なくとも一方を露出させる開口部５３を有している。バリア電極５１は、この形態では、複数の開口部５３を有している。各開口部５３は、この形態では、中間絶縁層４１の一部を露出させている。各開口部５３は、水素イオンの導入路を形成している。
　各開口部５３は、平面視においてゲート絶縁層２２およびゲート電極２３のいずれか一方または双方に重なっていることがさらに好ましい。各開口部５３は、平面視においてゲート絶縁層２２およびゲート電極２３に重なっていることが特に好ましい。つまり、各開口部５３は、平面視において各プレーナゲート構造８２に重なっていることが好ましい。
　各開口部５３は、この形態では、平面視においてプレーナゲート構造８２に沿って延びる帯状に形成されている。複数の開口部５３が、平面視において１つのプレーナゲート構造８２に重なるように間隔を空けて形成されていてもよい。
　図７を参照して、各開口部５３は、ゲート絶縁層２２の幅Ｗ３未満の幅Ｗ２を有していることが好ましい。各開口部５３は、平面視においてゲート絶縁層２２の周縁の内側の領域に位置していることが好ましい。各開口部５３は、ゲート電極２３の幅Ｗ４未満の幅Ｗ２を有していてもよい。各開口部５３は、平面視においてゲート電極２３の周縁の内側の領域に位置していてもよい。
　これにより、各開口部５３の全体が、平面視においてゲート絶縁層２２およびゲート電極２３に重なっている。各開口部５３は、ゲート電極２３の幅Ｗ４以上の幅Ｗ２を有していてもよい。各開口部５３は、平面視においてゲート電極２３を取り囲むように形成されていてもよい。
　主電極５２は、コンタクト開口４２においてバリア電極５１によって区画されたリセス空間を埋めてバリア電極５１を被覆している。主電極５２は、バリア電極５１の開口部５３に入り込み、中間絶縁層４１の一部または半導体層２の一部に接している。主電極５２は、この形態では、バリア電極５１の開口部５３に入り込み、中間絶縁層４１に接続された埋設部５４を有している。主電極５２の埋設部５４は、バリア電極５１の開口部５３に対応した形状に形成されている。
　以上、半導体装置８１は、半導体層２、結晶欠陥領域１３およびゲート絶縁層２２を含む。結晶欠陥領域１３は、半導体層２内に形成されている。ゲート絶縁層２２は、シリコンを含む絶縁体からなり、シリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を当該絶縁体中に含む。
　シリコン原子の未結合手を多く含むゲート絶縁層２２では、シリコン原子の未結合手が電荷トラップとして機能する。そのため、ゲート絶縁層２２の絶縁特性が経時的に変動する。一例として、ゲート絶縁層２２の経時劣化に起因して、ゲート閾値電圧が経時的に変動する。
　そこで、この形態では、ゲート絶縁層２２中のシリコン原子の未結合手を水素イオンによって水素終端させている。この構造によれば、ゲート絶縁層２２中の電荷トラップを減少させることができるから、絶縁特性の経時劣化を抑制できる。よって、信頼性に優れたゲート絶縁層２２を備えた半導体装置８１を提供できる。
　この構造において、半導体装置８１は、半導体層２においてゲート絶縁層２２によって被覆された界面領域２９を含む。界面領域２９は、半導体層２中のシリコン原子の未結合手が水素イオンによって水素終端されたＳｉ－Ｈ結合を有している。この構造によれば、絶縁特性の経時劣化を適切に抑制できる。
　半導体装置８１は、ゲート電極２３、中間絶縁層４１およびバリア電極５１を含む。ゲート電極２３は、ゲート絶縁層２２の上に形成されている。中間絶縁層４１は、ゲート電極２３を被覆している。バリア電極５１は、水素イオンを吸蔵する電極材料を含む。つまり、バリア電極５１は、その内部に水素イオンを含む。バリア電極５１は、中間絶縁層４１を被覆し、中間絶縁層４１の一部または半導体層２の一部を露出させる開口部５３を有している。開口部５３は、この形態では、中間絶縁層４１の一部を露出させている。
　この構造によれば、ゲート絶縁層２２中のＳｉ－Ｈ結合の形成時に、バリア電極５１の開口部５３を介してゲート絶縁層２２に水素イオンが導入されるため、バリア電極５１による水素イオンの吸蔵を抑制できる。よって、ゲート絶縁層２２内においてＳｉ－Ｈ結合を適切に形成できる。
　半導体装置８１は、ゲート絶縁層２２およびゲート電極２３を有するプレーナゲート構造８２を含む。バリア電極５１の開口部５３は、平面視においてゲート絶縁層２２およびゲート電極２３のうちの少なくとも１つ（この形態では全部）に重なっている。この構造によれば、ゲート絶縁層２２および開口部５３を結ぶ距離を短縮できる。これにより、開口部５３を介してゲート絶縁層２２に水素イオンを適切に導入できるから、ゲート絶縁層２２内においてＳｉ－Ｈ結合を適切に形成できる。
　バリア電極５１の開口部５３は、ゲート絶縁層２２の幅Ｗ３未満の幅Ｗ２を有していることが好ましい。開口部５３は、平面視においてゲート絶縁層２２の周縁の内側の領域に位置していることが好ましい。この構造によれば、開口部５３の位置ずれに対するマージンを広げることができる。これにより、中間絶縁層４１の上において互いに隣り合う複数のコンタクト開口４２の間の領域に開口部５３を適切に形成できる。
　バリア電極５１の開口部５３は、ゲート電極２３の幅Ｗ４未満の幅Ｗ２を有していてもよい。各開口部５３は、平面視においてゲート電極２３の周縁の内側の領域に位置していてもよい。この構造によれば、開口部５３の位置ずれに対するマージンを確実に広げることができる。
　中間絶縁層４１は、水素イオンを通過させる材料によって形成されていることが好ましい。これにより、水素イオンを、中間絶縁層４１を介してゲート絶縁層２２に効率的に導入できる。ゲート電極２３は、水素イオンを通過させる電極材料によって形成されていることが好ましい。これにより、水素イオンを、ゲート電極２３を介してゲート絶縁層２２に効率的に導入できる。主電極５２は、水素イオンを通過させる電極材料によって形成されていることが好ましい。これにより、水素イオンを、主電極５２を介してゲート絶縁層２２に効率的に導入できる。
　結晶欠陥領域１３は、ライフタイムキラー領域、バッファ領域およびフィールドストップ領域のうちの少なくとも１つとして機能するが、Ｓｉ－Ｈ結合を絶縁体中に含むゲート絶縁層２２を備えた構造は、結晶欠陥領域１３がライフタイムキラー領域として機能する構造において特に有効である。ライフタイムキラー領域は、ターンオフ時間を短縮する上で有効であり、ＩＧＢＴとの親和性が高い。したがって、ライフタイムキラー領域として機能する結晶欠陥領域１３を有する半導体装置８１によれば、ターンオフ時間の短縮を図りながら、優れたゲート絶縁層２２の信頼性を高めることができる。
　図９Ａ～図９Ｍは、図７に示す半導体装置８１の製造方法の一例を説明するための断面図である。
　図９Ａを参照して、半導体層２のベースとなるシリコン製のウエハ７２が用意される。ウエハ７２は、ＦＺ法を経て形成されたＦＺウエハ、または、ＣＺ法を経て形成されたＣＺウエハからなる単層構造を有していてもよい。ＦＺウエハおよびＣＺウエハのいずれの場合であっても、ウエハ７２は、所定密度の酸素を含有する。ウエハ７２内の酸素密度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。
　ウエハ７２は、一方側の第１ウエハ主面７３および他方側の第２ウエハ主面７４を有している。第１ウエハ主面７３および第２ウエハ主面７４は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。次に、ボディ領域１４、エミッタ領域３１およびコンタクト領域３３が第１ウエハ主面７３の表層部に形成される。
　ボディ領域１４は、イオン注入マスク（図示せず）を介するイオン注入法によって、ｐ型不純物を第１ウエハ主面７３の表層部に選択的に導入することによって形成される。エミッタ領域３１は、イオン注入マスク（図示せず）を介するイオン注入法によって、ｎ型不純物をボディ領域１４の表層部に選択的に導入することによって形成される。コンタクト領域３３は、イオン注入マスク（図示せず）を介するイオン注入法によって、ｐ型不純物をボディ領域１４の表層部に選択的に導入することによって形成される。
　次に、図９Ｂを参照して、ゲート絶縁層２２が第１ウエハ主面７３の上に形成される。ゲート絶縁層２２は、第１ウエハ主面７３に沿って膜状に形成される。ゲート絶縁層２２は、熱酸化処理法またはＣＶＤ法によって形成される。ゲート絶縁層２２は、この形態では、熱酸化処理法によって形成される。
　次に、ゲート電極２３のベースとなるベース電極層７７がゲート絶縁層２２の上に形成される。ベース電極層７７は、水素イオンを通過させる電極材料からなる。ベース電極層７７は、この形態では、導電性ポリシリコン層からなる。ベース電極層７７は、ｎ型ポリシリコン層からなることが好ましい。ベース電極層７７は、ＣＶＤ法によって形成されてもよい。
　次に、図９Ｃを参照して、所定パターンを有するレジストマスク９１が、ベース電極層７７の上に形成される。レジストマスク９１は、ベース電極層７７において複数のゲート電極２３を形成すべき領域を被覆し、それら以外の領域を露出させている。
　次に、ベース電極層７７の不要な部分が、レジストマスク９１を介するエッチング法によって除去される。ベース電極層７７の不要な部分は、ゲート絶縁層２２が露出するまで除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、ゲート電極２３がゲート絶縁層２２の上に形成される。レジストマスク９１は、その後、除去される。
　次に、図９Ｄを参照して、中間絶縁層４１が第１ウエハ主面７３の上に形成される。中間絶縁層４１は、水素イオンを通過させる絶縁体からなる。中間絶縁層４１は、ＳｉＯ２層およびＳｉＮ層のいずれか一方または双方を含む単層構造または積層構造を有していてもよい。中間絶縁層４１は、複数のＳｉＯ２層を含む積層構造を有していてもよい。中間絶縁層４１は、ＳｉＯ２層の一例としてのＵＳＧ層、ＰＳＧ層およびＢＰＳＧ層のうちの少なくとも１つを含んでいてもよい。中間絶縁層４１は、ＣＶＤ法によって形成されてもよい。
　次に、図９Ｅを参照して、所定パターンを有するレジストマスク９２が中間絶縁層４１の上に形成される。レジストマスク９２は、中間絶縁層４１において複数のコンタクト開口４２を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、中間絶縁層４１の不要な部分およびゲート絶縁層２２の不要な部分が、レジストマスク９２を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１ウエハ主面７３を露出させる複数のコンタクト開口４２が中間絶縁層４１に形成される。図示は省略されるが、この工程では、ゲート電極２３を露出させる複数のコンタクト開口４２が中間絶縁層４１に形成される。レジストマスク９２は、その後、除去される。
　次に、図９Ｆを参照して、バリア電極５１が、中間絶縁層４１の上に形成される。バリア電極５１は、中間絶縁層４１の主面およびコンタクト開口４２の内壁に沿って膜状に形成される。バリア電極５１は、水素イオンを吸蔵する電極材料を含む。
　この工程では、まず、水素イオンを吸蔵する電極材料からなるＴｉ層６１が形成される。Ｔｉ層６１は、蒸着法および／またはスパッタ法によって形成されてもよい。次に、ＲＴＡ（Rapid thermal Anneal）法によって、第１ウエハ主面７３においてＴｉ層６１に接する部分にＴｉシリサイドからなるシリサイド層３４が形成される。次に、Ｔｉ層６１の上に、ＴｉＮ層６２が形成される。ＴｉＮ層６２は、蒸着法および／またはスパッタ法によって形成されてもよい。
　図５Ａ～図５Ｄに示される形態例に応じて、Ｔｉ層６３およびＷ層６４のいずれか一方または双方が、ＴｉＮ層６２の上に形成されてもよい。Ｔｉ層６３およびＷ層６４は、蒸着法および／またはスパッタ法によって形成されてもよい。
　次に、図９Ｇを参照して、所定パターンを有するレジストマスク９３が、バリア電極５１の上に形成される。レジストマスク９３は、バリア電極５１において複数の開口部５３を形成すべき領域を露出させ、それら以外の領域を被覆している。バリア電極５１において複数の開口部５３を形成すべき領域は、バリア電極５１において中間絶縁層４１を被覆する部分または半導体層２を被覆する部分である。バリア電極５１において複数の開口部５３を形成すべき領域は、この形態では、バリア電極５１において中間絶縁層４１を被覆する部分である。
　次に、バリア電極５１の不要な部分が、レジストマスク９３を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、中間絶縁層４１の一部または半導体層２の一部を露出させる複数の開口部５３がバリア電極５１に形成される。この工程では、中間絶縁層４１の一部をそれぞれ露出させる複数の開口部５３が形成される。開口部５３の具体的な形態については、前述の通りであるので、ここでは省略する。レジストマスク９３は、その後、除去される。
　次に、図９Ｈを参照して、主電極５２が、バリア電極５１の上に形成される。主電極５２は、コンタクト開口４２および複数の開口部５３を埋めてバリア電極５１を被覆する。主電極５２は、水素イオンを通過させる電極材料からなる。主電極５２は、純Ａｌ層、ＡｌＳｉ層、ＡｌＣｕ層およびＡｌＳｉＣｕ層のうちの少なくとも１つを含んでいてもよい。主電極５２は、蒸着法および／またはスパッタ法によって形成されてもよい。
　次に、バリア電極５１の不要な部分および主電極５２の不要な部分が、所定パターンを有するレジストマスク（図示せず）を介するエッチング法によって除去される。これにより、ゲート主面電極４７およびエミッタ主面電極５０が形成される。
　次に、図９Ｉを参照して、１つまたは複数（この形態では複数）の結晶欠陥領域１３が、第１ウエハ主面７３に対して第２ウエハ主面７４側の領域に形成される。複数の結晶欠陥領域１３は、前述の図６Ｑと同様の工程を経て形成される。複数の結晶欠陥領域１３は、ライフタイムキラー領域、バッファ領域およびフィールドストップ領域のうちの少なくとも１つとして機能する。
　次に、図９Ｊを参照して、ウエハ７２が、第２ウエハ主面７４の研削によって所望の厚さまで薄化される。第２ウエハ主面７４は、ＣＭＰ（Chemical Mechanical Polishing）法によって研削されてもよい。第２ウエハ主面７４の研削工程は、必要に応じて除かれてもよい。
　次に、図９Ｋを参照して、バッファ領域１１が、第２ウエハ主面７４の表層部に形成される。バッファ領域１１は、イオン注入法によって、ｎ型不純物を第２ウエハ主面７４の表層部に導入することによって形成される。
　また、コレクタ領域１２が、第２ウエハ主面７４の表層部に形成される。コレクタ領域１２は、具体的には、バッファ領域１１において第２ウエハ主面７４側の表層部に形成される。コレクタ領域１２は、イオン注入法によって、ｐ型不純物を第２ウエハ主面７４の表層部に導入することによって形成される。バッファ領域１１の形成工程およびコレクタ領域１２の形成工程の順序は任意である。コレクタ領域１２が形成された後に、バッファ領域１１が形成されてもよい。
　次に、図９Ｌを参照して、ゲート絶縁層２２に水素イオンが導入され、ゲート絶縁層２２中のシリコン原子の未結合手が水素イオンによって水素終端される。ゲート絶縁層２２中のシリコン原子の未結合手は、結晶欠陥領域１３の形成工程に起因して形成されたものである。
　水素イオンは、水素アニール処理法によってゲート絶縁層２２に導入される。水素アニール処理法では、水素を含む高温雰囲気中でウエハ７２がアニール処理される。水素イオンは、第１ウエハ主面７３側からゲート絶縁層２２に導入される。ゲート絶縁層２２に導入される水素イオンは、バリア電極５１によって捕獲（吸蔵）されると同時に、バリア電極５１の開口部５３を介してゲート絶縁層２２に導入される。
　水素イオンは、具体的には、バリア電極５１の開口部５３に入り込み、中間絶縁層４１を通過してゲート絶縁層２２に導入される。水素イオンは、さらに具体的には、バリア電極５１の開口部５３に入り込み、主電極５２、中間絶縁層４１およびゲート電極２３を通過してゲート絶縁層２２に導入される。
　これにより、ゲート絶縁層２２中のシリコン原子の未結合手が水素イオンによって水素終端される。この工程では、第１ウエハ主面７３におけるゲート絶縁層２２と接する界面領域２９にも水素イオンが導入される。これにより、界面領域２９のシリコン原子の未結合手が水素イオンによって水素終端される。
　次に、図９Ｍを参照して、第２ウエハ主面７４の上にコレクタ電極４６が形成される。コレクタ電極４６は、Ｔｉ層、Ｎｉ層、Ｐｄ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。コレクタ電極４６は、蒸着法および／またはスパッタ法によって形成されてもよい。
　その後、ウエハ７２が選択的に切断されて、複数の半導体装置８１が切り出される。以上を含む工程を経て、半導体装置８１が製造される。
　以上、半導体装置８１の製造方法は、ゲート絶縁層２２をウエハ７２の上に形成する工程、ゲート絶縁層２２の形成工程後に結晶欠陥領域１３をウエハ７２内に形成する工程、および、結晶欠陥領域１３の形成工程後に水素イオンをゲート絶縁層２２に導入する工程を含む。この製造方法によれば、ゲート絶縁層２２中のシリコン原子の未結合手を水素イオンによって水素終端させることができる。
　これにより、ゲート絶縁層２２中の電荷トラップを減少させることができるから、絶縁特性の経時劣化を抑制できる。よって、信頼性に優れたゲート絶縁層２２を備えた半導体装置８１を製造し、提供できる。
　半導体装置８１の製造方法は、ウエハ７２におけるゲート絶縁層２２と接する界面領域２９において、ウエハ７２中のシリコン原子の未結合手を水素イオンによって水素終端させる工程を含む。これにより、絶縁特性の経時的な変動を適切に抑制できる。
　半導体装置８１の製造方法は、ゲート絶縁層２２に対する水素イオンの導入工程に先立って、ゲート電極２３の形成工程、中間絶縁層４１の形成工程、バリア電極５１の形成工程、および、バリア電極５１の開口部５３の形成工程を含む。
　ゲート電極２３は、ゲート絶縁層２２の上に形成される。中間絶縁層４１は、ゲート電極２３を被覆する。バリア電極５１は、水素イオンを吸蔵する電極材料を含み、中間絶縁層４１を被覆する。バリア電極５１の開口部５３は、中間絶縁層４１の一部または半導体層２の一部を露出させる。バリア電極５１の開口部５３は、この製造方法では、中間絶縁層４１の一部を露出させるように形成される。
　この製造方法によれば、ゲート絶縁層２２に導入される水素イオンは、バリア電極５１によって捕獲（吸蔵）されると同時に、バリア電極５１の開口部５３を介してゲート絶縁層２２に導入される。したがって、バリア電極５１による水素イオンの吸蔵を抑制し、ゲート絶縁層２２内においてＳｉ－Ｈ結合を適切に形成できる。
　開口部５３の形成工程では、平面視においてゲート絶縁層２２およびゲート電極２３のうちの少なくとも１つ（この形態では全部）に重なる開口部５３が形成される。この製造方法によれば、ゲート絶縁層２２および開口部５３を結ぶ距離を短縮できる。これにより、開口部５３を介してゲート絶縁層２２に水素イオンを適切に導入できる。
　開口部５３の形成工程では、ゲート絶縁層２２の幅Ｗ３未満の幅Ｗ２を有する開口部５３が形成されることが好ましい。開口部５３は、平面視においてゲート絶縁層２２の周縁の内側の領域に位置していることが好ましい。この製造方法によれば、開口部５３の位置ずれに対するマージンを広げることができる。これにより、中間絶縁層４１の上において互いに隣り合う複数のコンタクト開口４２の間の領域に開口部５３を適切に形成できる。
　開口部５３の形成工程では、ゲート電極２３の幅Ｗ４未満の幅Ｗ２を有する開口部５３が形成されてもよい。開口部５３は、平面視においてゲート電極２３の周縁の内側の領域に位置していてもよい。この製造方法によれば、開口部５３の位置ずれに対するマージンを確実に広げることができる。
　半導体装置８１の製造方法において、中間絶縁層４１は、水素イオンを通過させる材料によって形成されることが好ましい。これにより、水素イオンを、中間絶縁層４１を介してゲート絶縁層２２に効率的に導入できる。ゲート電極２３は、水素イオンを通過させる電極材料によって形成されることが好ましい。これにより、水素イオンを、ゲート電極２３を介してゲート絶縁層２２に効率的に導入できる。主電極５２は、水素イオンを通過させる電極材料によって形成されることが好ましい。これにより、水素イオンを、主電極５２を介してゲート絶縁層２２に効率的に導入できる。
　半導体装置８１の製造方法では、ボディ領域１４、エミッタ領域３１およびコンタクト領域３３の形成工程（図９Ａ等参照）が、ゲート電極２３の形成工程（図９Ｂ参照）に先立って実施された例について説明した。しかし、ボディ領域１４、エミッタ領域３１およびコンタクト領域３３の形成工程（図９Ａ等参照）は、必ずしもこのタイミングで実施される必要はなく、バリア電極５１の形成工程（図９Ｅ等参照）の前の任意のタイミングで実施できる。
　半導体装置８１の製造方法では、結晶欠陥領域１３の形成工程（図９Ｉ参照）が、主電極５２の形成工程（図９Ｈ参照）の後、コレクタ領域１２（バッファ領域１１）の形成工程（図９Ｋ参照）に先立って実施された例について説明した。しかし、結晶欠陥領域１３の形成工程は、必ずしもこのタイミングで実施される必要はなく、ゲート絶縁層２２の形成工程（図９Ｂ参照）の後、ゲート絶縁層２２に対する水素イオンの導入工程（図９Ｌ参照）の前の任意のタイミングで実施できる。
　半導体装置８１の製造方法では、ゲート絶縁層２２に対する水素イオンの導入工程（図９Ｌ参照）が、コレクタ領域１２（バッファ領域１１）の形成工程（図９Ｋ参照）の後に実施された例について説明した。しかし、ゲート絶縁層２２に対する水素イオンの導入工程（図９Ｌ参照）は、必ずしもこのタイミングで実施される必要はなく、結晶欠陥領域１３の形成工程（図９Ｉ参照）の後、ウエハ７２の切断工程（図９Ｍ参照）の前の任意のタイミングで実施できる。
　図１０は、図３の対応図であって、本発明の第３実施形態に係る半導体装置１０１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１０を参照して、半導体装置１０１に係るエミッタ主面電極５０（ゲート主面電極４７）は、水素イオンを吸蔵する電極材料を含むバリア電極５１に代えて、水素イオンを通過させる電極材料からなるバリア電極１０２を含む。バリア電極１０２は、この形態では、開口部５３を有していない。
　バリア電極１０２は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層のうちの少なくとも１つを含むことが好ましい。Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層は、いずれも水素イオンを通過させる電極材料からなる。
　バリア電極１０２は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層のいずれか１つからなる単層構造を有していてもよい。バリア電極１０２は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層のうちの少なくとも２つの層が任意の順序で積層された積層構造を有していてもよい。ＴｉＮ層は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層およびＭｏ層のうちの少なくとも１つと組み合わせて形成されることが好ましい。ＴｉＮ層は、バリア電極１０２の最上層を形成することが好ましい。
　Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層は、いずれも、前述の図６Ｎの工程において、蒸着法および／またはスパッタ法によって形成される。この場合、コンタクト孔の内壁にシリサイド層３４は形成されてもよいし、形成されなくてもよい。
　以上、半導体装置１０１によれば、水素イオンを通過させる電極材料からなるバリア電極１０２を含む。これにより、前述の図６Ｔの工程において、バリア電極１０２を介してゲート絶縁層２２に水素イオンを導入できる。これにより、開口部５３の形成工程を省略できる。よって、工数を削減できると同時に、信頼性に優れたゲート絶縁層２２を備えた半導体装置１０１を製造し、提供できる。
　図１１は、図８の対応図であって、本発明の第４実施形態に係る半導体装置１１１を示す断面図である。以下では、半導体装置８１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
　図１１を参照して、半導体装置１１１に係るエミッタ主面電極５０（ゲート主面電極４７）は、水素イオンを吸蔵する電極材料を含むバリア電極５１に代えて、水素イオンを通過させる電極材料からなるバリア電極１０２を含む。バリア電極１０２は、この形態では、開口部５３を有していない。
　バリア電極１０２は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層のうちの少なくとも１つを含むことが好ましい。Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層は、いずれも水素イオンを通過させる電極材料からなる。
　バリア電極１０２は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層のいずれか１つからなる単層構造を有していてもよい。バリア電極１０２は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層のうちの少なくとも２つの層が任意の順序で積層された積層構造を有していてもよい。ＴｉＮ層は、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層およびＭｏ層のうちの少なくとも１つと組み合わせて形成されることが好ましい。ＴｉＮ層は、バリア電極１０２の最上層を形成することが好ましい。
　Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層は、いずれも、前述の図９Ｆの工程において、蒸着法および／またはスパッタ法によって形成される。この場合、コンタクト孔の内壁にシリサイド層３４は形成されてもよいし、形成されなくてもよい。
　以上、半導体装置１１１によれば、水素イオンを通過させる電極材料からなるバリア電極１０２を含む。これにより、前述の図９Ｌの工程において、バリア電極１０２を介してゲート絶縁層２２に水素イオンを導入できる。これにより、開口部５３の形成工程を省略できる。よって、工数を削減できると同時に、信頼性に優れたゲート絶縁層２２を備えた半導体装置１１１を製造し、提供できる。
　本発明の実施形態は他の形態で実施することもできる。
　前述の第１実施形態および第２実施形態において、半導体層２の一部を露出させる開口部５３を有するバリア電極５１が形成されてもよい。ただし、この場合、主電極５２の一部が半導体層２と接することとなる。この場合、主電極５２の電極材料（たとえばＡｌ）が半導体層２に拡散し、半導体層２の電気的特性が変動する可能性がある点に留意する。したがって、開口部５３は、半導体層２から間隔を空けて中間絶縁層４１の一部を露出させていることが好ましい。
　前述の第３実施形態および第４実施形態において、Ｗ層、ＷＳｉ層、Ｃｏ層、Ｎｉ層、Ｍｏ層およびＴｉＮ層に代えてまたはこれに加えて、ＴｉＷ層からなるバリア電極１０２またはＴｉＷ層を含むバリア電極１０２が形成されてもよい。この場合、第３実施形態および第４実施形態において述べた効果と同様の効果を奏することができる。
　ただし、ＴｉＷ層は、Ｔｉの含有量に応じて水素イオンを吸蔵する性質を帯びる点に留意する。したがって、ＴｉＷ層を使用する場合は、その性質に応じて、第１実施形態および第２実施形態と同様の態様で、バリア電極１０２に開口部５３を形成することが好ましい。
　前述の第１実施形態および第３実施形態において、平面視において格子状のトレンチゲート構造２０が形成されてもよい。前述の第２実施形態および第４実施形態では、平面視において格子状のプレーナゲート構造８２が形成されてもよい。
　前述の各実施形態において、シリコン製の半導体層２に代えて、ＳｉＣ（炭化シリコン）製の半導体層２が採用されてもよい。つまり、半導体層２は、シリコンを含んでいればよい。
　前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
　前述の各実施形態において、ｐ＋型のコレクタ領域１２に代えてｎ＋型のドレイン領域が形成されてもよい。ドレイン領域のｎ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。これにより、ＩＧＢＴに代えてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置を提供できる。ＩＧＢＴに代えてＭＩＳＦＥＴを備えた半導体装置によっても前述の各実施形態において述べた効果と同様の効果を奏することができる。
　この場合、前述の各実施形態の説明では、ＩＧＢＴの「エミッタ」がＭＩＳＦＥＴの「ソース」に読み替えられ、ＩＧＢＴの「コレクタ」がＭＩＳＦＥＴの「ドレイン」に読み替えられる。この場合、半導体層２は、ドレイン領域を形成するｎ＋型の半導体基板、および、ドリフト領域１０を形成するｎ型のエピタキシャル層を含む積層構造を有していてもよい。
　この明細書および図面から抽出される特徴の例を以下に示す。
　［Ａ１］半導体層と、前記半導体層内に形成された結晶欠陥領域と、前記半導体層の上に形成され、シリコンを含む絶縁体からなり、シリコン原子の未結合手が水素終端されたＳｉ－Ｈ結合を当該絶縁体中に含む絶縁層と、を含む、半導体装置。
　［Ａ２］前記絶縁層の上に形成された電極と、前記電極を被覆する中間絶縁層と、前記中間絶縁層を被覆し、前記中間絶縁層の一部および前記半導体層の一部の少なくとも一方を露出させる開口部を有し、水素イオンを吸蔵する電極材料を含むバリア電極と、をさらに含む、Ａ１に記載の半導体装置。
　［Ａ３］前記開口部は、前記中間絶縁層の一部を露出させている、Ａ２に記載の半導体装置。
　［Ａ４］前記開口部は、平面視において前記絶縁層に重なっている、Ａ２またはＡ３に記載の半導体装置。
　［Ａ５］前記半導体層に形成されたトレンチ、前記トレンチの内壁に形成された前記絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された前記電極を有するトレンチ構造を含み、前記中間絶縁層は、前記トレンチ構造を被覆している、Ａ２～Ａ４のいずれか一つに記載の半導体装置。
　［Ａ６］前記開口部は、平面視において前記トレンチ構造に重なっている、Ａ５に記載の半導体装置。
　［Ａ７］前記絶縁層および前記電極を含むプレーナ構造を含み、前記中間絶縁層は、前記プレーナ構造を被覆している、Ａ２～Ａ４のいずれか一つに記載の半導体装置。
　［Ａ８］前記開口部は、平面視において前記プレーナ構造に重なっている、Ａ７に記載の半導体装置。
　［Ａ９］前記開口部を埋めて前記バリア電極を被覆する主電極をさらに含む、Ａ２～Ａ８のいずれか一つに記載の半導体装置。
　［Ａ１０］前記絶縁層の上に形成された電極と、前記電極を被覆する中間絶縁層と、前記中間絶縁層を被覆し、水素イオンを通過させる電極材料からなるバリア電極と、をさらに含む、Ａ１に記載の半導体装置。
　［Ａ１１］前記半導体層に形成されたトレンチ、前記トレンチの内壁に形成された前記絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された前記電極を有するトレンチ構造を含み、前記中間絶縁層は、前記トレンチ構造を被覆している、Ａ１０に記載の半導体装置。
　［Ａ１２］前記絶縁層および前記電極を含むプレーナ構造を含み、前記中間絶縁層は、前記プレーナ構造を被覆している、Ａ１０に記載の半導体装置。
　［Ａ１３］前記バリア電極を被覆する主電極をさらに含む、Ａ１０～Ａ１２のいずれか一つに記載の半導体装置。
　［Ａ１４］前記半導体層は、シリコンを含む、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。
　［Ａ１５］前記半導体層において前記絶縁層によって被覆された領域に形成され、シリコン原子の未結合手が水素終端されたＳｉ－Ｈ結合を有する界面領域をさらに含む、Ａ１４に記載の半導体装置。
　［Ａ１６］前記結晶欠陥領域は、ライフタイムキラー領域、バッファ領域およびフィールドストップ領域のうちの少なくとも１つを形成している、Ａ１～Ａ１５のいずれか一つに記載の半導体装置。
　［Ａ１７］ウエハを用意する工程と、前記ウエハの上にシリコンを含む絶縁体からなる絶縁層を形成する工程と、前記絶縁層の形成後、イオン照射法および電子線照射法のうちの少なくとも一方によって前記ウエハ内に結晶欠陥領域を形成する工程と、前記結晶欠陥領域の形成後、前記絶縁層に水素イオンを導入し、前記絶縁層中のシリコン原子の未結合手を水素終端させる工程と、を含む、半導体装置の製造方法。
　［Ａ１８］前記水素イオンの導入工程は、水素アニール処理法によって前記絶縁層に水素イオンを導入する工程を含む、Ａ１７に記載の半導体装置の製造方法。
　［Ａ１９］前記結晶欠陥領域の形成工程は、前記絶縁層中にシリコン原子の未結合手を形成する工程を含む、Ａ１７またはＡ１８に記載の半導体装置の製造方法。
　［Ａ２０］前記水素イオンの導入工程前に、前記絶縁層の上に電極を形成する工程と、前記水素イオンの導入工程前に、前記電極を被覆する中間絶縁層を形成する工程と、前記水素イオンの導入工程前に、水素イオンを吸蔵する電極材料を含み、前記中間絶縁層を被覆するバリア電極を形成する工程と、前記水素イオンの導入工程前に、前記バリア電極の不要な部分を除去し、前記中間絶縁層の一部および前記ウエハの一部の少なくとも一方を露出させる開口部を前記バリア電極に形成する工程と、をさらに含み、前記水素イオンの導入工程において、前記バリア電極の前記開口部を介して前記絶縁層に水素イオンが導入される、Ａ１７～Ａ１９のいずれか一つに記載の半導体装置の製造方法。
　［Ａ２１］前記水素イオンの導入工程前に、前記絶縁層の上に電極を形成する工程と、前記水素イオンの導入工程前に、前記電極を被覆する中間絶縁層を形成する工程と、前記水素イオンの導入工程前に、水素イオンを通過させる電極材料からなり、前記中間絶縁層を被覆するバリア電極を形成する工程と、をさらに含み、前記水素イオンの導入工程において、前記バリア電極を介して前記絶縁層に水素イオンが導入される、Ａ１７～Ａ１９のいずれか一つに記載の半導体装置の製造方法。
　この出願は、２０１９年８月２６日に日本国特許庁に提出された特願２０１９－１５３９４７号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　　半導体装置
２　　　半導体層
１３　　結晶欠陥領域
２０　　トレンチゲート構造（トレンチ構造）
２１　　ゲートトレンチ（トレンチ）
２２　　ゲート絶縁層（絶縁層）
２３　　ゲート電極（電極）
２９　　界面領域
４１　　中間絶縁層
５１　　バリア電極
５２　　主電極
５３　　開口部
７２　　ウエハ
８１　　半導体装置
８２　　プレーナゲート構造（プレーナ構造）
１０１　半導体装置
１０２　バリア電極
１１１　半導体装置

Claims (20)

  1. 　半導体層と、
    　前記半導体層内に形成された結晶欠陥領域と、
    　前記半導体層の上に形成され、シリコンを含む絶縁体からなり、シリコン原子の未結合手が水素終端されたＳｉ－Ｈ結合を当該絶縁体中に含む絶縁層と、を含む、半導体装置。
  2. 　前記絶縁層の上に形成された電極と、
    　前記電極を被覆する中間絶縁層と、
    　前記中間絶縁層を被覆し、前記中間絶縁層の一部および前記半導体層の一部の少なくとも一方を露出させる開口部を有し、水素イオンを吸蔵する電極材料を含むバリア電極と、をさらに含む、請求項１に記載の半導体装置。
  3. 　前記開口部は、前記中間絶縁層の一部を露出させている、請求項２に記載の半導体装置。
  4. 　前記開口部は、平面視において前記絶縁層に重なっている、請求項２または３に記載の半導体装置。
  5. 　前記半導体層に形成されたトレンチ、前記トレンチの内壁に形成された前記絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された前記電極を有するトレンチ構造を含み、
    　前記中間絶縁層は、前記トレンチ構造を被覆している、請求項２～４のいずれか一項に記載の半導体装置。
  6. 　前記開口部は、平面視において前記トレンチ構造に重なっている、請求項５に記載の半導体装置。
  7. 　前記絶縁層および前記電極を含むプレーナ構造を含み、
    　前記中間絶縁層は、前記プレーナ構造を被覆している、請求項２～４のいずれか一項に記載の半導体装置。
  8. 　前記開口部は、平面視において前記プレーナ構造に重なっている、請求項７に記載の半導体装置。
  9. 　前記開口部を埋めて前記バリア電極を被覆する主電極をさらに含む、請求項２～８のいずれか一項に記載の半導体装置。
  10. 　前記絶縁層の上に形成された電極と、
    　前記電極を被覆する中間絶縁層と、
    　前記中間絶縁層を被覆し、水素イオンを通過させる電極材料からなるバリア電極と、をさらに含む、請求項１に記載の半導体装置。
  11. 　前記半導体層に形成されたトレンチ、前記トレンチの内壁に形成された前記絶縁層、および、前記絶縁層を挟んで前記トレンチに埋設された前記電極を有するトレンチ構造を含み、
    　前記中間絶縁層は、前記トレンチ構造を被覆している、請求項１０に記載の半導体装置。
  12. 　前記絶縁層および前記電極を含むプレーナ構造を含み、
    　前記中間絶縁層は、前記プレーナ構造を被覆している、請求項１０に記載の半導体装置。
  13. 　前記バリア電極を被覆する主電極をさらに含む、請求項１０～１２のいずれか一項に記載の半導体装置。
  14. 　前記半導体層は、シリコンを含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記半導体層において前記絶縁層によって被覆された領域に形成され、シリコン原子の未結合手が水素終端されたＳｉ－Ｈ結合を有する界面領域をさらに含む、請求項１４に記載の半導体装置。
  16. 　ウエハを用意する工程と、
    　前記ウエハの上にシリコンを含む絶縁体からなる絶縁層を形成する工程と、
    　前記絶縁層の形成後、イオン照射法および電子線照射法のうちの少なくとも一方によって前記ウエハ内に結晶欠陥領域を形成する工程と、
    　前記結晶欠陥領域の形成後、前記絶縁層に水素イオンを導入し、前記絶縁層中のシリコン原子の未結合手を水素終端させる工程と、を含む、半導体装置の製造方法。
  17. 　前記水素イオンの導入工程は、水素アニール処理法によって前記絶縁層に水素イオンを導入する工程を含む、請求項１６に記載の半導体装置の製造方法。
  18. 　前記結晶欠陥領域の形成工程は、前記絶縁層中にシリコン原子の未結合手を形成する工程を含む、請求項１６または１７に記載の半導体装置の製造方法。
  19. 　前記水素イオンの導入工程前に、前記絶縁層の上に電極を形成する工程と、
    　前記水素イオンの導入工程前に、前記電極を被覆する中間絶縁層を形成する工程と、
    　前記水素イオンの導入工程前に、水素イオンを吸蔵する電極材料を含み、前記中間絶縁層を被覆するバリア電極を形成する工程と、
    　前記水素イオンの導入工程前に、前記バリア電極の不要な部分を除去し、前記中間絶縁層の一部および前記ウエハの一部の少なくとも一方を露出させる開口部を前記バリア電極に形成する工程と、をさらに含み、
    　前記水素イオンの導入工程において、前記バリア電極の前記開口部を介して前記絶縁層に水素イオンが導入される、請求項１６～１８のいずれか一項に記載の半導体装置の製造方法。
  20. 　前記水素イオンの導入工程前に、前記絶縁層の上に電極を形成する工程と、
    　前記水素イオンの導入工程前に、前記電極を被覆する中間絶縁層を形成する工程と、
    　前記水素イオンの導入工程前に、水素イオンを通過させる電極材料からなり、前記中間絶縁層を被覆するバリア電極を形成する工程と、をさらに含み、
    　前記水素イオンの導入工程において、前記バリア電極を介して前記絶縁層に水素イオンが導入される、請求項１６～１８のいずれか一項に記載の半導体装置の製造方法。
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