JP2024080136A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

Abstract

【課題】バリアメタルのバリア性を向上させ、しきい値変動を抑制できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置は、第１導電型の出発基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第１導電型の第１半導体領域７と、ゲート絶縁膜９と、ゲート電極１０と、層間絶縁膜１１と、オーミック電極１３と、オーミック電極１３および層間絶縁膜１１の表面に設けられたバリアメタル２０と、バリアメタル２０の表面に設けられた表面電極１５と、裏面電極１４と、を備える。バリアメタル２０は、オーミック電極１３および層間絶縁膜１１の表面で、第１ＴｉＮ膜、Ｔｉ膜、第２ＴｉＮ膜の３層構造であり、第１ＴｉＮ膜のＴｉＮの結晶粒径は、第２ＴｉＮ膜のＴｉＮの結晶粒径よりも大きい。
【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に代わる次世代の半導体材料として期待されている。炭化珪素を半導体材料に用いた半導体素子（以下、炭化珪素半導体装置とする）は、シリコンを半導体材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減可能であることや、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、炭化珪素のバンドギャップがシリコンに対して３倍程度大きく、シリコンよりも絶縁破壊電界強度が１桁近く大きいという材料自体の特長による。

炭化珪素半導体装置としては、現在までに、ショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、プレーナゲート構造やトレンチゲート構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。

従来の炭化珪素半導体装置の構造について、トレンチ型ＭＯＳＦＥＴを例に説明する。トレンチ型ＭＯＳＦＥＴでは、ｎ⁺型出発基板のおもて面にｎ⁺型バッファ層およびｎ型炭化珪素エピタキシャル層が堆積される。ｎ型炭化珪素エピタキシャル層のｎ⁺型出発基板側に対して反対側の表面側は、ｎ型高濃度領域が設けられている。また、ｎ型高濃度領域のｎ⁺型出発基板側に対して反対側の表面層には、第１ｐ⁺型ベース領域が選択的に設けられている。ｎ型高濃度領域には、トレンチの底面全体を覆うように第２ｐ⁺型ベース領域が選択的に設けられている。

また、従来のトレンチ型ＭＯＳＦＥＴには、さらにｐ型ベース領域、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、オーミック電極（ソース電極）、裏面電極、トレンチ、ソース電極パッドおよびドレイン電極パッドが設けられている。オーミック電極は、ｎ⁺型ソース領域、ｐ⁺⁺型コンタクト領域上に設けられ、オーミック電極上にソース電極パッドが設けられている。

ソース電極パッド（Ａｌ電極）中に含まれる水素が、ゲート界面まで拡散することで、しきい値変動を引き起こすことが知られている。このため、ゲート界面とＡｌ電極の間に水素吸蔵性を有する金属膜からなるバリアメタルを形成することが提案されている。例えば、Ｔｉ（チタン）の水素吸蔵効果を用いて、しきい値変動の問題を解決している。この場合、ＡｌとＴｉが合金化すると水素吸蔵効果が失われるため、ＴｉとＡｌの間にＴｉＮ（窒化チタン）からなる金属膜を挟み、合金化を抑制している。

図１２は、従来の炭化珪素半導体装置のバリアメタル形成の概要を示すフローチャートである。炭化珪素半導体装置のおもて面電極形成プロセスで、オーミック電極、バリアメタルおよびソース電極パッドは、次のように形成される。まず、層間絶縁膜にコンタクトホールを開口し（ステップＳ１１）、ｎ⁺型ソース領域およびｐ⁺⁺型コンタクト領域を露出させる。次に、コンタクトホール内に成膜したニッケル（Ｎｉ）をアニールすることで、ＮｉＳｉ（ニッケルシリサイド）のオーミック電極を形成する（ステップＳ１２）。次に、オーミック電極上にＴｉ膜をスパッタリング法で成膜する（ステップＳ１３）。次に、Ｔｉ膜上にＴｉＮ膜をスパッタリング法で成膜し（ステップＳ１４）、Ｔｉ膜およびＴｉＮ膜からなるバリアメタルを形成する。次に、Ａｌ（アルミニウム）膜またはＡｌ－Ｓｉ膜を成膜することでソース電極パッドを形成する（ステップＳ１５）。

また、コンタクトホール内において半導体基板（ｎ⁺型ソース領域）にオーミック接触し、かつ層間絶縁膜により第１ゲート電極と電気的に絶縁されている第１ソース電極を、ｎ⁺型ソース領域上に順にＮｉＳｉ電極、第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜、第２Ｔｉ膜およびＡｌ合金膜が積層されている多層膜とする半導体装置が公知である（下記、特許文献１参照）。

また、水素吸蔵性を有する第１金属で形成された水素吸蔵層と、水素吸蔵層の上方に設けられ、第１金属の窒化物で形成された窒化物層と、窒化物層の上方に設けられ、アルミニウムと第２金属の合金で形成された合金層と、合金層の上方に設けられ、アルミニウムで形成された電極層とを備え、電極層と窒化物層の間には、第２金属の純金属層が設けられていない半導体装置が公知である（下記、特許文献２参照）。

特開２０２１－４４２７４号公報 特許第６６１７５４６号公報

上述のように、従来は、バリアメタルをＴｉ膜およびＴｉＮ膜の２層構造で形成していた。この場合、ＮｉＳｉのオーミック電極上にＴｉが形成される。炭化珪素半導体装置は、シリコン半導体装置に比べて、高温で使用される場合が多い。しかしながら、炭化珪素半導体装置を高温で長時間使用すると、ＮｉＳｉとＴｉとの間にボイドが発生して、しきい値が変動するという課題がある。

本発明は、バリアメタルのバリア性を向上させ、しきい値変動を抑制できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の出発基板のおもて面側に、前記出発基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記出発基板側に対して反対側の表面層に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記出発基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第１半導体領域および前記第２半導体層の表面にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜が設けられる。前記第２半導体層および前記第１半導体領域の表面にオーミック電極が設けられる。前記オーミック電極および前記層間絶縁膜の表面にバリアメタルが設けられる。前記バリアメタルの表面に表面電極が設けられる。前記出発基板の裏面に裏面電極が設けられる。前記バリアメタルは、前記オーミック電極および前記層間絶縁膜の表面で、第１ＴｉＮ膜、Ｔｉ膜、第２ＴｉＮ膜の３層構造であり、前記第１ＴｉＮ膜のＴｉＮの結晶粒径は、前記第２ＴｉＮ膜のＴｉＮの結晶粒径よりも大きい。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１ＴｉＮ膜は、ＴｉＮ（２００）の配向性を有し、前記第２ＴｉＮ膜は、ＴｉＮ（２００）の配向性を有しないことを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記Ｔｉ膜の膜厚は、２０ｎｍ以上１００ｎｍ以下であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記オーミック電極は、ＮｉＳｉで構成され、前記第１ＴｉＮ膜は、前記ＮｉＳｉと接することを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２ＴｉＮ膜と前記表面電極との間に、第２Ｔｉ膜を備えることを特徴とする。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチをさらに含み、前記ゲート絶縁膜および前記ゲート電極は、前記トレンチの内部に設けられることを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の出発基板のおもて面側に、前記出発基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記出発基板側に対して反対側の表面層に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記出発基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第１半導体領域および前記第２半導体層の表面にゲート絶縁膜を介してゲート電極を形成する第５工程を行う。次に、前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜を形成する第６工程を行う。次に、前記第２半導体層および前記第１半導体領域の表面にオーミック電極を形成する第７工程を行う。次に、前記オーミック電極および前記層間絶縁膜の表面に一様に第１ＴｉＮ膜を成膜する第８工程を行う。次に、前記第１ＴｉＮ膜上にＴｉ膜を形成する第１０工程を行う。次に、前記Ｔｉ膜上に第２ＴｉＮ膜を形成し、前記第１ＴｉＮ膜、前記Ｔｉ膜、前記第２ＴｉＮ膜の３層構造のバリアメタルを形成する第１１工程を行う。次に、前記バリアメタルの表面に表面電極を形成する第１２工程を行う。次に、前記出発基板の裏面に裏面電極を形成する第１３工程を行う。前記第１ＴｉＮ膜のＴｉＮの結晶粒径は、前記第２ＴｉＮ膜のＴｉＮの結晶粒径よりも大きい。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第８工程における前記第１ＴｉＮ膜の成膜温度は、前記第１１工程における前記第２ＴｉＮ膜の成膜温度よりも高温であることを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第８工程の後、前記第１０工程の前に、前記第１ＴｉＮ膜の熱処理をする第９工程をさらに含むことを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記熱処理は、４００℃以上８００℃以下で行うことを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１２工程以降に、４５０℃以上の熱処理を行わないことを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程をさらに含み、前記第５工程では、前記ゲート絶縁膜および前記ゲート電極は前記トレンチの内部に形成することを特徴とする。

上述した発明によれば、バリアメタルは、オーミック電極上および層間絶縁膜上でも同じ構成となり、Ｔｉ膜を第１ＴｉＮ膜と第２ＴｉＮ膜で挟み込み、Ｔｉ膜を純Ｔｉで構成している。これにより、ゲート界面とソース電極パッドとの間の純Ｔｉによる水素貯蔵性によりソース電極パッドおよびその上層部に含まれる水素がゲート界面に到達することを防止でき、しきい値変動を抑制できる。

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、バリアメタルのバリア性を向上させ、しきい値変動を抑制できるという効果を奏する。

実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のオーミック電極上のバリアメタルの構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の層間絶縁膜上のバリアメタルの構成を示す断面図である。 Ｔｉ膜上にＴｉＮ膜を成膜した場合のＴｉおよびＴｉＮの結晶構造を示すグラフである。 ＳｉＯ₂膜上に直接ＴｉＮ膜を成膜した場合のＴｉＮの結晶構造を示すグラフである。 バリアメタルの各膜のＴｉＮ（２００）の有無と、ＴｉＮ（２００）の粒径を示す表である。 実施の形態にかかる炭化珪素半導体装置のバリアメタルのＴｉ膜厚としきい値変動との関係を示すグラフである。 実施の形態にかかる炭化珪素半導体装置のバリアメタルの他の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置のバリアメタル形成の概要を示すフローチャートである。 実施の形態にかかる炭化珪素半導体装置のバリアメタル製造途中の状態を模式的に示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置のバリアメタル製造途中の状態を模式的に示す断面図である（その２）。 従来の炭化珪素半導体装置のバリアメタル形成の概要を示すフローチャートである。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。そして、同じまたは同等との記載は製造におけるばらつきを考慮して±５％以内まで含むとするのがよい。

（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製（製造）された炭化珪素半導体装置について、トレンチ型ＭＯＳＦＥＴ５０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、トレンチ型ＭＯＳＦＥＴ５０の主電流が流れる活性領域のみを示している。

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ⁺型出発基板（第１導電型の出発基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）に、ｎ⁺型バッファ層１６と、第１ｎ^-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。

ｎ⁺型出発基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ⁺型バッファ層１６は、例えば膜厚が１μｍ以上５μｍ以下で、窒素が１×１０¹⁷／ｃｍ³以上１×１０¹⁸／ｃｍ³以下の高濃度でドーピングされた高ドーピング層である。ｎ⁺型バッファ層１６は、第１ｎ^-型炭化珪素エピタキシャル層２からのホールの再結合を促し、ｎ⁺型出発基板１に到達するホール濃度を制御して、積層欠陥の発生およびその面積拡大を抑制している。

第１ｎ^-型炭化珪素エピタキシャル層２は、ｎ⁺型出発基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ^-型ドリフト層である。第１ｎ^-型炭化珪素エピタキシャル層２の、ｎ⁺型出発基板１側に対して反対側の表面側は、第２ｎ^-型炭化珪素層６が形成されている。第２ｎ^-型炭化珪素層６は、ｎ⁺型出発基板１よりも低く第１ｎ^-型炭化珪素エピタキシャル層２よりも高い不純物濃度で、例えば窒素がドーピングされている高濃度ｎ^-型ドリフト層である。以下、ｎ⁺型出発基板１とｎ^-型炭化珪素エピタキシャル層２と第２ｎ^-型炭化珪素層６と後述するｐ型ベース層３を併せて炭化珪素半導体基体とする。

ｎ⁺型出発基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、ドレイン電極（不図示）が設けられている。ドレイン電極の表面には、ドレイン電極パッド１４が設けられている。

炭化珪素半導体基体の第１主面側（ｐ型ベース層３側）には、トレンチゲート構造が形成されている。具体的には、トレンチ１８は、ｎ⁺型出発基板１の第１主面側の表面からｎ⁺型ソース領域７およびｐ型ベース層３を貫通して第２ｎ^-型炭化珪素層６に達する。トレンチ１８の内壁に沿って、トレンチ１８の底部および側壁にゲート絶縁膜９が形成されており、トレンチ１８内のゲート絶縁膜９の内側にゲート電極１０が形成されている。ゲート絶縁膜９によりゲート電極１０が、第１ｎ^-型炭化珪素エピタキシャル層２、第２ｎ^-型炭化珪素層６およびｐ型ベース層３と絶縁されている。ゲート電極１０の一部は、トレンチ１８の上方（ソース電極パッド１５側）からソース電極パッド１５側に突出していてもよい。

第１ｎ^-型炭化珪素エピタキシャル層２および第２ｎ^-型炭化珪素層６の内部には、第１ｐ⁺型領域４と第２ｐ⁺型領域５が選択的に設けられている。第１ｐ⁺型領域４は、トレンチ１８の底部よりもドレイン側に深い位置にまで達している。第１ｐ⁺型領域４の下端部（ドレイン側端部）は、トレンチ１８の底部よりもドレイン側に位置する。第１ｐ⁺型領域４は、トレンチ１８間に設けられている。図１に記載のように、第１ｐ⁺型領域４は、後述するｐ⁺⁺型コンタクト領域８と接しているが、ｐ⁺⁺型コンタクト領域８と接していない形態も可能である。この場合、第１ｐ⁺型領域４は、第２ｎ^-型炭化珪素層６の表面層にも設けられ、第１ｐ⁺型領域４の上面はｐ型ベース層３に接する。

第２ｐ⁺型領域５の下端部は、トレンチ１８の底部よりもドレイン側に位置する。第２ｐ⁺型領域５は、トレンチ１８の底部と深さ方向ｚに対向する位置に形成される。第２ｐ⁺型領域５の幅は、トレンチ１８の幅よりも広い。トレンチ１８の底部は、第２ｐ⁺型領域５に達してもよいし、ｐ型ベース層３と第２ｐ⁺型領域５に挟まれた第２ｎ^-型炭化珪素層６内に位置し、第２ｐ⁺型領域５と接触していなくてもよい。第１ｐ⁺型領域４と第２ｐ⁺型領域５は、例えばアルミニウム（Ａｌ）がドーピングされている。

第１ｐ⁺型領域４は、その一部をトレンチ１８側に延在させることで第２ｐ⁺型領域５に接続した構造となっている。この場合、第１ｐ⁺型領域４の一部は、第１ｐ⁺型領域４と第２ｐ⁺型領域５とが並ぶ方向（以下、第１方向とする）ｘと直交する方向（以下、第２方向とする）ｙに、第２ｎ^-型炭化珪素層６と交互に繰り返し配置された平面レイアウトを有していてもよい。つまり、直交する方向ｙで、第１ｐ⁺型領域４の一部と第２ｐ⁺型領域５の一部が少なくとも１か所以上接続されていればよい。これにより、第２ｐ⁺型領域５と第１ｎ^-型炭化珪素エピタキシャル層２の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくオーミック電極１３に退避させることができ、ゲート絶縁膜９への負担が軽減されるため、信頼性が向上する。

第１ｎ^-型炭化珪素エピタキシャル層２の基体第１主面側には、ｐ型ベース層（第２導電型の第２半導体層）３が設けられている。ｐ型ベース層３の不純物濃度は、例えば第１ｐ⁺型領域４の不純物濃度よりも低くてもよい。これにより、閾値電圧を下げるためにｐ型ベース層３の濃度を下げても、ｐ型ベース層３の空乏層の広がりを抑えることでパンチスルーによる耐圧低下を回避することができる。ｐ型ベース層３の内部には、基体第１主面側にｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８が選択的に設けられている。また、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８は互いに接する。

図１では、２つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

層間絶縁膜１１は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１８に埋め込まれたゲート電極１０を覆うように設けられている。オーミック電極（ソース電極）１３は、ＮｉＳｉ（ニッケルシリサイド）で構成され、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８に接する。オーミック電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。オーミック電極１３上には、ソース電極パッド（表面電極）１５が設けられている。

また、オーミック電極１３および層間絶縁膜１１と、ソース電極パッド１５との間に、例えばオーミック電極１３からゲート電極１０側への金属原子の拡散を防止するバリアメタル２０が設けられている。

図２は、実施の形態にかかる炭化珪素半導体装置のオーミック電極上のバリアメタルの構成を示す断面図である。図３は、実施の形態にかかる炭化珪素半導体装置の層間絶縁膜上のバリアメタルの構成を示す断面図である。図２は、図１の領域Ｓ１の拡大断面図であり、図３は、図１の領域Ｓ２の拡大断面図である。図２および図３に示すように、バリアメタル２０は、炭化珪素半導体基体上に一様に設けられている。このため、バリアメタル２０は、オーミック電極１３上および層間絶縁膜１１上でも同じ構成となり、第１ＴｉＮ膜２３、Ｔｉ膜２４および第２ＴｉＮ膜２５から構成されている。第２ＴｉＮ膜２５上にＡｌまたはＡｌ－Ｓｉからなるソース電極パッド１５が設けられている。

ここで、図４および図５は、Ｘ線回折でＴｉおよびＴｉＮの結晶構造を測定した結果である。図４および図５において、横軸はＸ線照射角度２θを示し、単位は度（ｄｅｇ）である。縦軸はカウント数を示す。図４は、Ｔｉ膜上にＴｉＮ膜を成膜した場合のＴｉおよびＴｉＮの結晶構造を示すグラフである。この場合、図４に示すように、Ｔｉによる配向性影響を受けるため、ＴｉＮ膜は、ＴｉＮ（１１１）の配向性を有し、ＴｉＮ（２００）の配向性を有していない。一方、図５は、ＳｉＯ₂膜上に直接ＴｉＮ膜を成膜した場合のＴｉＮの結晶構造を示すグラフである。図５で、細線はアニール処理を行わなかった場合、太線はアニール処理を行った場合を示す。図５に示すように、ＳｉＯ₂膜上に直接ＴｉＮ膜を成膜した場合は、アニール処理の有無に関わらず、ＴｉＮ（１１１）とともに、ＴｉＮ（２００）の配向性を有している。

図６は、バリアメタルの各膜のＴｉＮ（２００）の有無と、ＴｉＮ（２００）の粒径とを示す表である。バリアメタルのＴｉ膜は、純Ｔｉであり、ＴｉＮ（２００）の配向性を有していない。図５の結果より、ＳｉＯ₂膜上に直接成膜したＴｉＮ膜およびこのＴｉＮ膜をアニールしたＴｉＮ膜は、ＴｉＮ（２００）の配向性を有する。アニールにより、ＴｉＮ（２００）の平均粒径（結晶粒径）は大きくなるため、アニールしたＴｉＮ膜のＴｉＮ（２００）の平均粒径は、アニールしていないＴｉＮ膜のＴｉＮ（２００）の平均粒径より大きくなる。アニールに替えて、ＴｉＮ膜の成膜温度を上げることでも、ＴｉＮ膜のＴｉＮ（２００）の平均粒径を大きくすることができる。また、図４の結果より、Ｔｉ膜上にＴｉＮ膜を成膜した場合は、ＴｉＮ（２００）の配向性を有しない。

以上の図４～図６の結果より、実施の形態のバリアメタル２０の各層は以下のようになる。第１ＴｉＮ膜２３は、オーミック電極１３上および層間絶縁膜１１上に設けられ、Ｔｉによる配向性影響を受けないため、ＴｉＮ（２００）の配向性を有する。また、後述するように第１ＴｉＮ膜２３成膜後、アニール処理を行うため、ＴｉＮの平均粒径は大きくなっている。第２ＴｉＮ膜２５は、Ｔｉ膜２４上に設けられ、Ｔｉの結晶配向を引き継ぐため、ＴｉＮ（１１１）の配向性を有し、ＴｉＮ（２００）の配向性を有しない。また、後述するように第２ＴｉＮ膜２５成膜後、アニール処理を行わないため、ＴｉＮの平均粒径は、第１ＴｉＮ膜２３のＴｉＮの平均粒径より小さくなっている。例えば、Ｘ線回折において、主配向であるＴｉＮ（１１１）の半値幅から求めた第１ＴｉＮ膜２３のＴｉＮの平均粒径は、１５ｎｍ以上であり、第２ＴｉＮ膜２５のＴｉＮの平均粒径である、１１ｎｍより小さい。Ｔｉ膜２４は、第１ＴｉＮ膜２３と第２ＴｉＮ膜２５とに挟まれているため、純Ｔｉとなっている。

図７は、実施の形態にかかる炭化珪素半導体装置のバリアメタルのＴｉ膜厚としきい値変動との関係を示すグラフである。図７において、横軸は、バリアメタル２０のＴｉ膜２４の膜厚を示し、単位はｎｍである。縦軸は、しきい値変動を示し、単位はＶである。図７に示すように、しきい値変動を－０．１Ｖ以下にするためには、Ｔｉ膜２４の膜厚を２０ｎｍ以上にすることが好ましい。また、Ｔｉ膜２４の膜厚が１００ｎｍを超えると、カバレッジが悪くなるため、Ｔｉ膜２４の膜厚を１００ｎｍ以下にすることが好ましい。

図８は、実施の形態にかかる炭化珪素半導体装置のバリアメタルの他の構成を示す断面図である。図８に示すように、第２ＴｉＮ膜２５上に第２Ｔｉ膜２６を設けてもよい。この第２Ｔｉ膜２６より、バリアメタル２０のバリア性をさらに向上させることができる。また、図示はしないが、第１ＴｉＮ膜２３と、オーミック電極１３および層間絶縁膜１１との間に、Ｔｉ、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属を設けてもよい。

このように、実施の形態にかかる炭化珪素半導体装置のバリアメタル２０は、オーミック電極１３上および層間絶縁膜１１上でも同じ構成で、第１ＴｉＮ膜２３、Ｔｉ膜２４および第２ＴｉＮ膜２５から構成されている。Ｔｉ膜２４を第１ＴｉＮ膜２３と第２ＴｉＮ膜２５で挟み込み、Ｔｉ膜２４を純Ｔｉで構成している。このため、ゲート界面とソース電極パッド１５との間の純Ｔｉによる水素貯蔵性によりソース電極パッド１５およびその上層部に含まれる水素がゲート界面に到達することを防止でき、しきい値変動を抑制できる。

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図９は、実施の形態にかかる炭化珪素半導体装置のバリアメタル形成の概要を示すフローチャートである。図１０、図１１は、実施の形態にかかる炭化珪素半導体装置のバリアメタル製造途中の状態を模式的に示す断面図である。

まず、ｎ型の炭化珪素でできたｎ⁺型出発基板１に、第１ｎ^-型炭化珪素エピタキシャル層２およびｎ⁺型バッファ層１６が堆積された炭化珪素半導体基板３４（図１参照）を用意する（第１工程）。この炭化珪素半導体基板３４を購入してもよいし、ｎ⁺型出発基板１のみの基板を購入して、エピタキシャル成長でｎ⁺型バッファ層１６および第１ｎ^-型炭化珪素エピタキシャル層２を形成して、上述の炭化珪素半導体基板３４としてもよい。この場合、ｎ⁺型出発基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできたｎ⁺型バッファ層１６を、エピタキシャル成長させる。次に、ｎ⁺型バッファ層１６上にｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできた第１ｎ^-型炭化珪素エピタキシャル層２を成長させる。

次に、炭化珪素半導体基板３４の表面に選択的に不純物イオンを注入する。これにより、炭化珪素半導体基板３４内に不純物領域（例えば、ｐ型ベース層３、第１ｐ⁺型領域４、第２ｐ⁺型領域５、第２ｎ^-型炭化珪素層６、ｎ⁺型ソース領域７、ｐ⁺⁺型コンタクト領域８等）を形成する。これらの不純物領域は以下のように形成される。

まず、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、イオン注入法によってｐ型の不純物、例えばアルミニウム原子をイオン注入することで、第１ｎ^-型炭化珪素エピタキシャル層２内に厚さ０．６μｍ程度の第１ｐ⁺型領域４、第２ｐ⁺型領域５を例えば１～５×１０¹⁸／ｃｍ³の不純物濃度で形成する。

次に、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、イオン注入法によって窒素等のｎ型の不純物をドーピングした厚さ０．７μｍ程度の第２ｎ^-型炭化珪素層６を、例えば１～３×１０¹⁷／ｃｍ³の不純物濃度で形成する。第２ｎ^-型炭化珪素層６は、第１ｎ^-型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長で形成してもよい。

次に、ｎ^-型炭化珪素エピタキシャル層２の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、イオン注入法によって、厚さ０．５μｍ程度のｐ型ベース層３を例えば１～５×１０¹⁷／ｃｍ³の不純物濃度で形成する（第２工程）。ｐ型ベース層３は、第２ｎ^-型炭化珪素層６の表面上に、エピタキシャル成長で形成してもよい。

次に、ｐ型ベース層３の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないレジストマスクを形成する。そして、イオン注入法によって、厚さ０．５μｍ程度のｎ⁺型ソース層７を例えば１～３×１０¹⁹／ｃｍ³の不純物濃度で形成する（第３工程）。

次に、所定の開口部を有するイオン注入用マスクを形成し、ｎ⁺型ソース層７の一部、ｐ型ベース層３の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺⁺型コンタクト領域８を例えば１～３×１０²⁰／ｃｍ³の不純物濃度で形成する。

次に、１７５０℃程度の不活性ガス雰囲気で熱処理を行い、イオン注入で形成した不純物領域の活性化処理を実施する。なお、１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

次に、ｎ⁺型ソース領域７の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。ドライエッチングによってｎ⁺型ソース領域７およびｐ型ベース層３を貫通し、第２ｐ⁺型領域５に達するトレンチ１８を形成する（第４工程）。次に、トレンチ形成用マスクを除去する。

トレンチ１８を形成した後、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための犠牲酸化を行ってもよい。等方性エッチングと犠牲酸化はどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に犠牲酸化を行ってもよい。これにより、炭化珪素のきれいな表面を出すことができ、角を丸めることにより、トレンチ１８の底部や開口部での電界集中を抑えることができる。

次に、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８の表面と、トレンチ１８の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素を含むガス雰囲気中において１３００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１８内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１８内部に残すことによって、ゲート電極１０を形成する（第５工程）。

次に、ゲート電極１０の表面に絶縁膜を形成する。例えば１０００℃の酸素雰囲気でアニールし熱酸化膜を形成する。次に、表面を保護膜で保護する、例えばフォト用のレジストにて形成する。次に、裏面に形成された絶縁膜、ゲート電極、ゲート絶縁膜をドライエッチングにて全て除去する。次に、灰化剥離工程にて表面に形成した保護膜を除去する。

次に、ゲート絶縁膜９およびゲート電極１０を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１およびゲート絶縁膜１０をフォトリソグラフィによりパターニングしｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８を露出させたコンタクトホールを開口する（ステップＳ１）。次に、上記コンタクトホール内および層間絶縁膜１１上にオーミック電極１３となる導電性の膜、例えばニッケルを例えばスパッタ法により成膜する（ステップＳ２：第７工程）。次に１０００℃程度の熱処理を行って導電性の膜と炭化珪素を選択的に反応させた後、未反応部分の導電性の膜を選択的に除去してコンタクトホール内にのみオーミック電極１３を残し、ｎ⁺型ソース領域７およびｐ⁺⁺型コンタクト領域８とオーミック電極１３とを接触させる。

次に、オーミック電極１３および層間絶縁膜１１の表面に一様に第１ＴｉＮ膜２３をスパッタリング法で成膜する（ステップＳ３：第８工程）。ステップＳ３において、成膜時の基板温度を２００～４００℃と高温にすることで、第１ＴｉＮ膜２３の緻密性を向上させることができる。この場合、後述するステップＳ４のアニール処理を省略できる。ステップＳ３で成膜時に基板温度を上げる代わりに、第１ＴｉＮ膜２３をアニール（熱処理）することで、第１ＴｉＮ膜２３の緻密性を改善してもよい。この時平均粒径が大きくなることが分かっている（ステップＳ４：第９工程）。アニール温度は、４００℃以上８００℃以下が好ましい。４００℃未満では成膜時の温度以下であるため緻密性の改善効果が見込めない。８００℃より高いとＴｉＮの表面凹凸が大きくなりすぎるためである。ここまでの状態が、図１０に記載される。このように第１ＴｉＮ膜２３の平均粒径を大きくすることで、オーミック電極１３に含まれるニッケルが、ソース電極パッド１５側に移動することを効率的に防ぐことができる。ここで、ステップＳ３やＳ４の後、大気中など酸素雰囲気にさらして、粒界に酸素を吸着させてもよい。これにより、さらに効率的にニッケルの移動を防ぐことができる。

次に、第１ＴｉＮ膜２３の表面にＴｉ膜２４をスパッタリング法で成膜する（ステップＳ５：第１０工程）。次に、Ｔｉ膜２４の表面に第２ＴｉＮ膜２５をスパッタリング法で成膜する（ステップＳ６：第１１工程）。これにより、第１ＴｉＮ膜２３、Ｔｉ膜２４および第２ＴｉＮ膜２５から構成されるバリアメタル２０が形成される。ここまでの状態が、図１１に記載される。また、この後、第１ＴｉＮ膜２５の表面に第２Ｔｉ膜２６をスパッタリング法で成膜してもよい。なおステップＳ５，６では、成膜時の基板温度を２００℃以下とすることで、第２ＴｉＮ膜２５のＴｉＮの平均粒径を小さくしている。このように第２ＴｉＮ膜２５のＴｉＮの平均粒径を小さくすることで、ソース電極パッド１５側から水素イオンが侵入することを効率的に防ぐことができる。

次に、例えばスパッタ法によって、バリアメタル２０上に、ソース電極パッド１５となるＡｌ金属膜を例えばスパッタリング法により成膜する。金属膜は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ－Ｓｉ）で形成してもよい。次に、金属膜を選択的に除去し、ソース電極パッド１５を形成する（ステップＳ７：第１２工程）。また、ソース電極パッド１５形成以降には、第１ＴｉＮ膜２３、Ｔｉ膜２４、第２ＴｉＮ膜２５で構成されるバリアメタル２０のＴｉ膜２４を窒化させないため、４５０℃以上のアニール処理を実施しない。

次に、ｎ⁺型出発基板１のおもて面を保護膜（不図示）で覆って保護した後、ｎ⁺型出発基板１を裏面側から研磨することで、ｎ⁺型出発基板１を薄化して製品厚さとしてもよい。

次に、ｎ⁺型出発基板１の第２主面上に、ドレイン電極（不図示）となる導電性の膜、例えばモリブデン膜とニッケル膜を、例えばスパッタ法により続けて成膜する。その後、例えばレーザーアニールなどの熱処理を行って、ｎ⁺型出発基板１と導電性の膜を反応させてオーミック接合を形成することで、ドレイン電極を形成する。

次に、ドレイン電極の表面に、ドレイン電極パッド１４として例えばチタン、ニッケルおよび金をこの順に成膜する（第１３工程）。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

以上、説明したように、実施の形態によれば、バリアメタルは、オーミック電極上および層間絶縁膜上でも同じ構成となり、Ｔｉ膜を第１ＴｉＮ膜と第２ＴｉＮ膜で挟み込み、Ｔｉ膜を純Ｔｉで構成している。これにより、ゲート界面とソース電極パッドとの間の純Ｔｉによる水素貯蔵性によりソース電極パッドおよびその上層部に含まれる水素がゲート界面に到達することを防止でき、しきい値変動を抑制できる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。各実施の形態では、トレンチ型ＭＯＳＦＥＴを例に説明しているが、プレーナ型ＭＯＳＦＥＴにも適用可能であり、さらに、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やダイオードなど、様々な半導体装置にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１ ｎ⁺型出発基板
２ 第１ｎ^-型炭化珪素エピタキシャル層
３ ｐ型ベース層
４ 第１ｐ⁺型領域
５ 第２ｐ⁺型領域
６ 第２ｎ^-型炭化珪素層
７ ｎ⁺型ソース領域
８ ｐ⁺⁺型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１３ オーミック電極（ソース電極）
１４ ドレイン電極パッド
１５ ソース電極パッド
１６ ｎ⁺型バッファ層
１８ トレンチ
２０ バリアメタル
２３ 第１ＴｉＮ膜
２４ Ｔｉ膜
２５ 第２ＴｉＮ膜
２６ 第２Ｔｉ膜
３４ 炭化珪素基板半導体基板
５０ トレンチ型ＭＯＳＦＥＴ

Claims (12)

1. 第１導電型の出発基板のおもて面側に設けられた、前記出発基板より低不純物濃度の第１導電型の第１半導体層と、
   前記第１半導体層の、前記出発基板側に対して反対側の表面層に設けられた第２導電型の第２半導体層と、
   前記第２半導体層の、前記出発基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
   前記第１半導体領域および前記第２半導体層の表面にゲート絶縁膜を介して設けられたゲート電極と、
   前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜と、
   前記第２半導体層および前記第１半導体領域の表面に設けられたオーミック電極と、
   前記オーミック電極および前記層間絶縁膜の表面に設けられたバリアメタルと、
   前記バリアメタルの表面に設けられた表面電極と、
   前記出発基板の裏面に設けられた裏面電極と、
   を備え、
   前記バリアメタルは、前記オーミック電極および前記層間絶縁膜の表面で、第１ＴｉＮ膜、Ｔｉ膜、第２ＴｉＮ膜の３層構造であり、
   前記第１ＴｉＮ膜のＴｉＮの結晶粒径は、前記第２ＴｉＮ膜のＴｉＮの結晶粒径よりも大きいことを特徴とする炭化珪素半導体装置。
2. 前記第１ＴｉＮ膜は、ＴｉＮ（２００）の配向性を有し、
   前記第２ＴｉＮ膜は、ＴｉＮ（２００）の配向性を有しないことを特徴とする請求項１に記載の炭化珪素半導体装置。
3. 前記Ｔｉ膜の膜厚は、２０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。
4. 前記オーミック電極は、ＮｉＳｉで構成され、
   前記第１ＴｉＮ膜は、前記ＮｉＳｉと接することを特徴とする請求項１に記載の炭化珪素半導体装置。
5. 前記第２ＴｉＮ膜と前記表面電極との間に、第２Ｔｉ膜を備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
6. 前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチをさらに含み、
   前記ゲート絶縁膜および前記ゲート電極は、前記トレンチの内部に設けられることを特徴とする請求項１に記載の炭化珪素半導体装置。
7. 第１導電型の出発基板のおもて面側に、前記出発基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
   前記第１半導体層の、前記出発基板側に対して反対側の表面層に第２導電型の第２半導体層を形成する第２工程と、
   前記第２半導体層の、前記出発基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
   前記第１半導体領域および前記第２半導体層の表面にゲート絶縁膜を介してゲート電極を形成する第５工程と、
   前記ゲート絶縁膜および前記ゲート電極を覆う層間絶縁膜を形成する第６工程と、
   前記第２半導体層および前記第１半導体領域の表面にオーミック電極を形成する第７工程と、
   前記オーミック電極および前記層間絶縁膜の表面に一様に第１ＴｉＮ膜を成膜する第８工程と、
   前記第１ＴｉＮ膜上にＴｉ膜を形成する第１０工程と、
   前記Ｔｉ膜上に第２ＴｉＮ膜を形成し、前記第１ＴｉＮ膜、前記Ｔｉ膜、前記第２ＴｉＮ膜の３層構造のバリアメタルを形成する第１１工程と、
   前記バリアメタルの表面に表面電極を形成する第１２工程と、
   前記出発基板の裏面に裏面電極を形成する第１３工程と、
   を含み、
   前記第１ＴｉＮ膜のＴｉＮの結晶粒径は、前記第２ＴｉＮ膜のＴｉＮの結晶粒径よりも大きいことを特徴とする炭化珪素半導体装置の製造方法。
8. 前記第８工程における前記第１ＴｉＮ膜の成膜温度は、前記第１１工程における前記第２ＴｉＮ膜の成膜温度よりも高温であることを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
9. 前記第８工程の後、前記第１０工程の前に、前記第１ＴｉＮ膜の熱処理をする第９工程をさらに含むことを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
10. 前記熱処理は、４００℃以上８００℃以下で行うことを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
11. 前記第１２工程以降に、４５０℃以上の熱処理を行わないことを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。
12. 前記第１半導体領域および前記第２半導体層を貫通して前記第１半導体層に達するトレンチを形成する第４工程をさらに含み、
    前記第５工程では、前記ゲート絶縁膜および前記ゲート電極は前記トレンチの内部に形成することを特徴とする請求項７に記載の炭化珪素半導体装置の製造方法。

Images