WO2020017259A1 - 表示装置 - Google Patents

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WO2020017259A1
WO2020017259A1 PCT/JP2019/025234 JP2019025234W WO2020017259A1 WO 2020017259 A1 WO2020017259 A1 WO 2020017259A1 JP 2019025234 W JP2019025234 W JP 2019025234W WO 2020017259 A1 WO2020017259 A1 WO 2020017259A1
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WO
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circuit
sub
memory
pixel
display device
Prior art date
Application number
PCT/JP2019/025234
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English (en)
French (fr)
Inventor
石井　達也
裕 小澤
Original Assignee
株式会社ジャパンディスプレイ
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals

Definitions

  • the present invention relates to a display device.
  • the object of the present invention is to provide a display device that can further suppress an increase in wiring length due to an increase in the display area.
  • a display device of one embodiment of the present invention includes an electrode layer in which a plurality of reflective electrodes are arranged, and a circuit layer provided below the electrode layer, and the circuit layer is provided corresponding to each reflective electrode.
  • the signal output circuits are provided for each group, and the interface circuits are shared by the adjacent groups.
  • FIG. 1 is a schematic diagram illustrating a main configuration example provided in the display device of the embodiment.
  • FIG. 2 is a schematic diagram showing a schematic laminated structure of the display device.
  • FIG. 3 is a schematic diagram showing a schematic laminated structure of the display device.
  • FIG. 4 is a schematic diagram illustrating an example of a wiring connecting a reflective electrode and a sub-pixel circuit.
  • FIG. 5 is a schematic diagram illustrating an example of the arrangement of the reflective electrodes.
  • FIG. 6 is a schematic diagram illustrating an example of the positional relationship between the reflective electrode, the connection line, and the sub-pixel circuit near the vertex of the display device.
  • FIG. 7 is a diagram showing an example of the arrangement of circuits provided in the same layer as the circuit section near the top of the same display device as in FIG.
  • FIG. 8 is a sectional view of the display device of the embodiment.
  • FIG. 9 is a schematic explanatory diagram showing a configuration related to sub-pixels included in one sub-pixel array and gradation control of the sub-pixels.
  • FIG. 10 is a diagram illustrating an arrangement of sub-pixels in a pixel of the display device according to the embodiment.
  • FIG. 11 is a diagram illustrating a circuit configuration of the display device of the embodiment.
  • FIG. 12 is a diagram illustrating a circuit configuration of a sub-pixel of the display device of the embodiment.
  • FIG. 13 is a diagram illustrating a circuit configuration of a memory of a sub-pixel of the display device of the embodiment.
  • FIG. 14 is a diagram illustrating a circuit configuration of an inversion switch of a sub-pixel of the display device of the embodiment.
  • FIG. 15 is a timing chart showing the operation timing of the display device of the embodiment.
  • FIG. 16 is a schematic diagram illustrating an example of a circuit configuration included in the display device according to the first modification.
  • FIG. 17 is a schematic diagram illustrating an example of a circuit configuration of Modification Example 2.
  • FIG. 18 is a diagram illustrating an application example of the embodiment and the like.
  • FIG. 19 is a sectional view taken along line VV of FIG.
  • FIG. 1 is a schematic diagram illustrating an example of a main configuration of a display device 1 according to an embodiment.
  • the display device 1 includes an interface circuit 4, a source line drive circuit 5, a common electrode drive circuit 6, an inversion drive circuit 7, a memory selection circuit 8, a gate line drive circuit 9, a gate line selection circuit 10, a static protection circuit 20, It includes a power protection circuit 40, a clock buffer 80, a sub-pixel array 90, a flexible printed circuit board FPC, and the like.
  • one common electrode drive circuit 6 is provided, and a plurality of other configurations are provided.
  • two directions along a plane on which the sub-pixels SPix (see FIG. 9) provided in the sub-pixel array 90 are arranged are defined as an X direction and a Y direction, and a direction orthogonal to the X direction and the Y direction is defined as a Z direction. I do.
  • the X direction and the Y direction are orthogonal.
  • the sub-pixel array 90 includes sub-pixel circuits 70 corresponding to the number of sub-pixels SPix and the reflective electrode 15 (see FIG. 5 and the like).
  • the sub-pixel circuits 70 and the reflective electrodes 15 are arranged in a matrix along the X and Y directions.
  • Each sub-pixel array 90 forms a group with the individual source line driving circuit 5, memory selecting circuit 8, gate line driving circuit 9, and gate line selecting circuit 10. That is, in the display device 1 shown in FIG. 1, six source line driving circuits 5, memory selection circuits 8, gate line driving circuits 9, and six gate line selection circuits 10 are provided.
  • a lower case alphabet (a , B, c, d, e, f) are appended to the end of the reference numerals.
  • the source line driving circuit 5a, the memory selection circuit 8a, the gate line driving circuit 9a, the gate line selection circuit 10a, and the sub-pixel array 90a form one group.
  • the source line driving circuit 5, the memory selecting circuit 8, the gate line driving circuit 9, the gate line selecting circuit 10, and the sub-pixel array 90 which are suffixed with other lowercase alphabets (b, c, d, e, f).
  • the sub-pixel array 90 is divided into a plurality of groups. Each group is provided with a source line driving circuit 5, a memory selection circuit 8, a gate line driving circuit 9, and a gate line selection circuit 10.
  • the X direction ⁇ Y direction 1 ⁇ 3, that is, a total of three interface circuits 4, an inversion drive circuit 7, an electrostatic protection circuit 20, an electrostatic protection circuit 40, a clock buffer 80, and a flexible printed circuit board FPC.
  • the illustrated display device 1 is illustrated.
  • the two sub-pixel arrays 90 provided in the Y direction share the interface circuit 4, the inversion drive circuit 7, the electrostatic protection circuit 20, the electrostatic protection circuit 40, the clock buffer 80, and the flexible printed circuit board FPC.
  • upper case alphabets (A, B, C) are used to distinguish the positions of the three interface circuits 4, the inversion drive circuit 7, the electrostatic protection circuit 20, the electrostatic protection circuit 40, and the clock buffer 80. Is appended to the end of the code.
  • the sharing relationship is shown as ( ⁇ : ⁇ , ⁇ ), where ⁇ is an uppercase alphabet assigned to a shared configuration, and ⁇ and ⁇ are lowercase alphabets assigned to two configurations sharing one configuration.
  • (A: a, b), (B: c, d), (C: e, f) hold.
  • the sub-pixel array 90a and the sub-pixel array 90b share the interface circuit 4A, the inversion drive circuit 7A, the electrostatic protection circuit 20A, the electrostatic protection circuit 40A, the clock buffer 80A, and the flexible printed circuit board FPCA.
  • Signals (command data CMD, image data ID) related to gradation control of the sub-pixel SPix are input from the flexible printed circuit board FPC and transmitted to the interface circuit 4 via the electrostatic protection circuit 20.
  • the electrostatic protection circuit 20 functions as an input buffer.
  • the interface circuit 4 outputs various signals for operating the source line driving circuit 5, the inversion driving circuit 7, the memory selection circuit 8, the gate line driving circuit 9, and the gate line selection circuit 10 based on the input signals. .
  • the source line drive circuit 5, the inversion drive circuit 7, the memory selection circuit 8, the gate line drive circuit 9, and the gate line selection circuit 10 operate according to the signal from the interface circuit 4, and control the gradation of the sub-pixel array 90. Do.
  • the reference clock signal CLK is input from the flexible printed circuit board FPC and transmitted to the clock buffer 80 via the electrostatic protection circuit 40.
  • the electrostatic protection circuit 40 functions as an input buffer.
  • the clock buffer 80 buffers the reference clock signal CLK and outputs it to the inversion drive circuit 7 and the memory selection circuit 8.
  • the inversion drive circuit 7 and the memory selection circuit 8 are synchronously controlled based on the reference clock signal CLK output from the clock buffer 80.
  • the two sub-pixel arrays 90 provided in the Y direction in FIG. 1 share the interface circuit 4 and the inversion drive circuit 7. That is, signals (command data CMD, image data ID) relating to gradation control of the sub-pixels SPix provided in the two sub-pixel arrays 90 are input to the interface circuit 4, and are individually connected to each of the two sub-pixel arrays 90. The signals are individually output to the source line driving circuit 5, the memory selecting circuit 8, the gate line driving circuit 9, and the gate line selecting circuit 10 forming a group.
  • the two sub-pixel arrays 90 share the clock buffer 80. That is, the memory selection circuits 8 individually forming a group with each of the two sub-pixel arrays 90 operate synchronously based on the reference clock signal CLK output from one shared clock buffer 80.
  • the two sub-pixel arrays 90 share the inversion drive circuit 7. That is, the inversion drive cycle of the sub-pixel SPix by the inversion drive circuit 7 is also synchronized based on the reference clock signal CLK output from one shared clock buffer 80.
  • the display device 1 has a configuration (wiring, switch, and the like) for electrical connection to realize a signal flow indicated by an arrow in FIG.
  • connection in the following description refers to “electrical connection” via a wiring, a switch, and the like, unless otherwise specified.
  • the source line drive circuit 5 and the gate line selection circuit 10 are arranged so as to be adjacent to one side of a rectangular region in which the sub-pixel circuits 70 of the sub-pixel array 90 included in the same group are arranged.
  • the source line driving circuit 5 is provided so that the longitudinal direction is along one direction (for example, the X direction) in which the sub-pixel circuits 70 are arranged.
  • the gate line selection circuit 10 is provided so that the longitudinal direction is along the other direction (for example, the Y direction) in which the sub-pixel circuits 70 are arranged.
  • the memory selection circuit 8 and the gate line drive circuit 9 are provided in parallel with the gate line selection circuits 10 of the same group.
  • the memory selection circuit 8 is provided for each group, and is disposed at least partially between a memory group of the same group and a memory group of a group adjacent to the group.
  • the memory selection circuit 8c is disposed between the sub-pixel circuits 70 of the sub-pixel array 90c included in the same group and the sub-pixel circuits 70 of the sub-pixel array 90a.
  • the memory selection circuit 8d is arranged between the sub-pixel circuits 70 of the sub-pixel array 90d included in the same group and the sub-pixel circuits 70 of the sub-pixel array 90b.
  • the inversion drive circuit 7A and the clock buffer 80A are a circuit group including the memory selection circuit 8, the gate line drive circuit 9, and the gate line selection circuit 10 which are respectively owned by two groups sharing the inversion drive circuit 7A and the clock buffer 80A. (For example, between a region where the memory selection circuit 8a, the gate line driving circuit 9a and the gate line selection circuit 10a are arranged, and a region where the memory selection circuit 8b, the gate line driving circuit 9b and the gate line selection circuit 10b are arranged). To position. The same applies to other sharing relationships, which can be replaced by replacing the end of the code.
  • the difference between the memory selection circuit 8 and the clock buffer 80 of the two groups that share the clock buffer 80 is that the difference between the groups is that the difference between the synchronization control based on the reference clock signal CLK and the display control timing of the sub-pixel array 90. It is difficult to visually recognize as a deviation, and a certain difference (ideally, 0) is provided.
  • the clock buffer 80 converts the reference clock signal CLK input from the flexible printed circuit board FPC and passed through the electrostatic protection circuit 40 into a position and a wiring that can be used for synchronous control of the two groups of memory selection circuits 8. Buffer and relay the reference clock signal CLK.
  • the interface circuit 4 is located between two sub-pixel arrays 90 sharing the interface circuit 4.
  • the interface circuit 4 is provided, for example, between two source line drive circuits 5 included in a group of two sub-pixel arrays 90 sharing the interface circuit 4.
  • the interface circuit 4A is provided so as to be located between the source line driving circuit 5a and the source line driving circuit 5b.
  • These configurations in the circuit layer 17L include the sub-pixel array 90a, the source line driving circuit 5a, the interface circuit 4A, the source line driving circuit 5b, and the sub-pixel array 90b along the Y direction from the opposite side of the flexible printed circuit board FPCA. Are arranged in this order.
  • the positions of the electrostatic protection circuits 20A and 40D in the Y direction are between the sub-pixel array 90b and the flexible printed circuit board FPCA.
  • the sub-pixel array 90 includes a plurality of sub-pixels SPix arranged in the X direction ⁇ Y direction. Each sub-pixel SPix includes a reflective electrode 15 and a sub-pixel circuit 70.
  • the sub-pixel circuit 70 includes an interface circuit 4, a source line drive circuit 5, a common electrode drive circuit 6, an inversion drive circuit 7, a memory selection circuit 8, a gate line drive circuit 9, a gate line selection circuit 10, an electrostatic protection circuit 20, It is provided on the same layer as the circuits such as the electrostatic protection circuit 40 and the clock buffer 80.
  • the reflective electrode 15 is provided on a different layer from those circuits.
  • FIGS. 2 and 3 are schematic diagrams illustrating a schematic stacked structure of the display device 1.
  • the display device 1 has a first panel 2 and a second panel 3.
  • the first panel 2 and the second panel 3 are arranged to face each other.
  • a liquid crystal layer 30 is provided between the first panel 2 and the second panel 3.
  • the liquid crystal layer 30 is sealed by a seal member SM.
  • the flexible printed circuit board FPC is provided on one end side of the first panel 2 via FOG (Film On Glass). Further, the first panel 2 is provided with an insulating layer 12 and an alignment film 18 stacked on the insulating layer 12.
  • the sub-pixel circuit 70 is provided below the insulating layer 12.
  • the reflective electrode 15 is provided above the insulating layer 12 and below the alignment film 18.
  • the display device 1 is a display device in which a plurality of sub-pixels SPix having a reflective electrode 15 that reflects light on one surface (display surface 1a) side displaying an image are arranged.
  • FIG. 4 is a schematic diagram illustrating an example of a wiring connecting the reflective electrode 15 and the sub-pixel circuit 70.
  • Each reflective electrode 15 is connected to a different sub-pixel circuit 70 via the laminated wiring 16.
  • the three reflective electrodes 15, the laminated wiring 16, and the sub-pixel circuit 70 are denoted by subscripts.
  • the reflective electrode 15 1 is connected via the laminated wiring 16 1 and the sub-pixel circuit 70 1. The same applies to the connection between the reflective electrode 15 and the sub-pixel circuit 70 by another laminated wiring 16 (replacement by subscript replacement).
  • Reflective electrodes 15 1 - laminated wiring 16 1 - a connection path of the sub-pixel circuit 70 1, the reflective electrode 15 2 - laminated wiring 16 2 - and connection path of the sub-pixel circuit 70 2, the reflective electrode 15 3 - laminated wiring 16 3 - connection path of the sub-pixel circuit 70 3 are each independent and these connection path is disconnected.
  • the stacked wirings 16 are provided so as not to be in contact with each other when viewed in a plan view.
  • the connection paths between the three reflective electrodes 15, the laminated wiring 16, and the sub-pixel circuit 70 which are denoted by subscripts, are illustrated. Is the same, and the connection paths are not connected.
  • the positions of the reflective electrode 15, the laminated wiring 16, and the sub-pixel circuit 70 are shifted for the purpose of clarifying the connection relationship between the reflective electrode 15, the laminated wiring 16, and the sub-pixel circuit 70.
  • 3 and 4 show an example in which the multilayer wiring 16 is formed using a plurality of wiring layers including the contact hole CH, but the multilayer wiring 16 uses a single wiring layer. May be formed. Further, in order to prevent a short circuit between the stacked wirings 16, it is also possible to adopt a configuration in which the insulating layers are formed in a plurality of layers, the stacked wirings 16 are provided between the respective layers, and connected by contact portions.
  • FIG. 5 is a schematic diagram showing an example of the arrangement of the reflection electrodes 15.
  • a plurality of reflective electrodes 15 are arranged on the electrode layer 15L. Specifically, as shown in FIG. 3, the reflective electrode 15 is stacked closer to the display surface 1a than circuits such as the interface circuit 4, the source line driving circuit 5, the electrostatic protection circuit 20, and the sub-pixel circuit 70. .
  • the plurality of reflective electrodes 15 are included in any of a plurality of groups (for example, the sub-pixel arrays 90a to 90f) depending on the arrangement. When viewed from the display surface 1a side, as shown in FIG.
  • the circuit layer 17L provided with circuits such as the interface circuit 4, the source line driving circuit 5, the electrostatic protection circuit 20, and the sub-pixel circuit 70 includes: It is covered with an electrode layer 15L provided with a plurality of reflective electrodes 15 arranged along the XY plane. That is, in the display device 1 of the embodiment, a frame region for providing a circuit is not required in the display region where the reflective electrode 15 is provided. Therefore, an image can be displayed over a wider range of the display surface 1a.
  • the reflective electrode 15 and the sub-pixel circuit 70 connected via the stacked wiring 16 may be located at positions overlapping in the Z direction or may be located at positions not overlapping in the Z direction.
  • the reflective electrode 15 1 and the sub-pixel circuit 70 1 a positional relationship of position in the Y direction is deviated not to overlap in the Z direction.
  • FIG. 4 shows an example in which the positional relationship in the X direction matches, but the positional relationship between the reflective electrode 15 and the sub-pixel circuit 70 in the X direction can be changed as appropriate.
  • FIG. 6 is a schematic diagram showing an example of the positional relationship between the reflective electrode 15, the laminated wiring 16, and the sub-pixel circuit 70 near the apex of the display device 1.
  • the relationship between the X direction ⁇ Y direction 6 ⁇ 7 reflective electrodes 15 and the wiring layer 160 including the 42 stacked wirings 16 that individually connect the sub-pixel circuits
  • the reflective electrode 15 and the sub-pixel circuit 70 connected via the laminated wiring 16 are displaced in the X direction and the Y direction and have a positional relationship such that they do not overlap in the Z direction. Good.
  • the reflective electrode 15 can be provided without being limited by the arrangement of the sub-pixel circuit 70.
  • FIG. 7 is a diagram showing an example of the arrangement of circuits provided on the same layer as the circuit section 170 near the vertex of the same display device 1 as in FIG.
  • the common electrode drive circuit 6 is arranged, for example, near the vertex of the display device 1.
  • the electrostatic protection circuit 20 ⁇ / b> A is arranged adjacent to the circuit section 170 in the Y direction.
  • the gate line selection circuit 10b is arranged adjacent to the circuit section 170 in the X direction.
  • a gate line driving circuit 9b and a memory selection circuit 8b are arranged so as to be arranged in the X direction with the gate line selection circuit 10b.
  • an electrostatic protection circuit 40A is arranged so as to be located between the common electrode drive circuit 6 and the electrostatic protection circuit 20A.
  • the common electrode drive circuit 6 and the electrostatic protection circuit 40A, and a part of the memory selection circuit 8b, the gate line drive circuit 9b, the gate line selection circuit 10b, and the electrostatic protection circuit 20A are arranged at positions overlapping the electrode unit 150. .
  • the memory selection circuit 8, the gate line drive circuit 9, the gate line selection circuit 10, the electrostatic protection circuit 20, the electrostatic protection circuit 40, and the like having different reference numerals (lowercase alphabet or uppercase alphabet) are also It is disposed on the back side of the reflective electrode 15 with respect to the display surface 1a, and in the same layer as the sub-pixel circuit 70.
  • the inversion drive circuit 7 and the clock buffer 80 are also arranged on the back side of the reflective electrode 15 with respect to the display surface 1 a and on the same layer as the sub-pixel circuit 70. .
  • One reflective electrode 15 is, for example, a rectangular reflective electrode of 1 [mm] square, but this is an example of the dimensions of the reflective electrode 15 and is not limited thereto, and can be changed as appropriate.
  • FIG. 8 is a cross-sectional view of the display device of the embodiment.
  • Light incident from the outside on the display surface 1a side is reflected by the reflective electrode 15 of the first panel 2 and exits from the display surface 1a.
  • the display device 1 of the embodiment is a reflection type liquid crystal display device that displays an image on the display surface 1a using the reflected light.
  • the first panel 2 includes an insulating layer 12, a reflective electrode 15, an alignment film 18, and the like stacked on the circuit layer 17L of the first substrate 11 (on the display surface 1a side).
  • the insulating layer 12 is provided on the first substrate 11 and planarizes the entire surface of circuit elements and various wirings included in the circuit layer 17L.
  • a plurality of reflective electrodes 15 are provided on the insulating layer 12.
  • the alignment film 18 is provided between the reflective electrode 15 and the liquid crystal layer 30.
  • the reflective electrode 15 and the laminated wiring 16 are formed of a metal exemplified by aluminum (Al) or silver (Ag). Further, the reflective electrode 15 may have a configuration in which these metal materials and a light-transmitting conductive material exemplified by ITO (Indium Tin Oxide) are stacked.
  • the reflective electrode 15 is made of a material having a good reflectance, and functions as a reflective plate that diffusely reflects light incident from the outside.
  • the light reflected by the reflective electrode 15 is scattered by diffuse reflection, but travels in a uniform direction toward the display surface 1a.
  • the voltage level applied to the reflective electrode 15 changes, the light transmission state of the liquid crystal layer 30 on the reflection electrode, that is, the light transmission state of each sub-pixel changes. That is, the reflective electrode 15 also has a function as a sub-pixel electrode.
  • the second panel 3 includes a second substrate 21, a color filter 22, a common electrode 23, an alignment film 28, a quarter-wave plate 24, a half-wave plate 25, and a polarizing plate 26.
  • a color filter 22 and a common electrode 23 are provided in this order on a surface facing the first panel 2 of both surfaces of the second substrate 21.
  • An alignment film 28 is provided between the common electrode 23 and the liquid crystal layer 30.
  • a ⁇ wavelength plate 24, a ⁇ wavelength plate 25, and a polarizing plate 26 are stacked in this order on the surface of the second substrate 21 on the display surface 1a side.
  • the common electrode 23 is formed of a light-transmitting conductive material exemplified by ITO.
  • the common electrode 23 is arranged to face the plurality of reflective electrodes 15 and supplies a common potential to each sub-pixel SPix.
  • the color filter 22 has, for example, three color filters of R (red), G (green), and B (blue), but the present disclosure is not limited thereto, and can be appropriately changed.
  • the liquid crystal layer 30 includes, for example, a nematic liquid crystal.
  • the alignment state of the liquid crystal molecules changes by changing the voltage level between the common electrode 23 and the reflective electrode 15. As a result, light transmitted through the liquid crystal layer 30 is modulated for each sub-pixel SPix.
  • External light or the like becomes incident light that enters from the display surface 1a side of the display device 1, passes through the second panel 3 and the liquid crystal layer 30, and reaches the reflective electrode 15. Then, the incident light is reflected by the reflection electrode 15 of each sub-pixel SPix. The reflected light is modulated for each sub-pixel SPix and emitted from the display surface 1a. As a result, an image is displayed.
  • the first substrate 11 and the second substrate 21 are, for example, glass substrates or resin substrates, but are not limited thereto, and can be changed as appropriate.
  • FIG. 9 is a schematic explanatory diagram illustrating a sub-pixel SPix included in one sub-pixel array 90 and a configuration related to gradation control of the sub-pixel SPix.
  • one pixel Pix is constituted by a predetermined number of sub-pixels SPix in one sub-pixel array 90.
  • the number of sub-pixels SPix constituting one pixel Pix is R (red), G (green), and B (blue) arranged in the X direction, but the present disclosure is not limited thereto.
  • the number of sub-pixels SPix constituting one pixel Pix may be four (R) (red), G (green), and B (blue) plus W (white).
  • the number of sub-pixels SPix constituting one pixel Pix may be five or more having different colors, or may be two.
  • Each sub-pixel SPix includes a plurality (n) of memories (see FIG. 10).
  • n may be a natural number of 2 or more.
  • the n memories are provided in the sub-pixel circuit 70.
  • the memory for storing the data for driving the sub-pixel SPix and the source line driving circuit 5 for outputting the data to be written to the memory are provided.
  • the gradation of each sub-pixel SPix is controlled based on the sub-pixel data stored in one selected memory out of the n memories.
  • the interface circuit 4 includes a serial-parallel conversion circuit 4a and a timing controller 4b.
  • the timing controller 4b includes a setting register 4c.
  • Command data CMD and image data ID are serially supplied from an external circuit to the serial-parallel conversion circuit 4a.
  • the interface circuit 4 controls the source line driving circuit 5 based on an external signal.
  • the external circuit is exemplified by a host CPU (Central Processing Unit) or an application processor, but the present disclosure is not limited thereto.
  • the serial-parallel conversion circuit 4a converts the supplied command data CMD into parallel and outputs it to the setting register 4c.
  • the setting register 4c values for controlling the source line driving circuit 5, the inversion driving circuit 7, the memory selection circuit 8, the gate line driving circuit 9, and the gate line selection circuit 10 are set based on the command data CMD.
  • the serial-parallel conversion circuit 4a converts the supplied image data ID into parallel and outputs it to the timing controller 4b.
  • the timing controller 4b outputs the image data ID to the source line driving circuit 5 based on the value set in the setting register 4c.
  • the timing controller 4b controls the inversion drive circuit 7, the memory selection circuit 8, the gate line drive circuit 9, and the gate line selection circuit 10 based on the value set in the setting register 4c.
  • the reference clock signal CLK is supplied to the common electrode drive circuit 6, the inversion drive circuit 7, and the memory selection circuit 8 from an external circuit via the electrostatic protection circuit 40 and the clock buffer 80.
  • the external circuit is exemplified by a clock generator, but the present disclosure is not limited to this.
  • the gate line driving circuit 9 In order to display an image on the display device, it is necessary to store subpixel data in the first to third memories of each subpixel SPix. In order to store the sub-pixel data in each memory, the gate line driving circuit 9 outputs a gate signal for selecting one row of the M ⁇ N pixels Pix under the control of the timing controller 4b. .
  • n gate lines are arranged for one row.
  • the n gate lines are respectively connected from the first memory to the n-th memory of each of the sub-pixels SPix included in one row.
  • (2n) gate lines are arranged per row. Is done.
  • n or (2n) gate lines arranged per one row constitute a gate line group.
  • M groups of gate lines are arranged.
  • the gate line drive circuit 9 sequentially outputs a gate signal for selecting one of the M rows from the M output terminals under the control of the timing controller 4b.
  • the gate line selection circuit 10 selects one of the three gate lines arranged in one row under the control of the timing controller 4b. As a result, the gate signal output from the gate line driving circuit 9 is supplied to a selected one of the three gate lines arranged in one row.
  • the source line drive circuit 5 outputs the sub-pixel data to the memory selected by the gate signal under the control of the timing controller 4b.
  • the sub-pixel data is sequentially stored in the first memory to the third memory of each sub-pixel.
  • the display device 1 scans the pixels Pix of the M rows line-sequentially, so that the sub-pixel data of one frame data is stored in the first memory of each sub-pixel SPix. Then, the display device 1 executes the line-sequential scanning n times to store n frame data from the first memory to the n-th memory of each sub-pixel SPix. By performing such scanning from the first column to the M-th column, sub-pixel data can be stored in the first to n-th memories of each sub-pixel SPix by one line sequential scanning.
  • n memory selection lines are arranged for one row.
  • the n memory selection lines are respectively connected from the first memory to the n-th memory of each of the N ⁇ n sub-pixels SPix included in one row.
  • (2n) memory selection lines are arranged per one row.
  • n or (2n) memory selection lines arranged per one row constitute a memory selection line group.
  • M groups of memory selection lines are arranged.
  • the memory selection circuit 8 simultaneously selects one of the first to n-th memories of each sub-pixel SPix under the control of the timing controller 4b in synchronization with the reference clock signal CLK. For example, the first memories of all the sub-pixels SPix included in one sub-pixel array 90 are selected at the same time. Alternatively, the second memories of all the sub-pixels SPix included in one sub-pixel array 90 are simultaneously selected. As these examples show, the display device 1 switches one of the n patterns of images stored in the n memories by switching the selection from the first memory to the n-th memory of each sub-pixel SPix. Images can be displayed. Thereby, the display device 1 can change the image all at once, and can change the image in a short time.
  • the display device 1 can perform animation display (moving image display) by sequentially switching the selection from the first memory to the n-th memory of each sub-pixel SPix.
  • the memory selection circuit 8 selects one of the memories provided for one sub-pixel SPix to be used for driving the one sub-pixel SPix.
  • FIG. 10 is a diagram illustrating an arrangement of sub-pixels in a pixel of the display device according to the embodiment.
  • the pixel Pix includes an R (red) sub-pixel SPix R , a G (green) sub-pixel SPix G, and a B (blue) sub-pixel SPix B.
  • the sub-pixels SPix R , SPix G and SPix B are arranged in the X direction.
  • Subpixel SPix R includes a memory block 50, the reversing switch 61, the.
  • the memory block 50 includes n memories from the first memory 51 to the n-th memory 5n.
  • the inversion switch 61 and the n memories are arranged, for example, in the Y direction.
  • Each of the n memories is a memory cell storing 1-bit data, but the present disclosure is not limited to this.
  • Each of the n memories may be a memory cell storing data of 2 bits or more.
  • the inversion switch 61 functions as a switch for inversion driving, and is connected between the n memories and the reflection electrode 15.
  • FIG. 11 is a diagram showing a circuit configuration of the display device of the embodiment.
  • FIG. 11 shows 2 ⁇ 2 sub-pixels SPix of each sub-pixel SPix.
  • the sub-pixel SPix includes a liquid crystal LQ, a storage capacitor C, and a reflection electrode 15 in addition to the memory block 50 and the inversion switch 61.
  • the common electrode drive circuit 6 inverts the common potential VCOM common to the sub-pixels SPix in synchronization with the reference clock signal CLK and outputs the inverted common potential VCOM to the common electrode 23.
  • the common electrode drive circuit 6 may output the reference clock signal CLK to the common electrode 23 as it is as the common potential VCOM, or may output the reference clock signal CLK to the common electrode 23 as the common potential VCOM via a buffer circuit that amplifies the current driving capability. Is also good.
  • Gate line driving circuit 9 on the basis of the control signal Sig 4 is supplied from the timing controller 4b, and the gate signal for selecting a row of the M rows are sequentially output from the M output terminals.
  • the gate line drive circuit 9 may be a scanner circuit that sequentially outputs gate signals from M output terminals based on the control signal Sig 4 (scan start signal and clock pulse signal). Alternatively, the gate line drive circuit 9 decodes the control signal Sig 4 encoded, it may be a decoder circuit for outputting a gate signal to the output terminal specified by the control signal Sig 4.
  • the gate line selection circuit 10 corresponding to the pixel Pix of M rows, including M switches SW 4_1, SW 4_2, a .... M switches SW 4_1, SW 4_2, ⁇ it is commonly controlled by the control signal Sig 5 supplied from the timing controller 4b.
  • M groups of gate line groups GL 1 , GL 2 ,... are arranged corresponding to the pixels Pix of M rows.
  • Each of the M groups of gate line groups GL 1 , GL 2 ,... Includes a first gate line GCL 1 connected to the first memory 51 in the row and a second gate line connected to the second memory 52.
  • GCL 2 and a third gate line GCL 3 connected to the third memory 53.
  • Each of the M groups of gate line groups GL 1 , GL 2 ,... Runs along the X direction in the sub-pixel array 90.
  • M switches SW 4_1, SW 4_2, each ... switches the gate lines and the connection target in accordance with the control signal Sig 5.
  • the control signal Sig 5 in the case of a value for selecting the first gate line GCL 1 is connected to the output terminal of the gate line driving circuit 9, a first gate line GCL 1, a.
  • the gate signal is supplied to the first memory 51 of each sub-pixel SPix.
  • M number of switches SW 4_1, SW 4_2, each ... is, the first gate line GCL 1, the second gate line GCL 2 or the third gate line GCL 3 One of them is connected to the output terminal of the gate line driving circuit 9.
  • the gate signal is supplied to a memory connected to the output terminal of the gate line driving circuit 9.
  • N ⁇ 3 source lines SGL 1 , SGL 2 ,... are arranged corresponding to the N ⁇ 3 columns of sub-pixels SPix.
  • Each of the source lines SGL 1 , SGL 2 ,... Extends along the Y direction in the sub-pixel array 90.
  • the source line driving circuit 5 outputs sub-pixel data to the three memories of each sub-pixel SPix selected by the gate signal via source lines SGL 1 , SGL 2 ,.
  • the sub-pixel SPix in the row to which the gate signal has been supplied reads the sub-pixel data supplied to the source line SGL from the first memory 51 to the third memory 53 in accordance with the gate line GCL to which the gate signal has been supplied. It is stored in one of the memories.
  • Memory selection circuit 8 includes a switch SW 2, a latch 71, a switch SW 3, a.
  • Switch SW 2 is controlled by the control signal Sig 2 supplied from the timing controller 4b.
  • the timing controller 4b outputs a control signal Sig 2 for the first value to the switch SW 2.
  • Switch SW 2 is based on the control signal Sig 2 for the first value supplied from the timing controller 4b, turned on.
  • the reference clock signal CLK is supplied to the latch 71.
  • the timing controller 4b outputs a control signal Sig 2 for the second value to the switch SW 2.
  • Switch SW 2 is based on the control signal Sig 2 for the second value supplied from the timing controller 4b, it turned off. As a result, the reference clock signal CLK is not supplied to the latch 71.
  • Latch 71 the switch SW 2 is when the reference clock signal CLK is supplied in the on state, the high level of the reference clock signal CLK 1 cycle retention of the reference clock signal CLK. Latch 71, when the switch SW 2 is the reference clock signal CLK is not supplied in the off state maintains the high level.
  • M groups of memory selection line groups SL 1 , SL 2 ,... are arranged corresponding to M rows of pixels Pix.
  • Each of the M groups of memory selection line groups SL 1 , SL 2 ,... Is connected to a first memory selection line SEL 1 connected to the first memory 51 of the row and a second memory selection line SEL 1 connected to the second memory 52. It includes a memory selection line SEL 2, and the third memory selection line SEL 3 which is connected to the third memory 53, a.
  • Each of the M memory selection line groups SL 1 , SL 2 ,... Runs along the X direction in the sub-pixel array 90.
  • Switch SW 3 is controlled by the control signal Sig 3 supplied from the timing controller 4b.
  • the control signal Sig 3 is a value for selecting the first memory selection line SEL 1
  • the switch SW 3 outputs the output terminal of the latch 71 and the M group of memory selection line groups SL 1 , SL 2 ,. a first memory select line SEL 1 each ..., connecting.
  • the output terminal of the latch 71 is connected to the first memory selection line SEL 1 , the second memory selection line SEL 2, or the third memory selection line SEL 3 according to the control signal Sig 3 .
  • Each of the sub-pixels SPix is provided with a liquid crystal based on sub-pixel data stored in one of the first to third memories 51 to 53 according to the memory selection line SEL to which the memory selection signal is supplied. Modulate layers. Thus, the gradation control of the sub-pixel SPix is performed. As a result, an image (frame) is displayed on the display surface.
  • M display signal lines FRP 1 , FRP 2 ,... are arranged corresponding to the pixels Pix of M rows.
  • Each of the M display signal lines FRP 1 , FRP 2 ,... Extends in the sub-pixel array 90 in the X direction.
  • the display signal line FRP and the second display signal line xFRP are provided for one row.
  • an inverter circuit whose input terminal is electrically connected to the display signal line FRP and whose output terminal is electrically connected to the second display signal line xFRP, an inverted display signal is provided to the second display signal line xFRP. It is possible to supply.
  • a signal in phase with the common potential VCOM is supplied to the display signal line FRP.
  • the potential (xVCOM) having a phase difference of ⁇ from the common potential VCOM is supplied to the second display signal line xFRP.
  • Inversion drive circuit 7 includes a switch SW 1.
  • Switch SW 1 is controlled by a control signal Sig 1 supplied from the timing controller 4b.
  • Switch SW 1 when the control signal Sig 1 is the first value, the reference clock signal CLK the FRP respective display signal lines 1, FRP 2, supplies the .... Switch SW 1, the control signal Sig 1 is in the case of the second value, the reference potential (ground potential) the display signal lines FRP 1 to GND, FRP 2, supplies the ....
  • FIG. 12 is a diagram illustrating a circuit configuration of a sub-pixel of the display device of the embodiment.
  • FIG. 12 shows one sub-pixel SPix.
  • the sub-pixel SPix includes a memory block 50.
  • Memory block 50 includes a first memory 51, a second memory 52, and third memory 53, and the switch gsw 1 to gsw 3, and from the switch Msw 1 to Msw 3, a.
  • the control input of the switch gsw 1 is connected to the first gate line GCL 1.
  • the switch Gsw 1 is turned on when a high-level gate signal is supplied to the first gate line GCL 1 , and connects the source line SGL 1 and the input terminal of the first memory 51.
  • the first memory 51, the sub-pixel data supplied to the source line SGL 1 is stored.
  • the gate line group GL 1 includes a first gate line GCL 1 to the third gate line GCL 2 .
  • An N-channel transistor is exemplified as a switch that operates with a high-level gate signal, but the present disclosure is not limited to this.
  • the control input of the switch Msw 1 is connected to the first memory select line SEL 1.
  • the switch Msw 1 is turned on when a high-level memory selection signal is supplied to the first memory selection line SEL 1 , and connects between the output terminal of the first memory 51 and the input terminal of the inversion switch 61. .
  • the sub-pixel data stored in the first memory 51 is supplied to the inversion switch 61.
  • a switch Msw 1 first memory select line SEL 1 and has been described relationship between the first memory 51, the relationship and the switch Msw 3 the switch Msw 2 and the second memory selection line SEL 2 and the second memory 52 a third memory selection line SEL 3 the same applies to the relationship between the third memory 53.
  • Driving methods such as common inversion, column inversion, line inversion, dot inversion, and frame inversion are known as driving methods for suppressing screen burn-in of a liquid crystal display device.
  • the display device 1 can adopt any of the above-described driving methods.
  • the display device 1 employs a common inversion driving method. Since the display device 1 employs the common inversion driving method, the common electrode driving circuit 6 inverts the potential of the common electrode (common potential) in synchronization with the reference clock signal CLK. The inversion driving circuit 7 inverts the potential of the reflection electrode in synchronization with the reference clock signal CLK under the control of the timing controller 4b. Thereby, the display device 1 can realize the common inversion driving method.
  • the display device 1 is a so-called normally black liquid crystal display device that displays black when no voltage is applied to the liquid crystal and displays white when a voltage is applied to the liquid crystal. In a normally black liquid crystal display device, black is displayed when the potential of the reflective electrode and the common potential are in phase, and white is displayed when the potential of the reflective electrode and the common potential are out of phase.
  • the inversion switch 61 is a sub-pixel output from one of the n memories based on a display signal supplied from the inversion drive circuit 7 and inverted in synchronization with the reference clock signal CLK.
  • the data is inverted at regular intervals and output to the reflective electrode 15.
  • the cycle in which the display signal is inverted is, for example, the same as the cycle in which the potential (common potential) of the common electrode 23 is inverted.
  • a signal having a plurality of types of periods may be generated from the reference clock signal CLK using a frequency dividing circuit or the like, and the period in which the display signal is inverted and the period in which the common potential is inverted may be set to be different periods.
  • FIG. 13 is a diagram showing a circuit configuration of a memory of a sub-pixel of the display device of the embodiment.
  • FIG. 13 is a diagram showing a circuit configuration of the first memory 51. Since the circuit configurations of the second memory 52 and the third memory 53 are the same as the circuit configuration of the first memory 51, illustration and description are omitted.
  • the first memory 51 has an SRAM (Static Random Access Memory) cell structure including an inverter circuit 81 and an inverter circuit 82 connected in parallel to the inverter circuit 81 in the reverse direction.
  • the input terminal of the inverter circuit 81 and the output terminal of the inverter circuit 82 form a node N1
  • the output terminal of the inverter circuit 81 and the input terminal of the inverter circuit 82 form a node N2.
  • the inverter circuits 81 and 82 operate using electric power supplied from the power supply line VDD on the high potential side and the power supply line VSS on the low potential side.
  • the memory block 50, the source line SGL 1, a gate line GCL 1, the selection signal line SEL 1, in addition to the power supply line VDD on the high potential side, and the gate line XGCL 1, the selection signal lines XSEL 1 Are connected to the power supply line VSS on the low potential side.
  • Node N1 is connected to the output terminal of the switch gsw 1.
  • FIG. 13 shows an example in which a switch gsw 1, transfer gate is used.
  • One control input terminal of the switch gsw 1 is connected to the gate line GCL 1.
  • the other control input of the switch gsw 1 is connected to the gate line xGCL 1.
  • the gate line XGCL 1 is a gate signal supplied to the gate line GCL 1 inverted, the inverted gate signal is supplied.
  • gate line group GL 1 further inverting gate signal supply further comprising a fourth gate line XGCL 1 is up to the sixth gate line xGCL 3.
  • a switch operated by the gate signal and the inverted gate signal is exemplified by a transfer gate, but the present disclosure is not limited to this.
  • Input terminal connected to the first gate line GCL 1 the output terminal by providing the inverter circuit connected to the fourth gate line XGCL 1, can supply the inverted gate signal to the fourth gate line XGCL a is there.
  • Input terminal of the switch gsw 1 is connected to a source line SGL 1.
  • Output terminals of the switch gsw 1 is connected to the node N1.
  • the switch Gsw 1 is connected when the gate signal supplied to the gate line GCL 1 is at a high level and the inverted gate signal supplied to the gate line xGCL 1 is at a low level, and the switch Gsw 1 is connected to the source line SGL 1 and the node N 1. Connect between.
  • the sub-pixel data supplied to the source line SGL 1 is stored in the first memory 51.
  • Node N2 is connected to the input terminal of the switch Msw 1.
  • FIG. 13 shows an example in which a switch Msw 1, transfer gate is used.
  • One control input terminal of the switch Msw 1 is connected to the selection signal line SEL 1 .
  • the other control input of the switch Msw 1 is connected to a selection signal line XSEL 1.
  • the selection signal lines XSEL 1 it is inverted potential of the signal supplied to the selection signal line SEL 1 potential is supplied.
  • the input terminal is connected to the first memory select line SEL 1, the output terminal by providing the inverter circuit connected to the fourth memory selection lines XSEL 1, the inverted memory select signal to the fourth memory selection lines XSEL 1 It is possible to supply.
  • Input terminal of the switch Msw 1 is connected to the node N2.
  • Output terminals of the switch Msw 1 is connected to the node N3.
  • the node N3 is an output node of the first memory 51, and is connected to the inversion switch 61.
  • the switch Msw 1 is connected when the potential of the signal supplied to the selection signal line SEL 1 is at a high level and the potential of the signal supplied to the selection signal line xSEL 1 is at a low level.
  • node N2 via the switch Msw 1 and node N3 is connected to an input terminal of the reversing switch 61.
  • the sub-pixel data stored in the first memory 51 is supplied to the inversion switch 61.
  • the switch Gsw 1 and the switch Msw 1 are not connected, the sub-pixel data circulates in a loop including the inverter circuits 81 and 82. Therefore, the first memory 51 continues to hold the sub-pixel data.
  • the first memory 51 may be, for example, a DRAM (Dynamic Random Access Memory).
  • FIG. 14 is a diagram illustrating a circuit configuration of an inversion switch of a sub-pixel of the display device of the embodiment.
  • Inverting switch 61 includes an inverter circuit 91, N-channel transistors 92 and 95, and P-channel transistors 93 and 94.
  • the input terminal of the inverter circuit 91, the gate terminal of the P-channel transistor 94, and the gate terminal of the N-channel transistor 95 are connected to the node N4.
  • the node N4 is an input node of the inversion switch 61, and is connected to the node N3.
  • the sub-pixel data is supplied to the node N4 from the node N3.
  • the inverter circuit 91 operates using power supplied from the high-potential-side power supply line VDD and the low-potential-side power supply line VSS.
  • N-channel transistor 92 is connected to one of the source and drain to the signal line XFRP 1.
  • P-channel transistor 93 is connected to one of the source and drain to the signal line FRP 1.
  • P-channel transistor 94 is connected to one of the source and drain to the signal line XFRP 1.
  • N-channel transistor 95 is connected to one of the source and drain to the signal line FRP 1. The other of the N-channel transistor 92, the P-channel transistor 93, the P-channel transistor 94, and the N-channel transistor 95 is connected to the node N5.
  • the node N5 is an output node of the inversion switch 61, and is connected to the reflection electrode 15.
  • the output signal of the inverter circuit 91 goes to a low level.
  • the N-channel transistor 92 is disconnected and the P-channel transistor 93 is connected.
  • the P-channel transistor 94 When the sub-pixel data supplied from the node N3 is at a high level, the P-channel transistor 94 is in a non-connected state, and the N-channel transistor 95 is in a connected state. Therefore, when the sub-pixel data supplied from the node N3 is at a high level, a display signal supplied to the signal line FRP 1, via the P-channel transistor 93 and N-channel transistor 95, supplied to the reflective electrode 15 Is done.
  • Common potential is supplied to the display signal and the common electrode 23 are supplied to the signal line FRP 1 VCOM in synchronization with inverted example the reference clock signal CLK.
  • the display signal and the common potential VCOM are in phase, no voltage is applied to the liquid crystal LQ, so that the direction of the molecules does not change.
  • the sub-pixel displays black (a state in which reflected light is not transmitted; a state in which reflected light does not pass through the color filter and no color is displayed).
  • the output signal of the inverter circuit 91 is at a high level.
  • the N-channel transistor 92 is connected and the P-channel transistor 93 is not connected.
  • the P-channel transistor 94 When the sub-pixel data supplied from the node N3 is at a low level, the P-channel transistor 94 is connected and the N-channel transistor 95 is not connected. Therefore, when the sub-pixel data supplied from the node N3 is at a low level, the inverted display signal supplied to the signal line XFRP 1, via the N-channel transistor 92 and P-channel transistor 94, the reflective electrode 15 Supplied.
  • a voltage is applied to the liquid crystal LQ, so that the direction of the molecule changes.
  • the sub-pixel is in a white display (a state in which reflected light is transmitted; a state in which the reflected light is transmitted through the color filter and a color is displayed).
  • the reference clock signal CLK is input to the inversion driving circuit 7.
  • Switch SW 1 is controlled by a control signal Sig 1 supplied from the timing controller 4b.
  • the inversion drive circuit 7 includes a configuration such as an amplifier circuit for amplifying the reference clock signal CLK.
  • the inversion drive circuit 7 supplies a signal obtained by amplifying the reference clock signal CLK to the display signal line FRP.
  • FIG. 15 is a timing chart showing the operation timing of the display device of the embodiment. 15, the common electrode drive circuit 6 supplies the common electrode 23 with a common potential that is inverted in synchronization with the reference clock signal CLK.
  • Timing t 0 to time t 3 is a period for writing the sub-pixel data to the first memory 51 included in each of the one row of N ⁇ 3 pieces of sub-pixels SPix to the third memory 53.
  • the timing controller 4b is a control signal Sig 5 of the values to select the first gate line GCL 1, and outputs to the switch SW 4 of the gate line selection circuit 10.
  • Switch SW 4 is connected to the output terminal of the gate line driving circuit 9, a first gate line GCL 1, a.
  • Gate line driving circuit 9 outputs a gate signal to the first gate line GCL 1 of each row.
  • the source line driving circuit 5 the sub-pixel data for displaying an image (frame) of "A" into the source line SGL.
  • the sub-pixel data for displaying the image “A” is written in the first memory 51 of each of the sub-pixels SPix belonging to each row.
  • timing t 0 of the next timing timing t 1
  • such operation is performed by the line sequential from the first row to the M line.
  • a signal for forming the image “A” is written and stored in the first memory of all the sub-pixels SPix.
  • timings t 1 and t 2 the same processing as at timing t 0 is performed. However, if the timing t 1, a first gate line GCL 1 at the timing t 0 of the above, the first memory 51 and "A" the second gate line GCL 2, replaced in the second memory 52 and "B". Also, if the timing t 2, the first gate line GCL 1 at the timing t 0 of the above, the first memory 51 and "A” the third gate line GCL 3, replaced in the third memory 53, and "C".
  • the timing controller 4b is a control signal Sig 2 for the first value, and outputs to the switch SW 2 in the memory selection circuit 8.
  • Switch SW 2 is based on the control signal Sig 2 for the first value supplied from the timing controller 4b, turned on.
  • the reference clock signal CLK is supplied to the latch 71.
  • the timing controller 4b is a control signal Sig 3 of values for selecting the first memory select line SEL 1, and outputs to the switch SW 3 in the memory selection circuit 8.
  • Switch SW 3 is connected to the output terminal of the latch 71, the memory select line group in M group SL 1, SL 2, the first memory select line SEL 1 each ..., a.
  • the memory selection signal, a memory select line group in M group SL 1, SL 2 is supplied to the first memory select line SEL 1 each ....
  • Each first memory 51 connected to each first memory selection line SEL 1 outputs sub-pixel data for displaying an image “A” to the inversion switch 61.
  • the display device 1 displays the image "A”.
  • timings t 5 and t 6 the same processing as at timing t 4 is performed. However, if the timing t 5, the first memory select line SEL 1 at the timing t 4 of the above, the first memory 51 and "A" the second memory selection line SEL 2, replaced in the second memory 52 and "B". Also, if the timing t 2, the first memory select line SEL 1 at the timing t 0 of the above, the first memory 51 and "A” the third memory selection line SEL 3, replaced in the third memory 53, and "C”. The operation of each unit from the timing t 7 to the time t 9 is the same as the operation of each section from the timing t 4 to time t 6.
  • the display device 1 in the period from the timing t 4 to the time t 10, "A", "B” and sequentially switch and animation display for displaying the three images (three frames) "C" (Moving image display) can be performed.
  • Timing t 10 to the timing t 12 is a still-image display period for displaying an image of "A".
  • the timing controller 4b is a control signal Sig 2 for the second value, and outputs to the switch SW 2 in the memory selection circuit 8.
  • Switch SW 2 is based on the control signal Sig 2 for the second value supplied from the timing controller 4b, it turned off. As a result, the reference clock signal CLK is not supplied to the latch 71.
  • the latch 71 holds a high level.
  • the timing controller 4b is a control signal Sig 3 of values for selecting the first memory select line SEL 1, and outputs to the switch SW 3 in the memory selection circuit 8.
  • Switch SW 3 is connected to the output terminal of the latch 71, the memory select line group in M group SL 1, SL 2, the first memory select line SEL 1 each ..., a.
  • the display device 1 is still image display the image "A".
  • the second memory 52 included in each sub-pixel SPix for displaying an image (frame) as "X" Can be written.
  • the timing controller 4b is a control signal Sig 5 of the values to select the second gate line GCL 2, and outputs to the switch SW 4 of the gate line selection circuit 10.
  • Switch SW 4 is connected to the output terminal of the gate line driving circuit 9, and the second gate line GCL 2, a.
  • Gate line driving circuit 9, a gate signal, and outputs to the second gate line GCL 2 of each row.
  • the gate signal of the second gate line GCL 2 to a high level is supplied, the second memory 52 of each of the sub-pixels SPix belonging to the row is selected as the write destination of the sub-pixel data.
  • the source line driving circuit 5 the sub-pixel data for displaying an image of "X" into the source line SGL.
  • the sub-pixel data for displaying the image “X” is written in the second memory 52 of each of the sub-pixels SPix belonging to each row.
  • Timing t 12 after the "X”, "C” and animated sequentially switching and displaying the three images of "A” (three frames) (moving image display) period. Timing t 12 later, except that the "B” is replaced with “X”, it is similar to the timing t 5, t 6, t 4 .
  • n 20
  • the number of memories to be used for displaying moving images and the like can be arbitrarily determined within a range of 20 or less. Also, in applications where the number of memories to be used is less than 20, there is a margin that some memories can be intentionally made unused.
  • n 20 and the number of memories to be used is ten.
  • the number of memories to be sufficiently used in the memory excluding the partial memory can be secured. That is, redundancy can be provided by increasing the number of memories included in one sub-pixel SPix.
  • control signal Sig 5 may be controlled in groups of sub-pixel array 90 and it may be controllable subpixels SPix row so as to provide a separate control signal Sig 5 for each switch SW 4 for each sub-pixel SPix row. Further, by installing a function of independently controlling the connection of the source line driving circuit 5 and the gate line selection circuit 10 for each sub-pixel SPix, the memory to be used may be settable for each sub-pixel SPix.
  • the setting of the memory to be used is, for example, based on the inspection result information of the display device 1, a panel for outputting the command data CMD including information on various settings including the control signal Sig 5 to the display device 1. It can be realized by a method such as feeding back the inspection result information to the driving program.
  • the sub-pixel array 90 is provided in a plurality of groups, divided and arranged in groups, and the source line driving circuit 5 is arranged inside the circuit layer 17L of the first panel 2 for each group.
  • the length of the source line SGL between the source line driving circuit 5 and the sub-pixel SPix is made shorter than when the signal lines are extended from the one source line driving circuit 5 to the sub-pixels SPix of all groups. be able to. That is, according to the embodiment, the load at the time of transmitting the sub-pixel data via the source line SGL can be further reduced. This makes it possible to further reduce the requirement regarding the level of the output voltage of the signal required for the source line driving circuit 5 based on the electric resistance of the source line SGL.
  • the sub-pixel data can be more stably written into the memory block 50.
  • the fact that the output voltage of a signal may be relatively low also means that the margin of stable operation with the same output voltage is improved. For this reason, even if a slight leak occurs in the source line SGL, the sub-pixel data can be safely written. Therefore, since the accuracy requirement of the source line SGL in the first panel 2 can be further relaxed, the yield of the display device 1 can be further improved.
  • the wiring when the wiring is made thinner, the electric resistance of the wiring increases.
  • the fact that the length of the source line SGL can be relatively shortened as in the embodiment means that sub-pixel data can be written even if the resistance of the source line SGL per unit distance is slightly increased. That's what it means. Therefore, the source line SGL can be made thinner than when a signal line is extended from one source line driving circuit 5 to the sub-pixels SPix of all groups. Therefore, it is possible to ensure a larger interval between the source lines SGL. This makes it easier to suppress the occurrence of a short circuit due to foreign matter or the like entering between the source lines SGL. That is, since the accuracy requirement of the source line SGL in the first panel 2 can be further relaxed, the yield of the display device 1 can be further improved. In addition, since the requirement for accuracy can be further relaxed, the design of the display device 1 becomes easier.
  • the fact that the load when transmitting the sub-pixel data via the source line SGL can be further reduced means that the length of the source line SGL between the source line driving circuit 5 and the sub-pixel SPix due to the enlargement of the display device 1 is increased.
  • the merits of reducing the load by providing a plurality of groups of sub-pixel arrays 90 and dividing them in units of groups and arranging the source line driving circuit 5 inside the circuit layer 17L of the first panel 2 for each group have been described.
  • this also applies to the case where the gate line selection circuit 10 is arranged inside the circuit layer 17L of the first panel 2 for each group. That is, according to the embodiment, the gate between the gate line selection circuit 10 and the sub-pixel SPix is different from the case where the signal line is extended from one gate line selection circuit 10 to the sub-pixels SPix of all groups.
  • the length of the line GCL can be further reduced. Therefore, the same advantages as those of the source line driving circuit 5 and the source line SGL can be obtained for the gate line selection circuit 10 and the gate line GCL.
  • the circuit layer 17L is covered with the electrode layer 15L when viewed from the display surface 1a side. Therefore, the display surface 1a can be occupied as an image display region by the reflective electrode 15 without exposing a region for arranging circuits on the display surface 1a. For this reason, when a plurality of display devices 1 are arranged, it is possible to suppress the occurrence of “a gap between images” in which a frame region for a circuit is interposed between the display devices 1. Therefore, it is easier to realize a larger image display area by combining a plurality of display devices 1.
  • the interface circuit 4 shared by the two groups is located between the source line drive circuits 5 of the two groups, the interface circuit 4 between each of the source line drive circuits 5 of the two groups and the interface circuit 4 It becomes easier to approximate the difference in signal transmission path length. For this reason, the synchronization control of the source line drive circuits 5 of the two groups becomes easier.
  • FIG. 16 is a schematic diagram illustrating a circuit configuration example included in the display device 100 according to the first modification.
  • FIG. 16 illustrates a display device 1A in which four subpixel arrays 90 are provided in the X direction.
  • the sub-pixel array 90 forms a group with the individual source line driving circuit 5, the memory selecting circuit 8, the gate line driving circuit 9, and the gate line selecting circuit 10.
  • the source line driving circuit 5g, the memory selecting circuit 8g, the gate line driving circuit 9g, the gate line selecting circuit 10g, and the sub-pixel array 90g form one group.
  • the source line driving circuit 5 the memory selection circuit 8, the gate line driving circuit 9, the gate line selection circuit 10, and the sub-pixel array 90 suffixed with other lowercase alphabets (h, i, j). It can be read by replacing the end of the code.
  • FIG. 16 illustrates a display device 1A provided with three interface circuits 4 and an inversion drive circuit 7 in the X direction.
  • capital letters (D, E, F) are added to the end of the reference numerals for the purpose of distinguishing the positions of the three interface circuits 4 and the inversion drive circuit 7.
  • the group of the two sub-pixel arrays 90h and 90i shares the interface circuit 4E and the inversion drive circuit 7E.
  • the interface circuit 4D and the inversion drive circuit 7D are in the same group as the sub-pixel array 90g.
  • the interface circuit 4F and the inversion drive circuit 7F are in the same group as the sub-pixel array 90j.
  • These configurations in the circuit layer 17L include a sub-pixel array 90g, a source line driving circuit 5g, an interface circuit 4D, a sub-pixel array 90h, a source line driving circuit 5h, an interface, along the Y direction from the opposite side of the flexible printed circuit board FPCD.
  • the circuit 4E, the source line driving circuit 5i, the sub-pixel array 90i, the interface circuit 4F, the source line driving circuit 5j, and the sub-pixel array 90j are arranged in this order.
  • the positions of the electrostatic protection circuit 20D and the electrostatic protection circuit 40D in the Y direction are between the sub-pixel array 90j and the flexible printed circuit board FPCD.
  • the group of the four sub-pixel arrays 90g, 90h, 90i, and 90j shares the electrostatic protection circuit 20D, the electrostatic protection circuit 40D, and the clock buffer 80D.
  • the positional relationship among the sub-pixel arrays 90 of each group, the memory selection circuit 8, the gate line drive circuit 9, and the gate line selection circuit 10 in the first modification is the same as in the embodiment.
  • the inversion driving circuit 7D is arranged between a region where the memory selection circuit 8g, the gate line driving circuit 9g and the gate line selection circuit 10g are arranged, and a region where the memory selection circuit 8h, the gate line driving circuit 9h and the gate line selection circuit 10h are arranged. To position.
  • the inversion drive circuit 7E and the clock buffer 80D have a region where the memory selection circuit 8h, the gate line drive circuit 9h and the gate line selection circuit 10h are arranged, and a region where the memory selection circuit 8i, the gate line drive circuit 9i and the gate line selection circuit 10i are arranged. Located between.
  • the inversion driving circuit 7F is arranged between a region where the memory selection circuit 8i, the gate line driving circuit 9i and the gate line selection circuit 10i are arranged, and a region where the memory selection circuit 8j, the gate line driving circuit 9j and the gate line selection circuit 10j are arranged. To position.
  • the operation of the circuit related to the gradation control of each sub-pixel array 90 can be more reliably synchronized.
  • the source line SGL between the source line driving circuit 5 and the sub-pixel SPix and the gate line selection circuit 10 and the sub-pixel SPix Of the gate line GCL can be shortened.
  • two of the four groups provided in the Y direction share one interface circuit 4 and the inversion drive circuit 7, and the other two groups have the individual interface circuit 4 and the inversion drive circuit 7.
  • this is an example of a specific configuration of the circuit and is not limited to this.
  • two sets sharing one interface circuit 4 and one inversion drive circuit 7 may be provided in the Y direction.
  • FIG. 17 is a schematic diagram illustrating an example of a circuit configuration of Modification Example 2.
  • the signal line selection circuit 130 is a circuit that outputs a signal to any one of a plurality of selection lines (for example, selection lines SG1, SG2, and SG3).
  • the switch SSW1 connects the trunk source line MSGL and the branch source line SSGL1 according to a signal output to the selection line SG1.
  • the switch SSW2 connects the trunk source line MSGL and the branch source line SSGL2 according to a signal output to the selection line SG2.
  • the switch SSW3 connects the trunk source line MSGL and the branch source line SSGL3 according to a signal output to the selection line SG3.
  • the signal line selection circuit 130 and the switches SSW1, SSW2, and SSW3 are circuits that connect any one of the plurality of sub signal lines (the branch source line SSGL1, the branch source line SSGL2, or the branch source line SSGL3) to the trunk source line MSGL. Function.
  • the plurality of sub signal lines (branch source line SSGL1, branch source line SSGL2, and branch source line SSGL3) are respectively connected to the sub-pixel circuits 70 included in the sub-pixels SPix in different columns (positions in the X direction).
  • the signal line selection circuit 130 is provided as a configuration for relaying sub-pixel data between the source line driving circuit 5 and the sub-pixel array 90, for example.
  • the signal line selection circuit 130 outputs a signal to any one of the selection lines SG1, SG2, and SG3, and connects one of the branch source line SSGL1, the branch source line SSGL2, and the branch source line SSGL3 to the trunk source line MSGL.
  • Connect with Source line drive circuit 5 outputs sub-pixel data to main source line MSGL.
  • the sub-pixel data is transmitted to the memory included in the sub-pixel circuit 70 of the sub-pixel SPix connected to one of the branch source line SSGL1, the branch source line SSGL2, or the branch source line SSGL3 connected to the main source line MSGL.
  • the signal line selection circuit 130 partially transmits the subpixel data among the plurality of branch source lines SSGL that individually transmit the subpixel data to the plurality of memories provided for the plurality of subpixels SPix. Is selected.
  • the signal line selection circuit 130 may be provided as a configuration interposed between the source line drive circuit 5 shared by a plurality of groups and the sub-pixel array 90 to relay sub-pixel data.
  • the subpixel data is transmitted to the memory included in the subpixel circuit 70 of the subpixel SPix in the subpixel array 90 of any group.
  • the number of selection lines and the number of switches and sub-signal lines that operate according to the signals output to the selection lines is three, but this number is two. Or four or more.
  • sub-pixel data can be transmitted from one trunk source line MSGL via a plurality of branch source lines SSGL. Therefore, as compared with the case where the source lines SGL are provided directly for the columns of all the sub-pixels SPix from which the sub-pixel data is obtained from one source line driving circuit 5, the path passing through the main source line MSGL-the branch source line SSGL Is adopted, the number of wires extending from the source line driving circuit 5 can be reduced to a smaller number of trunk source lines MSGL. Also, when outputting sub-pixel data to one branch source line SSGL among a plurality of branch source lines SSGL connectable to one trunk source line MSGL, no signal flows to another branch source line SSGL. Therefore, the load of the other branch source line SSGL does not reach the source line driving circuit 5, and the operation of the source line driving circuit 5 can be further stabilized.
  • the memory selection circuit 8 provided outside the sub-pixel array 90 simultaneously selects one of the first memory 51 to the n-th memory n of each sub-pixel SPix. Therefore, the display device 1 can display one of n kinds of images (n frames). Thereby, the display device 1 can change the image all at once, and can change the image in a short time.
  • the display device 1 can perform animation display (moving image display) by sequentially switching the selection of n memories of each sub-pixel SPix.
  • the gate line selection circuit 10 selects one of the first memory 51 to the n-th memory 5n.
  • the memory selection circuit 8 arranged in the frame area GD selects any one of the first memory 51 to the n-th memory 5n. Therefore, each pixel Pix does not need to include a circuit for switching memories. Accordingly, the display device 1 can meet the demand for miniaturization and higher definition of the image display panel in addition to the above-described effects.
  • the display device 1 of the embodiment during the period in which an image is displayed based on the sub-pixel data stored in any one of the first memory 51 to the n-th memory 5n, The sub-pixel data can be written in any one of the other memory units up to the n-th memory 5n.
  • the display device 1 can also write the sub-pixel data of another image while displaying the image.
  • FIG. 18 is a diagram illustrating an application example of the embodiment and the like.
  • FIG. 19 is a sectional view taken along line VV of FIG.
  • reference numerals 1A, 1B, 1C, 1D, 1E, and 1F are used for the purpose of distinguishing a plurality of display devices 1 at different positions. Display device to which the example is applied).
  • a display area capable of displaying a larger image can be formed by tiling in which a plurality of display devices 1 are arranged.
  • the flexible printed circuit board FPC is bent almost vertically, and the display devices 1 are laid on the panels in the Y direction, thereby enabling tiling with a smaller gap between the display devices 1 arranged in the Y direction.

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Abstract

表示装置は、複数の反射電極が配列された電極層と、電極層よりも下層に設けられる回路層とを備え、回路層は、各反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路と、外部からの信号に基づいて信号出力回路を制御するインタフェース回路とを備え、複数の反射電極が複数のグループに分けられると共に、信号出力回路は、各グループごとに設けられ、且つ、インタフェース回路は、隣り合うグループで共用されている。

Description

表示装置
　本発明は、表示装置に関する。
　表示装置において単純に表示領域を拡大すると、表示領域に配置された複数の画素の各々に対する信号伝送のための配線長が長くなる。配線長が長くなると、安定した信号伝送のために必要な電力がより大きくなる等の問題が生じる。そこで、屋外に設置する表示装置において、太陽電池を設けて表示のための電力を補填する方法がある（例えば、特許文献１）。
特開２００６－３０８７１３号公報
　しかしながら、気象条件等によって発電量が変化する太陽電池による電力供給は不安定であった。また、太陽電池は、表示領域の拡大に伴う配線長の長大化による他の問題を解決するものでなかった。従って、従来技術では、表示領域の拡大に伴う配線長の長大化による問題の解決が困難であった。
　本発明は、表示領域の拡大に伴う配線長の長大化をより抑制することができる表示装置を提供することを目的とする。
　本発明の一態様の表示装置は、複数の反射電極が配列された電極層と、前記電極層よりも下層に設けられる回路層とを備え、前記回路層は、各反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路と、外部からの信号に基づいて前記信号出力回路を制御するインタフェース回路とを備え、前記複数の反射電極が複数のグループに分けられると共に、前記信号出力回路は、各グループごとに設けられ、且つ、前記インタフェース回路は、隣り合う前記グループで共用されている。
図１は、実施形態の表示装置が備える主要構成例を示す模式図である。 図２は、表示装置の概略的な積層構造を示す模式図である。 図３は、表示装置の概略的な積層構造を示す模式図である。 図４は、反射電極と副画素回路を接続する配線の例を示す模式図である。 図５は、反射電極の配置例を示す模式図である。 図６は、表示装置の頂点付近の反射電極、接続線及び副画素回路の位置関係の一例を示す模式図である。 図７は、図６と同一の表示装置の頂点付近において回路部と同一の層に設けられた回路の配置例を示す図である。 図８は、実施形態の表示装置の断面図である。 図９は、１つの副画素アレイが含む副画素及び副画素の階調制御に関する構成を示す概略説明図である。 図１０は、実施形態の表示装置の画素内での副画素の配置を示す図である。 図１１は、実施形態の表示装置の回路構成を示す図である。 図１２は、実施形態の表示装置の副画素の回路構成を示す図である。 図１３は、実施形態の表示装置の副画素のメモリの回路構成を示す図である。 図１４は、実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。 図１５は、実施形態の表示装置の動作タイミングを示すタイミング図である。 図１６は、変形例１の表示装置が備える回路構成例を示す模式図である。 図１７は、変形例２の回路構成の一例を示す模式図である。 図１８は、実施形態等の適用例を示す図である。 図１９は、図１８のＶ－Ｖ断面図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（実施形態）
　図１は、実施形態の表示装置１が備える主要構成例を示す模式図である。表示装置１は、インタフェース回路４、ソース線駆動回路５、共通電極駆動回路６、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、静電保護回路２０、静電保護回路４０、クロックバッファ８０、副画素アレイ９０、フレキシブルプリント基板ＦＰＣ等を備える。表示装置１において、共通電極駆動回路６は１つ設けられ、他の構成は複数設けられる。
　以下の説明において、副画素アレイ９０に設けられた副画素ＳＰｉｘ（図９参照）が並ぶ平面に沿う２方向をＸ方向及びＹ方向とし、当該Ｘ方向及びＹ方向に直交する方向をＺ方向とする。Ｘ方向とＹ方向は直交する。
　副画素アレイ９０は、副画素ＳＰｉｘの数に応じた副画素回路７０と、反射電極１５（図５等参照）を有する。副画素回路７０及び反射電極１５は、Ｘ方向及びＹ方向に沿ってマトリクス状に配列される。
　図１では、Ｘ方向×Ｙ方向＝２×３、すなわち計６つの副画素アレイ９０が設けられた表示装置１を例示している。各副画素アレイ９０は、個別のソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０とグループを構成している。すなわち、図１に示す表示装置１において、ソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０は、６つ設けられている。図１及び後述する図５では、６つのソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び副画素アレイ９０の位置を区別する目的で、小文字アルファベット（ａ，ｂ，ｃ，ｄ，ｅ，ｆ）を符号の末尾に付している。例えば、ソース線駆動回路５ａと、メモリ選択回路８ａと、ゲート線駆動回路９ａと、ゲート線選択回路１０ａと、副画素アレイ９０ａが１つのグループを構成する。他の小文字アルファベット（ｂ，ｃ，ｄ，ｅ，ｆ）が末尾に付されたソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び副画素アレイ９０についても同様であり、符号の末尾を置換することで読み替え可能である。すなわち、副画素アレイ９０は、複数のグループに分けられる。そして、各グループに、ソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０が設けられている。
　また、図１では、Ｘ方向×Ｙ方向＝１×３、すなわち計３つのインタフェース回路４、反転駆動回路７、静電保護回路２０、静電保護回路４０、クロックバッファ８０及びフレキシブルプリント基板ＦＰＣが設けられた表示装置１を例示している。Ｙ方向に設けられた２つの副画素アレイ９０は、インタフェース回路４、反転駆動回路７、静電保護回路２０、静電保護回路４０、クロックバッファ８０及びフレキシブルプリント基板ＦＰＣを共有する。図１及び図５では、３つのインタフェース回路４、反転駆動回路７、静電保護回路２０、静電保護回路４０、クロックバッファ８０の位置を区別する目的で、大文字アルファベット（Ａ，Ｂ，Ｃ）を符号の末尾に付している。また、共有される構成に付された大文字アルファベットをα、１つの構成を共有する２つの構成に付された小文字アルファベットをβ，γとして（α：β，γ）のように共有関係を示した場合、（Ａ：ａ，ｂ）、（Ｂ：ｃ，ｄ）、（Ｃ：ｅ，ｆ）が成立する。例えば、副画素アレイ９０ａと副画素アレイ９０ｂは、インタフェース回路４Ａ、反転駆動回路７Ａ、静電保護回路２０Ａ、静電保護回路４０Ａ、クロックバッファ８０Ａ及びフレキシブルプリント基板ＦＰＣＡを共有する。他の共有関係についても同様であり、符号の末尾を置換することで読み替え可能である。
　実施形態の説明のうち、末尾の小文字アルファベット又は大文字アルファベットが省略された符号が用いられている説明は、構成の機能的に関する説明であり、構成が設けられた位置を区別しない。
　１つの副画素アレイ９０と同じグループに含まれる構成における信号の流れについて説明する。副画素ＳＰｉｘの階調制御に関する信号（コマンドデータＣＭＤ、画像データＩＤ）は、フレキシブルプリント基板ＦＰＣから入力されて静電保護回路２０を経由してインタフェース回路４に伝送される。静電保護回路２０は、入力バッファとして機能する。インタフェース回路４は、入力された信号に基づいてソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０を動作させるための各種の信号を出力する。ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０は、インタフェース回路４からの信号に応じて動作し、副画素アレイ９０の階調制御を行う。また、基準クロック信号ＣＬＫは、フレキシブルプリント基板ＦＰＣから入力されて静電保護回路４０を経由してクロックバッファ８０に伝送される。静電保護回路４０は、入力バッファとして機能する。クロックバッファ８０は、基準クロック信号ＣＬＫをバッファリングし、反転駆動回路７及びメモリ選択回路８に出力する。反転駆動回路７とメモリ選択回路８は、クロックバッファ８０から出力された基準クロック信号ＣＬＫに基づいて同期制御される。
　なお、図１においてＹ方向に設けられた２つの副画素アレイ９０は、インタフェース回路４及び反転駆動回路７を共有する。すなわち、インタフェース回路４には２つの副画素アレイ９０に設けられている副画素ＳＰｉｘの階調制御に関する信号（コマンドデータＣＭＤ、画像データＩＤ）が入力され、２つの副画素アレイ９０の各々と個別にグループを構成しているソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０に対して個別に信号が出力される。また、当該２つの副画素アレイ９０は、クロックバッファ８０を共有する。すなわち、当該２つの副画素アレイ９０の各々と個別にグループを構成しているメモリ選択回路８は、共有する１つのクロックバッファ８０から出力される基準クロック信号ＣＬＫに基づいて同期して動作する。また、当該２つの副画素アレイ９０は、反転駆動回路７を共有する。すなわち、反転駆動回路７による副画素ＳＰｉｘの反転駆動周期も、共有する１つのクロックバッファ８０から出力される基準クロック信号ＣＬＫに基づいて同期する。
　以上、説明した信号の流れを図１における矢印で示している。表示装置１は、図１における矢印で示す信号の流れを実現するための電気的な接続のための構成（配線、スイッチ等）を有する。以下の説明における「接続」という記載は、特に断りがない限り、配線、スイッチ等を介した「電気的な接続」をさす。
　ソース線駆動回路５及びゲート線選択回路１０は、同一のグループに含まれる副画素アレイ９０の副画素回路７０が配列された矩形状の領域の一辺に隣接するように配置される。ソース線駆動回路５は、長手方向が副画素回路７０が並ぶ一方向（例えば、Ｘ方向）に沿うよう設けられる。ゲート線選択回路１０は、長手方向が副画素回路７０が並ぶ他方向（例えば、Ｙ方向）に沿うよう設けられる。メモリ選択回路８、ゲート線駆動回路９は、同一のグループのゲート線選択回路１０と並列するよう設けられる。メモリ選択回路８は、各グループごとに設けられると共に、少なくとも一部が同じグループのメモリ群と、当該グループに隣り合うグループのメモリ群との間に配置されている。例えば、メモリ選択回路８ｃは、同一のグループに含まれる副画素アレイ９０ｃの副画素回路７０と、副画素アレイ９０ａの副画素回路７０との間に配置されている。また、メモリ選択回路８ｄは、同一のグループに含まれる副画素アレイ９０ｄの副画素回路７０と、副画素アレイ９０ｂの副画素回路７０との間に配置されている。
　また、反転駆動回路７Ａ及びクロックバッファ８０Ａは、当該反転駆動回路７Ａ及びクロックバッファ８０Ａを共有する２つのグループが夫々有するメモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を含む回路群の間（例えば、メモリ選択回路８ａ、ゲート線駆動回路９ａ及びゲート線選択回路１０ａが並ぶ領域と、メモリ選択回路８ｂ、ゲート線駆動回路９ｂ及びゲート線選択回路１０ｂが並ぶ領域との間）に位置する。他の共有関係についても同様であり、符号の末尾を置換することで読み替え可能である。
　クロックバッファ８０を共有する２つのグループが有するメモリ選択回路８とクロックバッファ８０との距離は、グループ毎の差が「基準クロック信号ＣＬＫに基づいた同期制御のずれを副画素アレイ９０の表示制御タイミングのずれとして視認することが困難である程度の差（理想的には、０）」になるよう設けられている。言い換えれば、クロックバッファ８０は、フレキシブルプリント基板ＦＰＣから入力されて静電保護回路４０を経由した基準クロック信号ＣＬＫを、２つのグループのメモリ選択回路８の同期制御に使用可能な位置及び配線となるよう、基準クロック信号ＣＬＫをバッファリング及び中継する。
　上記のメモリ選択回路８とクロックバッファ８０との関係と同様、インタフェース回路４及び反転駆動回路７を共有する２つのグループのソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、副画素アレイ９０は、グループ毎の信号伝送時間の差ができるだけ小さくなるよう、信号伝送経路長の差が最小限になるよう設けられている。例えば、インタフェース回路４は、当該インタフェース回路４を共有する２つの副画素アレイ９０の間に位置する。具体的には、インタフェース回路４は、例えば当該インタフェース回路４を共有する２つの副画素アレイ９０のグループに含まれる２つのソース線駆動回路５の間に位置するよう設けられる。例えば、インタフェース回路４Ａは、ソース線駆動回路５ａとソース線駆動回路５ｂとの間に位置するよう設けられる。また、回路層１７Ｌにおけるこれらの構成は、フレキシブルプリント基板ＦＰＣＡの反対側からＹ方向に沿って、副画素アレイ９０ａ、ソース線駆動回路５ａ、インタフェース回路４Ａ、ソース線駆動回路５ｂ、副画素アレイ９０ｂの順に配置されている。また、静電保護回路２０Ａ及び静電保護回路４０ＤのＹ方向の位置は、副画素アレイ９０ｂとフレキシブルプリント基板ＦＰＣＡとの間である。他の共有関係についても同様であり、符号の末尾を置換することで読み替え可能である。これによって、Ｙ方向に並ぶ２つのグループの同期制御をより容易にすることができる。
　副画素アレイ９０は、Ｘ方向×Ｙ方向に配列された複数の副画素ＳＰｉｘを含む。各副画素ＳＰｉｘは、反射電極１５及び副画素回路７０を備える。副画素回路７０は、インタフェース回路４、ソース線駆動回路５、共通電極駆動回路６、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、静電保護回路２０、静電保護回路４０及びクロックバッファ８０等の回路と同一の層に設けられる。反射電極１５は、これらの回路と異なる層に設けられる。
　図２及び図３は、表示装置１の概略的な積層構造を示す模式図である。表示装置１は、第１パネル２及び第２パネル３を有する。第１パネル２と第２パネル３とは対向するよう配置されている。第１パネル２と第２パネル３の間には、液晶層３０が設けられている。液晶層３０は、シール部材ＳＭによって封止されている。
　フレキシブルプリント基板ＦＰＣは、ＦＯＧ（Film　On　Glass）を介して第１パネル２の一端側に設けられる。また、第１パネル２には、絶縁層１２と、絶縁層１２の上側に積層された配向膜１８とが設けられている。副画素回路７０は、絶縁層１２の下方に設けられている。反射電極１５は、絶縁層１２の上側であって、配向膜１８の下側に設けられている。表示装置１は、画像を表示する一面（表示面１ａ）側に光を反射する反射電極１５を有する副画素ＳＰｉｘが複数配列された表示装置である。
　図４は、反射電極１５と副画素回路７０を接続する配線の例を示す模式図である。各反射電極１５は、夫々異なる副画素回路７０と積層配線１６を介して接続されている。図３及び図４では例示的に、３つの反射電極１５、積層配線１６及び副画素回路７０に数字の下付き符号を付している。例えば、反射電極１５１は、積層配線１６１を介して副画素回路７０１と接続されている。他の積層配線１６による反射電極１５と副画素回路７０の接続についても同様である（下付き符号の置換による読み替え）。反射電極１５１－積層配線１６１－副画素回路７０１の接続経路と、反射電極１５２－積層配線１６２－副画素回路７０２の接続経路と、反射電極１５３－積層配線１６３－副画素回路７０３の接続経路は夫々独立しており、これらの接続経路は非接続である。具体的には、例えば図４に示すように、平面視した場合の積層配線１６は互いに非接触となるように設けられている。ここでは下付き符号を付した３つの反射電極１５－積層配線１６－副画素回路７０間の接続経路について例示したが、他の反射電極１５－積層配線１６－副画素回路７０間の接続経路についても同様であり、接続経路同士は非接続である。
　なお、図４では反射電極１５－積層配線１６－副画素回路７０間の接続関係を明示する目的で反射電極１５と積層配線１６と副画素回路７０の位置をずらして図示しているが、実際には、Ｘ－Ｙ平面においてＸ方向の基準位置ＣＰが一致するように反射電極１５、積層配線１６、副画素回路７０が積層される位置関係にある（図３参照）。
　なお、図３及び図４に示す例では、積層配線１６がコンタクトホールＣＨを含む複数の配線層を用いて形成されている例を示しているが、積層配線１６は単一の配線層を用いて形成されていてもよい。また、積層配線１６どうしの短絡を防止するため、絶縁層を複数層とし、各層間に積層配線１６を設け、コンタクト部で接続するといった構成も採用可能である。
　図５は、反射電極１５の配置例を示す模式図である。電極層１５Ｌには、複数の反射電極１５が配列されている。具体的には、図３に示すように、反射電極１５は、インタフェース回路４、ソース線駆動回路５、静電保護回路２０、副画素回路７０等の回路よりも表示面１ａ側に積層される。複数の反射電極１５は、配置に応じて複数のグループ（例えば、副画素アレイ９０ａから副画素アレイ９０ｆ）のいずれかに含まれる。また、表示面１ａ側から見た場合、図５に示すように、インタフェース回路４、ソース線駆動回路５、静電保護回路２０、副画素回路７０等の回路が設けられた回路層１７Ｌは、Ｘ－Ｙ平面に沿って配列される複数の反射電極１５が設けられた電極層１５Ｌに覆われている。すなわち、実施形態の表示装置１では、反射電極１５が設けられている表示領域において、回路を設けるための額縁領域を必要としない。このため、表示面１ａのより広い範囲に画像を表示することができる。
　積層配線１６を介して接続される反射電極１５と副画素回路７０は、Ｚ方向に重なる位置にあってもよいし、Ｚ方向に重ならない位置にあってもよい。図４及び図５に示す例では、反射電極１５１と副画素回路７０１は、Ｙ方向の位置がずれていてＺ方向に重ならない位置関係にある。図４では、Ｘ方向の位置関係については一致する例を示しているが、Ｘ方向についても反射電極１５と副画素回路７０の位置関係は適宜変更可能である。
　図６は、表示装置１の頂点付近の反射電極１５、積層配線１６及び副画素回路７０の位置関係の一例を示す模式図である。図６では、Ｘ方向×Ｙ方向＝６×７の反射電極１５が設けられた電極部１５０と、Ｘ方向×Ｙ方向＝６×７の副画素回路７０が設けられた回路部１７０と、これらＸ方向×Ｙ方向＝６×７の反射電極１５と副画素回路７０を個別に接続する４２の積層配線１６を含む配線層１６０との関係を例示している。図６に例示するように、積層配線１６を介して接続される反射電極１５と副画素回路７０とは、Ｘ方向及びＹ方向の位置がずれていてＺ方向に重ならない位置関係にあってもよい。積層配線１６を用いて反射電極１５と副画素回路７０とを接続することで、副画素回路７０の配置に制限されることなく反射電極１５を設けることができる。
　図７は、図６と同一の表示装置１の頂点付近において回路部１７０と同一の層に設けられた回路の配置例を示す図である。共通電極駆動回路６は、例えば表示装置１の頂点付近に配置される。また、例えば回路部１７０に対してＹ方向に隣接するように静電保護回路２０Ａが配置される。また、例えば回路部１７０に対してＸ方向に隣接するようにゲート線選択回路１０ｂが配置される。また、例えばゲート線選択回路１０ｂとＸ方向に並ぶように、ゲート線駆動回路９ｂ、メモリ選択回路８ｂが配置される。また、例えば共通電極駆動回路６と静電保護回路２０Ａとの間に位置するように静電保護回路４０Ａが配置される。共通電極駆動回路６及び静電保護回路４０Ａと、メモリ選択回路８ｂ、ゲート線駆動回路９ｂ、ゲート線選択回路１０ｂ及び静電保護回路２０Ａの一部分は、電極部１５０と重なる位置に配置されている。積層配線１６を用いて反射電極１５と副画素回路７０とを接続することで、表示面１ａに対して反射電極１５の背面側における各種の回路の配置の自由度がより向上する。
　図７では図示しないが、符号の末尾（小文字アルファベット又は大文字アルファベット）が異なるメモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０、静電保護回路２０、静電保護回路４０等も、表示面１ａに対して反射電極１５の背面側であって、副画素回路７０と同一の層に配置される。また、図３及び図７では図示しないが、反転駆動回路７及びクロックバッファ８０も、表示面１ａに対して反射電極１５の背面側であって、副画素回路７０と同一の層に配置される。
　１つの反射電極１５は、例えば１［ｍｍ］四方の矩形の反射電極であるが、これは反射電極１５の寸法の一例であってこれに限られるものでなく、適宜変更可能である。
　図８は、実施形態の表示装置の断面図である。表示面１ａ側の外部から入射した光は、第１パネル２の反射電極１５によって反射されて表示面１ａから出射する。実施形態の表示装置１は、この反射光を利用して、表示面１ａに画像を表示する反射型の液晶表示装置である。第１パネル２は、第１基板１１の回路層１７Ｌの上側（表示面１ａ側）に積層された絶縁層１２、反射電極１５、配向膜１８等を有する。
　絶縁層１２は、第１基板１１の上に設けられ、回路層１７Ｌに含まれる回路素子や各種配線等の表面を全体として平坦化している。反射電極１５は、絶縁層１２の上に複数設けられる。配向膜１８は、反射電極１５と液晶層３０との間に設けられる。反射電極１５及び積層配線１６は、アルミニウム（Ａｌ）又は銀（Ａｇ）で例示される金属で形成されている。また、反射電極１５は、これらの金属材料と、ＩＴＯ（Indium　Tin　Oxide）で例示される透光性導電材料と、を積層した構成としてもよい。反射電極１５は、良好な反射率を有する材料が用いられ、外部から入射する光を拡散反射させる反射板として機能する。
　反射電極１５によって反射された光は、拡散反射によって散乱されるものの、表示面１ａ側に向かって一様な方向に進む。また、反射電極１５に印加される電圧レベルが変化することにより、当該反射電極上の液晶層３０における光の透過状態、すなわち副画素毎の光の透過状態が変化する。すなわち、反射電極１５は、副画素電極としての機能も有する。
　第２パネル３は、第２基板２１と、カラーフィルタ２２と、共通電極２３と、配向膜２８と、１／４波長板２４と、１／２波長板２５と、偏光板２６とを含む。第２基板２１の両面のうち、第１パネル２と対向する面に、カラーフィルタ２２及び共通電極２３が、この順で設けられる。共通電極２３と液晶層３０との間に配向膜２８が設けられる。第２基板２１の、表示面１ａ側の面に、１／４波長板２４、１／２波長板２５及び偏光板２６が、この順で積層されている。
　共通電極２３は、ＩＴＯで例示される透光性導電材料で形成されている。共通電極２３は、複数の反射電極１５と対向して配置され、各副画素ＳＰｉｘに対する共通の電位を供給する。カラーフィルタ２２は、例えばＲ（赤）、Ｇ（緑）、及び、Ｂ（青）の３色のフィルタを有するが、本開示はこれに限定されるものでなく、適宜変更可能である。
　液晶層３０は、例えばネマティック（Ｎｅｍａｔｉｃ）液晶を含んでいる。液晶層３０は、共通電極２３と反射電極１５との間の電圧レベルが変更されることにより、液晶分子の配向状態が変化する。これによって、液晶層３０を透過する光を副画素ＳＰｉｘ毎に変調する。
　外光等が表示装置１の表示面１ａ側から入射する入射光となり、第２パネル３及び液晶層３０を透過して反射電極１５に到達する。そして、入射光は各副画素ＳＰｉｘの反射電極１５で反射される。かかる反射光は、副画素ＳＰｉｘ毎に変調されて表示面１ａから出射される。これにより、画像の表示が行われる。なお、第１基板１１及び第２基板２１は、例えばガラス基板又は樹脂基板であるが、これに限られるものでなく、適宜変更可能である。
　次に、１つの副画素アレイ９０が含む副画素ＳＰｉｘ及び副画素ＳＰｉｘの階調制御に関する説明を行う。図９は、１つの副画素アレイ９０が含む副画素ＳＰｉｘ及び副画素ＳＰｉｘの階調制御に関する構成を示す概略説明図である。
　実施形態では、１つの副画素アレイ９０内における所定数の副画素ＳＰｉｘによって１つの画素Ｐｉｘが構成される。実施形態では、１つの画素Ｐｉｘを構成する副画素ＳＰｉｘは、Ｘ方向に並ぶＲ（赤）、Ｇ（緑）及びＢ（青）の３個とするが、本開示はこれに限定されない。１つの画素Ｐｉｘを構成する副画素ＳＰｉｘは、Ｒ（赤）、Ｇ（緑）及びＢ（青）にＷ（白）を加えた４個であってもよい。或いは、１つの画素Ｐｉｘを構成する副画素ＳＰｉｘは、色が異なる５個以上であってもよいし、２個であってもよい。
　実施形態では、１つの画素Ｐｉｘを構成する副画素ＳＰｉｘがＸ方向に並ぶ３個の副画素ＳＰｉｘであるので、画素Ｐｉｘの数がＸ方向×Ｙ方向＝Ｍ×Ｎ個だとすると、１つの副画素アレイ９０内には、Ｍ×Ｎ×３個の副画素ＳＰｉｘが配置されていることになる。
　各副画素ＳＰｉｘは、複数（ｎ個）のメモリを含む（図１０参照）。後述する図１１から図１５を参照した説明では、ｎ＝３の場合を例とするが、本開示はこれに限定されない。ｎは、２以上の自然数であればよい。ｎ個のメモリは、副画素回路７０に設けられる。このように、副画素回路７０が配置される回路層１７Ｌには、副画素ＳＰｉｘを駆動するためのデータが記憶されるメモリ及びメモリに書き込まれるデータを出力するソース線駆動回路５が設けられる。各副画素ＳＰｉｘは、ｎ個のメモリまでのうちの選択された１個のメモリに格納されている副画素データに基づいて階調制御される。
　インタフェース回路４は、シリアル－パラレル変換回路４ａと、タイミングコントローラ４ｂと、を含む。タイミングコントローラ４ｂは、設定レジスタ４ｃを含む。シリアル－パラレル変換回路４ａには、コマンドデータＣＭＤ及び画像データＩＤが、外部回路からシリアルに供給される。インタフェース回路４は、外部からの信号に基づいてソース線駆動回路５を制御する。外部回路は、ホストＣＰＵ（Central　Processing　Unit）又はアプリケーションプロセッサが例示されるが、本開示はこれらに限定されない。
　シリアル－パラレル変換回路４ａは、供給されたコマンドデータＣＭＤをパラレルに変換して、設定レジスタ４ｃに出力する。設定レジスタ４ｃには、ソース線駆動回路５、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を制御するための値がコマンドデータＣＭＤに基づいて設定される。
　シリアル－パラレル変換回路４ａは、供給された画像データＩＤをパラレルに変換して、タイミングコントローラ４ｂに出力する。タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、画像データＩＤをソース線駆動回路５に出力する。また、タイミングコントローラ４ｂは、設定レジスタ４ｃに設定された値に基づいて、反転駆動回路７、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０を制御する。
　共通電極駆動回路６、反転駆動回路７及びメモリ選択回路８には、基準クロック信号ＣＬＫが、外部回路から静電保護回路４０、クロックバッファ８０経由で供給される。外部回路は、クロックジェネレータが例示されるが、本開示はこれに限定されない。
　表示装置にて画像を表示させるべく、各副画素ＳＰｉｘの第１メモリから第３メモリまでに副画素データを格納する必要がある。各メモリに副画素データを格納するために、ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ×Ｎ個の画素Ｐｉｘのうちの１つの行を選択するためのゲート信号を出力する。
　実施形態では、１つの行当たり、ｎ本のゲート線が配置されている。ｎ本のゲート線は、１つの行に含まれる副画素ＳＰｉｘの各々の第１メモリから第ｎメモリまでに夫々接続されている。なお、副画素ＳＰｉｘが、ゲート信号に加えて、後述する反転駆動のためにゲート信号を反転した反転ゲート信号とで動作する場合には、１つの行当たり、（２ｎ）本のゲート線が配置される。
　１つの行当たりに配置されているｎ本又は（２ｎ）本のゲート線が、ゲート線群を構成する。実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のゲート線群が配置されている。
　ゲート線駆動回路９は、タイミングコントローラ４ｂの制御下で、Ｍ行のうちの１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。
　ゲート線選択回路１０は、タイミングコントローラ４ｂの制御下で、１つの行に配置された３本のゲート線のうちの１本を選択する。これにより、ゲート線駆動回路９から出力されたゲート信号は、１つの行に配置された３本のゲート線のうちの選択された１本に、供給される。
　ソース線駆動回路５は、タイミングコントローラ４ｂの制御下で、ゲート信号によって選択されているメモリに副画素データを夫々出力する。これにより、各副画素の第１メモリ～第３メモリに順次副画素データが夫々格納される。
　表示装置１は、Ｍ行の画素Ｐｉｘを線順次走査することによって、１個のフレームデータの副画素データが各副画素ＳＰｉｘの第１メモリにされる。そして、表示装置１は、線順次走査をｎ回実行することによって、各副画素ＳＰｉｘの第１メモリから第ｎメモリにｎ個のフレームデータが格納される。かかる走査を第１列から第Ｍ列まで実施することにより、一度の線順次走査で各副画素ＳＰｉｘの第１メモリから第ｎメモリまでに副画素データを格納することができる。
　実施形態では、１つの行当たり、ｎ本のメモリ選択線が配置されている。ｎ本のメモリ選択線は、１つの行に含まれるＮ×ｎ個の副画素ＳＰｉｘの各々の第１メモリから第ｎメモリまでに夫々接続されている。なお、反転駆動が採用される場合、１つの行当たり、（２ｎ）本のメモリ選択線が配置される。
　１つの行当たりに配置されているｎ本又は（２ｎ）本のメモリ選択線が、メモリ選択線群を構成する。実施形態では、表示装置１は、Ｍ行の画素Ｐｉｘを有するので、Ｍ群のメモリ選択線群が配置されている。
　メモリ選択回路８は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、各副画素ＳＰｉｘの第１メモリから第ｎメモリまでのうちの１個を、同時に選択する。例えば、１つの副画素アレイ９０に含まれる全ての副画素ＳＰｉｘの第１メモリが同時に選択される。或いは、１つの副画素アレイ９０に含まれる全ての副画素ＳＰｉｘの第２メモリが同時に選択される。これらの例が示すように、表示装置１は、各副画素ＳＰｉｘの第１メモリから第ｎメモリまでの選択を切り替えることによって、ｎ個のメモリに格納されたｎパターンの画像のうちの１つの画像を表示させることができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘの第１メモリから第ｎメモリまでの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。このように、メモリ選択回路８は、１つの副画素ＳＰｉｘに対して複数設けられたメモリのうち１つのメモリを当該１つの副画素ＳＰｉｘの駆動に用いるよう選択する。
　図１０は、実施形態の表示装置の画素内での副画素の配置を示す図である。画素Ｐｉｘは、Ｒ（赤）の副画素ＳＰｉｘＲと、Ｇ（緑）の副画素ＳＰｉｘＧと、Ｂ（青）の副画素ＳＰｉｘＢと、を含む。副画素ＳＰｉｘＲ、ＳＰｉｘＧ及びＳＰｉｘＢは、Ｘ方向に配列されている。
　副画素ＳＰｉｘＲは、メモリブロック５０と、反転スイッチ６１と、を含む。メモリブロック５０は、第１メモリ５１から第ｎメモリ５ｎまでのｎ個のメモリを含む。反転スイッチ６１とｎ個のメモリは、例えばＹ方向に配列されている。
　ｎ個のメモリの各々は、１ビットのデータを格納するメモリセルとするが、本開示はこれに限定されるものでない。ｎ個のメモリの各々は、２ビット以上のデータを格納するメモリセルであってもよい。
　反転スイッチ６１は、反転駆動のためのスイッチとして機能し、ｎ個のメモリと、反射電極１５との間に接続されている。
　図１１は、実施形態の表示装置の回路構成を示す図である。図１１から図１５を参照した説明では、ｎ＝３を例とする。すなわち、メモリブロック５０が、第１メモリ５１、第２メモリ５２、第３メモリ５３を含む場合について例示的に説明する。図１１は、各副画素ＳＰｉｘのうちの２×２個の副画素ＳＰｉｘを示している。副画素ＳＰｉｘは、メモリブロック５０及び反転スイッチ６１に加えて、液晶ＬＱと、保持容量Ｃと、反射電極１５と、を含む。
　共通電極駆動回路６は、各副画素ＳＰｉｘに共通するコモン電位ＶＣＯＭを、基準クロック信号ＣＬＫに同期して反転させて、共通電極２３に出力する。共通電極駆動回路６は、基準クロック信号ＣＬＫを共通電極２３にそのままコモン電位ＶＣＯＭとして出力してもよいし、電流駆動能力を増幅するバッファ回路を介して共通電極２３にコモン電位ＶＣＯＭとして出力してもよい。
　ゲート線駆動回路９は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ４に基づいて、Ｍ行のうちの１つの行を選択するためのゲート信号を、Ｍ個の出力端子から順次出力する。
　ゲート線駆動回路９は、制御信号Ｓｉｇ４（スキャン開始信号及びクロックパルス信号）に基づいて、ゲート信号をＭ個の出力端子から順次出力するスキャナ回路であってもよい。或いは、ゲート線駆動回路９は、符号化された制御信号Ｓｉｇ４を復号化し、該制御信号Ｓｉｇ４で指定された出力端子にゲート信号を出力するデコーダ回路であってもよい。
　ゲート線選択回路１０は、Ｍ行の画素Ｐｉｘに対応して、Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・を含む。Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ５によって共通に制御される。
　第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・が配置されている。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、当該行の第１メモリ５１に接続された第１ゲート線ＧＣＬ１と、第２メモリ５２に接続された第２ゲート線ＧＣＬ２と、第３メモリ５３に接続された第３ゲート線ＧＣＬ３と、を含む。Ｍ群のゲート線群ＧＬ１、ＧＬ２、・・・の各々は、副画素アレイ９０内において、Ｘ方向に沿う。
　Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・の各々は、制御信号Ｓｉｇ５に応じて接続対象とするゲート線を切り替える。例えば、制御信号Ｓｉｇ５が第１ゲート線ＧＣＬ１を選択するための値の場合には、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ１と、を接続する。この場合、ゲート信号が、各副画素ＳＰｉｘの第１メモリ５１に供給される。このように、制御信号Ｓｉｇ５に応じて、Ｍ個のスイッチＳＷ４＿１、ＳＷ４＿２、・・・の各々が、第１ゲート線ＧＣＬ１、第２ゲート線ＧＣＬ２又は第３ゲート線ＧＣＬ３のいずれかと、ゲート線駆動回路９の出力端子とを接続する。ゲート信号は、ゲート線駆動回路９の出力端子と接続されたメモリに供給される。
　第１パネル２上には、Ｎ×３列の副画素ＳＰｉｘに対応して、Ｎ×３本のソース線ＳＧＬ１、ＳＧＬ２、・・・が配置されている。各ソース線ＳＧＬ１、ＳＧＬ２、・・・の各々は、副画素アレイ９０内において、Ｙ方向に沿う。ソース線駆動回路５は、ゲート信号によって選択されている各副画素ＳＰｉｘの３個のメモリに対して、ソース線ＳＧＬ１、ＳＧＬ２、・・・を介して、副画素データを夫々出力する。
　ゲート信号が供給された行の副画素ＳＰｉｘは、ゲート信号が供給されたゲート線ＧＣＬに応じて、ソース線ＳＧＬに供給されている副画素データを、第１メモリ５１から第３メモリ５３までのうちの１つのメモリに格納する。
　メモリ選択回路８は、スイッチＳＷ２と、ラッチ７１と、スイッチＳＷ３と、を含む。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ２によって制御される。
　画像を表示する場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、第２メモリ５２及び第３メモリ５３のうちのいずれかから画像データを読み出す場合について説明する。この場合には、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給される。
　画像を表示しない場合、つまり、Ｍ×Ｎ×３個の第１メモリ５１、Ｍ×Ｎ×３個の第２メモリ５２及びＭ×Ｎ×３個の第３メモリ５３のうちのいずれからも画像データを読み出さない場合について説明する。この場合には、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２をスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、基準クロック信号ＣＬＫがラッチ７１に供給されない。
　ラッチ７１は、スイッチＳＷ２がオン状態で基準クロック信号ＣＬＫが供給される場合には、基準クロック信号ＣＬＫのハイレベルを基準クロック信号ＣＬＫの１周期保持する。ラッチ７１は、スイッチＳＷ２がオフ状態で基準クロック信号ＣＬＫが供給されない場合には、ハイレベルを保持する。
　第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・が配置されている。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、当該行の第１メモリ５１に接続された第１メモリ選択線ＳＥＬ１と、第２メモリ５２に接続された第２メモリ選択線ＳＥＬ２と、第３メモリ５３に接続された第３メモリ選択線ＳＥＬ３と、を含む。Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々は、副画素アレイ９０内において、Ｘ方向に沿う。
　スイッチＳＷ３は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ３によって制御される。スイッチＳＷ３は、例えば制御信号Ｓｉｇ３が第１メモリ選択線ＳＥＬ１を選択するための値の場合には、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１と、を接続する。このように、制御信号Ｓｉｇ３に応じて、ラッチ７１の出力端子と、第１メモリ選択線ＳＥＬ１、第２メモリ選択線ＳＥＬ２又は第３メモリ選択線ＳＥＬ３とが接続される。
　各副画素ＳＰｉｘは、メモリ選択信号が供給されたメモリ選択線ＳＥＬに応じて、第１メモリ５１から第３メモリ５３までのうちの１つのメモリに格納されている副画素データに基づいて、液晶層を変調する。このように、副画素ＳＰｉｘの階調制御が行われる。その結果、表示面に画像（フレーム）が表示される。
　第１パネル２上には、Ｍ行の画素Ｐｉｘに対応して、Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・が配置されている。Ｍ本の表示信号線ＦＲＰ１、ＦＲＰ２、・・・の各々は、副画素アレイ９０内において、Ｘ方向に延在している。なお、反転駆動が採用される場合、１つの行当たり、表示信号線ＦＲＰ及び第２表示信号線ｘＦＲＰが設けられる。例えば、入力端子が表示信号線ＦＲＰに電気的に接続され、出力端子が第２表示信号線ｘＦＲＰに電気的に接続されたインバータ回路を設けることで、反転表示信号を第２表示信号線ｘＦＲＰに供給することが可能である。表示信号線ＦＲＰには、コモン電位ＶＣＯＭと同相の信号が供給される。第２表示信号線ｘＦＲＰには、コモン電位ＶＣＯＭと位相差πとなる電位（ｘＶＣＯＭ）が供給される。
　反転駆動回路７は、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。スイッチＳＷ１は、制御信号Ｓｉｇ１が第１の値の場合には、基準クロック信号ＣＬＫを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。スイッチＳＷ１は、制御信号Ｓｉｇ１が第２の値の場合には、基準電位（接地電位）ＧＮＤを各表示信号線ＦＲＰ１、ＦＲＰ２、・・・に供給する。
　図１２は、実施形態の表示装置の副画素の回路構成を示す図である。図１２では、１個の副画素ＳＰｉｘを示している。副画素ＳＰｉｘは、メモリブロック５０を含む。メモリブロック５０は、第１メモリ５１と、第２メモリ５２と、第３メモリ５３と、スイッチＧｓｗ１からＧｓｗ３までと、スイッチＭｓｗ１からＭｓｗ３までと、を含む。
　スイッチＧｓｗ１の制御入力端子は、第１ゲート線ＧＣＬ１に接続されている。スイッチＧｓｗ１は、第１ゲート線ＧＣＬ１にハイレベルのゲート信号が供給されたらオン状態になり、ソース線ＳＧＬ１と、第１メモリ５１の入力端子と、の間を接続する。これにより、第１メモリ５１に、ソース線ＳＧＬ１に供給される副画素データが格納される。以上、スイッチＧｓｗ１と第１ゲート線ＧＣＬ１と第１メモリ５１との関係について説明したが、スイッチＧｓｗ２と第２ゲート線ＧＣＬ２と第２メモリ５２との関係及びスイッチＧｓｗ３と第３ゲート線ＧＣＬ３と第３メモリ５３との関係についても同様である。
　スイッチＧｓｗ１からＧｓｗ３までがハイレベルのゲート信号で動作する場合には、図１２に示すように、ゲート線群ＧＬ１は、第１ゲート線ＧＣＬ１から第３ゲート線ＧＣＬ２までを含む。ハイレベルのゲート信号で動作するスイッチは、Ｎチャネルトランジスタが例示されるが、本開示はこれに限定されない。
　スイッチＭｓｗ１の制御入力端子は、第１メモリ選択線ＳＥＬ１に接続されている。スイッチＭｓｗ１は、第１メモリ選択線ＳＥＬ１にハイレベルのメモリ選択信号が供給されたらオン状態になり、第１メモリ５１の出力端子と、反転スイッチ６１の入力端子と、の間を接続する。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。以上、スイッチＭｓｗ１と第１メモリ選択線ＳＥＬ１と第１メモリ５１との関係について説明したが、スイッチＭｓｗ２と第２メモリ選択線ＳＥＬ２と第２メモリ５２との関係及びスイッチＭｓｗ３と第３メモリ選択線ＳＥＬ３と第３メモリ５３との関係についても同様である。
　次に、副画素ＳＰｉｘの反転駆動について説明する。液晶表示装置の画面の焼き付きを抑制するための駆動方式として、コモン反転、カラム反転、ライン反転、ドット反転、フレーム反転などの駆動方式が知られている。
　表示装置１は、上記の各駆動方式のいずれを採用することも可能である。実施形態では、表示装置１は、コモン反転駆動方式を採用する。表示装置１がコモン反転駆動方式を採用するので、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して、共通電極の電位（コモン電位）を反転する。反転駆動回路７は、タイミングコントローラ４ｂの制御下で、基準クロック信号ＣＬＫに同期して、反射電極の電位を反転させる。これにより、表示装置１は、コモン反転駆動方式を実現することができる。実施形態では、表示装置１は、液晶に電圧が印加されていない場合に黒色を表示し、液晶に電圧が印加されている場合に白色を表示する、いわゆるノーマリーブラック液晶表示装置とする。ノーマリーブラック液晶表示装置では、反射電極の電位とコモン電位とが同相の場合には、黒色が表示され、反射電極の電位とコモン電位とが異相の場合には、白色が表示される。
　反転スイッチ６１は、反転駆動回路７から供給される、基準クロック信号ＣＬＫに同期して反転する表示信号に基づいて、ｎ個のメモリのうちの選択された１個のメモリから出力される副画素データを一定周期毎に反転して、反射電極１５に出力する。表示信号が反転する周期は、例えば、共通電極２３の電位（コモン電位）が反転する周期と同じである。分周回路等を用いて基準クロック信号ＣＬＫから複数種類の周期を有する信号を生成して表示信号が反転する周期とコモン電位が反転する周期とを別個の周期とするようにしてもよい。
　図１３は、実施形態の表示装置の副画素のメモリの回路構成を示す図である。図１３は、第１メモリ５１の回路構成を示す図である。なお、第２メモリ５２及び第３メモリ５３の回路構成は、第１メモリ５１の回路構成と同様であるので、図示及び説明を省略する。
　第１メモリ５１は、インバータ回路８１と、インバータ回路８１に逆方向に並列接続されたインバータ回路８２と、を含むＳＲＡＭ（Static　Random　Access　Memory）セル構造を有する。インバータ回路８１の入力端子及びインバータ回路８２の出力端子が、ノードＮ１を構成し、インバータ回路８１の出力端子及びインバータ回路８２の入力端子が、ノードＮ２を構成する。インバータ回路８１及び８２は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して、動作する。
　また、メモリブロック５０は、ソース線ＳＧＬ１と、ゲート線ＧＣＬ１と、選択信号線ＳＥＬ１と、高電位側の電源供給線ＶＤＤに加えて、ゲート線ｘＧＣＬ１と、選択信号線ｘＳＥＬ１と、低電位側の電源供給線ＶＳＳと接続されている。
　ノードＮ１は、スイッチＧｓｗ１の出力端子に接続されている。図１３では、スイッチＧｓｗ１として、トランスファーゲートが用いられている例を示している。スイッチＧｓｗ１の一方の制御入力端子は、ゲート線ＧＣＬ１に接続されている。スイッチＧｓｗ１の他方の制御入力端子は、ゲート線ｘＧＣＬ１に接続されている。ゲート線ｘＧＣＬ１には、ゲート線ＧＣＬ１に供給されるゲート信号を反転した、反転ゲート信号が供給される。
　スイッチＧｓｗ１からＧｓｗ３までが、ゲート信号に加えて、反転駆動のためにゲート信号を反転した反転ゲート信号とで動作する場合には、ゲート線群ＧＬ１は、さらに、反転ゲート信号が供給される第４ゲート線ｘＧＣＬ１から第６ゲート線ｘＧＣＬ３までをさらに含む。ゲート信号と、反転ゲート信号と、で動作するスイッチは、トランスファーゲートが例示されるが、本開示はこれに限定されない。
　入力端子が第１ゲート線ＧＣＬ１に接続され、出力端子が第４ゲート線ｘＧＣＬ１に接続されたインバータ回路を設けることで、反転ゲート信号を第４ゲート線ｘＧＣＬａに供給することが可能である。第２ゲート線ＧＣＬ２と第５ゲート線ｘＧＣＬ２及び第３ゲート線ＧＣＬ３と第６ゲート線ｘＧＣＬ３についても同様である。
　スイッチＧｓｗ１の入力端子は、ソース線ＳＧＬ１に接続されている。スイッチＧｓｗ１の出力端子は、ノードＮ１に接続されている。スイッチＧｓｗ１は、ゲート線ＧＣＬ１に供給されるゲート信号がハイレベル且つゲート線ｘＧＣＬ１に供給される反転ゲート信号がローレベルになると、接続状態になり、ソース線ＳＧＬ１と、ノードＮ１との間を接続する。これにより、ソース線ＳＧＬ１に供給される副画素データが、第１メモリ５１に格納される。
　ノードＮ２は、スイッチＭｓｗ１の入力端子に接続されている。図１３では、スイッチＭｓｗ１として、トランスファーゲートが用いられている例を示している。スイッチＭｓｗ１の一方の制御入力端子は、選択信号線ＳＥＬ１に接続されている。スイッチＭｓｗ１の他方の制御入力端子は、選択信号線ｘＳＥＬ１に接続されている。選択信号線ｘＳＥＬ１には、選択信号線ＳＥＬ１に供給される信号の電位を反転した電位が供給される。例えば、入力端子が第１メモリ選択線ＳＥＬ１に接続され、出力端子が第４メモリ選択線ｘＳＥＬ１に接続されたインバータ回路を設けることで、反転メモリ選択信号を第４メモリ選択線ｘＳＥＬ１に供給することが可能である。第２メモリ選択線ＳＥＬ２と第５メモリ選択線ｘＳＥＬ５及び第３メモリ選択線ＳＥＬ３と第６メモリ選択線ｘＳＥＬ６についても同様である。
　スイッチＭｓｗ１の入力端子は、ノードＮ２に接続されている。スイッチＭｓｗ１の出力端子は、ノードＮ３に接続されている。ノードＮ３は、第１メモリ５１の出力ノードであり、反転スイッチ６１に接続されている。スイッチＭｓｗ１は、選択信号線ＳＥＬ１に供給される信号の電位がハイレベル且つ選択信号線ｘＳＥＬ１に供給される信号の電位がローレベルになると、接続状態になる。これにより、ノードＮ２が、スイッチＭｓｗ１及びノードＮ３を経由して、反転スイッチ６１の入力端子に接続される。これにより、第１メモリ５１に格納されている副画素データが、反転スイッチ６１に供給される。なお、スイッチＧｓｗ１及びスイッチＭｓｗ１の両方が非接続状態の場合には、副画素データが、インバータ回路８１及び８２で構成されるループを循環する。従って、第１メモリ５１は、副画素データを保持し続ける。
　なお、実施形態では、第１メモリ５１がＳＲＡＭである場合を例に挙げて説明したが、本開示はこれに限定されない。第１メモリ５１は、例えばＤＲＡＭ（Dynamic　Random　Access　Memory）であってもよい。
　図１４は、実施形態の表示装置の副画素の反転スイッチの回路構成を示す図である。反転スイッチ６１は、インバータ回路９１と、Ｎチャネルトランジスタ９２及び９５と、Ｐチャネルトランジスタ９３及び９４と、を含む。
　インバータ回路９１の入力端子、Ｐチャネルトランジスタ９４のゲート端子及びＮチャネルトランジスタ９５のゲート端子は、ノードＮ４に接続されている。ノードＮ４は、反転スイッチ６１の入力ノードであり、ノードＮ３に接続されている。ノードＮ４には、ノードＮ３から副画素データが供給される。インバータ回路９１は、高電位側の電源供給線ＶＤＤ及び低電位側の電源供給線ＶＳＳから供給される電力を使用して動作する。
　Ｎチャネルトランジスタ９２は、ソース及びドレインのうちの一方が信号線ｘＦＲＰ１に接続されている。Ｐチャネルトランジスタ９３は、ソース及びドレインのうちの一方が信号線ＦＲＰ１に接続されている。Ｐチャネルトランジスタ９４は、ソース及びドレインのうちの一方が信号線ｘＦＲＰ１に接続されている。Ｎチャネルトランジスタ９５は、ソース及びドレインのうちの一方が信号線ＦＲＰ１に接続されている。Ｎチャネルトランジスタ９２、Ｐチャネルトランジスタ９３、Ｐチャネルトランジスタ９４及びＮチャネルトランジスタ９５は、他方がノードＮ５に接続されている。
　ノードＮ５は、反転スイッチ６１の出力ノードであり、反射電極１５に接続されている。ノードＮ３から供給される副画素データがハイレベルである場合には、インバータ回路９１の出力信号は、ローレベルになる。インバータ回路９１の出力信号がローレベルであると、Ｎチャネルトランジスタ９２は非接続状態になり、Ｐチャネルトランジスタ９３は接続状態になる。
　また、ノードＮ３から供給される副画素データがハイレベルである場合には、Ｐチャネルトランジスタ９４は非接続状態になり、Ｎチャネルトランジスタ９５は接続状態になる。従って、ノードＮ３から供給される副画素データがハイレベルである場合には、信号線ＦＲＰ１に供給される表示信号が、Ｐチャネルトランジスタ９３及びＮチャネルトランジスタ９５を介して、反射電極１５に供給される。
　信号線ＦＲＰ１に供給される表示信号及び共通電極２３に供給されるコモン電位ＶＣＯＭは、例えば基準クロック信号ＣＬＫに同期して反転する。表示信号とコモン電位ＶＣＯＭとが同相である場合、液晶ＬＱは、電圧が印加されないので、分子の方向が変化しない。これにより、副画素は、黒表示（反射光を透過させない状態。反射光がカラーフィルタを透過せず、色が表示されない状態）となる。
　ノードＮ３から供給される副画素データがローレベルである場合には、インバータ回路９１の出力信号は、ハイレベルになる。インバータ回路９１の出力信号がハイレベルであると、Ｎチャネルトランジスタ９２は接続状態になり、Ｐチャネルトランジスタ９３は非接続状態になる。
　また、ノードＮ３から供給される副画素データがローレベルである場合には、Ｐチャネルトランジスタ９４は接続状態になり、Ｎチャネルトランジスタ９５は非接続状態になる。従って、ノードＮ３から供給される副画素データがローレベルである場合には、信号線ｘＦＲＰ１に供給される反転表示信号が、Ｎチャネルトランジスタ９２及びＰチャネルトランジスタ９４を介して、反射電極１５に供給される。
　信号線ｘＦＲＰ１に供給される反転表示信号は、基準クロック信号ＣＬＫに同期して反転する。表示信号とコモン電位ＶＣＯＭとが異相である場合、液晶ＬＱは、電圧が印加されるので、分子の方向が変化する。これにより、副画素は、白表示（反射光を透過させる状態。反射光がカラーフィルタを透過して色が表示される状態）となる。
　基準クロック信号ＣＬＫは、反転駆動回路７に入力される。反転駆動回路７は、図１１に示すように、スイッチＳＷ１を含む。スイッチＳＷ１は、タイミングコントローラ４ｂから供給される制御信号Ｓｉｇ１によって制御される。反転駆動回路７は、基準クロック信号ＣＬＫを増幅する増幅回路等の構成を含む。反転駆動回路７は、基準クロック信号ＣＬＫを増幅した信号を表示信号線ＦＲＰに供給する。
　図１５は、実施形態の表示装置の動作タイミングを示すタイミング図である。図１５の全体にわたって、共通電極駆動回路６は、基準クロック信号ＣＬＫに同期して反転するコモン電位を、共通電極２３に供給する。
　タイミングｔ０からタイミングｔ３までは、１つの行のＮ×３個の副画素ＳＰｉｘの各々に含まれる第１メモリ５１から第３メモリ５３までへの副画素データの書き込み期間である。
　タイミングｔ０において、タイミングコントローラ４ｂは、第１ゲート線ＧＣＬ１を選択するための値の制御信号Ｓｉｇ５を、ゲート線選択回路１０内のスイッチＳＷ４に出力する。スイッチＳＷ４は、ゲート線駆動回路９の出力端子と、第１ゲート線ＧＣＬ１と、を接続する。ゲート線駆動回路９は、ゲート信号を各行の第１ゲート線ＧＣＬ１に出力する。第１ゲート線ＧＣＬ１にハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第１メモリ５１が、副画素データの書き込み先として選択される。
　また、タイミングｔ０において、ソース線駆動回路５は、「Ａ」という画像（フレーム）を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第１メモリ５１には、「Ａ」という画像を表示するための副画素データが、夫々書き込まれる。また、タイミングｔ０から次のタイミング（タイミングｔ１）にわたって、かかる動作が第１行から第Ｍ行まで線順次により実施される。これにより、全副画素ＳＰｉｘの第１メモリには、画像「Ａ」を形成するための信号が書き込まれ、保存される。
　タイミングｔ１，ｔ２においても、タイミングｔ０と同様の処理が行われる。ただし、タイミングｔ１の場合、上述のタイミングｔ０における第１ゲート線ＧＣＬ１、第１メモリ５１及び「Ａ」を第２ゲート線ＧＣＬ２、第２メモリ５２及び「Ｂ」に読み替える。また、タイミングｔ２の場合、上述のタイミングｔ０における第１ゲート線ＧＣＬ１、第１メモリ５１及び「Ａ」を第３ゲート線ＧＣＬ３、第３メモリ５３及び「Ｃ」に読み替える。
　タイミングｔ４からタイミングｔ１０までは、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。
　タイミングｔ４において、タイミングコントローラ４ｂは、第１の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第１の値の制御信号Ｓｉｇ２に基づいて、オン状態になる。これにより、基準クロック信号ＣＬＫが、ラッチ７１に供給される。
　また、タイミングｔ４において、タイミングコントローラ４ｂは、第１メモリ選択線ＳＥＬ１を選択するための値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１と、を接続する。これにより、メモリ選択信号が、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１に供給される。
　各々の第１メモリ選択線ＳＥＬ１に接続されている各第１メモリ５１は、「Ａ」という画像を表示するための副画素データを、反転スイッチ６１に出力する。これにより、タイミングｔ４において、表示装置１は、「Ａ」という画像を表示する。
　タイミングｔ５，ｔ６においても、タイミングｔ４と同様の処理が行われる。ただし、タイミングｔ５の場合、上述のタイミングｔ４における第１メモリ選択線ＳＥＬ１、第１メモリ５１及び「Ａ」を第２メモリ選択線ＳＥＬ２、第２メモリ５２及び「Ｂ」に読み替える。また、タイミングｔ２の場合、上述のタイミングｔ０における第１メモリ選択線ＳＥＬ１、第１メモリ５１及び「Ａ」を第３メモリ選択線ＳＥＬ３、第３メモリ５３及び「Ｃ」に読み替える。タイミングｔ７からタイミングｔ９までの各部の動作は、タイミングｔ４からタイミングｔ６までの各部の動作と同様である。
　上記したように、表示装置１は、タイミングｔ４からタイミングｔ１０までの期間において、「Ａ」、「Ｂ」及び「Ｃ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）を行うことができる。
　タイミングｔ１０からタイミングｔ１２までは、「Ａ」という画像を表示する静止画表示期間である。
　タイミングｔ１０において、タイミングコントローラ４ｂは、第２の値の制御信号Ｓｉｇ２を、メモリ選択回路８内のスイッチＳＷ２に出力する。スイッチＳＷ２は、タイミングコントローラ４ｂから供給される第２の値の制御信号Ｓｉｇ２に基づいて、オフ状態になる。これにより、基準クロック信号ＣＬＫが、ラッチ７１に供給されない。ラッチ７１は、ハイレベルを保持する。
　また、タイミングｔ１０において、タイミングコントローラ４ｂは、第１メモリ選択線ＳＥＬ１を選択するための値の制御信号Ｓｉｇ３を、メモリ選択回路８内のスイッチＳＷ３に出力する。スイッチＳＷ３は、ラッチ７１の出力端子と、Ｍ群のメモリ選択線群ＳＬ１、ＳＬ２、・・・の各々の第１メモリ選択線ＳＥＬ１と、を接続する。上記と同様の駆動により、タイミングｔ１０からタイミングｔ１２までにおいて、表示装置１は、「Ａ」という画像を静止画表示する。
　なお、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ１１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像（フレーム）を表示するための副画素データを書き込むことができる。
　タイミングｔ１１において、タイミングコントローラ４ｂは、第２ゲート線ＧＣＬ２を選択するための値の制御信号Ｓｉｇ５を、ゲート線選択回路１０内のスイッチＳＷ４に出力する。スイッチＳＷ４は、ゲート線駆動回路９の出力端子と、第２ゲート線ＧＣＬ２と、を接続する。ゲート線駆動回路９は、ゲート信号を、各行の第２ゲート線ＧＣＬ２に出力する。第２ゲート線ＧＣＬ２にハイレベルのゲート信号が供給されると、当該行に属する副画素ＳＰｉｘの各々の第２メモリ５２が、副画素データの書き込み先として選択される。
　また、タイミングｔ１１において、ソース線駆動回路５は、「Ｘ」という画像を表示するための副画素データを、ソース線ＳＧＬに出力する。これにより、各行に属する副画素ＳＰｉｘの各々の第２メモリ５２には、「Ｘ」という画像を表示するための副画素データが、夫々書き込まれる。
　なお、図１５では、「Ａ」という画像を静止画表示している静止画表示期間内のタイミングｔ１１において、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込む場合について説明した。しかしながら、例えば、アニメーション表示（動画像表示）期間内の、「Ｃ」及び「Ａ」という画像をアニメーション表示（動画像表示）しているタイミングｔ６からタイミングｔ８までにおいて、各副画素ＳＰｉｘに含まれる第２メモリ５２に、「Ｘ」という画像を表示するための副画素データを書き込むことも可能である。
　タイミングｔ１２以降は、「Ｘ」、「Ｃ」及び「Ａ」という３つの画像（３つのフレーム）を順次切り替えて表示するアニメーション表示（動画像表示）期間である。タイミングｔ１２以降については、「Ｂ」が「Ｘ」に置換される点を除いて、タイミングｔ５，ｔ６，ｔ４と同様である。
　次に、１つの副画素ＳＰｉｘに含まれるメモリの数に関する説明を行う。実施形態において、例えばｎ＝２０、すなわち、１つの副画素ＳＰｉｘに含まれるメモリの数が２０であった場合について説明する。この場合、動画像の表示等のために使用したいメモリの数を２０以下の範囲内で任意に決定することができるようになる。また、使用したいメモリの数が２０に満たない用途において、一部のメモリを意図的に不使用にすることができる余裕が生じる。
　一例として、ｎ＝２０であり、且つ、使用したいメモリの数が１０である場合を想定する。この場合、１つの副画素ＳＰｉｘに含まれる２０のメモリの一部（１０未満）が使用に適さない何らかの不具合を生じたとしても、当該一部のメモリを除くメモリで十分に使用したいメモリの数を確保することができる。すなわち、１つの副画素ＳＰｉｘに含まれるメモリの数をより多くすることで、冗長性を持たせることができる。
　なお、１つの副画素ＳＰｉｘに含まれる複数のメモリのうちどのメモリを使用し、どのメモリを使用しないかは、例えば制御信号Ｓｉｇ５によって副画素アレイ９０のグループ単位で制御するようにしてもよいし、各副画素ＳＰｉｘ行に対応するスイッチＳＷ４毎に個別の制御信号Ｓｉｇ５を供給するようにして副画素ＳＰｉｘ行単位で制御可能としてもよい。また、ソース線駆動回路５やゲート線選択回路１０の接続を各副画素ＳＰｉｘ毎に独立制御する機能を搭載することで、使用するメモリを副画素ＳＰｉｘ毎に設定可能にしてもよい。これらの場合、使用するメモリの設定は、例えば、表示装置１の検査結果情報を元に、制御信号Ｓｉｇ５を含む各種の設定に関する情報を含むコマンドデータＣＭＤを表示装置１に出力するためのパネル駆動プログラムに当該検査結果情報をフィードバックする等の方法により実現することができる。
　以上、実施形態によれば、副画素アレイ９０を複数グループ設けてグループ単位で分割配置し、グループ毎にソース線駆動回路５を第１パネル２の回路層１７Ｌの内側に配置することで、１つのソース線駆動回路５から全てのグループの副画素ＳＰｉｘに対して信号線を延出する場合に比して、ソース線駆動回路５－副画素ＳＰｉｘ間のソース線ＳＧＬの長さをより短くすることができる。すなわち、実施形態によれば、副画素データをソース線ＳＧＬ経由で伝送する際の負荷をより低減することができる。これによって、ソース線ＳＧＬが有する電気抵抗に基づいてソース線駆動回路５に求められる信号の出力電圧の高さに関する要件をより低くすることができる。このため、副画素データをより安定してメモリブロック５０に書き込むことができる。また、信号の出力電圧が相対的に低くてもよいということは、同一の出力電圧による安定動作のマージンが向上することでもある。このため、万が一ソース線ＳＧＬにおいて若干のリークが生じたとしても副画素データの書き込みを無事に行うことが可能になる。従って、第１パネル２におけるソース線ＳＧＬの精度要求をより緩和することができることから、表示装置１の歩留りをより向上させることができる。
　また、一般的に配線を細くすると配線の電気抵抗が上がることが知られている。一方、実施形態のようにソース線ＳＧＬの長さを相対的に短くすることができるということは、単位距離あたりのソース線ＳＧＬの抵抗が若干高まっても副画素データの書き込みを行うことができるということである。従って、１つのソース線駆動回路５から全てのグループの副画素ＳＰｉｘに対して信号線を延出する場合に比して、ソース線ＳＧＬをより細くすることができる。従って、ソース線ＳＧＬ同士の間隔をより大きく確保することができるようになる。これによって、ソース線ＳＧＬ同士の間に異物等が混入することによるショートの発生をより抑制しやすくなる。すなわち、第１パネル２におけるソース線ＳＧＬの精度要求をより緩和することができることから、表示装置１の歩留りをより向上させることができる。また、精度要求をより緩和することができることから、表示装置１の設計がより容易になる。
　また、副画素データをソース線ＳＧＬ経由で伝送する際の負荷をより低減することができるということは、表示装置１の大型化によるソース線駆動回路５－副画素ＳＰｉｘ間のソース線ＳＧＬの長大化に対する耐性がより大きくなるということである。従って、表示装置１の大型化が容易になる。
　以上、副画素アレイ９０を複数グループ設けてグループ単位で分割配置し、グループ毎にソース線駆動回路５を第１パネル２の回路層１７Ｌの内側に配置することによる負荷の低減によるメリットについて説明したが、これはグループ毎にゲート線選択回路１０を第１パネル２の回路層１７Ｌの内側に配置することについても同様である。すなわち、実施形態によれば、１つのゲート線選択回路１０から全てのグループの副画素ＳＰｉｘに対して信号線を延出する場合に比して、ゲート線選択回路１０－副画素ＳＰｉｘ間のゲート線ＧＣＬの長さをより短くすることができる。このため、ゲート線選択回路１０及びゲート線ＧＣＬについても、ソース線駆動回路５及びソース線ＳＧＬに関するメリットと同様のメリットを得ることができる。
　また、回路層１７Ｌが表示面１ａ側から見て電極層１５Ｌに覆われている。このため、表示面１ａに回路を配置するための領域を露出させず、表示面１ａを反射電極１５による画像の表示領域として占有することができる。このため、複数の表示装置１を並べた場合に表示装置１同士の間に回路のための額縁領域が介在するような「画像の隙間」が生じることを抑制することができる。従って、複数の表示装置１の組み合わせによるより大きな画像の表示領域の実現がより容易になる。
　また、２つのグループで共有されるインタフェース回路４が当該２つのグループのソース線駆動回路５の間に位置することで、２つのグループのソース線駆動回路５の各々とインタフェース回路４との間の信号伝送経路長の差をより近似させやすくなる。このため、２つのグループのソース線駆動回路５の同期制御がより容易になる。
（変形例）
　次に、実施形態の変形例について、図１６、図１７を参照して順次説明する。変形例の説明において、実施形態と同様の機能を有する構成については、同じ符号を付して説明を省略する。
（変形例１）
　図１６は、変形例１の表示装置１００が備える回路構成例を示す模式図である。図１６では、Ｘ方向に４つの副画素アレイ９０が設けられた表示装置１Ａを例示している。変形例においても、実施形態と同様、副画素アレイ９０は、個別のソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９及びゲート線選択回路１０とグループを構成している。例えば、ソース線駆動回路５ｇと、メモリ選択回路８ｇと、ゲート線駆動回路９ｇと、ゲート線選択回路１０ｇと、副画素アレイ９０ｇが１つのグループを構成する。他の小文字アルファベット（ｈ，ｉ，ｊ）が末尾に付されたソース線駆動回路５、メモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０及び副画素アレイ９０についても同様であり、符号の末尾を置換することで読み替え可能である。
　また、図１６では、Ｘ方向に３つのインタフェース回路４、反転駆動回路７が設けられた表示装置１Ａを例示している。図１６では、３つのインタフェース回路４、反転駆動回路７の位置を区別する目的で、大文字アルファベット（Ｄ，Ｅ，Ｆ）を符号の末尾に付している。２つの副画素アレイ９０ｈ，９０ｉのグループは、インタフェース回路４Ｅ及び反転駆動回路７Ｅを共有する。インタフェース回路４Ｄ及び反転駆動回路７Ｄは、副画素アレイ９０ｇと同一のグループである。インタフェース回路４Ｆ及び反転駆動回路７Ｆは、副画素アレイ９０ｊと同一のグループである。回路層１７Ｌにおけるこれらの構成は、フレキシブルプリント基板ＦＰＣＤの反対側からＹ方向に沿って、副画素アレイ９０ｇ、ソース線駆動回路５ｇ、インタフェース回路４Ｄ、副画素アレイ９０ｈ、ソース線駆動回路５ｈ、インタフェース回路４Ｅ、ソース線駆動回路５ｉ、副画素アレイ９０ｉ、インタフェース回路４Ｆ、ソース線駆動回路５ｊ、副画素アレイ９０ｊの順に配置されている。
　静電保護回路２０Ｄ及び静電保護回路４０ＤのＹ方向の位置は、副画素アレイ９０ｊとフレキシブルプリント基板ＦＰＣＤとの間である。４つの副画素アレイ９０ｇ，９０ｈ，９０ｉ，９０ｊのグループは、静電保護回路２０Ｄ、静電保護回路４０Ｄ及びクロックバッファ８０Ｄを共有する。
　変形例１における各グループの副画素アレイ９０とメモリ選択回路８、ゲート線駆動回路９、ゲート線選択回路１０との位置関係は、実施形態と同様である。反転駆動回路７Ｄは、メモリ選択回路８ｇ、ゲート線駆動回路９ｇ及びゲート線選択回路１０ｇが並ぶ領域と、メモリ選択回路８ｈ、ゲート線駆動回路９ｈ及びゲート線選択回路１０ｈが並ぶ領域との間に位置する。反転駆動回路７Ｅ及びクロックバッファ８０Ｄは、メモリ選択回路８ｈ、ゲート線駆動回路９ｈ及びゲート線選択回路１０ｈが並ぶ領域と、メモリ選択回路８ｉ、ゲート線駆動回路９ｉ及びゲート線選択回路１０ｉが並ぶ領域との間に位置する。反転駆動回路７Ｆは、メモリ選択回路８ｉ、ゲート線駆動回路９ｉ及びゲート線選択回路１０ｉが並ぶ領域と、メモリ選択回路８ｊ、ゲート線駆動回路９ｊ及びゲート線選択回路１０ｊが並ぶ領域との間に位置する。
　変形例１によれば、Ｙ方向に３以上の副画素アレイ９０を設ける場合であっても、各副画素アレイ９０の階調制御に関する回路の動作をより確実に同期させることができる。また、Ｙ方向に３以上の副画素アレイ９０を設ける場合であっても、実施形態と同様、ソース線駆動回路５－副画素ＳＰｉｘ間のソース線ＳＧＬ及びゲート線選択回路１０－副画素ＳＰｉｘ間のゲート線ＧＣＬの長さを短くできることによるメリットを得られる。
　なお、図１６では、Ｙ方向に設けられた４つのグループのうち、２つのグループが１つのインタフェース回路４及び反転駆動回路７を共有し、他の２つのグループが個別のインタフェース回路４及び反転駆動回路７を有している例を示しているが、これは回路の具体的構成の一例であってこれに限られるものでない。例えば、１つのインタフェース回路４及び反転駆動回路７を共有する２つのグループがＹ方向に２セット設けられていてもよい。
（変形例２）
　図１７は、変形例２の回路構成の一例を示す模式図である。信号線選択回路１３０は、複数の選択線（例えば、選択線ＳＧ１，ＳＧ２，ＳＧ３）のいずれか１つに信号を出力する回路である。スイッチＳＳＷ１は、選択線ＳＧ１に出力された信号に応じて幹ソース線ＭＳＧＬと枝ソース線ＳＳＧＬ１とを接続する。スイッチＳＳＷ２は、選択線ＳＧ２に出力された信号に応じて幹ソース線ＭＳＧＬと枝ソース線ＳＳＧＬ２とを接続する。スイッチＳＳＷ３は、選択線ＳＧ３に出力された信号に応じて幹ソース線ＭＳＧＬと枝ソース線ＳＳＧＬ３とを接続する。すなわち、信号線選択回路１３０及びスイッチＳＳＷ１，ＳＳＷ２，ＳＳＷ３は、複数のサブ信号線（枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２又は枝ソース線ＳＳＧＬ３）のいずれかを幹ソース線ＭＳＧＬと接続する回路として機能する。複数のサブ信号線（枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２、枝ソース線ＳＳＧＬ３）は夫々、異なる列（Ｘ方向の位置）の副画素ＳＰｉｘが有する副画素回路７０と接続される。
　信号線選択回路１３０は、例えばソース線駆動回路５と副画素アレイ９０との間で副画素データを中継する構成として設けられる。この場合、信号線選択回路１３０は、選択線ＳＧ１，ＳＧ２，ＳＧ３のいずれか１つに信号を出力し、枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２又は枝ソース線ＳＳＧＬ３のいずれかを幹ソース線ＭＳＧＬと接続する。ソース線駆動回路５は、幹ソース線ＭＳＧＬに対して副画素データを出力する。副画素データは、幹ソース線ＭＳＧＬと接続された枝ソース線ＳＳＧＬ１、枝ソース線ＳＳＧＬ２又は枝ソース線ＳＳＧＬ３のいずれかと接続された副画素ＳＰｉｘの副画素回路７０に含まれるメモリに伝送される。このように、信号線選択回路１３０は、複数の副画素ＳＰｉｘに対して設けられた複数のメモリに個別に副画素データを伝送する複数の枝ソース線ＳＳＧＬのうち副画素データを伝送させる一部の枝ソース線ＳＳＧＬを選択する。
　信号線選択回路１３０は、複数のグループで共有されるソース線駆動回路５と副画素アレイ９０との間に介在して副画素データを中継する構成として設けられてもよい。この場合、副画素データは、いずれかのグループの副画素アレイ９０における副画素ＳＰｉｘの副画素回路７０に含まれるメモリに伝送される。
　なお、図１７及び図１７を参照した説明では、選択線及び選択線に出力される信号に応じて動作するスイッチ並びにサブ信号線の数が３である場合を一例としているが、この数は２であってもよいし、４以上であってもよい。
　変形例２によれば、１つの幹ソース線ＭＳＧＬから複数の枝ソース線ＳＳＧＬを経由して副画素データを伝送することができる。このため、１つのソース線駆動回路５から副画素データを得る全ての副画素ＳＰｉｘの列に対して直接ソース線ＳＧＬを設ける場合に比して、幹ソース線ＭＳＧＬ－枝ソース線ＳＳＧＬを経る経路を採用することで、ソース線駆動回路５から延出される配線をより少ない数の幹ソース線ＭＳＧＬにすることができる。また、１つの幹ソース線ＭＳＧＬと接続可能な複数の枝ソース線ＳＳＧＬのうち１つの枝ソース線ＳＳＧＬに副画素データを出力する際に他の枝ソース線ＳＳＧＬには信号が流れない。このため、他の枝ソース線ＳＳＧＬによる負荷がソース線駆動回路５に及ばなくなり、ソース線駆動回路５の動作をより安定させることができるようになる。
　さらに、実施形態の表示装置１では、副画素アレイ９０外に設けられるメモリ選択回路８が、各副画素ＳＰｉｘの第１メモリ５１から第ｎメモリｎまでのうちの１個を、同時に選択する。従って、表示装置１は、ｎ通りの画像（ｎフレーム）のうちの１つを表示することができる。これにより、表示装置１は、画像を一斉に変化させることができ、画像を短時間で変化させることができる。また、表示装置１は、各副画素ＳＰｉｘのｎ個のメモリの選択を順次切り替えることによって、アニメーション表示（動画像表示）を行うことができる。
　さらに、実施形態の表示装置１では、副画素データの書き込み時には、ゲート線選択回路１０が、第１メモリ５１から第ｎメモリ５ｎまでのいずれかを選択する。また、副画素データの読み出し時には、額縁領域ＧＤに配置されたメモリ選択回路８が、第１メモリ５１から第ｎメモリ５ｎまでのいずれかを選択する。従って、各画素Ｐｉｘが、メモリを切り替えるための回路を含む必要がない。これにより、表示装置１は、上記の如き効果に加えて、さらに画像表示パネルの微細化及び高精細化の要請に応えることが可能である。
　さらに、実施形態の表示装置１では、第１メモリ５１から第ｎメモリ５ｎまでのいずれか１つに格納されている副画素データに基づいて画像を表示している期間に、第１メモリ５１から第ｎメモリ５ｎまでの他のいずれか１つに、副画素データを書き込むこともできる。これにより、表示装置１は、画像を表示しながら、他の画像の副画素データを書き込むことも可能である。
（適用例）
　図１８は、実施形態等の適用例を示す図である。図１９は、図１８のＶ－Ｖ断面図である。図１８では、位置が異なる複数の表示装置１を区別する目的で符号１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆを用いているが、これらの符号が付された構成は表示装置１（又は変形例が適用された表示装置）と同様の構成である。図１８に示すように、複数の表示装置１を配列するタイリングによって、より大きな画像を表示可能な表示領域を形成することができる。また、図１９に示すように、フレキシブルプリント基板ＦＰＣをほぼ垂直に曲げて表示装置１をＹ方向にパネルを敷き詰めることでＹ方向に並ぶ表示装置１間の隙間をより小さくしたタイリングが可能になる。
　以上、本発明の好適な実施形態等を説明したが、本発明はこのような実施形態等に限定されるものではない。実施形態等で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した実施形態等の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１，１００　表示装置
　１ａ　表示面
　２　第１パネル
　３　第２パネル
　４　インタフェース回路
　５　ソース線駆動回路
　６　共通電極駆動回路
　７　反転駆動回路
　８　メモリ選択回路
　９　ゲート線駆動回路
　１０　ゲート線選択回路
　１１　第１基板
　１５　反射電極
　１５Ｌ　電極層
　１６　積層配線
　１７Ｌ　回路層
　２０，４０　静電保護回路
　２１　第２基板
　２３　共通電極
　３０　液晶層
　４１　シリアル－パラレル変換回路
　４２　タイミングコントローラ
　４３　設定レジスタ
　５０　メモリブロック
　５１　第１メモリ
　５２　第２メモリ
　５３　第３メモリ
　５ｎ　第ｎメモリ
　６１　反転スイッチ
　７０　副画素回路
　８０　クロックバッファ
　９０　副画素アレイ
　ＦＰＣ　フレキシブルプリント基板
　ＦＲＰ　表示信号線
　ＧＬ　ゲート線群
　ＧＣＬ　ゲート線
　Ｐｉｘ　画素
　ＳＰｉｘ　副画素
　ＳＬ　メモリ選択線群
　ＳＥＬ　メモリ選択線

Claims (8)

  1. 　複数の反射電極が配列された電極層と、
    　前記電極層よりも下層に設けられる回路層とを備え、
    　前記回路層は、各反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路と、外部からの信号に基づいて前記信号出力回路を制御するインタフェース回路とを備え、
    　前記複数の反射電極が複数のグループに分けられると共に、前記信号出力回路は、各グループごとに設けられ、且つ、
    　前記インタフェース回路は、隣り合う前記グループで共用されている
    表示装置。
  2. 　前記インタフェース回路は、前記隣り合うグループの前記信号出力回路の間に位置する
    　請求項１に記載の表示装置。
  3. 　複数の前記メモリに個別に前記データを伝送する複数の信号線と、これら複数の信号線のうち前記データを伝送させる一部の信号線を選択する信号線選択回路を備え、
    　前記信号線選択回路は、前記信号出力回路と前記メモリとの間に介在する
    　請求項２に記載の表示装置。
  4. 　１つの前記反射電極に対して複数設けられた前記メモリのうち１つのメモリを選択する選択回路を備え、
    　前記選択回路は、前記グループ毎に設けられ、前記回路層に配置されている
    　請求項１から３のいずれか一項に記載の表示装置。
  5. 　外部からの基準クロック信号をバッファリングして出力するクロックバッファを備え、
    　２つの前記グループの前記選択回路は、前記クロックバッファから出力された前記基準クロック信号に基づいて同期制御される
    　請求項４に記載の表示装置。
  6. 　前記回路層は、前記メモリ、前記信号出力回路及び前記インターフェース回路が前記電極層に覆われている
    請求項１から５のいずれか一項に記載の表示装置。
  7. 　複数の前記反射電極が配列された電極層と、
    　前記反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路が設けられた回路層とを備え、
    　前記複数の反射電極は、配置に応じて複数のグループのいずれかに含まれ、
    　前記信号出力回路は、前記グループに設けられ、
    　前記回路層は、前記電極層に覆われている
    表示装置。
  8. 　複数の反射電極が配列された電極層と、
    　該電極層よりも下層に設けられる回路層とを備え、
    　該回路層は、各反射電極に対応して設けられる複数のメモリと、各メモリに書き込まれるデータを出力する信号出力回路と、これら複数のメモリのいずれかを選択するメモリ選択回路とを備え、
    　前記複数の反射電極が複数のグループに分けられると共に、前記メモリ選択回路は、各グループごとに設けられると共に、少なくとも一部が同じグループのメモリ群と、当該グループに隣り合うグループのメモリ群との間に配置されている
    表示装置。
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