WO2019142638A1 - Ｔｆｔ基板 - Google Patents

Ｔｆｔ基板 Download PDF

Info

Publication number
WO2019142638A1
WO2019142638A1 PCT/JP2018/047970 JP2018047970W WO2019142638A1 WO 2019142638 A1 WO2019142638 A1 WO 2019142638A1 JP 2018047970 W JP2018047970 W JP 2018047970W WO 2019142638 A1 WO2019142638 A1 WO 2019142638A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
gate line
line
tft substrate
gcl
Prior art date
Application number
PCT/JP2018/047970
Other languages
English (en)
French (fr)
Inventor
耀博 小川
Original Assignee
株式会社ジャパンディスプレイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社ジャパンディスプレイ filed Critical 株式会社ジャパンディスプレイ
Publication of WO2019142638A1 publication Critical patent/WO2019142638A1/ja
Priority to US16/930,744 priority Critical patent/US11171241B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/165—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field
    • G02F1/166—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect
    • G02F1/167—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on translational movement of particles in a fluid under the influence of an applied field characterised by the electro-optical or magneto-optical effect by electrophoresis
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO

Definitions

  • the present invention relates to a TFT (Thin Film Transistor) substrate.
  • an electrophoretic display (EPD) used in electronic paper has a memory property of holding a potential at the time of image rewriting. If the EPD is rewritten once for each frame, the potential at the time of rewriting is held until the rewriting is performed in the next frame. Therefore, the EPD can be driven with low power consumption.
  • a technology for reducing power consumption by disclosing a pixel transistor of an EPD in a CMOS (complementary MOS) configuration in which a P-channel transistor and an N-channel transistor are combined is disclosed (for example, Patent Document 1) .
  • the present invention has been made in view of the above, and it is an object of the present invention to provide a TFT substrate in which the reliability can be improved.
  • the TFT substrate includes a first gate line and a second gate line extending in a first direction, a signal line intersecting the first gate line and the second gate line in a plan view, and the signal.
  • the second gate line is located between the first straight portion and the second straight portion, and the first contact hole of the planarization film connecting the drain electrode and the pixel electrode in plan view is Located between the first gate line and the second gate line .
  • a TFT substrate includes a first gate line, a second gate line parallel to the first gate line, and a signal line intersecting the first gate line and the second gate line in a plan view. And a semiconductor film which intersects the first gate line and the second gate line in plan view and is connected to the signal line, the semiconductor film being a first straight portion parallel to the first gate line, and A second linear portion parallel to the second gate line and a third linear portion parallel to the signal line are provided, and the third linear portion connects the first linear portion and the second linear portion.
  • FIG. 1 is a block diagram showing an example of the configuration of the display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a configuration example of one pixel in the TFT substrate according to the first embodiment.
  • FIG. 3 is a plan view showing an arrangement example of a plurality of pixels in the TFT substrate according to the first embodiment.
  • FIG. 4 is a plan view showing a configuration example of a gate line in one pixel of the TFT substrate according to the first embodiment.
  • FIG. 5 is a plan view showing a configuration example of a semiconductor film in one pixel of the TFT substrate according to the first embodiment.
  • FIG. 6 is a plan view showing a configuration example of a signal line, a drain and a light shielding film in one pixel of the TFT substrate according to the first embodiment.
  • FIG. 7 is a plan view showing a configuration example of the common electrode in one pixel of the TFT substrate.
  • FIG. 8 is a plan view showing a configuration example of one pixel of the TFT substrate according to the first embodiment.
  • FIG. 9 is a cross-sectional view of the plan view shown in FIG. 8 taken along line IX-IX '.
  • FIG. 10 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the first embodiment.
  • FIG. 11 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
  • FIG. 12 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
  • FIG. 13 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
  • FIG. 14 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
  • FIG. 15 is a cross-sectional view showing a configuration example of the display device according to the first embodiment.
  • FIG. 16 is a plan view showing a configuration example of a TFT substrate according to the first modification of the first embodiment.
  • FIG. 17 is a plan view showing a configuration example of a TFT substrate according to Variation 2 of Embodiment 1.
  • FIG. 18 is a plan view showing a configuration example of a TFT substrate according to Variation 3 of Embodiment 1.
  • FIG. FIG. 19 is a cross-sectional view showing a configuration example of a TFT substrate according to Variation 4 of Embodiment 1.
  • FIG. 15 is a cross-sectional view showing a configuration example of the display device according to the first embodiment.
  • FIG. 16 is a plan view showing a configuration example of a TFT substrate according to the first modification of the first embodiment.
  • FIG. 17 is a plan view showing
  • FIG. 20 is a cross-sectional view showing a TFT substrate according to a fifth modification of the first embodiment.
  • FIG. 21 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the second embodiment.
  • FIG. 22 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the second embodiment.
  • FIG. 23 is a plan view showing a configuration example of one pixel of the TFT substrate according to the second embodiment.
  • FIG. 24 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the second embodiment.
  • FIG. 25 is a plan view showing a configuration example of a TFT substrate according to a modification of the second embodiment.
  • FIG. 26 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the third embodiment.
  • FIG. 27 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the third embodiment.
  • FIG. 28 is a plan view showing a configuration example of one pixel of the TFT substrate according to the third embodiment.
  • FIG. 29 is a cross-sectional view of the plan view shown in FIG. 28 taken along the line XXIX-XXIX '.
  • FIG. 30 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the third embodiment.
  • FIG. 31 is a plan view showing a configuration example of a TFT substrate according to a modification of the third embodiment.
  • 32 is a cross-sectional view of the plan view shown in FIG. 31 taken along the line XXXII-XXXII '.
  • the left-right direction in FIG. 3 is shown by X direction which is a 1st direction
  • the up-down direction in FIG. 3 is shown by the Y direction which is a 2nd direction.
  • the X direction and the Y direction are parallel to one surface 1 a (see FIG. 9 described later) of the substrate 1. Parallel is generally formed in parallel, and it is assumed that subtle deviations associated with manufacturing are acceptable.
  • FIG. 1 is a block diagram showing an example of the configuration of the display device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing a configuration example of one pixel in the TFT substrate according to the first embodiment.
  • the display device 200 according to the first embodiment is mounted on, for example, an electronic device (not shown).
  • the display device 200 receives a power supply voltage from a power supply circuit of the electronic device and performs image display based on a signal output from a control circuit which is a host processor of the electronic device.
  • the display device 200 is, for example, an electrophoretic display (EPD) having an electrophoretic layer 160 (see FIG. 15 described later).
  • EPD electrophoretic display
  • the display device 200 includes a TFT substrate 100, a gate driving unit 110 connected to the TFT substrate 100, and a source driving unit 120 connected to the TFT substrate 100.
  • the TFT substrate 100 includes a plurality of pixels PX, a plurality of first gate lines GCL-N (n), GCL-N (n + 1), GCL-N (n + 2),. Two gate lines GCL-P (n), GCL-P (n + 1), GCL-P (n + 2)..., And a plurality of signal lines SGL (m), SGL (m + 1), SGL (m + 2).
  • n and m are each an integer of 1 or more.
  • the plurality of pixels PX are respectively arranged in the X direction and in the Y direction intersecting the X direction, and are arranged in a two-dimensional matrix.
  • the plurality of first gate lines GCL-N are extended in the X direction and arranged in the Y direction.
  • the plurality of second gate lines GCL-P are also extended in the X direction and arranged in the Y direction.
  • the first gate lines GCL-N and the second gate lines GCL-P are alternately arranged.
  • the first gate line GCL-N and the second gate line GCL-P are the first gate line GCL-N (n), the second gate line GCL-P (n), and the first gate line GCL.
  • the second gate lines GCL-P (n + 1)... are arranged in this order.
  • the plurality of signal lines SGL are extended in the Y direction and arranged in the X direction. Thereby, the plurality of signal lines SGL are orthogonal to the first gate line GCL-N and the second gate line GCL-P in plan view.
  • the term “plan view” means viewing from the normal direction of one surface 1 a (see FIG. 9 described later) of the base material 1 of the TFT substrate 100.
  • the plurality of first gate lines GCL-N and the plurality of second gate lines GCL-P are connected to the gate driving unit 110, respectively.
  • the plurality of signal lines SGL are connected to the source driver 120 respectively.
  • the gate drive unit 110 generates a first gate drive signal and a second gate drive signal based on the signal output from the control circuit described above.
  • the gate driver 110 supplies the first gate driving signal to the first gate line GCL-N, and supplies the second gate driving signal to the second gate line GCL-P.
  • the source driver 120 generates a source drive signal based on the signal output from the control circuit described above.
  • the source driver 120 supplies a source drive signal to the signal line SGL.
  • the gate drive unit 110 and the source drive unit 120 may be provided on the TFT substrate 100 or may be provided on the counter substrate 130 (see FIG. 15 described later).
  • the gate drive unit 110 and the source drive unit 120 may be mounted on an integrated circuit (IC) mounted on another circuit board (for example, a flexible board) connected to the TFT substrate 100.
  • IC integrated circuit
  • each pixel PX of the TFT substrate 100 includes a pixel transistor TR.
  • the pixel transistor TR has a CMOS (complementary MOS) configuration, and includes an NMOS transistor NTR and a PMOS transistor PTR.
  • the NMOS transistor NTR and the PMOS transistor PTR are each a bottom gate type.
  • the NMOS transistor NTR and the PMOS transistor PTR are connected in parallel.
  • the source of the NMOS transistor NTR and the source of the PMOS transistor PTR are connected to the signal line SGL. Further, the drain of the NMOS transistor NTR and the drain of the PMOS transistor PTR are connected.
  • the source of the NMOS transistor NTR and the source of the PMOS transistor PTR are configured by the common source 31s (see FIG. 9 described later).
  • the drain of the NMOS transistor NTR and the drain of the PMOS transistor PTR are constituted by a common drain 31 d (see FIG. 6 described later).
  • the NMOS transistor NTR has a first NMOS transistor ntr1 and a second NMOS transistor ntr2.
  • the first NMOS transistor ntr1 and the second NMOS transistor ntr2 are connected in series.
  • the PMOS transistor PTR has a first PMOS transistor ptr1 and a second PMOS transistor ptr2.
  • the first PMOS transistor ptr1 and the second PMOS transistor ptr2 are connected in series.
  • the gate of the NMOS transistor NTR has a gate n1g (see FIG. 9 described later) of the first NMOS transistor ntr1 and a gate n2 g (see FIG. 9 described later) of the second NMOS transistor ntr2.
  • the gate of the NMOS transistor NTR is connected to the first gate line GCL-N.
  • the source of the NMOS transistor NTR is connected to the signal line SGL.
  • the drain of the NMOS transistor NTR is connected to the pixel electrode 51 (see FIG. 9 described later).
  • a source drive signal (video signal) is supplied from the signal line SGL to the source of the NMOS transistor NTR.
  • the first gate drive signal is supplied from the first gate line GCL-N to the gate of the NMOS transistor NTR.
  • the NMOS transistor NTR When the voltage of the first gate drive signal supplied to the NMOS transistor NTR becomes equal to or higher than a predetermined value, the NMOS transistor NTR is turned on. As a result, a source drive signal (video signal) is supplied from the signal line SGL to the pixel electrode 51 via the NMOS transistor NTR.
  • the gate of the PMOS transistor PTR has the gate of the first PMOS transistor ptr1 and the gate of the second PMOS transistor ptr2.
  • the gate of the PMOS transistor PTR is connected to the second gate line GCL-P.
  • the source of the PMOS transistor PTR is connected to the signal line SGL.
  • the drain of the PMOS transistor PTR is connected to the pixel electrode 51.
  • a source drive signal (video signal) is supplied from the signal line SGL to the source of the PMOS transistor PTR.
  • the second gate drive signal is supplied from the second gate line GCL-P to the gate of the PMOS transistor PTR.
  • the PMOS transistor PTR is turned on.
  • a source drive signal (video signal) is supplied to the pixel electrode 51 from the signal line SGL via the PMOS transistor PTR.
  • Each pixel PX of the TFT substrate 100 has a first storage capacitor C1 and a second storage capacitor C2.
  • the first storage capacitor C1 is formed between the pixel electrode 51 and the common electrode 41 (see FIG. 9 described later).
  • the second storage capacitor C2 is formed between the counter electrode 133 (see FIG. 15 described later) of the counter substrate 130 and the pixel electrode 51.
  • a source drive signal (video signal) is supplied to the pixel electrode 51 from the signal line SGL via the pixel transistor TR.
  • the common potential VCOM is supplied to the common electrode 41 and the counter electrode 133.
  • the potential of the source drive signal (video signal) supplied to the pixel electrode 51 is held by the first holding capacitor C1 and the second holding capacitor C2.
  • FIG. 3 is a plan view showing an arrangement example of a plurality of pixels in the TFT substrate according to the first embodiment.
  • FIG. 4 is a plan view showing a configuration example of a gate line in one pixel of the TFT substrate according to the first embodiment.
  • FIG. 5 is a plan view showing a configuration example of a semiconductor film in one pixel of the TFT substrate according to the first embodiment. In FIG. 5, the portion covered with the insulating film 13 is indicated by a broken line.
  • FIG. 6 is a plan view showing a configuration example of a signal line, a drain and a light shielding film in one pixel of the TFT substrate according to the first embodiment. In FIG.
  • FIG. 7 is a plan view showing a configuration example of the common electrode in one pixel of the TFT substrate.
  • FIG. 8 is a plan view showing a configuration example of one pixel of the TFT substrate according to the first embodiment. In FIG. 8, a portion covered by the pixel electrode 51 is indicated by a broken line. Further, in FIG. 8, in order to avoid complication of the drawing, the planarization film 33, the interlayer insulating film 23 and the insulating film 13 shown in FIG. 9 are not shown.
  • FIG. 9 is a cross-sectional view of the plan view shown in FIG. 8 taken along line IX-IX '.
  • the TFT substrate 100 includes a base 1, a gate line GCL provided on one side 1 a of the base 1, and one side 1 a of the base 1.
  • the insulating film 13 provided on the The gate line GCL has a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
  • the insulating film 13 covers the first gate line GCL-N and the second gate line GCL-P. Note that, in the insulating film 13, a portion sandwiched by the first gate line GCL-N or the second gate line GCL-P and the semiconductor film 21 is a gate insulating film.
  • the first gate line GCL-N has a first gate main line GCL-Na and a first gate sub-line GCL-Nb connected to the first gate main line GCL-Na.
  • the first gate main line GCL-Na is extended in the X direction.
  • the first gate main line GCL-Na is provided continuously between the plurality of pixels PX.
  • the first gate sub-line GCL-Nb protrudes in the Y direction from the first gate main line GCL-Na.
  • One end of the first gate sub-line GCL-Nb is connected to the first gate main line GCL-Na, but the other end is not connected anywhere.
  • One first gate sub-line GCL-Nb is provided for each pixel PX.
  • the second gate line GCL-P has a second gate main line GCL-Pa and a second gate sub-line GCL-Pb connected to the second gate main line GCL-Pa.
  • the second gate main line GCL-Pa is extended in the X direction.
  • the second gate main line GCL-Pa is provided continuously between the plurality of pixels PX.
  • the second gate sub-line GCL-Pb protrudes in the Y direction from the second gate main line GCL-Pa.
  • One end of the second gate sub-line GCL-Pb is connected to the second gate main line GCL-Pa, but the other end is not connected anywhere.
  • One second gate sub-line GCL-Pb is provided for each pixel PX.
  • the TFT substrate 100 has a semiconductor film 21 provided on the insulating film 13 and an interlayer insulating film 23 provided on the insulating film 13.
  • the interlayer insulating film 23 covers the semiconductor film 21.
  • Contact holes H1, H2, and H3 are provided in the interlayer insulating film 23.
  • the contact holes H1, H2, and H3 are through holes whose bottom surface is the semiconductor film 21.
  • the semiconductor film 21 has a first portion 21a and a second portion 21b connected to the first portion 21a.
  • the first portion 21a intersects the first gate main line GCL-Na and the first gate sub-line GCL-Nb in plan view.
  • the second portion 21b intersects the second gate main line GCL-Pa and the second gate sub-line GCL-Pb in plan view.
  • the first portion 21a extends in the X direction and extends in the Y direction with a straight portion 21a1 intersecting with the first gate sub line GCL-Nb in plan view, and a plane with the first gate main line GCL-Na And a linear portion 21a2 which intersects visually.
  • the end of the linear portion 21a1 in the X direction and the end of the linear portion 21a2 in the Y direction are connected to each other.
  • the angle formed by the straight portion 21a1 and the straight portion 21a2 is about 90 °.
  • the first portion 21a is L-shaped in plan view.
  • the second portion 21b extends in the X direction and extends in the Y direction with a straight portion 21b1 intersecting with the second gate sub line GCL-Pb in plan view, and a plane with the second gate main line GCL-Pa And a linear portion 21b2 which intersects visually.
  • the X-direction end of the straight portion 21b1 and the Y-direction end of the straight portion 21b2 are connected to each other.
  • the angle formed by the straight portion 21b1 and the straight portion 21b2 is about 90 °.
  • the second portion 21b is L-shaped in plan view.
  • a portion intersecting the first portion 21a of the semiconductor film 21 in a plan view is the gate of the NMOS transistor NTR.
  • a region intersecting the straight portion 21a1 of the first portion 21a in plan view is the gate n1g of the first NMOS transistor ntr1.
  • a region intersecting the straight portion 21a2 of the first portion 21a in plan view is the gate n2g of the second NMOS transistor ntr2.
  • the portion intersecting the second portion 21b of the semiconductor film 21 in plan view is the gate of the PMOS transistor PTR.
  • a region intersecting the straight portion 21b1 of the second portion 21b in plan view is the gate of the first PMOS transistor ptr1.
  • a region intersecting the straight portion 21b2 of the second portion 21b in a plan view is the gate of the second PMOS transistor ptr2.
  • the first portion 21a of the semiconductor film 21 is connected to the signal line SGL via the contact hole H1.
  • the second portion 21b of the semiconductor film 21 is connected to the signal line SGL via the contact hole H2.
  • the TFT substrate 100 has a signal line SGL, a source 31s and a drain 31d of the pixel transistor TR (see FIG. 2), and light shielding films 31r1 and 31r2.
  • the signal line SGL, the source 31s and the drain 31d, and the light shielding films 31r1 and 31r2 are provided on the interlayer insulating film 23, respectively. That is, the signal line SGL, the source 31s and the drain 31d, and the light shielding films 31r1 and 31r2 are provided in the same layer.
  • the source 31s of the pixel transistor TR In the signal line SGL, a portion where the contact hole H1 is embedded and its periphery, and a portion where the contact hole H2 is embedded and its periphery are the source 31s of the pixel transistor TR. Further, the drain 31 d is disposed at a position away from the signal line SGL, and embeds the contact hole H3.
  • the signal line SGL, the source 31s and the drain 31d, and the light shielding films 31r1 and 31r2 are made of, for example, conductive films having the same composition.
  • the source 31s may be referred to as a source electrode
  • the drain 31d may be referred to as a drain electrode.
  • the shapes of the light shielding films 31r1 and 31r2 in plan view are, for example, the same shape and the same size.
  • the shape of the light shielding films 31r1 and 31r2 in plan view is, for example, a rectangle.
  • the light shielding film 31r1 is extended in the X direction, and overlaps the semiconductor film 21 in a plan view.
  • the light shielding film 31r1 overlaps the drain side of the gate n1g of the first NMOS transistor ntr1 (see FIG. 5) in plan view.
  • the light shielding film 31r2 is extended in the X direction, and overlaps the semiconductor film 21 in a plan view.
  • the light shielding film 31r2 overlaps the entire region of the gate of the first PMOS transistor ptr1 (see FIG. 5) in plan view.
  • the shape of the drain 31d in plan view is, for example, T-shaped.
  • the drain 31 d has a straight portion 311 extended in the Y direction and a straight portion 312 extended in the X direction.
  • One end of the linear portion 312 in the Y direction is connected to the central portion of the linear portion 311 in the X direction.
  • the angle formed by the straight portion 311 and the straight portion 312 is about 90 °.
  • the linear portion 311 overlaps the drain side of the gate n2g of the second NMOS transistor ntr2 (see FIG. 5) and the drain side of the gate of the second PMOS transistor ptr2 (see FIG. 5) in plan view.
  • the TFT substrate 100 has an insulating planarizing film 33 provided on the interlayer insulating film 23.
  • the planarization film 33 covers the signal line SGL.
  • the upper surface 33 a of the flattening film 33 is flat and parallel to one surface 1 a of the substrate 1.
  • the planarizing film 33 is provided with a contact hole H4.
  • the contact hole H4 is a through hole whose bottom surface is the drain 31d of the pixel transistor TR (see FIG. 2).
  • the TFT substrate 100 has a common electrode 41 provided on the planarization film 33 and an insulating film 45 provided on the common electrode 41.
  • a common electrode 41 provided on the planarization film 33 and an insulating film 45 provided on the common electrode 41.
  • one through hole 41H is provided in one pixel PX.
  • the through holes 41H surround the contact holes H4 provided in the planarization film 33 in plan view.
  • the insulating film 45 covers the common electrode 41.
  • the insulating film 45 is a dielectric of the first storage capacitor C1 (see FIG. 2).
  • the insulating film 45 covers the inner side surfaces of the through holes 41H.
  • the insulating film 45 is provided with a through hole 45H.
  • the contact hole H4 is located at the bottom of the through hole 45H.
  • the TFT substrate 100 has a pixel electrode 51 provided on the insulating film 45.
  • the pixel electrode 51 covers the common electrode 41 with the insulating film 45 interposed therebetween. Further, the pixel electrode 51 embeds the through hole 45H and the contact hole H4. Thus, the pixel electrode 51 is connected to the drain 31 d of the pixel transistor TR.
  • the shape of the pixel electrode 51 in plan view is, for example, rectangular.
  • the plurality of pixel electrodes 51 are arranged in the X direction and in the Y direction intersecting with the X direction, and are arranged in a two-dimensional matrix.
  • a region overlapping with one pixel electrode 51 in a plan view is one pixel PX. More specifically, there is a space S (see FIG. 8) between the pixel electrodes 51 adjacent in plan view.
  • a center line (represented by an alternate long and short dash line in FIG. 8) passing through the space S and equidistant from the adjacent pixel electrode 51 defines each pixel PX. This center line is an imaginary line, not a line that is actually viewed.
  • FIG. 10 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the first embodiment.
  • the first gate sub-line GCL-Nb and the second gate sub-line GCL-Pb are arranged at mutually offset positions in the X direction. . According to this, as shown in FIG. 10, it is possible to prevent the first gate sub line GCL-Nb and the second gate sub line GCL-Pb from facing each other between the pixels PX adjacent in the Y direction.
  • the TFT substrate 100 can prevent the gate lines GCL from affecting each other between the pixels PX adjacent in the Y direction.
  • the TFT substrate 10 includes a plurality of pixels PX aligned in the X direction and the Y direction.
  • the semiconductor film 21 and the first gate subline GCL-Nb and the second gate subline GCL-Pb are disposed.
  • the semiconductor film 21 has a recess 21RE facing the outside of the pixel PX in plan view. Between the pixels PX adjacent in the Y direction, the recess 21 RE of one pixel PX faces the first gate sub line GCL-Nb or the second gate sub line GCL-Pb of the other pixel PX. According to this, as shown in FIG.
  • the TFT substrate 100 does not extend the space between the pixels PX between the pixels PX adjacent in the Y direction, the semiconductor film 21 and the first gate sub line GCL-Nb. And the distance D13 between the semiconductor film 21 and the second gate sub-line GCL-Pb. Thus, the TFT substrate 100 can prevent the semiconductor film 21 and the gate line GCL from affecting each other between the pixels PX adjacent in the Y direction.
  • the substrate 1 is made of glass or a flexible resin substrate.
  • the first gate line GCL-N and the second gate line GCL-P are made of a material containing molybdenum.
  • the insulating film 13 is an inorganic insulating film composed of a silicon oxide film and a silicon nitride film.
  • the insulating film 13 is formed of a film having a laminated structure in which a silicon oxide film and a silicon nitride film are laminated in this order from the base 1 side.
  • the semiconductor film 21 is composed of a polysilicon film.
  • the semiconductor film 21 is not limited to a polysilicon film, and may be an amorphous film or an oxide semiconductor film.
  • the interlayer insulating film 23 is an inorganic insulating film formed of a silicon oxide film and a silicon nitride film.
  • the interlayer insulating film 23 is formed of a film having a laminated structure in which a silicon oxide film, a silicon nitride film, and a silicon oxide film are laminated in this order from the base 1 side.
  • the signal line SGL (including the source 31s), the drain 31d, and the light shielding films 31r1 and 31r2 are made of titanium and aluminum.
  • the signal line SGL, the drain 31d, and the light shielding films 31r1 and 31r2 are each formed of a film having a laminated structure in which titanium, aluminum, and titanium are laminated in this order from the base 1 side.
  • the planarization film 33 is an organic insulating film made of acrylic resin.
  • the common electrode 41 is made of ITO (Indium Tin Oxide), which is a translucent conductive film.
  • the insulating film 45 is an inorganic insulating film made of a silicon nitride film.
  • the pixel electrode 51 is made of ITO.
  • the said material is an example to the last.
  • the respective components of the TFT substrate 100 may be made of materials other than the above.
  • the first gate line GCL-N and the second gate line GCL-P may be made of aluminum, copper, silver, molybdenum or an alloy film of these.
  • the signal line SGL, the drain 31d, and the light shielding films 31r1 and 31r2 may be made of titanium aluminum which is an alloy of titanium and aluminum.
  • 11 to 14 are cross-sectional views for explaining the method of manufacturing a TFT substrate. 11 to 14 correspond to the cross-sectional view shown in FIG. 9, and sequentially show the manufacturing process in this cross-sectional view.
  • the manufacturing apparatus forms a conductive film (not shown) such as molybdenum on the base material 1.
  • the conductive film is formed by a sputtering method or the like.
  • the manufacturing apparatus patterns the conductive film by photolithography and dry etching to form the first gate line GCL-N and the second gate line GCL-P.
  • the manufacturing apparatus forms a resist (not shown) on the conductive film.
  • the resist is patterned by photolithography to cover a region where the first gate line GCL-N and the second gate line GCL-P are to be formed, and to be formed so as to expose the other region.
  • the manufacturing apparatus removes the conductive film in the region exposed from the resist by dry etching. Thereby, the first gate line GCL-N and the second gate line GCL-P are formed from the conductive film.
  • the manufacturing apparatus removes the resist.
  • the manufacturing apparatus forms the insulating film 13 on the substrate 1.
  • the formation of the insulating film 13 is performed by a CVD (Chemical Vapor Deposition) method or the like.
  • the manufacturing apparatus forms a semiconductor film on the insulating film 13.
  • the formation of the semiconductor film is performed by a CVD method or the like.
  • the manufacturing apparatus patterns the semiconductor film by photolithography and dry etching.
  • the manufacturing apparatus forms the semiconductor film 21 having the shape shown in FIG. After the formation of the semiconductor film 21, the manufacturing apparatus removes the resist.
  • one of two portions overlapping the semiconductor film 21 in plan view becomes the gate n1g of the first NMOS transistor ntr1, and the other becomes the gate n2g of the second NMOS transistor ntr2.
  • the second gate line GCL-P one of two portions overlapping with the semiconductor film 21 in plan view is the gate of the first PMOS transistor ptr1, and the other is the gate of the second PMOS transistor ptr2.
  • the manufacturing apparatus forms an interlayer insulating film 23 on the insulating film 13.
  • the interlayer insulating film 23 is formed by the CVD method or the like.
  • the semiconductor film 21 is covered with the interlayer insulating film 23.
  • the manufacturing apparatus forms contact holes H1, H2, and H3 in the interlayer insulating film 23.
  • the manufacturing apparatus forms a resist (not shown) on the interlayer insulating film 23.
  • the resist is patterned by photolithography to expose the regions where the contact holes H1, H2 and H3 are to be formed, and to cover the other regions.
  • the manufacturing apparatus removes the interlayer insulating film 23 in the region exposed from the resist by dry etching. Thereby, contact holes H1, H2, and H3 are formed in the interlayer insulating film 23. After forming the contact holes H1, H2 and H3, the manufacturing apparatus removes the resist.
  • the manufacturing apparatus forms the signal line SGL (including the source 31s shown in FIG. 9), the drain 31d, and the light shielding films 31r1 and 31r2 (see FIG. 6) on the interlayer insulating film 23.
  • the manufacturing apparatus titanium is formed on the interlayer insulating film 23 as a metal film, then aluminum is formed, and then titanium is formed.
  • the formation of the metal film is performed by a sputtering method or the like.
  • the manufacturing apparatus patterns the metal film by photolithography and dry etching.
  • the manufacturing apparatus forms the signal line SGL connected to the semiconductor film 21 through the contact hole H1 and the contact hole H2, the drain 31d connected to the semiconductor film 21 through the contact hole H3, and the light shielding films 31r1 and 31r2. . Thereafter, the manufacturing apparatus removes the resist.
  • the manufacturing apparatus forms a planarizing film 33 on the interlayer insulating film 23.
  • the planarization film 33 is insulating, and is, for example, an organic material such as acrylic resin.
  • the formation of the planarization film 33 is performed by a slit coating method, a spin coating method, or the like.
  • the signal line SGL, the drain 31 d, and the light shielding films 31 r 1 and 31 r 2 are covered with the planarization film 33.
  • an organic material such as an acrylic resin
  • the thickness of the planarization film 33 can be increased. Therefore, parasitic capacitance between the common electrode 41 and the signal line SGL and parasitic capacitance between the common electrode 41 and the drain 31 d can be reduced.
  • the manufacturing apparatus forms the common electrode 41 on the planarization film 33.
  • the manufacturing apparatus forms a conductive film such as ITO on the planarization film 33.
  • the conductive film is formed by a sputtering method or the like.
  • the manufacturing apparatus patterns the conductive film by photolithography and dry etching.
  • the manufacturing apparatus forms the common electrode 41 having the through holes 41H.
  • the manufacturing device removes the resist.
  • the manufacturing apparatus forms a contact hole H4 in the planarization film 33.
  • the manufacturing apparatus forms a resist (not shown) on the planarization film 33.
  • the common electrode 41 is covered with the resist.
  • the resist is patterned by photolithography to expose the region where the contact hole H4 is to be formed and to cover the other region.
  • the area where the contact hole H4 is formed is the inside of the through hole 41H in plan view.
  • the manufacturing apparatus removes the planarizing film 33 in the region exposed from the resist by dry etching. Thereby, the contact hole H4 is formed in the planarization film 33. After the formation of the contact hole H4, the manufacturing device removes the resist.
  • the manufacturing apparatus forms the insulating film 45 (see FIG. 9) above the base material 1.
  • the insulating film 45 is formed by a CVD method or the like.
  • the common electrode 41 is covered with the insulating film 45.
  • the inner side surface and the bottom of the contact hole H4 are also covered with the insulating film 45.
  • the manufacturing apparatus removes a portion of the insulating film 45 which covers the bottom of the contact hole H4.
  • the manufacturing apparatus forms a resist (not shown) on the insulating film 45.
  • the resist is patterned by photolithography to expose a region overlapping with the bottom of the contact hole H4 in plan view, and is formed to cover the other region.
  • the manufacturing apparatus removes the insulating film 45 in the region exposed from the resist by dry etching. Thereby, the bottom of the contact hole H4 is exposed from the insulating film 45. Thereafter, the manufacturing apparatus removes the resist.
  • the manufacturing device forms the pixel electrode 51 (see FIG. 9) on the insulating film 45.
  • the manufacturing apparatus forms a conductive film such as ITO on the insulating film 45.
  • the conductive film is formed by a sputtering method or the like.
  • the manufacturing apparatus patterns the conductive film by photolithography and dry etching. Thereby, the manufacturing device forms the pixel electrode 51 connected to the drain 31d through the contact hole H4. After the formation of the pixel electrode 51, the manufacturing device removes the resist.
  • the TFT substrate 100 according to the first embodiment is completed.
  • FIG. 15 is a cross-sectional view showing a configuration example of the display device 200 according to the first embodiment.
  • An electrophoretic layer 160 and a seal portion 152 are provided.
  • the counter substrate 130 has a base material 131 and a counter electrode 133.
  • the base material 131 is a translucent glass substrate, a translucent resin substrate, or a translucent resin film.
  • the counter electrode 133 is provided on the surface of the base material 131 facing the TFT substrate 100.
  • the counter electrode 133 is made of ITO which is a light transmitting conductive film.
  • the counter electrode 133 and the pixel electrode 51 are opposed to each other with the electrophoretic layer 160 interposed therebetween.
  • the seal portion 152 is provided between the TFT substrate 100 and the counter substrate 130.
  • the electrophoretic layer 160 is sealed in an internal space surrounded by the TFT substrate 100, the counter substrate 130, and the seal portion 152.
  • the seal member 152 is provided with a connection member 153.
  • the counter electrode 133 is connected to the common electrode 41 of the TFT substrate 100 via the connection member 153. Thereby, the common potential VCOM is supplied to the counter electrode 133.
  • the electrophoresis layer 160 includes a plurality of microcapsules 163. Inside the microcapsule 163, a plurality of black particles 161, a plurality of white particles 162, and a dispersion liquid 165 are enclosed. The plurality of black particles 161 and the plurality of white particles 162 are dispersed in the dispersion liquid 165.
  • the dispersion liquid 165 is, for example, a translucent liquid such as silicone oil.
  • the black particles 161 are electrophoretic particles, and for example, negatively charged graphite is used.
  • the white particles 162 are electrophoretic particles, and for example, positively charged titanium oxide (TiO 2 ) is used.
  • the formation of an electric field between the pixel electrode 51 and the counter electrode 133 changes the dispersion state of the black particles 161 and the white particles 162.
  • the transmission state of light transmitted through the electrophoresis layer 160 changes.
  • an image is displayed on the display surface.
  • VCOM for example, 0 V
  • the black particles 161 which are negatively charged move to the counter substrate 130 side.
  • the white particles 162 charged to the lower side move to the TFT substrate 100 side.
  • a region (pixel) overlapping with the pixel electrode 51 in a plan view becomes black display.
  • the TFT substrate 100 is a signal which is extended in the Y direction in a layer different from the gate line GCL extended in the X direction and the gate line GCL, and which intersects the gate line GCL.
  • the line SGL, the gate line GCL, and the signal line SGL are provided in different layers, and the semiconductor film 21 crossing the gate line GCL, and the gate line GCL and the semiconductor film 21 are provided in different layers, and the gate line GCL and the semiconductor
  • a light shielding film 31 r 1, 31 r 2 and a drain 31 d covering at least a part of a region where the film 21 intersects are provided.
  • the light shielding films 31r1 and 31r2 and the drain 31d formed of a conductive film having the same composition as the light shielding films 31r1 and 31r2 shield the gate of the pixel transistor TR located closer to the base 1 than the light shielding films 31r1 and 31r2. be able to.
  • the light shielding film 31r1 is disposed at a position overlapping the drain side of the gate of the first NMOS transistor ntr1.
  • the light shielding film 31r2 is disposed at a position overlapping the drain side of the gate of the first PMOS transistor ptr1.
  • the drain 31 d is disposed at a position overlapping the drain side of the gate of the second NMOS transistor ntr2 and the drain side of the gate of the second PMOS transistor ptr2.
  • the TFT substrate 100 since the drain side of the gate of the pixel transistor TR is shielded from light, generation of light leakage current (hereinafter, photoelectric conversion) due to the photoconductive effect in the pixel transistor TR is suppressed. Therefore, the TFT substrate 100 can reduce the possibility of the pixel transistor TR malfunctioning. Thus, the present embodiment can provide the TFT substrate 100 in which the reliability can be improved.
  • the gate line GCL includes the gate main line (for example, the first gate main line GCL-Na) extended in the X direction and the gate subline (projected from the gate main line).
  • the gate subline GCL-Nb projected from the gate main line.
  • the semiconductor film 21 intersects with the gate main line and the gate sub line at a position away from the signal line SGL in the X direction.
  • the pixel transistor TR is not disposed at the position overlapping with the signal line SGL, the area of the region where the semiconductor film 21 and the signal line SGL overlap is minimized.
  • the region where the semiconductor film 21 and the signal line SGL overlap can be made only around the contact hole H1 where the semiconductor film 21 and the signal line SGL are connected and around the contact hole H2. .
  • the TFT substrate 100 can reduce parasitic capacitance between the signal line SGL and the semiconductor film 21.
  • the area of the region where the semiconductor film 21 and the signal line SGL overlap can be reduced as compared to the third embodiment described later, and parasitic capacitance between the signal line SGL and the semiconductor film 21 can be reduced. It can be reduced.
  • the gate line GCL includes a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
  • the first gate line GCL-N has a first gate main line GCL-Na extending in the X direction and a first gate sub-line GCL-Nb protruding from the first gate main line GCL-Na.
  • the second gate line GCL-P has a second gate main line GCL-Pa extending in the X direction, and a second gate sub-line GCL-Pb protruding from the second gate main line GCL-Pa.
  • the semiconductor film 21 is separated from the signal line SGL in the X direction from the first portion 21a intersecting the first gate main line GCL-Na and the first gate sub line GCL-Nb at a position separated in the X direction from the signal line SGL. And a second portion 21b intersecting the second gate main line GCL-Pa and the second gate sub-line GCL-Pb at a position.
  • the TFT substrate 100 can make the pixel transistor TR a CMOS (complementary MOS) configuration.
  • the TFT substrate 100 can reduce the voltage amplitude applied to each of the NMOS transistor NTR and the PMOS transistor PTR as compared with the case where the pixel transistor does not have a CMOS configuration, and the PMOS transistor PTR and the NMOS constituting the pixel transistor TR The breakdown voltage of transistor NTR can be reduced.
  • the aspect of the TFT substrate 100 according to the first embodiment can also be described as follows.
  • the semiconductor film 21 includes a straight portion 21a1 (an example of a first straight portion according to the present disclosure) extending parallel to the first gate line GCL-N and a straight line extending parallel to the second gate line GCL-P. And a portion 21b1 (an example of a second straight portion of the present disclosure).
  • the first gate line GCL-N and the second gate line GCL-P are located between the linear portion 21a1 and the linear portion 21b1.
  • the contact hole H4 (an example of the first contact hole of the present disclosure) of the planarization film 33 connecting the drain electrode 31d and the pixel electrode 51 is a first gate line GCL-N and a second gate line GCL-. Located between P
  • the semiconductor film 21 further includes linear portions 21a2 and 21b2 (an example of a third linear portion according to the present disclosure) extending in parallel to the signal line SGL.
  • the straight portion 21a2 is connected to the straight portion 21a1, and the straight portion 21b2 is connected to the straight portion 21b1.
  • the contact holes H3 (an example of the second contact holes of the present disclosure) connecting the straight portions 21a2 and 21b2 and the drain electrode 31d are the first gate line GCL-N and the second gate line GCL-P in plan view. Located in between.
  • the interlayer insulating film 23 further contacts the contact hole H1 (an example of the third contact hole of the present disclosure) connecting the straight portion 21a1 and the signal line SGL, and the contact hole H2 connects the straight portion 21b1 and the signal line SGL (this disclosure An example of the fourth contact hole of
  • the straight portion 21a2 intersects with the first gate line GCL-N.
  • the straight portion 21b2 intersects with the second gate line GCL-P.
  • the straight portions 21a2 and 21b2 do not overlap the signal line SGL.
  • the TFT substrate 100 further includes an insulating base 1, a pixel electrode 51 provided on one surface 1 a side of the base 1, and a pixel transistor TT provided between the base 1 and the pixel electrode 51.
  • the pixel transistor TR includes an NMOS transistor NTR and a PMOS transistor PTR connected in parallel to the NMOS transistor NTR.
  • the gate of the NMOS transistor NTR is connected to the first gate line GCL-N, the source of the NMOS transistor NTR is connected to the signal line SGL, and the drain of the NMOS transistor NTR is connected to the pixel electrode 51.
  • the gate of the PMOS transistor is connected to the second gate line GCL-P, the source of the PMOS transistor is connected to the signal line SGL, and the drain of the PMOS transistor is connected to the pixel electrode 51.
  • the display device 200 includes the above-described TFT substrate 100 and a display layer disposed to face the TFT substrate 100.
  • the display layer is, for example, the electrophoretic layer 160.
  • the present embodiment can provide an electrophoretic device capable of improving display performance as the display device 200.
  • FIG. 16 is a plan view showing a configuration example of a TFT substrate according to the first modification of the first embodiment.
  • the first gate sub line GCL-Nb and the second gate sub line GCL-Pb are in the Y direction. Are facing each other.
  • the first gate sub-line GCL-Nb and the second gate sub-line GCL-Pb face each other in the Y-direction even between the pixels PX adjacent in the Y-direction.
  • the recess 21 RE may not be provided in the semiconductor film 21.
  • the TFT substrate 100A since the TFT substrate 100A includes the light shielding films 31r1 and 31r2 and the drain 31d having the light shielding function, the reliability can be improved. Further, also in the TFT substrate 100A, the pixel transistor TR is not disposed at a position overlapping the signal line SGL in a plan view. Therefore, the TFT substrate 100A can reduce the parasitic capacitance between the signal line SGL and the semiconductor film 21.
  • FIG. 17 is a plan view showing a configuration example of a TFT substrate according to Variation 2 of Embodiment 1. As shown in FIG. 17, in the TFT substrate 100B according to the second modification of the first embodiment, the line width of a region (hereinafter referred to as an intersection region) COR1 intersecting the signal line SGL in plan view in the first gate main line GCL-Na.
  • W11 is thinner than W12 (W11 ⁇ W12), where W12 is the line width of the intersection region with the semiconductor film 21 (that is, the gate length of the second NMOS transistor ntr2).
  • W12 is the line width of the intersection region with the semiconductor film 21 (that is, the gate length of the second NMOS transistor ntr2).
  • W11 is thinner than W13 (W11 ⁇ W13) .
  • the TFT substrate 100B can reduce the parasitic capacitance of the first gate line GCL-N, as compared with the case of W11 ⁇ W12 or the case of W11 ⁇ W13.
  • the line width of the intersection area COR2 with the signal line SGL is W11 ′ in the second gate main line GCL-Pa, and the line width of the intersection area with the semiconductor film 21 (that is, the second PMOS transistor ptr2 W11 ′ is thinner than W12 ′ (W11 ′ ⁇ W12 ′), where W12 ′ is a gate length of In the second gate subline GCL-Pb, when the line width of the intersection region with the semiconductor film 21 (that is, the gate length of the first PMOS transistor ptr1) is W13 ', W11' is thinner than W13 '(W11) ' ⁇ W13').
  • the TFT substrate 100B can reduce the parasitic capacitance of the second gate line GCL-P, as compared with the case of W11 ' ⁇ W12' or the case of W11 ' ⁇ W13'.
  • the signal line SGL may be thinner than the line width of the semiconductor film 21.
  • FIG. 18 is a plan view showing a configuration example of a TFT substrate according to Variation 3 of Embodiment 1.
  • FIG. 18 in the TFT substrate 100C according to the third modification of the first embodiment, the line width of the portion intersecting the first gate main line GCL-Na or the second gate main line GCL-Pa in the semiconductor film 21 is W21.
  • W31 is thinner than W21 (W21> W31).
  • W31 is thinner than W22 (W22> W31).
  • the TFT substrate 100C can reduce the parasitic capacitance of the signal line SGL compared to the case of W22 ⁇ W31 or the case of W23 ⁇ W31.
  • FIG. 19 is a cross-sectional view showing a configuration example of a TFT substrate according to Variation 4 of Embodiment 1.
  • the reflective film 43 is provided on the common electrode 41.
  • the reflective film 43 is made of molybdenum and aluminum.
  • the reflective film 43 is formed of a film having a laminated structure in which molybdenum, aluminum, and molybdenum are laminated in this order from the base 1 side.
  • the reflective film 43 may be made of Ag (silver) in order to further enhance the reflectivity.
  • the reflective film 43 is covered with an insulating film 45. According to this, the reflective film 43 transmits incident light which is transmitted from the counter electrode 130 (see FIG. 15) and the electrophoretic layer 160 (refer to FIG. 15) and is incident from the pixel electrode 51 side to the pixel electrode 51 side. can do.
  • the reflective film 43 may be provided below the common electrode 41 and may be sandwiched between the common electrode 41 and the planarization film 33. Thereby, the TFT substrate 100D can increase the brightness of display.
  • the NMOS transistor NTR and the PMOS transistor PTR included in the pixel transistor TR are each a bottom gate type.
  • the NMOS transistor NTR and the PMOS transistor PTR are not limited to the bottom gate type.
  • the NMOS transistor NTR and the PMOS transistor PTR may be top gate type.
  • FIG. 20 is a cross-sectional view showing a TFT substrate according to a fifth modification of the first embodiment.
  • FIG. 20 shows a cross section obtained by cutting the TFT substrate 100E according to the fifth modification of the first embodiment at the same position as the line IX-IX '(see FIG. 8).
  • the NMOS transistor NTR and the PMOS transistor PTR are each top gate type.
  • the semiconductor film 21 is provided on one surface 1a of the base material 1.
  • an insulating film 13 is provided on one surface 1 a of the substrate 1. The insulating film 13 covers the semiconductor film 21.
  • first gate line GCL-N and the second gate line GCL-P are provided on the insulating film 13.
  • a portion sandwiched by the first gate line GCL-N or the second gate line GCL-P and the semiconductor film 21 is a gate insulating film. Even with such a configuration, the same effects as in the above-described first embodiment can be obtained.
  • the pixel electrode 51 and the common electrode 41 are formed of a light-transmitting conductive film.
  • at least one of the pixel electrode 51 and the common electrode 41 may be made of a metal such as aluminum or silver instead of the translucent conductive film.
  • the pixel electrode 51 when the pixel electrode 51 is made of metal, the pixel electrode 51 can reflect incident light.
  • the common electrode 41 when the common electrode 41 is made of metal, the common electrode 41 can reflect incident light to the pixel electrode 51 side.
  • the display layer facing the TFT substrate 100 is the electrophoretic layer 160.
  • the display layer is not limited to the electrophoretic layer 160.
  • the display layer may be a liquid crystal layer. As a result, it is possible to provide a liquid crystal display device capable of improving display performance.
  • an optical sheet (not shown) may be provided on the pixel electrode 51.
  • an alignment film may be provided as an optical sheet between the pixel electrode 51 and the liquid crystal layer.
  • the TFT substrate 100 can align the liquid crystal molecules contained in the liquid crystal layer in a certain direction.
  • the first portion 21 a and the second portion 21 b constituting the semiconductor film 21 are L-shaped in plan view.
  • the shape of the semiconductor film 21 is not limited to this.
  • the gate line GCL is described to have one first gate sub line GCL-Nb and one second gate sub line GCL-Pb in each pixel PX.
  • the configuration of the gate line GCL is not limited to this.
  • FIG. 21 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the second embodiment.
  • FIG. 22 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the second embodiment. In FIG. 22, the portion covered with the interlayer insulating film 23 is indicated by a broken line.
  • FIG. 23 is a plan view showing a configuration example of one pixel of the TFT substrate according to the second embodiment. In FIG. 23, the portion covered by the pixel electrode 51 is indicated by a broken line. Further, in FIG. 23, in order to avoid complication of the drawing, the planarization film 33 (see FIG. 9), the interlayer insulating film 23 and the insulating film 13 (see FIG. 9) are not shown.
  • FIG. 24 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the second embodiment.
  • the TFT substrate 100F includes a gate line GCL, a signal line SGL intersecting with the gate line GCL in plan view, and a semiconductor film 21 connected to the signal line SGL.
  • the gate line GCL has a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
  • the first gate line GCL-N is connected to a first gate main line GCL-Na extending in the X direction and a first gate main line GCL-Na, and two first gate sub lines extending in the Y direction. It has lines GCL-Nb1 and GCL-Nb2.
  • the first gate sub lines GCL-Nb1 and GCL-Nb2 protrude in the Y direction from the first gate main line GCL-Na.
  • the first gate sub lines GCL-Nb1 and GCL-Nb2 are disposed one by one in one pixel PX, and are adjacent to each other in the X direction.
  • the second gate line GCL-P is connected to a second gate main line GCL-Pa extending in the X direction and a second gate main line GCL-Pa, and two second gate sub lines extending in the Y direction. It has lines GCL-Pb1 and GCL-Pb2.
  • the second gate sub lines GCL-Pb1 and GCL-Pb2 protrude in the Y direction from the second gate main line GCL-Pa.
  • the second gate sub lines GCL-Pb1 and GCL-Pb2 are disposed one by one in one pixel PX, and are adjacent to each other in the X direction.
  • the semiconductor film 21 has a first portion 21 a and a second portion 21 b.
  • the first portion 21a is connected to the signal line SGL via the contact hole H21, and intersects with the first gate sub-line GCL-Nb1 and GCL-Nb2 in plan view.
  • the second portion 21b is connected to the signal line SGL via the contact hole H22, and intersects with the second gate sub-line GCL-Pb1 and GCL-Pb2 in plan view.
  • the shapes of the first portion 21a and the second portion 21b in plan view are respectively linear.
  • the first portion 21a and the second portion 21b are extended in the X direction.
  • an interlayer insulating film 23 is provided on the semiconductor film 21. Further, the signal line SGL and the drain 31 d are provided on the interlayer insulating film 23.
  • the first portion 21a of the semiconductor film 21 is connected to the drain 31d via the contact hole H23.
  • the contact hole H21 is provided at a position overlapping with one end of the first portion 21a in the X direction.
  • the contact hole H23 is provided at a position overlapping the other end of the first portion 21a in the X direction.
  • the second portion 21b of the semiconductor film 21 is connected to the drain 31d via the contact hole H24.
  • the contact hole H22 is provided at a position overlapping with one end of the second portion 21b in the X direction.
  • the contact hole H24 is provided at a position overlapping with the other end of the second portion 21b in the X direction.
  • the pixel transistor TR is not formed in a region overlapping with the first gate main line GCL-Na in a plan view.
  • the pixel transistor TR is formed in a region overlapping with the first gate sub line GCL-Nb in a plan view.
  • the first NMOS transistor ntr1 is provided at a position where the first gate subline GCL-Nb1 and the first portion 21a of the semiconductor film 21 intersect.
  • a second NMOS transistor ntr2 is provided at a position where the first gate subline GCL-Nb2 and the first portion 21a intersect.
  • the line width of the first gate main line GCL-Na does not affect the gate length of the pixel transistor TR. Therefore, the TFT substrate 100F can make the line width of the first gate main line GCL-Na thinner than the line widths of the first gate sub-line GCL-Nb1 and GCL-Nb2.
  • the line width of the first gate main line GCL-Na is W14, and the first gate sub-line GCL-Nb2 (or the line width of the first gate sub-line GCL-Nb1).
  • W is W15
  • W14 ⁇ W15 may be satisfied.
  • the TFT substrate 100F can reduce the parasitic capacitance of the first gate line GCL-N, as compared with the case of W14 ⁇ W15.
  • the first PMOS transistor ptr1 is provided at a position where the second gate subline GCL-Pb1 and the second portion 21b of the semiconductor film 21 intersect.
  • a second NMOS transistor ntr2 is provided at a position where the first gate sub line GCL-Nb2 and the second portion 21b intersect.
  • the line width of the second gate main line GCL-Pa does not affect the gate length of the pixel transistor TR. Therefore, the TFT substrate 100F can make the line width of the second gate main line GCL-Pa thinner than the line widths of the second gate sub-line GCL-Pb1 and GCL-Pb2. Thus, the TFT substrate 100F can reduce the parasitic capacitance of the second gate line GCL-P.
  • the TFT substrate 100F can reduce the parasitic capacitance of the first gate line GCL-N, as compared to the case of W14 ⁇ W31.
  • the line width of the second gate line GCL-P may be smaller than the line width of the signal line SGL.
  • the TFT substrate 100F can reduce the parasitic capacitance of the second gate line GCL-P.
  • the contact holes H21, H22, H23 and H24 are formed in the interlayer insulating film 23.
  • the contact hole H25 shown in FIG. 23 is formed in the planarization film 33 (see FIG. 9).
  • the drain 31d is connected to the pixel electrode 51 via the contact hole H25.
  • the drain side of the gate of the first NMOS transistor ntr1 and the drain side of the gate of the first PMOS transistor ptr1 overlap with the drain 31d in a plan view. Further, the entire region of the gate of the second NMOS transistor ntr2 and the entire region of the gate of the second PMOS transistor ptr2 overlap the drain 31d in a plan view.
  • the separation distance in the X direction between the first gate sub-line GCL-Nb1 and GCL-Nb2 in each pixel PX is the separation distance between the second gate sub-line GCL-Pb1 and GCL-Pb2. It has the same value.
  • the separation distance between the first gate subline GCL-Nb1 and GCL-Nb2 in the X direction is D20N
  • the separation distance between the second gate subline GCL-Pb1 and GCL-Pb2 is D20P.
  • the first gate sub-line GCL-Nb1 and the second gate sub-line GCL-Pb1 are arranged mutually offset in the X direction, and the first gate sub-line GCL-Nb2 and the second gate The sublines GCL-Pb2 are also arranged at mutually offset positions in the X direction.
  • the first gate sub line GCL-Nb1 and the second gate sub line GCL-Pb1 can be prevented from facing each other between the pixels PX adjacent in the Y direction. Further, the first gate sub-line GCL-Nb1 and the second gate sub-line GCL-Pb1 can be prevented from facing each other. Even if the TFT substrate 100F does not widen the space between the adjacent pixels PX in the Y direction, the first gate sub-line GCL-Nb1 of one pixel PX and the second gate sub-line GCL-Pb1 of the other pixel PX The separation distance D21 between them in the X direction can be increased.
  • the TFT substrate 100F can prevent the gate lines GCL from affecting each other between the pixels PX adjacent in the Y direction.
  • the TFT substrate 100F is a signal which is extended in the Y direction in a layer different from the gate line GCL extended in the X direction and the gate line GCL, and which intersects the gate line GCL.
  • the line SGL, the gate line GCL, and the signal line SGL are provided in different layers, and the semiconductor film 21 crossing the gate line GCL, and the gate line GCL and the semiconductor film 21 are provided in different layers, and the gate line GCL and the semiconductor
  • a drain 31d covering at least a part of a region where the film 21 intersects. According to this, a part of the drain 31 d can shield the gate of the pixel transistor TR located closer to the base 1 than the drain 31 d.
  • the drain 31d is formed on the drain side of the gate of the first NMOS transistor ntr1, the drain side of the gate of the first PMOS transistor ptr1, the entire region of the gate of the second NMOS transistor ntr2, and the entire region of the gate of the second PMOS transistor ptr2. It is arranged at the overlapping position. According to this, at least a portion on the drain side of the gate of the pixel transistor TR is shielded from light, and photoelectric conversion is suppressed. Therefore, the TFT substrate 100F can reduce the possibility of the pixel transistor TR malfunctioning, and can improve the reliability.
  • the gate line GCL includes the gate main line (for example, the first gate main line GCL-Na) extended in the X direction, and a plurality of gate sub lines protruding from the gate main line. And lines (for example, first gate sub-lines GCL-Nb1, GCL-Nb2).
  • the semiconductor film 21 intersects with the gate main line and the plurality of gate sub lines at a position away from the signal line SGL in the X direction.
  • the pixel transistor TR is not disposed at the position overlapping with the signal line SGL, the area of the region where the semiconductor film 21 and the signal line SGL overlap is minimized.
  • the region where the semiconductor film 21 and the signal line SGL overlap can be made only around the contact hole H21 where the semiconductor film 21 and the signal line SGL are connected and around the contact hole H22.
  • the TFT substrate 100F can reduce parasitic capacitance between the signal line SGL and the semiconductor film 21.
  • the area of the region where the semiconductor film 21 and the signal line SGL overlap can be reduced as compared to the third embodiment described later, and parasitic capacitance between the signal line SGL and the semiconductor film 21 can be reduced. It can be reduced.
  • the gate line GCL includes a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
  • the first gate line GCL-N includes a first gate main line GCL-Na extending in the X direction and two first gate sub-lines GCL-Nb1 and GCL-Nb2 protruding from the first gate main line GCL-Na.
  • the second gate line GCL-P includes a second gate main line GCL-Pa extending in the X direction, and two second gate sub-lines GCL-Pb1 and GCL-Pb2 protruding from the second gate main line GCL-Pa.
  • the semiconductor film 21 has a first portion 21a intersecting the two first gate sub-lines GCL-Nb1 and Nb2 at a position away from the signal line SGL in the X direction, and 2 at a position away from the signal line SGL in the X direction. And a second portion 21b intersecting the second gate sub-line GCL-Pb1 and GCL-Pb1.
  • the TFT substrate 100F can make the pixel transistor TR a CMOS (complementary MOS) configuration.
  • the TFT substrate 100F can reduce the voltage amplitude applied to each of the NMOS transistor NTR and the PMOS transistor PTR as compared with the case where the pixel transistor does not have a CMOS configuration, and the PMOS transistor PTR and the NMOS constituting the pixel transistor TR The breakdown voltage of transistor NTR can be reduced.
  • TFT substrate 100F The aspect of the TFT substrate 100F according to the second embodiment can also be described as follows.
  • the semiconductor film 21 extends parallel to the second gate line GCL-P, and includes a linear first portion 21a (an example of a first straight portion of the present disclosure) extending parallel to the first gate line GCL-N. And a linear second portion 21b (an example of a second linear portion of the present disclosure) to be provided.
  • the first gate main line GCL-Na of the first gate line GCL-N and the second gate main line GCL-Pa of the second gate line GCL-P are between the first portion 21a and the second portion 21b. To position.
  • the contact hole H25 (an example of the first contact hole of the present disclosure) of the planarization film 33 connecting the drain electrode 31d and the pixel electrode 51 is a first gate main line GCL-Na and a second gate main line GCL- Located between Pa.
  • the interlayer insulating film 23 has a linear contact hole H23 (an example of a sixth contact hole of the present disclosure) connecting the linear first portion 21a (an example of the first linear portion of the present disclosure) and the drain electrode 31d. And a contact hole H24 (an example of a seventh contact hole of the present disclosure) that connects the second portion 21b (an example of a second straight portion of the present disclosure) and the drain electrode 31d.
  • the interlayer insulating film 23 further includes a contact hole H21 (an example of an eighth contact hole according to the present disclosure) connecting the first portion 21a to the signal line SGL, and a contact hole H22 connecting the second portion 21b to the signal line SGL (this disclosure 9th contact hole).
  • the first gate sub-line GCL-Nb1 and the second gate sub-line GCL-Pb1 are arranged offset in the X direction, and the first gate sub-line GCL-Nb2 and the second gate sub-line are arranged. It has been described that GCL-Pb2 is also disposed offset from one another in the X direction. However, in the present embodiment, the arrangement of the gate lines GCL is not limited to this.
  • FIG. 25 is a plan view showing a configuration example of a TFT substrate according to a modification of the second embodiment.
  • the first gate sub line GCL-Nb1 and the second gate sub line GCL-Pb1 are in the Y direction. Are facing each other.
  • the first gate sub-line GCL-Nb and the second gate sub-line GCL-Pb face each other in the Y-direction even between the pixels PX adjacent in the Y-direction. Even with such a configuration, since the TFT substrate 100G includes the drain 31d having the light shielding function, the reliability can be improved.
  • the pixel transistor TR is not disposed at a position overlapping the signal line SGL in a plan view. Therefore, the TFT substrate 100G can reduce parasitic capacitance between the signal line SGL and the semiconductor film 21.
  • the gate line GCL has a gate main line extended in the X direction and a gate subline extended in the Y direction.
  • the configuration of the gate line GCL is not limited to this.
  • the gate line GCL may be configured of only the gate main line extended in the X direction.
  • FIG. 26 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the third embodiment.
  • FIG. 27 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the third embodiment.
  • the part covered with the interlayer insulating film 23 is indicated by a broken line.
  • FIG. 28 is a plan view showing a configuration example of one pixel of the TFT substrate according to the third embodiment.
  • the portion covered by the pixel electrode 51 is indicated by a broken line.
  • the planarization film 33 in order to avoid complication of the drawing, the planarization film 33 (see FIG.
  • FIG. 29 is a cross-sectional view of the plan view shown in FIG. 28 taken along the line XXIX-XXIX '.
  • FIG. 30 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the third embodiment.
  • the TFT substrate 100H includes a gate line GCL, a signal line SGL intersecting with the gate line GCL in plan view, and a semiconductor film 21 connected to the signal line SGL.
  • the gate line GCL has a first gate line GCL-N extended in the X direction and a second gate line GCL-P extended in the X direction.
  • Each of the first gate line GCL-N and the second gate line GCL-P is constituted only by a main gate line extended in the X direction.
  • the first gate line GCL-N and the second gate line GCL-P are adjacent to each other in the Y direction.
  • the shape of the semiconductor film 21 in a plan view is, for example, a rectangular ring.
  • the first gate line GCL-N intersects the annular semiconductor film 21 in plan view.
  • the portion intersecting with the annular semiconductor film 21 in plan view is the gate of the NMOS transistor NTR.
  • one of two portions overlapping with the annular semiconductor film 21 in plan view is the gate of the first NMOS transistor ntr1, and the other is the gate of the second NMOS transistor ntr2.
  • the second gate line GCL-P also intersects the annular semiconductor film 21 in plan view.
  • the portion intersecting the annular semiconductor film 21 is the gate of the PMOS transistor PTR.
  • one of two parts overlapping with the annular semiconductor film 21 in plan view is the gate of the first PMOS transistor ptr1, and the other is the gate of the second PMOS transistor ptr2.
  • a part of the semiconductor film 21 overlaps the signal line SGL in plan view.
  • a first NMOS transistor ntr1 and a first PMOS transistor ptr1 are disposed in a region overlapping with the signal line SGL in plan view.
  • a contact hole H31 connecting the semiconductor film 21 and the signal line SGL is disposed in a region overlapping the signal line SGL in plan view.
  • the interlayer insulating film 23 is provided on the semiconductor film 21. Further, the signal line SGL and the drain 31 d are provided on the interlayer insulating film 23. The semiconductor film 21 is connected to the drain 31 d through the contact hole H32. The contact hole H32 is provided at a position facing the contact hole H1 in the X direction.
  • the line width W21 of the portion intersecting the first gate line GCL-N or the second gate line GCL-P is the signal line SGL. Or less of the line width W31 (W21 ⁇ W31).
  • the entire region of the gate of the first NMOS transistor ntr1 and the entire region of the gate of the first PMOS transistor ptr1 are covered with the signal line SGL.
  • the drain side of the gate of the second NMOS transistor ntr2 and the drain side of the gate of the second PMOS transistor ptr2 are covered with the drain 31d.
  • the contact holes H31 and H32 are formed in the interlayer insulating film 23.
  • the contact hole H33 shown in FIG. 28 is formed in the planarization film 33 as shown in FIG.
  • the drain 31 d is connected to the pixel electrode 51 via the contact hole H33.
  • the TFT substrate 100H is a signal which is extended in the Y direction in a layer different from the gate line GCL extended in the X direction and the gate line GCL, and which intersects the gate line GCL.
  • the line SGL, the gate line GCL, and the signal line SGL are provided in different layers, and the semiconductor film 21 crossing the gate line GCL, and the gate line GCL and the semiconductor film 21 are provided in different layers, and the gate line GCL and the semiconductor
  • a drain 31d and a signal line SGL covering at least a part of a region where the film 21 intersects are provided. According to this, the drain 31 d and the signal line SGL can shield the gate of the pixel transistor TR located closer to the base 1 than these.
  • the signal line SGL is disposed at a position overlapping the entire region of the gate of the first NMOS transistor ntr1 and the entire region of the gate of the first PMOS transistor ptr1.
  • the drain 31 d is disposed at a position overlapping the drain side of the gate of the second NMOS transistor ntr2 and the drain side of the gate of the second PMOS transistor ptr2.
  • one end 311A of the drain 31d in the Y direction is disposed at a position overlapping the drain side of the gate of the second NMOS transistor ntr2.
  • the other end 311B of the drain 31d in the Y direction is disposed at a position overlapping the drain side of the gate of the second PMOS transistor ptr2. According to this, at least a portion on the drain side of the gate of the pixel transistor TR is shielded from light, and photoelectric conversion is suppressed. Therefore, the TFT substrate 100H can reduce the possibility of the pixel transistor TR malfunctioning, and can improve the reliability.
  • the semiconductor film 21 includes a linear portion 211 extending in parallel to the first gate line GCL-N, a linear portion 212 extending in parallel to the second gate line GCL-P, and the signal line SGL to X
  • a straight portion 213 intersects the gate line CGL at a position separated in the direction, and a straight portion 214 intersects the gate line CGL at a position overlapping the signal line SGL. According to this, the straight portion 213 does not overlap with the signal line SGL. Therefore, the TFT substrate 100H can reduce parasitic capacitance between the semiconductor film 21 and the signal line SGL as compared with the case where the linear portion 213 overlaps with the signal line SGL.
  • the gate line CGL has a first gate line CGL-N extending in the X direction and a second gate line CGL-P adjacent to the first gate line CGL-N in the Y direction.
  • the straight portion 213 intersects the first gate line CGL-N and the second gate line CGL-P at a position away from the signal line SGL in the X direction.
  • the straight portion 214 intersects the first gate line CGL-N and the second gate line CGL-P at a position overlapping the signal line SGL.
  • the TFT substrate 100H can make the pixel transistor TR a CMOS (complementary MOS) configuration.
  • the TFT substrate 100H can reduce the voltage amplitude applied to each of the NMOS transistor NTR and the PMOS transistor PTR as compared with the case where the pixel transistor does not have a CMOS configuration, and the PMOS transistor PTR and the NMOS constituting the pixel transistor TR The breakdown voltage of transistor NTR can be reduced.
  • the gate line CGL in the Y direction, is positioned closer to the center of the pixel PX than the outer edge of the semiconductor film 21. Therefore, as shown in FIG. 30, the semiconductor film is secured while securing a wide separation distance D23 between the first gate line CGL-N and the second gate line CGL-P between the pixels PX adjacent in the Y direction.
  • the separation distance D31 between each other can be narrowed. As a result, the TFT substrate 100H can achieve higher definition.
  • the aspect of the TFT substrate 100H according to the third embodiment can also be described as follows.
  • the semiconductor film 21 includes a straight portion 211 (an example of a first straight portion according to the present disclosure) extending parallel to the first gate line GCL-N and a straight line extending parallel to the second gate line GCL-P. And part 212 (an example of a second straight part of the present disclosure).
  • the first gate line GCL-N and the second gate line GCL-P are located between the linear portion 211 and the linear portion 212.
  • the contact hole H33 (an example of the first contact hole of the present disclosure) of the planarization film 33 connecting the drain electrode 31d and the pixel electrode 51 is a first gate line GCL-N and a second gate line GCL-. Located between P
  • the semiconductor film 21 further includes a linear portion 213 (an example of a third linear portion of the present disclosure) extending parallel to the signal line SGL.
  • the straight portion 213 connects the straight portion 211 and the straight portion 212.
  • a contact hole H32 (an example of a second contact hole of the present disclosure) connecting the straight portion 213 and the drain electrode 31d is between the first gate line GCL-N and the second gate line GCL-P in plan view. To position.
  • the semiconductor film 21 further includes a linear portion 214 (an example of a fourth linear portion of the present disclosure) extending parallel to the signal line SGL.
  • the straight portion 214 connects the straight portion 211 and the straight portion 212.
  • the signal line SGL is connected to the linear portion 214 via a contact hole H31 (an example of a fifth contact hole of the present disclosure) formed in the interlayer insulating film 23.
  • the contact hole H31 is located between the first gate line GCL-N and the second gate line GCL-P in plan view.
  • the shape in plan view of the semiconductor film 21 having the straight portions 211, 212, 213, and 214 is annular.
  • the linear portion 213 does not overlap the signal line SGL, and the linear portion 214 overlaps the signal line SGL.
  • the straight portions 213 and 214 intersect the first gate line GCL-N and the second gate line GCL-P, respectively.
  • the pixel transistor TR has a CMOS (complementary MOS) configuration and includes both the NMOS transistor NTR and the PMOS transistor PTR.
  • the pixel transistor TR is not limited to the CMOS (complementary MOS) configuration.
  • the pixel transistor TR may be configured to have only one of the NMOS transistor NTR and the PMOS transistor PTR.
  • FIG. 31 is a plan view showing a configuration example of a TFT substrate according to a modification of the third embodiment.
  • 32 is a cross-sectional view of the plan view shown in FIG. 31 taken along the line XXXII-XXXII '.
  • the pixel transistor TR is an NMOS transistor or a PMOS transistor.
  • one gate line GCL is connected to one pixel.
  • the shape of the semiconductor film 21 in plan view is, for example, U-shaped. That is, the semiconductor film 21 has the linear portions 211, 212, and 213.
  • the straight portion 212 is connected to one end of the straight portion 211, and the straight portion 213 is connected to the other end of the straight portion 211.
  • the angle formed by the straight portion 211 and the straight portion 212 is about 90 °.
  • the angle formed by the straight portion 211 and the straight portion 213 is also about 90 °.
  • the pixel transistor TR includes a first MOS transistor tr1 and a second MOS transistor tr2.
  • a portion intersecting the linear portion 213 of the semiconductor film 21 is the gate of the first MOS transistor tr1.
  • a portion intersecting the straight portion 212 of the semiconductor film 21 is the gate of the second MOS transistor tr2.
  • the first MOS transistor tr1 and the second MOS transistor tr2 are connected in series.
  • the TFT substrate 100J according to the modification of the third embodiment can improve the reliability and achieve high definition.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Mathematical Physics (AREA)
  • Electrochemistry (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electrochromic Elements, Electrophoresis, Or Variable Reflection Or Absorption Elements (AREA)

Abstract

信頼性を向上できるようにしたＴＦＴ基板を提供する。ＴＦＴ基板は、第１方向に延設される第１ゲート線と第２ゲート線と、第１ゲート線及び第２ゲート線と平面視で交差する信号線と、信号線に接続する半導体膜と、半導体膜に接続するドレイン電極と、信号線とドレイン電極を覆う平坦化膜と、ドレイン電極に接続する画素電極と、を備える。半導体膜は、第１ゲート線に平行に延設される第１直線部と、第２ゲート線に平行に延設される第２直線部と、を有する。平面視において、第１ゲート線及び第２ゲート線は、第１直線部と第２直線部との間に位置する。平面視において、ドレイン電極と画素電極を接続する平坦化膜の第１コンタクトホールは、第１ゲート線と第２ゲート線の間に位置する。

Description

ＴＦＴ基板
　本発明は、ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）基板に関する。
　近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ　Ｄｉｓｐｌａｙ：ＥＰＤ）では、画像の書き換え時の電位を保持するメモリ性を有している。ＥＰＤは、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持される。このため、ＥＰＤは、低消費電力駆動が可能である。例えば、ＥＰＤの画素トランジスタを、ＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とすることで、低消費電力化を図る技術が開示されている（例えば、特許文献１）。
特開２０１１－２２１１２５号公報
　屋外のような強い光が当たる環境下では、表示面に入射する光が画素トランジスタに届く可能性がある。画素トランジスタに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。
　本発明は、上記に鑑みてなされたものであり、信頼性を向上できるようにしたＴＦＴ基板を提供することを目的とする。
　一態様に係るＴＦＴ基板は、第１方向に延設される第１ゲート線と第２ゲート線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、前記信号線に接続する半導体膜と、前記半導体膜に接続するドレイン電極と、前記信号線と前記ドレイン電極を覆う平坦化膜と、前記ドレイン電極に接続する画素電極と、を備え、前記半導体膜は、前記第１ゲート線に平行に延設される第１直線部と、前記第２ゲート線に平行に延設される第２直線部と、を有し、平面視において、前記第１ゲート線及び前記第２ゲート線は、前記第１直線部と前記第２直線部との間に位置し、平面視において、前記ドレイン電極と前記画素電極を接続する前記平坦化膜の第１コンタクトホールは、前記第１ゲート線と前記第２ゲート線の間に位置する。
　別の態様に係るＴＦＴ基板は、第１ゲート線と、前記第１ゲート線に平行な第２ゲート線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、前記半導体膜は、第１ゲート線に平行な第１直線部と、前記第２ゲート線に平行な第２直線部と、前記信号線に平行な第３直線部と、を有し、前記第３直線部は前記第１直線部と前記第２直線部とを接続する。
図１は、実施形態１に係る表示装置の構成例を示すブロック図である。 図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。 図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。 図４は、実施形態１に係るＴＦＴ基板の１画素において、ゲート線の構成例を示す平面図である。 図５は、実施形態１に係るＴＦＴ基板の１画素において、半導体膜の構成例を示す平面図である。 図６は、実施形態１に係るＴＦＴ基板の１画素において、信号線、ドレイン及び遮光膜の構成例を示す平面図である。 図７は、ＴＦＴ基板の１画素において、共通電極の構成例を示す平面図である。 図８は、実施形態１に係るＴＦＴ基板の１画素の構成例を示す平面図である。 図９は、図８に示す平面図をＩＸ－ＩＸ’線で切断した断面図である。 図１０は、実施形態１に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。 図１１は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１２は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１３は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１４は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１５は、実施形態１に係る表示装置の構成例を示す断面図である。 図１６は、実施形態１の変形例１に係るＴＦＴ基板の構成例を示す平面図である。 図１７は、実施形態１の変形例２に係るＴＦＴ基板の構成例を示す平面図である。 図１８は、実施形態１の変形例３に係るＴＦＴ基板の構成例を示す平面図である。 図１９は、実施形態１の変形例４に係るＴＦＴ基板の構成例を示す断面図である。 図２０は、実施形態１の変形例５に係るＴＦＴ基板を示す断面図である。 図２１は、実施形態２に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。 図２２は、実施形態２に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。 図２３は、実施形態２に係るＴＦＴ基板の１画素の構成例を示す平面図である。 図２４は、実施形態２に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。 図２５は、実施形態２の変形例に係るＴＦＴ基板の構成例を示す平面図である。 図２６は、実施形態３に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。 図２７は、実施形態３に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。 図２８は、実施形態３に係るＴＦＴ基板の１画素の構成例を示す平面図である。 図２９は、図２８に示す平面図をＸＸＩＸ－ＸＸＩＸ’線で切断した断面図である。 図３０は、実施形態３に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。 図３１は、実施形態３の変形例に係るＴＦＴ基板の構成例を示す平面図である。 図３２は、図３１に示す平面図をＸＸＸＩＩ－ＸＸＸＩＩ’線で切断した断面図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　また、本明細書では、図３における左右方向を第１方向であるＸ方向で示し、図３における上下方向を第２方向であるＹ方向で示す。Ｘ方向及びＹ方向は、基材１の一方の面１ａ（後述の図９参照）に平行である。平行については概ね平行に形成されるものであり、製造に伴う微妙なずれについては許容されるものとしている。
（実施形態１）
　図１は、実施形態１に係る表示装置の構成例を示すブロック図である。図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。実施形態１に係る表示装置２００は、例えば、図示しない電子機器に搭載される。表示装置２００は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置２００は、例えば電気泳動層１６０（後述の図１５参照）を有する電気泳動型ディスプレイ（ＥＰＤ）である。図１に示すように、表示装置２００は、ＴＦＴ基板１００と、ＴＦＴ基板１００に接続するゲート駆動部１１０と、ＴＦＴ基板１００に接続するソース駆動部１２０と、を備える。
　図１に示すように、ＴＦＴ基板１００は、複数の画素ＰＸと、複数の第１ゲート線ＧＣＬ－Ｎ（ｎ）、ＧＣＬ－Ｎ（ｎ＋１）、ＧＣＬ－Ｎ（ｎ＋２）…と、複数の第２ゲート線ＧＣＬ－Ｐ（ｎ）、ＧＣＬ－Ｐ（ｎ＋１）、ＧＣＬ－Ｐ（ｎ＋２）…と、複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…と、を備える。ｎ、ｍは、それぞれ１以上の整数である。以下の説明では、複数の第１ゲート線ＧＣＬ－Ｎ（ｎ）、ＧＣＬ－Ｎ（ｎ＋１）、ＧＣＬ－Ｎ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第１ゲート線ＧＣＬ－Ｎという。同様に、複数の第２ゲート線ＧＣＬ－Ｐ（ｎ）、ＧＣＬ－Ｐ（ｎ＋１）、ＧＣＬ－Ｐ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第２ゲート線ＧＣＬ－Ｐという。複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…を互いに区別して説明する必要がないときは、それぞれを信号線ＳＧＬという。
　複数の画素ＰＸは、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。複数の第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設されており、Ｙ方向に並んでいる。複数の第２ゲート線ＧＣＬ－Ｐも、Ｘ方向に延設されており、Ｙ方向に並んでいる。Ｙ方向において、第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐは交互に並んでいる。例えば、Ｙ方向において、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、第１ゲート線ＧＣＬ－Ｎ（ｎ）、第２ゲート線ＧＣＬ－Ｐ（ｎ）、第１ゲート線ＧＣＬ－Ｎ（ｎ＋１）、第２ゲート線ＧＣＬ－Ｐ（ｎ＋１）…の順で並んでいる。複数の信号線ＳＧＬは、Ｙ方向に延設されており、Ｘ方向に並んでいる。これにより、複数の信号線ＳＧＬは、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐと、平面視でそれぞれ直交している。なお、平面視とは、ＴＦＴ基板１００の基材１の一方の面１ａ（後述の図９参照）の法線方向から見ることを意味する。
　複数の第１ゲート線ＧＣＬ－Ｎ及び複数の第２ゲート線ＧＣＬ－Ｐは、ゲート駆動部１１０にそれぞれ接続している。複数の信号線ＳＧＬは、ソース駆動部１２０にそれぞれ接続している。
　ゲート駆動部１１０は、上述の制御回路から出力される信号に基づいて、第１ゲート駆動信号と、第２ゲート駆動信号とを生成する。ゲート駆動部１１０は、第１ゲート駆動信号を第１ゲート線ＧＣＬ－Ｎに供給し、第２ゲート駆動信号を第２ゲート線ＧＣＬ－Ｐに供給する。ソース駆動部１２０は、上述の制御回路から出力される信号に基づいて、ソース駆動信号を生成する。ソース駆動部１２０は、ソース駆動信号を信号線ＳＧＬに供給する。
　ゲート駆動部１１０及びソース駆動部１２０はＴＦＴ基板１００に設けられていてもよいし、対向基板１３０（後述の図１５参照）に設けられていてもよい。また、ゲート駆動部１１０及びソース駆動部１２０は、ＴＦＴ基板１００に接続する他の回路基板（例えば、フレキシブル基板）に実装されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）に搭載されていてもよい。
　図２に示すように、ＴＦＴ基板１００の各画素ＰＸは、画素トランジスタＴＲを備える。例えば、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成であり、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲとを有する。例えば、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは、それぞれボトムゲート型である。
　ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは並列に接続されている。ＮＭＯＳトランジスタＮＴＲのソースとＰＭＯＳトランジスタＰＴＲのソースとが、信号線ＳＧＬに接続されている。また、ＮＭＯＳトランジスタＮＴＲのドレインとＰＭＯＳトランジスタＰＴＲのドレインとが接続されている。実施形態１では、ＮＭＯＳトランジスタＮＴＲのソース及びＰＭＯＳトランジスタＰＴＲのソースは、共通のソース３１ｓ（後述の図９参照）で構成されている。ＮＭＯＳトランジスタＮＴＲのドレイン及びＰＭＯＳトランジスタＰＴＲのドレインは、共通のドレイン３１ｄ（後述の図６参照）で構成されている。
　ＮＭＯＳトランジスタＮＴＲは、第１ＮＭＯＳトランジスタｎｔｒ１と、第２ＮＭＯＳトランジスタｎｔｒ２と、を有する。第１ＮＭＯＳトランジスタｎｔｒ１と第２ＮＭＯＳトランジスタｎｔｒ２は直列に接続されている。また、ＰＭＯＳトランジスタＰＴＲは、第１ＰＭＯＳトランジスタｐｔｒ１と、第２ＰＭＯＳトランジスタｐｔｒ２と、を有する。第１ＰＭＯＳトランジスタｐｔｒ１と第２ＰＭＯＳトランジスタｐｔｒ２は直列に接続されている。
　ＮＭＯＳトランジスタＮＴＲのゲートは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇ（後述の図９参照）及び第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇ（後述の図９参照）を有する。ＮＭＯＳトランジスタＮＴＲのゲートは、第１ゲート線ＧＣＬ－Ｎに接続している。ＮＭＯＳトランジスタＮＴＲのソースは、信号線ＳＧＬに接続している。ＮＭＯＳトランジスタＮＴＲのドレインは、画素電極５１（後述の図９参照）に接続している。ＮＭＯＳトランジスタＮＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＮＭＯＳトランジスタＮＴＲのゲートには、第１ゲート線ＧＣＬ－Ｎから第１ゲート駆動信号が供給される。ＮＭＯＳトランジスタＮＴＲに供給される第１ゲート駆動信号の電圧が所定の値以上になると、ＮＭＯＳトランジスタＮＴＲがオンする。これにより、信号線ＳＧＬからＮＭＯＳトランジスタＮＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。
　ＰＭＯＳトランジスタＰＴＲのゲートは、第１ＰＭＯＳトランジスタｐｔｒ１のゲート及び第２ＰＭＯＳトランジスタｐｔｒ２のゲートを有する。ＰＭＯＳトランジスタＰＴＲのゲートは、第２ゲート線ＧＣＬ－Ｐに接続している。ＰＭＯＳトランジスタＰＴＲのソースは、信号線ＳＧＬに接続している。ＰＭＯＳトランジスタＰＴＲのドレインは、画素電極５１に接続している。ＰＭＯＳトランジスタＰＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＰＭＯＳトランジスタＰＴＲのゲートには、第２ゲート線ＧＣＬ－Ｐから第２ゲート駆動信号が供給される。ＰＭＯＳトランジスタＰＴＲに供給される第２ゲート駆動信号の電圧が所定の値以下になると、ＰＭＯＳトランジスタＰＴＲがオンする。これにより、信号線ＳＧＬからＰＭＯＳトランジスタＰＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。
　また、ＴＦＴ基板１００の各画素ＰＸは、第１保持容量Ｃ１と、第２保持容量Ｃ２とを有する。第１保持容量Ｃ１は、画素電極５１と共通電極４１（後述の図９参照）との間に形成される。第２保持容量Ｃ２は、対向基板１３０の対向電極１３３（後述の図１５参照）と、画素電極５１との間に形成される。画素電極５１には、信号線ＳＧＬから画素トランジスタＴＲを介して、ソース駆動信号（映像信号）が供給される。また、共通電極４１と対向電極１３３には、共通電位ＶＣＯＭが供給される。画素電極５１に供給されたソース駆動信号（映像信号）の電位は、第１保持容量Ｃ１と、第２保持容量Ｃ２とによって保持される。
　次に、ＴＦＴ基板の構造について説明する。図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。図４は、実施形態１に係るＴＦＴ基板の１画素において、ゲート線の構成例を示す平面図である。図５は、実施形態１に係るＴＦＴ基板の１画素において、半導体膜の構成例を示す平面図である。図５では、絶縁膜１３で覆われている部位を破線で示している。図６は、実施形態１に係るＴＦＴ基板の１画素において、信号線、ドレイン及び遮光膜の構成例を示す平面図である。図６では、層間絶縁膜２３で覆われている部位を破線で示している。図７は、ＴＦＴ基板の１画素において、共通電極の構成例を示す平面図である。図８は、実施形態１に係るＴＦＴ基板の１画素の構成例を示す平面図である。図８では、画素電極５１で覆われている部位を破線で示している。また、図８では、図面の複雑化を回避するために、図９に示す平坦化膜３３、層間絶縁膜２３及び絶縁膜１３の図示を省略している。図９は、図８に示す平面図をＩＸ－ＩＸ’線で切断した断面図である。
　図３、図４及び図９に示すように、ＴＦＴ基板１００は、基材１と、基材１の一方の面１ａ上に設けられたゲート線ＧＣＬと、基材１の一方の面１ａ上に設けられた絶縁膜１３とを有する。ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。絶縁膜１３は、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐを覆っている。なお、絶縁膜１３において、第１ゲート線ＧＣＬ－Ｎ又は第２ゲート線ＧＣＬ－Ｐと、半導体膜２１とで挟まれる部位が、ゲート絶縁膜となる。
　図４に示すように、第１ゲート線ＧＣＬ－Ｎは、第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａに接続する第１ゲート副線ＧＣＬ－Ｎｂと、を有する。第１ゲート主線ＧＣＬ－Ｎａは、Ｘ方向に延設されている。第１ゲート主線ＧＣＬ－Ｎａは、複数の画素ＰＸ間で連続して設けられている。また、第１ゲート副線ＧＣＬ－Ｎｂは、第１ゲート主線ＧＣＬ－ＮａからＹ方向に突き出ている。第１ゲート副線ＧＣＬ－Ｎｂの一端は第１ゲート主線ＧＣＬ－Ｎａに接続しているが、他端はどことも接続していない。第１ゲート副線ＧＣＬ－Ｎｂは、１つの画素ＰＸに１つずつ設けられている。
　図４に示すように、第２ゲート線ＧＣＬ－Ｐは、第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａに接続する第２ゲート副線ＧＣＬ－Ｐｂと、を有する。第２ゲート主線ＧＣＬ－Ｐａは、Ｘ方向に延設されている。第２ゲート主線ＧＣＬ－Ｐａは、複数の画素ＰＸ間で連続して設けられている。また、第２ゲート副線ＧＣＬ－Ｐｂは、第２ゲート主線ＧＣＬ－ＰａからＹ方向に突き出ている。第２ゲート副線ＧＣＬ－Ｐｂの一端は第２ゲート主線ＧＣＬ－Ｐａに接続しているが、他端はどことも接続していない。第２ゲート副線ＧＣＬ－Ｐｂは、１つの画素ＰＸに１つずつ設けられている。
　また、図３、図５及び図９に示すように、ＴＦＴ基板１００は、絶縁膜１３上に設けられた半導体膜２１と、絶縁膜１３上に設けられた層間絶縁膜２３とを有する。層間絶縁膜２３は、半導体膜２１を覆っている。層間絶縁膜２３には、コンタクトホールＨ１、Ｈ２、Ｈ３が設けられている。コンタクトホールＨ１、Ｈ２、Ｈ３は、半導体膜２１を底面とする貫通穴である。
　図５に示すように、半導体膜２１は、第１部位２１ａと、第１部位２１ａに接続する第２部位２１ｂとを有する。第１部位２１ａは、第１ゲート主線ＧＣＬ－Ｎａ及び第１ゲート副線ＧＣＬ－Ｎｂとそれぞれ平面視で交差している。第２部位２１ｂは、第２ゲート主線ＧＣＬ－Ｐａ及び第２ゲート副線ＧＣＬ－Ｐｂとそれぞれ平面視で交差している。
　例えば、第１部位２１ａは、Ｘ方向に延設され、第１ゲート副線ＧＣＬ－Ｎｂと平面視で交差する直線部２１ａ１と、Ｙ方向に延設され、第１ゲート主線ＧＣＬ－Ｎａと平面視で交差する直線部２１ａ２と、を有する。直線部２１ａ１のＸ方向の端部と、直線部２１ａ２のＹ方向の端部とが互いに接続している。直線部２１ａ１と直線部２１ａ２とが成す角度は約９０°である。これにより、第１部位２１ａは、平面視でＬ字状となっている。
　また、第２部位２１ｂは、Ｘ方向に延設され、第２ゲート副線ＧＣＬ－Ｐｂと平面視で交差する直線部２１ｂ１と、Ｙ方向に延設され、第２ゲート主線ＧＣＬ－Ｐａと平面視で交差する直線部２１ｂ２と、を有する。直線部２１ｂ１のＸ方向の端部と、直線部２１ｂ２のＹ方向の端部とが互いに接続している。直線部２１ｂ１と直線部２１ｂ２とが成す角度は約９０°である。これにより、第２部位２１ｂは、平面視でＬ字状となっている。
　第１ゲート線ＧＣＬ－Ｎにおいて、半導体膜２１の第１部位２１ａと平面視で交差する部位が、ＮＭＯＳトランジスタＮＴＲのゲートである。例えば、第１ゲート副線ＧＣＬ－Ｎｂにおいて、第１部位２１ａの直線部２１ａ１と平面視で交差する領域が、第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇである。また、第１ゲート主線ＧＣＬ－Ｎａにおいて、第１部位２１ａの直線部２１ａ２と平面視で交差する領域が、第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇである。
　同様に、第２ゲート線ＧＣＬ－Ｐにおいて、半導体膜２１の第２部位２１ｂと平面視で交差する部位が、ＰＭＯＳトランジスタＰＴＲのゲートである。例えば、第２ゲート副線ＧＣＬ－Ｐｂにおいて、第２部位２１ｂの直線部２１ｂ１と平面視で交差する領域が、第１ＰＭＯＳトランジスタｐｔｒ１のゲートである。また、第２ゲート主線ＧＣＬ－Ｐａにおいて、第２部位２１ｂの直線部２１ｂ２と平面視で交差する領域が、第２ＰＭＯＳトランジスタｐｔｒ２のゲートである。
　図６に示すように、半導体膜２１の第１部位２１ａは、コンタクトホールＨ１を介して信号線ＳＧＬに接続している。半導体膜２１の第２部位２１ｂは、コンタクトホールＨ２を介して信号線ＳＧＬに接続している。
　また、図６及び図９に示すように、ＴＦＴ基板１００は、信号線ＳＧＬと、画素トランジスタＴＲ（図２参照）のソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２と、を有する。信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、層間絶縁膜２３上にそれぞれ設けられている。つまり、信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、同一の層に設けられている。
　信号線ＳＧＬにおいて、コンタクトホールＨ１を埋め込んでいる部位とその周辺部、及び、コンタクトホールＨ２を埋め込んでいる部位とその周辺部が、画素トランジスタＴＲのソース３１ｓである。また、ドレイン３１ｄは、信号線ＳＧＬから離れた位置に配置されており、コンタクトホールＨ３を埋め込んでいる。信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、例えば、同一組成の導電膜で構成されている。ソース３１ｓをソース電極、ドレイン３１ｄをドレイン電極ということもできる。
　図６に示すように、遮光膜３１ｒ１、３１ｒ２の平面視による形状は、例えば、互いに同一の形状で、同一の大きさである。遮光膜３１ｒ１、３１ｒ２の平面視による形状は、例えば、矩形である。遮光膜３１ｒ１は、Ｘ方向に延設されており、平面視で半導体膜２１と重なっている。また、図６及び図９に示すように、遮光膜３１ｒ１は、平面視で、第１ＮＭＯＳトランジスタｎｔｒ１（図５参照）のゲートｎ１ｇのドレイン側と重なっている。遮光膜３１ｒ２は、Ｘ方向に延設されており、平面視で半導体膜２１と重なっている。遮光膜３１ｒ２は、平面視で、第１ＰＭＯＳトランジスタｐｔｒ１（図５参照）のゲートの全領域と重なっている。
　図６に示すように、ドレイン３１ｄの平面視による形状は、例えばＴ字状である。ドレイン３１ｄは、Ｙ方向に延設された直線部３１１と、Ｘ方向に延設された直線部３１２とを有する。直線部３１１のＸ方向の中心部に、直線部３１２のＹ方向の一端が接続している。直線部３１１と直線部３１２とが成す角度は約９０°である。直線部３１１は、平面視で、第２ＮＭＯＳトランジスタｎｔｒ２（図５参照）のゲートｎ２ｇのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２（図５参照）のゲートのドレイン側と、それぞれ重なっている。
　また、図９に示すように、ＴＦＴ基板１００は、層間絶縁膜２３上に設けられた絶縁性の平坦化膜３３を有する。平坦化膜３３は、信号線ＳＧＬを覆っている。平坦化膜３３の上面３３ａは平坦であり、基材１の一方の面１ａに平行となっている。平坦化膜３３には、コンタクトホールＨ４が設けられている。コンタクトホールＨ４は、画素トランジスタＴＲ（図２参照）のドレイン３１ｄを底面とする貫通穴である。
　また、図９に示すように、ＴＦＴ基板１００は、平坦化膜３３上に設けられた共通電極４１と、共通電極４１上に設けられた絶縁膜４５と、を有する。図７に示すように、共通電極４１には、１つの画素ＰＸに１つの貫通穴４１Ｈが設けられている。貫通穴４１Ｈは、平面視で、平坦化膜３３に設けられたコンタクトホールＨ４を囲んでいる。
　絶縁膜４５は、共通電極４１を覆っている。絶縁膜４５は、第１保持容量Ｃ１（図２参照）の誘電体である。絶縁膜４５は、貫通穴４１Ｈの各内側面を覆っている。また、絶縁膜４５には、貫通穴４５Ｈが設けられている。貫通穴４５Ｈの底部にコンタクトホールＨ４が位置する。
　また、図８及び図９に示すように、ＴＦＴ基板１００は、絶縁膜４５上に設けられた画素電極５１を有する。画素電極５１は、絶縁膜４５を介して共通電極４１を覆っている。また、画素電極５１は、貫通穴４５ＨとコンタクトホールＨ４とを埋め込んでいる。これにより、画素電極５１は、画素トランジスタＴＲのドレイン３１ｄと接続している。
　画素電極５１の平面視による形状は、例えば矩形である。ＴＦＴ基板１００において、複数の画素電極５１は、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。
　なお、本実施形態では、１つの画素電極５１と平面視で重なる領域が、１つの画素ＰＸとなっている。より詳細には、平面視で隣り合う画素電極５１間にはスペースＳ（図８参照）がある。このスペースＳを通り、且つ、隣り合う画素電極５１から等距離にある中心線（図８では、１点鎖線で表記）が、各画素ＰＸを画定している。この中心線は想像線であり、実際に目視される線ではない。
　図１０は、実施形態１に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。図４及び図１０に示すように、実施形態１に係るＴＦＴ基板１００では、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―ＰｂはＸ方向に互いに位置をずらして配置されている。これによれば、図１０に示すように、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート副線ＧＣＬ－Ｎｂ及び第２ゲート副線ＧＣＬ－Ｐｂは互いに対向しないようにすることができる。ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間のスペースを広げなくても、一方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂと他方の画素ＰＸの第２ゲート副線ＧＣＬ－Ｐｂとの間のＸ方向の離隔距離Ｄ１１を大きく確保することができる。これにより、ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間において、ゲート線ＧＣＬ同士が互いに影響を及ぼし合うことを防ぐことができる。
　また、図１０に示すように、ＴＦＴ基板１０は、Ｘ方向及びＹ方向に並ぶ複数の画素ＰＸを備える。各画素ＰＸ内には、半導体膜２１と、第１ゲート副線ＧＣＬ－Ｎｂ及び第２ゲート副線ＧＣＬ－Ｐｂが配置されている。図５及び図１０に示すように、半導体膜２１は、平面視で画素ＰＸの外側を向く凹部２１ＲＥを有する。Ｙ方向で隣り合う画素ＰＸ間において、一方の画素ＰＸの凹部２１ＲＥは、他方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂ又は第２ゲート副線ＧＣＬ－Ｐｂと向かい合っている。これによれば、図１０に示すように、ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間において、画素ＰＸ間のスペースを広げなくても、半導体膜２１と第１ゲート副線ＧＣＬ－Ｎｂとの間の距離Ｄ１２や、半導体膜２１と第２ゲート副線ＧＣＬ－Ｐｂとの間の距離Ｄ１３を大きく確保することができる。これにより、ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間において、半導体膜２１とゲート線ＧＣＬとが互いに影響を及ぼし合うことを防ぐことができる。
　次に、ＴＦＴ基板１００の各部を構成する材料を例示する。基材１は、ガラスや可撓性の樹脂基板で構成されている。第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、モリブデンを含む材料で構成されている。絶縁膜１３は、シリコン酸化膜及びシリコン窒化膜で構成されている無機絶縁膜である。例えば、絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。半導体膜２１は、ポリシリコン膜で構成されている。また、半導体膜２１はポリシリコン膜に限らずアモルファス膜や酸化物半導体膜で構成されるものであっても良い。層間絶縁膜２３は、シリコン酸化膜及びシリコン窒化膜で構成されている無機絶縁膜である。例えば、層間絶縁膜２３は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。
　信号線ＳＧＬ（ソース３１ｓを含む）と、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、チタン及びアルミニウムとで構成されている。例えば、信号線ＳＧＬと、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。平坦化膜３３は、アクリル樹脂で構成されている有機絶縁膜である。共通電極４１は、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）で構成されている。絶縁膜４５は、シリコン窒化膜で構成されている無機絶縁膜である。画素電極５１は、ＩＴＯで構成されている。
　なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でＴＦＴ基板１００の各部が構成されていてもよい。例えば、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていてもよい。信号線ＳＧＬと、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていてもよい。
　次に、実施形態１に係るＴＦＴ基板１００の製造方法を、断面図及び平面図を参照しながら説明する。図１１から図１４は、ＴＦＴ基板の製造方法を説明するための断面図である。図１１から図１４は、図９に示した断面図に対応しており、この断面図における製造過程を順に示している。
　図１１に示すように、まず、製造装置（図示せず）は、基材１上にモリブデン等の導電膜（図示せず）を形成する。導電膜の形成は、スパッタ法等により行われる。次に、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により導電膜をパターニングして、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐを形成する。例えば、製造装置は、導電膜の上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐが形成される領域を覆い、それ以外の領域を露出する形状に形成される。次に、製造装置は、レジストから露出する領域の導電膜を、ドライエッチング技術により除去する。これにより、導電膜から第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐが形成される。第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐの形成後、製造装置は、レジストを除去する。
　次に、製造装置は、基材１上に絶縁膜１３を形成する。絶縁膜１３の形成は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等により行われる。これにより、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは絶縁膜１３で覆われる。次に、製造装置は、絶縁膜１３上に半導体膜をする。半導体膜の形成は、ＣＶＤ法等により行われる。次に、製造装置は、半導体膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、図５に示した形状の半導体膜２１を形成する。半導体膜２１の形成後、製造装置は、レジストを除去する。
　ＴＦＴ基板１００では、第１ゲート線ＧＣＬ－Ｎにおいて、半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇとなり、他方が第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇとなる。また、第２ゲート線ＧＣＬ－Ｐにおいて、半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＰＭＯＳトランジスタｐｔｒ１のゲートとなり、他方が第２ＰＭＯＳトランジスタｐｔｒ２のゲートとなる。
　次に、図１２に示すように、製造装置は、絶縁膜１３上に層間絶縁膜２３を形成する。層間絶縁膜２３の形成は、ＣＶＤ法等により行われる。これにより、半導体膜２１は層間絶縁膜２３で覆われる。
　次に、製造装置は、層間絶縁膜２３にコンタクトホールＨ１、Ｈ２、Ｈ３を形成する。例えば、製造装置は、層間絶縁膜２３の上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールＨ１、Ｈ２、Ｈ３が形成される領域を露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の層間絶縁膜２３をドライエッチング技術により除去する。これにより、層間絶縁膜２３にコンタクトホールＨ１、Ｈ２、Ｈ３が形成される。コンタクトホールＨ１、Ｈ２、Ｈ３の形成後、製造装置は、レジストを除去する。
　次に、製造装置は、層間絶縁膜２３上に信号線ＳＧＬ（図９に示したソース３１ｓを含む）と、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２（図６参照）とを形成する。例えば、製造装置は、層間絶縁膜２３上に金属膜として、チタンを形成し、次にアルミニウムを形成し、次にチタンを形成する。金属膜の形成は、スパッタ法等により行われる。次に、製造装置は、金属膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、コンタクトホールＨ１とコンタクトホールＨ２とを通して半導体膜２１に接続する信号線ＳＧＬと、コンタクトホールＨ３を通して半導体膜２１に接続するドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２とを形成する。その後、製造装置は、レジストを除去する。
　次に、図１３に示すように、製造装置は、層間絶縁膜２３上に平坦化膜３３を形成する。平坦化膜３３は絶縁性であり、例えばアクリル樹脂などの有機材料である。平坦化膜３３の形成は、スリットコート法もしくはスピンコート法等により行われる。これにより、信号線ＳＧＬと、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、平坦化膜３３で覆われる。平坦化膜３３にアクリル樹脂などの有機材料を用いると、平坦化膜３３の膜厚を厚くすることが可能となる。このため、共通電極４１と信号線ＳＧＬとの間の寄生容量や、共通電極４１とドレイン３１ｄとの間の寄生容量を低減することが可能となる。
　次に、図１４に示すように、製造装置は、平坦化膜３３上に共通電極４１を形成する。例えば、製造装置は、平坦化膜３３上にＩＴＯ等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、貫通穴４１Ｈを有する共通電極４１を形成する。共通電極４１の形成後、製造装置は、レジストを除去する。
　次に、製造装置は、平坦化膜３３にコンタクトホールＨ４を形成する。例えば、製造装置は、平坦化膜３３上にレジスト（図示せず）を形成する。レジストによって、共通電極４１は覆われる。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールＨ４が形成される領域を露出し、それ以外の領域を覆う形状に形成される。コンタクトホールＨ４が形成される領域は、平面視で、貫通穴４１Ｈの内側である。次に、製造装置は、レジストから露出する領域の平坦化膜３３をドライエッチング技術により除去する。これにより、平坦化膜３３にコンタクトホールＨ４が形成される。コンタクトホールＨ４の形成後、製造装置は、レジストを除去する。
　次に、製造装置は、基材１の上方に絶縁膜４５（図９参照）を形成する。絶縁膜４５の形成は、ＣＶＤ法等により行われる。これにより、共通電極４１は絶縁膜４５で覆われる。また、コンタクトホールＨ４の内側面及び底部も絶縁膜４５で覆われる。次に、製造装置は、絶縁膜４５のうち、コンタクトホールＨ４の底部を覆っている部位を除去する。例えば、製造装置は、絶縁膜４５上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールＨ４の底部と平面視で重なる領域を露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の絶縁膜４５をドライエッチング技術により除去する。これにより、コンタクトホールＨ４の底部が絶縁膜４５から露出する。その後、製造装置は、レジストを除去する。
　次に、製造装置は、絶縁膜４５上に画素電極５１（図９参照）を形成する。例えば、製造装置は、絶縁膜４５上にＩＴＯ等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、コンタクトホールＨ４を通してドレイン３１ｄに接続する画素電極５１を形成する。画素電極５１の形成後、製造装置は、レジストを除去する。以上の工程を経て、実施形態１に係るＴＦＴ基板１００が完成する。
　次に、実施形態１に係る表示装置２００の構造について説明する。図１５は、実施形態１に係る表示装置２００の構成例を示す断面図である。図１５に示すように、実施形態１に係る表示装置２００は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置された対向基板１３０と、ＴＦＴ基板１００と対向基板１３０との間に配置された電気泳動層１６０と、シール部１５２と、を備える。
　対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、ＴＦＴ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで構成されている。対向電極１３３と画素電極５１は、電気泳動層１６０を挟んで対向している。
　シール部１５２は、ＴＦＴ基板１００と対向基板１３０との間に設けられている。ＴＦＴ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。シール部１５２には接続部材１５３が設けられている。対向電極１３３は、接続部材１５３を介して、ＴＦＴ基板１００の共通電極４１と接続される。これにより、対向電極１３３に共通電位ＶＣＯＭが供給される。
　電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ２）が用いられる。
　画素電極５１と対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、０Ｖ）が供給され、画素電極５１に負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はＴＦＴ基板１００側に移動する。これにより、対向基板１３０側からＴＦＴ基板１００を見ると、画素電極５１と平面視で重なる領域（画素）は、黒表示となる。
　以上説明したように、実施形態１に係るＴＦＴ基板１００は、Ｘ方向に延設されるゲート線ＧＣＬと、ゲート線ＧＣＬとは異なる層でＹ方向に延設され、ゲート線ＧＣＬと交差する信号線ＳＧＬと、ゲート線ＧＣＬ及び信号線ＳＧＬとは異なる層に設けられ、ゲート線ＧＣＬと交差する半導体膜２１と、ゲート線ＧＣＬ及び半導体膜２１とは異なる層に設けられ、ゲート線ＧＣＬと半導体膜２１とが交差する領域の少なくとも一部を覆う遮光膜３１ｒ１、３１ｒ２及びドレイン３１ｄと、を備える。これによれば、遮光膜３１ｒ１、３１ｒ２と、遮光膜３１ｒ１、３１ｒ２と同一組成の導電膜で構成されているドレイン３１ｄは、これらよりも基材１側に位置する画素トランジスタＴＲのゲートを遮光することができる。
　例えば、遮光膜３１ｒ１は、第１ＮＭＯＳトランジスタｎｔｒ１のゲートのドレイン側と重なる位置に配置されている。遮光膜３１ｒ２は、第１ＰＭＯＳトランジスタｐｔｒ１のゲートのドレイン側と重なる位置に配置されている。ドレイン３１ｄは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側とに重なる位置に配置されている。これにより、画素トランジスタＴＲのゲートのドレイン側は遮光されている。
　屋外のような強い光が当たる環境下では、ＥＰＤの表示面に入射する光が電気泳動層を透過して、画素トランジスタに届く可能性がある。画素トランジスタのゲートに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。これにより、ＥＰＤの信頼性が低下する可能性がある。
　しかしながら、実施形態１に係るＴＦＴ基板１００では、画素トランジスタＴＲのゲートのドレイン側が遮光されるため、画素トランジスタＴＲにおいて光伝導効果による光リーク電流の発生（以下、光電変換）が抑制される。このため、ＴＦＴ基板１００は、画素トランジスタＴＲが誤作動する可能性を低減することができる。これにより、本実施形態は、信頼性を向上できるようにしたＴＦＴ基板１００を提供することができる。
　また、実施形態１に係るＴＦＴ基板１００によれば、ゲート線ＧＣＬは、Ｘ方向に延設されるゲート主線（例えば、第１ゲート主線ＧＣＬ－Ｎａ）と、ゲート主線から突き出たゲート副線（例えば、第１ゲート副線ＧＣＬ－Ｎｂ）と、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置でゲート主線及びゲート副線と交差する。
　これによれば、画素トランジスタＴＲは、信号線ＳＧＬと重なる位置には配置されないため、半導体膜２１と信号線ＳＧＬとが重なる領域の面積は最小限に抑えられる。例えば、ＴＦＴ基板１００は、半導体膜２１と信号線ＳＧＬとが重なる領域を、半導体膜２１と信号線ＳＧＬとが接続されるコンタクトホールＨ１の周辺と、コンタクトホールＨ２の周辺のみとすることができる。これにより、ＴＦＴ基板１００は、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。例えば、ＴＦＴ基板１００は、後述の実施形態３と比べて、半導体膜２１と信号線ＳＧＬとが重なる領域の面積を小さくすることができ、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
　また、ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設される第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａから突き出た第１ゲート副線ＧＣＬ－Ｎｂと、を有する。第２ゲート線ＧＣＬ－Ｐは、Ｘ方向に延設される第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａから突き出た第２ゲート副線ＧＣＬ－Ｐｂと、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置で第１ゲート主線ＧＣＬ－Ｎａ及び第１ゲート副線ＧＣＬ－Ｎｂと交差する第１部位２１ａと、信号線ＳＧＬからＸ方向に離れた位置で第２ゲート主線ＧＣＬ－Ｐａ及び第２ゲート副線ＧＣＬ－Ｐｂと交差する第２部位２１ｂと、を有する。
　これによれば、ＴＦＴ基板１００は、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。ＴＦＴ基板１００は、画素トランジスタがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
　実施形態１に係るＴＦＴ基板１００の態様は、以下のように説明することもできる。
　半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線部２１ａ１（本開示の第１直線部の一例）と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線部２１ｂ１（本開示の第２直線部の一例）と、を有する。平面視において、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、直線部２１ａ１と、直線部２１ｂ１との間に位置する。平面視において、ドレイン電極３１ｄと画素電極５１とを接続する平坦化膜３３のコンタクトホールＨ４（本開示の第１コンタクトホールの一例）は、第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
　また、半導体膜２１は信号線ＳＧＬに平行に延設される直線部２１ａ２、２１ｂ２（本開示の第３直線部の一例）を更に有する。直線部２１ａ２は直線部２１ａ１に接続し、直線部２１ｂ２は直線部２１ｂ１に接続する。
　また、直線部２１ａ２、２１ｂ２とドレイン電極３１ｄとを接続するコンタクトホールＨ３（本開示の第２コンタクトホールの一例）は、平面視において第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
　また、層間絶縁膜２３はさらに直線部２１ａ１と信号線ＳＧＬを接続するコンタクトホールＨ１（本開示の第３コンタクトホールの一例）と、直線部２１ｂ１と信号線ＳＧＬを接続するコンタクトホールＨ２（本開示の第４コンタクトホールの一例）を備える。
　また、直線部２１ａ２は第１ゲート線ＧＣＬ－Ｎと交差する。直線部２１ｂ２は、第２ゲート線ＧＣＬ－Ｐと交差する。直線部２１ａ２、２１ｂ２は、信号線ＳＧＬに重畳しない。
　ＴＦＴ基板１００は、絶縁性の基材１と、基材１の一方の面１ａ側に設けられる画素電極５１と、基材１と画素電極５１との間に設けられる画素トランジスタＴＴと、をさらに備える。画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲと、ＮＭＯＳトランジスタＮＴＲに並列に接続するＰＭＯＳトランジスタＰＴＲと、を有する。ＮＭＯＳトランジスタＮＴＲのゲートは第１ゲート線ＧＣＬ－Ｎに接続し、ＮＭＯＳトランジスタＮＴＲのソースは信号線ＳＧＬに接続し、ＮＭＯＳトランジスタＮＴＲのドレインは画素電極５１に接続する。ＰＭＯＳトランジスタのゲートは第２ゲート線ＧＣＬ－Ｐに接続し、ＰＭＯＳトランジスタのソースは信号線ＳＧＬに接続し、ＰＭＯＳトランジスタのドレインは画素電極５１に接続している。
　実施形態１に係る表示装置２００は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置される表示層と、を備える。表示層は、例えば電気泳動層１６０である。これにより、本実施形態は、表示装置２００として、表示性能を向上できるようにした電気泳動装置を提供することができる。
（変形例）
　上記の実施形態１では、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―Ｐｂは、Ｘ方向に互いに位置をずらして配置されていることを説明した。これにより、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ－Ｐｂは互いに対向しないようにすることができることを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの配置はこれに限定されない。
　図１６は、実施形態１の変形例１に係るＴＦＴ基板の構成例を示す平面図である。図１６に示すように、実施形態１の変形例１に係るＴＦＴ基板１００Ａでは、１つの画素ＰＸ内で、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―Ｐｂは、Ｙ方向で対向している。また、Ｙ方向で隣り合う画素ＰＸ間でも、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―Ｐｂは、Ｙ方向で対向している。また、図１６に示すように、半導体膜２１に凹部２１ＲＥ（図５参照）はなくてもよい。
　このような構成であっても、ＴＦＴ基板１００Ａは、遮光膜３１ｒ１、３１ｒ２と、遮光機能を備えたドレイン３１ｄとを備えるため、信頼性を向上させることができる。また、ＴＦＴ基板１００Ａにおいても、画素トランジスタＴＲは、信号線ＳＧＬと平面視で重なる位置には配置されない。このため、ＴＦＴ基板１００Ａは、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
　また、上記の実施形態１では、ゲート線ＣＧＬにおいて、信号線ＳＧＬと平面視で交差する領域の線幅は、他の領域の線幅よりも細くてもよい。図１７は、実施形態１の変形例２に係るＴＦＴ基板の構成例を示す平面図である。図１７に示すように、実施形態１の変形例２に係るＴＦＴ基板１００Ｂでは、第１ゲート主線ＧＣＬ－Ｎａにおいて、信号線ＳＧＬと平面視で交差する領域（以下、交差領域）ＣＯＲ１の線幅をＷ１１とし、半導体膜２１との交差領域の線幅（つまり、第２ＮＭＯＳトランジスタｎｔｒ２のゲート長）をＷ１２としたとき、Ｗ１１はＷ１２よりも細い（Ｗ１１＜Ｗ１２）。また、第１ゲート副線ＧＣＬ－Ｎｂにおいて、半導体膜２１との交差領域の線幅（つまり、第１ＮＭＯＳトランジスタｎｔｒ１のゲート長）をＷ１３としたとき、Ｗ１１はＷ１３よりも細い（Ｗ１１＜Ｗ１３）。これにより、ＴＦＴ基板１００Ｂは、Ｗ１１≧Ｗ１２の場合や、Ｗ１１≧Ｗ１３の場合と比べて、第１ゲート線ＧＣＬ－Ｎの寄生容量を低減することができる。
　同様に、ＴＦＴ基板１００Ｂでは、第２ゲート主線ＧＣＬ－Ｐａにおいて、信号線ＳＧＬとの交差領域ＣＯＲ２の線幅をＷ１１’とし、半導体膜２１との交差領域の線幅（つまり、第２ＰＭＯＳトランジスタｐｔｒ２のゲート長）をＷ１２’としたとき、Ｗ１１’はＷ１２’よりも細い（Ｗ１１’＜Ｗ１２’）。また、第２ゲート副線ＧＣＬ－Ｐｂにおいて、半導体膜２１との交差領域の線幅（つまり、第１ＰＭＯＳトランジスタｐｔｒ１のゲート長）をＷ１３’としたとき、Ｗ１１’はＷ１３’よりも細い（Ｗ１１’＜Ｗ１３’）。これにより、ＴＦＴ基板１００Ｂは、Ｗ１１’≧Ｗ１２’の場合や、Ｗ１１’≧Ｗ１３’の場合と比べて、第２ゲート線ＧＣＬ－Ｐの寄生容量を低減することができる。
　また、上記の実施形態１では、信号線ＳＧＬを半導体膜２１の線幅よりも細くしてもよい。図１８は、実施形態１の変形例３に係るＴＦＴ基板の構成例を示す平面図である。図１８に示すように、実施形態１の変形例３に係るＴＦＴ基板１００Ｃでは、半導体膜２１において、第１ゲート主線ＧＣＬ－Ｎａ又は第２ゲート主線ＧＣＬ－Ｐａと交差する部位の線幅をＷ２１とし、信号線ＳＧＬの線幅をＷ３１としたとき、Ｗ３１はＷ２１よりも細い（Ｗ２１＞Ｗ３１）。また、半導体膜２１において、第１ゲート副線ＧＣＬ－Ｎｂと交差する部位の線幅をＷ２２としたとき、Ｗ３１はＷ２２よりも細い（Ｗ２２＞Ｗ３１）。また、半導体膜２１において、第２ゲート副線ＧＣＬ－Ｐｂと交差する部位の線幅をＷ２３としたとき、Ｗ３１はＷ２３よりも細い（Ｗ２３＞Ｗ３１）。これにより、ＴＦＴ基板１００Ｃは、Ｗ２２≦Ｗ３１の場合や、Ｗ２３≦Ｗ３１の場合と比べて、信号線ＳＧＬの寄生容量を低減することができる。
　また、本実施形態では、平坦化膜３３と画素電極５１との間に、反射膜が設けられていてもよい。図１９は、実施形態１の変形例４に係るＴＦＴ基板の構成例を示す断面図である。図１９に示すように、実施形態１の変形例４に係るＴＦＴ基板１００Ｄでは、共通電極４１上に反射膜４３が設けられている。反射膜４３は、モリブデン及びアルミニウムで構成されている。例えば、反射膜４３は、基材１側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。また、反射膜４３はより反射性を高めるためＡｇ（銀）を用いたものであっても良い。反射膜４３は、絶縁膜４５で覆われている。これによれば、反射膜４３は、対向基板１３０（図１５参照）と電気泳動層１６０（図１５参照）とを透過して画素電極５１側から入射する入射光を、画素電極５１側に反射することができる。また、反射膜４３は共通電極４１の下に設けられ、共通電極４１と平坦化膜３３に挟持される構造であっても良い。これにより、ＴＦＴ基板１００Ｄは、表示の明るさを高めることができる。
　また、上述の実施形態１では、画素トランジスタＴＲが有するＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲがそれぞれボトムゲート型であることを説明した。しかしながら、本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、ボトムゲート型に限定されない。本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、トップゲート型でもよい。
　図２０は、実施形態１の変形例５に係るＴＦＴ基板を示す断面図である。図２０は、実施形態１の変形例５に係るＴＦＴ基板１００Ｅを、ＩＸ－ＩＸ’線（図８参照）と同じ位置で切断した断面を示している。ＴＦＴ基板１００Ｅでは、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲが、それぞれトップゲート型となっている。例えば、図２０に示すように、ＴＦＴ基板１００Ｅでは、基材１の一方の面１ａ上に半導体膜２１が設けられている。また、基材１の一方の面１ａ上に絶縁膜１３が設けられている。絶縁膜１３は、半導体膜２１を覆っている。また、絶縁膜１３上に第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐが設けられている。絶縁膜１３において、第１ゲート線ＧＣＬ－Ｎ又は第２ゲート線ＧＣＬ－Ｐと、半導体膜２１とで挟まれる部位が、ゲート絶縁膜となる。このような構成であっても、上述の実施形態１と同様の効果を奏する。
　また、実施形態１では、画素電極５１及び共通電極４１が透光性の導電膜で構成されることを説明した。しかしながら、本実施形態では、画素電極５１及び共通電極４１のうち、少なくとも一方が透光性の導電膜ではなく、アルミニウムや銀等の金属で構成されていてもよい。例えば、画素電極５１が金属で構成される場合は、画素電極５１が入射光を反射することができる。共通電極４１が金属で構成される場合は、共通電極４１が入射光を画素電極５１側に反射することができる。
　また、実施形態１では、ＴＦＴ基板１００と対向する表示層が電気泳動層１６０であることを説明した。しかしながら、本実施形態において、表示層は電気泳動層１６０に限定されるものではない。例えば、表示層は液晶層でもよい。これにより、表示性能を向上できるようにした液晶表示装置を提供することができる。
　本実施形態では、画素電極５１上に光学シート（図示せず）が設けられていてもよい。例えば、表示層が液晶層の場合、画素電極５１と液晶層との間に、光学シートとして配向膜が設けられていてもよい。これにより、ＴＦＴ基板１００は、液晶層に含まれる液晶分子を一定方向に配列させることができる。
（実施形態２）
　上記の実施形態１では、半導体膜２１を構成する第１部位２１ａ及び第２部位２１ｂが、平面視でＬ字状であることを説明した。しかしながら、本実施形態において、半導体膜２１の形状はこれに限定されない。また、上記の実施形態１では、ゲート線ＧＣＬは、各画素ＰＸにおいて、１本の第１ゲート副線ＧＣＬ－Ｎｂと、１本の第２ゲート副線ＧＣＬ－Ｐｂとを有することを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの構成はこれに限定されない。
　図２１は、実施形態２に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。図２２は、実施形態２に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。図２２では、層間絶縁膜２３で覆われている部位を破線で示している。図２３は、実施形態２に係るＴＦＴ基板の１画素の構成例を示す平面図である。図２３では、画素電極５１で覆われている部位を破線で示している。また、図２３では、図面の複雑化を回避するために、平坦化膜３３（図９参照）、層間絶縁膜２３及び絶縁膜１３（図９参照）の図示を省略している。図２４は、実施形態２に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。
　図２１に示すように、実施形態２に係るＴＦＴ基板１００Ｆは、ゲート線ＧＣＬと、ゲート線ＧＣＬと平面視で交差する信号線ＳＧＬと、信号線ＳＧＬに接続する半導体膜２１と、を備える。ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。
　第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設される第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａに接続し、Ｙ方向に延設される２本の第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２と、を有する。第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２は、第１ゲート主線ＧＣＬ－ＮａからＹ方向に突き出ている。第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２は、１つの画素ＰＸに１本ずつ配置されており、Ｘ方向で互いに隣り合っている。
　第２ゲート線ＧＣＬ－Ｐは、Ｘ方向に延設される第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａに接続し、Ｙ方向に延設される２本の第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２と、を有する。第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２は、第２ゲート主線ＧＣＬ－ＰａからＹ方向に突き出ている。第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２は、１つの画素ＰＸに１本ずつ配置されており、Ｘ方向で互いに隣り合っている。
　半導体膜２１は、第１部位２１ａと、第２部位２１ｂとを有する。第１部位２１ａは、信号線ＳＧＬとコンタクトホールＨ２１を介して接続し、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２とそれぞれ平面視で交差する。第２部位２１ｂは、信号線ＳＧＬとコンタクトホールＨ２２を介して接続し、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２とそれぞれ平面視で交差する。第１部位２１ａ及び第２部位２１ｂの平面視による形状は、それぞれ直線状である。第１部位２１ａ及び第２部位２１ｂは、Ｘ方向に延設されている。
　図２２に示すように、半導体膜２１上に層間絶縁膜２３が設けられている。また、層間絶縁膜２３上に信号線ＳＧＬとドレイン３１ｄとが設けられている。半導体膜２１の第１部位２１ａは、コンタクトホールＨ２３を介してドレイン３１ｄに接続している。コンタクトホールＨ２１は、第１部位２１ａのＸ方向の一端部と重なる位置に設けられている。コンタクトホールＨ２３は、第１部位２１ａのＸ方向の他端部と重なる位置に設けられている。また、半導体膜２１の第２部位２１ｂは、コンタクトホールＨ２４を介してドレイン３１ｄに接続している。コンタクトホールＨ２２は、第２部位２１ｂのＸ方向の一端部と重なる位置に設けられている。コンタクトホールＨ２４は、第２部位２１ｂのＸ方向の他端部と重なる位置に設けられている。
　また、図２１に示すように、実施形態２に係るＴＦＴ基板１００Ｆでは、第１ゲート主線ＧＣＬ－Ｎａと平面視で重なる領域に画素トランジスタＴＲは形成されない。ＴＦＴ基板１００Ｆでは、第１ゲート副線ＧＣＬ－Ｎｂと平面視で重なる領域に画素トランジスタＴＲが形成される。例えば、第１ゲート副線ＧＣＬ－Ｎｂ１と半導体膜２１の第１部位２１ａとが交差する位置に、第１ＮＭＯＳトランジスタｎｔｒ１が設けられている。また、第１ゲート副線ＧＣＬ－Ｎｂ２と第１部位２１ａとが交差する位置に、第２ＮＭＯＳトランジスタｎｔｒ２が設けられている。第１ゲート主線ＧＣＬ－Ｎａの線幅は、画素トランジスタＴＲのゲート長に影響しない。このため、ＴＦＴ基板１００Ｆは、第１ゲート主線ＧＣＬ－Ｎａの線幅を、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２の各線幅よりも細くすることができる。
　例えば、図２２に示すように、ＴＦＴ基板１００Ｆにおいて、第１ゲート主線ＧＣＬ－Ｎａの線幅をＷ１４とし、第１ゲート副線ＧＣＬ－Ｎｂ２（または、第１ゲート副線ＧＣＬ－Ｎｂ１の線幅）をＷ１５としたとき、Ｗ１４＜Ｗ１５であってもよい。これにより、ＴＦＴ基板１００Ｆは、Ｗ１４≧Ｗ１５の場合と比べて、第１ゲート線ＧＣＬ－Ｎの寄生容量を低減することができる。
　同様に、図２１に示すように、第２ゲート副線ＧＣＬ－Ｐｂ１と半導体膜２１の第２部位２１ｂとが交差する位置に、第１ＰＭＯＳトランジスタｐｔｒ１が設けられている。また、第１ゲート副線ＧＣＬ－Ｎｂ２と第２部位２１ｂとが交差する位置に、第２ＮＭＯＳトランジスタｎｔｒ２が設けられている。第２ゲート主線ＧＣＬ－Ｐａの線幅は、画素トランジスタＴＲのゲート長に影響しない。このため、ＴＦＴ基板１００Ｆは、第２ゲート主線ＧＣＬ－Ｐａの線幅を、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２の各線幅よりも細くすることができる。これにより、ＴＦＴ基板１００Ｆは、第２ゲート線ＧＣＬ－Ｐの寄生容量を低減することができる。
　また、信号線ＳＧＬの線幅をＷ３１としたとき、Ｗ１４＜Ｗ３１であってもよい。これにより、ＴＦＴ基板１００Ｆは、Ｗ１４≧Ｗ３１の場合と比べて、第１ゲート線ＧＣＬ－Ｎの寄生容量を低減することができる。同様に、ＴＦＴ基板１００Ｆは、第２ゲート線ＧＣＬ－Ｐの線幅も信号線ＳＧＬの線幅よりも細くしてよい。これにより、ＴＦＴ基板１００Ｆは、第２ゲート線ＧＣＬ－Ｐの寄生容量を低減することができる。
　コンタクトホールＨ２１、Ｈ２２、Ｈ２３、Ｈ２４は、層間絶縁膜２３に形成されている。また、図２３に示すコンタクトホールＨ２５は、平坦化膜３３（図９参照）に形成されている。図２３に示すように、ドレイン３１ｄは、コンタクトホールＨ２５を介して画素電極５１に接続している。
　図２２に示すように、ＴＦＴ基板１００Ｆでは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートのドレイン側と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートのドレイン側とが、ドレイン３１ｄと平面視で重なっている。また、第２ＮＭＯＳトランジスタｎｔｒ２のゲートの全領域と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートの全領域とが、ドレイン３１ｄと平面視で重なっている。
　また、ＴＦＴ基板１００Ｆでは、各画素ＰＸにおいて、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２間のＸ方向の離隔距離は、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２間の離隔距離と同じ値となっている。例えば、図２１に示すように、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２間のＸ方向の離隔距離をＤ２０Ｎとし、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２間の離隔距離をＤ２０Ｐとしたとき、Ｄ２０Ｎ＝Ｄ２０Ｐと同じ値となっている（Ｄ２０Ｎ＝Ｄ２０Ｐ）。また、ＴＦＴ基板１００Ｆでは、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ－Ｐｂ１はＸ方向に互いに位置をずらして配置され、かつ、第１ゲート副線ＧＣＬ－Ｎｂ２と第２ゲート副線ＧＣＬ－Ｐｂ２もＸ方向に互いに位置をずらして配置されている。
　これによれば、図２４に示すように、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ－Ｐｂ１は互いに対向しないようにすることができる。また、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ－Ｐｂ１は互いに対向しないようにすることができる。ＴＦＴ基板１００Ｆは、Ｙ方向で隣り合う画素ＰＸ間のスペースを広げなくても、一方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂ１と他方の画素ＰＸの第２ゲート副線ＧＣＬ－Ｐｂ１との間のＸ方向の離隔距離Ｄ２１を大きくすることができる。同様に、ＴＦＴ基板１００Ｆは、Ｙ方向で隣り合う画素ＰＸ間のスペースを広げなくても、一方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂ２と他方の画素ＰＸの第２ゲート副線ＧＣＬ－Ｐｂ２との間のＸ方向の離隔距離Ｄ２２を大きく確保することができる。これにより、ＴＦＴ基板１００Ｆは、Ｙ方向で隣り合う画素ＰＸ間において、ゲート線ＧＣＬ同士が互いに影響を及ぼし合うことを防ぐことができる。
　以上説明したように、実施形態２に係るＴＦＴ基板１００Ｆは、Ｘ方向に延設されるゲート線ＧＣＬと、ゲート線ＧＣＬとは異なる層でＹ方向に延設され、ゲート線ＧＣＬと交差する信号線ＳＧＬと、ゲート線ＧＣＬ及び信号線ＳＧＬとは異なる層に設けられ、ゲート線ＧＣＬと交差する半導体膜２１と、ゲート線ＧＣＬ及び半導体膜２１とは異なる層に設けられ、ゲート線ＧＣＬと半導体膜２１とが交差する領域の少なくとも一部を覆うドレイン３１ｄと、を備える。これによれば、ドレイン３１ｄの一部は、ドレイン３１ｄよりも基材１側に位置する画素トランジスタＴＲのゲートを遮光することができる。
　例えば、ドレイン３１ｄは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートのドレイン側と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートのドレイン側と、第２ＮＭＯＳトランジスタｎｔｒ２のゲートの全領域と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートの全領域とに重なる位置に配置されている。これによれば、画素トランジスタＴＲのゲートのうち、少なくともドレイン側の部位は遮光され、光電変換が抑制される。このため、ＴＦＴ基板１００Ｆは、画素トランジスタＴＲが誤作動する可能性を低減することができ、信頼性を向上させることができる。
　また、実施形態２に係るＴＦＴ基板１００Ｆによれば、ゲート線ＧＣＬは、Ｘ方向に延設されるゲート主線（例えば、第１ゲート主線ＧＣＬ－Ｎａ）と、ゲート主線から突き出た複数のゲート副線（例えば、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２）と、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置でゲート主線及び複数のゲート副線と交差する。
　これによれば、画素トランジスタＴＲは、信号線ＳＧＬと重なる位置には配置されないため、半導体膜２１と信号線ＳＧＬとが重なる領域の面積は最小限に抑えられる。例えば、ＴＦＴ基板１００Ｆは、半導体膜２１と信号線ＳＧＬとが重なる領域を、半導体膜２１と信号線ＳＧＬとが接続されるコンタクトホールＨ２１の周辺と、コンタクトホールＨ２２の周辺のみとすることができる。これにより、ＴＦＴ基板１００Ｆは、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。例えば、ＴＦＴ基板１００Ｆは、後述の実施形態３と比べて、半導体膜２１と信号線ＳＧＬとが重なる領域の面積を小さくすることができ、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
　また、ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設される第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａから突き出た２本の第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２と、を有する。第２ゲート線ＧＣＬ－Ｐは、Ｘ方向に延設される第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａから突き出た２本の第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２と、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置で２本の第１ゲート副線ＧＣＬ－Ｎｂ１、Ｎｂ２と交差する第１部位２１ａと、信号線ＳＧＬからＸ方向に離れた位置で２本の第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ１と交差する第２部位２１ｂと、を有する。
　これによれば、ＴＦＴ基板１００Ｆは、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。ＴＦＴ基板１００Ｆは、画素トランジスタがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
　実施形態２に係るＴＦＴ基板１００Ｆの態様は、以下のように説明することもできる。
　半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線状の第１部位２１ａ（本開示の第１直線部の一例）と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線状の第２部位２１ｂ（本開示の第２直線部の一例）と、を有する。平面視において、第１ゲート線ＧＣＬ－Ｎの第１ゲート主線ＧＣＬ－Ｎａ及び第２ゲート線ＧＣＬ－Ｐの第２ゲート主線ＧＣＬ－Ｐａは、第１部位２１ａと第２部位２１ｂとの間に位置する。平面視において、ドレイン電極３１ｄと画素電極５１とを接続する平坦化膜３３のコンタクトホールＨ２５（本開示の第１コンタクトホールの一例）は、第１ゲート主線ＧＣＬ－Ｎａと第２ゲート主線ＧＣＬ－Ｐａの間に位置する。
　層間絶縁膜２３は、直線状の第１部位２１ａ（本開示の第１直線部の一例）とドレイン電極３１ｄとを接続するコンタクトホールＨ２３（本開示の第６コンタクトホールの一例）と、直線状の第２部位２１ｂ（本開示の第２直線部の一例）とドレイン電極３１ｄとを接続するコンタクトホールＨ２４（本開示の第７コンタクトホールの一例）と、を備える。
　層間絶縁膜２３はさらに第１部位２１ａと信号線ＳＧＬを接続するコンタクトホールＨ２１（本開示の第８コンタクトホールの一例）と、第２部位２１ｂと信号線ＳＧＬを接続するコンタクトホールＨ２２（本開示の第９コンタクトホール）を備える。
（変形例）
　上記の実施形態２では、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ―Ｐｂ１はＸ方向に互いに位置をずらして配置され、第１ゲート副線ＧＣＬ－Ｎｂ２と第２ゲート副線ＧＣＬ―Ｐｂ２もＸ方向に互いに位置をずらして配置されていることを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの配置は、これに限定されない。
　図２５は、実施形態２の変形例に係るＴＦＴ基板の構成例を示す平面図である。図２５に示すように、実施形態２の変形例１に係るＴＦＴ基板１００Ｇでは、１つの画素ＰＸ内で、第１ゲート副線ＧＣＬ－Ｎｂ１及び第２ゲート副線ＧＣＬ―Ｐｂ１は、Ｙ方向で対向している。また、Ｙ方向で隣り合う画素ＰＸ間でも、第１ゲート副線ＧＣＬ－Ｎｂ及び第２ゲート副線ＧＣＬ―Ｐｂは、Ｙ方向で対向している。このような構成であっても、ＴＦＴ基板１００Ｇは、遮光機能を備えたドレイン３１ｄとを備えるため、信頼性を向上させることができる。また、ＴＦＴ基板１００Ｇにおいても、画素トランジスタＴＲは、信号線ＳＧＬと平面視で重なる位置には配置されない。このため、ＴＦＴ基板１００Ｇは、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
（実施形態３）
　上記の実施形態１、２では、ゲート線ＧＣＬが、Ｘ方向に延設されたゲート主線と、Ｙ方向に延設されたゲート副線とを有することを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの構成はこれに限定されない。ゲート線ＧＣＬは、Ｘ方向に延設されたゲート主線のみで構成されていてもよい。
　図２６は、実施形態３に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。図２７は、実施形態３に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。図２７では、層間絶縁膜２３で覆われている部位を破線で示している。図２８は、実施形態３に係るＴＦＴ基板の１画素の構成例を示す平面図である。図２８では、画素電極５１で覆われている部位を破線で示している。また、図２８では、図面の複雑化を回避するために、平坦化膜３３（図２９参照）、層間絶縁膜２３及び絶縁膜１３（図２９参照）の図示を省略している。図２９は、図２８に示す平面図をＸＸＩＸ－ＸＸＩＸ’線で切断した断面図である。図３０は、実施形態３に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。
　図２６に示すように、実施形態３に係るＴＦＴ基板１００Ｈは、ゲート線ＧＣＬと、ゲート線ＧＣＬと平面視で交差する信号線ＳＧＬと、信号線ＳＧＬに接続する半導体膜２１と、を備える。ゲート線ＧＣＬは、Ｘ方向に延設された第１ゲート線ＧＣＬ－Ｎと、Ｘ方向に延設された第２ゲート線ＧＣＬ－Ｐと、を有する。第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐは、それぞれ、Ｘ方向に延設されたゲート本線のみで構成されている。第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐは、Ｙ方向で互いに隣り合っている。
　図２６に示すように、半導体膜２１の平面視による形状は、例えば、矩形の環状である。第１ゲート線ＧＣＬ－Ｎは、環状の半導体膜２１と平面視で交差する。第１ゲート線ＧＣＬ－Ｎにおいて、環状の半導体膜２１と平面視で交差する部位が、ＮＭＯＳトランジスタＮＴＲのゲートである。例えば、第１ゲート線ＧＣＬ－Ｎにおいて、環状の半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＮＭＯＳトランジスタｎｔｒ１のゲートであり、他方が第２ＮＭＯＳトランジスタｎｔｒ２のゲートである。
　同様に、第２ゲート線ＧＣＬ－Ｐも、環状の半導体膜２１と平面視で交差する。第２ゲート線ＧＣＬ－Ｐにおいて、環状の半導体膜２１と交差する部位が、ＰＭＯＳトランジスタＰＴＲのゲートである。例えば、第２ゲート線ＧＣＬ－Ｐにおいて、環状の半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＰＭＯＳトランジスタｐｔｒ１のゲートであり、他方が第２ＰＭＯＳトランジスタｐｔｒ２のゲートである。
　また、図２７に示すように、半導体膜２１の一部は信号線ＳＧＬと平面視で重なっている。信号線ＳＧＬと平面視で重なる領域に、第１ＮＭＯＳトランジスタｎｔｒ１と、第１ＰＭＯＳトランジスタｐｔｒ１とが配置されている。また、信号線ＳＧＬと平面視で重なる領域に、半導体膜２１と信号線ＳＧＬとを接続するコンタクトホールＨ３１が配置されている。
　図２９に示すように、半導体膜２１上に層間絶縁膜２３が設けられている。また、層間絶縁膜２３上に信号線ＳＧＬとドレイン３１ｄとが設けられている。半導体膜２１は、コンタクトホールＨ３２を介してドレイン３１ｄに接続している。コンタクトホールＨ３２は、Ｘ方向において、コンタクトホールＨ１と対向する位置に設けられている。
　図２６に示すように、実施形態３に係るＴＦＴ基板１００Ｈでは、半導体膜２１において、第１ゲート線ＧＣＬ－Ｎ又は第２ゲート線ＧＣＬ－Ｐと交差する部位の線幅Ｗ２１は、信号線ＳＧＬの線幅Ｗ３１の大きさ以下である（Ｗ２１≦Ｗ３１）。これにより、第１ＮＭＯＳトランジスタｎｔｒ１のゲートの全領域と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートの全領域とが、信号線ＳＧＬで覆われている。また、図２７に示すように、ＴＦＴ基板１００Ｈでは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側とが、ドレイン３１ｄで覆われている。
　図２９に示すように、コンタクトホールＨ３１、Ｈ３２は、層間絶縁膜２３に形成されている。また、図２８に示すコンタクトホールＨ３３は、図２９に示すように平坦化膜３３に形成されている。ドレイン３１ｄは、コンタクトホールＨ３３を介して画素電極５１に接続している。
　以上説明したように、実施形態３に係るＴＦＴ基板１００Ｈは、Ｘ方向に延設されるゲート線ＧＣＬと、ゲート線ＧＣＬとは異なる層でＹ方向に延設され、ゲート線ＧＣＬと交差する信号線ＳＧＬと、ゲート線ＧＣＬ及び信号線ＳＧＬとは異なる層に設けられ、ゲート線ＧＣＬと交差する半導体膜２１と、ゲート線ＧＣＬ及び半導体膜２１とは異なる層に設けられ、ゲート線ＧＣＬと半導体膜２１とが交差する領域の少なくとも一部を覆うドレイン３１ｄ及び信号線ＳＧＬと、を備える。これによれば、ドレイン３１ｄ及び信号線ＳＧＬは、これらよりも基材１側に位置する画素トランジスタＴＲのゲートを遮光することができる。
　例えば、信号線ＳＧＬは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートの全領域と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートの全領域とに重なる位置に配置されている。ドレイン３１ｄは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側とに重なる位置に配置されている。一例を挙げると、図２７に示すように、ドレイン３１ｄのＹ方向における一端部３１１Ａは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と重なる位置に配置されている。ドレイン３１ｄのＹ方向における他端部３１１Ｂは、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側と重なる位置に配置されている。これによれば、画素トランジスタＴＲのゲートのうち、少なくともドレイン側の部位は遮光され、光電変換が抑制される。このため、ＴＦＴ基板１００Ｈは、画素トランジスタＴＲが誤作動する可能性を低減することができ、信頼性を向上させることができる。
　また、半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線部２１１と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線部２１２と、信号線ＳＧＬからＸ方向に離れた位置でゲート線ＣＧＬと交差する直線部２１３と、信号線ＳＧＬと重なる位置でゲート線ＣＧＬと交差する直線部２１４と、を有する。これによれば、直線部２１３は信号線ＳＧＬとは重ならない。このため、ＴＦＴ基板１００Ｈは、直線部２１３が信号線ＳＧＬと重なる場合と比べて、半導体膜２１と信号線ＳＧＬとの間の寄生容量を低減することができる。
　また、ゲート線ＣＧＬは、Ｘ方向に延設される第１ゲート線ＣＧＬ－Ｎと、第１ゲート線ＣＧＬ－ＮとＹ方向で隣り合う第２ゲート線ＣＧＬ－Ｐと、を有する。直線部２１３は、信号線ＳＧＬからＸ方向に離れた位置で第１ゲート線ＣＧＬ－Ｎ及び第２ゲート線ＣＧＬ－Ｐと交差する。直線部２１４は、信号線ＳＧＬと重なる位置で第１ゲート線ＣＧＬ－Ｎ及び第２ゲート線ＣＧＬ－Ｐと交差する。これによれば、ＴＦＴ基板１００Ｈは、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。ＴＦＴ基板１００Ｈは、画素トランジスタがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
　また、実施形態３に係るＴＦＴ基板１００Ｈによれば、Ｙ方向において、ゲート線ＣＧＬは半導体膜２１の外縁よりも画素ＰＸの中央側に位置する。このため、図３０に示すように、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート線ＣＧＬ－Ｎと第２ゲート線ＣＧＬ－Ｐとの間の離隔距離Ｄ２３を広く確保しつつ、半導体膜２１同士の離隔距離Ｄ３１を狭くすることができる。これにより、ＴＦＴ基板１００Ｈは、さらなる高精細化が可能である。
　実施形態３に係るＴＦＴ基板１００Ｈの態様は、以下のように説明することもできる。
　半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線部２１１（本開示の第１直線部の一例）と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線部２１２（本開示の第２直線部の一例）と、を有する。平面視において、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、直線部２１１と、直線部２１２との間に位置する。平面視において、ドレイン電極３１ｄと画素電極５１とを接続する平坦化膜３３のコンタクトホールＨ３３（本開示の第１コンタクトホールの一例）は、第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
　また、半導体膜２１は信号線ＳＧＬに平行に延設される直線部２１３（本開示の第３直線部の一例）を更に有する。直線部２１３は、直線部２１１と直線部２１２とを接続する。
　また、直線部２１３とドレイン電極３１ｄとを接続するコンタクトホールＨ３２（本開示の第２コンタクトホールの一例）は、平面視において第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
　半導体膜２１は信号線ＳＧＬに平行に延設される直線部２１４（本開示の第４直線部の一例）を更に有する。直線部２１４は直線部２１１と直線部２１２とを接続する。信号線ＳＧＬは、層間絶縁膜２３に形成されたコンタクトホールＨ３１（本開示の第５コンタクトホールの一例）を介して直線部２１４と接続される。コンタクトホールＨ３１は平面視において第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐとの間にある。
　直線部２１１、２１２、２１３、２１４を有する半導体膜２１の平面視による形状は、環状である。
　直線部２１３は信号線ＳＧＬに重畳せず、直線部２１４は信号線ＳＧＬに重畳する。直線部２１３、２１４はそれぞれ第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐに交差する。
（変形例）
　上述の実施形態１から３では、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成であり、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲの両方を有することを説明した。しかしながら、本実施形態において、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成に限定されない。画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲのうち、どちらか一方のみを有する構成であってもよい。
　図３１は、実施形態３の変形例に係るＴＦＴ基板の構成例を示す平面図である。図３２は、図３１に示す平面図をＸＸＸＩＩ－ＸＸＸＩＩ’線で切断した断面図である。実施形態３の変形例に係るＴＦＴ基板１００Ｊにおいて、画素トランジスタＴＲは、ＮＭＯＳトランジスタ、又は、ＰＭＯＳトランジスタである。ＴＦＴ基板１００Ｊでは、１つの画素に１本のゲート線ＧＣＬが接続している。
　図３１に示すように、半導体膜２１の平面視による形状は、例えば、Ｕ字状である。すなわち、半導体膜２１は、直線部２１１、２１２、２１３を有する。直線部２１１の一方の端部に直線部２１２が接続し、直線部２１１の他方の端部に直線部２１３が接続している。直線部２１１と直線部２１２とが成す角度は約９０°である。直線部２１１と直線部２１３とが成す角度も約９０°である。
　図３１に示すように、画素トランジスタＴＲは、第１ＭＯＳトランジスタｔｒ１と、第２ＭＯＳトランジスタｔｒ２とを有する。ゲート線ＧＣＬにおいて、半導体膜２１の直線部２１３と交差する部位が、第１ＭＯＳトランジスタｔｒ１のゲートである。ゲート線ＧＣＬにおいて、半導体膜２１の直線部２１２と交差する部位が、第２ＭＯＳトランジスタｔｒ２のゲートである。第１ＭＯＳトランジスタｔｒ１と、第２ＭＯＳトランジスタｔｒ２は直列に接続されている。
　実施形態３の変形例に係るＴＦＴ基板１００Ｊは、実施形態３に係るＴＦＴ基板１００Ｈと同様に、信頼性の向上と、高精細化が可能である。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
１　基材
１３　絶縁膜
２１　半導体膜
２３　層間絶縁膜
３１ｄ　ドレイン
３１ｓ　ソース
３１ｒ、３１ｒ１、３１ｒ２　遮光膜
３３　平坦化膜
４１　共通電極
４５　絶縁膜
５１　画素電極
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ、１００Ｊ　ＴＦＴ基板
１１０　ゲート駆動部
１２０　ソース駆動部
１３０　対向基板
１３１　基材
１３３　対向電極
１６０　電気泳動層
２００　表示装置
Ｃ１　第１保持容量
Ｃ２　第２保持容量
ＧＣＬ　ゲート線
ＮＴＲ　ＮＭＯＳトランジスタ
ｎｔｒ１　第１ＮＭＯＳトランジスタ
ｎｔｒ２　第２ＮＭＯＳトランジスタ
ＰＴＲ　ＰＭＯＳトランジスタ
ｐｔｒ１　第１ＰＭＯＳトランジスタ
ｐｔｒ２　第２ＰＭＯＳトランジスタ
ＰＸ　画素
ＴＲ　画素トランジスタ
ＶＣＯＭ　共通電位

Claims (12)

  1. 　第１方向に延設される第１ゲート線と第２ゲート線と、
    　前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、
    　前記信号線に接続する半導体膜と、
    　前記半導体膜に接続するドレイン電極と、
    　前記信号線と前記ドレイン電極を覆う平坦化膜と、
    　前記ドレイン電極に接続する画素電極と、を備え、
    　前記半導体膜は、前記第１ゲート線に平行に延設される第１直線部と、前記第２ゲート線に平行に延設される第２直線部と、を有し、
    　平面視において、前記第１ゲート線及び前記第２ゲート線は、前記第１直線部と前記第２直線部との間に位置し、
    　平面視において、前記ドレイン電極と前記画素電極を接続する前記平坦化膜の第１コンタクトホールは、前記第１ゲート線と前記第２ゲート線の間に位置する、ＴＦＴ基板。
  2. 　前記半導体膜は前記信号線に平行に延設される第３直線部を更に有し、
    　前記第３直線部は、前記第１直線部と前記第２直線部とを接続する、請求項１に記載のＴＦＴ基板。
  3. 　前記半導体膜と前記ドレイン電極との間に層間絶縁膜を有し、
    　前記層間絶縁膜の前記第３直線部と前記ドレイン電極とを接続する第２コンタクトホールは、平面視において前記第１ゲート線と前記第２ゲート線の間に位置する、請求項２に記載のＴＦＴ基板。
  4. 　前記層間絶縁膜はさらに前記第１直線部と前記信号線を接続する第３コンタクトホールと、前記第２直線部と前記信号線を接続する第４コンタクトホールを備える、請求項３に記載のＴＦＴ基板。
  5. 　前記半導体膜は前記信号線に平行に延設される第４直線部を更に有し、
    　前記第４直線部は前記第１直線部と前記第２直線部とを接続し、
    　前記信号線は前記層間絶縁膜に形成された第５コンタクトホールを介して前記第４直線部と接続され、
    　前記第５コンタクトホールは平面視において前記第１ゲート線と前記第２ゲート線との間にある、請求項３に記載のＴＦＴ基板。
  6. 　前記半導体膜と前記ドレイン電極との間に層間絶縁膜を有し、
    　前記層間絶縁膜は、前記第１直線部と前記ドレイン電極とを接続する第６コンタクトホールと、前記第２直線部と前記ドレイン電極とを接続する第７コンタクトホールと、を備える請求項１に記載のＴＦＴ基板。
  7. 　前記層間絶縁膜はさらに前記第１直線部と前記信号線を接続する第８コンタクトホールと、前記第２直線部と前記信号線を接続する第９コンタクトホールを備える、請求項６に記載のＴＦＴ基板。
  8. 　第１ゲート線と、
    　前記第１ゲート線に平行な第２ゲート線と、
    　前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、
    　前記第１ゲート線及び前記第２ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、
    　前記半導体膜は、前記第１ゲート線に平行な第１直線部と、前記第２ゲート線に平行な第２直線部と、前記信号線に平行な第３直線部と、を有し、前記第３直線部は前記第１直線部と前記第２直線部とを接続する、ＴＦＴ基板。
  9. 　前記第３直線部は、前記第１ゲート線及び前記第２ゲート線に交差し、前記信号線に重畳しない、請求項８に記載のＴＦＴ基板。
  10. 　前記半導体膜はさらに前記信号線に平行な第４直線部と、を有し、
    　前記第４直線部は前記第１直線部と前記第２直線部とを接続し、
    　前記半導体膜の平面視による形状は環状である、請求項８に記載のＴＦＴ基板。
  11. 　前記第３直線部は前記信号線に重畳せず、前記第４直線部は前記信号線に重畳し、前記第３直線部及び前記第４直線部はそれぞれ前記第１ゲート線及び前記第２ゲート線に交差する、請求項１０に記載のＴＦＴ基板。
  12. 　絶縁性の基材と、
    　前記基材の一方の面側に設けられる画素電極と、
    　前記基材と前記画素電極との間に設けられる画素トランジスタと、をさらに備え、
    　前記画素トランジスタは、
    　ＮＭＯＳトランジスタと、
    　前記ＮＭＯＳトランジスタに並列に接続するＰＭＯＳトランジスタと、を有し、
    　前記ＮＭＯＳトランジスタのゲートは前記第１ゲート線に接続し、
    　前記ＮＭＯＳトランジスタのソースは前記信号線に接続し、
    　前記ＮＭＯＳトランジスタのドレインは前記画素電極に接続し、
    　前記ＰＭＯＳトランジスタのゲートは前記第２ゲート線に接続し、
    　前記ＰＭＯＳトランジスタのソースは前記信号線に接続し、
    　前記ＰＭＯＳトランジスタのドレインは前記画素電極に接続している、　請求項８から１１のいずれか１項に記載のＴＦＴ基板。
PCT/JP2018/047970 2018-01-19 2018-12-26 Ｔｆｔ基板 WO2019142638A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/930,744 US11171241B2 (en) 2018-01-19 2020-07-16 TFT substrate

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-007271 2018-01-19
JP2018007271A JP6991865B2 (ja) 2018-01-19 2018-01-19 Ｔｆｔ基板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/930,744 Continuation US11171241B2 (en) 2018-01-19 2020-07-16 TFT substrate

Publications (1)

Publication Number Publication Date
WO2019142638A1 true WO2019142638A1 (ja) 2019-07-25

Family

ID=67301439

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/047970 WO2019142638A1 (ja) 2018-01-19 2018-12-26 Ｔｆｔ基板

Country Status (3)

Country Link
US (1) US11171241B2 (ja)
JP (1) JP6991865B2 (ja)
WO (1) WO2019142638A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114026629B (zh) * 2020-03-19 2023-12-19 京东方科技集团股份有限公司 显示基板及显示装置
WO2023090264A1 (ja) * 2021-11-22 2023-05-25 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板および液晶表示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02178632A (ja) * 1988-12-29 1990-07-11 Sony Corp 液晶表示装置
JP2004241700A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 相補型薄膜トランジスタ回路、電気光学装置、電子機器
JP2010085956A (ja) * 2008-10-03 2010-04-15 Seiko Epson Corp 電気光学装置、電子機器および投射型表示装置
JP2010239108A (ja) * 2009-03-13 2010-10-21 Seiko Epson Corp 薄膜半導体装置、電気光学装置、および電子機器

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011221125A (ja) 2010-04-06 2011-11-04 Seiko Epson Corp 電気光学装置とその駆動方法、及び電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02178632A (ja) * 1988-12-29 1990-07-11 Sony Corp 液晶表示装置
JP2004241700A (ja) * 2003-02-07 2004-08-26 Seiko Epson Corp 相補型薄膜トランジスタ回路、電気光学装置、電子機器
JP2010085956A (ja) * 2008-10-03 2010-04-15 Seiko Epson Corp 電気光学装置、電子機器および投射型表示装置
JP2010239108A (ja) * 2009-03-13 2010-10-21 Seiko Epson Corp 薄膜半導体装置、電気光学装置、および電子機器

Also Published As

Publication number Publication date
US20200350438A1 (en) 2020-11-05
JP6991865B2 (ja) 2022-01-13
US11171241B2 (en) 2021-11-09
JP2019124890A (ja) 2019-07-25

Similar Documents

Publication Publication Date Title
US9116407B2 (en) Array substrate and manufacturing method thereof and display device
JP6999367B2 (ja) 基板及び電気泳動装置
JP5806383B2 (ja) 液晶表示装置
WO2019142638A1 (ja) Ｔｆｔ基板
JP6690671B2 (ja) 電気光学装置および電子機器
CN111580298B (zh) 电光装置、电子设备以及电光装置的制造方法
CN115079472B (zh) 电光装置和电子设备
JP6959359B2 (ja) 基板及び電気泳動装置
JP2021092680A (ja) 電気光学装置および電子機器
JP7306906B2 (ja) アレイ基板及び表示装置
JP7524745B2 (ja) 電気光学装置および電子機器
CN115079473B (zh) 电光装置和电子设备
JP2014182251A (ja) 電気光学装置、電気光学装置の製造方法、及び電子機器
US20240103329A1 (en) Electro-optical device and electronic apparatus
US11982915B1 (en) Electro-optical device and electronic apparatus
JP2022090230A (ja) 電気光学装置および電子機器
JP2023147678A (ja) 電気光学装置および電子機器
JP2023147695A (ja) 電気光学装置及び電子機器
JP2023147679A (ja) 電気光学装置および電子機器
JP2022112864A (ja) 電気光学装置および電子機器
JP2021196559A (ja) 電気光学装置および電子機器
JP2022079973A (ja) 電気光学装置、電気光学装置の製造方法および電子機器
JP5918046B2 (ja) 液晶表示装置
JP2010101934A (ja) 電気光学装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18900961

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18900961

Country of ref document: EP

Kind code of ref document: A1