WO2019142638A1 - Tft基板 - Google Patents
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Definitions
- the present invention relates to a TFT (Thin Film Transistor) substrate.
- an electrophoretic display (EPD) used in electronic paper has a memory property of holding a potential at the time of image rewriting. If the EPD is rewritten once for each frame, the potential at the time of rewriting is held until the rewriting is performed in the next frame. Therefore, the EPD can be driven with low power consumption.
- a technology for reducing power consumption by disclosing a pixel transistor of an EPD in a CMOS (complementary MOS) configuration in which a P-channel transistor and an N-channel transistor are combined is disclosed (for example, Patent Document 1) .
- the present invention has been made in view of the above, and it is an object of the present invention to provide a TFT substrate in which the reliability can be improved.
- the TFT substrate includes a first gate line and a second gate line extending in a first direction, a signal line intersecting the first gate line and the second gate line in a plan view, and the signal.
- the second gate line is located between the first straight portion and the second straight portion, and the first contact hole of the planarization film connecting the drain electrode and the pixel electrode in plan view is Located between the first gate line and the second gate line .
- a TFT substrate includes a first gate line, a second gate line parallel to the first gate line, and a signal line intersecting the first gate line and the second gate line in a plan view. And a semiconductor film which intersects the first gate line and the second gate line in plan view and is connected to the signal line, the semiconductor film being a first straight portion parallel to the first gate line, and A second linear portion parallel to the second gate line and a third linear portion parallel to the signal line are provided, and the third linear portion connects the first linear portion and the second linear portion.
- FIG. 1 is a block diagram showing an example of the configuration of the display device according to the first embodiment.
- FIG. 2 is a circuit diagram showing a configuration example of one pixel in the TFT substrate according to the first embodiment.
- FIG. 3 is a plan view showing an arrangement example of a plurality of pixels in the TFT substrate according to the first embodiment.
- FIG. 4 is a plan view showing a configuration example of a gate line in one pixel of the TFT substrate according to the first embodiment.
- FIG. 5 is a plan view showing a configuration example of a semiconductor film in one pixel of the TFT substrate according to the first embodiment.
- FIG. 6 is a plan view showing a configuration example of a signal line, a drain and a light shielding film in one pixel of the TFT substrate according to the first embodiment.
- FIG. 7 is a plan view showing a configuration example of the common electrode in one pixel of the TFT substrate.
- FIG. 8 is a plan view showing a configuration example of one pixel of the TFT substrate according to the first embodiment.
- FIG. 9 is a cross-sectional view of the plan view shown in FIG. 8 taken along line IX-IX '.
- FIG. 10 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the first embodiment.
- FIG. 11 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
- FIG. 12 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
- FIG. 13 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
- FIG. 14 is a cross-sectional view for explaining the method of manufacturing a TFT substrate.
- FIG. 15 is a cross-sectional view showing a configuration example of the display device according to the first embodiment.
- FIG. 16 is a plan view showing a configuration example of a TFT substrate according to the first modification of the first embodiment.
- FIG. 17 is a plan view showing a configuration example of a TFT substrate according to Variation 2 of Embodiment 1.
- FIG. 18 is a plan view showing a configuration example of a TFT substrate according to Variation 3 of Embodiment 1.
- FIG. FIG. 19 is a cross-sectional view showing a configuration example of a TFT substrate according to Variation 4 of Embodiment 1.
- FIG. 15 is a cross-sectional view showing a configuration example of the display device according to the first embodiment.
- FIG. 16 is a plan view showing a configuration example of a TFT substrate according to the first modification of the first embodiment.
- FIG. 17 is a plan view showing
- FIG. 20 is a cross-sectional view showing a TFT substrate according to a fifth modification of the first embodiment.
- FIG. 21 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the second embodiment.
- FIG. 22 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the second embodiment.
- FIG. 23 is a plan view showing a configuration example of one pixel of the TFT substrate according to the second embodiment.
- FIG. 24 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the second embodiment.
- FIG. 25 is a plan view showing a configuration example of a TFT substrate according to a modification of the second embodiment.
- FIG. 26 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the third embodiment.
- FIG. 27 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the third embodiment.
- FIG. 28 is a plan view showing a configuration example of one pixel of the TFT substrate according to the third embodiment.
- FIG. 29 is a cross-sectional view of the plan view shown in FIG. 28 taken along the line XXIX-XXIX '.
- FIG. 30 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the third embodiment.
- FIG. 31 is a plan view showing a configuration example of a TFT substrate according to a modification of the third embodiment.
- 32 is a cross-sectional view of the plan view shown in FIG. 31 taken along the line XXXII-XXXII '.
- the left-right direction in FIG. 3 is shown by X direction which is a 1st direction
- the up-down direction in FIG. 3 is shown by the Y direction which is a 2nd direction.
- the X direction and the Y direction are parallel to one surface 1 a (see FIG. 9 described later) of the substrate 1. Parallel is generally formed in parallel, and it is assumed that subtle deviations associated with manufacturing are acceptable.
- FIG. 1 is a block diagram showing an example of the configuration of the display device according to the first embodiment.
- FIG. 2 is a circuit diagram showing a configuration example of one pixel in the TFT substrate according to the first embodiment.
- the display device 200 according to the first embodiment is mounted on, for example, an electronic device (not shown).
- the display device 200 receives a power supply voltage from a power supply circuit of the electronic device and performs image display based on a signal output from a control circuit which is a host processor of the electronic device.
- the display device 200 is, for example, an electrophoretic display (EPD) having an electrophoretic layer 160 (see FIG. 15 described later).
- EPD electrophoretic display
- the display device 200 includes a TFT substrate 100, a gate driving unit 110 connected to the TFT substrate 100, and a source driving unit 120 connected to the TFT substrate 100.
- the TFT substrate 100 includes a plurality of pixels PX, a plurality of first gate lines GCL-N (n), GCL-N (n + 1), GCL-N (n + 2),. Two gate lines GCL-P (n), GCL-P (n + 1), GCL-P (n + 2)..., And a plurality of signal lines SGL (m), SGL (m + 1), SGL (m + 2).
- n and m are each an integer of 1 or more.
- the plurality of pixels PX are respectively arranged in the X direction and in the Y direction intersecting the X direction, and are arranged in a two-dimensional matrix.
- the plurality of first gate lines GCL-N are extended in the X direction and arranged in the Y direction.
- the plurality of second gate lines GCL-P are also extended in the X direction and arranged in the Y direction.
- the first gate lines GCL-N and the second gate lines GCL-P are alternately arranged.
- the first gate line GCL-N and the second gate line GCL-P are the first gate line GCL-N (n), the second gate line GCL-P (n), and the first gate line GCL.
- the second gate lines GCL-P (n + 1)... are arranged in this order.
- the plurality of signal lines SGL are extended in the Y direction and arranged in the X direction. Thereby, the plurality of signal lines SGL are orthogonal to the first gate line GCL-N and the second gate line GCL-P in plan view.
- the term “plan view” means viewing from the normal direction of one surface 1 a (see FIG. 9 described later) of the base material 1 of the TFT substrate 100.
- the plurality of first gate lines GCL-N and the plurality of second gate lines GCL-P are connected to the gate driving unit 110, respectively.
- the plurality of signal lines SGL are connected to the source driver 120 respectively.
- the gate drive unit 110 generates a first gate drive signal and a second gate drive signal based on the signal output from the control circuit described above.
- the gate driver 110 supplies the first gate driving signal to the first gate line GCL-N, and supplies the second gate driving signal to the second gate line GCL-P.
- the source driver 120 generates a source drive signal based on the signal output from the control circuit described above.
- the source driver 120 supplies a source drive signal to the signal line SGL.
- the gate drive unit 110 and the source drive unit 120 may be provided on the TFT substrate 100 or may be provided on the counter substrate 130 (see FIG. 15 described later).
- the gate drive unit 110 and the source drive unit 120 may be mounted on an integrated circuit (IC) mounted on another circuit board (for example, a flexible board) connected to the TFT substrate 100.
- IC integrated circuit
- each pixel PX of the TFT substrate 100 includes a pixel transistor TR.
- the pixel transistor TR has a CMOS (complementary MOS) configuration, and includes an NMOS transistor NTR and a PMOS transistor PTR.
- the NMOS transistor NTR and the PMOS transistor PTR are each a bottom gate type.
- the NMOS transistor NTR and the PMOS transistor PTR are connected in parallel.
- the source of the NMOS transistor NTR and the source of the PMOS transistor PTR are connected to the signal line SGL. Further, the drain of the NMOS transistor NTR and the drain of the PMOS transistor PTR are connected.
- the source of the NMOS transistor NTR and the source of the PMOS transistor PTR are configured by the common source 31s (see FIG. 9 described later).
- the drain of the NMOS transistor NTR and the drain of the PMOS transistor PTR are constituted by a common drain 31 d (see FIG. 6 described later).
- the NMOS transistor NTR has a first NMOS transistor ntr1 and a second NMOS transistor ntr2.
- the first NMOS transistor ntr1 and the second NMOS transistor ntr2 are connected in series.
- the PMOS transistor PTR has a first PMOS transistor ptr1 and a second PMOS transistor ptr2.
- the first PMOS transistor ptr1 and the second PMOS transistor ptr2 are connected in series.
- the gate of the NMOS transistor NTR has a gate n1g (see FIG. 9 described later) of the first NMOS transistor ntr1 and a gate n2 g (see FIG. 9 described later) of the second NMOS transistor ntr2.
- the gate of the NMOS transistor NTR is connected to the first gate line GCL-N.
- the source of the NMOS transistor NTR is connected to the signal line SGL.
- the drain of the NMOS transistor NTR is connected to the pixel electrode 51 (see FIG. 9 described later).
- a source drive signal (video signal) is supplied from the signal line SGL to the source of the NMOS transistor NTR.
- the first gate drive signal is supplied from the first gate line GCL-N to the gate of the NMOS transistor NTR.
- the NMOS transistor NTR When the voltage of the first gate drive signal supplied to the NMOS transistor NTR becomes equal to or higher than a predetermined value, the NMOS transistor NTR is turned on. As a result, a source drive signal (video signal) is supplied from the signal line SGL to the pixel electrode 51 via the NMOS transistor NTR.
- the gate of the PMOS transistor PTR has the gate of the first PMOS transistor ptr1 and the gate of the second PMOS transistor ptr2.
- the gate of the PMOS transistor PTR is connected to the second gate line GCL-P.
- the source of the PMOS transistor PTR is connected to the signal line SGL.
- the drain of the PMOS transistor PTR is connected to the pixel electrode 51.
- a source drive signal (video signal) is supplied from the signal line SGL to the source of the PMOS transistor PTR.
- the second gate drive signal is supplied from the second gate line GCL-P to the gate of the PMOS transistor PTR.
- the PMOS transistor PTR is turned on.
- a source drive signal (video signal) is supplied to the pixel electrode 51 from the signal line SGL via the PMOS transistor PTR.
- Each pixel PX of the TFT substrate 100 has a first storage capacitor C1 and a second storage capacitor C2.
- the first storage capacitor C1 is formed between the pixel electrode 51 and the common electrode 41 (see FIG. 9 described later).
- the second storage capacitor C2 is formed between the counter electrode 133 (see FIG. 15 described later) of the counter substrate 130 and the pixel electrode 51.
- a source drive signal (video signal) is supplied to the pixel electrode 51 from the signal line SGL via the pixel transistor TR.
- the common potential VCOM is supplied to the common electrode 41 and the counter electrode 133.
- the potential of the source drive signal (video signal) supplied to the pixel electrode 51 is held by the first holding capacitor C1 and the second holding capacitor C2.
- FIG. 3 is a plan view showing an arrangement example of a plurality of pixels in the TFT substrate according to the first embodiment.
- FIG. 4 is a plan view showing a configuration example of a gate line in one pixel of the TFT substrate according to the first embodiment.
- FIG. 5 is a plan view showing a configuration example of a semiconductor film in one pixel of the TFT substrate according to the first embodiment. In FIG. 5, the portion covered with the insulating film 13 is indicated by a broken line.
- FIG. 6 is a plan view showing a configuration example of a signal line, a drain and a light shielding film in one pixel of the TFT substrate according to the first embodiment. In FIG.
- FIG. 7 is a plan view showing a configuration example of the common electrode in one pixel of the TFT substrate.
- FIG. 8 is a plan view showing a configuration example of one pixel of the TFT substrate according to the first embodiment. In FIG. 8, a portion covered by the pixel electrode 51 is indicated by a broken line. Further, in FIG. 8, in order to avoid complication of the drawing, the planarization film 33, the interlayer insulating film 23 and the insulating film 13 shown in FIG. 9 are not shown.
- FIG. 9 is a cross-sectional view of the plan view shown in FIG. 8 taken along line IX-IX '.
- the TFT substrate 100 includes a base 1, a gate line GCL provided on one side 1 a of the base 1, and one side 1 a of the base 1.
- the insulating film 13 provided on the The gate line GCL has a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
- the insulating film 13 covers the first gate line GCL-N and the second gate line GCL-P. Note that, in the insulating film 13, a portion sandwiched by the first gate line GCL-N or the second gate line GCL-P and the semiconductor film 21 is a gate insulating film.
- the first gate line GCL-N has a first gate main line GCL-Na and a first gate sub-line GCL-Nb connected to the first gate main line GCL-Na.
- the first gate main line GCL-Na is extended in the X direction.
- the first gate main line GCL-Na is provided continuously between the plurality of pixels PX.
- the first gate sub-line GCL-Nb protrudes in the Y direction from the first gate main line GCL-Na.
- One end of the first gate sub-line GCL-Nb is connected to the first gate main line GCL-Na, but the other end is not connected anywhere.
- One first gate sub-line GCL-Nb is provided for each pixel PX.
- the second gate line GCL-P has a second gate main line GCL-Pa and a second gate sub-line GCL-Pb connected to the second gate main line GCL-Pa.
- the second gate main line GCL-Pa is extended in the X direction.
- the second gate main line GCL-Pa is provided continuously between the plurality of pixels PX.
- the second gate sub-line GCL-Pb protrudes in the Y direction from the second gate main line GCL-Pa.
- One end of the second gate sub-line GCL-Pb is connected to the second gate main line GCL-Pa, but the other end is not connected anywhere.
- One second gate sub-line GCL-Pb is provided for each pixel PX.
- the TFT substrate 100 has a semiconductor film 21 provided on the insulating film 13 and an interlayer insulating film 23 provided on the insulating film 13.
- the interlayer insulating film 23 covers the semiconductor film 21.
- Contact holes H1, H2, and H3 are provided in the interlayer insulating film 23.
- the contact holes H1, H2, and H3 are through holes whose bottom surface is the semiconductor film 21.
- the semiconductor film 21 has a first portion 21a and a second portion 21b connected to the first portion 21a.
- the first portion 21a intersects the first gate main line GCL-Na and the first gate sub-line GCL-Nb in plan view.
- the second portion 21b intersects the second gate main line GCL-Pa and the second gate sub-line GCL-Pb in plan view.
- the first portion 21a extends in the X direction and extends in the Y direction with a straight portion 21a1 intersecting with the first gate sub line GCL-Nb in plan view, and a plane with the first gate main line GCL-Na And a linear portion 21a2 which intersects visually.
- the end of the linear portion 21a1 in the X direction and the end of the linear portion 21a2 in the Y direction are connected to each other.
- the angle formed by the straight portion 21a1 and the straight portion 21a2 is about 90 °.
- the first portion 21a is L-shaped in plan view.
- the second portion 21b extends in the X direction and extends in the Y direction with a straight portion 21b1 intersecting with the second gate sub line GCL-Pb in plan view, and a plane with the second gate main line GCL-Pa And a linear portion 21b2 which intersects visually.
- the X-direction end of the straight portion 21b1 and the Y-direction end of the straight portion 21b2 are connected to each other.
- the angle formed by the straight portion 21b1 and the straight portion 21b2 is about 90 °.
- the second portion 21b is L-shaped in plan view.
- a portion intersecting the first portion 21a of the semiconductor film 21 in a plan view is the gate of the NMOS transistor NTR.
- a region intersecting the straight portion 21a1 of the first portion 21a in plan view is the gate n1g of the first NMOS transistor ntr1.
- a region intersecting the straight portion 21a2 of the first portion 21a in plan view is the gate n2g of the second NMOS transistor ntr2.
- the portion intersecting the second portion 21b of the semiconductor film 21 in plan view is the gate of the PMOS transistor PTR.
- a region intersecting the straight portion 21b1 of the second portion 21b in plan view is the gate of the first PMOS transistor ptr1.
- a region intersecting the straight portion 21b2 of the second portion 21b in a plan view is the gate of the second PMOS transistor ptr2.
- the first portion 21a of the semiconductor film 21 is connected to the signal line SGL via the contact hole H1.
- the second portion 21b of the semiconductor film 21 is connected to the signal line SGL via the contact hole H2.
- the TFT substrate 100 has a signal line SGL, a source 31s and a drain 31d of the pixel transistor TR (see FIG. 2), and light shielding films 31r1 and 31r2.
- the signal line SGL, the source 31s and the drain 31d, and the light shielding films 31r1 and 31r2 are provided on the interlayer insulating film 23, respectively. That is, the signal line SGL, the source 31s and the drain 31d, and the light shielding films 31r1 and 31r2 are provided in the same layer.
- the source 31s of the pixel transistor TR In the signal line SGL, a portion where the contact hole H1 is embedded and its periphery, and a portion where the contact hole H2 is embedded and its periphery are the source 31s of the pixel transistor TR. Further, the drain 31 d is disposed at a position away from the signal line SGL, and embeds the contact hole H3.
- the signal line SGL, the source 31s and the drain 31d, and the light shielding films 31r1 and 31r2 are made of, for example, conductive films having the same composition.
- the source 31s may be referred to as a source electrode
- the drain 31d may be referred to as a drain electrode.
- the shapes of the light shielding films 31r1 and 31r2 in plan view are, for example, the same shape and the same size.
- the shape of the light shielding films 31r1 and 31r2 in plan view is, for example, a rectangle.
- the light shielding film 31r1 is extended in the X direction, and overlaps the semiconductor film 21 in a plan view.
- the light shielding film 31r1 overlaps the drain side of the gate n1g of the first NMOS transistor ntr1 (see FIG. 5) in plan view.
- the light shielding film 31r2 is extended in the X direction, and overlaps the semiconductor film 21 in a plan view.
- the light shielding film 31r2 overlaps the entire region of the gate of the first PMOS transistor ptr1 (see FIG. 5) in plan view.
- the shape of the drain 31d in plan view is, for example, T-shaped.
- the drain 31 d has a straight portion 311 extended in the Y direction and a straight portion 312 extended in the X direction.
- One end of the linear portion 312 in the Y direction is connected to the central portion of the linear portion 311 in the X direction.
- the angle formed by the straight portion 311 and the straight portion 312 is about 90 °.
- the linear portion 311 overlaps the drain side of the gate n2g of the second NMOS transistor ntr2 (see FIG. 5) and the drain side of the gate of the second PMOS transistor ptr2 (see FIG. 5) in plan view.
- the TFT substrate 100 has an insulating planarizing film 33 provided on the interlayer insulating film 23.
- the planarization film 33 covers the signal line SGL.
- the upper surface 33 a of the flattening film 33 is flat and parallel to one surface 1 a of the substrate 1.
- the planarizing film 33 is provided with a contact hole H4.
- the contact hole H4 is a through hole whose bottom surface is the drain 31d of the pixel transistor TR (see FIG. 2).
- the TFT substrate 100 has a common electrode 41 provided on the planarization film 33 and an insulating film 45 provided on the common electrode 41.
- a common electrode 41 provided on the planarization film 33 and an insulating film 45 provided on the common electrode 41.
- one through hole 41H is provided in one pixel PX.
- the through holes 41H surround the contact holes H4 provided in the planarization film 33 in plan view.
- the insulating film 45 covers the common electrode 41.
- the insulating film 45 is a dielectric of the first storage capacitor C1 (see FIG. 2).
- the insulating film 45 covers the inner side surfaces of the through holes 41H.
- the insulating film 45 is provided with a through hole 45H.
- the contact hole H4 is located at the bottom of the through hole 45H.
- the TFT substrate 100 has a pixel electrode 51 provided on the insulating film 45.
- the pixel electrode 51 covers the common electrode 41 with the insulating film 45 interposed therebetween. Further, the pixel electrode 51 embeds the through hole 45H and the contact hole H4. Thus, the pixel electrode 51 is connected to the drain 31 d of the pixel transistor TR.
- the shape of the pixel electrode 51 in plan view is, for example, rectangular.
- the plurality of pixel electrodes 51 are arranged in the X direction and in the Y direction intersecting with the X direction, and are arranged in a two-dimensional matrix.
- a region overlapping with one pixel electrode 51 in a plan view is one pixel PX. More specifically, there is a space S (see FIG. 8) between the pixel electrodes 51 adjacent in plan view.
- a center line (represented by an alternate long and short dash line in FIG. 8) passing through the space S and equidistant from the adjacent pixel electrode 51 defines each pixel PX. This center line is an imaginary line, not a line that is actually viewed.
- FIG. 10 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the first embodiment.
- the first gate sub-line GCL-Nb and the second gate sub-line GCL-Pb are arranged at mutually offset positions in the X direction. . According to this, as shown in FIG. 10, it is possible to prevent the first gate sub line GCL-Nb and the second gate sub line GCL-Pb from facing each other between the pixels PX adjacent in the Y direction.
- the TFT substrate 100 can prevent the gate lines GCL from affecting each other between the pixels PX adjacent in the Y direction.
- the TFT substrate 10 includes a plurality of pixels PX aligned in the X direction and the Y direction.
- the semiconductor film 21 and the first gate subline GCL-Nb and the second gate subline GCL-Pb are disposed.
- the semiconductor film 21 has a recess 21RE facing the outside of the pixel PX in plan view. Between the pixels PX adjacent in the Y direction, the recess 21 RE of one pixel PX faces the first gate sub line GCL-Nb or the second gate sub line GCL-Pb of the other pixel PX. According to this, as shown in FIG.
- the TFT substrate 100 does not extend the space between the pixels PX between the pixels PX adjacent in the Y direction, the semiconductor film 21 and the first gate sub line GCL-Nb. And the distance D13 between the semiconductor film 21 and the second gate sub-line GCL-Pb. Thus, the TFT substrate 100 can prevent the semiconductor film 21 and the gate line GCL from affecting each other between the pixels PX adjacent in the Y direction.
- the substrate 1 is made of glass or a flexible resin substrate.
- the first gate line GCL-N and the second gate line GCL-P are made of a material containing molybdenum.
- the insulating film 13 is an inorganic insulating film composed of a silicon oxide film and a silicon nitride film.
- the insulating film 13 is formed of a film having a laminated structure in which a silicon oxide film and a silicon nitride film are laminated in this order from the base 1 side.
- the semiconductor film 21 is composed of a polysilicon film.
- the semiconductor film 21 is not limited to a polysilicon film, and may be an amorphous film or an oxide semiconductor film.
- the interlayer insulating film 23 is an inorganic insulating film formed of a silicon oxide film and a silicon nitride film.
- the interlayer insulating film 23 is formed of a film having a laminated structure in which a silicon oxide film, a silicon nitride film, and a silicon oxide film are laminated in this order from the base 1 side.
- the signal line SGL (including the source 31s), the drain 31d, and the light shielding films 31r1 and 31r2 are made of titanium and aluminum.
- the signal line SGL, the drain 31d, and the light shielding films 31r1 and 31r2 are each formed of a film having a laminated structure in which titanium, aluminum, and titanium are laminated in this order from the base 1 side.
- the planarization film 33 is an organic insulating film made of acrylic resin.
- the common electrode 41 is made of ITO (Indium Tin Oxide), which is a translucent conductive film.
- the insulating film 45 is an inorganic insulating film made of a silicon nitride film.
- the pixel electrode 51 is made of ITO.
- the said material is an example to the last.
- the respective components of the TFT substrate 100 may be made of materials other than the above.
- the first gate line GCL-N and the second gate line GCL-P may be made of aluminum, copper, silver, molybdenum or an alloy film of these.
- the signal line SGL, the drain 31d, and the light shielding films 31r1 and 31r2 may be made of titanium aluminum which is an alloy of titanium and aluminum.
- 11 to 14 are cross-sectional views for explaining the method of manufacturing a TFT substrate. 11 to 14 correspond to the cross-sectional view shown in FIG. 9, and sequentially show the manufacturing process in this cross-sectional view.
- the manufacturing apparatus forms a conductive film (not shown) such as molybdenum on the base material 1.
- the conductive film is formed by a sputtering method or the like.
- the manufacturing apparatus patterns the conductive film by photolithography and dry etching to form the first gate line GCL-N and the second gate line GCL-P.
- the manufacturing apparatus forms a resist (not shown) on the conductive film.
- the resist is patterned by photolithography to cover a region where the first gate line GCL-N and the second gate line GCL-P are to be formed, and to be formed so as to expose the other region.
- the manufacturing apparatus removes the conductive film in the region exposed from the resist by dry etching. Thereby, the first gate line GCL-N and the second gate line GCL-P are formed from the conductive film.
- the manufacturing apparatus removes the resist.
- the manufacturing apparatus forms the insulating film 13 on the substrate 1.
- the formation of the insulating film 13 is performed by a CVD (Chemical Vapor Deposition) method or the like.
- the manufacturing apparatus forms a semiconductor film on the insulating film 13.
- the formation of the semiconductor film is performed by a CVD method or the like.
- the manufacturing apparatus patterns the semiconductor film by photolithography and dry etching.
- the manufacturing apparatus forms the semiconductor film 21 having the shape shown in FIG. After the formation of the semiconductor film 21, the manufacturing apparatus removes the resist.
- one of two portions overlapping the semiconductor film 21 in plan view becomes the gate n1g of the first NMOS transistor ntr1, and the other becomes the gate n2g of the second NMOS transistor ntr2.
- the second gate line GCL-P one of two portions overlapping with the semiconductor film 21 in plan view is the gate of the first PMOS transistor ptr1, and the other is the gate of the second PMOS transistor ptr2.
- the manufacturing apparatus forms an interlayer insulating film 23 on the insulating film 13.
- the interlayer insulating film 23 is formed by the CVD method or the like.
- the semiconductor film 21 is covered with the interlayer insulating film 23.
- the manufacturing apparatus forms contact holes H1, H2, and H3 in the interlayer insulating film 23.
- the manufacturing apparatus forms a resist (not shown) on the interlayer insulating film 23.
- the resist is patterned by photolithography to expose the regions where the contact holes H1, H2 and H3 are to be formed, and to cover the other regions.
- the manufacturing apparatus removes the interlayer insulating film 23 in the region exposed from the resist by dry etching. Thereby, contact holes H1, H2, and H3 are formed in the interlayer insulating film 23. After forming the contact holes H1, H2 and H3, the manufacturing apparatus removes the resist.
- the manufacturing apparatus forms the signal line SGL (including the source 31s shown in FIG. 9), the drain 31d, and the light shielding films 31r1 and 31r2 (see FIG. 6) on the interlayer insulating film 23.
- the manufacturing apparatus titanium is formed on the interlayer insulating film 23 as a metal film, then aluminum is formed, and then titanium is formed.
- the formation of the metal film is performed by a sputtering method or the like.
- the manufacturing apparatus patterns the metal film by photolithography and dry etching.
- the manufacturing apparatus forms the signal line SGL connected to the semiconductor film 21 through the contact hole H1 and the contact hole H2, the drain 31d connected to the semiconductor film 21 through the contact hole H3, and the light shielding films 31r1 and 31r2. . Thereafter, the manufacturing apparatus removes the resist.
- the manufacturing apparatus forms a planarizing film 33 on the interlayer insulating film 23.
- the planarization film 33 is insulating, and is, for example, an organic material such as acrylic resin.
- the formation of the planarization film 33 is performed by a slit coating method, a spin coating method, or the like.
- the signal line SGL, the drain 31 d, and the light shielding films 31 r 1 and 31 r 2 are covered with the planarization film 33.
- an organic material such as an acrylic resin
- the thickness of the planarization film 33 can be increased. Therefore, parasitic capacitance between the common electrode 41 and the signal line SGL and parasitic capacitance between the common electrode 41 and the drain 31 d can be reduced.
- the manufacturing apparatus forms the common electrode 41 on the planarization film 33.
- the manufacturing apparatus forms a conductive film such as ITO on the planarization film 33.
- the conductive film is formed by a sputtering method or the like.
- the manufacturing apparatus patterns the conductive film by photolithography and dry etching.
- the manufacturing apparatus forms the common electrode 41 having the through holes 41H.
- the manufacturing device removes the resist.
- the manufacturing apparatus forms a contact hole H4 in the planarization film 33.
- the manufacturing apparatus forms a resist (not shown) on the planarization film 33.
- the common electrode 41 is covered with the resist.
- the resist is patterned by photolithography to expose the region where the contact hole H4 is to be formed and to cover the other region.
- the area where the contact hole H4 is formed is the inside of the through hole 41H in plan view.
- the manufacturing apparatus removes the planarizing film 33 in the region exposed from the resist by dry etching. Thereby, the contact hole H4 is formed in the planarization film 33. After the formation of the contact hole H4, the manufacturing device removes the resist.
- the manufacturing apparatus forms the insulating film 45 (see FIG. 9) above the base material 1.
- the insulating film 45 is formed by a CVD method or the like.
- the common electrode 41 is covered with the insulating film 45.
- the inner side surface and the bottom of the contact hole H4 are also covered with the insulating film 45.
- the manufacturing apparatus removes a portion of the insulating film 45 which covers the bottom of the contact hole H4.
- the manufacturing apparatus forms a resist (not shown) on the insulating film 45.
- the resist is patterned by photolithography to expose a region overlapping with the bottom of the contact hole H4 in plan view, and is formed to cover the other region.
- the manufacturing apparatus removes the insulating film 45 in the region exposed from the resist by dry etching. Thereby, the bottom of the contact hole H4 is exposed from the insulating film 45. Thereafter, the manufacturing apparatus removes the resist.
- the manufacturing device forms the pixel electrode 51 (see FIG. 9) on the insulating film 45.
- the manufacturing apparatus forms a conductive film such as ITO on the insulating film 45.
- the conductive film is formed by a sputtering method or the like.
- the manufacturing apparatus patterns the conductive film by photolithography and dry etching. Thereby, the manufacturing device forms the pixel electrode 51 connected to the drain 31d through the contact hole H4. After the formation of the pixel electrode 51, the manufacturing device removes the resist.
- the TFT substrate 100 according to the first embodiment is completed.
- FIG. 15 is a cross-sectional view showing a configuration example of the display device 200 according to the first embodiment.
- An electrophoretic layer 160 and a seal portion 152 are provided.
- the counter substrate 130 has a base material 131 and a counter electrode 133.
- the base material 131 is a translucent glass substrate, a translucent resin substrate, or a translucent resin film.
- the counter electrode 133 is provided on the surface of the base material 131 facing the TFT substrate 100.
- the counter electrode 133 is made of ITO which is a light transmitting conductive film.
- the counter electrode 133 and the pixel electrode 51 are opposed to each other with the electrophoretic layer 160 interposed therebetween.
- the seal portion 152 is provided between the TFT substrate 100 and the counter substrate 130.
- the electrophoretic layer 160 is sealed in an internal space surrounded by the TFT substrate 100, the counter substrate 130, and the seal portion 152.
- the seal member 152 is provided with a connection member 153.
- the counter electrode 133 is connected to the common electrode 41 of the TFT substrate 100 via the connection member 153. Thereby, the common potential VCOM is supplied to the counter electrode 133.
- the electrophoresis layer 160 includes a plurality of microcapsules 163. Inside the microcapsule 163, a plurality of black particles 161, a plurality of white particles 162, and a dispersion liquid 165 are enclosed. The plurality of black particles 161 and the plurality of white particles 162 are dispersed in the dispersion liquid 165.
- the dispersion liquid 165 is, for example, a translucent liquid such as silicone oil.
- the black particles 161 are electrophoretic particles, and for example, negatively charged graphite is used.
- the white particles 162 are electrophoretic particles, and for example, positively charged titanium oxide (TiO 2 ) is used.
- the formation of an electric field between the pixel electrode 51 and the counter electrode 133 changes the dispersion state of the black particles 161 and the white particles 162.
- the transmission state of light transmitted through the electrophoresis layer 160 changes.
- an image is displayed on the display surface.
- VCOM for example, 0 V
- the black particles 161 which are negatively charged move to the counter substrate 130 side.
- the white particles 162 charged to the lower side move to the TFT substrate 100 side.
- a region (pixel) overlapping with the pixel electrode 51 in a plan view becomes black display.
- the TFT substrate 100 is a signal which is extended in the Y direction in a layer different from the gate line GCL extended in the X direction and the gate line GCL, and which intersects the gate line GCL.
- the line SGL, the gate line GCL, and the signal line SGL are provided in different layers, and the semiconductor film 21 crossing the gate line GCL, and the gate line GCL and the semiconductor film 21 are provided in different layers, and the gate line GCL and the semiconductor
- a light shielding film 31 r 1, 31 r 2 and a drain 31 d covering at least a part of a region where the film 21 intersects are provided.
- the light shielding films 31r1 and 31r2 and the drain 31d formed of a conductive film having the same composition as the light shielding films 31r1 and 31r2 shield the gate of the pixel transistor TR located closer to the base 1 than the light shielding films 31r1 and 31r2. be able to.
- the light shielding film 31r1 is disposed at a position overlapping the drain side of the gate of the first NMOS transistor ntr1.
- the light shielding film 31r2 is disposed at a position overlapping the drain side of the gate of the first PMOS transistor ptr1.
- the drain 31 d is disposed at a position overlapping the drain side of the gate of the second NMOS transistor ntr2 and the drain side of the gate of the second PMOS transistor ptr2.
- the TFT substrate 100 since the drain side of the gate of the pixel transistor TR is shielded from light, generation of light leakage current (hereinafter, photoelectric conversion) due to the photoconductive effect in the pixel transistor TR is suppressed. Therefore, the TFT substrate 100 can reduce the possibility of the pixel transistor TR malfunctioning. Thus, the present embodiment can provide the TFT substrate 100 in which the reliability can be improved.
- the gate line GCL includes the gate main line (for example, the first gate main line GCL-Na) extended in the X direction and the gate subline (projected from the gate main line).
- the gate subline GCL-Nb projected from the gate main line.
- the semiconductor film 21 intersects with the gate main line and the gate sub line at a position away from the signal line SGL in the X direction.
- the pixel transistor TR is not disposed at the position overlapping with the signal line SGL, the area of the region where the semiconductor film 21 and the signal line SGL overlap is minimized.
- the region where the semiconductor film 21 and the signal line SGL overlap can be made only around the contact hole H1 where the semiconductor film 21 and the signal line SGL are connected and around the contact hole H2. .
- the TFT substrate 100 can reduce parasitic capacitance between the signal line SGL and the semiconductor film 21.
- the area of the region where the semiconductor film 21 and the signal line SGL overlap can be reduced as compared to the third embodiment described later, and parasitic capacitance between the signal line SGL and the semiconductor film 21 can be reduced. It can be reduced.
- the gate line GCL includes a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
- the first gate line GCL-N has a first gate main line GCL-Na extending in the X direction and a first gate sub-line GCL-Nb protruding from the first gate main line GCL-Na.
- the second gate line GCL-P has a second gate main line GCL-Pa extending in the X direction, and a second gate sub-line GCL-Pb protruding from the second gate main line GCL-Pa.
- the semiconductor film 21 is separated from the signal line SGL in the X direction from the first portion 21a intersecting the first gate main line GCL-Na and the first gate sub line GCL-Nb at a position separated in the X direction from the signal line SGL. And a second portion 21b intersecting the second gate main line GCL-Pa and the second gate sub-line GCL-Pb at a position.
- the TFT substrate 100 can make the pixel transistor TR a CMOS (complementary MOS) configuration.
- the TFT substrate 100 can reduce the voltage amplitude applied to each of the NMOS transistor NTR and the PMOS transistor PTR as compared with the case where the pixel transistor does not have a CMOS configuration, and the PMOS transistor PTR and the NMOS constituting the pixel transistor TR The breakdown voltage of transistor NTR can be reduced.
- the aspect of the TFT substrate 100 according to the first embodiment can also be described as follows.
- the semiconductor film 21 includes a straight portion 21a1 (an example of a first straight portion according to the present disclosure) extending parallel to the first gate line GCL-N and a straight line extending parallel to the second gate line GCL-P. And a portion 21b1 (an example of a second straight portion of the present disclosure).
- the first gate line GCL-N and the second gate line GCL-P are located between the linear portion 21a1 and the linear portion 21b1.
- the contact hole H4 (an example of the first contact hole of the present disclosure) of the planarization film 33 connecting the drain electrode 31d and the pixel electrode 51 is a first gate line GCL-N and a second gate line GCL-. Located between P
- the semiconductor film 21 further includes linear portions 21a2 and 21b2 (an example of a third linear portion according to the present disclosure) extending in parallel to the signal line SGL.
- the straight portion 21a2 is connected to the straight portion 21a1, and the straight portion 21b2 is connected to the straight portion 21b1.
- the contact holes H3 (an example of the second contact holes of the present disclosure) connecting the straight portions 21a2 and 21b2 and the drain electrode 31d are the first gate line GCL-N and the second gate line GCL-P in plan view. Located in between.
- the interlayer insulating film 23 further contacts the contact hole H1 (an example of the third contact hole of the present disclosure) connecting the straight portion 21a1 and the signal line SGL, and the contact hole H2 connects the straight portion 21b1 and the signal line SGL (this disclosure An example of the fourth contact hole of
- the straight portion 21a2 intersects with the first gate line GCL-N.
- the straight portion 21b2 intersects with the second gate line GCL-P.
- the straight portions 21a2 and 21b2 do not overlap the signal line SGL.
- the TFT substrate 100 further includes an insulating base 1, a pixel electrode 51 provided on one surface 1 a side of the base 1, and a pixel transistor TT provided between the base 1 and the pixel electrode 51.
- the pixel transistor TR includes an NMOS transistor NTR and a PMOS transistor PTR connected in parallel to the NMOS transistor NTR.
- the gate of the NMOS transistor NTR is connected to the first gate line GCL-N, the source of the NMOS transistor NTR is connected to the signal line SGL, and the drain of the NMOS transistor NTR is connected to the pixel electrode 51.
- the gate of the PMOS transistor is connected to the second gate line GCL-P, the source of the PMOS transistor is connected to the signal line SGL, and the drain of the PMOS transistor is connected to the pixel electrode 51.
- the display device 200 includes the above-described TFT substrate 100 and a display layer disposed to face the TFT substrate 100.
- the display layer is, for example, the electrophoretic layer 160.
- the present embodiment can provide an electrophoretic device capable of improving display performance as the display device 200.
- FIG. 16 is a plan view showing a configuration example of a TFT substrate according to the first modification of the first embodiment.
- the first gate sub line GCL-Nb and the second gate sub line GCL-Pb are in the Y direction. Are facing each other.
- the first gate sub-line GCL-Nb and the second gate sub-line GCL-Pb face each other in the Y-direction even between the pixels PX adjacent in the Y-direction.
- the recess 21 RE may not be provided in the semiconductor film 21.
- the TFT substrate 100A since the TFT substrate 100A includes the light shielding films 31r1 and 31r2 and the drain 31d having the light shielding function, the reliability can be improved. Further, also in the TFT substrate 100A, the pixel transistor TR is not disposed at a position overlapping the signal line SGL in a plan view. Therefore, the TFT substrate 100A can reduce the parasitic capacitance between the signal line SGL and the semiconductor film 21.
- FIG. 17 is a plan view showing a configuration example of a TFT substrate according to Variation 2 of Embodiment 1. As shown in FIG. 17, in the TFT substrate 100B according to the second modification of the first embodiment, the line width of a region (hereinafter referred to as an intersection region) COR1 intersecting the signal line SGL in plan view in the first gate main line GCL-Na.
- W11 is thinner than W12 (W11 ⁇ W12), where W12 is the line width of the intersection region with the semiconductor film 21 (that is, the gate length of the second NMOS transistor ntr2).
- W12 is the line width of the intersection region with the semiconductor film 21 (that is, the gate length of the second NMOS transistor ntr2).
- W11 is thinner than W13 (W11 ⁇ W13) .
- the TFT substrate 100B can reduce the parasitic capacitance of the first gate line GCL-N, as compared with the case of W11 ⁇ W12 or the case of W11 ⁇ W13.
- the line width of the intersection area COR2 with the signal line SGL is W11 ′ in the second gate main line GCL-Pa, and the line width of the intersection area with the semiconductor film 21 (that is, the second PMOS transistor ptr2 W11 ′ is thinner than W12 ′ (W11 ′ ⁇ W12 ′), where W12 ′ is a gate length of In the second gate subline GCL-Pb, when the line width of the intersection region with the semiconductor film 21 (that is, the gate length of the first PMOS transistor ptr1) is W13 ', W11' is thinner than W13 '(W11) ' ⁇ W13').
- the TFT substrate 100B can reduce the parasitic capacitance of the second gate line GCL-P, as compared with the case of W11 ' ⁇ W12' or the case of W11 ' ⁇ W13'.
- the signal line SGL may be thinner than the line width of the semiconductor film 21.
- FIG. 18 is a plan view showing a configuration example of a TFT substrate according to Variation 3 of Embodiment 1.
- FIG. 18 in the TFT substrate 100C according to the third modification of the first embodiment, the line width of the portion intersecting the first gate main line GCL-Na or the second gate main line GCL-Pa in the semiconductor film 21 is W21.
- W31 is thinner than W21 (W21> W31).
- W31 is thinner than W22 (W22> W31).
- the TFT substrate 100C can reduce the parasitic capacitance of the signal line SGL compared to the case of W22 ⁇ W31 or the case of W23 ⁇ W31.
- FIG. 19 is a cross-sectional view showing a configuration example of a TFT substrate according to Variation 4 of Embodiment 1.
- the reflective film 43 is provided on the common electrode 41.
- the reflective film 43 is made of molybdenum and aluminum.
- the reflective film 43 is formed of a film having a laminated structure in which molybdenum, aluminum, and molybdenum are laminated in this order from the base 1 side.
- the reflective film 43 may be made of Ag (silver) in order to further enhance the reflectivity.
- the reflective film 43 is covered with an insulating film 45. According to this, the reflective film 43 transmits incident light which is transmitted from the counter electrode 130 (see FIG. 15) and the electrophoretic layer 160 (refer to FIG. 15) and is incident from the pixel electrode 51 side to the pixel electrode 51 side. can do.
- the reflective film 43 may be provided below the common electrode 41 and may be sandwiched between the common electrode 41 and the planarization film 33. Thereby, the TFT substrate 100D can increase the brightness of display.
- the NMOS transistor NTR and the PMOS transistor PTR included in the pixel transistor TR are each a bottom gate type.
- the NMOS transistor NTR and the PMOS transistor PTR are not limited to the bottom gate type.
- the NMOS transistor NTR and the PMOS transistor PTR may be top gate type.
- FIG. 20 is a cross-sectional view showing a TFT substrate according to a fifth modification of the first embodiment.
- FIG. 20 shows a cross section obtained by cutting the TFT substrate 100E according to the fifth modification of the first embodiment at the same position as the line IX-IX '(see FIG. 8).
- the NMOS transistor NTR and the PMOS transistor PTR are each top gate type.
- the semiconductor film 21 is provided on one surface 1a of the base material 1.
- an insulating film 13 is provided on one surface 1 a of the substrate 1. The insulating film 13 covers the semiconductor film 21.
- first gate line GCL-N and the second gate line GCL-P are provided on the insulating film 13.
- a portion sandwiched by the first gate line GCL-N or the second gate line GCL-P and the semiconductor film 21 is a gate insulating film. Even with such a configuration, the same effects as in the above-described first embodiment can be obtained.
- the pixel electrode 51 and the common electrode 41 are formed of a light-transmitting conductive film.
- at least one of the pixel electrode 51 and the common electrode 41 may be made of a metal such as aluminum or silver instead of the translucent conductive film.
- the pixel electrode 51 when the pixel electrode 51 is made of metal, the pixel electrode 51 can reflect incident light.
- the common electrode 41 when the common electrode 41 is made of metal, the common electrode 41 can reflect incident light to the pixel electrode 51 side.
- the display layer facing the TFT substrate 100 is the electrophoretic layer 160.
- the display layer is not limited to the electrophoretic layer 160.
- the display layer may be a liquid crystal layer. As a result, it is possible to provide a liquid crystal display device capable of improving display performance.
- an optical sheet (not shown) may be provided on the pixel electrode 51.
- an alignment film may be provided as an optical sheet between the pixel electrode 51 and the liquid crystal layer.
- the TFT substrate 100 can align the liquid crystal molecules contained in the liquid crystal layer in a certain direction.
- the first portion 21 a and the second portion 21 b constituting the semiconductor film 21 are L-shaped in plan view.
- the shape of the semiconductor film 21 is not limited to this.
- the gate line GCL is described to have one first gate sub line GCL-Nb and one second gate sub line GCL-Pb in each pixel PX.
- the configuration of the gate line GCL is not limited to this.
- FIG. 21 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the second embodiment.
- FIG. 22 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the second embodiment. In FIG. 22, the portion covered with the interlayer insulating film 23 is indicated by a broken line.
- FIG. 23 is a plan view showing a configuration example of one pixel of the TFT substrate according to the second embodiment. In FIG. 23, the portion covered by the pixel electrode 51 is indicated by a broken line. Further, in FIG. 23, in order to avoid complication of the drawing, the planarization film 33 (see FIG. 9), the interlayer insulating film 23 and the insulating film 13 (see FIG. 9) are not shown.
- FIG. 24 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the second embodiment.
- the TFT substrate 100F includes a gate line GCL, a signal line SGL intersecting with the gate line GCL in plan view, and a semiconductor film 21 connected to the signal line SGL.
- the gate line GCL has a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
- the first gate line GCL-N is connected to a first gate main line GCL-Na extending in the X direction and a first gate main line GCL-Na, and two first gate sub lines extending in the Y direction. It has lines GCL-Nb1 and GCL-Nb2.
- the first gate sub lines GCL-Nb1 and GCL-Nb2 protrude in the Y direction from the first gate main line GCL-Na.
- the first gate sub lines GCL-Nb1 and GCL-Nb2 are disposed one by one in one pixel PX, and are adjacent to each other in the X direction.
- the second gate line GCL-P is connected to a second gate main line GCL-Pa extending in the X direction and a second gate main line GCL-Pa, and two second gate sub lines extending in the Y direction. It has lines GCL-Pb1 and GCL-Pb2.
- the second gate sub lines GCL-Pb1 and GCL-Pb2 protrude in the Y direction from the second gate main line GCL-Pa.
- the second gate sub lines GCL-Pb1 and GCL-Pb2 are disposed one by one in one pixel PX, and are adjacent to each other in the X direction.
- the semiconductor film 21 has a first portion 21 a and a second portion 21 b.
- the first portion 21a is connected to the signal line SGL via the contact hole H21, and intersects with the first gate sub-line GCL-Nb1 and GCL-Nb2 in plan view.
- the second portion 21b is connected to the signal line SGL via the contact hole H22, and intersects with the second gate sub-line GCL-Pb1 and GCL-Pb2 in plan view.
- the shapes of the first portion 21a and the second portion 21b in plan view are respectively linear.
- the first portion 21a and the second portion 21b are extended in the X direction.
- an interlayer insulating film 23 is provided on the semiconductor film 21. Further, the signal line SGL and the drain 31 d are provided on the interlayer insulating film 23.
- the first portion 21a of the semiconductor film 21 is connected to the drain 31d via the contact hole H23.
- the contact hole H21 is provided at a position overlapping with one end of the first portion 21a in the X direction.
- the contact hole H23 is provided at a position overlapping the other end of the first portion 21a in the X direction.
- the second portion 21b of the semiconductor film 21 is connected to the drain 31d via the contact hole H24.
- the contact hole H22 is provided at a position overlapping with one end of the second portion 21b in the X direction.
- the contact hole H24 is provided at a position overlapping with the other end of the second portion 21b in the X direction.
- the pixel transistor TR is not formed in a region overlapping with the first gate main line GCL-Na in a plan view.
- the pixel transistor TR is formed in a region overlapping with the first gate sub line GCL-Nb in a plan view.
- the first NMOS transistor ntr1 is provided at a position where the first gate subline GCL-Nb1 and the first portion 21a of the semiconductor film 21 intersect.
- a second NMOS transistor ntr2 is provided at a position where the first gate subline GCL-Nb2 and the first portion 21a intersect.
- the line width of the first gate main line GCL-Na does not affect the gate length of the pixel transistor TR. Therefore, the TFT substrate 100F can make the line width of the first gate main line GCL-Na thinner than the line widths of the first gate sub-line GCL-Nb1 and GCL-Nb2.
- the line width of the first gate main line GCL-Na is W14, and the first gate sub-line GCL-Nb2 (or the line width of the first gate sub-line GCL-Nb1).
- W is W15
- W14 ⁇ W15 may be satisfied.
- the TFT substrate 100F can reduce the parasitic capacitance of the first gate line GCL-N, as compared with the case of W14 ⁇ W15.
- the first PMOS transistor ptr1 is provided at a position where the second gate subline GCL-Pb1 and the second portion 21b of the semiconductor film 21 intersect.
- a second NMOS transistor ntr2 is provided at a position where the first gate sub line GCL-Nb2 and the second portion 21b intersect.
- the line width of the second gate main line GCL-Pa does not affect the gate length of the pixel transistor TR. Therefore, the TFT substrate 100F can make the line width of the second gate main line GCL-Pa thinner than the line widths of the second gate sub-line GCL-Pb1 and GCL-Pb2. Thus, the TFT substrate 100F can reduce the parasitic capacitance of the second gate line GCL-P.
- the TFT substrate 100F can reduce the parasitic capacitance of the first gate line GCL-N, as compared to the case of W14 ⁇ W31.
- the line width of the second gate line GCL-P may be smaller than the line width of the signal line SGL.
- the TFT substrate 100F can reduce the parasitic capacitance of the second gate line GCL-P.
- the contact holes H21, H22, H23 and H24 are formed in the interlayer insulating film 23.
- the contact hole H25 shown in FIG. 23 is formed in the planarization film 33 (see FIG. 9).
- the drain 31d is connected to the pixel electrode 51 via the contact hole H25.
- the drain side of the gate of the first NMOS transistor ntr1 and the drain side of the gate of the first PMOS transistor ptr1 overlap with the drain 31d in a plan view. Further, the entire region of the gate of the second NMOS transistor ntr2 and the entire region of the gate of the second PMOS transistor ptr2 overlap the drain 31d in a plan view.
- the separation distance in the X direction between the first gate sub-line GCL-Nb1 and GCL-Nb2 in each pixel PX is the separation distance between the second gate sub-line GCL-Pb1 and GCL-Pb2. It has the same value.
- the separation distance between the first gate subline GCL-Nb1 and GCL-Nb2 in the X direction is D20N
- the separation distance between the second gate subline GCL-Pb1 and GCL-Pb2 is D20P.
- the first gate sub-line GCL-Nb1 and the second gate sub-line GCL-Pb1 are arranged mutually offset in the X direction, and the first gate sub-line GCL-Nb2 and the second gate The sublines GCL-Pb2 are also arranged at mutually offset positions in the X direction.
- the first gate sub line GCL-Nb1 and the second gate sub line GCL-Pb1 can be prevented from facing each other between the pixels PX adjacent in the Y direction. Further, the first gate sub-line GCL-Nb1 and the second gate sub-line GCL-Pb1 can be prevented from facing each other. Even if the TFT substrate 100F does not widen the space between the adjacent pixels PX in the Y direction, the first gate sub-line GCL-Nb1 of one pixel PX and the second gate sub-line GCL-Pb1 of the other pixel PX The separation distance D21 between them in the X direction can be increased.
- the TFT substrate 100F can prevent the gate lines GCL from affecting each other between the pixels PX adjacent in the Y direction.
- the TFT substrate 100F is a signal which is extended in the Y direction in a layer different from the gate line GCL extended in the X direction and the gate line GCL, and which intersects the gate line GCL.
- the line SGL, the gate line GCL, and the signal line SGL are provided in different layers, and the semiconductor film 21 crossing the gate line GCL, and the gate line GCL and the semiconductor film 21 are provided in different layers, and the gate line GCL and the semiconductor
- a drain 31d covering at least a part of a region where the film 21 intersects. According to this, a part of the drain 31 d can shield the gate of the pixel transistor TR located closer to the base 1 than the drain 31 d.
- the drain 31d is formed on the drain side of the gate of the first NMOS transistor ntr1, the drain side of the gate of the first PMOS transistor ptr1, the entire region of the gate of the second NMOS transistor ntr2, and the entire region of the gate of the second PMOS transistor ptr2. It is arranged at the overlapping position. According to this, at least a portion on the drain side of the gate of the pixel transistor TR is shielded from light, and photoelectric conversion is suppressed. Therefore, the TFT substrate 100F can reduce the possibility of the pixel transistor TR malfunctioning, and can improve the reliability.
- the gate line GCL includes the gate main line (for example, the first gate main line GCL-Na) extended in the X direction, and a plurality of gate sub lines protruding from the gate main line. And lines (for example, first gate sub-lines GCL-Nb1, GCL-Nb2).
- the semiconductor film 21 intersects with the gate main line and the plurality of gate sub lines at a position away from the signal line SGL in the X direction.
- the pixel transistor TR is not disposed at the position overlapping with the signal line SGL, the area of the region where the semiconductor film 21 and the signal line SGL overlap is minimized.
- the region where the semiconductor film 21 and the signal line SGL overlap can be made only around the contact hole H21 where the semiconductor film 21 and the signal line SGL are connected and around the contact hole H22.
- the TFT substrate 100F can reduce parasitic capacitance between the signal line SGL and the semiconductor film 21.
- the area of the region where the semiconductor film 21 and the signal line SGL overlap can be reduced as compared to the third embodiment described later, and parasitic capacitance between the signal line SGL and the semiconductor film 21 can be reduced. It can be reduced.
- the gate line GCL includes a first gate line GCL-N and a second gate line GCL-P adjacent to the first gate line GCL-N in the Y direction.
- the first gate line GCL-N includes a first gate main line GCL-Na extending in the X direction and two first gate sub-lines GCL-Nb1 and GCL-Nb2 protruding from the first gate main line GCL-Na.
- the second gate line GCL-P includes a second gate main line GCL-Pa extending in the X direction, and two second gate sub-lines GCL-Pb1 and GCL-Pb2 protruding from the second gate main line GCL-Pa.
- the semiconductor film 21 has a first portion 21a intersecting the two first gate sub-lines GCL-Nb1 and Nb2 at a position away from the signal line SGL in the X direction, and 2 at a position away from the signal line SGL in the X direction. And a second portion 21b intersecting the second gate sub-line GCL-Pb1 and GCL-Pb1.
- the TFT substrate 100F can make the pixel transistor TR a CMOS (complementary MOS) configuration.
- the TFT substrate 100F can reduce the voltage amplitude applied to each of the NMOS transistor NTR and the PMOS transistor PTR as compared with the case where the pixel transistor does not have a CMOS configuration, and the PMOS transistor PTR and the NMOS constituting the pixel transistor TR The breakdown voltage of transistor NTR can be reduced.
- TFT substrate 100F The aspect of the TFT substrate 100F according to the second embodiment can also be described as follows.
- the semiconductor film 21 extends parallel to the second gate line GCL-P, and includes a linear first portion 21a (an example of a first straight portion of the present disclosure) extending parallel to the first gate line GCL-N. And a linear second portion 21b (an example of a second linear portion of the present disclosure) to be provided.
- the first gate main line GCL-Na of the first gate line GCL-N and the second gate main line GCL-Pa of the second gate line GCL-P are between the first portion 21a and the second portion 21b. To position.
- the contact hole H25 (an example of the first contact hole of the present disclosure) of the planarization film 33 connecting the drain electrode 31d and the pixel electrode 51 is a first gate main line GCL-Na and a second gate main line GCL- Located between Pa.
- the interlayer insulating film 23 has a linear contact hole H23 (an example of a sixth contact hole of the present disclosure) connecting the linear first portion 21a (an example of the first linear portion of the present disclosure) and the drain electrode 31d. And a contact hole H24 (an example of a seventh contact hole of the present disclosure) that connects the second portion 21b (an example of a second straight portion of the present disclosure) and the drain electrode 31d.
- the interlayer insulating film 23 further includes a contact hole H21 (an example of an eighth contact hole according to the present disclosure) connecting the first portion 21a to the signal line SGL, and a contact hole H22 connecting the second portion 21b to the signal line SGL (this disclosure 9th contact hole).
- the first gate sub-line GCL-Nb1 and the second gate sub-line GCL-Pb1 are arranged offset in the X direction, and the first gate sub-line GCL-Nb2 and the second gate sub-line are arranged. It has been described that GCL-Pb2 is also disposed offset from one another in the X direction. However, in the present embodiment, the arrangement of the gate lines GCL is not limited to this.
- FIG. 25 is a plan view showing a configuration example of a TFT substrate according to a modification of the second embodiment.
- the first gate sub line GCL-Nb1 and the second gate sub line GCL-Pb1 are in the Y direction. Are facing each other.
- the first gate sub-line GCL-Nb and the second gate sub-line GCL-Pb face each other in the Y-direction even between the pixels PX adjacent in the Y-direction. Even with such a configuration, since the TFT substrate 100G includes the drain 31d having the light shielding function, the reliability can be improved.
- the pixel transistor TR is not disposed at a position overlapping the signal line SGL in a plan view. Therefore, the TFT substrate 100G can reduce parasitic capacitance between the signal line SGL and the semiconductor film 21.
- the gate line GCL has a gate main line extended in the X direction and a gate subline extended in the Y direction.
- the configuration of the gate line GCL is not limited to this.
- the gate line GCL may be configured of only the gate main line extended in the X direction.
- FIG. 26 is a plan view showing a configuration example of a gate line, a semiconductor film, and a signal line in one pixel of the TFT substrate according to the third embodiment.
- FIG. 27 is a plan view showing a configuration example of signal lines and drains in one pixel of the TFT substrate according to the third embodiment.
- the part covered with the interlayer insulating film 23 is indicated by a broken line.
- FIG. 28 is a plan view showing a configuration example of one pixel of the TFT substrate according to the third embodiment.
- the portion covered by the pixel electrode 51 is indicated by a broken line.
- the planarization film 33 in order to avoid complication of the drawing, the planarization film 33 (see FIG.
- FIG. 29 is a cross-sectional view of the plan view shown in FIG. 28 taken along the line XXIX-XXIX '.
- FIG. 30 is a plan view showing the relationship between a gate line and a semiconductor film between adjacent pixels in the TFT substrate according to the third embodiment.
- the TFT substrate 100H includes a gate line GCL, a signal line SGL intersecting with the gate line GCL in plan view, and a semiconductor film 21 connected to the signal line SGL.
- the gate line GCL has a first gate line GCL-N extended in the X direction and a second gate line GCL-P extended in the X direction.
- Each of the first gate line GCL-N and the second gate line GCL-P is constituted only by a main gate line extended in the X direction.
- the first gate line GCL-N and the second gate line GCL-P are adjacent to each other in the Y direction.
- the shape of the semiconductor film 21 in a plan view is, for example, a rectangular ring.
- the first gate line GCL-N intersects the annular semiconductor film 21 in plan view.
- the portion intersecting with the annular semiconductor film 21 in plan view is the gate of the NMOS transistor NTR.
- one of two portions overlapping with the annular semiconductor film 21 in plan view is the gate of the first NMOS transistor ntr1, and the other is the gate of the second NMOS transistor ntr2.
- the second gate line GCL-P also intersects the annular semiconductor film 21 in plan view.
- the portion intersecting the annular semiconductor film 21 is the gate of the PMOS transistor PTR.
- one of two parts overlapping with the annular semiconductor film 21 in plan view is the gate of the first PMOS transistor ptr1, and the other is the gate of the second PMOS transistor ptr2.
- a part of the semiconductor film 21 overlaps the signal line SGL in plan view.
- a first NMOS transistor ntr1 and a first PMOS transistor ptr1 are disposed in a region overlapping with the signal line SGL in plan view.
- a contact hole H31 connecting the semiconductor film 21 and the signal line SGL is disposed in a region overlapping the signal line SGL in plan view.
- the interlayer insulating film 23 is provided on the semiconductor film 21. Further, the signal line SGL and the drain 31 d are provided on the interlayer insulating film 23. The semiconductor film 21 is connected to the drain 31 d through the contact hole H32. The contact hole H32 is provided at a position facing the contact hole H1 in the X direction.
- the line width W21 of the portion intersecting the first gate line GCL-N or the second gate line GCL-P is the signal line SGL. Or less of the line width W31 (W21 ⁇ W31).
- the entire region of the gate of the first NMOS transistor ntr1 and the entire region of the gate of the first PMOS transistor ptr1 are covered with the signal line SGL.
- the drain side of the gate of the second NMOS transistor ntr2 and the drain side of the gate of the second PMOS transistor ptr2 are covered with the drain 31d.
- the contact holes H31 and H32 are formed in the interlayer insulating film 23.
- the contact hole H33 shown in FIG. 28 is formed in the planarization film 33 as shown in FIG.
- the drain 31 d is connected to the pixel electrode 51 via the contact hole H33.
- the TFT substrate 100H is a signal which is extended in the Y direction in a layer different from the gate line GCL extended in the X direction and the gate line GCL, and which intersects the gate line GCL.
- the line SGL, the gate line GCL, and the signal line SGL are provided in different layers, and the semiconductor film 21 crossing the gate line GCL, and the gate line GCL and the semiconductor film 21 are provided in different layers, and the gate line GCL and the semiconductor
- a drain 31d and a signal line SGL covering at least a part of a region where the film 21 intersects are provided. According to this, the drain 31 d and the signal line SGL can shield the gate of the pixel transistor TR located closer to the base 1 than these.
- the signal line SGL is disposed at a position overlapping the entire region of the gate of the first NMOS transistor ntr1 and the entire region of the gate of the first PMOS transistor ptr1.
- the drain 31 d is disposed at a position overlapping the drain side of the gate of the second NMOS transistor ntr2 and the drain side of the gate of the second PMOS transistor ptr2.
- one end 311A of the drain 31d in the Y direction is disposed at a position overlapping the drain side of the gate of the second NMOS transistor ntr2.
- the other end 311B of the drain 31d in the Y direction is disposed at a position overlapping the drain side of the gate of the second PMOS transistor ptr2. According to this, at least a portion on the drain side of the gate of the pixel transistor TR is shielded from light, and photoelectric conversion is suppressed. Therefore, the TFT substrate 100H can reduce the possibility of the pixel transistor TR malfunctioning, and can improve the reliability.
- the semiconductor film 21 includes a linear portion 211 extending in parallel to the first gate line GCL-N, a linear portion 212 extending in parallel to the second gate line GCL-P, and the signal line SGL to X
- a straight portion 213 intersects the gate line CGL at a position separated in the direction, and a straight portion 214 intersects the gate line CGL at a position overlapping the signal line SGL. According to this, the straight portion 213 does not overlap with the signal line SGL. Therefore, the TFT substrate 100H can reduce parasitic capacitance between the semiconductor film 21 and the signal line SGL as compared with the case where the linear portion 213 overlaps with the signal line SGL.
- the gate line CGL has a first gate line CGL-N extending in the X direction and a second gate line CGL-P adjacent to the first gate line CGL-N in the Y direction.
- the straight portion 213 intersects the first gate line CGL-N and the second gate line CGL-P at a position away from the signal line SGL in the X direction.
- the straight portion 214 intersects the first gate line CGL-N and the second gate line CGL-P at a position overlapping the signal line SGL.
- the TFT substrate 100H can make the pixel transistor TR a CMOS (complementary MOS) configuration.
- the TFT substrate 100H can reduce the voltage amplitude applied to each of the NMOS transistor NTR and the PMOS transistor PTR as compared with the case where the pixel transistor does not have a CMOS configuration, and the PMOS transistor PTR and the NMOS constituting the pixel transistor TR The breakdown voltage of transistor NTR can be reduced.
- the gate line CGL in the Y direction, is positioned closer to the center of the pixel PX than the outer edge of the semiconductor film 21. Therefore, as shown in FIG. 30, the semiconductor film is secured while securing a wide separation distance D23 between the first gate line CGL-N and the second gate line CGL-P between the pixels PX adjacent in the Y direction.
- the separation distance D31 between each other can be narrowed. As a result, the TFT substrate 100H can achieve higher definition.
- the aspect of the TFT substrate 100H according to the third embodiment can also be described as follows.
- the semiconductor film 21 includes a straight portion 211 (an example of a first straight portion according to the present disclosure) extending parallel to the first gate line GCL-N and a straight line extending parallel to the second gate line GCL-P. And part 212 (an example of a second straight part of the present disclosure).
- the first gate line GCL-N and the second gate line GCL-P are located between the linear portion 211 and the linear portion 212.
- the contact hole H33 (an example of the first contact hole of the present disclosure) of the planarization film 33 connecting the drain electrode 31d and the pixel electrode 51 is a first gate line GCL-N and a second gate line GCL-. Located between P
- the semiconductor film 21 further includes a linear portion 213 (an example of a third linear portion of the present disclosure) extending parallel to the signal line SGL.
- the straight portion 213 connects the straight portion 211 and the straight portion 212.
- a contact hole H32 (an example of a second contact hole of the present disclosure) connecting the straight portion 213 and the drain electrode 31d is between the first gate line GCL-N and the second gate line GCL-P in plan view. To position.
- the semiconductor film 21 further includes a linear portion 214 (an example of a fourth linear portion of the present disclosure) extending parallel to the signal line SGL.
- the straight portion 214 connects the straight portion 211 and the straight portion 212.
- the signal line SGL is connected to the linear portion 214 via a contact hole H31 (an example of a fifth contact hole of the present disclosure) formed in the interlayer insulating film 23.
- the contact hole H31 is located between the first gate line GCL-N and the second gate line GCL-P in plan view.
- the shape in plan view of the semiconductor film 21 having the straight portions 211, 212, 213, and 214 is annular.
- the linear portion 213 does not overlap the signal line SGL, and the linear portion 214 overlaps the signal line SGL.
- the straight portions 213 and 214 intersect the first gate line GCL-N and the second gate line GCL-P, respectively.
- the pixel transistor TR has a CMOS (complementary MOS) configuration and includes both the NMOS transistor NTR and the PMOS transistor PTR.
- the pixel transistor TR is not limited to the CMOS (complementary MOS) configuration.
- the pixel transistor TR may be configured to have only one of the NMOS transistor NTR and the PMOS transistor PTR.
- FIG. 31 is a plan view showing a configuration example of a TFT substrate according to a modification of the third embodiment.
- 32 is a cross-sectional view of the plan view shown in FIG. 31 taken along the line XXXII-XXXII '.
- the pixel transistor TR is an NMOS transistor or a PMOS transistor.
- one gate line GCL is connected to one pixel.
- the shape of the semiconductor film 21 in plan view is, for example, U-shaped. That is, the semiconductor film 21 has the linear portions 211, 212, and 213.
- the straight portion 212 is connected to one end of the straight portion 211, and the straight portion 213 is connected to the other end of the straight portion 211.
- the angle formed by the straight portion 211 and the straight portion 212 is about 90 °.
- the angle formed by the straight portion 211 and the straight portion 213 is also about 90 °.
- the pixel transistor TR includes a first MOS transistor tr1 and a second MOS transistor tr2.
- a portion intersecting the linear portion 213 of the semiconductor film 21 is the gate of the first MOS transistor tr1.
- a portion intersecting the straight portion 212 of the semiconductor film 21 is the gate of the second MOS transistor tr2.
- the first MOS transistor tr1 and the second MOS transistor tr2 are connected in series.
- the TFT substrate 100J according to the modification of the third embodiment can improve the reliability and achieve high definition.
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Abstract
信頼性を向上できるようにしたTFT基板を提供する。TFT基板は、第1方向に延設される第1ゲート線と第2ゲート線と、第1ゲート線及び第2ゲート線と平面視で交差する信号線と、信号線に接続する半導体膜と、半導体膜に接続するドレイン電極と、信号線とドレイン電極を覆う平坦化膜と、ドレイン電極に接続する画素電極と、を備える。半導体膜は、第1ゲート線に平行に延設される第1直線部と、第2ゲート線に平行に延設される第2直線部と、を有する。平面視において、第1ゲート線及び第2ゲート線は、第1直線部と第2直線部との間に位置する。平面視において、ドレイン電極と画素電極を接続する平坦化膜の第1コンタクトホールは、第1ゲート線と第2ゲート線の間に位置する。
Description
本発明は、TFT(Thin Film Transistor)基板に関する。
近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ(Electrophoretic Display:EPD)では、画像の書き換え時の電位を保持するメモリ性を有している。EPDは、フレーム毎に1回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持される。このため、EPDは、低消費電力駆動が可能である。例えば、EPDの画素トランジスタを、PチャネルトランジスタとNチャネルトランジスタとを組み合わせたCMOS(相補型MOS)構成とすることで、低消費電力化を図る技術が開示されている(例えば、特許文献1)。
屋外のような強い光が当たる環境下では、表示面に入射する光が画素トランジスタに届く可能性がある。画素トランジスタに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。
本発明は、上記に鑑みてなされたものであり、信頼性を向上できるようにしたTFT基板を提供することを目的とする。
一態様に係るTFT基板は、第1方向に延設される第1ゲート線と第2ゲート線と、前記第1ゲート線及び前記第2ゲート線と平面視で交差する信号線と、前記信号線に接続する半導体膜と、前記半導体膜に接続するドレイン電極と、前記信号線と前記ドレイン電極を覆う平坦化膜と、前記ドレイン電極に接続する画素電極と、を備え、前記半導体膜は、前記第1ゲート線に平行に延設される第1直線部と、前記第2ゲート線に平行に延設される第2直線部と、を有し、平面視において、前記第1ゲート線及び前記第2ゲート線は、前記第1直線部と前記第2直線部との間に位置し、平面視において、前記ドレイン電極と前記画素電極を接続する前記平坦化膜の第1コンタクトホールは、前記第1ゲート線と前記第2ゲート線の間に位置する。
別の態様に係るTFT基板は、第1ゲート線と、前記第1ゲート線に平行な第2ゲート線と、前記第1ゲート線及び前記第2ゲート線と平面視で交差する信号線と、前記第1ゲート線及び前記第2ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、前記半導体膜は、第1ゲート線に平行な第1直線部と、前記第2ゲート線に平行な第2直線部と、前記信号線に平行な第3直線部と、を有し、前記第3直線部は前記第1直線部と前記第2直線部とを接続する。
本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
また、本明細書では、図3における左右方向を第1方向であるX方向で示し、図3における上下方向を第2方向であるY方向で示す。X方向及びY方向は、基材1の一方の面1a(後述の図9参照)に平行である。平行については概ね平行に形成されるものであり、製造に伴う微妙なずれについては許容されるものとしている。
(実施形態1)
図1は、実施形態1に係る表示装置の構成例を示すブロック図である。図2は、実施形態1に係るTFT基板において、1画素の構成例を示す回路図である。実施形態1に係る表示装置200は、例えば、図示しない電子機器に搭載される。表示装置200は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置200は、例えば電気泳動層160(後述の図15参照)を有する電気泳動型ディスプレイ(EPD)である。図1に示すように、表示装置200は、TFT基板100と、TFT基板100に接続するゲート駆動部110と、TFT基板100に接続するソース駆動部120と、を備える。
図1は、実施形態1に係る表示装置の構成例を示すブロック図である。図2は、実施形態1に係るTFT基板において、1画素の構成例を示す回路図である。実施形態1に係る表示装置200は、例えば、図示しない電子機器に搭載される。表示装置200は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置200は、例えば電気泳動層160(後述の図15参照)を有する電気泳動型ディスプレイ(EPD)である。図1に示すように、表示装置200は、TFT基板100と、TFT基板100に接続するゲート駆動部110と、TFT基板100に接続するソース駆動部120と、を備える。
図1に示すように、TFT基板100は、複数の画素PXと、複数の第1ゲート線GCL-N(n)、GCL-N(n+1)、GCL-N(n+2)…と、複数の第2ゲート線GCL-P(n)、GCL-P(n+1)、GCL-P(n+2)…と、複数の信号線SGL(m)、SGL(m+1)、SGL(m+2)…と、を備える。n、mは、それぞれ1以上の整数である。以下の説明では、複数の第1ゲート線GCL-N(n)、GCL-N(n+1)、GCL-N(n+2)…を互いに区別して説明する必要がないときは、それぞれを第1ゲート線GCL-Nという。同様に、複数の第2ゲート線GCL-P(n)、GCL-P(n+1)、GCL-P(n+2)…を互いに区別して説明する必要がないときは、それぞれを第2ゲート線GCL-Pという。複数の信号線SGL(m)、SGL(m+1)、SGL(m+2)…を互いに区別して説明する必要がないときは、それぞれを信号線SGLという。
複数の画素PXは、X方向と、X方向と交差するY方向とにそれぞれ並んでおり、2次元のマトリクス状に配置されている。複数の第1ゲート線GCL-Nは、X方向に延設されており、Y方向に並んでいる。複数の第2ゲート線GCL-Pも、X方向に延設されており、Y方向に並んでいる。Y方向において、第1ゲート線GCL-Nと第2ゲート線GCL-Pは交互に並んでいる。例えば、Y方向において、第1ゲート線GCL-N及び第2ゲート線GCL-Pは、第1ゲート線GCL-N(n)、第2ゲート線GCL-P(n)、第1ゲート線GCL-N(n+1)、第2ゲート線GCL-P(n+1)…の順で並んでいる。複数の信号線SGLは、Y方向に延設されており、X方向に並んでいる。これにより、複数の信号線SGLは、第1ゲート線GCL-N及び第2ゲート線GCL-Pと、平面視でそれぞれ直交している。なお、平面視とは、TFT基板100の基材1の一方の面1a(後述の図9参照)の法線方向から見ることを意味する。
複数の第1ゲート線GCL-N及び複数の第2ゲート線GCL-Pは、ゲート駆動部110にそれぞれ接続している。複数の信号線SGLは、ソース駆動部120にそれぞれ接続している。
ゲート駆動部110は、上述の制御回路から出力される信号に基づいて、第1ゲート駆動信号と、第2ゲート駆動信号とを生成する。ゲート駆動部110は、第1ゲート駆動信号を第1ゲート線GCL-Nに供給し、第2ゲート駆動信号を第2ゲート線GCL-Pに供給する。ソース駆動部120は、上述の制御回路から出力される信号に基づいて、ソース駆動信号を生成する。ソース駆動部120は、ソース駆動信号を信号線SGLに供給する。
ゲート駆動部110及びソース駆動部120はTFT基板100に設けられていてもよいし、対向基板130(後述の図15参照)に設けられていてもよい。また、ゲート駆動部110及びソース駆動部120は、TFT基板100に接続する他の回路基板(例えば、フレキシブル基板)に実装されたIC(Integrated Circuit)に搭載されていてもよい。
図2に示すように、TFT基板100の各画素PXは、画素トランジスタTRを備える。例えば、画素トランジスタTRはCMOS(相補型MOS)構成であり、NMOSトランジスタNTRと、PMOSトランジスタPTRとを有する。例えば、NMOSトランジスタNTRと、PMOSトランジスタPTRは、それぞれボトムゲート型である。
NMOSトランジスタNTRと、PMOSトランジスタPTRは並列に接続されている。NMOSトランジスタNTRのソースとPMOSトランジスタPTRのソースとが、信号線SGLに接続されている。また、NMOSトランジスタNTRのドレインとPMOSトランジスタPTRのドレインとが接続されている。実施形態1では、NMOSトランジスタNTRのソース及びPMOSトランジスタPTRのソースは、共通のソース31s(後述の図9参照)で構成されている。NMOSトランジスタNTRのドレイン及びPMOSトランジスタPTRのドレインは、共通のドレイン31d(後述の図6参照)で構成されている。
NMOSトランジスタNTRは、第1NMOSトランジスタntr1と、第2NMOSトランジスタntr2と、を有する。第1NMOSトランジスタntr1と第2NMOSトランジスタntr2は直列に接続されている。また、PMOSトランジスタPTRは、第1PMOSトランジスタptr1と、第2PMOSトランジスタptr2と、を有する。第1PMOSトランジスタptr1と第2PMOSトランジスタptr2は直列に接続されている。
NMOSトランジスタNTRのゲートは、第1NMOSトランジスタntr1のゲートn1g(後述の図9参照)及び第2NMOSトランジスタntr2のゲートn2g(後述の図9参照)を有する。NMOSトランジスタNTRのゲートは、第1ゲート線GCL-Nに接続している。NMOSトランジスタNTRのソースは、信号線SGLに接続している。NMOSトランジスタNTRのドレインは、画素電極51(後述の図9参照)に接続している。NMOSトランジスタNTRのソースには、信号線SGLからソース駆動信号(映像信号)が供給される。NMOSトランジスタNTRのゲートには、第1ゲート線GCL-Nから第1ゲート駆動信号が供給される。NMOSトランジスタNTRに供給される第1ゲート駆動信号の電圧が所定の値以上になると、NMOSトランジスタNTRがオンする。これにより、信号線SGLからNMOSトランジスタNTRを介して、画素電極51にソース駆動信号(映像信号)が供給される。
PMOSトランジスタPTRのゲートは、第1PMOSトランジスタptr1のゲート及び第2PMOSトランジスタptr2のゲートを有する。PMOSトランジスタPTRのゲートは、第2ゲート線GCL-Pに接続している。PMOSトランジスタPTRのソースは、信号線SGLに接続している。PMOSトランジスタPTRのドレインは、画素電極51に接続している。PMOSトランジスタPTRのソースには、信号線SGLからソース駆動信号(映像信号)が供給される。PMOSトランジスタPTRのゲートには、第2ゲート線GCL-Pから第2ゲート駆動信号が供給される。PMOSトランジスタPTRに供給される第2ゲート駆動信号の電圧が所定の値以下になると、PMOSトランジスタPTRがオンする。これにより、信号線SGLからPMOSトランジスタPTRを介して、画素電極51にソース駆動信号(映像信号)が供給される。
また、TFT基板100の各画素PXは、第1保持容量C1と、第2保持容量C2とを有する。第1保持容量C1は、画素電極51と共通電極41(後述の図9参照)との間に形成される。第2保持容量C2は、対向基板130の対向電極133(後述の図15参照)と、画素電極51との間に形成される。画素電極51には、信号線SGLから画素トランジスタTRを介して、ソース駆動信号(映像信号)が供給される。また、共通電極41と対向電極133には、共通電位VCOMが供給される。画素電極51に供給されたソース駆動信号(映像信号)の電位は、第1保持容量C1と、第2保持容量C2とによって保持される。
次に、TFT基板の構造について説明する。図3は、実施形態1に係るTFT基板において、複数の画素の配置例を示す平面図である。図4は、実施形態1に係るTFT基板の1画素において、ゲート線の構成例を示す平面図である。図5は、実施形態1に係るTFT基板の1画素において、半導体膜の構成例を示す平面図である。図5では、絶縁膜13で覆われている部位を破線で示している。図6は、実施形態1に係るTFT基板の1画素において、信号線、ドレイン及び遮光膜の構成例を示す平面図である。図6では、層間絶縁膜23で覆われている部位を破線で示している。図7は、TFT基板の1画素において、共通電極の構成例を示す平面図である。図8は、実施形態1に係るTFT基板の1画素の構成例を示す平面図である。図8では、画素電極51で覆われている部位を破線で示している。また、図8では、図面の複雑化を回避するために、図9に示す平坦化膜33、層間絶縁膜23及び絶縁膜13の図示を省略している。図9は、図8に示す平面図をIX-IX’線で切断した断面図である。
図3、図4及び図9に示すように、TFT基板100は、基材1と、基材1の一方の面1a上に設けられたゲート線GCLと、基材1の一方の面1a上に設けられた絶縁膜13とを有する。ゲート線GCLは、第1ゲート線GCL-Nと、第1ゲート線GCL-NとY方向で隣り合う第2ゲート線GCL-Pと、を有する。絶縁膜13は、第1ゲート線GCL-N及び第2ゲート線GCL-Pを覆っている。なお、絶縁膜13において、第1ゲート線GCL-N又は第2ゲート線GCL-Pと、半導体膜21とで挟まれる部位が、ゲート絶縁膜となる。
図4に示すように、第1ゲート線GCL-Nは、第1ゲート主線GCL-Naと、第1ゲート主線GCL-Naに接続する第1ゲート副線GCL-Nbと、を有する。第1ゲート主線GCL-Naは、X方向に延設されている。第1ゲート主線GCL-Naは、複数の画素PX間で連続して設けられている。また、第1ゲート副線GCL-Nbは、第1ゲート主線GCL-NaからY方向に突き出ている。第1ゲート副線GCL-Nbの一端は第1ゲート主線GCL-Naに接続しているが、他端はどことも接続していない。第1ゲート副線GCL-Nbは、1つの画素PXに1つずつ設けられている。
図4に示すように、第2ゲート線GCL-Pは、第2ゲート主線GCL-Paと、第2ゲート主線GCL-Paに接続する第2ゲート副線GCL-Pbと、を有する。第2ゲート主線GCL-Paは、X方向に延設されている。第2ゲート主線GCL-Paは、複数の画素PX間で連続して設けられている。また、第2ゲート副線GCL-Pbは、第2ゲート主線GCL-PaからY方向に突き出ている。第2ゲート副線GCL-Pbの一端は第2ゲート主線GCL-Paに接続しているが、他端はどことも接続していない。第2ゲート副線GCL-Pbは、1つの画素PXに1つずつ設けられている。
また、図3、図5及び図9に示すように、TFT基板100は、絶縁膜13上に設けられた半導体膜21と、絶縁膜13上に設けられた層間絶縁膜23とを有する。層間絶縁膜23は、半導体膜21を覆っている。層間絶縁膜23には、コンタクトホールH1、H2、H3が設けられている。コンタクトホールH1、H2、H3は、半導体膜21を底面とする貫通穴である。
図5に示すように、半導体膜21は、第1部位21aと、第1部位21aに接続する第2部位21bとを有する。第1部位21aは、第1ゲート主線GCL-Na及び第1ゲート副線GCL-Nbとそれぞれ平面視で交差している。第2部位21bは、第2ゲート主線GCL-Pa及び第2ゲート副線GCL-Pbとそれぞれ平面視で交差している。
例えば、第1部位21aは、X方向に延設され、第1ゲート副線GCL-Nbと平面視で交差する直線部21a1と、Y方向に延設され、第1ゲート主線GCL-Naと平面視で交差する直線部21a2と、を有する。直線部21a1のX方向の端部と、直線部21a2のY方向の端部とが互いに接続している。直線部21a1と直線部21a2とが成す角度は約90°である。これにより、第1部位21aは、平面視でL字状となっている。
また、第2部位21bは、X方向に延設され、第2ゲート副線GCL-Pbと平面視で交差する直線部21b1と、Y方向に延設され、第2ゲート主線GCL-Paと平面視で交差する直線部21b2と、を有する。直線部21b1のX方向の端部と、直線部21b2のY方向の端部とが互いに接続している。直線部21b1と直線部21b2とが成す角度は約90°である。これにより、第2部位21bは、平面視でL字状となっている。
第1ゲート線GCL-Nにおいて、半導体膜21の第1部位21aと平面視で交差する部位が、NMOSトランジスタNTRのゲートである。例えば、第1ゲート副線GCL-Nbにおいて、第1部位21aの直線部21a1と平面視で交差する領域が、第1NMOSトランジスタntr1のゲートn1gである。また、第1ゲート主線GCL-Naにおいて、第1部位21aの直線部21a2と平面視で交差する領域が、第2NMOSトランジスタntr2のゲートn2gである。
同様に、第2ゲート線GCL-Pにおいて、半導体膜21の第2部位21bと平面視で交差する部位が、PMOSトランジスタPTRのゲートである。例えば、第2ゲート副線GCL-Pbにおいて、第2部位21bの直線部21b1と平面視で交差する領域が、第1PMOSトランジスタptr1のゲートである。また、第2ゲート主線GCL-Paにおいて、第2部位21bの直線部21b2と平面視で交差する領域が、第2PMOSトランジスタptr2のゲートである。
図6に示すように、半導体膜21の第1部位21aは、コンタクトホールH1を介して信号線SGLに接続している。半導体膜21の第2部位21bは、コンタクトホールH2を介して信号線SGLに接続している。
また、図6及び図9に示すように、TFT基板100は、信号線SGLと、画素トランジスタTR(図2参照)のソース31s及びドレイン31dと、遮光膜31r1、31r2と、を有する。信号線SGLと、ソース31s及びドレイン31dと、遮光膜31r1、31r2は、層間絶縁膜23上にそれぞれ設けられている。つまり、信号線SGLと、ソース31s及びドレイン31dと、遮光膜31r1、31r2は、同一の層に設けられている。
信号線SGLにおいて、コンタクトホールH1を埋め込んでいる部位とその周辺部、及び、コンタクトホールH2を埋め込んでいる部位とその周辺部が、画素トランジスタTRのソース31sである。また、ドレイン31dは、信号線SGLから離れた位置に配置されており、コンタクトホールH3を埋め込んでいる。信号線SGLと、ソース31s及びドレイン31dと、遮光膜31r1、31r2は、例えば、同一組成の導電膜で構成されている。ソース31sをソース電極、ドレイン31dをドレイン電極ということもできる。
図6に示すように、遮光膜31r1、31r2の平面視による形状は、例えば、互いに同一の形状で、同一の大きさである。遮光膜31r1、31r2の平面視による形状は、例えば、矩形である。遮光膜31r1は、X方向に延設されており、平面視で半導体膜21と重なっている。また、図6及び図9に示すように、遮光膜31r1は、平面視で、第1NMOSトランジスタntr1(図5参照)のゲートn1gのドレイン側と重なっている。遮光膜31r2は、X方向に延設されており、平面視で半導体膜21と重なっている。遮光膜31r2は、平面視で、第1PMOSトランジスタptr1(図5参照)のゲートの全領域と重なっている。
図6に示すように、ドレイン31dの平面視による形状は、例えばT字状である。ドレイン31dは、Y方向に延設された直線部311と、X方向に延設された直線部312とを有する。直線部311のX方向の中心部に、直線部312のY方向の一端が接続している。直線部311と直線部312とが成す角度は約90°である。直線部311は、平面視で、第2NMOSトランジスタntr2(図5参照)のゲートn2gのドレイン側と、第2PMOSトランジスタptr2(図5参照)のゲートのドレイン側と、それぞれ重なっている。
また、図9に示すように、TFT基板100は、層間絶縁膜23上に設けられた絶縁性の平坦化膜33を有する。平坦化膜33は、信号線SGLを覆っている。平坦化膜33の上面33aは平坦であり、基材1の一方の面1aに平行となっている。平坦化膜33には、コンタクトホールH4が設けられている。コンタクトホールH4は、画素トランジスタTR(図2参照)のドレイン31dを底面とする貫通穴である。
また、図9に示すように、TFT基板100は、平坦化膜33上に設けられた共通電極41と、共通電極41上に設けられた絶縁膜45と、を有する。図7に示すように、共通電極41には、1つの画素PXに1つの貫通穴41Hが設けられている。貫通穴41Hは、平面視で、平坦化膜33に設けられたコンタクトホールH4を囲んでいる。
絶縁膜45は、共通電極41を覆っている。絶縁膜45は、第1保持容量C1(図2参照)の誘電体である。絶縁膜45は、貫通穴41Hの各内側面を覆っている。また、絶縁膜45には、貫通穴45Hが設けられている。貫通穴45Hの底部にコンタクトホールH4が位置する。
また、図8及び図9に示すように、TFT基板100は、絶縁膜45上に設けられた画素電極51を有する。画素電極51は、絶縁膜45を介して共通電極41を覆っている。また、画素電極51は、貫通穴45HとコンタクトホールH4とを埋め込んでいる。これにより、画素電極51は、画素トランジスタTRのドレイン31dと接続している。
画素電極51の平面視による形状は、例えば矩形である。TFT基板100において、複数の画素電極51は、X方向と、X方向と交差するY方向とにそれぞれ並んでおり、2次元のマトリクス状に配置されている。
なお、本実施形態では、1つの画素電極51と平面視で重なる領域が、1つの画素PXとなっている。より詳細には、平面視で隣り合う画素電極51間にはスペースS(図8参照)がある。このスペースSを通り、且つ、隣り合う画素電極51から等距離にある中心線(図8では、1点鎖線で表記)が、各画素PXを画定している。この中心線は想像線であり、実際に目視される線ではない。
図10は、実施形態1に係るTFT基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。図4及び図10に示すように、実施形態1に係るTFT基板100では、第1ゲート副線GCL-Nbと第2ゲート副線GCL―PbはX方向に互いに位置をずらして配置されている。これによれば、図10に示すように、Y方向で隣り合う画素PX間において、第1ゲート副線GCL-Nb及び第2ゲート副線GCL-Pbは互いに対向しないようにすることができる。TFT基板100は、Y方向で隣り合う画素PX間のスペースを広げなくても、一方の画素PXの第1ゲート副線GCL-Nbと他方の画素PXの第2ゲート副線GCL-Pbとの間のX方向の離隔距離D11を大きく確保することができる。これにより、TFT基板100は、Y方向で隣り合う画素PX間において、ゲート線GCL同士が互いに影響を及ぼし合うことを防ぐことができる。
また、図10に示すように、TFT基板10は、X方向及びY方向に並ぶ複数の画素PXを備える。各画素PX内には、半導体膜21と、第1ゲート副線GCL-Nb及び第2ゲート副線GCL-Pbが配置されている。図5及び図10に示すように、半導体膜21は、平面視で画素PXの外側を向く凹部21REを有する。Y方向で隣り合う画素PX間において、一方の画素PXの凹部21REは、他方の画素PXの第1ゲート副線GCL-Nb又は第2ゲート副線GCL-Pbと向かい合っている。これによれば、図10に示すように、TFT基板100は、Y方向で隣り合う画素PX間において、画素PX間のスペースを広げなくても、半導体膜21と第1ゲート副線GCL-Nbとの間の距離D12や、半導体膜21と第2ゲート副線GCL-Pbとの間の距離D13を大きく確保することができる。これにより、TFT基板100は、Y方向で隣り合う画素PX間において、半導体膜21とゲート線GCLとが互いに影響を及ぼし合うことを防ぐことができる。
次に、TFT基板100の各部を構成する材料を例示する。基材1は、ガラスや可撓性の樹脂基板で構成されている。第1ゲート線GCL-N及び第2ゲート線GCL-Pは、モリブデンを含む材料で構成されている。絶縁膜13は、シリコン酸化膜及びシリコン窒化膜で構成されている無機絶縁膜である。例えば、絶縁膜13は、基材1側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。半導体膜21は、ポリシリコン膜で構成されている。また、半導体膜21はポリシリコン膜に限らずアモルファス膜や酸化物半導体膜で構成されるものであっても良い。層間絶縁膜23は、シリコン酸化膜及びシリコン窒化膜で構成されている無機絶縁膜である。例えば、層間絶縁膜23は、基材1側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。
信号線SGL(ソース31sを含む)と、ドレイン31dと、遮光膜31r1、31r2は、チタン及びアルミニウムとで構成されている。例えば、信号線SGLと、ドレイン31dと、遮光膜31r1、31r2は、基材1側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。平坦化膜33は、アクリル樹脂で構成されている有機絶縁膜である。共通電極41は、透光性の導電膜であるITO(Indium Tin Oxide)で構成されている。絶縁膜45は、シリコン窒化膜で構成されている無機絶縁膜である。画素電極51は、ITOで構成されている。
なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でTFT基板100の各部が構成されていてもよい。例えば、第1ゲート線GCL-N及び第2ゲート線GCL-Pは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていてもよい。信号線SGLと、ドレイン31dと、遮光膜31r1、31r2は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていてもよい。
次に、実施形態1に係るTFT基板100の製造方法を、断面図及び平面図を参照しながら説明する。図11から図14は、TFT基板の製造方法を説明するための断面図である。図11から図14は、図9に示した断面図に対応しており、この断面図における製造過程を順に示している。
図11に示すように、まず、製造装置(図示せず)は、基材1上にモリブデン等の導電膜(図示せず)を形成する。導電膜の形成は、スパッタ法等により行われる。次に、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により導電膜をパターニングして、第1ゲート線GCL-N及び第2ゲート線GCL-Pを形成する。例えば、製造装置は、導電膜の上にレジスト(図示せず)を形成する。レジストは、フォトリソグラフィによりパターニングされ、第1ゲート線GCL-N及び第2ゲート線GCL-Pが形成される領域を覆い、それ以外の領域を露出する形状に形成される。次に、製造装置は、レジストから露出する領域の導電膜を、ドライエッチング技術により除去する。これにより、導電膜から第1ゲート線GCL-N及び第2ゲート線GCL-Pが形成される。第1ゲート線GCL-N及び第2ゲート線GCL-Pの形成後、製造装置は、レジストを除去する。
次に、製造装置は、基材1上に絶縁膜13を形成する。絶縁膜13の形成は、CVD(Chemical Vapor Deposition)法等により行われる。これにより、第1ゲート線GCL-N及び第2ゲート線GCL-Pは絶縁膜13で覆われる。次に、製造装置は、絶縁膜13上に半導体膜をする。半導体膜の形成は、CVD法等により行われる。次に、製造装置は、半導体膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、図5に示した形状の半導体膜21を形成する。半導体膜21の形成後、製造装置は、レジストを除去する。
TFT基板100では、第1ゲート線GCL-Nにおいて、半導体膜21と平面視で重なる2つの部位のうち、一方が第1NMOSトランジスタntr1のゲートn1gとなり、他方が第2NMOSトランジスタntr2のゲートn2gとなる。また、第2ゲート線GCL-Pにおいて、半導体膜21と平面視で重なる2つの部位のうち、一方が第1PMOSトランジスタptr1のゲートとなり、他方が第2PMOSトランジスタptr2のゲートとなる。
次に、図12に示すように、製造装置は、絶縁膜13上に層間絶縁膜23を形成する。層間絶縁膜23の形成は、CVD法等により行われる。これにより、半導体膜21は層間絶縁膜23で覆われる。
次に、製造装置は、層間絶縁膜23にコンタクトホールH1、H2、H3を形成する。例えば、製造装置は、層間絶縁膜23の上にレジスト(図示せず)を形成する。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールH1、H2、H3が形成される領域を露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の層間絶縁膜23をドライエッチング技術により除去する。これにより、層間絶縁膜23にコンタクトホールH1、H2、H3が形成される。コンタクトホールH1、H2、H3の形成後、製造装置は、レジストを除去する。
次に、製造装置は、層間絶縁膜23上に信号線SGL(図9に示したソース31sを含む)と、ドレイン31dと、遮光膜31r1、31r2(図6参照)とを形成する。例えば、製造装置は、層間絶縁膜23上に金属膜として、チタンを形成し、次にアルミニウムを形成し、次にチタンを形成する。金属膜の形成は、スパッタ法等により行われる。次に、製造装置は、金属膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、コンタクトホールH1とコンタクトホールH2とを通して半導体膜21に接続する信号線SGLと、コンタクトホールH3を通して半導体膜21に接続するドレイン31dと、遮光膜31r1、31r2とを形成する。その後、製造装置は、レジストを除去する。
次に、図13に示すように、製造装置は、層間絶縁膜23上に平坦化膜33を形成する。平坦化膜33は絶縁性であり、例えばアクリル樹脂などの有機材料である。平坦化膜33の形成は、スリットコート法もしくはスピンコート法等により行われる。これにより、信号線SGLと、ドレイン31dと、遮光膜31r1、31r2は、平坦化膜33で覆われる。平坦化膜33にアクリル樹脂などの有機材料を用いると、平坦化膜33の膜厚を厚くすることが可能となる。このため、共通電極41と信号線SGLとの間の寄生容量や、共通電極41とドレイン31dとの間の寄生容量を低減することが可能となる。
次に、図14に示すように、製造装置は、平坦化膜33上に共通電極41を形成する。例えば、製造装置は、平坦化膜33上にITO等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、貫通穴41Hを有する共通電極41を形成する。共通電極41の形成後、製造装置は、レジストを除去する。
次に、製造装置は、平坦化膜33にコンタクトホールH4を形成する。例えば、製造装置は、平坦化膜33上にレジスト(図示せず)を形成する。レジストによって、共通電極41は覆われる。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールH4が形成される領域を露出し、それ以外の領域を覆う形状に形成される。コンタクトホールH4が形成される領域は、平面視で、貫通穴41Hの内側である。次に、製造装置は、レジストから露出する領域の平坦化膜33をドライエッチング技術により除去する。これにより、平坦化膜33にコンタクトホールH4が形成される。コンタクトホールH4の形成後、製造装置は、レジストを除去する。
次に、製造装置は、基材1の上方に絶縁膜45(図9参照)を形成する。絶縁膜45の形成は、CVD法等により行われる。これにより、共通電極41は絶縁膜45で覆われる。また、コンタクトホールH4の内側面及び底部も絶縁膜45で覆われる。次に、製造装置は、絶縁膜45のうち、コンタクトホールH4の底部を覆っている部位を除去する。例えば、製造装置は、絶縁膜45上にレジスト(図示せず)を形成する。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールH4の底部と平面視で重なる領域を露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の絶縁膜45をドライエッチング技術により除去する。これにより、コンタクトホールH4の底部が絶縁膜45から露出する。その後、製造装置は、レジストを除去する。
次に、製造装置は、絶縁膜45上に画素電極51(図9参照)を形成する。例えば、製造装置は、絶縁膜45上にITO等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、コンタクトホールH4を通してドレイン31dに接続する画素電極51を形成する。画素電極51の形成後、製造装置は、レジストを除去する。以上の工程を経て、実施形態1に係るTFT基板100が完成する。
次に、実施形態1に係る表示装置200の構造について説明する。図15は、実施形態1に係る表示装置200の構成例を示す断面図である。図15に示すように、実施形態1に係る表示装置200は、上述のTFT基板100と、TFT基板100と対向して配置された対向基板130と、TFT基板100と対向基板130との間に配置された電気泳動層160と、シール部152と、を備える。
対向基板130は、基材131と、対向電極133とを有する。基材131は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極133は、基材131において、TFT基板100と対向する面側に設けられている。対向電極133は、透光性の導電膜であるITOで構成されている。対向電極133と画素電極51は、電気泳動層160を挟んで対向している。
シール部152は、TFT基板100と対向基板130との間に設けられている。TFT基板100、対向基板130及びシール部152により囲まれた内部の空間に電気泳動層160が封止されている。シール部152には接続部材153が設けられている。対向電極133は、接続部材153を介して、TFT基板100の共通電極41と接続される。これにより、対向電極133に共通電位VCOMが供給される。
電気泳動層160は、複数のマイクロカプセル163を含む。マイクロカプセル163の内部には、複数の黒色微粒子161と、複数の白色微粒子162と、分散液165とが封入されている。複数の黒色微粒子161及び複数の白色微粒子162は、分散液165に分散されている。分散液165は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子161は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子162は、電気泳動粒子であり、例えば正に帯電した酸化チタン(TiO2)が用いられる。
画素電極51と対向電極133との間に電界が形成されることにより、黒色微粒子161と白色微粒子162との分散状態が変化する。黒色微粒子161と白色微粒子162の分散状態に応じて、電気泳動層160を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極133に共通電位VCOM(例えば、0V)が供給され、画素電極51に負の電位が供給されると、負に帯電している黒色微粒子161は対向基板130側に移動し、正に帯電している白色微粒子162はTFT基板100側に移動する。これにより、対向基板130側からTFT基板100を見ると、画素電極51と平面視で重なる領域(画素)は、黒表示となる。
以上説明したように、実施形態1に係るTFT基板100は、X方向に延設されるゲート線GCLと、ゲート線GCLとは異なる層でY方向に延設され、ゲート線GCLと交差する信号線SGLと、ゲート線GCL及び信号線SGLとは異なる層に設けられ、ゲート線GCLと交差する半導体膜21と、ゲート線GCL及び半導体膜21とは異なる層に設けられ、ゲート線GCLと半導体膜21とが交差する領域の少なくとも一部を覆う遮光膜31r1、31r2及びドレイン31dと、を備える。これによれば、遮光膜31r1、31r2と、遮光膜31r1、31r2と同一組成の導電膜で構成されているドレイン31dは、これらよりも基材1側に位置する画素トランジスタTRのゲートを遮光することができる。
例えば、遮光膜31r1は、第1NMOSトランジスタntr1のゲートのドレイン側と重なる位置に配置されている。遮光膜31r2は、第1PMOSトランジスタptr1のゲートのドレイン側と重なる位置に配置されている。ドレイン31dは、第2NMOSトランジスタntr2のゲートのドレイン側と、第2PMOSトランジスタptr2のゲートのドレイン側とに重なる位置に配置されている。これにより、画素トランジスタTRのゲートのドレイン側は遮光されている。
屋外のような強い光が当たる環境下では、EPDの表示面に入射する光が電気泳動層を透過して、画素トランジスタに届く可能性がある。画素トランジスタのゲートに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。これにより、EPDの信頼性が低下する可能性がある。
しかしながら、実施形態1に係るTFT基板100では、画素トランジスタTRのゲートのドレイン側が遮光されるため、画素トランジスタTRにおいて光伝導効果による光リーク電流の発生(以下、光電変換)が抑制される。このため、TFT基板100は、画素トランジスタTRが誤作動する可能性を低減することができる。これにより、本実施形態は、信頼性を向上できるようにしたTFT基板100を提供することができる。
また、実施形態1に係るTFT基板100によれば、ゲート線GCLは、X方向に延設されるゲート主線(例えば、第1ゲート主線GCL-Na)と、ゲート主線から突き出たゲート副線(例えば、第1ゲート副線GCL-Nb)と、を有する。半導体膜21は、信号線SGLからX方向に離れた位置でゲート主線及びゲート副線と交差する。
これによれば、画素トランジスタTRは、信号線SGLと重なる位置には配置されないため、半導体膜21と信号線SGLとが重なる領域の面積は最小限に抑えられる。例えば、TFT基板100は、半導体膜21と信号線SGLとが重なる領域を、半導体膜21と信号線SGLとが接続されるコンタクトホールH1の周辺と、コンタクトホールH2の周辺のみとすることができる。これにより、TFT基板100は、信号線SGLと半導体膜21との間の寄生容量を低減することができる。例えば、TFT基板100は、後述の実施形態3と比べて、半導体膜21と信号線SGLとが重なる領域の面積を小さくすることができ、信号線SGLと半導体膜21との間の寄生容量を低減することができる。
また、ゲート線GCLは、第1ゲート線GCL-Nと、第1ゲート線GCL-NとY方向で隣り合う第2ゲート線GCL-Pと、を有する。第1ゲート線GCL-Nは、X方向に延設される第1ゲート主線GCL-Naと、第1ゲート主線GCL-Naから突き出た第1ゲート副線GCL-Nbと、を有する。第2ゲート線GCL-Pは、X方向に延設される第2ゲート主線GCL-Paと、第2ゲート主線GCL-Paから突き出た第2ゲート副線GCL-Pbと、を有する。半導体膜21は、信号線SGLからX方向に離れた位置で第1ゲート主線GCL-Na及び第1ゲート副線GCL-Nbと交差する第1部位21aと、信号線SGLからX方向に離れた位置で第2ゲート主線GCL-Pa及び第2ゲート副線GCL-Pbと交差する第2部位21bと、を有する。
これによれば、TFT基板100は、画素トランジスタTRをCMOS(相補型MOS)構成とすることができる。TFT基板100は、画素トランジスタがCMOS構成ではない場合と比べて、NMOSトランジスタNTRとPMOSトランジスタPTRのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタTRを構成するPMOSトランジスタPTR及びNMOSトランジスタNTRの耐圧を小さくすることができる。
実施形態1に係るTFT基板100の態様は、以下のように説明することもできる。
半導体膜21は、第1ゲート線GCL-Nに平行に延設される直線部21a1(本開示の第1直線部の一例)と、第2ゲート線GCL-Pに平行に延設される直線部21b1(本開示の第2直線部の一例)と、を有する。平面視において、第1ゲート線GCL-N及び第2ゲート線GCL-Pは、直線部21a1と、直線部21b1との間に位置する。平面視において、ドレイン電極31dと画素電極51とを接続する平坦化膜33のコンタクトホールH4(本開示の第1コンタクトホールの一例)は、第1ゲート線GCL-Nと第2ゲート線GCL-Pの間に位置する。
また、半導体膜21は信号線SGLに平行に延設される直線部21a2、21b2(本開示の第3直線部の一例)を更に有する。直線部21a2は直線部21a1に接続し、直線部21b2は直線部21b1に接続する。
また、直線部21a2、21b2とドレイン電極31dとを接続するコンタクトホールH3(本開示の第2コンタクトホールの一例)は、平面視において第1ゲート線GCL-Nと第2ゲート線GCL-Pの間に位置する。
また、層間絶縁膜23はさらに直線部21a1と信号線SGLを接続するコンタクトホールH1(本開示の第3コンタクトホールの一例)と、直線部21b1と信号線SGLを接続するコンタクトホールH2(本開示の第4コンタクトホールの一例)を備える。
また、直線部21a2は第1ゲート線GCL-Nと交差する。直線部21b2は、第2ゲート線GCL-Pと交差する。直線部21a2、21b2は、信号線SGLに重畳しない。
TFT基板100は、絶縁性の基材1と、基材1の一方の面1a側に設けられる画素電極51と、基材1と画素電極51との間に設けられる画素トランジスタTTと、をさらに備える。画素トランジスタTRは、NMOSトランジスタNTRと、NMOSトランジスタNTRに並列に接続するPMOSトランジスタPTRと、を有する。NMOSトランジスタNTRのゲートは第1ゲート線GCL-Nに接続し、NMOSトランジスタNTRのソースは信号線SGLに接続し、NMOSトランジスタNTRのドレインは画素電極51に接続する。PMOSトランジスタのゲートは第2ゲート線GCL-Pに接続し、PMOSトランジスタのソースは信号線SGLに接続し、PMOSトランジスタのドレインは画素電極51に接続している。
実施形態1に係る表示装置200は、上述のTFT基板100と、TFT基板100と対向して配置される表示層と、を備える。表示層は、例えば電気泳動層160である。これにより、本実施形態は、表示装置200として、表示性能を向上できるようにした電気泳動装置を提供することができる。
(変形例)
上記の実施形態1では、第1ゲート副線GCL-Nbと第2ゲート副線GCL―Pbは、X方向に互いに位置をずらして配置されていることを説明した。これにより、Y方向で隣り合う画素PX間において、第1ゲート副線GCL-Nbと第2ゲート副線GCL-Pbは互いに対向しないようにすることができることを説明した。しかしながら、本実施形態において、ゲート線GCLの配置はこれに限定されない。
上記の実施形態1では、第1ゲート副線GCL-Nbと第2ゲート副線GCL―Pbは、X方向に互いに位置をずらして配置されていることを説明した。これにより、Y方向で隣り合う画素PX間において、第1ゲート副線GCL-Nbと第2ゲート副線GCL-Pbは互いに対向しないようにすることができることを説明した。しかしながら、本実施形態において、ゲート線GCLの配置はこれに限定されない。
図16は、実施形態1の変形例1に係るTFT基板の構成例を示す平面図である。図16に示すように、実施形態1の変形例1に係るTFT基板100Aでは、1つの画素PX内で、第1ゲート副線GCL-Nbと第2ゲート副線GCL―Pbは、Y方向で対向している。また、Y方向で隣り合う画素PX間でも、第1ゲート副線GCL-Nbと第2ゲート副線GCL―Pbは、Y方向で対向している。また、図16に示すように、半導体膜21に凹部21RE(図5参照)はなくてもよい。
このような構成であっても、TFT基板100Aは、遮光膜31r1、31r2と、遮光機能を備えたドレイン31dとを備えるため、信頼性を向上させることができる。また、TFT基板100Aにおいても、画素トランジスタTRは、信号線SGLと平面視で重なる位置には配置されない。このため、TFT基板100Aは、信号線SGLと半導体膜21との間の寄生容量を低減することができる。
また、上記の実施形態1では、ゲート線CGLにおいて、信号線SGLと平面視で交差する領域の線幅は、他の領域の線幅よりも細くてもよい。図17は、実施形態1の変形例2に係るTFT基板の構成例を示す平面図である。図17に示すように、実施形態1の変形例2に係るTFT基板100Bでは、第1ゲート主線GCL-Naにおいて、信号線SGLと平面視で交差する領域(以下、交差領域)COR1の線幅をW11とし、半導体膜21との交差領域の線幅(つまり、第2NMOSトランジスタntr2のゲート長)をW12としたとき、W11はW12よりも細い(W11<W12)。また、第1ゲート副線GCL-Nbにおいて、半導体膜21との交差領域の線幅(つまり、第1NMOSトランジスタntr1のゲート長)をW13としたとき、W11はW13よりも細い(W11<W13)。これにより、TFT基板100Bは、W11≧W12の場合や、W11≧W13の場合と比べて、第1ゲート線GCL-Nの寄生容量を低減することができる。
同様に、TFT基板100Bでは、第2ゲート主線GCL-Paにおいて、信号線SGLとの交差領域COR2の線幅をW11’とし、半導体膜21との交差領域の線幅(つまり、第2PMOSトランジスタptr2のゲート長)をW12’としたとき、W11’はW12’よりも細い(W11’<W12’)。また、第2ゲート副線GCL-Pbにおいて、半導体膜21との交差領域の線幅(つまり、第1PMOSトランジスタptr1のゲート長)をW13’としたとき、W11’はW13’よりも細い(W11’<W13’)。これにより、TFT基板100Bは、W11’≧W12’の場合や、W11’≧W13’の場合と比べて、第2ゲート線GCL-Pの寄生容量を低減することができる。
また、上記の実施形態1では、信号線SGLを半導体膜21の線幅よりも細くしてもよい。図18は、実施形態1の変形例3に係るTFT基板の構成例を示す平面図である。図18に示すように、実施形態1の変形例3に係るTFT基板100Cでは、半導体膜21において、第1ゲート主線GCL-Na又は第2ゲート主線GCL-Paと交差する部位の線幅をW21とし、信号線SGLの線幅をW31としたとき、W31はW21よりも細い(W21>W31)。また、半導体膜21において、第1ゲート副線GCL-Nbと交差する部位の線幅をW22としたとき、W31はW22よりも細い(W22>W31)。また、半導体膜21において、第2ゲート副線GCL-Pbと交差する部位の線幅をW23としたとき、W31はW23よりも細い(W23>W31)。これにより、TFT基板100Cは、W22≦W31の場合や、W23≦W31の場合と比べて、信号線SGLの寄生容量を低減することができる。
また、本実施形態では、平坦化膜33と画素電極51との間に、反射膜が設けられていてもよい。図19は、実施形態1の変形例4に係るTFT基板の構成例を示す断面図である。図19に示すように、実施形態1の変形例4に係るTFT基板100Dでは、共通電極41上に反射膜43が設けられている。反射膜43は、モリブデン及びアルミニウムで構成されている。例えば、反射膜43は、基材1側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。また、反射膜43はより反射性を高めるためAg(銀)を用いたものであっても良い。反射膜43は、絶縁膜45で覆われている。これによれば、反射膜43は、対向基板130(図15参照)と電気泳動層160(図15参照)とを透過して画素電極51側から入射する入射光を、画素電極51側に反射することができる。また、反射膜43は共通電極41の下に設けられ、共通電極41と平坦化膜33に挟持される構造であっても良い。これにより、TFT基板100Dは、表示の明るさを高めることができる。
また、上述の実施形態1では、画素トランジスタTRが有するNMOSトランジスタNTR及びPMOSトランジスタPTRがそれぞれボトムゲート型であることを説明した。しかしながら、本実施形態において、NMOSトランジスタNTR及びPMOSトランジスタPTRは、ボトムゲート型に限定されない。本実施形態において、NMOSトランジスタNTR及びPMOSトランジスタPTRは、トップゲート型でもよい。
図20は、実施形態1の変形例5に係るTFT基板を示す断面図である。図20は、実施形態1の変形例5に係るTFT基板100Eを、IX-IX’線(図8参照)と同じ位置で切断した断面を示している。TFT基板100Eでは、NMOSトランジスタNTR及びPMOSトランジスタPTRが、それぞれトップゲート型となっている。例えば、図20に示すように、TFT基板100Eでは、基材1の一方の面1a上に半導体膜21が設けられている。また、基材1の一方の面1a上に絶縁膜13が設けられている。絶縁膜13は、半導体膜21を覆っている。また、絶縁膜13上に第1ゲート線GCL-N及び第2ゲート線GCL-Pが設けられている。絶縁膜13において、第1ゲート線GCL-N又は第2ゲート線GCL-Pと、半導体膜21とで挟まれる部位が、ゲート絶縁膜となる。このような構成であっても、上述の実施形態1と同様の効果を奏する。
また、実施形態1では、画素電極51及び共通電極41が透光性の導電膜で構成されることを説明した。しかしながら、本実施形態では、画素電極51及び共通電極41のうち、少なくとも一方が透光性の導電膜ではなく、アルミニウムや銀等の金属で構成されていてもよい。例えば、画素電極51が金属で構成される場合は、画素電極51が入射光を反射することができる。共通電極41が金属で構成される場合は、共通電極41が入射光を画素電極51側に反射することができる。
また、実施形態1では、TFT基板100と対向する表示層が電気泳動層160であることを説明した。しかしながら、本実施形態において、表示層は電気泳動層160に限定されるものではない。例えば、表示層は液晶層でもよい。これにより、表示性能を向上できるようにした液晶表示装置を提供することができる。
本実施形態では、画素電極51上に光学シート(図示せず)が設けられていてもよい。例えば、表示層が液晶層の場合、画素電極51と液晶層との間に、光学シートとして配向膜が設けられていてもよい。これにより、TFT基板100は、液晶層に含まれる液晶分子を一定方向に配列させることができる。
(実施形態2)
上記の実施形態1では、半導体膜21を構成する第1部位21a及び第2部位21bが、平面視でL字状であることを説明した。しかしながら、本実施形態において、半導体膜21の形状はこれに限定されない。また、上記の実施形態1では、ゲート線GCLは、各画素PXにおいて、1本の第1ゲート副線GCL-Nbと、1本の第2ゲート副線GCL-Pbとを有することを説明した。しかしながら、本実施形態において、ゲート線GCLの構成はこれに限定されない。
上記の実施形態1では、半導体膜21を構成する第1部位21a及び第2部位21bが、平面視でL字状であることを説明した。しかしながら、本実施形態において、半導体膜21の形状はこれに限定されない。また、上記の実施形態1では、ゲート線GCLは、各画素PXにおいて、1本の第1ゲート副線GCL-Nbと、1本の第2ゲート副線GCL-Pbとを有することを説明した。しかしながら、本実施形態において、ゲート線GCLの構成はこれに限定されない。
図21は、実施形態2に係るTFT基板の1画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。図22は、実施形態2に係るTFT基板の1画素において、信号線及びドレインの構成例を示す平面図である。図22では、層間絶縁膜23で覆われている部位を破線で示している。図23は、実施形態2に係るTFT基板の1画素の構成例を示す平面図である。図23では、画素電極51で覆われている部位を破線で示している。また、図23では、図面の複雑化を回避するために、平坦化膜33(図9参照)、層間絶縁膜23及び絶縁膜13(図9参照)の図示を省略している。図24は、実施形態2に係るTFT基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。
図21に示すように、実施形態2に係るTFT基板100Fは、ゲート線GCLと、ゲート線GCLと平面視で交差する信号線SGLと、信号線SGLに接続する半導体膜21と、を備える。ゲート線GCLは、第1ゲート線GCL-Nと、第1ゲート線GCL-NとY方向で隣り合う第2ゲート線GCL-Pと、を有する。
第1ゲート線GCL-Nは、X方向に延設される第1ゲート主線GCL-Naと、第1ゲート主線GCL-Naに接続し、Y方向に延設される2本の第1ゲート副線GCL-Nb1、GCL-Nb2と、を有する。第1ゲート副線GCL-Nb1、GCL-Nb2は、第1ゲート主線GCL-NaからY方向に突き出ている。第1ゲート副線GCL-Nb1、GCL-Nb2は、1つの画素PXに1本ずつ配置されており、X方向で互いに隣り合っている。
第2ゲート線GCL-Pは、X方向に延設される第2ゲート主線GCL-Paと、第2ゲート主線GCL-Paに接続し、Y方向に延設される2本の第2ゲート副線GCL-Pb1、GCL-Pb2と、を有する。第2ゲート副線GCL-Pb1、GCL-Pb2は、第2ゲート主線GCL-PaからY方向に突き出ている。第2ゲート副線GCL-Pb1、GCL-Pb2は、1つの画素PXに1本ずつ配置されており、X方向で互いに隣り合っている。
半導体膜21は、第1部位21aと、第2部位21bとを有する。第1部位21aは、信号線SGLとコンタクトホールH21を介して接続し、第1ゲート副線GCL-Nb1、GCL-Nb2とそれぞれ平面視で交差する。第2部位21bは、信号線SGLとコンタクトホールH22を介して接続し、第2ゲート副線GCL-Pb1、GCL-Pb2とそれぞれ平面視で交差する。第1部位21a及び第2部位21bの平面視による形状は、それぞれ直線状である。第1部位21a及び第2部位21bは、X方向に延設されている。
図22に示すように、半導体膜21上に層間絶縁膜23が設けられている。また、層間絶縁膜23上に信号線SGLとドレイン31dとが設けられている。半導体膜21の第1部位21aは、コンタクトホールH23を介してドレイン31dに接続している。コンタクトホールH21は、第1部位21aのX方向の一端部と重なる位置に設けられている。コンタクトホールH23は、第1部位21aのX方向の他端部と重なる位置に設けられている。また、半導体膜21の第2部位21bは、コンタクトホールH24を介してドレイン31dに接続している。コンタクトホールH22は、第2部位21bのX方向の一端部と重なる位置に設けられている。コンタクトホールH24は、第2部位21bのX方向の他端部と重なる位置に設けられている。
また、図21に示すように、実施形態2に係るTFT基板100Fでは、第1ゲート主線GCL-Naと平面視で重なる領域に画素トランジスタTRは形成されない。TFT基板100Fでは、第1ゲート副線GCL-Nbと平面視で重なる領域に画素トランジスタTRが形成される。例えば、第1ゲート副線GCL-Nb1と半導体膜21の第1部位21aとが交差する位置に、第1NMOSトランジスタntr1が設けられている。また、第1ゲート副線GCL-Nb2と第1部位21aとが交差する位置に、第2NMOSトランジスタntr2が設けられている。第1ゲート主線GCL-Naの線幅は、画素トランジスタTRのゲート長に影響しない。このため、TFT基板100Fは、第1ゲート主線GCL-Naの線幅を、第1ゲート副線GCL-Nb1、GCL-Nb2の各線幅よりも細くすることができる。
例えば、図22に示すように、TFT基板100Fにおいて、第1ゲート主線GCL-Naの線幅をW14とし、第1ゲート副線GCL-Nb2(または、第1ゲート副線GCL-Nb1の線幅)をW15としたとき、W14<W15であってもよい。これにより、TFT基板100Fは、W14≧W15の場合と比べて、第1ゲート線GCL-Nの寄生容量を低減することができる。
同様に、図21に示すように、第2ゲート副線GCL-Pb1と半導体膜21の第2部位21bとが交差する位置に、第1PMOSトランジスタptr1が設けられている。また、第1ゲート副線GCL-Nb2と第2部位21bとが交差する位置に、第2NMOSトランジスタntr2が設けられている。第2ゲート主線GCL-Paの線幅は、画素トランジスタTRのゲート長に影響しない。このため、TFT基板100Fは、第2ゲート主線GCL-Paの線幅を、第2ゲート副線GCL-Pb1、GCL-Pb2の各線幅よりも細くすることができる。これにより、TFT基板100Fは、第2ゲート線GCL-Pの寄生容量を低減することができる。
また、信号線SGLの線幅をW31としたとき、W14<W31であってもよい。これにより、TFT基板100Fは、W14≧W31の場合と比べて、第1ゲート線GCL-Nの寄生容量を低減することができる。同様に、TFT基板100Fは、第2ゲート線GCL-Pの線幅も信号線SGLの線幅よりも細くしてよい。これにより、TFT基板100Fは、第2ゲート線GCL-Pの寄生容量を低減することができる。
コンタクトホールH21、H22、H23、H24は、層間絶縁膜23に形成されている。また、図23に示すコンタクトホールH25は、平坦化膜33(図9参照)に形成されている。図23に示すように、ドレイン31dは、コンタクトホールH25を介して画素電極51に接続している。
図22に示すように、TFT基板100Fでは、第1NMOSトランジスタntr1のゲートのドレイン側と、第1PMOSトランジスタptr1のゲートのドレイン側とが、ドレイン31dと平面視で重なっている。また、第2NMOSトランジスタntr2のゲートの全領域と、第2PMOSトランジスタptr2のゲートの全領域とが、ドレイン31dと平面視で重なっている。
また、TFT基板100Fでは、各画素PXにおいて、第1ゲート副線GCL-Nb1、GCL-Nb2間のX方向の離隔距離は、第2ゲート副線GCL-Pb1、GCL-Pb2間の離隔距離と同じ値となっている。例えば、図21に示すように、第1ゲート副線GCL-Nb1、GCL-Nb2間のX方向の離隔距離をD20Nとし、第2ゲート副線GCL-Pb1、GCL-Pb2間の離隔距離をD20Pとしたとき、D20N=D20Pと同じ値となっている(D20N=D20P)。また、TFT基板100Fでは、第1ゲート副線GCL-Nb1と第2ゲート副線GCL-Pb1はX方向に互いに位置をずらして配置され、かつ、第1ゲート副線GCL-Nb2と第2ゲート副線GCL-Pb2もX方向に互いに位置をずらして配置されている。
これによれば、図24に示すように、Y方向で隣り合う画素PX間において、第1ゲート副線GCL-Nb1と第2ゲート副線GCL-Pb1は互いに対向しないようにすることができる。また、第1ゲート副線GCL-Nb1と第2ゲート副線GCL-Pb1は互いに対向しないようにすることができる。TFT基板100Fは、Y方向で隣り合う画素PX間のスペースを広げなくても、一方の画素PXの第1ゲート副線GCL-Nb1と他方の画素PXの第2ゲート副線GCL-Pb1との間のX方向の離隔距離D21を大きくすることができる。同様に、TFT基板100Fは、Y方向で隣り合う画素PX間のスペースを広げなくても、一方の画素PXの第1ゲート副線GCL-Nb2と他方の画素PXの第2ゲート副線GCL-Pb2との間のX方向の離隔距離D22を大きく確保することができる。これにより、TFT基板100Fは、Y方向で隣り合う画素PX間において、ゲート線GCL同士が互いに影響を及ぼし合うことを防ぐことができる。
以上説明したように、実施形態2に係るTFT基板100Fは、X方向に延設されるゲート線GCLと、ゲート線GCLとは異なる層でY方向に延設され、ゲート線GCLと交差する信号線SGLと、ゲート線GCL及び信号線SGLとは異なる層に設けられ、ゲート線GCLと交差する半導体膜21と、ゲート線GCL及び半導体膜21とは異なる層に設けられ、ゲート線GCLと半導体膜21とが交差する領域の少なくとも一部を覆うドレイン31dと、を備える。これによれば、ドレイン31dの一部は、ドレイン31dよりも基材1側に位置する画素トランジスタTRのゲートを遮光することができる。
例えば、ドレイン31dは、第1NMOSトランジスタntr1のゲートのドレイン側と、第1PMOSトランジスタptr1のゲートのドレイン側と、第2NMOSトランジスタntr2のゲートの全領域と、第2PMOSトランジスタptr2のゲートの全領域とに重なる位置に配置されている。これによれば、画素トランジスタTRのゲートのうち、少なくともドレイン側の部位は遮光され、光電変換が抑制される。このため、TFT基板100Fは、画素トランジスタTRが誤作動する可能性を低減することができ、信頼性を向上させることができる。
また、実施形態2に係るTFT基板100Fによれば、ゲート線GCLは、X方向に延設されるゲート主線(例えば、第1ゲート主線GCL-Na)と、ゲート主線から突き出た複数のゲート副線(例えば、第1ゲート副線GCL-Nb1、GCL-Nb2)と、を有する。半導体膜21は、信号線SGLからX方向に離れた位置でゲート主線及び複数のゲート副線と交差する。
これによれば、画素トランジスタTRは、信号線SGLと重なる位置には配置されないため、半導体膜21と信号線SGLとが重なる領域の面積は最小限に抑えられる。例えば、TFT基板100Fは、半導体膜21と信号線SGLとが重なる領域を、半導体膜21と信号線SGLとが接続されるコンタクトホールH21の周辺と、コンタクトホールH22の周辺のみとすることができる。これにより、TFT基板100Fは、信号線SGLと半導体膜21との間の寄生容量を低減することができる。例えば、TFT基板100Fは、後述の実施形態3と比べて、半導体膜21と信号線SGLとが重なる領域の面積を小さくすることができ、信号線SGLと半導体膜21との間の寄生容量を低減することができる。
また、ゲート線GCLは、第1ゲート線GCL-Nと、第1ゲート線GCL-NとY方向で隣り合う第2ゲート線GCL-Pと、を有する。第1ゲート線GCL-Nは、X方向に延設される第1ゲート主線GCL-Naと、第1ゲート主線GCL-Naから突き出た2本の第1ゲート副線GCL-Nb1、GCL-Nb2と、を有する。第2ゲート線GCL-Pは、X方向に延設される第2ゲート主線GCL-Paと、第2ゲート主線GCL-Paから突き出た2本の第2ゲート副線GCL-Pb1、GCL-Pb2と、を有する。半導体膜21は、信号線SGLからX方向に離れた位置で2本の第1ゲート副線GCL-Nb1、Nb2と交差する第1部位21aと、信号線SGLからX方向に離れた位置で2本の第2ゲート副線GCL-Pb1、GCL-Pb1と交差する第2部位21bと、を有する。
これによれば、TFT基板100Fは、画素トランジスタTRをCMOS(相補型MOS)構成とすることができる。TFT基板100Fは、画素トランジスタがCMOS構成ではない場合と比べて、NMOSトランジスタNTRとPMOSトランジスタPTRのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタTRを構成するPMOSトランジスタPTR及びNMOSトランジスタNTRの耐圧を小さくすることができる。
実施形態2に係るTFT基板100Fの態様は、以下のように説明することもできる。
半導体膜21は、第1ゲート線GCL-Nに平行に延設される直線状の第1部位21a(本開示の第1直線部の一例)と、第2ゲート線GCL-Pに平行に延設される直線状の第2部位21b(本開示の第2直線部の一例)と、を有する。平面視において、第1ゲート線GCL-Nの第1ゲート主線GCL-Na及び第2ゲート線GCL-Pの第2ゲート主線GCL-Paは、第1部位21aと第2部位21bとの間に位置する。平面視において、ドレイン電極31dと画素電極51とを接続する平坦化膜33のコンタクトホールH25(本開示の第1コンタクトホールの一例)は、第1ゲート主線GCL-Naと第2ゲート主線GCL-Paの間に位置する。
層間絶縁膜23は、直線状の第1部位21a(本開示の第1直線部の一例)とドレイン電極31dとを接続するコンタクトホールH23(本開示の第6コンタクトホールの一例)と、直線状の第2部位21b(本開示の第2直線部の一例)とドレイン電極31dとを接続するコンタクトホールH24(本開示の第7コンタクトホールの一例)と、を備える。
層間絶縁膜23はさらに第1部位21aと信号線SGLを接続するコンタクトホールH21(本開示の第8コンタクトホールの一例)と、第2部位21bと信号線SGLを接続するコンタクトホールH22(本開示の第9コンタクトホール)を備える。
(変形例)
上記の実施形態2では、第1ゲート副線GCL-Nb1と第2ゲート副線GCL―Pb1はX方向に互いに位置をずらして配置され、第1ゲート副線GCL-Nb2と第2ゲート副線GCL―Pb2もX方向に互いに位置をずらして配置されていることを説明した。しかしながら、本実施形態において、ゲート線GCLの配置は、これに限定されない。
上記の実施形態2では、第1ゲート副線GCL-Nb1と第2ゲート副線GCL―Pb1はX方向に互いに位置をずらして配置され、第1ゲート副線GCL-Nb2と第2ゲート副線GCL―Pb2もX方向に互いに位置をずらして配置されていることを説明した。しかしながら、本実施形態において、ゲート線GCLの配置は、これに限定されない。
図25は、実施形態2の変形例に係るTFT基板の構成例を示す平面図である。図25に示すように、実施形態2の変形例1に係るTFT基板100Gでは、1つの画素PX内で、第1ゲート副線GCL-Nb1及び第2ゲート副線GCL―Pb1は、Y方向で対向している。また、Y方向で隣り合う画素PX間でも、第1ゲート副線GCL-Nb及び第2ゲート副線GCL―Pbは、Y方向で対向している。このような構成であっても、TFT基板100Gは、遮光機能を備えたドレイン31dとを備えるため、信頼性を向上させることができる。また、TFT基板100Gにおいても、画素トランジスタTRは、信号線SGLと平面視で重なる位置には配置されない。このため、TFT基板100Gは、信号線SGLと半導体膜21との間の寄生容量を低減することができる。
(実施形態3)
上記の実施形態1、2では、ゲート線GCLが、X方向に延設されたゲート主線と、Y方向に延設されたゲート副線とを有することを説明した。しかしながら、本実施形態において、ゲート線GCLの構成はこれに限定されない。ゲート線GCLは、X方向に延設されたゲート主線のみで構成されていてもよい。
上記の実施形態1、2では、ゲート線GCLが、X方向に延設されたゲート主線と、Y方向に延設されたゲート副線とを有することを説明した。しかしながら、本実施形態において、ゲート線GCLの構成はこれに限定されない。ゲート線GCLは、X方向に延設されたゲート主線のみで構成されていてもよい。
図26は、実施形態3に係るTFT基板の1画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。図27は、実施形態3に係るTFT基板の1画素において、信号線及びドレインの構成例を示す平面図である。図27では、層間絶縁膜23で覆われている部位を破線で示している。図28は、実施形態3に係るTFT基板の1画素の構成例を示す平面図である。図28では、画素電極51で覆われている部位を破線で示している。また、図28では、図面の複雑化を回避するために、平坦化膜33(図29参照)、層間絶縁膜23及び絶縁膜13(図29参照)の図示を省略している。図29は、図28に示す平面図をXXIX-XXIX’線で切断した断面図である。図30は、実施形態3に係るTFT基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。
図26に示すように、実施形態3に係るTFT基板100Hは、ゲート線GCLと、ゲート線GCLと平面視で交差する信号線SGLと、信号線SGLに接続する半導体膜21と、を備える。ゲート線GCLは、X方向に延設された第1ゲート線GCL-Nと、X方向に延設された第2ゲート線GCL-Pと、を有する。第1ゲート線GCL-Nと第2ゲート線GCL-Pは、それぞれ、X方向に延設されたゲート本線のみで構成されている。第1ゲート線GCL-Nと第2ゲート線GCL-Pは、Y方向で互いに隣り合っている。
図26に示すように、半導体膜21の平面視による形状は、例えば、矩形の環状である。第1ゲート線GCL-Nは、環状の半導体膜21と平面視で交差する。第1ゲート線GCL-Nにおいて、環状の半導体膜21と平面視で交差する部位が、NMOSトランジスタNTRのゲートである。例えば、第1ゲート線GCL-Nにおいて、環状の半導体膜21と平面視で重なる2つの部位のうち、一方が第1NMOSトランジスタntr1のゲートであり、他方が第2NMOSトランジスタntr2のゲートである。
同様に、第2ゲート線GCL-Pも、環状の半導体膜21と平面視で交差する。第2ゲート線GCL-Pにおいて、環状の半導体膜21と交差する部位が、PMOSトランジスタPTRのゲートである。例えば、第2ゲート線GCL-Pにおいて、環状の半導体膜21と平面視で重なる2つの部位のうち、一方が第1PMOSトランジスタptr1のゲートであり、他方が第2PMOSトランジスタptr2のゲートである。
また、図27に示すように、半導体膜21の一部は信号線SGLと平面視で重なっている。信号線SGLと平面視で重なる領域に、第1NMOSトランジスタntr1と、第1PMOSトランジスタptr1とが配置されている。また、信号線SGLと平面視で重なる領域に、半導体膜21と信号線SGLとを接続するコンタクトホールH31が配置されている。
図29に示すように、半導体膜21上に層間絶縁膜23が設けられている。また、層間絶縁膜23上に信号線SGLとドレイン31dとが設けられている。半導体膜21は、コンタクトホールH32を介してドレイン31dに接続している。コンタクトホールH32は、X方向において、コンタクトホールH1と対向する位置に設けられている。
図26に示すように、実施形態3に係るTFT基板100Hでは、半導体膜21において、第1ゲート線GCL-N又は第2ゲート線GCL-Pと交差する部位の線幅W21は、信号線SGLの線幅W31の大きさ以下である(W21≦W31)。これにより、第1NMOSトランジスタntr1のゲートの全領域と、第1PMOSトランジスタptr1のゲートの全領域とが、信号線SGLで覆われている。また、図27に示すように、TFT基板100Hでは、第2NMOSトランジスタntr2のゲートのドレイン側と、第2PMOSトランジスタptr2のゲートのドレイン側とが、ドレイン31dで覆われている。
図29に示すように、コンタクトホールH31、H32は、層間絶縁膜23に形成されている。また、図28に示すコンタクトホールH33は、図29に示すように平坦化膜33に形成されている。ドレイン31dは、コンタクトホールH33を介して画素電極51に接続している。
以上説明したように、実施形態3に係るTFT基板100Hは、X方向に延設されるゲート線GCLと、ゲート線GCLとは異なる層でY方向に延設され、ゲート線GCLと交差する信号線SGLと、ゲート線GCL及び信号線SGLとは異なる層に設けられ、ゲート線GCLと交差する半導体膜21と、ゲート線GCL及び半導体膜21とは異なる層に設けられ、ゲート線GCLと半導体膜21とが交差する領域の少なくとも一部を覆うドレイン31d及び信号線SGLと、を備える。これによれば、ドレイン31d及び信号線SGLは、これらよりも基材1側に位置する画素トランジスタTRのゲートを遮光することができる。
例えば、信号線SGLは、第1NMOSトランジスタntr1のゲートの全領域と、第1PMOSトランジスタptr1のゲートの全領域とに重なる位置に配置されている。ドレイン31dは、第2NMOSトランジスタntr2のゲートのドレイン側と、第2PMOSトランジスタptr2のゲートのドレイン側とに重なる位置に配置されている。一例を挙げると、図27に示すように、ドレイン31dのY方向における一端部311Aは、第2NMOSトランジスタntr2のゲートのドレイン側と重なる位置に配置されている。ドレイン31dのY方向における他端部311Bは、第2PMOSトランジスタptr2のゲートのドレイン側と重なる位置に配置されている。これによれば、画素トランジスタTRのゲートのうち、少なくともドレイン側の部位は遮光され、光電変換が抑制される。このため、TFT基板100Hは、画素トランジスタTRが誤作動する可能性を低減することができ、信頼性を向上させることができる。
また、半導体膜21は、第1ゲート線GCL-Nに平行に延設される直線部211と、第2ゲート線GCL-Pに平行に延設される直線部212と、信号線SGLからX方向に離れた位置でゲート線CGLと交差する直線部213と、信号線SGLと重なる位置でゲート線CGLと交差する直線部214と、を有する。これによれば、直線部213は信号線SGLとは重ならない。このため、TFT基板100Hは、直線部213が信号線SGLと重なる場合と比べて、半導体膜21と信号線SGLとの間の寄生容量を低減することができる。
また、ゲート線CGLは、X方向に延設される第1ゲート線CGL-Nと、第1ゲート線CGL-NとY方向で隣り合う第2ゲート線CGL-Pと、を有する。直線部213は、信号線SGLからX方向に離れた位置で第1ゲート線CGL-N及び第2ゲート線CGL-Pと交差する。直線部214は、信号線SGLと重なる位置で第1ゲート線CGL-N及び第2ゲート線CGL-Pと交差する。これによれば、TFT基板100Hは、画素トランジスタTRをCMOS(相補型MOS)構成とすることができる。TFT基板100Hは、画素トランジスタがCMOS構成ではない場合と比べて、NMOSトランジスタNTRとPMOSトランジスタPTRのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタTRを構成するPMOSトランジスタPTR及びNMOSトランジスタNTRの耐圧を小さくすることができる。
また、実施形態3に係るTFT基板100Hによれば、Y方向において、ゲート線CGLは半導体膜21の外縁よりも画素PXの中央側に位置する。このため、図30に示すように、Y方向で隣り合う画素PX間において、第1ゲート線CGL-Nと第2ゲート線CGL-Pとの間の離隔距離D23を広く確保しつつ、半導体膜21同士の離隔距離D31を狭くすることができる。これにより、TFT基板100Hは、さらなる高精細化が可能である。
実施形態3に係るTFT基板100Hの態様は、以下のように説明することもできる。
半導体膜21は、第1ゲート線GCL-Nに平行に延設される直線部211(本開示の第1直線部の一例)と、第2ゲート線GCL-Pに平行に延設される直線部212(本開示の第2直線部の一例)と、を有する。平面視において、第1ゲート線GCL-N及び第2ゲート線GCL-Pは、直線部211と、直線部212との間に位置する。平面視において、ドレイン電極31dと画素電極51とを接続する平坦化膜33のコンタクトホールH33(本開示の第1コンタクトホールの一例)は、第1ゲート線GCL-Nと第2ゲート線GCL-Pの間に位置する。
また、半導体膜21は信号線SGLに平行に延設される直線部213(本開示の第3直線部の一例)を更に有する。直線部213は、直線部211と直線部212とを接続する。
また、直線部213とドレイン電極31dとを接続するコンタクトホールH32(本開示の第2コンタクトホールの一例)は、平面視において第1ゲート線GCL-Nと第2ゲート線GCL-Pの間に位置する。
半導体膜21は信号線SGLに平行に延設される直線部214(本開示の第4直線部の一例)を更に有する。直線部214は直線部211と直線部212とを接続する。信号線SGLは、層間絶縁膜23に形成されたコンタクトホールH31(本開示の第5コンタクトホールの一例)を介して直線部214と接続される。コンタクトホールH31は平面視において第1ゲート線GCL-Nと第2ゲート線GCL-Pとの間にある。
直線部211、212、213、214を有する半導体膜21の平面視による形状は、環状である。
直線部213は信号線SGLに重畳せず、直線部214は信号線SGLに重畳する。直線部213、214はそれぞれ第1ゲート線GCL-N及び第2ゲート線GCL-Pに交差する。
(変形例)
上述の実施形態1から3では、画素トランジスタTRはCMOS(相補型MOS)構成であり、NMOSトランジスタNTR及びPMOSトランジスタPTRの両方を有することを説明した。しかしながら、本実施形態において、画素トランジスタTRはCMOS(相補型MOS)構成に限定されない。画素トランジスタTRは、NMOSトランジスタNTR及びPMOSトランジスタPTRのうち、どちらか一方のみを有する構成であってもよい。
上述の実施形態1から3では、画素トランジスタTRはCMOS(相補型MOS)構成であり、NMOSトランジスタNTR及びPMOSトランジスタPTRの両方を有することを説明した。しかしながら、本実施形態において、画素トランジスタTRはCMOS(相補型MOS)構成に限定されない。画素トランジスタTRは、NMOSトランジスタNTR及びPMOSトランジスタPTRのうち、どちらか一方のみを有する構成であってもよい。
図31は、実施形態3の変形例に係るTFT基板の構成例を示す平面図である。図32は、図31に示す平面図をXXXII-XXXII’線で切断した断面図である。実施形態3の変形例に係るTFT基板100Jにおいて、画素トランジスタTRは、NMOSトランジスタ、又は、PMOSトランジスタである。TFT基板100Jでは、1つの画素に1本のゲート線GCLが接続している。
図31に示すように、半導体膜21の平面視による形状は、例えば、U字状である。すなわち、半導体膜21は、直線部211、212、213を有する。直線部211の一方の端部に直線部212が接続し、直線部211の他方の端部に直線部213が接続している。直線部211と直線部212とが成す角度は約90°である。直線部211と直線部213とが成す角度も約90°である。
図31に示すように、画素トランジスタTRは、第1MOSトランジスタtr1と、第2MOSトランジスタtr2とを有する。ゲート線GCLにおいて、半導体膜21の直線部213と交差する部位が、第1MOSトランジスタtr1のゲートである。ゲート線GCLにおいて、半導体膜21の直線部212と交差する部位が、第2MOSトランジスタtr2のゲートである。第1MOSトランジスタtr1と、第2MOSトランジスタtr2は直列に接続されている。
実施形態3の変形例に係るTFT基板100Jは、実施形態3に係るTFT基板100Hと同様に、信頼性の向上と、高精細化が可能である。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
1 基材
13 絶縁膜
21 半導体膜
23 層間絶縁膜
31d ドレイン
31s ソース
31r、31r1、31r2 遮光膜
33 平坦化膜
41 共通電極
45 絶縁膜
51 画素電極
100、100A、100B、100C、100D、100E、100F、100G、100H、100J TFT基板
110 ゲート駆動部
120 ソース駆動部
130 対向基板
131 基材
133 対向電極
160 電気泳動層
200 表示装置
C1 第1保持容量
C2 第2保持容量
GCL ゲート線
NTR NMOSトランジスタ
ntr1 第1NMOSトランジスタ
ntr2 第2NMOSトランジスタ
PTR PMOSトランジスタ
ptr1 第1PMOSトランジスタ
ptr2 第2PMOSトランジスタ
PX 画素
TR 画素トランジスタ
VCOM 共通電位
13 絶縁膜
21 半導体膜
23 層間絶縁膜
31d ドレイン
31s ソース
31r、31r1、31r2 遮光膜
33 平坦化膜
41 共通電極
45 絶縁膜
51 画素電極
100、100A、100B、100C、100D、100E、100F、100G、100H、100J TFT基板
110 ゲート駆動部
120 ソース駆動部
130 対向基板
131 基材
133 対向電極
160 電気泳動層
200 表示装置
C1 第1保持容量
C2 第2保持容量
GCL ゲート線
NTR NMOSトランジスタ
ntr1 第1NMOSトランジスタ
ntr2 第2NMOSトランジスタ
PTR PMOSトランジスタ
ptr1 第1PMOSトランジスタ
ptr2 第2PMOSトランジスタ
PX 画素
TR 画素トランジスタ
VCOM 共通電位
Claims (12)
- 第1方向に延設される第1ゲート線と第2ゲート線と、
前記第1ゲート線及び前記第2ゲート線と平面視で交差する信号線と、
前記信号線に接続する半導体膜と、
前記半導体膜に接続するドレイン電極と、
前記信号線と前記ドレイン電極を覆う平坦化膜と、
前記ドレイン電極に接続する画素電極と、を備え、
前記半導体膜は、前記第1ゲート線に平行に延設される第1直線部と、前記第2ゲート線に平行に延設される第2直線部と、を有し、
平面視において、前記第1ゲート線及び前記第2ゲート線は、前記第1直線部と前記第2直線部との間に位置し、
平面視において、前記ドレイン電極と前記画素電極を接続する前記平坦化膜の第1コンタクトホールは、前記第1ゲート線と前記第2ゲート線の間に位置する、TFT基板。 - 前記半導体膜は前記信号線に平行に延設される第3直線部を更に有し、
前記第3直線部は、前記第1直線部と前記第2直線部とを接続する、請求項1に記載のTFT基板。 - 前記半導体膜と前記ドレイン電極との間に層間絶縁膜を有し、
前記層間絶縁膜の前記第3直線部と前記ドレイン電極とを接続する第2コンタクトホールは、平面視において前記第1ゲート線と前記第2ゲート線の間に位置する、請求項2に記載のTFT基板。 - 前記層間絶縁膜はさらに前記第1直線部と前記信号線を接続する第3コンタクトホールと、前記第2直線部と前記信号線を接続する第4コンタクトホールを備える、請求項3に記載のTFT基板。
- 前記半導体膜は前記信号線に平行に延設される第4直線部を更に有し、
前記第4直線部は前記第1直線部と前記第2直線部とを接続し、
前記信号線は前記層間絶縁膜に形成された第5コンタクトホールを介して前記第4直線部と接続され、
前記第5コンタクトホールは平面視において前記第1ゲート線と前記第2ゲート線との間にある、請求項3に記載のTFT基板。 - 前記半導体膜と前記ドレイン電極との間に層間絶縁膜を有し、
前記層間絶縁膜は、前記第1直線部と前記ドレイン電極とを接続する第6コンタクトホールと、前記第2直線部と前記ドレイン電極とを接続する第7コンタクトホールと、を備える請求項1に記載のTFT基板。 - 前記層間絶縁膜はさらに前記第1直線部と前記信号線を接続する第8コンタクトホールと、前記第2直線部と前記信号線を接続する第9コンタクトホールを備える、請求項6に記載のTFT基板。
- 第1ゲート線と、
前記第1ゲート線に平行な第2ゲート線と、
前記第1ゲート線及び前記第2ゲート線と平面視で交差する信号線と、
前記第1ゲート線及び前記第2ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、
前記半導体膜は、前記第1ゲート線に平行な第1直線部と、前記第2ゲート線に平行な第2直線部と、前記信号線に平行な第3直線部と、を有し、前記第3直線部は前記第1直線部と前記第2直線部とを接続する、TFT基板。 - 前記第3直線部は、前記第1ゲート線及び前記第2ゲート線に交差し、前記信号線に重畳しない、請求項8に記載のTFT基板。
- 前記半導体膜はさらに前記信号線に平行な第4直線部と、を有し、
前記第4直線部は前記第1直線部と前記第2直線部とを接続し、
前記半導体膜の平面視による形状は環状である、請求項8に記載のTFT基板。 - 前記第3直線部は前記信号線に重畳せず、前記第4直線部は前記信号線に重畳し、前記第3直線部及び前記第4直線部はそれぞれ前記第1ゲート線及び前記第2ゲート線に交差する、請求項10に記載のTFT基板。
- 絶縁性の基材と、
前記基材の一方の面側に設けられる画素電極と、
前記基材と前記画素電極との間に設けられる画素トランジスタと、をさらに備え、
前記画素トランジスタは、
NMOSトランジスタと、
前記NMOSトランジスタに並列に接続するPMOSトランジスタと、を有し、
前記NMOSトランジスタのゲートは前記第1ゲート線に接続し、
前記NMOSトランジスタのソースは前記信号線に接続し、
前記NMOSトランジスタのドレインは前記画素電極に接続し、
前記PMOSトランジスタのゲートは前記第2ゲート線に接続し、
前記PMOSトランジスタのソースは前記信号線に接続し、
前記PMOSトランジスタのドレインは前記画素電極に接続している、 請求項8から11のいずれか1項に記載のTFT基板。
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