JP6959359B2 - 基板及び電気泳動装置 - Google Patents

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Description

本発明は、基板及び電気泳動装置に関する。
近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ：ＥＰＤ）では、画像の書き換え時の電位を保持するメモリ性を有している。ＥＰＤは、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持される。このため、ＥＰＤは、低消費電力駆動が可能である。なお、ＥＰＤにおいて、第１蓄積容量が画素スイッチング素子と重なる構造が開示されている（例えば、特許文献１）。
特開２０１１−２２１０９７号公報
ＥＰＤにおいて、表示性能の向上が望まれている。
本発明は、上記に鑑みてなされたものであり、表示性能を向上できるようにした基板及び電気泳動装置を提供することを目的とする。
一態様に係る基板は、絶縁性の基材と、前記基材の一方の面側に設けられる画素電極と、前記基材と前記画素電極との間に設けられる共通電極と、を備え、平面視で、前記共通電極の外周の辺は全て前記画素電極の内側に位置する。
一態様に係る電気泳動装置は、基板と、前記基板と対向して配置される電気泳動層と、を備え、前記基板は、絶縁性の基材と、前記基材において前記電気泳動層と対向する面側に設けられる画素電極と、前記基材と前記画素電極との間に設けられる共通電極と、を備え、平面視で、前記共通電極の外周の全辺は前記画素電極の内側に位置する。
図１は、実施形態１に係る表示装置の構成例を示すブロック図である。 図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。 図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。 図４は、実施形態１に係るＴＦＴ基板において、共通電極と画素電極との位置関係を示す断面図である。 図５は、実施形態１に係るＴＦＴ基板の構成例を示す平面図である。 図６は、実施形態１に係る連結部の構成例を示す断面図である。 図７は、実施形態１に係る連結部の別の構成例（その１）を示す断面図である。 図８は、実施形態１に係る連結部の別の構成例（その２）を示す断面図である。 図９は、実施形態１に係るＴＦＴ基板において、画素トランジスタを含む領域を拡大して示す平面図である。 図１０は、図９に示す平面図をＸ−Ｘ’線で切断した断面図である。 図１１は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１２は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１３は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１４は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１５は、実施形態１に係る表示装置の構成例を示す断面図である。 図１６は、１つの画素において、画素電極の外周と共通電極の外周との間の距離と、電界強度との関係を調査した結果を示すグラフである。 図１７は、比較例に係るＴＦＴ基板の構成例を示す平面図である。 図１８は、図１７に示す平面図をＸＶＩＩＩ−ＸＶＩＩＩ’線で切断した断面図である。 図１９は、実施形態１の変形例１に係るＴＦＴ基板の構成例を示す断面図である。 図２０は、実施形態１の変形例２に係るＴＦＴ基板の構成例を示す断面図である。 図２１は、実施形態１の変形例２に係るＴＦＴ基板の構成例を示す断面図である。 図２２は、実施形態２に係るＴＦＴ基板の構成例を示す平面図である。 図２３は、実施形態２に係る連結部の構成例を示す断面図である。 図２４は、実施形態２の変形例に係るＴＦＴ基板において、１画素の構成例を示す回路図である。 図２５は、実施形態２の変形例に係るＴＦＴ基板の構成例を示す平面図である。 図２６は、実施形態３に係るＴＦＴ基板の構成例を示す平面図である。 図２７は、実施形態４に係るＴＦＴ基板の構成例を示す平面図である。 図２８は、実施形態５に係るＴＦＴ基板の構成例を示す平面図である。 図２９は、実施形態５の変形例に係るＴＦＴ基板の構成例を示す平面図である。 図３０は、実施形態６に係るＴＦＴ基板の構成例を示す平面図である。 図３１は、実施形態６に係る共通電極の構成例を示す平面図である。 図３２は、実施形態６に係る共通電極の導電膜非形成領域を示す平面図である。 図３３は、実施形態６の変形例１に係る共通電極の導電膜非形成領域を示す平面図である。 図３４は、実施形態６の変形例２に係る共通電極の導電膜非形成領域を示す平面図である。 図３５は、実施形態６の変形例３に係る共通電極の導電膜非形成領域を示す平面図である。 図３６は、実施形態６の変形例４に係る共通電極の導電膜非形成領域を示す平面図である。 図３７は、実施形態６の変形例５に係る共通電極の導電膜非形成領域を示す平面図である。 図３８は、実施形態６の変形例６に係る共通電極の導電膜非形成領域を示す平面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。また、本明細書では、図３における左右方向をＸ方向で示し、図３における上下方向をＹ方向で示し、図３のＸ−Ｙ平面に垂直な方向をＺ方向で示す。また、Ｘ方向及びＹ方向を水平方向ともいう。
（実施形態１）
図１は、実施形態１に係る表示装置の構成例を示すブロック図である。図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。実施形態１に係る表示装置２００は、例えば、図示しない電子機器に搭載される。表示装置２００は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置２００は、例えば電気泳動層１６０（後述の図１５参照）を有する電気泳動型ディスプレイ（ＥＰＤ）である。図１に示すように、表示装置２００は、ＴＦＴ基板１００と、ＴＦＴ基板１００に接続するゲート駆動部１１０と、ＴＦＴ基板１００に接続するソース駆動部１２０と、を備える。電気泳動型ディスプレイ（ＥＰＤ）は、電気泳動装置ともいう。
図１に示すように、ＴＦＴ基板１００は、複数の画素ＰＸと、複数のゲート線ＧＣＬ（ｎ）、ＧＣＬ（ｎ＋１）、ＧＣＬ（ｎ＋２）…と、複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…と、を備える。ｎ、ｍは、それぞれ１以上の整数である。以下の説明では、複数のゲート線ＧＣＬ（ｎ）、ＧＣＬ（ｎ＋１）、ＧＣＬ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれをゲート線ＧＣＬという。複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…を互いに区別して説明する必要がないときは、それぞれを信号線ＳＧＬという。
複数の画素ＰＸは、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。複数のゲート線ＧＣＬは、Ｘ方向に延設されており、Ｙ方向に並んでいる。複数の信号線ＳＧＬは、Ｙ方向に延設されており、Ｘ方向に並んでいる。これにより、複数の信号線ＳＧＬは、複数のゲート線ＧＣＬと平面視でそれぞれ直交している。なお、平面視とは、ＴＦＴ基板１００の基材１の一方の面１ａ（後述の図１０参照）の法線方向から見ることを意味する。基材１の一方の面１ａは、水平方向に平行である。複数のゲート線ＧＣＬは、ゲート駆動部１１０にそれぞれ接続している。複数の信号線ＳＧＬは、ソース駆動部１２０にそれぞれ接続している。
ゲート駆動部１１０は、上述の制御回路から出力される信号に基づいて、ゲート駆動信号を生成する。ゲート駆動部１１０は、ゲート駆動信号をゲート線ＧＣＬに供給する。ソース駆動部１２０は、上述の制御回路から出力される信号に基づいて、ソース駆動信号を生成する。ソース駆動部１２０は、ソース駆動信号を信号線ＳＧＬに供給する。
ゲート駆動部１１０及びソース駆動部１２０はＴＦＴ基板１００に直接形成された内蔵回路として設けられていてもよいし、対向基板１３０（後述の図１５参照）に設けられていてもよい。また、ゲート駆動部１１０及びソース駆動部１２０は、ＴＦＴ基板１００に接続する他の回路基板（例えば、フレキシブル基板）に実装されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に搭載されていてもよい。
図２に示すように、ＴＦＴ基板１００の各画素ＰＸは、画素トランジスタＴＲを備える。例えば、画素トランジスタＴＲは、ボトムゲート型のＮＭＯＳトランジスタＮＴＲである。ＮＭＯＳトランジスタＴＲは、第１ＮＭＯＳトランジスタｎｔｒ１と、第２ＮＭＯＳトランジスタｎｔｒ２と、を有する。第１ＮＭＯＳトランジスタｎｔｒ１と、第２ＮＭＯＳトランジスタｎｔｒ２は直列に接続されている。
ＮＭＯＳトランジスタＮＴＲのゲートは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇ（後述の図１０参照）及び第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇ（後述の図１０参照）を有する。ＮＭＯＳトランジスタＮＴＲのゲートは、ゲート線ＧＣＬに接続している。ＮＭＯＳトランジスタＮＴＲのソースは、信号線ＳＧＬに接続している。ＮＭＯＳトランジスタＮＴＲのドレインは、画素電極５１（後述の図３参照）に接続している。ＮＭＯＳトランジスタＮＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＮＭＯＳトランジスタＮＴＲのゲートには、ゲート線ＧＣＬからゲート駆動信号が供給される。ＮＭＯＳトランジスタＮＴＲに供給されるゲート駆動信号の電圧が所定の値以上になると、ＮＭＯＳトランジスタＮＴＲがオンする。これにより、信号線ＳＧＬからＮＭＯＳトランジスタＮＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。
また、ＴＦＴ基板１００の各画素ＰＸは、第１保持容量Ｃ１と、第２保持容量Ｃ２とを有する。第１保持容量Ｃ１は、画素電極５１と共通電極４１（後述の図１０参照）との間に形成される。第２保持容量Ｃ２は、対向基板１３０の対向電極１３３（後述の図１５参照）と、画素電極５１との間に形成される。画素電極５１には、信号線ＳＧＬから画素トランジスタＴＲを介して、ソース駆動信号（映像信号）が供給される。また、共通電極４１と対向電極１３３には、共通電位ＶＣＯＭが供給される。画素電極５１に供給されたソース駆動信号（映像信号）の電位は、第１保持容量Ｃ１と、第２保持容量Ｃ２とによって保持される。
次に、ＴＦＴ基板の構造について説明する。図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。図４は、実施形態１に係るＴＦＴ基板において、共通電極と画素電極との位置関係を示す断面図である。図４に示す断面は、図３に示す平面図をＩＶ−ＩＶ’線で切断した断面である。なお、図４では、平坦化膜３３よりも下側（つまり、基材１側）に位置する各部の図示を省略している。
図３に示すように、ＴＦＴ基板１００において、複数の画素電極５１は、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。本実施形態（実施形態１から５）では、１つの画素電極５１と平面視で重なる領域が、１つの画素ＰＸとなっている。画素電極５１の平面視による形状は、例えば矩形である。画素電極５１は、外周に４つの辺５１Ｌを有する。
また、共通電極４１の平面視による形状も、例えば矩形である。共通電極４１は、外周に４つの辺４１Ｌを有する。なお、後述の図９及び図１０に示すように、共通電極４１には、ドレイン３１ｄと画素電極５１とを接続するための第３コンタクトホールＨ３が設けられている。
図４に示すように、各画素ＰＸでは、平坦化膜３３上に共通電極４１が設けられている。また、共通電極４１上に反射膜４３が設けられている。また、平坦化膜３３上に絶縁膜４５が設けられている。絶縁膜４５が共通電極４１及び反射膜４３を覆っている。また、絶縁膜４５上に画素電極５１が設けられている。複数の共通電極４１は、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。複数の共通電極４１のうち、互いに隣り合う共通電極４１同士は、それぞれ離隔している。
図３及び図４に示すように、共通電極４１は、画素電極５１の下側に位置する。平面視で、共通電極４１の外周の４つの辺４１Ｌは全て画素電極５１の内側に位置する。複数の画素電極５１と複数の共通電極５１の各々は１対１で対向している。つまり、１つの画素ＰＸにおいて、共通電極４１の各辺４１Ｌは、画素電極５１の各辺５１Ｌよりも画素ＰＸの中央側に位置する。例えば、１つの画素ＰＸにおいて、共通電極４１の外周の辺４１Ｌと、辺４１Ｌと隣り合う画素電極５１の外周の辺５１Ｌとの間の水平方向の距離をＸ１とする。距離Ｘ１は、０．１μｍ以上２５μｍ以下である。
また、反射膜４３は、共通電極４１の上側に位置する。反射膜４３の平面視による形状も、例えば矩形である。反射膜４３は、外周に４つの辺４３Ｌを有する。平面視で、反射膜４３の外周の４つの辺４３Ｌは全て共通電極４１の内側に位置する。つまり、１つの画素ＰＸにおいて、反射膜４３の各辺４３Ｌは、共通電極４１の各辺４１Ｌよりも画素ＰＸの中央側に位置する。
図５は、実施形態１に係るＴＦＴ基板の構成例を示す平面図である。図６は、実施形態１に係る連結部の構成例を示す断面図である。図６に示す断面は、図５に示す平面図をＶＩ−ＶＩ’線で切断した断面である。図５及び図６に示すように、ＴＦＴ基板１００は、複数の共通電極４１同士を接続する連結部５０を有する。例えば、連結部５０は、Ｘ方向で隣り合う共通電極４１同士を接続する。連結部５０は、ゲート線ＧＣＬに平行に延設された複数の配線ＣＯＭＬと、各画素において配線ＣＯＭＬと共通電極４１とを接続する第１中継部ｒｅｌ１と、を有する。
上述したように、複数の画素ＰＸは、Ｘ方向とＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。複数の配線ＣＯＭＬは、Ｘ方向に延設されており、Ｙ方向に並んでいる。平面視で、１つの画素ＰＸに１本の配線ＣＯＭＬが重なるように、複数の配線ＣＯＭＬはＹ方向に並んでいる。
また、Ｙ方向において、配線ＣＯＭＬとゲート線ＧＣＬは交互に並んでいる。例えば、Ｙ方向において、配線ＣＯＭＬ及びゲート線ＧＣＬは、配線ＣＯＭＬ（ｎ）、ゲート線ＧＣＬ（ｎ）、配線ＣＯＭＬ（ｎ＋１）、ゲート線ＧＣＬ（ｎ＋１）…の順で並んでいる。これにより、複数の信号線ＳＧＬは、配線ＣＯＭＬ及びゲート線ＧＣＬと、平面視でそれぞれ直交している。
配線ＣＯＭＬは、ゲート線ＧＣＬと同一の層（レイヤ）に設けられている。配線ＣＯＭＬは、ゲート線ＧＣＬと同一組成の材料で構成されている。配線ＣＯＭＬは、ゲート線ＧＣＬと同一のプロセスで同時に形成される。
図６に示すように、配線ＣＯＭＬは絶縁膜１３で覆われている。絶縁膜１３には貫通穴１３Ｈが設けられている。また、絶縁膜１３上には層間絶縁膜２３が設けられている。層間絶縁膜２３には、貫通穴２３Ｈが設けられている。貫通穴２３Ｈと貫通穴１３Ｈは、Ｚ方向で接続している。第１中継部ｒｅｌ１は、層間絶縁膜２３上に設けられており、貫通穴２３Ｈと貫通穴１３Ｈとを埋め込んでいる。また、第１中継部ｒｅｌ１は平坦化膜３３で覆われている。平坦化膜３３には貫通穴３３Ｈが設けられている。貫通穴３３Ｈは、貫通穴２３Ｈ及び貫通穴１３ＨとＺ方向で一列に並ばない位置（つまり、貫通穴２３Ｈ及び貫通穴１３Ｈに対して、水平方向にずらした位置）に設けられている。共通電極４１は、平坦化膜３３上に設けられており、貫通穴３３Ｈを埋め込んでいる。これにより、配線ＣＯＭＬは、第１中継部ｒｅｌ１を介して、共通電極４１に電気的に接続される。つまり、コンタクトホール１３Ｈにおいて、連結部５０は透光性導電膜の共通電極４１に接する。
なお、本実施形態において、連結部５０の構成は図６に示す態様に限定されない。図７は、実施形態１に係る連結部の別の構成例（その１）を示す断面図である。図７に示すように、貫通穴３３Ｈは、貫通穴２３Ｈ及び貫通穴１３ＨとＺ方向で一列に並ぶ位置に設けられていてもよい。このような構成であっても、配線ＣＯＭＬは、第１中継部ｒｅｌ１を介して、共通電極４１に接続される。
また、連結部５０は、第１中継部ｒｅｌ１に加えて、第２中継部ｒｅｌ２を有してもよい。図８は、実施形態１に係る連結部の別の構成例（その２）を示す断面図である。図８に示すように、連結部５０は、配線ＣＯＭＬと、第１中継部ｒｅｌ１と、第２中継部ｒｅｌ２とを有する。例えば、第２中継部ｒｅｌ２は、絶縁膜１３と層間絶縁膜２３との間に設けられた島状の半導体膜で形成されており、第１中継部ｒｅｌ１と配線ＣＯＭＬとの間に介在する。連結部５０において、第１中継部ｒｅｌ１は貫通穴２３Ｈを通して第２中継部ｒｅｌ２に接続し、第２中継部ｒｅｌ２は貫通穴１３Ｈを通して配線ＣＯＭＬに接続している。貫通穴１３Ｈと、貫通穴２３Ｈと、貫通穴３３Ｈは、Ｚ方向で互いに一列に並ばない位置に設けられている。このような構成であれば、配線ＣＯＭＬは、第２中継部ｒｅｌ２及び第１中継部ｒｅｌ１及びを介して、共通電極４１に接続される。
なお、本実施形態では、図８において、貫通穴１３Ｈと、貫通穴２３Ｈと、貫通穴３３Ｈは、Ｚ方向で一列に並ぶ位置に設けられていてもよい。このような構成であっても、配線ＣＯＭＬは、第２中継部ｒｅｌ２及び第１中継部ｒｅｌ１及びを介して、共通電極４１に接続される。
第１中継部ｒｅｌ１は、信号線ＳＧＬ及び後述のドレイン３１ｄ（図１０参照）と同一の層に設けられている。第１中継部ｒｅｌ１は、信号線ＳＧＬ及びドレイン３１ｄと同一組成の材料で構成されている。第１中継部ｒｅｌ１は、信号線ＳＧＬ及びドレイン３１ｄと同一のプロセスで同時に形成される。また、図８の例で示した第２中継部ｒｅ２は、後述の半導体膜２１（図１０参照）と同一組成の材料で構成されている。第２中継部ｒｅ２は、半導体膜２１と同一のプロセスで同時に形成される。
配線ＣＯＭＬは、例えば、図示しない電子機器の電源回路に接続されている。配線ＣＯＭＬには、電源回路から共通電位ＶＣＯＭ（例えば、０Ｖ）が供給される。配線ＣＯＭＬに供給された共通電位ＶＣＯＭは、第１中継部ｒｅｌ１を介して、共通電極４１に供給される。
次に、画素トランジスタＴＲ（図２参照）と、その周辺の構造について説明する。図９は、実施形態１に係るＴＦＴ基板において、画素トランジスタを含む領域を拡大して示す平面図である。図５に示す領域ａｒ１が、画素トランジスタを含む領域である。図９では、画素電極５１よりも下側（つまり、基材１側）に位置する各部の構造を視認しやすくするために、図４に示した画素電極５１、絶縁膜４５及び平坦化膜３３の図示を省略している。図１０は、図９に示す平面図をＸ−Ｘ’線で切断した断面図である。
図９及び図１０に示すように、基材１の一方の面１ａ上にゲート線ＧＣＬと絶縁膜１３とが設けられている。絶縁膜１３は、ゲート線ＧＣＬを覆っている。また、絶縁膜１３上に半導体膜２１と、層間絶縁膜２３とが設けられている。層間絶縁膜２３は、半導体膜２１を覆っている。層間絶縁膜２３には、第１コンタクトホールＨ１と、第２コンタクトホールＨ２とが設けられている。第１コンタクトホールＨ１及び第２コンタクトホールＨ２は、半導体膜２１を底面とする貫通穴である。
図９に示すように、半導体膜２１の平面視による形状は、例えば、Ｕ字状（もしくはＪ字状）である。すなわち、半導体膜２１は、直線状の第１部位２１１と、直線状の第２部位２１２と、直線状の第３部位２１３とを有する。第１部位２１１の一方の端部に第２部位２１２が接続し、第１部位２１１の他方の端部に第３部位２１３が接続している。第１部位２１１と第２部位２１２とが成す角度は約９０°である。第１部位２１１と第３部位２１３とが成す角度も約９０°である。
ゲート線ＧＣＬは、Ｕ字状の半導体膜２１と平面視で交差する。ゲート線ＧＣＬにおいて、半導体膜２１と交差する部分が、画素トランジスタＴＲ（図２参照）のゲートである。半導体膜２１において、ゲート線ＧＣＬと交差する部分が、画素トランジスタＴＲのチャネルとなる。
図２に示したように、画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲを有する。ＮＭＯＳトランジスタＮＴＲは、第１ＮＭＯＳトランジスタｎｔｒ１と、第２ＮＭＯＳトランジスタｎｔｒ２とを有する。ゲート線ＧＣＬにおいて、半導体膜２１の第２部位２１２と交差する部分が、第１ＮＭＯＳトランジスタｎｔｒ１のゲートである。ゲート線ＧＣＬにおいて、半導体膜２１の第３部位２１３と交差する部分が、第２ＮＭＯＳトランジスタｎｔｒ２のゲートである。半導体膜２１は、信号線ＳＧＬに接続している。
また、図９及び図１０に示すように、層間絶縁膜２３上に信号線ＳＧＬと、画素トランジスタＴＲのドレイン３１ｄとがそれぞれ設けられている。つまり、信号線ＳＧＬ及びドレイン３１ｄは、同一の層に設けられている。
信号線ＳＧＬにおいて、第１コンタクトホールＨ１を埋め込んでいる部分とその周辺部が、画素トランジスタＴＲのソース３１ｓである。また、ドレイン３１ｄは、信号線ＳＧＬから離れた位置に配置されており、第２コンタクトホールＨ２を埋め込んでいる。ドレイン３１ｄの平面視による形状は、例えば矩形である。ソース３１ｓを含む信号線ＳＧＬとドレイン３１ｄは、例えば、同一組成の導電膜で構成されている。本実施形態では、ソース３１ｓをソース電極、ドレイン３１ｄをドレイン電極ということもできる。
信号線ＳＧＬは、平面視でゲート線ＧＣＬの一部（例えば、ゲートｎ１ｇ）と重なっている。また、ドレイン３１ｄの第１端部３１１Ａは、平面視でゲート線ＧＣＬの一部（例えば、ゲートｎ２ｇのドレイン側の端部）と重なっている。これにより、入射光の一部（例えば、基材１の一方の面１ａに対して斜めに入射した光）が、画素トランジスタＴＲ側に入射しても、この光は信号線ＳＧＬや、ドレイン３１ｄの第１端部３１１Ａで遮られる。これにより、ゲートｎ１ｇ、ｎ２ｇに光が入射することを抑制することができるので、画素トランジスタＴＲでの光電変換が抑制される。ＴＦＴ基板１００では、光電変換により画素トランジスタＴＲが誤作動する可能性が低減されている。
また、図１０に示すように、層間絶縁膜２３上に平坦化膜３３が設けられている。平坦化膜３３は、信号線ＳＧＬを覆っている。平坦化膜３３の上面３３ａは平坦であり、基材１の一方の面１ａに平行となっている。平坦化膜３３には、第３コンタクトホールＨ３が設けられている。図１０に示すように、第３コンタクトホールＨ３は、ドレイン３１ｄを底面とする貫通穴である。
また、平坦化膜３３上に共通電極４１が設けられている。図１０に示すように、共通電極４１には、貫通穴４１Ｈが設けられている。貫通穴４１Ｈは第３コンタクトホールＨ３を囲んでいる。また、共通電極４１上に反射膜４３が設けられている。反射膜４３には、１つの貫通穴４３Ｈが設けられている。図９に示すように、平面視で、貫通穴４３Ｈは貫通穴４１Ｈを囲んでいる。
また、平坦化膜３３上に絶縁膜４５が設けられている。絶縁膜４５は、共通電極４１と反射膜４３とを覆っている。また、絶縁膜４５は、第３コンタクトホールＨ３、貫通穴４１Ｈ、４３Ｈの各内側面を覆っている。絶縁膜４５は、第１保持容量Ｃ１（図２参照）の誘電体であり、第２保持容量Ｃ２（図２参照）の誘電体の一部でもある。
また、絶縁膜４５上に画素電極５１が設けられている。画素電極５１は、絶縁膜４５を介して共通電極４１を覆っている。また、画素電極５１は、第３コンタクトホールＨ３を埋め込んでいる。これにより、画素電極５１は、画素トランジスタＴＲのドレイン３１ｄと接続している。
次に、ＴＦＴ基板１００の各部を構成する材料を例示する。基材１は、ガラスや可撓性の樹脂基板で構成されている。ゲート線ＧＣＬ及び配線ＣＯＭＬ（図６参照）は、モリブデンを含む材料で構成されている。絶縁膜１３は、シリコン酸化膜及びシリコン窒化膜等の無機膜で構成されている。例えば、絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。半導体膜２１は、ポリシリコン膜で構成されている。このポリシリコン膜において、ゲート線ＧＣＬから露出している部分は、リン又はボロン等の不純物を含み、導電性を有する。また、半導体膜２１はアモルファスシリコンでもよく、また酸化物半導体膜であってもよい。層間絶縁膜２３は、シリコン酸化膜及びシリコン窒化膜等の無機膜で構成されている。例えば、層間絶縁膜２３は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。
信号線ＳＧＬ（ソース３１ｓを含む）と、ドレイン３１ｄと、第１中継部ｒｅｌ１は、チタン及びアルミニウムとで構成されている。例えば、信号線ＳＧＬと、ドレイン３１ｄと、第１中継部ｒｅｌ１は、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。平坦化膜３３は、アクリル樹脂等の有機膜で構成されている。共通電極４１は、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成されている。反射膜４３は、モリブデン及びアルミニウムで構成されている。例えば、反射膜４３は、基材１側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。また、反射膜４３はより反射性を高めるためＡｇ（銀）を用いたものであっても良い。絶縁膜４５は、シリコン窒化膜等の無機膜で構成されている。画素電極５１は、透光性の導電材料から成るＩＴＯで構成されている。また、画素電極５１及び共通電極４１は透光性の導電膜に限らず、反射性を有する遮光性の金属材料により形成されたものであっても良い。
なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でＴＦＴ基板１００の各部が構成されていてもよい。例えば、ゲート線ＧＣＬ及び配線ＣＯＭＬは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていてもよい。信号線ＳＧＬと、ドレイン３１ｄと、第１中継部ｒｅｌ１は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていてもよい。
次に、実施形態１に係るＴＦＴ基板１００の製造方法を、断面図を参照しながら説明する。図１１から図１４は、ＴＦＴ基板の製造方法を説明するための断面図である。図１１から図１４は、図１０に示した断面図に対応しており、この断面における製造過程を示している。
図１１に示すように、まず、製造装置（図示せず）は、基材１上にモリブデン等の導電膜（図示せず）を形成する。導電膜の形成は、スパッタ法等により行われる。次に、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により導電膜をパターニングして、ゲート線ＧＣＬ及び配線ＣＯＭＬ（図６参照）を形成する。例えば、製造装置は、導電膜の上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、ゲート線ＧＣＬ及び配線ＣＯＭＬが形成される領域を覆い、それ以外の領域を露出する形状に形成される。次に、製造装置は、レジストから露出する領域の導電膜を、ドライエッチング技術により除去する。これにより、導電膜からゲート線ＧＣＬ及び配線ＣＯＭＬが形成される。ゲート線ＧＣＬ及び配線ＣＯＭＬの形成後、製造装置は、レジストを除去する。
次に、製造装置は、基材１上に絶縁膜１３を形成する。絶縁膜１３の形成は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により行われる。これにより、ゲート線ＧＣＬ及び配線ＣＯＭＬは絶縁膜１３で覆われる。
次に、製造装置は、絶縁膜１３上に半導体膜を形成する。半導体膜の形成は、ＣＶＤ法等により行われる。次に、製造装置は、半導体膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、平面視による形状がＵ字状の半導体膜２１を形成する。半導体膜２１の形成後、製造装置は、レジストを除去する。
次に、図１２に示すように、製造装置は、絶縁膜１３上に層間絶縁膜２３を形成する。層間絶縁膜２３の形成は、ＣＶＤ法等により行われる。これにより、半導体膜２１は層間絶縁膜２３で覆われる。
次に、製造装置は、層間絶縁膜２３に第１コンタクトホールＨ１と、第２コンタクトホールＨ２と、貫通穴２３Ｈ（図６参照）とを形成する。例えば、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により層間絶縁膜２３をパターニングすることによって、第１コンタクトホールＨ１と、第２コンタクトホールＨ２と、貫通穴２３Ｈ及び貫通穴１３Ｈ（図６参照）とを形成する。第１コンタクトホールＨ１下と、第２コンタクトホールＨ２下にはエッチングストッパとなる半導体膜２１が存在するが、貫通穴２３Ｈ下には半導体膜２１が存在しない。このため、貫通穴２３Ｈ下に貫通穴１３Ｈが連続して形成される。第１コンタクトホールＨ１と、第２コンタクトホールＨ２と、貫通穴２３Ｈ及び貫通穴１３Ｈの形成後、製造装置は、レジストを除去する。
次に、製造装置は、層間絶縁膜２３上に信号線ＳＧＬ（図１０に示したソース３１ｓを含む）と、ドレイン３１ｄと、第１中継部ｒｅｌ１（図６参照）とを形成する。例えば、製造装置は、層間絶縁膜２３上に金属膜として、チタンを形成し、次にアルミニウムを形成し、次にチタンを形成する。金属膜の形成は、スパッタ法等により行われる。次に、製造装置は、金属膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、第１コンタクトホールＨ１を通して半導体膜２１に接続する信号線ＳＧＬと、第２コンタクトホールＨ２を通して半導体膜２１に接続するドレイン３１ｄと、平面視による形状が島状である第１中継部ｒｅｌ１とを形成する。その後、製造装置は、レジストを除去する。
次に、図１３に示すように、製造装置は、層間絶縁膜２３上に平坦化膜３３を形成する。平坦化膜３３は絶縁性であり、例えばアクリル樹脂などの有機材料である。平坦化膜３３の形成は、スリットコート法もしくはスピンコート法等により行われる。これにより、ソース３１ｓを含む信号線ＳＧＬと、ドレイン３１ｄと、第１中継部ｒｅｌ１は、平坦化膜３３で覆われる。平坦化膜３３にアクリル樹脂などの有機材料を用いると、平坦化膜３３の膜厚を厚くできる。このため、共通電極４１と信号線ＳＧＬとの間の寄生容量や、共通電極４１とドレイン３１ｄとの間の寄生容量を低減することができる。
次に、図１４に示すように、製造装置は、平坦化膜３３上に共通電極４１と反射膜４３とを形成する。例えば、製造装置は、平坦化膜３３上にＩＴＯ等の導電膜を形成する。次に、製造装置は、導電膜上に金属膜として、モリブデン、アルミニウム、モリブデンを順次形成する。導電膜及び金属膜の形成は、それぞれスパッタリング法等により行われる。次に、製造装置は、金属膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、貫通穴４３Ｈを有する反射膜４３を形成する。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、貫通穴４１Ｈを有する共通電極４１を形成する。共通電極４１の形成後、製造装置は、レジストを除去する。
次に、製造装置は、平坦化膜３３に第３コンタクトホールＨ３を形成する。例えば、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により平坦化膜３３をパターニングすることによって、第３コンタクトホールＨ３を形成する。第３コンタクトホールＨ３の形成後、製造装置は、レジストを除去する。
次に、製造装置は、基材１の上方に絶縁膜４５（図１０参照）を形成する。絶縁膜４５の形成は、ＣＶＤ法等により行われる。これにより、共通電極４１と反射膜４３は絶縁膜４５で覆われる。また、第３コンタクトホールＨ３の内側面及び底部も絶縁膜４５で覆われる。次に、製造装置は、絶縁膜４５のうち、第３コンタクトホールＨ３の底部を覆っている部分を除去する。例えば、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により絶縁膜４５をパターニングすることによって、第３コンタクトホールＨ３の底部から絶縁膜４５を除去する。その後、製造装置は、レジストを除去する。
次に、製造装置は、絶縁膜４５上に画素電極５１（図１０参照）を形成する。例えば、製造装置は、絶縁膜４５上にＩＴＯ等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、第３コンタクトホールＨ３を通してドレイン３１ｄに接続する画素電極５１を形成する。画素電極５１の形成後、製造装置は、レジストを除去する。以上の工程を経て、実施形態１に係るＴＦＴ基板１００が完成する。
次に、実施形態１に係る表示装置２００の構造について説明する。図１５は、実施形態１に係る表示装置の構成例を示す断面図である。図１５に示すように、実施形態１に係る表示装置２００は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置された対向基板１３０と、ＴＦＴ基板１００と対向基板１３０との間に配置された電気泳動層１６０と、シール部１５２と、を備える。
対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、ＴＦＴ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで構成されている。対向電極１３３と画素電極５１は、電気泳動層１６０を挟んで対向している。
シール部１５２は、ＴＦＴ基板１００と対向基板１３０との間に設けられている。ＴＦＴ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。シール部１５２には接続部材１５３が設けられている。対向電極１３３は、接続部材１５３を介して、ＴＦＴ基板１００の共通電極４１と接続される。これにより、対向電極１３３に共通電位ＶＣＯＭが供給される。
電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ２）が用いられる。また、複数のマイクロカプセル１６３の内部には、複数の黒色微粒子１６１、複数の白色微粒子１６２に以外の他色微粒子を含むものであっても良い。
画素電極５１と対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、０Ｖ）が供給され、画素電極５１に負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はＴＦＴ基板１００側に移動する。これにより、対向基板１３０側からＴＦＴ基板１００を見ると、画素電極５１と平面視で重なる領域（画素）は、黒表示となる。
図１６は、１つの画素において、画素電極の外周と共通電極の外周との間の距離と、電界強度との関係を調査した結果を示すグラフである。図１６の横軸は、共通電極の外周の辺と、画素電極の外周の辺との間の水平方向の距離Ｘ１（μｍ）を示す。図１６の縦軸は、１画素における、対向電極直下の電界の最小値を示す。図１６において、距離Ｘ１の値が正の場合、共通電極の外周は、平面視で画素電極の内側に位置する。距離Ｘ１の値が負の場合、共通電極の外周は、平面視で画素電極の外側に位置する。距離Ｘ１が０場合、共通電極の外周は、平面視で画素電極の外周と重なっている。
図１７は、比較例に係るＴＦＴ基板の構成例を示す平面図である。図１８は、図１７に示す平面図をＸＶＩＩＩ−ＸＶＩＩＩ’線で切断した断面図である。図１７及び図１８に示すように、比較例に係るＴＦＴ基板３００では、隣り合う画素ＰＸ間で共通電極３４１は一体となっている。ＴＦＴ基板３００では、Ｘ方向及びＹ方向にそれぞれ並ぶ複数の画素電極５１の下側に、１枚の共通電極３４１が設けられている。共通電極３４１の平面視による大きさは、画素電極５１の平面視による大きさよりも大きい。
図１６において、ポイントＡは、上述の比較例に係るＴＦＴ基板３００に対応している。ポイントＡでは、隣り合う画素ＰＸ間で共通電極は一体となっている。ポイントＢは、共通電極の外周が画素電極の外周と重なっているときを示す。ポイントＢでは、水平面（Ｘ−Ｙ面）と垂直に交わる垂直方向（Ｚ方向）において、共通電極の外周と画素電極の外周とは面一となっている。ポイントＣは、電解強度Ｙ１以上となっているときを示す。ポイントＤは、共通電極が設けられていないときを示す。ポイントＤにおける電解強度Ｙ０とする。図１６では、電解強度Ｙ０を基準に、−５パーセントの電界強度をＹ１として線を引き、＋５パーセントの電界強度をＹ２として線を引いている。Ｙ１＝０．９５×Ｙ０であり、Ｙ２＝１．０５×Ｙ０である。
図１６から、距離Ｘ１の値が増加するほど、電解強度の値が大きくなることがわかる。また、ポイントＡ、Ｂ間よりも、ポイントＢ、Ｃ間の方が、距離Ｘ１に対する電界強度の増加の割合が大きいことがわかる。特に、距離Ｘ１が０よりも大きくなると、距離Ｘ１に対する電界強度の増加の割合が急激に大きくなることがわかる。また、ポイントＣ、Ｄ間では、ポイントＢ、Ｃ間と比べて、距離Ｘ１の増加量に対する電界強度の増加量の割合が緩やかとなることがわかる。
以上説明したように、実施形態１に係るＴＦＴ基板１００は、絶縁性の基材１と、基材１の一方の面１ａ側に設けられる画素電極５１と、基材１と画素電極５１との間に設けられる共通電極４１と、を備える。平面視で、共通電極４１の外周の辺４１Ｌは全て画素電極５１の内側に位置する。これによれば、隣り合う一方の画素電極５１と他方の画素電極５１との間（画素電極５１間）の隙間Ｓ（図４、図５参照）から外側へ電界が漏れることを抑制することができ、画素電極５１間の隙間Ｓからの漏れ電界を小さくすることができる。これにより、各画素ＰＸにおいて電界強度の低下を抑制することができる。このため、ＴＦＴ基板１００を用いた表示装置２００において、表示ムラを低減したり、コントラストの低下を抑制したりすることができるので、表示性能の向上が可能である。表示性能を向上できるようにしたＴＦＴ基板１００及び表示装置２００を提供することができる。
また、ＴＦＴ基板１００は、基材１と画素電極５１との間に設けられる連結部５０、をさらに備える。画素電極５１は、Ｘ方向と、Ｘ方向と平面視で交差するＹ方向とに並ぶ複数並ぶ。共通電極４１は、Ｘ方向とＹ方向とに複数並ぶ。連結部５０は、Ｘ方向及びＹ方向のうち少なくとも一方向において、共通電極４１同士を接続する。例えば、連結部５０は、Ｘ方向に並ぶ複数の共通電極４１同士を接続する。これによれば、ＴＦＴ基板１００は、Ｘ方向に並ぶ複数の共通電極４１に連結部５０を介して共通電位ＶＣＯＭを供給することができる。１つの共通電極に１つの配線を接続して共通電位ＶＣＯＭを供給する場合と比べて、配線の本数を少なくすることができる。
また、ＴＦＴ基板１００は、基材１と画素電極５１との間において、Ｘ方向に延設されるゲート線ＧＣＬを備える。連結部５０は、ゲート線ＧＣＬと同一の層に設けられる配線ＣＯＭＬを有する。これによれば、製造装置は、配線ＣＯＭＬをゲート線ＧＣＬと同一工程で同時に形成することができるので、製造工程の増大を抑制することができる。また、配線ＣＯＭＬはゲート線ＧＣＬと同一の層に設けられるため、ＴＦＴ基板１００における層数の増大を抑制することができ、ＴＦＴ基板１００の薄型化に寄与することができる。
また、連結部５０は、共通電極４１よりも下側（つまり、基材１側）の層に位置する。このため、連結部５０が共通電極４１と同じ層に位置する場合や、共通電極４１よりも上側の層に位置する場合と比べて、連結部５０と画素電極５１との間に生じる寄生容量を低く抑えることができる。
（変形例）
上述の実施形態１では、共通電極４１上に反射膜４３が設けられていることを説明した。しかしながら、実施形態１及び後述の実施形態２、４、５において、反射膜４３は必須ではない。図１９は、実施形態１の変形例１に係るＴＦＴ基板の構成例を示す断面図である。
図１９は、実施形態１の変形例１に係るＴＦＴ基板１００Ａを、ＩＶ−ＩＶ’線（図３参照）と同じ位置で切断した断面を示している。例えば、図１９に示すＴＦＴ基板１００Ａのように、共通電極４１上に反射膜４３は配置されていなくてもよい。このような態様であっても、上述の実施形態１と同様の効果を奏する。
また、上述の実施形態１では、画素トランジスタＴＲがボトムゲート型であることを説明した。しかしながら、本実施形態において、画素トランジスタＴＲはボトムゲート型に限定されない。画素トランジスタＴＲは、トップゲート型でもよい。
図２０及び図２１は、実施形態１の変形例２に係るＴＦＴ基板の構成例を示す断面図である。図２０は、実施形態１の変形例２に係るＴＦＴ基板１００Ｂを、Ｘ−Ｘ’線（図９参照）と同じ位置で切断した断面を示している。図２１は、実施形態１の変形例２に係るＴＦＴ基板１００Ｂを、ＩＶ−ＩＶ’線（図３参照）と同じ位置で切断した断面を示している。例えば、図２０に示すＴＦＴ基板１００Ｂでは、画素トランジスタはＮＭＯＳトランジスタＮＴＲであり、トップゲート型の第１ＮＭＯＳトランジスタｎｔｒ１と、トップゲート型の第２ＮＭＯＳトランジスタｎｔｒ２とを有する。ＴＦＴ基板１００Ｂでは、基材１の一方の面１ａ上に半導体膜２１が設けられている。
また、図２０及び図２１に示すように、基材１の一方の面１ａ上に絶縁膜１３が設けられている。絶縁膜１３は、半導体膜２１を覆っている。また、絶縁膜１３上にゲート線ＧＣＬ及び配線ＣＯＭＬが設けられている。配線ＣＯＭＬは、貫通穴２３Ｈを介して第１中継部ｒｅｌ１と接続している。
また、上記の実施形態１では、配線ＣＯＭＬと共通電極４１とが第１中継部ｒｅｌ１（または、第１中継部ｒｅｌ１及び第２中継部ｒｅｌ２）を介して接続していることを説明した。しかしながら、実施形態１において、配線ＣＯＭＬと共通電極４１との接続はこれに限定されない。配線ＣＯＭＬと共通電極４１は、第１中継部ｒｅｌ１及び第２中継部ｒｅｌ２を介さずに直接接続していてもよい。
（実施形態２）
上述の実施形態１では、連結部５０が有する配線ＣＯＭＬがゲート線ＧＣＬと同じ層に設けられていることを説明した。しかしながら、本実施形態において、配線ＣＯＭＬはゲート線ＧＣＬとは異なる層に設けられていてもよい。
図２２は、実施形態２に係るＴＦＴ基板の構成例を示す平面図である。図２３は、実施形態２に係る連結部の構成例を示す断面図である。図２３に示す断面は、図２２に示す平面図をＸＸＩＩ−ＸＸＩＩ’線で切断した断面である。図２２及び図２３に示すように、実施形態２に係るＴＦＴ基板１００Ｃは、複数の共通電極４１同士を接続する連結部を有する。例えば、連結部は、Ｙ方向で隣り合う共通電極４１同士を接続する。連結部は、信号線ＳＧＬに平行に延設された複数の配線ＣＯＭＬである。
ＴＦＴ基板１００Ｃにおいて、複数の配線ＣＯＭＬは、Ｙ方向に延設されており、Ｘ方向に並んでいる。平面視で、１つの画素ＰＸに１本の配線ＣＯＭＬが重なるように、複数の配線ＣＯＭＬはＸ方向に並んでいる。また、Ｘ方向において、配線ＣＯＭＬと信号線ＳＧＬは交互に並んでいる。例えば、Ｙ方向において、配線ＣＯＭＬ及び信号線ＳＧＬは、配線ＣＯＭＬ（ｍ）、信号線ＳＧＬ（ｍ）、配線ＣＯＭＬ（ｍ＋１）、信号線ＳＧＬ（ｍ＋１）…の順で並んでいる。これにより、複数のゲート線ＧＣＬは、配線ＣＯＭＬ及び信号線ＳＧＬと、平面視でそれぞれ直交している。
配線ＣＯＭＬは、信号線ＳＧＬと同一の層（レイヤ）に設けられている。配線ＣＯＭＬは、信号線ＳＧＬと同一組成の材料で構成されている。配線ＣＯＭＬは、信号線ＳＧＬと同一のプロセスで同時に形成される。
図２３に示すように、配線ＣＯＭＬは層間絶縁膜２３上に設けられており、平坦化膜３３で覆われている。平坦化膜３３には貫通穴３３Ｈが設けられている。共通電極４１は、平坦化膜３３上に設けられており、貫通穴３３Ｈを埋め込んでいる。これにより、配線ＣＯＭＬは、共通電極４１に接続される。配線ＣＯＭＬには、図示しない電源回路から共通電位ＶＣＯＭ（例えば、０Ｖ）が供給される。配線ＣＯＭＬに供給された共通電位ＶＣＯＭは、共通電極４１に供給される。
実施形態２に係るＴＦＴ基板１００Ｃにおいても、共通電極４１の外周の辺４１Ｌは全て画素電極５１の内側に位置する。これによれば、画素電極５１間の隙間Ｓから外側へ電界が漏れることを抑制することができ、画素電極５１間の隙間Ｓからの漏れ電界を小さくすることができる。これにより、実施形態２に係るＴＦＴ基板１００Ｃは、実施形態１に係るＴＦＴ基板１００と同様の効果を奏する。
また、連結部５０は、Ｙ方向に並ぶ複数の共通電極４１同士を接続する。これによれば、ＴＦＴ基板１００Ｃは、Ｙ方向に並ぶ複数の共通電極４１に連結部５０を介して共通電位ＶＣＯＭを供給することができる。１つの共通電極に１つの配線を接続して共通電位ＶＣＯＭを供給する場合と比べて、配線の本数を少なくすることができる。
また、ＴＦＴ基板１００Ｃは、基材１と画素電極５１との間において、Ｙ方向に延設される信号線ＳＧＬを備える。連結部５０は、信号線ＳＧＬと同一の層に設けられる配線ＣＯＭＬを有する。これによれば、製造装置は、配線ＣＯＭＬを信号線ＳＧＬと同一工程で同時に形成することができるので、製造工程の増大を抑制することができる。また、配線ＣＯＭＬは信号線ＳＧＬと同一の層に設けられるため、ＴＦＴ基板１００Ｃにおける層数の増大を抑制することができ、ＴＦＴ基板１００Ｃの薄型化に寄与することができる。
また、ＴＦＴ基板１００Ｃにおいても、配線ＣＯＭＬは、共通電極４１よりも下側（つまり、基材１側）の層に位置する。このため、配線ＣＯＭＬが共通電極４１と同じ層に位置する場合や、共通電極４１よりも上側の層に位置する場合と比べて、配線ＣＯＭＬと画素電極５１との間に生じる寄生容量を低く抑えることができる。
（変形例）
本実施形態において、画素トランジスタＴＲは、ＮＭＯＳトランジスタＴＲではなく、ＰＭＯＳトランジスタを備えてもよい。また、本実施形態において、画素トランジスタＴＲは、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタの両方を有してもよい。以下、画素トランジスタＴＲが、ＮＭＯＳトランジスタと、ＰＭＯＳトランジスタの両方を有する場合を、実施形態２の変形例として具体的に説明する。
図２４は、実施形態２の変形例に係るＴＦＴ基板において、１画素の構成例を示す回路図である。図２４に示すように、画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲと、ＮＭＯＳトランジスタＮＴＲに並列に接続するＰＭＯＳトランジスタＰＴＲと、を有する。ＰＭＯＳトランジスタＰＴＲは、第１ＰＭＯＳトランジスタｐｔｒ１と、第２ＰＭＯＳトランジスタｐｔｒ２と、を有する。第１ＰＭＯＳトランジスタｐｔｒ１と第２ＰＭＯＳトランジスタｐｔｒ２は直列に接続されている。
図２５は、実施形態２の変形例に係るＴＦＴ基板の構成例を示す平面図である。実施形態２の変形例に係るＴＦＴ基板１００Ｄにおいて、複数の第１ゲート線ＧＣＬ−Ｎは、Ｘ方向に延設されており、Ｙ方向に並んでいる。複数の第２ゲート線ＧＣＬ−Ｐも、Ｘ方向に延設されており、Ｙ方向に並んでいる。Ｙ方向において、第１ゲート線ＧＣＬ−Ｎと第２ゲート線ＧＣＬ−Ｐは交互に並んでいる。例えば、Ｙ方向において、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐは、第１ゲート線ＧＣＬ−Ｎ（ｎ）、第２ゲート線ＧＣＬ−Ｐ（ｎ）、第１ゲート線ＧＣＬ−Ｎ（ｎ＋１）、第２ゲート線ＧＣＬ−Ｐ（ｎ＋１）…の順で並んでいる。
複数の信号線ＳＧＬは、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐと、平面視でそれぞれ直交している。また、信号線ＳＧＬと同一の層に配置されている複数の配線ＣＯＭＬも、第１ゲート線ＧＣＬ−Ｎ及び第２ゲート線ＧＣＬ−Ｐと、平面視でそれぞれ直交している。
図２４に示すように、ＮＭＯＳトランジスタＮＴＲのゲートは、第１ゲート線ＧＣＬ−Ｎに接続している。ＮＭＯＳトランジスタＮＴＲのソースは、信号線ＳＧＬに接続している。ＮＭＯＳトランジスタＮＴＲのドレインは、画素電極５１に接続している。また、ＰＭＯＳトランジスタＰＴＲのゲートは、第２ゲート線ＧＣＬ−Ｐに接続している。ＰＭＯＳトランジスタＰＴＲのソースは、信号線ＳＧＬに接続している。ＰＭＯＳトランジスタＰＴＲのドレインは、画素電極５１に接続している。
複数の第１ゲート線ＧＣＬ−Ｎ及び複数の第２ゲート線ＧＣＬ−Ｐは、ゲート駆動部１１０（図１参照）にそれぞれ接続している。ゲート駆動部１１０は、上述の制御回路から出力される信号に基づいて、第１ゲート駆動信号と、第２ゲート駆動信号とを生成する。ゲート駆動部１１０は、第１ゲート駆動信号を第１ゲート線ＧＣＬ−Ｎに供給し、第２ゲート駆動信号を第２ゲート線ＧＣＬ−Ｐに供給する。
このように、本実施形態では、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成としてもよい。これによれば、画素トランジスタＴＲがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
（実施形態３）
上述の実施形態１、２では、連結部５０としての配線ＣＯＭＬが、ゲート線ＧＣＬ又は信号線ＳＧＬと同一の層に設けられる場合を説明した。しかしながら、本実施形態において、複数の共通電極同士を接続する連結部はこれに限定されない。本実施形態において、連結部は、反射膜４３と一体に形成されてもよい。
図２６は、実施形態３に係るＴＦＴ基板の構成例を示す平面図である。実施形態３に係るＴＦＴ基板１００Ｅにおいて、複数の共通電極４１同士を接続する連結部４４は、反射膜４３と同一組成の材料で構成されており、反射膜４３と一体に形成されている。連結部４４は、反射膜４３と同一のプロセスで同時に形成される。反射膜４３及び連結部４４は、共通電極４１において画素電極５１と対向する面上に設けられている。
図２６に示すように、共通電極４１及び反射膜４３の平面視による形状はそれぞれ矩形であり、例えば正方形である。連結部４４は、反射膜４３の外周の各辺４３Ｌに１つずつ接続している。これにより、連結部４４は、Ｘ方向に並ぶ反射膜４３同士を接続し、Ｙ方向に並ぶ反射膜４３同士を接続している。連結部４４は、Ｘ方向及びＹ方向において隣り合う反射膜４３同士をそれぞれ接続している。また、反射膜４３は導電性を有し、共通電極４１と接している。このため、連結部４４は、Ｘ方向及びＹ方向において隣り合う共通電極４１同士を、共通電極４１と接する反射膜４３を介して接続することになる。共通電極４１の幅（つまり、Ｘ方向又はＹ方向の長さ）をＷ４１とし、反射膜４３の幅をＷ４３とし、連結部４４の幅をＷ４４とする。連結部４４の幅Ｗ４４は、共通電極４１の幅Ｗ４１よりも小さく、反射膜４３の幅Ｗ４１よりも小さい。Ｗ４１＞Ｗ４３＞Ｗ４４となっている。
実施形態３に係るＴＦＴ基板１００Ｅによれば、平面視で、共通電極４１の外周の辺４１Ｌは全て画素電極５１の内側に位置する。また、画素電極５１間の隙間Ｓの下を通る連結部４４の幅Ｗ４４は、共通電極４１の幅Ｗ４１よりも小さく、反射膜４３の幅Ｗ４３よりも小さい。これにより、画素電極５１間の隙間から外側へ電界が漏れることを抑制することができ、画素電極５１間の隙間Ｓからの漏れ電界を小さくすることができる。
また、製造装置は、連結部５０を反射膜４３と同一工程で同時に形成することができるので、製造工程の増大を抑制することができる。また、連結部５０は、反射膜４３と同一の層に設けられるため、ＴＦＴ基板１００Ｅにおける層数の増大を抑制することができ、ＴＦＴ基板１００Ｅの薄型化に寄与することができる。
（実施形態４）
本実施形態において、複数の共通電極同士を接続する連結部は、共通電極４１と一体に形成されてもよい。図２７は、実施形態４に係るＴＦＴ基板の構成例を示す平面図である。実施形態４に係るＴＦＴ基板１００Ｆにおいて、複数の共通電極４１同士を接続する連結部４２は、共通電極４１と同一組成の材料で構成されており、共通電極４１と一体に形成されている。連結部４２は、共通電極４１と同一のプロセスで同時に形成される。
図２７に示すように、共通電極４１の平面視による形状は矩形であり、例えば正方形である。連結部４２は、共通電極４１の外周の各辺４１Ｌに１つずつ接続している。これにより、連結部４２は、Ｘ方向及びＹ方向において、隣り合う共通電極４１同士を接続している。共通電極４１の幅（つまり、Ｘ方向又はＹ方向の長さ）をＷ４１とし、連結部４２の幅をＷ４２とする。連結部４２の幅Ｗ４２は、共通電極４１の幅Ｗ４１よりも小さい。Ｗ４１＞Ｗ４２となっている。
実施形態４に係るＴＦＴ基板１００Ｆによれば、平面視で、共通電極４１の外周の辺４１Ｌは全て画素電極５１の内側に位置する。また、画素電極５１間の隙間Ｓの下を通る連結部４２の幅Ｗ４２は、共通電極４１の幅Ｗ４１よりも小さい。これにより、画素電極５１間の隙間から外側へ電界が漏れることを抑制することができ、画素電極５１間の隙間Ｓからの漏れ電界を小さくすることができる。
また、製造装置は、連結部４２を共通電極４１と同一工程で同時に形成することができるので、製造工程の増大を抑制することができる。また、連結部４２は、共通電極４１と同一の層に設けられるため、ＴＦＴ基板１００Ｆにおける層数の増大を抑制することができ、ＴＦＴ基板１００Ｆの薄型化に寄与することができる。
（実施形態５）
上記の実施形態４では、連結部４２が、Ｘ方向及びＹ方向において隣り合う共通電極４１同士を接続することを説明した。しかしながら、連結部４２は、Ｘ方向及びＹ方向の両方向ではなく、Ｘ方向又はＹ方向の一方向において、隣り合う共通電極同士を接続してもよい。図２８は、実施形態５に係るＴＦＴ基板の構成例を示す平面図である。実施形態５に係るＴＦＴ基板１００Ｇにおいて、共通電極４１と一体に形成されている連結部４２は、Ｘ方向において、隣り合う共通電極４１同士を接続している。
実施形態５に係るＴＦＴ基板１００Ｇによれば、平面視で、共通電極４１の外周の辺４１Ｌは全て画素電極５１の内側に位置する。また、連結部４２の幅Ｗ４２は、共通電極４１の幅Ｗ４１よりも小さい。これにより、画素電極５１間の隙間から外側へ電界が漏れることを抑制することができ、画素電極５１間の隙間Ｓからの漏れ電界を小さくすることができる。
（変形例）
図２９は、実施形態５の変形例に係るＴＦＴ基板の構成例を示す平面図である。実施形態５の変形例に係るＴＦＴ基板１００Ｈにおいて、共通電極４１と一体に形成されている連結部４２は、Ｙ方向において、隣り合う共通電極４１同士を接続している。このような態様であっても、上述の実施形態５と同様の効果を奏する。
なお、上記の特許文献１では、その図５に記載されているように、平面視で、第１蓄積容量５１Ａ（画素電極に相当）から第２蓄積容量７１Ｂ（共通電極に相当）の一部がはみ出している。第２蓄積容量７１Ｂにおいて、第１蓄積容量５１Ａからはみ出している部分の紙面縦方向の幅は、第１蓄積容量５１Ａで覆われている部分の紙面縦方向の幅と同じである。このため、特許文献１において第１蓄積容量５１Ａ間の隙間から漏れる電界は、実施形態５と比べて、大きいと考えられる。
（実施形態６）
特許文献１に記載の第２蓄積容量７１Ｂ（共通電極に相当）がベタ膜であると、Ｘ方向及びＹ方向に隣接する４つの画素電極５１の角部に囲まれた領域において、電位のむらが生じやすい。Ｘ方向及びＹ方向に隣接する４つの画素電極５１の角部に囲まれた領域では、画素電極５１への電界量が小さいと推定される。そこで、実施形態６の表示装置２００は、共通電極４１が導電膜で形成され、共通電極４１には、平面視で導電膜の孔である複数の導電膜非形成領域４１Ｓを備えることにしている。以下、実施形態１の表示装置２００と異なる点について、実施形態６の表示装置２００を詳細に説明し、同じ構成については説明を省略する。
図３０は、実施形態６に係るＴＦＴ基板の構成例を示す平面図である。図３１は、実施形態６に係る共通電極の構成例を示す平面図である。上述した本実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
実施形態６に係るＴＦＴ基板１００Ｉは、共通電極４１を備える。図３１に示すように、共通電極４１は、ベタ膜で形成される。共通電極４１には、平面視で導電膜の孔である複数の導電膜非形成領域４１Ｓを備える。
図３０に示すように、Ｘ方向及びＹ方向に隣接する４つの画素電極５１の角部に囲まれた領域Ｑに、導電膜非形成領域４１Ｓがそれぞれ配置されている。
図３２は、実施形態６に係る共通電極の導電膜非形成領域を示す平面図である。図３２は、上述した領域Ｑの拡大図である。実施形態６では、導電膜非形成領域４１Ｓは、Ｘ方向及びＹ方向に隣接する４つの画素電極５１の角部５１ｃに囲まれた領域と同じ面積を有する。
以上説明したように、実施形態６のＴＦＴ基板１００Ｉは、絶縁性の基材１と、基材１の一方の面側に設けられ、第１方向であるＸ方向と、Ｘ方向と平面視で交差する第２方向であるＹ方向とに複数並ぶ画素電極５１と、１基材と画素電極５１との間に設けられる共通電極４１と、を備える。共通電極４１が導電膜で形成され、共通電極４１には、平面視で導電膜の孔である複数の導電膜非形成領域４１Ｓがある。ここで、導電膜非形成領域４１Ｓは、Ｘ方向及びＹ方向に隣接する４つの画素の角部が囲む領域Ｑの少なくとも一部と平面視で重なっている。
これにより、導電膜非形成領域４１Ｓにおいて、共通電極４１の影響が小さくなる。これにより、領域Ｑの表示むらが抑制され、表示品位が向上する。平面視で、隣り合う画素電極５１と重なり合う共通電極４１は、幅の広いいわば、連結部で電気的に接続されることとなる。これにより、共通電極４１全体において、部分的な電位のばらつきが小さくなり、共通電極４１全体が一定の電位に近くなる。その結果、ＴＦＴ基板１００Ｉは、面内における表示品位のばらつきが小さくなる。
また、共通電極４１に積層する導電性の金属層などを不要とすることもできる。これにより、ＴＦＴ基板１００Ｉは、より高精細化できる。
共通電極４１の縁に重畳する画素電極５１の部分が少なくなるので、画素電極５１内の段差が少なくなる。このため、ＴＦＴ基板１００Ｉの歩留まりが向上する。
（変形例）
図３３は、実施形態６の変形例１に係る共通電極の導電膜非形成領域を示す平面図である。導電膜非形成領域４１Ｓは、Ｘ方向及びＹ方向に隣接する４つの画素電極５１の角部５１ｃが囲む領域よりも大きい。
これにより、Ｘ方向及びＹ方向に隣接する４つの画素の角部が囲む領域Ｑから外側へ電界が漏れることを抑制することができる。露光時のアライメント精度が小さくても、Ｘ方向及びＹ方向に隣接する４つの画素の角部が囲む領域Ｑと、導電膜非形成領域４１Ｓとは重なりやすい。
図３４は、実施形態６の変形例２に係る共通電極の導電膜非形成領域を示す平面図である。導電膜非形成領域４１Ｓは、Ｘ方向及びＹ方向に隣接する４つの画素電極５１の角部５１ｃが囲む領域よりも小さい。
導電膜非形成領域４１Ｓにおいて、共通電極４１の影響が小さくなる。これにより、領域Ｑの表示むらが抑制され、表示品位が向上する。また、共通電極４１の縁に重畳する画素電極５１の部分が少なくなるので、画素電極５１内の段差が少なくなる。このため、ＴＦＴ基板１００Ｉの歩留まりが向上する。
図３４に示すように、導電膜非形成領域４１Ｓは、矩形であって角５１ｃが丸い。これにより、共通電極４１の影響が小さくなる。
図３５は、実施形態６の変形例３に係る共通電極の導電膜非形成領域を示す平面図である。導電膜非形成領域４１Ｓは、丸い。これにより、導電膜非形成領域４１Ｓの形状が安定する。導電膜非形成領域４１Ｓにおいて、共通電極４１の影響が小さくなる。これにより、領域Ｑの表示むらが抑制され、表示品位が向上する。また、共通電極４１の縁に重畳する画素電極５１の部分が少なくなるので、画素電極５１内の段差が少なくなる。このため、ＴＦＴ基板１００Ｉの歩留まりが向上する。
図３６は、実施形態６の変形例４に係る共通電極の導電膜非形成領域を示す平面図である。導電膜非形成領域４１Ｓは、八角形である。これにより、角部５１ｃから導電膜非形成領域４１Ｓまでの距離を同じにしやすくなる。そして、導電膜非形成領域４１Ｓにおいて、共通電極４１の影響が小さくなる。これにより、領域Ｑの表示むらが抑制され、表示品位が向上する。また、共通電極４１の縁に重畳する画素電極５１の部分が少なくなるので、画素電極５１内の段差が少なくなる。このため、ＴＦＴ基板１００Ｉの歩留まりが向上する。
図３７は、実施形態６の変形例５に係る共通電極の導電膜非形成領域を示す平面図である。導電膜非形成領域４１Ｓは、十字形である。これにより、角部５１ｃから導電膜非形成領域４１Ｓまでの距離を同じにしやすくなる。そして、導電膜非形成領域４１Ｓにおいて、共通電極４１の影響が小さくなる。これにより、領域Ｑの表示むらが抑制され、表示品位が向上する。また、共通電極４１の縁に重畳する画素電極５１の部分が少なくなるので、画素電極５１内の段差が少なくなる。このため、ＴＦＴ基板１００Ｉの歩留まりが向上する。
図３８は、実施形態６の変形例６に係る共通電極の導電膜非形成領域を示す平面図である。導電膜非形成領域４１Ｓは、Ｘ方向に隣接する２つの画素電極の間、及びＹ方向に隣接する２つの画素電極の間にさらに設けられている。これにより、露光時のアライメント精度が小さくても、Ｘ方向及びＹ方向に隣接する４つの画素の角部が囲む領域Ｑと、導電膜非形成領域４１Ｓとは重なりやすい。そして、導電膜非形成領域４１Ｓにおいて、共通電極４１の影響が小さくなる。これにより、領域Ｑの表示むらが抑制され、表示品位が向上する。また、共通電極４１の縁に重畳する画素電極５１の部分が少なくなるので、画素電極５１内の段差が少なくなる。このため、ＴＦＴ基板１００Ｉの歩留まりが向上する。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
以上説明したＴＦＴ基板１００ＡからＴＦＴ基板１００Ｉのいずれかと、ＴＦＴ基板１００Ｉと対向して配置される電気泳動層１６０と、を備える電気泳動装置に適用できる。
本開示は、以下の態様もとることができる。
（１）絶縁性の基材と、
前記基材の一方の面側に設けられ、第１方向と、前記第１方向と平面視で交差する第２方向とに複数並ぶ画素電極と、
前記基材と前記画素電極との間に設けられる共通電極と、を備え、
前記共通電極が導電膜で形成され、前記共通電極には、平面視で前記導電膜の孔である複数の導電膜非形成領域があり、
前記導電膜非形成領域は、前記第１方向及び前記第２方向に隣接する４つの画素電極の角部が囲む領域の少なくとも一部と平面視で重なっている、基板。
（２）前記導電膜非形成領域は、前記第１方向及び前記第２方向に隣接する４つの画素電極の角部が囲む領域と同じ面積を有する、上記（１）に記載の基板。
（３）前記導電膜非形成領域は、前記第１方向及び前記第２方向に隣接する４つの画素電極の角部が囲む領域よりも大きい、上記（１）に記載の基板。
（４）前記導電膜非形成領域は、前記第１方向及び前記第２方向に隣接する４つの画素電極の角部が囲む領域よりも小さい、上記（１）に記載の基板。
（５）前記導電膜非形成領域は、矩形であって角が丸い、上記（１）から（４）のいずれか１つに記載の基板。
（６）前記導電膜非形成領域は、丸い、上記（１）から（４）のいずれか１つに記載の基板。
（７）前記導電膜非形成領域は、八角形である、上記（１）から（４）のいずれか１つに記載の基板。
（８）前記導電膜非形成領域は、十字形である、上記（１）から（４）のいずれか１つに記載の基板。
（９）前記導電膜非形成領域は、前記第１方向に隣接する２つの画素電極の間および前記第２方向に隣接する２つの画素電極の間にさらに設けられている、上記（１）から（８）のいずれか１つに記載の基板。
（１０）
（１）から（９）のいずれか１つの基板と、
前記基板と対向して配置される電気泳動層と、を備える、電気泳動装置。
１ 基材
１ａ 一方の面
１３ 絶縁膜
１３Ｈ、２３Ｈ、３３Ｈ、４１Ｈ、４３Ｈ 貫通穴
２１ 半導体膜
２３ 層間絶縁膜
３１ｄ ドレイン
３１ｓ ソース
３３ 平坦化膜
４１ 共通電極
４２、４４、５０ 連結部
４３ 反射膜
４５ 絶縁膜
５１ 画素電極
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ、１００Ｉ ＴＦＴ基板（基板の一例）
１１０ ゲート駆動部
１２０ ソース駆動部
１３０ 対向基板
１３１ 基材
１３３ 対向電極
１５２ シール部
１５３ 接続部材
１６０ 電気泳動層
１６１ 黒色微粒子
１６２ 白色微粒子
１６３ マイクロカプセル
１６５ 分散液
２００ 表示装置
２１１ 第１部位
２１２ 第２部位
２１３ 第３部位
３１１Ａ 第１端部
Ｃ１ 第１保持容量
Ｃ２ 第２保持容量
ＣＯＭＬ 配線
ＧＣＬ ゲート線
Ｈ１ 第１コンタクトホール
Ｈ２ 第２コンタクトホール
Ｈ３ 第３コンタクトホール
ｎ１ｇ、ｎ２ｇ ゲート
ＮＴＲ ＮＭＯＳトランジスタ
ｎｔｒ１ 第１ＮＭＯＳトランジスタ
ｎｔｒ２ 第２ＮＭＯＳトランジスタ
ＰＴＲ ＰＭＯＳトランジスタ
ｐｔｒ１ 第１ＰＭＯＳトランジスタ
ｐｔｒ２ 第２ＰＭＯＳトランジスタ
ＰＸ 画素
ｒｅｌ１ 第１中継部
ｒｅｌ２ 第２中継部
ＴＲ 画素トランジスタ
ＶＣＯＭ 共通電位

Claims (9)

  1. 絶縁性の基材と、
    前記基材の一方の面側に設けられる画素電極と、
    前記基材と前記画素電極との間に設けられる共通電極と、
    前記基材と前記画素電極との間に設けられる連結部と、を備え、
    平面視で、前記共通電極の外周の辺は全て前記画素電極の内側に位置し、
    前記画素電極は、第１方向と、前記第１方向と平面視で交差する第２方向とに複数並び、
    前記共通電極は、前記第１方向と前記第２方向とに複数並び、
    前記連結部は、前記第１方向及び前記第２方向のうち少なくとも一方向に並ぶ前記共通電極同士を接続する、基板。
  2. 前記基材と前記画素電極との間において、前記第１方向に延設されるゲート線、をさらに備え、
    前記連結部は、前記ゲート線と同一の層に設けられる配線を有する、請求項１に記載の基板。
  3. 前記基材と前記画素電極との間において、前記第２方向に延設される信号線、をさらに備え、
    前記連結部は、前記信号線と同一の層に設けられる配線を有する、請求項１に記載の基板。
  4. 前記連結部は、
    前記共通電極において前記画素電極と対向する面上に設けられる、請求項１に記載の基板。
  5. 前記連結部は、
    前記共通電極と同一の層に設けられ、かつ、前記共通電極と同一組成の材料で構成される、請求項１に記載の基板。
  6. 基板と、
    前記基板と対向して配置される電気泳動層と、を備え、
    前記基板は、
    絶縁性の基材と、
    前記基材において前記電気泳動層と対向する面側に設けられ、マトリクス状に配置された複数の画素電極と、
    前記基材と前記画素電極との間に設けられ、マトリクス状に配置された複数の共通電極と、
    前記基材と前記画素電極との間において、第１方向に延設されるゲート線と、を備え、
    平面視で、前記複数の画素電極と前記複数の共通電極の各々は１対１で対向し、前記共通電極の外周の全辺は前記画素電極の内側に位置し、
    前記複数の共通電極のうち、互いに隣り合う共通電極同士は、それぞれ離隔し、
    前記第１方向に並んで配置された複数の共通電極は互いに連結部により前記共通電極同士が接続されており、
    前記連結部は前記ゲート線と平行に前記第１方向に延設されており、
    前記連結部は、前記ゲート線と同一の層に設けられる配線である、
    電気泳動装置。
  7. 基板と、
    前記基板と対向して配置される電気泳動層と、を備え、
    前記基板は、
    絶縁性の基材と、
    前記基材において前記電気泳動層と対向する面側に設けられ、マトリクス状に配置された複数の画素電極と、
    前記基材と前記画素電極との間に設けられ、マトリクス状に配置された複数の共通電極と、
    前記基材と前記画素電極との間において、第２方向に延設される信号線と、を備え、
    平面視で、前記複数の画素電極と前記複数の共通電極の各々は１対１で対向し、前記共通電極の外周の全辺は前記画素電極の内側に位置し、
    前記複数の共通電極のうち、互いに隣り合う共通電極同士は、それぞれ離隔し、
    前記第２方向に並んで配置された複数の共通電極は互いに連結部により前記共通電極同士が接続されており、
    前記連結部は前記信号線と平行に前記第２方向に延設されており、
    前記連結部は、前記信号線と同一の層に設けられる配線である、
    電気泳動装置。
  8. 前記基材と前記共通電極との間に有機膜と、を更に備え、
    前記共通電極と、前記連結部は前記有機膜に形成されたコンタクトホールを介して接続されており、
    前記コンタクトホールは前記画素電極と対向する、
    請求項６又は７に記載の電気泳動装置。
  9. 前記共通電極は透光性導電膜と、前記透光性導電膜に接する反射膜とを有し、
    前記コンタクトホールにおいて、前記連結部は前記透光性導電膜に接する、
    請求項８に記載の電気泳動装置。
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