JP6991865B2 - Ｔｆｔ基板 - Google Patents

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Description

本発明は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板に関する。
近年、携帯電話及び電子ペーパー等のモバイル電子機器向け等の表示装置の需要が高くなっている。例えば、電子ペーパーで用いられる電気泳動型ディスプレイ（Ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ Ｄｉｓｐｌａｙ：ＥＰＤ）では、画像の書き換え時の電位を保持するメモリ性を有している。ＥＰＤは、フレーム毎に１回書き換えを行えば、次のフレームにおいて書き換えが行われるまで書き換え時の電位が保持される。このため、ＥＰＤは、低消費電力駆動が可能である。例えば、ＥＰＤの画素トランジスタを、ＰチャネルトランジスタとＮチャネルトランジスタとを組み合わせたＣＭＯＳ（相補型ＭＯＳ）構成とすることで、低消費電力化を図る技術が開示されている（例えば、特許文献１）。
特開２０１１－２２１１２５号公報
屋外のような強い光が当たる環境下では、表示面に入射する光が画素トランジスタに届く可能性がある。画素トランジスタに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。
本発明は、上記に鑑みてなされたものであり、信頼性を向上できるようにしたＴＦＴ基板を提供することを目的とする。
一態様に係るＴＦＴ基板は、第１方向に延設される第１ゲート線と第２ゲート線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、前記信号線に接続する半導体膜と、前記半導体膜に接続するドレイン電極と、前記信号線と前記ドレイン電極を覆う平坦化膜と、前記ドレイン電極に接続する画素電極と、を備え、前記半導体膜は、前記第１ゲート線に平行に延設される第１直線部と、前記第２ゲート線に平行に延設される第２直線部と、を有し、平面視において、前記第１ゲート線及び前記第２ゲート線は、前記第１直線部と前記第２直線部との間に位置し、平面視において、前記ドレイン電極と前記画素電極を接続する前記平坦化膜の第１コンタクトホールは、前記第１ゲート線と前記第２ゲート線の間に位置する。
別の態様に係るＴＦＴ基板は、第１ゲート線と、前記第１ゲート線に平行な第２ゲート線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、前記第１ゲート線及び前記第２ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、前記半導体膜は、第１ゲート線に平行な第１直線部と、前記第２ゲート線に平行な第２直線部と、前記信号線に平行な第３直線部と、を有し、前記第３直線部は前記第１直線部と前記第２直線部とを接続する。
図１は、実施形態１に係る表示装置の構成例を示すブロック図である。 図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。 図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。 図４は、実施形態１に係るＴＦＴ基板の１画素において、ゲート線の構成例を示す平面図である。 図５は、実施形態１に係るＴＦＴ基板の１画素において、半導体膜の構成例を示す平面図である。 図６は、実施形態１に係るＴＦＴ基板の１画素において、信号線、ドレイン及び遮光膜の構成例を示す平面図である。 図７は、ＴＦＴ基板の１画素において、共通電極の構成例を示す平面図である。 図８は、実施形態１に係るＴＦＴ基板の１画素の構成例を示す平面図である。 図９は、図８に示す平面図をＩＸ－ＩＸ’線で切断した断面図である。 図１０は、実施形態１に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。 図１１は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１２は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１３は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１４は、ＴＦＴ基板の製造方法を説明するための断面図である。 図１５は、実施形態１に係る表示装置の構成例を示す断面図である。 図１６は、実施形態１の変形例１に係るＴＦＴ基板の構成例を示す平面図である。 図１７は、実施形態１の変形例２に係るＴＦＴ基板の構成例を示す平面図である。 図１８は、実施形態１の変形例３に係るＴＦＴ基板の構成例を示す平面図である。 図１９は、実施形態１の変形例４に係るＴＦＴ基板の構成例を示す断面図である。 図２０は、実施形態１の変形例５に係るＴＦＴ基板を示す断面図である。 図２１は、実施形態２に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。 図２２は、実施形態２に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。 図２３は、実施形態２に係るＴＦＴ基板の１画素の構成例を示す平面図である。 図２４は、実施形態２に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。 図２５は、実施形態２の変形例に係るＴＦＴ基板の構成例を示す平面図である。 図２６は、実施形態３に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。 図２７は、実施形態３に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。 図２８は、実施形態３に係るＴＦＴ基板の１画素の構成例を示す平面図である。 図２９は、図２８に示す平面図をＸＸＩＸ－ＸＸＩＸ’線で切断した断面図である。 図３０は、実施形態３に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。 図３１は、実施形態３の変形例に係るＴＦＴ基板の構成例を示す平面図である。 図３２は、図３１に示す平面図をＸＸＸＩＩ－ＸＸＸＩＩ’線で切断した断面図である。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
また、本明細書では、図３における左右方向をＸ方向で示し、図３における上下方向をＹ方向で示す。Ｘ方向及びＹ方向は、基材１の一方の面１ａ（後述の図９参照）に平行である。平行については概ね平行に形成されるものであり、製造に伴う微妙なずれについては許容されるものとしている。
（実施形態１）
図１は、実施形態１に係る表示装置の構成例を示すブロック図である。図２は、実施形態１に係るＴＦＴ基板において、１画素の構成例を示す回路図である。実施形態１に係る表示装置２００は、例えば、図示しない電子機器に搭載される。表示装置２００は、電子機器の電源回路から電源電圧が印加され、電子機器のホストプロセッサである制御回路から出力される信号に基づいて画像表示を行う。表示装置２００は、例えば電気泳動層１６０（後述の図１５参照）を有する電気泳動型ディスプレイ（ＥＰＤ）である。図１に示すように、表示装置２００は、ＴＦＴ基板１００と、ＴＦＴ基板１００に接続するゲート駆動部１１０と、ＴＦＴ基板１００に接続するソース駆動部１２０と、を備える。
図１に示すように、ＴＦＴ基板１００は、複数の画素ＰＸと、複数の第１ゲート線ＧＣＬ－Ｎ（ｎ）、ＧＣＬ－Ｎ（ｎ＋１）、ＧＣＬ－Ｎ（ｎ＋２）…と、複数の第２ゲート線ＧＣＬ－Ｐ（ｎ）、ＧＣＬ－Ｐ（ｎ＋１）、ＧＣＬ－Ｐ（ｎ＋２）…と、複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…と、を備える。ｎ、ｍは、それぞれ１以上の整数である。以下の説明では、複数の第１ゲート線ＧＣＬ－Ｎ（ｎ）、ＧＣＬ－Ｎ（ｎ＋１）、ＧＣＬ－Ｎ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第１ゲート線ＧＣＬ－Ｎという。同様に、複数の第２ゲート線ＧＣＬ－Ｐ（ｎ）、ＧＣＬ－Ｐ（ｎ＋１）、ＧＣＬ－Ｐ（ｎ＋２）…を互いに区別して説明する必要がないときは、それぞれを第２ゲート線ＧＣＬ－Ｐという。複数の信号線ＳＧＬ（ｍ）、ＳＧＬ（ｍ＋１）、ＳＧＬ（ｍ＋２）…を互いに区別して説明する必要がないときは、それぞれを信号線ＳＧＬという。
複数の画素ＰＸは、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。複数の第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設されており、Ｙ方向に並んでいる。複数の第２ゲート線ＧＣＬ－Ｐも、Ｘ方向に延設されており、Ｙ方向に並んでいる。Ｙ方向において、第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐは交互に並んでいる。例えば、Ｙ方向において、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、第１ゲート線ＧＣＬ－Ｎ（ｎ）、第２ゲート線ＧＣＬ－Ｐ（ｎ）、第１ゲート線ＧＣＬ－Ｎ（ｎ＋１）、第２ゲート線ＧＣＬ－Ｐ（ｎ＋１）…の順で並んでいる。複数の信号線ＳＧＬは、Ｙ方向に延設されており、Ｘ方向に並んでいる。これにより、複数の信号線ＳＧＬは、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐと、平面視でそれぞれ直交している。なお、平面視とは、ＴＦＴ基板１００の基材１の一方の面１ａ（後述の図９参照）の法線方向から見ることを意味する。
複数の第１ゲート線ＧＣＬ－Ｎ及び複数の第２ゲート線ＧＣＬ－Ｐは、ゲート駆動部１１０にそれぞれ接続している。複数の信号線ＳＧＬは、ソース駆動部１２０にそれぞれ接続している。
ゲート駆動部１１０は、上述の制御回路から出力される信号に基づいて、第１ゲート駆動信号と、第２ゲート駆動信号とを生成する。ゲート駆動部１１０は、第１ゲート駆動信号を第１ゲート線ＧＣＬ－Ｎに供給し、第２ゲート駆動信号を第２ゲート線ＧＣＬ－Ｐに供給する。ソース駆動部１２０は、上述の制御回路から出力される信号に基づいて、ソース駆動信号を生成する。ソース駆動部１２０は、ソース駆動信号を信号線ＳＧＬに供給する。
ゲート駆動部１１０及びソース駆動部１２０はＴＦＴ基板１００に設けられていてもよいし、対向基板１３０（後述の図１５参照）に設けられていてもよい。また、ゲート駆動部１１０及びソース駆動部１２０は、ＴＦＴ基板１００に接続する他の回路基板（例えば、フレキシブル基板）に実装されたＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に搭載されていてもよい。
図２に示すように、ＴＦＴ基板１００の各画素ＰＸは、画素トランジスタＴＲを備える。例えば、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成であり、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲとを有する。例えば、ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは、それぞれボトムゲート型である。
ＮＭＯＳトランジスタＮＴＲと、ＰＭＯＳトランジスタＰＴＲは並列に接続されている。ＮＭＯＳトランジスタＮＴＲのソースとＰＭＯＳトランジスタＰＴＲのソースとが、信号線ＳＧＬに接続されている。また、ＮＭＯＳトランジスタＮＴＲのドレインとＰＭＯＳトランジスタＰＴＲのドレインとが接続されている。実施形態１では、ＮＭＯＳトランジスタＮＴＲのソース及びＰＭＯＳトランジスタＰＴＲのソースは、共通のソース３１ｓ（後述の図９参照）で構成されている。ＮＭＯＳトランジスタＮＴＲのドレイン及びＰＭＯＳトランジスタＰＴＲのドレインは、共通のドレイン３１ｄ（後述の図６参照）で構成されている。
ＮＭＯＳトランジスタＮＴＲは、第１ＮＭＯＳトランジスタｎｔｒ１と、第２ＮＭＯＳトランジスタｎｔｒ２と、を有する。第１ＮＭＯＳトランジスタｎｔｒ１と第２ＮＭＯＳトランジスタｎｔｒ２は直列に接続されている。また、ＰＭＯＳトランジスタＰＴＲは、第１ＰＭＯＳトランジスタｐｔｒ１と、第２ＰＭＯＳトランジスタｐｔｒ２と、を有する。第１ＰＭＯＳトランジスタｐｔｒ１と第２ＰＭＯＳトランジスタｐｔｒ２は直列に接続されている。
ＮＭＯＳトランジスタＮＴＲのゲートは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇ（後述の図９参照）及び第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇ（後述の図９参照）を有する。ＮＭＯＳトランジスタＮＴＲのゲートは、第１ゲート線ＧＣＬ－Ｎに接続している。ＮＭＯＳトランジスタＮＴＲのソースは、信号線ＳＧＬに接続している。ＮＭＯＳトランジスタＮＴＲのドレインは、画素電極５１（後述の図９参照）に接続している。ＮＭＯＳトランジスタＮＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＮＭＯＳトランジスタＮＴＲのゲートには、第１ゲート線ＧＣＬ－Ｎから第１ゲート駆動信号が供給される。ＮＭＯＳトランジスタＮＴＲに供給される第１ゲート駆動信号の電圧が所定の値以上になると、ＮＭＯＳトランジスタＮＴＲがオンする。これにより、信号線ＳＧＬからＮＭＯＳトランジスタＮＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。
ＰＭＯＳトランジスタＰＴＲのゲートは、第１ＰＭＯＳトランジスタｐｔｒ１のゲート及び第２ＰＭＯＳトランジスタｐｔｒ２のゲートを有する。ＰＭＯＳトランジスタＰＴＲのゲートは、第２ゲート線ＧＣＬ－Ｐに接続している。ＰＭＯＳトランジスタＰＴＲのソースは、信号線ＳＧＬに接続している。ＰＭＯＳトランジスタＰＴＲのドレインは、画素電極５１に接続している。ＰＭＯＳトランジスタＰＴＲのソースには、信号線ＳＧＬからソース駆動信号（映像信号）が供給される。ＰＭＯＳトランジスタＰＴＲのゲートには、第２ゲート線ＧＣＬ－Ｐから第２ゲート駆動信号が供給される。ＰＭＯＳトランジスタＰＴＲに供給される第２ゲート駆動信号の電圧が所定の値以下になると、ＰＭＯＳトランジスタＰＴＲがオンする。これにより、信号線ＳＧＬからＰＭＯＳトランジスタＰＴＲを介して、画素電極５１にソース駆動信号（映像信号）が供給される。
また、ＴＦＴ基板１００の各画素ＰＸは、第１保持容量Ｃ１と、第２保持容量Ｃ２とを有する。第１保持容量Ｃ１は、画素電極５１と共通電極４１（後述の図９参照）との間に形成される。第２保持容量Ｃ２は、対向基板１３０の対向電極１３３（後述の図１５参照）と、画素電極５１との間に形成される。画素電極５１には、信号線ＳＧＬから画素トランジスタＴＲを介して、ソース駆動信号（映像信号）が供給される。また、共通電極４１と対向電極１３３には、共通電位ＶＣＯＭが供給される。画素電極５１に供給されたソース駆動信号（映像信号）の電位は、第１保持容量Ｃ１と、第２保持容量Ｃ２とによって保持される。
次に、ＴＦＴ基板の構造について説明する。図３は、実施形態１に係るＴＦＴ基板において、複数の画素の配置例を示す平面図である。図４は、実施形態１に係るＴＦＴ基板の１画素において、ゲート線の構成例を示す平面図である。図５は、実施形態１に係るＴＦＴ基板の１画素において、半導体膜の構成例を示す平面図である。図５では、絶縁膜１３で覆われている部位を破線で示している。図６は、実施形態１に係るＴＦＴ基板の１画素において、信号線、ドレイン及び遮光膜の構成例を示す平面図である。図６では、層間絶縁膜２３で覆われている部位を破線で示している。図７は、ＴＦＴ基板の１画素において、共通電極の構成例を示す平面図である。図８は、実施形態１に係るＴＦＴ基板の１画素の構成例を示す平面図である。図８では、画素電極５１で覆われている部位を破線で示している。また、図８では、図面の複雑化を回避するために、図９に示す平坦化膜３３、層間絶縁膜２３及び絶縁膜１３の図示を省略している。図９は、図８に示す平面図をＩＸ－ＩＸ’線で切断した断面図である。
図３、図４及び図９に示すように、ＴＦＴ基板１００は、基材１と、基材１の一方の面１ａ上に設けられたゲート線ＧＣＬと、基材１の一方の面１ａ上に設けられた絶縁膜１３とを有する。ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。絶縁膜１３は、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐを覆っている。なお、絶縁膜１３において、第１ゲート線ＧＣＬ－Ｎ又は第２ゲート線ＧＣＬ－Ｐと、半導体膜２１とで挟まれる部位が、ゲート絶縁膜となる。
図４に示すように、第１ゲート線ＧＣＬ－Ｎは、第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａに接続する第１ゲート副線ＧＣＬ－Ｎｂと、を有する。第１ゲート主線ＧＣＬ－Ｎａは、Ｘ方向に延設されている。第１ゲート主線ＧＣＬ－Ｎａは、複数の画素ＰＸ間で連続して設けられている。また、第１ゲート副線ＧＣＬ－Ｎｂは、第１ゲート主線ＧＣＬ－ＮａからＹ方向に突き出ている。第１ゲート副線ＧＣＬ－Ｎｂの一端は第１ゲート主線ＧＣＬ－Ｎａに接続しているが、他端はどことも接続していない。第１ゲート副線ＧＣＬ－Ｎｂは、１つの画素ＰＸに１つずつ設けられている。
図４に示すように、第２ゲート線ＧＣＬ－Ｐは、第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａに接続する第２ゲート副線ＧＣＬ－Ｐｂと、を有する。第２ゲート主線ＧＣＬ－Ｐａは、Ｘ方向に延設されている。第２ゲート主線ＧＣＬ－Ｐａは、複数の画素ＰＸ間で連続して設けられている。また、第２ゲート副線ＧＣＬ－Ｐｂは、第２ゲート主線ＧＣＬ－ＰａからＹ方向に突き出ている。第２ゲート副線ＧＣＬ－Ｐｂの一端は第２ゲート主線ＧＣＬ－Ｐａに接続しているが、他端はどことも接続していない。第２ゲート副線ＧＣＬ－Ｐｂは、１つの画素ＰＸに１つずつ設けられている。
また、図３、図５及び図９に示すように、ＴＦＴ基板１００は、絶縁膜１３上に設けられた半導体膜２１と、絶縁膜１３上に設けられた層間絶縁膜２３とを有する。層間絶縁膜２３は、半導体膜２１を覆っている。層間絶縁膜２３には、コンタクトホールＨ１、Ｈ２、Ｈ３が設けられている。コンタクトホールＨ１、Ｈ２、Ｈ３は、半導体膜２１を底面とする貫通穴である。
図５に示すように、半導体膜２１は、第１部位２１ａと、第１部位２１ａに接続する第２部位２１ｂとを有する。第１部位２１ａは、第１ゲート主線ＧＣＬ－Ｎａ及び第１ゲート副線ＧＣＬ－Ｎｂとそれぞれ平面視で交差している。第２部位２１ｂは、第２ゲート主線ＧＣＬ－Ｐａ及び第２ゲート副線ＧＣＬ－Ｐｂとそれぞれ平面視で交差している。
例えば、第１部位２１ａは、Ｘ方向に延設され、第１ゲート副線ＧＣＬ－Ｎｂと平面視で交差する直線部２１ａ１と、Ｙ方向に延設され、第１ゲート主線ＧＣＬ－Ｎａと平面視で交差する直線部２１ａ２と、を有する。直線部２１ａ１のＸ方向の端部と、直線部２１ａ２のＹ方向の端部とが互いに接続している。直線部２１ａ１と直線部２１ａ２とが成す角度は約９０°である。これにより、第１部位２１ａは、平面視でＬ字状となっている。
また、第２部位２１ｂは、Ｘ方向に延設され、第２ゲート副線ＧＣＬ－Ｐｂと平面視で交差する直線部２１ｂ１と、Ｙ方向に延設され、第２ゲート主線ＧＣＬ－Ｐａと平面視で交差する直線部２１ｂ２と、を有する。直線部２１ｂ１のＸ方向の端部と、直線部２１ｂ２のＹ方向の端部とが互いに接続している。直線部２１ｂ１と直線部２１ｂ２とが成す角度は約９０°である。これにより、第２部位２１ｂは、平面視でＬ字状となっている。
第１ゲート線ＧＣＬ－Ｎにおいて、半導体膜２１の第１部位２１ａと平面視で交差する部位が、ＮＭＯＳトランジスタＮＴＲのゲートである。例えば、第１ゲート副線ＧＣＬ－Ｎｂにおいて、第１部位２１ａの直線部２１ａ１と平面視で交差する領域が、第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇである。また、第１ゲート主線ＧＣＬ－Ｎａにおいて、第１部位２１ａの直線部２１ａ２と平面視で交差する領域が、第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇである。
同様に、第２ゲート線ＧＣＬ－Ｐにおいて、半導体膜２１の第２部位２１ｂと平面視で交差する部位が、ＰＭＯＳトランジスタＰＴＲのゲートである。例えば、第２ゲート副線ＧＣＬ－Ｐｂにおいて、第２部位２１ｂの直線部２１ｂ１と平面視で交差する領域が、第１ＰＭＯＳトランジスタｐｔｒ１のゲートである。また、第２ゲート主線ＧＣＬ－Ｐａにおいて、第２部位２１ｂの直線部２１ｂ２と平面視で交差する領域が、第２ＰＭＯＳトランジスタｐｔｒ２のゲートである。
図６に示すように、半導体膜２１の第１部位２１ａは、コンタクトホールＨ１を介して信号線ＳＧＬに接続している。半導体膜２１の第２部位２１ｂは、コンタクトホールＨ２を介して信号線ＳＧＬに接続している。
また、図６及び図９に示すように、ＴＦＴ基板１００は、信号線ＳＧＬと、画素トランジスタＴＲ（図２参照）のソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２と、を有する。信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、層間絶縁膜２３上にそれぞれ設けられている。つまり、信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、同一の層に設けられている。
信号線ＳＧＬにおいて、コンタクトホールＨ１を埋め込んでいる部位とその周辺部、及び、コンタクトホールＨ２を埋め込んでいる部位とその周辺部が、画素トランジスタＴＲのソース３１ｓである。また、ドレイン３１ｄは、信号線ＳＧＬから離れた位置に配置されており、コンタクトホールＨ３を埋め込んでいる。信号線ＳＧＬと、ソース３１ｓ及びドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、例えば、同一組成の導電膜で構成されている。ソース３１ｓをソース電極、ドレイン３１ｄをドレイン電極ということもできる。
図６に示すように、遮光膜３１ｒ１、３１ｒ２の平面視による形状は、例えば、互いに同一の形状で、同一の大きさである。遮光膜３１ｒ１、３１ｒ２の平面視による形状は、例えば、矩形である。遮光膜３１ｒ１は、Ｘ方向に延設されており、平面視で半導体膜２１と重なっている。また、図６及び図９に示すように、遮光膜３１ｒ１は、平面視で、第１ＮＭＯＳトランジスタｎｔｒ１（図５参照）のゲートｎ１ｇのドレイン側と重なっている。遮光膜３１ｒ２は、Ｘ方向に延設されており、平面視で半導体膜２１と重なっている。遮光膜３１ｒ２は、平面視で、第１ＰＭＯＳトランジスタｐｔｒ１（図５参照）のゲートの全領域と重なっている。
図６に示すように、ドレイン３１ｄの平面視による形状は、例えばＴ字状である。ドレイン３１ｄは、Ｙ方向に延設された直線部３１１と、Ｘ方向に延設された直線部３１２とを有する。直線部３１１のＸ方向の中心部に、直線部３１２のＹ方向の一端が接続している。直線部３１１と直線部３１２とが成す角度は約９０°である。直線部３１１は、平面視で、第２ＮＭＯＳトランジスタｎｔｒ２（図５参照）のゲートｎ２ｇのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２（図５参照）のゲートのドレイン側と、それぞれ重なっている。
また、図９に示すように、ＴＦＴ基板１００は、層間絶縁膜２３上に設けられた絶縁性の平坦化膜３３を有する。平坦化膜３３は、信号線ＳＧＬを覆っている。平坦化膜３３の上面３３ａは平坦であり、基材１の一方の面１ａに平行となっている。平坦化膜３３には、コンタクトホールＨ４が設けられている。コンタクトホールＨ４は、画素トランジスタＴＲ（図２参照）のドレイン３１ｄを底面とする貫通穴である。
また、図９に示すように、ＴＦＴ基板１００は、平坦化膜３３上に設けられた共通電極４１と、共通電極４１上に設けられた絶縁膜４５と、を有する。図７に示すように、共通電極４１には、１つの画素ＰＸに１つの貫通穴４１Ｈが設けられている。貫通穴４１Ｈは、平面視で、平坦化膜３３に設けられたコンタクトホールＨ４を囲んでいる。
絶縁膜４５は、共通電極４１を覆っている。絶縁膜４５は、第１保持容量Ｃ１（図２参照）の誘電体である。絶縁膜４５は、貫通穴４１Ｈの各内側面を覆っている。また、絶縁膜４５には、貫通穴４５Ｈが設けられている。貫通穴４５Ｈの底部にコンタクトホールＨ４が位置する。
また、図８及び図９に示すように、ＴＦＴ基板１００は、絶縁膜４５上に設けられた画素電極５１を有する。画素電極５１は、絶縁膜４５を介して共通電極４１を覆っている。また、画素電極５１は、貫通穴４５ＨとコンタクトホールＨ４とを埋め込んでいる。これにより、画素電極５１は、画素トランジスタＴＲのドレイン３１ｄと接続している。
画素電極５１の平面視による形状は、例えば矩形である。ＴＦＴ基板１００において、複数の画素電極５１は、Ｘ方向と、Ｘ方向と交差するＹ方向とにそれぞれ並んでおり、２次元のマトリクス状に配置されている。
なお、本実施形態では、１つの画素電極５１と平面視で重なる領域が、１つの画素ＰＸとなっている。より詳細には、平面視で隣り合う画素電極５１間にはスペースＳ（図８参照）がある。このスペースＳを通り、且つ、隣り合う画素電極５１から等距離にある中心線（図８では、１点鎖線で表記）が、各画素ＰＸを画定している。この中心線は想像線であり、実際に目視される線ではない。
図１０は、実施形態１に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。図４及び図１０に示すように、実施形態１に係るＴＦＴ基板１００では、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―ＰｂはＸ方向に互いに位置をずらして配置されている。これによれば、図１０に示すように、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート副線ＧＣＬ－Ｎｂ及び第２ゲート副線ＧＣＬ－Ｐｂは互いに対向しないようにすることができる。ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間のスペースを広げなくても、一方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂと他方の画素ＰＸの第２ゲート副線ＧＣＬ－Ｐｂとの間のＸ方向の離隔距離Ｄ１１を大きく確保することができる。これにより、ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間において、ゲート線ＧＣＬ同士が互いに影響を及ぼし合うことを防ぐことができる。
また、図１０に示すように、ＴＦＴ基板１０は、Ｘ方向及びＹ方向に並ぶ複数の画素ＰＸを備える。各画素ＰＸ内には、半導体膜２１と、第１ゲート副線ＧＣＬ－Ｎｂ及び第２ゲート副線ＧＣＬ－Ｐｂが配置されている。図５及び図１０に示すように、半導体膜２１は、平面視で画素ＰＸの外側を向く凹部２１ＲＥを有する。Ｙ方向で隣り合う画素ＰＸ間において、一方の画素ＰＸの凹部２１ＲＥは、他方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂ又は第２ゲート副線ＧＣＬ－Ｐｂと向かい合っている。これによれば、図１０に示すように、ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間において、画素ＰＸ間のスペースを広げなくても、半導体膜２１と第１ゲート副線ＧＣＬ－Ｎｂとの間の距離Ｄ１２や、半導体膜２１と第２ゲート副線ＧＣＬ－Ｐｂとの間の距離Ｄ１３を大きく確保することができる。これにより、ＴＦＴ基板１００は、Ｙ方向で隣り合う画素ＰＸ間において、半導体膜２１とゲート線ＧＣＬとが互いに影響を及ぼし合うことを防ぐことができる。
次に、ＴＦＴ基板１００の各部を構成する材料を例示する。基材１は、ガラスや可撓性の樹脂基板で構成されている。第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、モリブデンを含む材料で構成されている。絶縁膜１３は、シリコン酸化膜及びシリコン窒化膜で構成されている無機絶縁膜である。例えば、絶縁膜１３は、基材１側からシリコン酸化膜、シリコン窒化膜がこの順で積層された積層構造の膜で構成されている。半導体膜２１は、ポリシリコン膜で構成されている。また、半導体膜２１はポリシリコン膜に限らずアモルファス膜や酸化物半導体膜で構成されるものであっても良い。層間絶縁膜２３は、シリコン酸化膜及びシリコン窒化膜で構成されている無機絶縁膜である。例えば、層間絶縁膜２３は、基材１側からシリコン酸化膜、シリコン窒化膜、シリコン酸化膜がこの順で積層された積層構造の膜で構成されている。
信号線ＳＧＬ（ソース３１ｓを含む）と、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、チタン及びアルミニウムとで構成されている。例えば、信号線ＳＧＬと、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、基材１側からチタン、アルミニウム、チタンがこの順で積層された積層構造の膜で構成されている。平坦化膜３３は、アクリル樹脂で構成されている有機絶縁膜である。共通電極４１は、透光性の導電膜であるＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で構成されている。絶縁膜４５は、シリコン窒化膜で構成されている無機絶縁膜である。画素電極５１は、ＩＴＯで構成されている。
なお、上記材料はあくまで一例である。本実施形態では、上記以外の材料でＴＦＴ基板１００の各部が構成されていてもよい。例えば、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、アルミニウム、銅、銀、モリブデン又はこれらの合金膜で構成されていてもよい。信号線ＳＧＬと、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、チタンとアルミニウムとの合金である、チタンアルミニウムで構成されていてもよい。
次に、実施形態１に係るＴＦＴ基板１００の製造方法を、断面図及び平面図を参照しながら説明する。図１１から図１４は、ＴＦＴ基板の製造方法を説明するための断面図である。図１１から図１４は、図９に示した断面図に対応しており、この断面図における製造過程を順に示している。
図１１に示すように、まず、製造装置（図示せず）は、基材１上にモリブデン等の導電膜（図示せず）を形成する。導電膜の形成は、スパッタ法等により行われる。次に、製造装置は、フォトリソグラフィ技術及びドライエッチング技術により導電膜をパターニングして、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐを形成する。例えば、製造装置は、導電膜の上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐが形成される領域を覆い、それ以外の領域を露出する形状に形成される。次に、製造装置は、レジストから露出する領域の導電膜を、ドライエッチング技術により除去する。これにより、導電膜から第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐが形成される。第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐの形成後、製造装置は、レジストを除去する。
次に、製造装置は、基材１上に絶縁膜１３を形成する。絶縁膜１３の形成は、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により行われる。これにより、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは絶縁膜１３で覆われる。次に、製造装置は、絶縁膜１３上に半導体膜をする。半導体膜の形成は、ＣＶＤ法等により行われる。次に、製造装置は、半導体膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、図５に示した形状の半導体膜２１を形成する。半導体膜２１の形成後、製造装置は、レジストを除去する。
ＴＦＴ基板１００では、第１ゲート線ＧＣＬ－Ｎにおいて、半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＮＭＯＳトランジスタｎｔｒ１のゲートｎ１ｇとなり、他方が第２ＮＭＯＳトランジスタｎｔｒ２のゲートｎ２ｇとなる。また、第２ゲート線ＧＣＬ－Ｐにおいて、半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＰＭＯＳトランジスタｐｔｒ１のゲートとなり、他方が第２ＰＭＯＳトランジスタｐｔｒ２のゲートとなる。
次に、図１２に示すように、製造装置は、絶縁膜１３上に層間絶縁膜２３を形成する。層間絶縁膜２３の形成は、ＣＶＤ法等により行われる。これにより、半導体膜２１は層間絶縁膜２３で覆われる。
次に、製造装置は、層間絶縁膜２３にコンタクトホールＨ１、Ｈ２、Ｈ３を形成する。例えば、製造装置は、層間絶縁膜２３の上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールＨ１、Ｈ２、Ｈ３が形成される領域を露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の層間絶縁膜２３をドライエッチング技術により除去する。これにより、層間絶縁膜２３にコンタクトホールＨ１、Ｈ２、Ｈ３が形成される。コンタクトホールＨ１、Ｈ２、Ｈ３の形成後、製造装置は、レジストを除去する。
次に、製造装置は、層間絶縁膜２３上に信号線ＳＧＬ（図９に示したソース３１ｓを含む）と、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２（図６参照）とを形成する。例えば、製造装置は、層間絶縁膜２３上に金属膜として、チタンを形成し、次にアルミニウムを形成し、次にチタンを形成する。金属膜の形成は、スパッタ法等により行われる。次に、製造装置は、金属膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、コンタクトホールＨ１とコンタクトホールＨ２とを通して半導体膜２１に接続する信号線ＳＧＬと、コンタクトホールＨ３を通して半導体膜２１に接続するドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２とを形成する。その後、製造装置は、レジストを除去する。
次に、図１３に示すように、製造装置は、層間絶縁膜２３上に平坦化膜３３を形成する。平坦化膜３３は絶縁性であり、例えばアクリル樹脂などの有機材料である。平坦化膜３３の形成は、スリットコート法もしくはスピンコート法等により行われる。これにより、信号線ＳＧＬと、ドレイン３１ｄと、遮光膜３１ｒ１、３１ｒ２は、平坦化膜３３で覆われる。平坦化膜３３にアクリル樹脂などの有機材料を用いると、平坦化膜３３の膜厚を厚くすることが可能となる。このため、共通電極４１と信号線ＳＧＬとの間の寄生容量や、共通電極４１とドレイン３１ｄとの間の寄生容量を低減することが可能となる。
次に、図１４に示すように、製造装置は、平坦化膜３３上に共通電極４１を形成する。例えば、製造装置は、平坦化膜３３上にＩＴＯ等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、貫通穴４１Ｈを有する共通電極４１を形成する。共通電極４１の形成後、製造装置は、レジストを除去する。
次に、製造装置は、平坦化膜３３にコンタクトホールＨ４を形成する。例えば、製造装置は、平坦化膜３３上にレジスト（図示せず）を形成する。レジストによって、共通電極４１は覆われる。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールＨ４が形成される領域を露出し、それ以外の領域を覆う形状に形成される。コンタクトホールＨ４が形成される領域は、平面視で、貫通穴４１Ｈの内側である。次に、製造装置は、レジストから露出する領域の平坦化膜３３をドライエッチング技術により除去する。これにより、平坦化膜３３にコンタクトホールＨ４が形成される。コンタクトホールＨ４の形成後、製造装置は、レジストを除去する。
次に、製造装置は、基材１の上方に絶縁膜４５（図９参照）を形成する。絶縁膜４５の形成は、ＣＶＤ法等により行われる。これにより、共通電極４１は絶縁膜４５で覆われる。また、コンタクトホールＨ４の内側面及び底部も絶縁膜４５で覆われる。次に、製造装置は、絶縁膜４５のうち、コンタクトホールＨ４の底部を覆っている部位を除去する。例えば、製造装置は、絶縁膜４５上にレジスト（図示せず）を形成する。レジストは、フォトリソグラフィによりパターニングされ、コンタクトホールＨ４の底部と平面視で重なる領域を露出し、それ以外の領域を覆う形状に形成される。次に、製造装置は、レジストから露出する領域の絶縁膜４５をドライエッチング技術により除去する。これにより、コンタクトホールＨ４の底部が絶縁膜４５から露出する。その後、製造装置は、レジストを除去する。
次に、製造装置は、絶縁膜４５上に画素電極５１（図９参照）を形成する。例えば、製造装置は、絶縁膜４５上にＩＴＯ等の導電膜を形成する。導電膜の形成は、スパッタリング法等により行われる。次に、製造装置は、導電膜をフォトリソグラフィ技術及びドライエッチング技術によりパターニングする。これにより、製造装置は、コンタクトホールＨ４を通してドレイン３１ｄに接続する画素電極５１を形成する。画素電極５１の形成後、製造装置は、レジストを除去する。以上の工程を経て、実施形態１に係るＴＦＴ基板１００が完成する。
次に、実施形態１に係る表示装置２００の構造について説明する。図１５は、実施形態１に係る表示装置２００の構成例を示す断面図である。図１５に示すように、実施形態１に係る表示装置２００は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置された対向基板１３０と、ＴＦＴ基板１００と対向基板１３０との間に配置された電気泳動層１６０と、シール部１５２と、を備える。
対向基板１３０は、基材１３１と、対向電極１３３とを有する。基材１３１は、透光性のガラス基板、透光性の樹脂基板又は透光性の樹脂フィルムである。対向電極１３３は、基材１３１において、ＴＦＴ基板１００と対向する面側に設けられている。対向電極１３３は、透光性の導電膜であるＩＴＯで構成されている。対向電極１３３と画素電極５１は、電気泳動層１６０を挟んで対向している。
シール部１５２は、ＴＦＴ基板１００と対向基板１３０との間に設けられている。ＴＦＴ基板１００、対向基板１３０及びシール部１５２により囲まれた内部の空間に電気泳動層１６０が封止されている。シール部１５２には接続部材１５３が設けられている。対向電極１３３は、接続部材１５３を介して、ＴＦＴ基板１００の共通電極４１と接続される。これにより、対向電極１３３に共通電位ＶＣＯＭが供給される。
電気泳動層１６０は、複数のマイクロカプセル１６３を含む。マイクロカプセル１６３の内部には、複数の黒色微粒子１６１と、複数の白色微粒子１６２と、分散液１６５とが封入されている。複数の黒色微粒子１６１及び複数の白色微粒子１６２は、分散液１６５に分散されている。分散液１６５は、例えばシリコーンオイル等の、透光性の液体である。黒色微粒子１６１は、電気泳動粒子であり、例えば負に帯電したグラファイトが用いられる。白色微粒子１６２は、電気泳動粒子であり、例えば正に帯電した酸化チタン（ＴｉＯ２）が用いられる。
画素電極５１と対向電極１３３との間に電界が形成されることにより、黒色微粒子１６１と白色微粒子１６２との分散状態が変化する。黒色微粒子１６１と白色微粒子１６２の分散状態に応じて、電気泳動層１６０を透過する光の透過状態が変化する。これにより、表示面に画像が表示される。例えば、対向電極１３３に共通電位ＶＣＯＭ（例えば、０Ｖ）が供給され、画素電極５１に負の電位が供給されると、負に帯電している黒色微粒子１６１は対向基板１３０側に移動し、正に帯電している白色微粒子１６２はＴＦＴ基板１００側に移動する。これにより、対向基板１３０側からＴＦＴ基板１００を見ると、画素電極５１と平面視で重なる領域（画素）は、黒表示となる。
以上説明したように、実施形態１に係るＴＦＴ基板１００は、Ｘ方向に延設されるゲート線ＧＣＬと、ゲート線ＧＣＬとは異なる層でＹ方向に延設され、ゲート線ＧＣＬと交差する信号線ＳＧＬと、ゲート線ＧＣＬ及び信号線ＳＧＬとは異なる層に設けられ、ゲート線ＧＣＬと交差する半導体膜２１と、ゲート線ＧＣＬ及び半導体膜２１とは異なる層に設けられ、ゲート線ＧＣＬと半導体膜２１とが交差する領域の少なくとも一部を覆う遮光膜３１ｒ１、３１ｒ２及びドレイン３１ｄと、を備える。これによれば、遮光膜３１ｒ１、３１ｒ２と、遮光膜３１ｒ１、３１ｒ２と同一組成の導電膜で構成されているドレイン３１ｄは、これらよりも基材１側に位置する画素トランジスタＴＲのゲートを遮光することができる。
例えば、遮光膜３１ｒ１は、第１ＮＭＯＳトランジスタｎｔｒ１のゲートのドレイン側と重なる位置に配置されている。遮光膜３１ｒ２は、第１ＰＭＯＳトランジスタｐｔｒ１のゲートのドレイン側と重なる位置に配置されている。ドレイン３１ｄは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側とに重なる位置に配置されている。これにより、画素トランジスタＴＲのゲートのドレイン側は遮光されている。
屋外のような強い光が当たる環境下では、ＥＰＤの表示面に入射する光が電気泳動層を透過して、画素トランジスタに届く可能性がある。画素トランジスタのゲートに強い光が入射すると、光伝導効果によって光リーク電流が発生し、画素トランジスタが誤作動する可能性がある。これにより、ＥＰＤの信頼性が低下する可能性がある。
しかしながら、実施形態１に係るＴＦＴ基板１００では、画素トランジスタＴＲのゲートのドレイン側が遮光されるため、画素トランジスタＴＲにおいて光伝導効果による光リーク電流の発生（以下、光電変換）が抑制される。このため、ＴＦＴ基板１００は、画素トランジスタＴＲが誤作動する可能性を低減することができる。これにより、本実施形態は、信頼性を向上できるようにしたＴＦＴ基板１００を提供することができる。
また、実施形態１に係るＴＦＴ基板１００によれば、ゲート線ＧＣＬは、Ｘ方向に延設されるゲート主線（例えば、第１ゲート主線ＧＣＬ－Ｎａ）と、ゲート主線から突き出たゲート副線（例えば、第１ゲート副線ＧＣＬ－Ｎｂ）と、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置でゲート主線及びゲート副線と交差する。
これによれば、画素トランジスタＴＲは、信号線ＳＧＬと重なる位置には配置されないため、半導体膜２１と信号線ＳＧＬとが重なる領域の面積は最小限に抑えられる。例えば、ＴＦＴ基板１００は、半導体膜２１と信号線ＳＧＬとが重なる領域を、半導体膜２１と信号線ＳＧＬとが接続されるコンタクトホールＨ１の周辺と、コンタクトホールＨ２の周辺のみとすることができる。これにより、ＴＦＴ基板１００は、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。例えば、ＴＦＴ基板１００は、後述の実施形態３と比べて、半導体膜２１と信号線ＳＧＬとが重なる領域の面積を小さくすることができ、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
また、ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設される第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａから突き出た第１ゲート副線ＧＣＬ－Ｎｂと、を有する。第２ゲート線ＧＣＬ－Ｐは、Ｘ方向に延設される第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａから突き出た第２ゲート副線ＧＣＬ－Ｐｂと、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置で第１ゲート主線ＧＣＬ－Ｎａ及び第１ゲート副線ＧＣＬ－Ｎｂと交差する第１部位２１ａと、信号線ＳＧＬからＸ方向に離れた位置で第２ゲート主線ＧＣＬ－Ｐａ及び第２ゲート副線ＧＣＬ－Ｐｂと交差する第２部位２１ｂと、を有する。
これによれば、ＴＦＴ基板１００は、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。ＴＦＴ基板１００は、画素トランジスタがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
実施形態１に係るＴＦＴ基板１００の態様は、以下のように説明することもできる。
半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線部２１ａ１（本開示の第１直線部の一例）と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線部２１ｂ１（本開示の第２直線部の一例）と、を有する。平面視において、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、直線部２１ａ１と、直線部２１ｂ１との間に位置する。平面視において、ドレイン電極３１ｄと画素電極５１とを接続する平坦化膜３３のコンタクトホールＨ４（本開示の第１コンタクトホールの一例）は、第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
また、半導体膜２１は信号線ＳＧＬに平行に延設される直線部２１ａ２、２１ｂ２（本開示の第３直線部の一例）を更に有する。直線部２１ａ２は直線部２１ａ１に接続し、直線部２１ｂ２は直線部２１ｂ１に接続する。
また、直線部２１ａ２、２１ｂ２とドレイン電極３１ｄとを接続するコンタクトホールＨ３（本開示の第２コンタクトホールの一例）は、平面視において第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
また、層間絶縁膜２３はさらに直線部２１ａ１と信号線ＳＧＬを接続するコンタクトホールＨ１（本開示の第３コンタクトホールの一例）と、直線部２１ｂ１と信号線ＳＧＬを接続するコンタクトホールＨ２（本開示の第４コンタクトホールの一例）を備える。
また、直線部２１ａ２は第１ゲート線ＧＣＬ－Ｎと交差する。直線部２１ｂ２は、第２ゲート線ＧＣＬ－Ｐと交差する。直線部２１ａ２、２１ｂ２は、信号線ＳＧＬに重畳しない。
ＴＦＴ基板１００は、絶縁性の基材１と、基材１の一方の面１ａ側に設けられる画素電極５１と、基材１と画素電極５１との間に設けられる画素トランジスタＴＴと、をさらに備える。画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲと、ＮＭＯＳトランジスタＮＴＲに並列に接続するＰＭＯＳトランジスタＰＴＲと、を有する。ＮＭＯＳトランジスタＮＴＲのゲートは第１ゲート線ＧＣＬ－Ｎに接続し、ＮＭＯＳトランジスタＮＴＲのソースは信号線ＳＧＬに接続し、ＮＭＯＳトランジスタＮＴＲのドレインは画素電極５１に接続する。ＰＭＯＳトランジスタのゲートは第２ゲート線ＧＣＬ－Ｐに接続し、ＰＭＯＳトランジスタのソースは信号線ＳＧＬに接続し、ＰＭＯＳトランジスタのドレインは画素電極５１に接続している。
実施形態１に係る表示装置２００は、上述のＴＦＴ基板１００と、ＴＦＴ基板１００と対向して配置される表示層と、を備える。表示層は、例えば電気泳動層１６０である。これにより、本実施形態は、表示装置２００として、表示性能を向上できるようにした電気泳動装置を提供することができる。
（変形例）
上記の実施形態１では、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―Ｐｂは、Ｘ方向に互いに位置をずらして配置されていることを説明した。これにより、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ－Ｐｂは互いに対向しないようにすることができることを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの配置はこれに限定されない。
図１６は、実施形態１の変形例１に係るＴＦＴ基板の構成例を示す平面図である。図１６に示すように、実施形態１の変形例１に係るＴＦＴ基板１００Ａでは、１つの画素ＰＸ内で、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―Ｐｂは、Ｙ方向で対向している。また、Ｙ方向で隣り合う画素ＰＸ間でも、第１ゲート副線ＧＣＬ－Ｎｂと第２ゲート副線ＧＣＬ―Ｐｂは、Ｙ方向で対向している。また、図１６に示すように、半導体膜２１に凹部２１ＲＥ（図５参照）はなくてもよい。
このような構成であっても、ＴＦＴ基板１００Ａは、遮光膜３１ｒ１、３１ｒ２と、遮光機能を備えたドレイン３１ｄとを備えるため、信頼性を向上させることができる。また、ＴＦＴ基板１００Ａにおいても、画素トランジスタＴＲは、信号線ＳＧＬと平面視で重なる位置には配置されない。このため、ＴＦＴ基板１００Ａは、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
また、上記の実施形態１では、ゲート線ＣＧＬにおいて、信号線ＳＧＬと平面視で交差する領域の線幅は、他の領域の線幅よりも細くてもよい。図１７は、実施形態１の変形例２に係るＴＦＴ基板の構成例を示す平面図である。図１７に示すように、実施形態１の変形例２に係るＴＦＴ基板１００Ｂでは、第１ゲート主線ＧＣＬ－Ｎａにおいて、信号線ＳＧＬと平面視で交差する領域（以下、交差領域）ＣＯＲ１の線幅をＷ１１とし、半導体膜２１との交差領域の線幅（つまり、第２ＮＭＯＳトランジスタｎｔｒ２のゲート長）をＷ１２としたとき、Ｗ１１はＷ１２よりも細い（Ｗ１１＜Ｗ１２）。また、第１ゲート副線ＧＣＬ－Ｎｂにおいて、半導体膜２１との交差領域の線幅（つまり、第１ＮＭＯＳトランジスタｎｔｒ１のゲート長）をＷ１３としたとき、Ｗ１１はＷ１３よりも細い（Ｗ１１＜Ｗ１３）。これにより、ＴＦＴ基板１００Ｂは、Ｗ１１≧Ｗ１２の場合や、Ｗ１１≧Ｗ１３の場合と比べて、第１ゲート線ＧＣＬ－Ｎの寄生容量を低減することができる。
同様に、ＴＦＴ基板１００Ｂでは、第２ゲート主線ＧＣＬ－Ｐａにおいて、信号線ＳＧＬとの交差領域ＣＯＲ２の線幅をＷ１１’とし、半導体膜２１との交差領域の線幅（つまり、第２ＰＭＯＳトランジスタｐｔｒ２のゲート長）をＷ１２’としたとき、Ｗ１１’はＷ１２’よりも細い（Ｗ１１’＜Ｗ１２’）。また、第２ゲート副線ＧＣＬ－Ｐｂにおいて、半導体膜２１との交差領域の線幅（つまり、第１ＰＭＯＳトランジスタｐｔｒ１のゲート長）をＷ１３’としたとき、Ｗ１１’はＷ１３’よりも細い（Ｗ１１’＜Ｗ１３’）。これにより、ＴＦＴ基板１００Ｂは、Ｗ１１’≧Ｗ１２’の場合や、Ｗ１１’≧Ｗ１３’の場合と比べて、第２ゲート線ＧＣＬ－Ｐの寄生容量を低減することができる。
また、上記の実施形態１では、信号線ＳＧＬを半導体膜２１の線幅よりも細くしてもよい。図１８は、実施形態１の変形例３に係るＴＦＴ基板の構成例を示す平面図である。図１８に示すように、実施形態１の変形例３に係るＴＦＴ基板１００Ｃでは、半導体膜２１において、第１ゲート主線ＧＣＬ－Ｎａ又は第２ゲート主線ＧＣＬ－Ｐａと交差する部位の線幅をＷ２１とし、信号線ＳＧＬの線幅をＷ３１としたとき、Ｗ３１はＷ２１よりも細い（Ｗ２１＞Ｗ３１）。また、半導体膜２１において、第１ゲート副線ＧＣＬ－Ｎｂと交差する部位の線幅をＷ２２としたとき、Ｗ３１はＷ２２よりも細い（Ｗ２２＞Ｗ３１）。また、半導体膜２１において、第２ゲート副線ＧＣＬ－Ｐｂと交差する部位の線幅をＷ２３としたとき、Ｗ３１はＷ２３よりも細い（Ｗ２３＞Ｗ３１）。これにより、ＴＦＴ基板１００Ｃは、Ｗ２２≦Ｗ３１の場合や、Ｗ２３≦Ｗ３１の場合と比べて、信号線ＳＧＬの寄生容量を低減することができる。
また、本実施形態では、平坦化膜３３と画素電極５１との間に、反射膜が設けられていてもよい。図１９は、実施形態１の変形例４に係るＴＦＴ基板の構成例を示す断面図である。図１９に示すように、実施形態１の変形例４に係るＴＦＴ基板１００Ｄでは、共通電極４１上に反射膜４３が設けられている。反射膜４３は、モリブデン及びアルミニウムで構成されている。例えば、反射膜４３は、基材１側からモリブデン、アルミニウム、モリブデンがこの順で積層された積層構造の膜で構成されている。また、反射膜４３はより反射性を高めるためＡｇ（銀）を用いたものであっても良い。反射膜４３は、絶縁膜４５で覆われている。これによれば、反射膜４３は、対向基板１３０（図１５参照）と電気泳動層１６０（図１５参照）とを透過して画素電極５１側から入射する入射光を、画素電極５１側に反射することができる。また、反射膜４３は共通電極４１の下に設けられ、共通電極４１と平坦化膜３３に挟持される構造であっても良い。これにより、ＴＦＴ基板１００Ｄは、表示の明るさを高めることができる。
また、上述の実施形態１では、画素トランジスタＴＲが有するＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲがそれぞれボトムゲート型であることを説明した。しかしながら、本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、ボトムゲート型に限定されない。本実施形態において、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲは、トップゲート型でもよい。
図２０は、実施形態１の変形例５に係るＴＦＴ基板を示す断面図である。図２０は、実施形態１の変形例５に係るＴＦＴ基板１００Ｅを、ＩＸ－ＩＸ’線（図８参照）と同じ位置で切断した断面を示している。ＴＦＴ基板１００Ｅでは、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲが、それぞれトップゲート型となっている。例えば、図２０に示すように、ＴＦＴ基板１００Ｅでは、基材１の一方の面１ａ上に半導体膜２１が設けられている。また、基材１の一方の面１ａ上に絶縁膜１３が設けられている。絶縁膜１３は、半導体膜２１を覆っている。また、絶縁膜１３上に第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐが設けられている。絶縁膜１３において、第１ゲート線ＧＣＬ－Ｎ又は第２ゲート線ＧＣＬ－Ｐと、半導体膜２１とで挟まれる部位が、ゲート絶縁膜となる。このような構成であっても、上述の実施形態１と同様の効果を奏する。
また、実施形態１では、画素電極５１及び共通電極４１が透光性の導電膜で構成されることを説明した。しかしながら、本実施形態では、画素電極５１及び共通電極４１のうち、少なくとも一方が透光性の導電膜ではなく、アルミニウムや銀等の金属で構成されていてもよい。例えば、画素電極５１が金属で構成される場合は、画素電極５１が入射光を反射することができる。共通電極４１が金属で構成される場合は、共通電極４１が入射光を画素電極５１側に反射することができる。
また、実施形態１では、ＴＦＴ基板１００と対向する表示層が電気泳動層１６０であることを説明した。しかしながら、本実施形態において、表示層は電気泳動層１６０に限定されるものではない。例えば、表示層は液晶層でもよい。これにより、表示性能を向上できるようにした液晶表示装置を提供することができる。
本実施形態では、画素電極５１上に光学シート（図示せず）が設けられていてもよい。例えば、表示層が液晶層の場合、画素電極５１と液晶層との間に、光学シートとして配向膜が設けられていてもよい。これにより、ＴＦＴ基板１００は、液晶層に含まれる液晶分子を一定方向に配列させることができる。
（実施形態２）
上記の実施形態１では、半導体膜２１を構成する第１部位２１ａ及び第２部位２１ｂが、平面視でＬ字状であることを説明した。しかしながら、本実施形態において、半導体膜２１の形状はこれに限定されない。また、上記の実施形態１では、ゲート線ＧＣＬは、各画素ＰＸにおいて、１本の第１ゲート副線ＧＣＬ－Ｎｂと、１本の第２ゲート副線ＧＣＬ－Ｐｂとを有することを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの構成はこれに限定されない。
図２１は、実施形態２に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。図２２は、実施形態２に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。図２２では、層間絶縁膜２３で覆われている部位を破線で示している。図２３は、実施形態２に係るＴＦＴ基板の１画素の構成例を示す平面図である。図２３では、画素電極５１で覆われている部位を破線で示している。また、図２３では、図面の複雑化を回避するために、平坦化膜３３（図９参照）、層間絶縁膜２３及び絶縁膜１３（図９参照）の図示を省略している。図２４は、実施形態２に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。
図２１に示すように、実施形態２に係るＴＦＴ基板１００Ｆは、ゲート線ＧＣＬと、ゲート線ＧＣＬと平面視で交差する信号線ＳＧＬと、信号線ＳＧＬに接続する半導体膜２１と、を備える。ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。
第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設される第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａに接続し、Ｙ方向に延設される２本の第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２と、を有する。第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２は、第１ゲート主線ＧＣＬ－ＮａからＹ方向に突き出ている。第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２は、１つの画素ＰＸに１本ずつ配置されており、Ｘ方向で互いに隣り合っている。
第２ゲート線ＧＣＬ－Ｐは、Ｘ方向に延設される第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａに接続し、Ｙ方向に延設される２本の第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２と、を有する。第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２は、第２ゲート主線ＧＣＬ－ＰａからＹ方向に突き出ている。第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２は、１つの画素ＰＸに１本ずつ配置されており、Ｘ方向で互いに隣り合っている。
半導体膜２１は、第１部位２１ａと、第２部位２１ｂとを有する。第１部位２１ａは、信号線ＳＧＬとコンタクトホールＨ２１を介して接続し、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２とそれぞれ平面視で交差する。第２部位２１ｂは、信号線ＳＧＬとコンタクトホールＨ２２を介して接続し、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２とそれぞれ平面視で交差する。第１部位２１ａ及び第２部位２１ｂの平面視による形状は、それぞれ直線状である。第１部位２１ａ及び第２部位２１ｂは、Ｘ方向に延設されている。
図２２に示すように、半導体膜２１上に層間絶縁膜２３が設けられている。また、層間絶縁膜２３上に信号線ＳＧＬとドレイン３１ｄとが設けられている。半導体膜２１の第１部位２１ａは、コンタクトホールＨ２３を介してドレイン３１ｄに接続している。コンタクトホールＨ２１は、第１部位２１ａのＸ方向の一端部と重なる位置に設けられている。コンタクトホールＨ２３は、第１部位２１ａのＸ方向の他端部と重なる位置に設けられている。また、半導体膜２１の第２部位２１ｂは、コンタクトホールＨ２４を介してドレイン３１ｄに接続している。コンタクトホールＨ２２は、第２部位２１ｂのＸ方向の一端部と重なる位置に設けられている。コンタクトホールＨ２４は、第２部位２１ｂのＸ方向の他端部と重なる位置に設けられている。
また、図２１に示すように、実施形態２に係るＴＦＴ基板１００Ｆでは、第１ゲート主線ＧＣＬ－Ｎａと平面視で重なる領域に画素トランジスタＴＲは形成されない。ＴＦＴ基板１００Ｆでは、第１ゲート副線ＧＣＬ－Ｎｂと平面視で重なる領域に画素トランジスタＴＲが形成される。例えば、第１ゲート副線ＧＣＬ－Ｎｂ１と半導体膜２１の第１部位２１ａとが交差する位置に、第１ＮＭＯＳトランジスタｎｔｒ１が設けられている。また、第１ゲート副線ＧＣＬ－Ｎｂ２と第１部位２１ａとが交差する位置に、第２ＮＭＯＳトランジスタｎｔｒ２が設けられている。第１ゲート主線ＧＣＬ－Ｎａの線幅は、画素トランジスタＴＲのゲート長に影響しない。このため、ＴＦＴ基板１００Ｆは、第１ゲート主線ＧＣＬ－Ｎａの線幅を、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２の各線幅よりも細くすることができる。
例えば、図２２に示すように、ＴＦＴ基板１００Ｆにおいて、第１ゲート主線ＧＣＬ－Ｎａの線幅をＷ１４とし、第１ゲート副線ＧＣＬ－Ｎｂ２（または、第１ゲート副線ＧＣＬ－Ｎｂ１の線幅）をＷ１５としたとき、Ｗ１４＜Ｗ１５であってもよい。これにより、ＴＦＴ基板１００Ｆは、Ｗ１４≧Ｗ１５の場合と比べて、第１ゲート線ＧＣＬ－Ｎの寄生容量を低減することができる。
同様に、図２１に示すように、第２ゲート副線ＧＣＬ－Ｐｂ１と半導体膜２１の第２部位２１ｂとが交差する位置に、第１ＰＭＯＳトランジスタｐｔｒ１が設けられている。また、第１ゲート副線ＧＣＬ－Ｎｂ２と第２部位２１ｂとが交差する位置に、第２ＮＭＯＳトランジスタｎｔｒ２が設けられている。第２ゲート主線ＧＣＬ－Ｐａの線幅は、画素トランジスタＴＲのゲート長に影響しない。このため、ＴＦＴ基板１００Ｆは、第２ゲート主線ＧＣＬ－Ｐａの線幅を、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２の各線幅よりも細くすることができる。これにより、ＴＦＴ基板１００Ｆは、第２ゲート線ＧＣＬ－Ｐの寄生容量を低減することができる。
また、信号線ＳＧＬの線幅をＷ３１としたとき、Ｗ１４＜Ｗ３１であってもよい。これにより、ＴＦＴ基板１００Ｆは、Ｗ１４≧Ｗ３１の場合と比べて、第１ゲート線ＧＣＬ－Ｎの寄生容量を低減することができる。同様に、ＴＦＴ基板１００Ｆは、第２ゲート線ＧＣＬ－Ｐの線幅も信号線ＳＧＬの線幅よりも細くしてよい。これにより、ＴＦＴ基板１００Ｆは、第２ゲート線ＧＣＬ－Ｐの寄生容量を低減することができる。
コンタクトホールＨ２１、Ｈ２２、Ｈ２３、Ｈ２４は、層間絶縁膜２３に形成されている。また、図２３に示すコンタクトホールＨ２５は、平坦化膜３３（図９参照）に形成されている。図２３に示すように、ドレイン３１ｄは、コンタクトホールＨ２５を介して画素電極５１に接続している。
図２２に示すように、ＴＦＴ基板１００Ｆでは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートのドレイン側と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートのドレイン側とが、ドレイン３１ｄと平面視で重なっている。また、第２ＮＭＯＳトランジスタｎｔｒ２のゲートの全領域と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートの全領域とが、ドレイン３１ｄと平面視で重なっている。
また、ＴＦＴ基板１００Ｆでは、各画素ＰＸにおいて、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２間のＸ方向の離隔距離は、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２間の離隔距離と同じ値となっている。例えば、図２１に示すように、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２間のＸ方向の離隔距離をＤ２０Ｎとし、第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２間の離隔距離をＤ２０Ｐとしたとき、Ｄ２０Ｎ＝Ｄ２０Ｐと同じ値となっている（Ｄ２０Ｎ＝Ｄ２０Ｐ）。また、ＴＦＴ基板１００Ｆでは、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ－Ｐｂ１はＸ方向に互いに位置をずらして配置され、かつ、第１ゲート副線ＧＣＬ－Ｎｂ２と第２ゲート副線ＧＣＬ－Ｐｂ２もＸ方向に互いに位置をずらして配置されている。
これによれば、図２４に示すように、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ－Ｐｂ１は互いに対向しないようにすることができる。また、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ－Ｐｂ１は互いに対向しないようにすることができる。ＴＦＴ基板１００Ｆは、Ｙ方向で隣り合う画素ＰＸ間のスペースを広げなくても、一方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂ１と他方の画素ＰＸの第２ゲート副線ＧＣＬ－Ｐｂ１との間のＸ方向の離隔距離Ｄ２１を大きくすることができる。同様に、ＴＦＴ基板１００Ｆは、Ｙ方向で隣り合う画素ＰＸ間のスペースを広げなくても、一方の画素ＰＸの第１ゲート副線ＧＣＬ－Ｎｂ２と他方の画素ＰＸの第２ゲート副線ＧＣＬ－Ｐｂ２との間のＸ方向の離隔距離Ｄ２２を大きく確保することができる。これにより、ＴＦＴ基板１００Ｆは、Ｙ方向で隣り合う画素ＰＸ間において、ゲート線ＧＣＬ同士が互いに影響を及ぼし合うことを防ぐことができる。
以上説明したように、実施形態２に係るＴＦＴ基板１００Ｆは、Ｘ方向に延設されるゲート線ＧＣＬと、ゲート線ＧＣＬとは異なる層でＹ方向に延設され、ゲート線ＧＣＬと交差する信号線ＳＧＬと、ゲート線ＧＣＬ及び信号線ＳＧＬとは異なる層に設けられ、ゲート線ＧＣＬと交差する半導体膜２１と、ゲート線ＧＣＬ及び半導体膜２１とは異なる層に設けられ、ゲート線ＧＣＬと半導体膜２１とが交差する領域の少なくとも一部を覆うドレイン３１ｄと、を備える。これによれば、ドレイン３１ｄの一部は、ドレイン３１ｄよりも基材１側に位置する画素トランジスタＴＲのゲートを遮光することができる。
例えば、ドレイン３１ｄは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートのドレイン側と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートのドレイン側と、第２ＮＭＯＳトランジスタｎｔｒ２のゲートの全領域と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートの全領域とに重なる位置に配置されている。これによれば、画素トランジスタＴＲのゲートのうち、少なくともドレイン側の部位は遮光され、光電変換が抑制される。このため、ＴＦＴ基板１００Ｆは、画素トランジスタＴＲが誤作動する可能性を低減することができ、信頼性を向上させることができる。
また、実施形態２に係るＴＦＴ基板１００Ｆによれば、ゲート線ＧＣＬは、Ｘ方向に延設されるゲート主線（例えば、第１ゲート主線ＧＣＬ－Ｎａ）と、ゲート主線から突き出た複数のゲート副線（例えば、第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２）と、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置でゲート主線及び複数のゲート副線と交差する。
これによれば、画素トランジスタＴＲは、信号線ＳＧＬと重なる位置には配置されないため、半導体膜２１と信号線ＳＧＬとが重なる領域の面積は最小限に抑えられる。例えば、ＴＦＴ基板１００Ｆは、半導体膜２１と信号線ＳＧＬとが重なる領域を、半導体膜２１と信号線ＳＧＬとが接続されるコンタクトホールＨ２１の周辺と、コンタクトホールＨ２２の周辺のみとすることができる。これにより、ＴＦＴ基板１００Ｆは、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。例えば、ＴＦＴ基板１００Ｆは、後述の実施形態３と比べて、半導体膜２１と信号線ＳＧＬとが重なる領域の面積を小さくすることができ、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
また、ゲート線ＧＣＬは、第１ゲート線ＧＣＬ－Ｎと、第１ゲート線ＧＣＬ－ＮとＹ方向で隣り合う第２ゲート線ＧＣＬ－Ｐと、を有する。第１ゲート線ＧＣＬ－Ｎは、Ｘ方向に延設される第１ゲート主線ＧＣＬ－Ｎａと、第１ゲート主線ＧＣＬ－Ｎａから突き出た２本の第１ゲート副線ＧＣＬ－Ｎｂ１、ＧＣＬ－Ｎｂ２と、を有する。第２ゲート線ＧＣＬ－Ｐは、Ｘ方向に延設される第２ゲート主線ＧＣＬ－Ｐａと、第２ゲート主線ＧＣＬ－Ｐａから突き出た２本の第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ２と、を有する。半導体膜２１は、信号線ＳＧＬからＸ方向に離れた位置で２本の第１ゲート副線ＧＣＬ－Ｎｂ１、Ｎｂ２と交差する第１部位２１ａと、信号線ＳＧＬからＸ方向に離れた位置で２本の第２ゲート副線ＧＣＬ－Ｐｂ１、ＧＣＬ－Ｐｂ１と交差する第２部位２１ｂと、を有する。
これによれば、ＴＦＴ基板１００Ｆは、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。ＴＦＴ基板１００Ｆは、画素トランジスタがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
実施形態２に係るＴＦＴ基板１００Ｆの態様は、以下のように説明することもできる。
半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線状の第１部位２１ａ（本開示の第１直線部の一例）と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線状の第２部位２１ｂ（本開示の第２直線部の一例）と、を有する。平面視において、第１ゲート線ＧＣＬ－Ｎの第１ゲート主線ＧＣＬ－Ｎａ及び第２ゲート線ＧＣＬ－Ｐの第２ゲート主線ＧＣＬ－Ｐａは、第１部位２１ａと第２部位２１ｂとの間に位置する。平面視において、ドレイン電極３１ｄと画素電極５１とを接続する平坦化膜３３のコンタクトホールＨ２５（本開示の第１コンタクトホールの一例）は、第１ゲート主線ＧＣＬ－Ｎａと第２ゲート主線ＧＣＬ－Ｐａの間に位置する。
層間絶縁膜２３は、直線状の第１部位２１ａ（本開示の第１直線部の一例）とドレイン電極３１ｄとを接続するコンタクトホールＨ２３（本開示の第６コンタクトホールの一例）と、直線状の第２部位２１ｂ（本開示の第２直線部の一例）とドレイン電極３１ｄとを接続するコンタクトホールＨ２４（本開示の第７コンタクトホールの一例）と、を備える。
層間絶縁膜２３はさらに第１部位２１ａと信号線ＳＧＬを接続するコンタクトホールＨ２１（本開示の第８コンタクトホールの一例）と、第２部位２１ｂと信号線ＳＧＬを接続するコンタクトホールＨ２２（本開示の第９コンタクトホール）を備える。
（変形例）
上記の実施形態２では、第１ゲート副線ＧＣＬ－Ｎｂ１と第２ゲート副線ＧＣＬ―Ｐｂ１はＸ方向に互いに位置をずらして配置され、第１ゲート副線ＧＣＬ－Ｎｂ２と第２ゲート副線ＧＣＬ―Ｐｂ２もＸ方向に互いに位置をずらして配置されていることを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの配置は、これに限定されない。
図２５は、実施形態２の変形例に係るＴＦＴ基板の構成例を示す平面図である。図２５に示すように、実施形態２の変形例１に係るＴＦＴ基板１００Ｇでは、１つの画素ＰＸ内で、第１ゲート副線ＧＣＬ－Ｎｂ１及び第２ゲート副線ＧＣＬ―Ｐｂ１は、Ｙ方向で対向している。また、Ｙ方向で隣り合う画素ＰＸ間でも、第１ゲート副線ＧＣＬ－Ｎｂ及び第２ゲート副線ＧＣＬ―Ｐｂは、Ｙ方向で対向している。このような構成であっても、ＴＦＴ基板１００Ｇは、遮光機能を備えたドレイン３１ｄとを備えるため、信頼性を向上させることができる。また、ＴＦＴ基板１００Ｇにおいても、画素トランジスタＴＲは、信号線ＳＧＬと平面視で重なる位置には配置されない。このため、ＴＦＴ基板１００Ｇは、信号線ＳＧＬと半導体膜２１との間の寄生容量を低減することができる。
（実施形態３）
上記の実施形態１、２では、ゲート線ＧＣＬが、Ｘ方向に延設されたゲート主線と、Ｙ方向に延設されたゲート副線とを有することを説明した。しかしながら、本実施形態において、ゲート線ＧＣＬの構成はこれに限定されない。ゲート線ＧＣＬは、Ｘ方向に延設されたゲート主線のみで構成されていてもよい。
図２６は、実施形態３に係るＴＦＴ基板の１画素において、ゲート線、半導体膜及び信号線の構成例を示す平面図である。図２７は、実施形態３に係るＴＦＴ基板の１画素において、信号線及びドレインの構成例を示す平面図である。図２７では、層間絶縁膜２３で覆われている部位を破線で示している。図２８は、実施形態３に係るＴＦＴ基板の１画素の構成例を示す平面図である。図２８では、画素電極５１で覆われている部位を破線で示している。また、図２８では、図面の複雑化を回避するために、平坦化膜３３（図２９参照）、層間絶縁膜２３及び絶縁膜１３（図２９参照）の図示を省略している。図２９は、
図２８に示す平面図をＸＸＩＸ－ＸＸＩＸ’線で切断した断面図である。図３０は、実施形態３に係るＴＦＴ基板において、隣り合う画素間におけるゲート線と半導体膜との関係を示す平面図である。
図２６に示すように、実施形態３に係るＴＦＴ基板１００Ｈは、ゲート線ＧＣＬと、ゲート線ＧＣＬと平面視で交差する信号線ＳＧＬと、信号線ＳＧＬに接続する半導体膜２１と、を備える。ゲート線ＧＣＬは、Ｘ方向に延設された第１ゲート線ＧＣＬ－Ｎと、Ｘ方向に延設された第２ゲート線ＧＣＬ－Ｐと、を有する。第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐは、それぞれ、Ｘ方向に延設されたゲート本線のみで構成されている。第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐは、Ｙ方向で互いに隣り合っている。
図２６に示すように、半導体膜２１の平面視による形状は、例えば、矩形の環状である。第１ゲート線ＧＣＬ－Ｎは、環状の半導体膜２１と平面視で交差する。第１ゲート線ＧＣＬ－Ｎにおいて、環状の半導体膜２１と平面視で交差する部位が、ＮＭＯＳトランジスタＮＴＲのゲートである。例えば、第１ゲート線ＧＣＬ－Ｎにおいて、環状の半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＮＭＯＳトランジスタｎｔｒ１のゲートであり、他方が第２ＮＭＯＳトランジスタｎｔｒ２のゲートである。
同様に、第２ゲート線ＧＣＬ－Ｐも、環状の半導体膜２１と平面視で交差する。第２ゲート線ＧＣＬ－Ｐにおいて、環状の半導体膜２１と交差する部位が、ＰＭＯＳトランジスタＰＴＲのゲートである。例えば、第２ゲート線ＧＣＬ－Ｐにおいて、環状の半導体膜２１と平面視で重なる２つの部位のうち、一方が第１ＰＭＯＳトランジスタｐｔｒ１のゲートであり、他方が第２ＰＭＯＳトランジスタｐｔｒ２のゲートである。
また、図２７に示すように、半導体膜２１の一部は信号線ＳＧＬと平面視で重なっている。信号線ＳＧＬと平面視で重なる領域に、第１ＮＭＯＳトランジスタｎｔｒ１と、第１ＰＭＯＳトランジスタｐｔｒ１とが配置されている。また、信号線ＳＧＬと平面視で重なる領域に、半導体膜２１と信号線ＳＧＬとを接続するコンタクトホールＨ３１が配置されている。
図２９に示すように、半導体膜２１上に層間絶縁膜２３が設けられている。また、層間絶縁膜２３上に信号線ＳＧＬとドレイン３１ｄとが設けられている。半導体膜２１は、コンタクトホールＨ３２を介してドレイン３１ｄに接続している。コンタクトホールＨ３２は、Ｘ方向において、コンタクトホールＨ１と対向する位置に設けられている。
図２６に示すように、実施形態３に係るＴＦＴ基板１００Ｈでは、半導体膜２１において、第１ゲート線ＧＣＬ－Ｎ又は第２ゲート線ＧＣＬ－Ｐと交差する部位の線幅Ｗ２１は、信号線ＳＧＬの線幅Ｗ３１の大きさ以下である（Ｗ２１≦Ｗ３１）。これにより、第１ＮＭＯＳトランジスタｎｔｒ１のゲートの全領域と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートの全領域とが、信号線ＳＧＬで覆われている。また、図２７に示すように、ＴＦＴ基板１００Ｈでは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側とが、ドレイン３１ｄで覆われている。
図２９に示すように、コンタクトホールＨ３１、Ｈ３２は、層間絶縁膜２３に形成されている。また、図２８に示すコンタクトホールＨ３３は、図２９に示すように平坦化膜３３に形成されている。ドレイン３１ｄは、コンタクトホールＨ３３を介して画素電極５１に接続している。
以上説明したように、実施形態３に係るＴＦＴ基板１００Ｈは、Ｘ方向に延設されるゲート線ＧＣＬと、ゲート線ＧＣＬとは異なる層でＹ方向に延設され、ゲート線ＧＣＬと交差する信号線ＳＧＬと、ゲート線ＧＣＬ及び信号線ＳＧＬとは異なる層に設けられ、ゲート線ＧＣＬと交差する半導体膜２１と、ゲート線ＧＣＬ及び半導体膜２１とは異なる層に設けられ、ゲート線ＧＣＬと半導体膜２１とが交差する領域の少なくとも一部を覆うドレイン３１ｄ及び信号線ＳＧＬと、を備える。これによれば、ドレイン３１ｄ及び信号線ＳＧＬは、これらよりも基材１側に位置する画素トランジスタＴＲのゲートを遮光することができる。
例えば、信号線ＳＧＬは、第１ＮＭＯＳトランジスタｎｔｒ１のゲートの全領域と、第１ＰＭＯＳトランジスタｐｔｒ１のゲートの全領域とに重なる位置に配置されている。ドレイン３１ｄは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側とに重なる位置に配置されている。一例を挙げると、図２７に示すように、ドレイン３１ｄのＹ方向における一端部３１１Ａは、第２ＮＭＯＳトランジスタｎｔｒ２のゲートのドレイン側と重なる位置に配置されている。ドレイン３１ｄのＹ方向における他端部３１１Ｂは、第２ＰＭＯＳトランジスタｐｔｒ２のゲートのドレイン側と重なる位置に配置されている。これによれば、画素トランジスタＴＲのゲートのうち、少なくともドレイン側の部位は遮光され、光電変換が抑制される。このため、ＴＦＴ基板１００Ｈは、画素トランジスタＴＲが誤作動する可能性を低減することができ、信頼性を向上させることができる。
また、半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線部２１１と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線部２１２と、信号線ＳＧＬからＸ方向に離れた位置でゲート線ＣＧＬと交差する直線部２１３と、信号線ＳＧＬと重なる位置でゲート線ＣＧＬと交差する直線部２１４と、を有する。これによれば、直線部２１３は信号線ＳＧＬとは重ならない。このため、ＴＦＴ基板１００Ｈは、直線部２１３が信号線ＳＧＬと重なる場合と比べて、半導体膜２１と信号線ＳＧＬとの間の寄生容量を低減することができる。
また、ゲート線ＣＧＬは、Ｘ方向に延設される第１ゲート線ＣＧＬ－Ｎと、第１ゲート線ＣＧＬ－ＮとＹ方向で隣り合う第２ゲート線ＣＧＬ－Ｐと、を有する。直線部２１３は、信号線ＳＧＬからＸ方向に離れた位置で第１ゲート線ＣＧＬ－Ｎ及び第２ゲート線ＣＧＬ－Ｐと交差する。直線部２１４は、信号線ＳＧＬと重なる位置で第１ゲート線ＣＧＬ－Ｎ及び第２ゲート線ＣＧＬ－Ｐと交差する。これによれば、ＴＦＴ基板１００Ｈは、画素トランジスタＴＲをＣＭＯＳ（相補型ＭＯＳ）構成とすることができる。ＴＦＴ基板１００Ｈは、画素トランジスタがＣＭＯＳ構成ではない場合と比べて、ＮＭＯＳトランジスタＮＴＲとＰＭＯＳトランジスタＰＴＲのそれぞれに印加される電圧振幅を小さくすることができ、画素トランジスタＴＲを構成するＰＭＯＳトランジスタＰＴＲ及びＮＭＯＳトランジスタＮＴＲの耐圧を小さくすることができる。
また、実施形態３に係るＴＦＴ基板１００Ｈによれば、Ｙ方向において、ゲート線ＣＧＬは半導体膜２１の外縁よりも画素ＰＸの中央側に位置する。このため、図３０に示すように、Ｙ方向で隣り合う画素ＰＸ間において、第１ゲート線ＣＧＬ－Ｎと第２ゲート線ＣＧＬ－Ｐとの間の離隔距離Ｄ２３を広く確保しつつ、半導体膜２１同士の離隔距離Ｄ３１を狭くすることができる。これにより、ＴＦＴ基板１００Ｈは、さらなる高精細化が可能である。
実施形態３に係るＴＦＴ基板１００Ｈの態様は、以下のように説明することもできる。
半導体膜２１は、第１ゲート線ＧＣＬ－Ｎに平行に延設される直線部２１１（本開示の第１直線部の一例）と、第２ゲート線ＧＣＬ－Ｐに平行に延設される直線部２１２（本開示の第２直線部の一例）と、を有する。平面視において、第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐは、直線部２１１と、直線部２１２との間に位置する。平面視において、ドレイン電極３１ｄと画素電極５１とを接続する平坦化膜３３のコンタクトホールＨ３３（本開示の第１コンタクトホールの一例）は、第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
また、半導体膜２１は信号線ＳＧＬに平行に延設される直線部２１３（本開示の第３直線部の一例）を更に有する。直線部２１３は、直線部２１１と線部２１２とを接続する。
また、直線部２１３とドレイン電極３１ｄとを接続するコンタクトホールＨ３２（本開示の第２コンタクトホールの一例）は、平面視において第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐの間に位置する。
半導体膜２１は信号線ＳＧＬに平行に延設される直線部２１４（本開示の第４直線部の一例）を更に有する。直線部２１４は直線部２１１と直線部２１２とを接続する。信号線ＳＧＬは、層間絶縁膜２３に形成されたコンタクトホールＨ３１（本開示の第５コンタクトホールの一例）を介して直線部２１４と接続される。コンタクトホールＨ３１は平面視において第１ゲート線ＧＣＬ－Ｎと第２ゲート線ＧＣＬ－Ｐとの間にある。
直線部２１１、２１２、２１３、２１４を有する半導体膜２１の平面視による形状は、環状である。
直線部２１３は信号線ＳＧＬに重畳せず、直線部２１４は信号線ＳＧＬに重畳する。直線部２１３、２１４はそれぞれ第１ゲート線ＧＣＬ－Ｎ及び第２ゲート線ＧＣＬ－Ｐに交差する。
（変形例）
上述の実施形態１から３では、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成であり、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲの両方を有することを説明した。しかしながら、本実施形態において、画素トランジスタＴＲはＣＭＯＳ（相補型ＭＯＳ）構成に限定されない。画素トランジスタＴＲは、ＮＭＯＳトランジスタＮＴＲ及びＰＭＯＳトランジスタＰＴＲのうち、どちらか一方のみを有する構成であってもよい。
図３１は、実施形態３の変形例に係るＴＦＴ基板の構成例を示す平面図である。図３２は、図３１に示す平面図をＸＸＸＩＩ－ＸＸＸＩＩ’線で切断した断面図である。実施形態３の変形例に係るＴＦＴ基板１００Ｊにおいて、画素トランジスタＴＲは、ＮＭＯＳトランジスタ、又は、ＰＭＯＳトランジスタである。ＴＦＴ基板１００Ｊでは、１つの画素に１本のゲート線ＧＣＬが接続している。
図３１に示すように、半導体膜２１の平面視による形状は、例えば、Ｕ字状である。すなわち、半導体膜２１は、直線部２１１、２１２、２１３を有する。直線部２１１の一方の端部に直線部２１２が接続し、直線部２１１の他方の端部に直線部２１３が接続している。直線部２１１と直線部２１２とが成す角度は約９０°である。直線部２１１と直線部２１３とが成す角度も約９０°である。
図３１に示すように、画素トランジスタＴＲは、第１ＭＯＳトランジスタｔｒ１と、第２ＭＯＳトランジスタｔｒ２とを有する。ゲート線ＧＣＬにおいて、半導体膜２１の直線部２１３と交差する部位が、第１ＭＯＳトランジスタｔｒ１のゲートである。ゲート線ＧＣＬにおいて、半導体膜２１の直線部２１２と交差する部位が、第２ＭＯＳトランジスタｔｒ２のゲートである。第１ＭＯＳトランジスタｔｒ１と、第２ＭＯＳトランジスタｔｒ２は直列に接続されている。
実施形態３の変形例に係るＴＦＴ基板１００Ｊは、実施形態３に係るＴＦＴ基板１００Ｈと同様に、信頼性の向上と、高精細化が可能である。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
１ 基材
１３ 絶縁膜
２１ 半導体膜
２３ 層間絶縁膜
３１ｄ ドレイン
３１ｓ ソース
３１ｒ、３１ｒ１、３１ｒ２ 遮光膜
３３ 平坦化膜
４１ 共通電極
４５ 絶縁膜
５１ 画素電極
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ、１００Ｇ、１００Ｈ、１００Ｊ ＴＦＴ基板
１１０ ゲート駆動部
１２０ ソース駆動部
１３０ 対向基板
１３１ 基材
１３３ 対向電極
１６０ 電気泳動層
２００ 表示装置
Ｃ１ 第１保持容量
Ｃ２ 第２保持容量
ＧＣＬ ゲート線
ＮＴＲ ＮＭＯＳトランジスタ
ｎｔｒ１ 第１ＮＭＯＳトランジスタ
ｎｔｒ２ 第２ＮＭＯＳトランジスタ
ＰＴＲ ＰＭＯＳトランジスタ
ｐｔｒ１ 第１ＰＭＯＳトランジスタ
ｐｔｒ２ 第２ＰＭＯＳトランジスタ
ＰＸ 画素
ＴＲ 画素トランジスタ
ＶＣＯＭ 共通電位

Claims (8)

  1. 第１方向に延設される第１ゲート線と第２ゲート線と、
    前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、
    前記信号線に接続する半導体膜と、
    前記半導体膜に接続するドレイン電極と、
    前記信号線と前記ドレイン電極を覆う平坦化膜と、
    前記ドレイン電極に接続する画素電極と、を備え、
    前記半導体膜は、前記第１ゲート線に平行に延設される第１直線部と、前記第２ゲート線に平行に延設される第２直線部と、前記信号線に平行に延設される第３直線部と、を有し、
    平面視において、前記第１ゲート線及び前記第２ゲート線は、前記第１直線部と前記第２直線部との間に位置し、
    平面視において、前記ドレイン電極と前記画素電極を接続する前記平坦化膜の第１コンタクトホールは、前記第１ゲート線と前記第２ゲート線の間に位置し、
    前記第３直線部は、前記第１直線部と前記第２直線部とを接続し、
    前記第３直線部は、前記第１ゲート線及び前記第２ゲート線と交差し、
    前記第３直線部は、前記信号線と重畳しない、ＴＦＴ基板。
  2. 前記半導体膜と前記ドレイン電極との間に層間絶縁膜を有し、
    前記層間絶縁膜の前記第３直線部と前記ドレイン電極とを接続する第２コンタクトホールは、平面視において前記第１ゲート線と前記第２ゲート線の間に位置する、請求項１に記載のＴＦＴ基板。
  3. 前記層間絶縁膜はさらに前記第１直線部と前記信号線を接続する第３コンタクトホールと、前記第２直線部と前記信号線を接続する第４コンタクトホールを備える、請求項２に記載のＴＦＴ基板。
  4. 前記半導体膜は前記信号線に平行に延設される第４直線部を更に有し、
    前記第４直線部は前記第１直線部と前記第２直線部とを接続し、
    前記信号線は前記層間絶縁膜に形成された第５コンタクトホールを介して前記第４直線部と接続され、
    前記第５コンタクトホールは平面視において前記第１ゲート線と前記第２ゲート線との間にある、請求項２に記載のＴＦＴ基板。
  5. 第１ゲート線と、
    前記第１ゲート線に平行な第２ゲート線と、
    前記第１ゲート線及び前記第２ゲート線と平面視で交差する信号線と、
    前記第１ゲート線及び前記第２ゲート線と平面視で交差し、前記信号線に接続する半導体膜と、を備え、
    前記半導体膜は、前記第１ゲート線に平行な第１直線部と、前記第２ゲート線に平行な第２直線部と、前記信号線に平行な第３直線部と、を有し、前記第３直線部は前記第１直線部と前記第２直線部とを接続し、
    前記第３直線部は、前記第１ゲート線及び前記第２ゲート線に交差し、前記信号線に重畳しない、ＴＦＴ基板。
  6. 前記半導体膜はさらに前記信号線に平行な第４直線部と、を有し、
    前記第４直線部は前記第１直線部と前記第２直線部とを接続し、
    前記半導体膜の平面視による形状は環状である、請求項５に記載のＴＦＴ基板。
  7. 前記第４直線部は前記信号線に重畳し、前記第３直線部及び前記第４直線部はそれぞれ前記第１ゲート線及び前記第２ゲート線に交差する、請求項６に記載のＴＦＴ基板。
  8. 絶縁性の基材と、
    前記基材の一方の面側に設けられる画素電極と、
    前記基材と前記画素電極との間に設けられる画素トランジスタと、をさらに備え、
    前記画素トランジスタは、
    ＮＭＯＳトランジスタと、
    前記ＮＭＯＳトランジスタに並列に接続するＰＭＯＳトランジスタと、を有し、
    前記ＮＭＯＳトランジスタのゲートは前記第１ゲート線に接続し、
    前記ＮＭＯＳトランジスタのソースは前記信号線に接続し、
    前記ＮＭＯＳトランジスタのドレインは前記画素電極に接続し、
    前記ＰＭＯＳトランジスタのゲートは前記第２ゲート線に接続し、
    前記ＰＭＯＳトランジスタのソースは前記信号線に接続し、
    前記ＰＭＯＳトランジスタのドレインは前記画素電極に接続している、請求項５から７のいずれか１項に記載のＴＦＴ基板。
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