WO2019116720A1 - 表示装置 - Google Patents

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WO2019116720A1
WO2019116720A1 PCT/JP2018/038832 JP2018038832W WO2019116720A1 WO 2019116720 A1 WO2019116720 A1 WO 2019116720A1 JP 2018038832 W JP2018038832 W JP 2018038832W WO 2019116720 A1 WO2019116720 A1 WO 2019116720A1
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WO
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display device
underlayer
film
electric field
field suppression
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PCT/JP2018/038832
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French (fr)
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拓磨 西ノ原
秋元　肇
Original Assignee
株式会社ジャパンディスプレイ
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    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Definitions

  • the present invention relates to a display device.
  • a foldable sheet display such as an organic EL display device adopted for a smartphone is provided in the market.
  • an organic material is used as a substrate, and a transistor is formed on the substrate.
  • a substrate using an organic material tends to accumulate charges more easily than a substrate made of an inorganic material.
  • the electric field generated by the charge may change the characteristics of the transistor, which may affect the displayed image.
  • the present invention has been made in view of the above problems, and an object thereof is to provide a display device capable of suppressing fluctuation of characteristics of a transistor disposed on a substrate using an organic material. .
  • a display device includes: a substrate including an organic material; a first base film provided on the substrate; a thin film transistor provided above the first base film; A semiconductor film having a region, and an electric field suppression film provided between the first underlayer and the semiconductor film and overlapping the channel region in plan view, the electric field suppression film comprising the first electric field suppression film
  • the dielectric constant is higher than that of the base film.
  • FIG. 1 is a plan view of an organic EL display device according to an embodiment of the present invention. It is sectional drawing in the II-II cutting plane line of the organic electroluminescence display shown in FIG. It is sectional drawing which shows the comparative example of an organic electroluminescence display. It is a figure which shows the modification of sectional drawing shown in FIG. It is a figure which shows the other modification of sectional drawing shown in FIG.
  • FIG. 1 is a plan view of an organic EL (Electroluminescence) display device according to an embodiment of the present invention.
  • the organic EL display device includes a substrate 10, a flexible printed circuit 12, and an integrated circuit package 14 disposed on the flexible printed circuit 12.
  • the organic EL display device in this embodiment is a flexible sheet display or a flexible display.
  • the substrate 10 includes a display area 42 and a peripheral area 46 surrounding the display area 42.
  • the peripheral area 46 is outside the display area 42.
  • a plurality of unit pixels 44 are disposed in the display area 42.
  • the organic EL display device combines, for example, unit pixels (sub-pixels) of a plurality of colors of red, green and blue to form full-color pixels, and displays a full-color image.
  • the flexible printed circuit 12 is connected to one end of the substrate 10 in one direction.
  • a part of a drive circuit for driving a pixel circuit included in the unit pixel 44 is mounted.
  • a part of the drive circuit is also disposed in the peripheral region 46 on the substrate 10.
  • FIG. 2 is a cross-sectional view taken along the line II-II of the organic EL display device shown in FIG.
  • the material of the substrate 10 is polyimide, but another resin material may be used as long as the substrate has sufficient flexibility to constitute a sheet display or a flexible display.
  • a first underlayer 20a containing silicon oxide is provided on the substrate 10. Further, a second underlayer 20b containing silicon nitride is provided on the first underlayer 20a.
  • a plurality of electric field suppression films 205 which are separated from each other in plan view are provided between the first underlayer 20a and the second underlayer 20b.
  • the first under layer 20 a and the second under layer 20 b are provided substantially in the entire area of the substrate 10 in plan view, and at least overlap the entire area of the display region 42.
  • the electric field suppression film 205 is not provided on substantially the entire area of the substrate 10 and does not overlap the entire area of the display area 42. As shown in FIG. 2, a plurality of electric field suppression films 205 are provided separately from each other.
  • the side surface of the electric field suppression film 205 is covered with the second underlayer 20b, and the first underlayer 20a and the second underlayer 20b are in direct contact with each other in plan view.
  • the electric field suppression film 205 is provided so as to overlap with the position of the thin film transistor. Details of the arrangement will be described later.
  • a third underlayer 20c containing silicon oxide is provided on the second underlayer 20b.
  • the first underlayer 20a improves adhesion to the substrate 10
  • the second underlayer 20b blocks moisture and impurities from the outside
  • the third underlayer 20c is in the second underlayer 20b. Are blocked so as not to diffuse to the semiconductor film 403 side of the thin film transistor in the upper part.
  • the three layers are collectively referred to as a base layer 20.
  • the underlayer 20 is not particularly limited to this three-layer lamination structure, and a layer may be further laminated, or may be a single layer or a two-layer lamination.
  • the thickness of the underlayer 20 is 500 nm or more and less than 1000 nm.
  • a plurality of thin film transistors are formed on the underlayer 20.
  • Each of the thin film transistors includes a gate electrode 401, a semiconductor film 403, a source electrode 405, and a drain electrode 407.
  • the semiconductor film 403 is provided on the underlayer 20.
  • the semiconductor film 403 is polysilicon, but may be a transparent oxide semiconductor (TAOS: Transparent Amorphous Oxide Semiconductor).
  • TAOS Transparent Amorphous Oxide Semiconductor
  • a first insulating layer 22 containing silicon oxide is provided over the semiconductor film 403, and a first electrode including a gate electrode 401 overlapping the semiconductor film 403 in plan view is provided over the first insulating layer 22.
  • a conductive layer is provided.
  • a second insulating layer 24 containing silicon nitride and a third insulating layer 26 containing silicon oxide are sequentially provided.
  • One of the second insulating layer and the third insulating layer 26 may be omitted.
  • the first insulating layer 22 to the third insulating layer 26 may be made of another insulating material.
  • a second conductive layer including a source electrode 405 and a drain electrode 407 is provided over the third insulating layer 26.
  • the first insulating layer 22 is provided as a so-called gate insulating film.
  • the first conductive layer is formed of, for example, MoW.
  • the second conductive layer is, for example, a three-layer laminated structure of Ti, Al and Ti.
  • the semiconductor film 403 includes a channel region 403 c overlapping with the gate electrode 401, and a source region 403 s and a drain region 403 d sandwiching the channel region 403 c.
  • a low concentration impurity region may be provided between the channel region 403c and the source region 403s and the drain region 403d.
  • the first insulating layer 22, the second insulating layer 24, and the third insulating layer 26 two contact holes reaching the top surfaces of the source region 403s and the drain region 403d of the semiconductor film 403 are formed, respectively.
  • a source electrode 405 and a drain electrode 407 are provided in each of the holes.
  • the source electrode 405 is electrically connected to the source region 403s, and the drain electrode 407 is electrically connected to the drain region 403d.
  • the drain electrode 407 is connected to a wiring (that forms the pixel circuit) and is connected to the source electrode 405 and the pixel electrode 301.
  • the electric field suppression film 205 is formed of alumina (aluminum oxide), which has a dielectric constant higher than that of silicon nitride or silicon oxide constituting the base layer 20, and stronger than these.
  • the electric field suppression film 205 is formed by laminating aluminum oxide by ALD (Atomic Layer Deposition) method. By the ALD method, a dense alumina film can be formed, and the dielectric constant and the insulating property of the electric field suppression film 205 can be further increased.
  • the electric field suppression film 205 may be formed by sputtering or the like.
  • the thickness of the electric field suppression film 205 is 10 nm or more and 100 nm or less.
  • the electric field suppression film 205 covers the channel region 403 c of the semiconductor film 403 in plan view.
  • the electric field suppression film 205 may have a structure in which a region where the semiconductor film 403 and the gate electrode 401 overlap in a plan view is covered.
  • the electric field suppression film 205 is disposed inward of the end on the source region 403 s side of the semiconductor film 403 and the end on the drain region 403 d side in the extending direction of the channel region 403 c.
  • the length of the electric field suppression film 205 in the direction of the channel length of the thin film transistor is equal to or greater than the length of the channel length and smaller than the length of the semiconductor film 403 in the direction of the channel length.
  • the substrate 10 using an organic material such as polyimide has a property of storing the charge 81 due to the manufacturing process or use after the manufacturing.
  • the phenomenon of storing the charge 81 is called charge up.
  • the electric field suppressing film 205 can weaken the electric field applied to the semiconductor film 403 by the charge 81. Thereby, the fluctuation of the characteristics of the thin film transistor due to the charge 81 can be suppressed.
  • the fluctuation of the characteristics of the thin film transistor can be suppressed by thickening the base layer 20 instead of using the electric field suppression film 205, the thickness of the entire display device or the thickness of the panel increases.
  • the electric field suppression film 205 By using the electric field suppression film 205, it is possible to suppress the thickness of the base layer 20, in other words, to suppress the thickness increase of the entire display device and to suppress the fluctuation of the characteristics of the thin film transistor due to the charge 81. In addition, since the electric field suppression film 205 has high insulating properties, the movement of charge from the thin film transistor to the substrate 10 can be suppressed, which can also suppress the influence of the charge.
  • FIG. 3 is a cross-sectional view showing a comparative example of the organic EL display device.
  • the electric field suppression film 205 is not provided. In this case, the electric field generated by the charge 81 accumulated in the substrate 10 is exerted on the semiconductor film 403 without being suppressed as compared with the present embodiment. This makes the characteristics of the thin film transistor more likely to fluctuate.
  • the electric field suppression film 205 only needs to cover at least the channel region 403c, and as shown in FIG. 4, the end on the source region 403s side and the drain region 403d side of the semiconductor film 403 in the extending direction of the channel region 403c. It may also be arranged outside the end of. However, since alumina used for the electric field suppression film 205 is a hard material, it is desirable to reduce its size to avoid the occurrence of cracks and the like. It is desirable that the electric field suppression film 205 be disposed inward of the end on the source region 403s side and the end on the drain region 403d side of the semiconductor film 403 in the extending direction of the channel region 403c.
  • the semiconductor film 403 is polysilicon, it is more susceptible to the charge 81 in the substrate 10 because the electron mobility is large. Therefore, although it is more preferable to use the electric field suppression film 205 when the semiconductor film 403 is polysilicon, an effect can be obtained even when the semiconductor film 403 is an oxide semiconductor.
  • the planarization layer 30 is provided to cover the source electrode 405 and the drain electrode 407.
  • organic materials such as photosensitive acrylic are often used because the planarity of the surface is excellent as compared with the inorganic insulating material formed by CVD (Chemical Vapor Deposition) or the like.
  • the planarization layer 30 has an opening 30 a that exposes the source electrode 405.
  • a pixel electrode 301 which is electrically connected to the source electrode 405 through the opening 30 a is provided.
  • the pixel electrode 301 may have, for example, a three-layer stacked structure of an IZO (Indium Zinc Oxide) film, an Ag film, and an IZO film.
  • the pixel electrode 301 is spread laterally from the upper end of the opening 30a.
  • the drain electrode 407 may be connected to the pixel electrode 301 instead of the source electrode 405.
  • a bank 32 is formed on the planarization layer 30, for example, above the opening 30a.
  • the bank 32 is formed of photosensitive acrylic or the like that has the same insulating properties as the planarization layer 30.
  • the bank 32 is provided between adjacent unit pixels 44, and has an opening 32a corresponding to the light emitting area of the unit pixel 44.
  • the side surface of the opening 32a has a tapered shape and the pixel is at the bottom of the opening 32a.
  • the electrode 301 is exposed.
  • An organic EL layer 303 is provided on the pixel electrode 301 and in the opening 32 a.
  • the organic EL layer 303 includes a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.
  • These layers may be formed by vapor deposition or may be formed by application. In the drawing, these layers are formed inside the openings 32 a, but at least a part of layers may be formed on the banks 32.
  • the partial layer may be formed across a plurality of unit pixels 44.
  • An opposing electrode 305 is provided on the organic EL layer 303.
  • the counter electrode 305 may be formed of, for example, an alloy of Mg and Ag, which is formed as a thin film to which the light emitted from the organic EL layer 303 can pass, or may be formed of ITO.
  • the counter electrode 305 is also provided on the bank 32.
  • the organic EL layer 303 emits light due to the current flowing between the pixel electrode 301 and the counter electrode 305.
  • a sealing layer 34 is provided on the counter electrode 305.
  • the sealing layer 34 prevents external moisture from intruding into the organic EL layer 303.
  • the sealing layer 34 is, for example, a laminated structure of a silicon nitride film, an organic resin layer, and a silicon nitride film.
  • a cover glass, a touch panel substrate, or the like may be provided on the sealing layer 34.
  • a filler such as a resin may be filled between the sealing layer 34 and the cover glass or the touch panel substrate.
  • an opposite substrate using a flexible base material such as polyimide may be disposed on the sealing layer 34.
  • the base layer 20 includes a plurality of base films separated from one another, but each of the base films may have a plurality of electric field suppression films 205.
  • the electric field suppression film 205 may not be disposed in the curved portion. Since alumina used for the electric field suppression film 205 is a hard material, it is not disposed in the curved portion, but is disposed in the non-curved portion to maintain flexibility and maintain thin film transistors by the charge 81 accumulated in the substrate 10. The effect of suppressing the fluctuation of the characteristics of can be obtained.
  • the present invention may be applied to the thin film transistor constituting the drive circuit on the peripheral area 46 .
  • the thin film transistors formed in the peripheral region 46 on the substrate 10 need to flow more current, and therefore, thin film transistors using polysilicon are generally arranged.
  • an oxide semiconductor is rarely used, and therefore, the effect of suppressing characteristic fluctuation of the thin film transistor can be obtained more surely by using the electric field suppression film 205.
  • one of the source electrode 405 and the drain electrode 407 is connected to a scanning line extending in the display region 42, and the scanning line constitutes a unit pixel 44. It is electrically connected to the gate electrode 401 of the thin film transistor.
  • the electric field suppression film 205 may be provided only on the thin film transistor in the display area 42 or may be provided only on the thin film transistor constituting the drive circuit. In addition, the electric field suppression film 205 may be used for both the thin film transistor in the display area 42 and the thin film transistor that constitutes the driving circuit.
  • FIG. 5 shows a modification of the structure shown in FIG.
  • the electric field suppression film 205 is located between the second underlayer 20b and the third underlayer 20c. Similar to FIG. 2, the electric field suppression film 205 shown in FIG. 5 is disposed inside the end on the source region 403s side and the end on the drain region 403d side in the extending direction of the channel region 403c. However, as in FIG. 4, the semiconductor film 403 may be disposed outside the end on the source region 403s side and the end on the drain region 403d side in the extending direction of the channel region 403c. Also in the configuration shown in FIG. 5, variation in the characteristics of the thin film transistor due to the charge 81 accumulated in the substrate 10 can be suppressed.
  • the present invention is not limited to the above-described embodiment, and various modifications are possible.
  • the configurations described in the embodiments can be replaced with configurations that have substantially the same configuration, configurations having the same effects, or configurations that can achieve the same purpose.
  • the present invention can be applied to other types of display devices having a substrate using an organic material, such as a liquid crystal display device.

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Abstract

表示装置は、有機材料を含む基板と、前記基板の上に設けられる第１の下地膜と、前記第１の下地膜の上方に設けられる薄膜トランジスタと、前記薄膜トランジスタに備えられ、チャネル領域を有する半導体膜と、前記第１の下地膜と前記半導体膜との間に設けられ、平面視で前記チャネル領域と重なる電界抑制膜と、を含む。前記電界抑制膜は、前記第１の下地膜よりも誘電率が高い。

Description

表示装置
　本発明は、表示装置に関する。
　例えばスマートフォンに採用される有機ＥＬ表示装置のように、折り曲げ可能なシートディスプレイが市場に供されるようになっている。そして、折り曲げが可能なシートディスプレイでは、基板に有機材料を用い、その基板の上にトランジスタが形成されるようになっている。
特開２０１６－１７７１８７号公報
　有機材料を用いた基板は、無機材料の基板に比べ電荷を蓄積しやすい傾向がある。有機材料を用いた基板に電荷が蓄積されると、その電荷により生じる電界によりトランジスタの特性が変動し、表示される画像に影響がでることがあった。
　本発明は、上記課題を鑑みてなされたものであって、その目的は、有機材料を用いた基板の上に配置されるトランジスタの特性の変動を抑えることのできる表示装置を提供することにある。
　本発明に係る表示装置は、有機材料を含む基板と、前記基板の上に設けられる第１の下地膜と、前記第１の下地膜の上方に設けられる薄膜トランジスタと、前記薄膜トランジスタに備えられ、チャネル領域を有する半導体膜と、前記第１の下地層と前記半導体膜との間に設けられ、平面視で前記チャネル領域と重なる電界抑制膜と、を含み、前記電界抑制膜は、前記第１の下地膜よりも誘電率が高い。
　本発明によれば、有機材料を用いた基板の上に配置されるトランジスタの特性の変動を抑えることができる。
本発明の実施形態にかかる有機ＥＬ表示装置の平面図である。 図１に示す有機ＥＬ表示装置のII－II切断線における断面図である。 有機ＥＬ表示装置の比較例を示す断面図である。 図２に示す断面図の変形例を示す図である。 図２に示す断面図の他の変形例を示す図である。
　以下、本発明の実施形態について図面を参照して説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　さらに、本発明の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
　図１は、本発明の実施形態に係る有機ＥＬ（Electroluminescence）表示装置の平面図である。有機ＥＬ表示装置は、基板１０と、フレキシブルプリント基板１２と、フレキシブルプリント基板１２上に配置される集積回路パッケージ１４とを含む。この実施形態における有機ＥＬ表示装置は、屈曲が可能なシートディスプレイまたはフレキシブルディスプレイである。
　基板１０は、表示領域４２及び表示領域４２を囲む周辺領域４６を含む。周辺領域４６は表示領域４２の外側にある。表示領域４２内には複数の単位画素４４が配置されている。有機ＥＬ表示装置は、例えば、赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせて、フルカラーの画素を形成し、フルカラーの画像を表示するようになっている。基板１０のうち一方向の端には、フレキシブルプリント基板１２が接続されている。集積回路パッケージ１４には、単位画素４４に含まれる画素回路を駆動する駆動回路のうち一部が搭載される。また、基板１０上の周辺領域４６にも駆動回路の一部が配置される。
　図２は、図１に示す有機ＥＬ表示装置のII－II切断線における断面図である。基板１０（アレイ基板）の材料はポリイミドであるが、シートディスプレイ又はフレキシブルディスプレイを構成するために十分な可撓性を有する基材であれば他の樹脂材料を用いても良い。
　基板１０上に、酸化シリコンを含む第１の下地層２０ａが設けられている。また、第１の下地層２０ａの上には、窒化シリコンを含む第２の下地層２０ｂが設けられている。そして、第１の下地層２０ａと第２の下地層２０ｂとの間には、平面視で互いに離間する複数の電界抑制膜２０５が設けられている。平面視で第１の下地層２０ａおよび第２の下地層２０ｂは、基板１０の略全域に設けられており、少なくとも表示領域４２の全域と重なる。電界抑制膜２０５は、基板１０の略全域に設けられているわけではなく、表示領域４２の全域と重なるわけではない。図２に示すように、複数個の電界抑制膜２０５が互いに離間して設けられている。電界抑制膜２０５の側面は第２の下地層２０ｂで覆われており、また平面視で、第１の下地層２０ａと第２の下地層２０ｂとは一部において直接的に接する。電界抑制膜２０５は薄膜トランジスタの位置と重なるように設けられている。その配置の詳細については後述する。第２の下地層２０ｂの上には酸化シリコンを含む第３の下地層２０ｃが設けられる。
　第１の下地層２０ａは、基板１０との密着性を向上させ、第２の下地層２０ｂは、外部からの水分及び不純物をブロックし、第３の下地層２０ｃは第２の下地層２０ｂ中に含有する水素原子が上部にある薄膜トランジスタの半導体膜４０３側に拡散しないようにブロックする。この３層をまとめて下地層２０とよぶ。下地層２０は、特にこの三層積層構造に限定するものではなく、さらに層が積層されても良いし、単層あるいは二層積層としても良い。下地層２０の厚さは、５００ｎｍ以上１０００ｎｍ未満である。
　下地層２０の上には複数の薄膜トランジスタが形成されている。薄膜トランジスタのそれぞれは、ゲート電極４０１と、半導体膜４０３と、ソース電極４０５と、ドレイン電極４０７とを含む。半導体膜４０３は下地層２０の上に設けられる。半導体膜４０３はポリシリコンであるが、透明酸化物半導体（TAOS: Transparent Amorphous Oxide Semiconductor）であってもよい。半導体膜４０３の上には、酸化シリコンを含む第１の絶縁層２２が設けられ、第１の絶縁層２２の上には、平面視で半導体膜４０３と重畳するゲート電極４０１を含む第１の導電層が設けられている。ゲート電極４０１の上には、窒化シリコンを含む第２の絶縁層２４および酸化シリコンを含む第３の絶縁層２６が順に設けられる。第２の絶縁層と第３の絶縁層２６との一方は、省略してもよい。第１の絶縁層２２から第３の絶縁層２６は、他の絶縁性のある材質により構成されてもよい。第３の絶縁層２６の上には、ソース電極４０５およびドレイン電極４０７を含む第２の導電層が設けられる。第１の絶縁層２２はいわゆるゲート絶縁膜として設けられている。第１の導電層は、例えばＭｏＷにより形成される。第２の導電層は、例えば、Ｔｉ、Ａｌ及びＴｉの三層積層構造である。
　半導体膜４０３は、ゲート電極４０１に重畳するチャネル領域４０３ｃと、チャネル領域４０３ｃを挟むソース領域４０３ｓおよびドレイン領域４０３ｄを有する。半導体膜４０３のうち、チャネル領域４０３ｃとソース領域４０３ｓおよびドレイン領域４０３ｄとの間に、低濃度不純物領域が設けられてよい。第１の絶縁層２２、第２の絶縁層２４および第３の絶縁層２６には、それぞれ半導体膜４０３のソース領域４０３ｓおよびドレイン領域４０３ｄの上面に達する２つのコンタクトホールが形成されており、コンタクトホールのそれぞれの中にはソース電極４０５およびドレイン電極４０７が設けられている。ソース電極４０５はソース領域４０３ｓと電気的に接続し、ドレイン電極４０７はドレイン領域４０３ｄと電気的に接続する。ドレイン電極４０７は画素回路を構成する配線（に接続され、ソース電極４０５画素電極３０１に接続される。
　ここで、電界抑制膜２０５は、下地層２０を構成する窒化シリコンや酸化シリコンより比誘電率が高く、またこれらより絶縁性の強いアルミナ（酸化アルミニウム）により形成されている。また、電界抑制膜２０５は、酸化アルミニウムをＡＬＤ（Atomic Layer Deposition）法で積層することにより形成されている。ＡＬＤ法により、緻密なアルミナの膜を形成することができ、電界抑制膜２０５の誘電率や絶縁性をより高くすることができる。電界抑制膜２０５はスパッタ法などにより形成されてもよい。電界抑制膜２０５の厚さは１０ｎｍ以上１００ｎｍ以下である。電界抑制膜２０５は、平面視で半導体膜４０３のチャネル領域４０３ｃを覆っている。また、電界抑制膜２０５は、平面視で半導体膜４０３とゲート電極４０１とが重畳する領域を覆っている構造でもよい。電界抑制膜２０５は、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より内側に配置される。換言すれば、電界抑制膜２０５の薄膜トランジスタのチャネル長の方向の長さは、該チャネル長の長さ以上であり、記半導体膜４０３の該チャネル長の方向の長さよりも小さい。
　誘電率が高い材料は、電界がかかると分極し、その電界を弱める。本実施形態では、ポリイミドのような有機材料を用いた基板１０は、製造過程や製造後の使用により電荷８１を貯める性質がある。この電荷８１を貯める現象をチャージアップと呼ぶ。電界抑制膜２０５により、電荷８１により半導体膜４０３にかかる電界を弱めることができる。これにより、電荷８１に起因する薄膜トランジスタの特性の変動を抑えることができる。なお、電界抑制膜２０５を用いる代わりに下地層２０を厚くすることによっても薄膜トランジスタの特性の変動を抑えることができるが、表示装置全体の厚み、或いはパネルの厚みが増加する。電界抑制膜２０５を用いることで、下地層２０の厚さを抑えつつ、換言すれば表示装置全体の厚さ増加を抑えつつ、電荷８１に起因する薄膜トランジスタの特性の変動を抑えることができる。また、電界抑制膜２０５は、絶縁性が高いため、薄膜トランジスタから基板１０への電荷の移動を抑えることができ、それによっても電荷の影響を抑えることができる。
　図３は、有機ＥＬ表示装置の比較例を示す断面図である。図２の例では、ソース電極４０５およびドレイン電極４０７より上の層の記載を省略している。図３の例では、電界抑制膜２０５が設けられていない。この場合、基板１０に蓄積された電荷８１により生じる電界が本実施形態に比べて抑制されずに半導体膜４０３に及ぼされる。これにより、薄膜トランジスタの特性の変動がより起きやすくなる。
　ここで、電界抑制膜２０５は、少なくともチャネル領域４０３ｃを覆っていればよく、図４に示すように、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より外側にも配置されてもよい。ただし、電界抑制膜２０５に用いられるアルミナは硬い材料であるため、クラック等の発生を避けるためにそのサイズを小さくすることが望ましい。電界抑制膜２０５は、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より内側に配置されることが望ましい。
　また、半導体膜４０３がポリシリコンである場合は、電子移動度が大きいため基板１０内の電荷８１の影響をより受けやすい。そのため、半導体膜４０３がポリシリコンの場合に電界抑制膜２０５を用いることがより好適であるが、半導体膜４０３が酸化物半導体であっても効果を得ることができる。
　平坦化層３０は、ソース電極４０５およびドレイン電極４０７を覆うように設けられる。平坦化層３０としては、ＣＶＤ（Chemical Vapor Deposition）等により形成される無機絶縁材料に比べ、表面の平坦性に優れることから、感光性アクリル等の有機材料が多く用いられる。
　平坦化層３０は、ソース電極４０５を露出させる開口３０ａを有する。また、この開口３０ａを介してソース電極４０５に導通する画素電極３０１が設けられている。画素電極３０１は、例えば、ＩＺＯ（Indium Zinc Oxide）膜、Ａｇ膜、ＩＺＯ膜の三層積層構造であってよい。画素電極３０１は、開口３０ａの上端から側方に拡がっている。なお、ソース電極４０５の代わりにドレイン電極４０７が画素電極３０１に接続してもよい。
　平坦化層３０の上であって例えば開口３０ａの上方に、バンク３２が形成されている。バンク３２は平坦化層３０と同じく絶縁性のある感光性アクリル等により形成される。バンク３２は互いに隣接する単位画素４４の間に設けられており、単位画素４４が備える発光領域に対応する開口３２ａを有する、開口３２ａの側面はテーパ形状を有し、開口３２ａの底には画素電極３０１が露出している。画素電極３０１の上かつ開口３２ａの中には有機ＥＬ層３０３が設けられている。有機ＥＬ層３０３は、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層を含む。これらの層は、蒸着によって形成されても良いし、塗布によって形成されてもよい。本図では、これらの層は開口３２ａの内部に形成されているが、少なくとも一部の層がバンク３２の上に形成されてもよい。その一部の層は複数の単位画素４４に跨って形成されてもよい。
　有機ＥＬ層３０３の上には、対向電極３０５が設けられている。対向電極３０５は、例えば、有機ＥＬ層３０３からの出射光が透過する程度の薄膜として形成されるＭｇとＡｇとの合金で形成されてもよいし、ＩＴＯで形成されてもよい。対向電極３０５はバンク３２の上にも設けられている。有機ＥＬ層３０３は、画素電極３０１と対向電極３０５との間を流れる電流により発光する。
　対向電極３０５の上には、封止層３４が設けられている。封止層３４は、外部からの水分が有機ＥＬ層３０３に侵入することを防止する。封止層３４は、例えば、シリコン窒化膜、有機樹脂層及びシリコン窒化膜の積層構造である。
　なお、封止層３４上にカバーガラスやタッチパネル基板等が設けられても良い。この場合、封止層３４とカバーガラスやタッチパネル基板との間に、樹脂等の充填材が充填されてもよい。また、ポリイミド等の可撓性を有する基材を用いた対向基板が封止層３４の上に配置されてもよい。
　ここで、折り曲げを容易にするために、下地層２０および第１の絶縁層２２から第３の絶縁層２６は、一部の領域が除去されていてもよい。この場合、下地層２０は互いに離間する複数の下地膜を含むが、下地膜のそれぞれは複数の電界抑制膜２０５を有してよい。表示領域を湾曲させる表示装置で、湾曲させる部分（湾曲部）が決まっている場合、電界抑制膜２０５を湾曲部には配置しない構造にしてもよい。電界抑制膜２０５に用いられるアルミナは硬い材料であるため、湾曲部には配置せず、非湾曲部には配置することで、フレキシブル性を維持しつつ、基板１０に蓄積された電荷８１による薄膜トランジスタの特性の変動を抑制するという、効果を得ることができる。
　図２の例では、表示領域４２内の単位画素４４に用いられる薄膜トランジスタに本発明を適用する例について説明したが、周辺領域４６上の駆動回路を構成する薄膜トランジスタに本発明が適用されてもよい。基板１０上の周辺領域４６に形成される薄膜トランジスタは、より多くの電流を流す必要があるため、一般的にポリシリコンを用いた薄膜トランジスタが配置される。単位画素４４中と異なり酸化物半導体が用いられることが少ないため、電界抑制膜２０５を用いることでより確実に薄膜トランジスタの特性変動の抑制の効果を得ることができる。周辺領域４６に形成される薄膜トランジスタのうち一部では、そのソース電極４０５およびドレイン電極４０７のうち一方が表示領域４２内を延びる走査線に接続されており、その走査線は単位画素４４を構成する薄膜トランジスタのゲート電極４０１に電気的に接続されている。もちろん、電界抑制膜２０５は、表示領域４２内の薄膜トランジスタのみに設けられてもよいし、駆動回路を構成する薄膜トランジスタのみに設けられてもよい。また、電界抑制膜２０５は、表示領域４２内の薄膜トランジスタおよび駆動回路を構成する薄膜トランジスタの両方に用いられてもよい。
　図５は、図２に示す構造の変形例を示している。図５において、電界抑制膜２０５は、第２の下地層２０ｂと第３の下地層２０ｃとの間に位置している。図５に示す電界抑制膜２０５は、図２と同様に、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より内側に配置されている。しかし、図４と同様に、チャネル領域４０３ｃの延伸方向でみて半導体膜４０３のソース領域４０３ｓ側の端およびドレイン領域４０３ｄ側の端より外側にも配置されてもよい。図５に示す構成においても、基板１０に蓄積された電荷８１による薄膜トランジスタの特性の変動を抑制することができる。
　本発明は、上述した実施形態に限定されるものではなく種々の変形が可能である。例えば、実施形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。また、これまでに有機ＥＬ表示装置に本発明を適用する例について説明したが、例えば液晶表示装置など、有機材料を用いた基板を有する他の種類の表示装置にも本発明を適用できる。

 

Claims (19)

  1. 　有機材料を含む基板と、
    　前記基板の上に設けられる第１の下地膜と、
    　前記第１の下地膜の上方に設けられる薄膜トランジスタと、
    　前記薄膜トランジスタに備えられ、チャネル領域を有する半導体膜と、
    　前記第１の下地膜と前記半導体膜との間に設けられ、平面視で前記チャネル領域と重なる電界抑制膜と、を含み、
    　前記電界抑制膜は、前記第１の下地膜よりも誘電率が高い、
    　表示装置。
  2. 　請求項１に記載の表示装置において、
    　前記電界抑制膜はアルミナを含む、
    　表示装置。
  3. 　請求項１又は請求項２に記載の表示装置において、
    　前記第１の下地膜は、窒化シリコンおよび酸化シリコンの少なくとも一方を含み、
    　前記電界抑制膜の誘電率は、窒化シリコンの誘電率及び酸化シリコンの誘電率よりも高い、表示装置。
  4. 　請求項１から３のいずれかに記載の表示装置において、
    　前記薄膜トランジスタを複数有し、
    　前記電界抑制膜を複数有し、
    　複数の前記電界抑制膜の各々は、複数の前記薄膜トランジスタうちの、互いに異なる１つの薄膜トランジスタと平面視で重なる、表示装置。
  5. 　請求項１から４のいずれかに記載の表示装置において、
    　前記第１の下地膜と前記半導体膜との間に、第２の下地膜が位置し、
    　前記電界抑制膜は、前記第１の下地膜と前記第２の下地膜との間に位置する、表示装置。
  6. 　請求項５に記載の表示装置において、
    　前記第１の下地膜は、酸化シリコンを含み、
    　前記第２の下地膜は、窒化シリコンを含み、
    　前記第１の下地膜と前記第２の下地膜とは、直に接する、表示装置。
  7. 　請求項１から４のいずれかに記載の表示装置において、
    　前記第１の下地膜の上に第２の下地膜が位置し、
    　前記第２の下地膜の上に第３の下地膜が位置し、
    　前記第３の下地膜の上に、前記第３の下地膜と直に接して前記半導体膜が位置し、
    　前記電界抑制膜は、前記第２の下地膜と前記第３の下地膜との間に位置する、表示装置。
  8. 　請求項７に記載の表示装置において、
    　前記第２の下地膜は、窒化シリコンを含み、
    　前記第３の下地膜は、酸化シリコンを含む、表示装置。
  9. 　請求項１から８のいずれかに記載の表示装置において、
    　前記半導体膜は、ソース領域とドレイン領域とを有し、
    　前記電界抑制膜は、前記チャネル領域の延伸方向でみて前記ソース領域側の端および前記ドレイン領域側の端より内側に配置される、表示装置。
  10. 　請求項１から９のいずれかに記載の表示装置において、
    　前記基板上に、前記薄膜トランジスタを含む画素を有し、
    　前記電界抑制膜は、平面視で前記画素と重なる、表示装置。
  11. 　請求項１から９のいずれかに記載の表示装置において、
    　前記基板上に、複数の画素を含む表示領域と、前記表示領域の外側に位置する周辺領域と、を有し、
    　前記周辺領域には、前記複数の画素を駆動する駆動回路が位置し、
    　前記薄膜トランジスタは、前記駆動回路に含まれ、
    　前記電界抑制膜は、前記周辺領域に位置する、表示装置。
  12. 　請求項１から１１のいずれかに記載の表示装置において、
    　前記基板上に、複数の画素を含む表示領域を有し、
    　前記表示領域に、前記基板が湾曲している湾曲部を有し、
    　前記電界抑制膜は、前記湾曲部に位置しない、表示装置。
  13. 　請求項１２に記載の表示装置において、
    　前記電界抑制膜は、前記表示領域の前記湾曲部とは異なる部分に位置する、表示装置。
  14. 　有機材料を含む基板と、
    　前記基板の上に設けられる第１の下地膜と、
    　前記第１の下地膜の上方に設けられる薄膜トランジスタと、
    　前記薄膜トランジスタに備えられ、チャネル領域を有する半導体膜と、
    　前記第１の下地膜と前記半導体膜との間に設けられ、平面視で前記チャネル領域と重なるアルミナ膜と、を含む、表示装置。
  15. 　請求項１４に記載の表示装置において、
    　前記薄膜トランジスタのチャネル長の方向における前記アルミナ膜の長さは、前記チャネル長の長さ以上であり、前記チャネル長の方向における前記半導体膜の長さよりも小さい、表示装置。
  16. 　請求項１４又は請求項１５に記載の表示装置において、
    　前記第１の下地膜と前記半導体膜との間に、第２の下地膜が位置し、
    　前記アルミナ膜は、前記第１の下地膜と前記第２の下地膜との間に位置する、表示装置。
  17. 　請求項１４又は請求項１５に記載の表示装置において、
    　前記第１の下地膜の上に第２の下地膜が位置し、
    　前記第２の下地膜の上に第３の下地膜が位置し、
    　前記第３の下地膜の上に、前記第３の下地膜と直に接して前記半導体膜が位置し、
    　前記アルミナ膜は、前記第２の下地膜と前記第３の下地膜との間に位置する、表示装置。
  18. 　請求項１４から１７のいずれかに記載の表示装置において、
    　前記第１の下地膜は、窒化シリコンおよび酸化シリコンの少なくとも一方を含む、表示装置。
  19. 　請求項１４から１８のいずれかに記載の表示装置において、
    　前記基板上に、複数の画素を含む表示領域を有し、
    　前記表示領域に、前記基板が湾曲している湾曲部を有し、
    　前記電界抑制膜は、前記表示領域の前記湾曲部とは異なる部分に位置し、前記湾曲部に位置しない、表示装置。

     
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