WO2019058959A1 - 固体撮像素子及び電子機器 - Google Patents

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WO2019058959A1
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unit
pixel
signal
analog
sample
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崇 馬上
洋介 植野
知憲 山下
一徳 長谷部
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device.
  • a single slope analog-digital converter can be used as an analog-digital converter of an analog-digital converter that converts an analog pixel signal output from a unit pixel into a digital signal.
  • 1 readout of pixel signal and analog-to-digital conversion time is 1 AD time
  • most of 1 AD time is settling time of input signal from unit pixel and analog Occupied by the counting time of the digital converter counter.
  • 1 AD time has been shortened by arranging a column amplifier unit having an AGC (Adaptive Gain Control or Automatic Gain Control) function at the previous stage of the analog-digital conversion unit (see, for example, Non-Patent Document 1) ).
  • AGC Adaptive Gain Control or Automatic Gain Control
  • the final resolution can be maintained even if the resolution of the analog-to-digital converter is lowered, so that the resolution of the analog-to-digital converter can be lowered. Therefore, in the single-slope type analog-to-digital converter, in particular, the counting time of the signal level can be shortened, and the 1 AD time can be shortened.
  • the present disclosure aims to provide a solid-state imaging device capable of shortening the readout time of a substantial pixel signal including analog-digital conversion, and an electronic apparatus having the solid-state imaging device.
  • a solid-state imaging device for achieving the above object is: A pixel array unit in which a plurality of unit pixels including a photoelectric conversion unit are arranged in a matrix; An amplifier unit for adjusting the level of the pixel signal output from the unit pixel through the vertical signal line provided corresponding to the column array of the pixel array unit; A sample-and-hold unit that samples and holds a pixel signal that has passed through the amplifier unit; It has an analog-to-digital converter that converts the pixel signal output from the sample-and-hold unit into a digital signal, The sample-and-hold unit has at least three capacitors for holding pixel signals, and takes in the pixel signal in one capacitor and outputs the image signal taken in the other capacitor to the analog-digital converter. In parallel.
  • the electronic device of this indication for achieving said objective has a solid-state image sensor of said structure.
  • the sample-and-hold unit provided between the amplifier unit and the analog-digital conversion unit can temporarily hold the pixel signal passed through the amplifier unit.
  • the output voltage of the amplifier unit is held in the capacity of the sample and hold unit after the completion of settling, while the amplifier unit can immediately shift to taking in and settling the next input signal.
  • the analog-to-digital converter performs analog-to-digital conversion on the voltage signal held in the sample-and-hold unit. In this way, settling and analog-to-digital conversion are performed in parallel.
  • the present disclosure by performing settling and analog-to-digital conversion in parallel, it is possible to reduce the effective 1 AD time, and therefore, the readout time of the substantial pixel signal including the analog-to-digital conversion. It can be shortened.
  • FIG. 1 is a block diagram showing an outline of a basic configuration of a CMOS image sensor according to an embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of a unit pixel.
  • FIG. 3 is an exploded perspective view showing an outline of the laminated structure of the CMOS image sensor according to the present embodiment.
  • FIG. 4 is a circuit diagram showing the configuration of one pixel row of a CMOS image sensor having a circuit configuration without a column amplifier unit.
  • FIG. 5A is a waveform diagram for explaining the operation of the circuit configuration without the column amplifier unit
  • FIG. 5B is a waveform diagram for explaining the operation of the circuit configuration with the column amplifier unit.
  • FIG. 6 is a circuit diagram showing the configuration of one pixel row of a CMOS image sensor having a circuit configuration having a column amplifier unit.
  • FIG. 7A is a diagram showing the relationship between the input of the column amplifier unit and the output of the analog-digital conversion unit
  • FIG. 7B is a diagram showing the relationship between the input of the column amplifier unit and the output after linearization.
  • FIG. 8 is a circuit diagram showing the configuration of one pixel column of the CMOS image sensor according to the first embodiment.
  • FIG. 9 is a timing waveform chart for explaining the circuit operation of the CMOS image sensor according to the present embodiment.
  • FIG. 10 is a circuit diagram showing the configuration of one pixel column of the CMOS image sensor according to the second embodiment.
  • FIG. 11 is a circuit diagram showing the configuration of one pixel column of the CMOS image sensor according to the third embodiment.
  • FIG. 12 is a circuit diagram showing the configuration of one pixel column of the CMOS image sensor according to the fourth embodiment.
  • FIG. 13 is a circuit diagram showing the configuration of one pixel column of the CMOS image sensor according to the fifth embodiment.
  • FIG. 14 is a circuit diagram showing a configuration of one pixel column of a CMOS image sensor according to a sixth embodiment.
  • FIG. 15 is a time chart for explaining the circuit operation of the CMOS image sensor according to the sixth embodiment.
  • FIG. 16 is a diagram illustrating an application example of the technology of the present disclosure.
  • FIG. 17 is a block diagram showing a configuration of an imaging device which is an example of the electronic device of the present disclosure.
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology of the present disclosure can be applied.
  • Sample-and-hold section 2-5-1 Example 1 (example having four capacitors for holding pixel signals) 2-5-2.
  • Example 2 (Modification of Example 1: Example where the inverting amplifier is composed of a P-type MOS input source grounded operational amplifier) 2-5-3.
  • Third Embodiment Modification of First Embodiment: An Example Using the Input of an Inverting Amplifier as the Input of the Level Determination Circuit) 2-5-4.
  • Fourth Embodiment Modification of First Embodiment: Example in which Capacitance Value of Feedback Capacitance of Column Amplifier Section is Variable
  • Fifth Embodiment Modification of First Embodiment: Example Having Multiple Level Determination Circuits) 2-5-6.
  • the solid-state imaging device and the electronic device of the present disclosure may have a stacked structure in which at least two semiconductor substrates of the first semiconductor substrate and the second semiconductor substrate are stacked.
  • the pixel array portion is preferably formed on the first semiconductor substrate
  • the sample-and-hold portion is preferably formed on a semiconductor substrate other than the first semiconductor substrate, for example, the second semiconductor substrate.
  • the pixel signal includes a reset signal output from the unit pixel at the time of reset and a data signal output from the unit pixel at the photoelectric conversion. It is.
  • the sample-and-hold unit is configured to, for two pixel signals output from the unit pixel one after another in time series, for the reset signal of one pixel signal, for two data signals, and for the other image. It can be configured to have a total of four capacitances of two capacitances for the signal reset signal and the data signal.
  • a reset switch for resetting the potential of the circuit output end that outputs the pixel signal to the analog-digital conversion unit in the sample & hold unit It can be set as having.
  • the amplifier unit is configured by an adaptive gain amplifier that adaptively adjusts the gain to obtain a constant signal level. be able to.
  • the amplifier unit can be configured to be capable of switching at least two types of gains.
  • the amplifier unit may include a level determination circuit that determines the level of the pixel signal, and may switch the gain according to the determination result of the level determination circuit.
  • a configuration including a digital signal processing unit that processes a digital signal output from the analog-digital conversion unit can be provided.
  • the digital signal processing unit can be configured to perform level adjustment, specifically, compression processing on the digital signal based on the determination result of the level determination circuit.
  • CMOS complementary metal oxide semiconductor
  • a CMOS image sensor is an image sensor manufactured by applying or partially using a CMOS process.
  • FIG. 1 is a block diagram showing an outline of a basic configuration of a CMOS image sensor according to an embodiment of the present disclosure.
  • unit pixels (which may be simply referred to as “pixels” hereinafter) 2 including a photoelectric conversion unit are two-dimensionally arranged in a row direction and a column direction, that is, in a matrix.
  • the pixel array unit 11 and the peripheral circuit unit of the pixel array unit 11 are provided.
  • the row direction refers to the arrangement direction (the so-called horizontal direction) of the unit pixels 2 in the pixel row
  • the column direction refers to the arrangement direction (the so-called vertical direction) the unit pixels 2 in the pixel column.
  • the unit pixel 2 performs photoelectric conversion to generate and accumulate photocharges according to the amount of light received.
  • the peripheral circuit unit of the pixel array unit 11 includes, for example, a row selection unit 12, a load MOS unit 13, a column amplifier unit 14, a sample & hold unit 15, an analog-digital conversion unit 16, a memory unit 17, a data processing unit 18, and an output. It is configured by a unit 19 and a timing control unit 20 and the like.
  • pixel drive lines 31 (31 1 to 31 m ) are wired in the row direction for each pixel row, and vertical signal lines 32 (32 1 to 32 1) for each pixel column. 32 n ) are wired along the column direction.
  • the pixel drive line 31 transmits a drive signal for driving when reading out a signal from the unit pixel 2.
  • FIG. 1 illustrates the pixel drive line 31 as a single wire, it is not limited to one.
  • One end of the pixel drive line 31 is connected to an output end corresponding to each row of the row selection unit 12.
  • the row selection unit 12 is configured by a shift register, an address decoder, and the like, and drives each pixel 2 of the pixel array unit 11 simultaneously for all pixels or in units of rows. That is, the row selection unit 12 constitutes a drive unit that drives each pixel 2 of the pixel array unit 11 together with the timing control unit 20 that controls the row selection unit 12.
  • the row selection unit 12 generally has two scanning systems, a reading scanning system and a sweeping scanning system, although its specific configuration is not shown.
  • the readout scanning system In order to read out the pixel signal from the unit pixel 2, the readout scanning system sequentially selects and scans the unit pixel 2 of the pixel array unit 11 row by row.
  • the pixel signal read out from the unit pixel 2 is an analog signal.
  • the sweeping scanning system performs sweeping scanning on the readout row on which readout scanning is performed by the readout scanning system, prior to the readout scanning by the time of the shutter speed.
  • Unnecessary charge is swept out from the photoelectric conversion unit of the unit pixel 2 of the readout row by the sweep scanning by the sweep scanning system, and the photoelectric conversion unit is reset. Then, so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by the sweeping scanning system.
  • the electronic shutter operation is an operation of discarding the photocharge of the photoelectric conversion unit and newly starting exposure (starting accumulation of photocharge).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light received after the previous readout operation or the electronic shutter operation. Then, a period from the reading timing in the previous reading operation or the sweeping out timing in the electronic shutter operation to the reading timing in the current reading operation is the exposure period of the photocharge in the unit pixel 2.
  • Load MOS unit 13 is formed of a set of current sources I consisting of MOS transistors connected to each of vertical signal lines 32 (32 1 to 32 n ) for each pixel column (see FIG. 2), and selected by row selection unit 12 A bias current is supplied to each pixel 2 of the scanned pixel row through each of the vertical signal lines 32.
  • the column amplifier unit 14 is an adaptive gain amplifier having an AGC (Adaptive Gain Control or Automatic Gain Control) function to adaptively adjust the gain to obtain a constant signal level.
  • the column amplifier unit 14 adjusts the level of the pixel signal read from each pixel 2 of the pixel row selected and scanned by the row selection unit 12 and output through each of the vertical signal lines 32 (32 1 to 32 n ). . Details of the column amplifier unit 14 will be described later.
  • the sample-and-hold unit 15 samples and holds (samples and holds) a pixel signal output from the column amplifier unit 14.
  • the technique of the present disclosure is applied to this sample and hold unit 15.
  • the sample-and-hold unit 15 to which the technology of the present disclosure is applied has at least three capacitors for holding pixel signals, and takes in pixel signals in one capacitor and an image signal in another capacitor. Perform in parallel with the output to the next stage. Details of the sample & hold unit 15 will be described later.
  • the analog-to-digital converter 16 includes a set of a plurality of analog-to-digital converters provided corresponding to the vertical signal lines 32 (32 1 to 32 n ), and is output from the sample & hold unit 15 for each pixel column. Convert analog pixel signals into digital signals.
  • the analog to digital converter can be a known analog to digital converter. Specifically, as an analog to digital converter, a single slope type analog to digital converter, a successive approximation type analog to digital converter, or a delta sigma modulation type ( ⁇ modulation type) analog to digital converter is exemplified. be able to. However, the analog-to-digital converter is not limited to these.
  • the memory unit 17 stores the analog-digital conversion result of the analog-digital conversion unit 16 under the processing of the data processing unit 18.
  • the data processing unit 18 is a digital signal processing unit that processes the digital signal output from the analog-to-digital conversion unit 16 and performs processing of writing / reading the result of analog-to-digital conversion to the memory unit 17. Various processes are performed on the digital conversion result. Further, the data processing unit 18 adjusts the level of the digital signal based on the level determination result of the level determination circuit 142 (see FIG. 6) of the column amplifier unit 14 described later.
  • the output unit 19 outputs the signal processed by the data processing unit 18.
  • the timing control unit 20 generates various timing signals, clock signals, control signals and the like, and based on the generated signals, the row selection unit 12, the column amplifier unit 14, the sample & hold unit 15, the analog-digital signal The drive control of the conversion unit 16 and the data processing unit 18 is performed.
  • FIG. 2 is a circuit diagram showing an example of the circuit configuration of the unit pixel 2.
  • the unit pixel 2 includes, for example, a photodiode 21 as a photoelectric conversion unit.
  • the unit pixel 2 has a pixel configuration including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25 in addition to the photodiode 21.
  • an N-type MOSFET is used as the four transistors of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25.
  • the combination of the conductivity types of the four transistors 22 to 25 illustrated here is merely an example, and the invention is not limited to the combination.
  • a plurality of pixel drive lines are wired in common to each pixel 2 of the same pixel row.
  • the plurality of pixel drive lines are connected to the output end corresponding to each pixel row of the row selection unit 12 in pixel row units.
  • the row selection unit 12 appropriately outputs the transfer signal TRG, the reset signal RST, and the selection signal SEL to a plurality of pixel drive lines.
  • the anode electrode of the photodiode 21 is connected to the low potential side power supply (for example, the ground), and the received light is photoelectrically converted to photocharge (here, photoelectrons) having a charge amount corresponding to the light amount. Accumulate charge.
  • the cathode electrode of the photodiode 21 is electrically connected to the gate electrode of the amplification transistor 24 via the transfer transistor 22.
  • the region where the gate electrodes of the amplification transistors 24 are electrically connected is a floating diffusion (floating diffusion region / impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage converter that converts charge into a voltage.
  • a transfer signal TRG whose high level (for example, V DD level) is active is applied to the gate electrode of the transfer transistor 22 from the row selection unit 12.
  • the transfer transistor 22 is turned on in response to the transfer signal TRG, and is photoelectrically converted by the photodiode 21 to transfer the light charge accumulated in the photodiode 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply V DD and the floating diffusion FD.
  • a reset signal RST of which high level is active, is applied from the row selection unit 12 to the gate electrode of the reset transistor 23.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by discarding the charge of the floating diffusion FD to the node of the voltage V DD .
  • the gate electrode of the amplification transistor 24 is connected to the floating diffusion FD, and the drain electrode is connected to the node of the high potential side power supply V DD .
  • the amplification transistor 24 is an input unit of a source follower that reads a signal obtained by photoelectric conversion in the photodiode 21. That is, the source electrode of the amplification transistor 24 is connected to the vertical signal line 32 via the selection transistor 25.
  • the amplification transistor 24 and the current source I connected to one end of the vertical signal line 32 constitute a source follower that converts the voltage of the floating diffusion FD into the potential of the vertical signal line 32.
  • the drain electrode is connected to the source electrode of the amplification transistor 24, and the source electrode is connected to the vertical signal line 32.
  • a selection signal SEL whose high level is active is supplied from the row selection unit 12 to the gate electrode of the selection transistor 25.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, and transmits the signal output from the amplification transistor 24 to the vertical signal line 32 with the unit pixel 2 in the selection state.
  • the selection transistor 25 may have a circuit configuration connected between the node of the high potential side power supply V DD and the drain electrode of the amplification transistor 24. Further, in this example, as a pixel circuit of the unit pixel 2, a 4Tr configuration including the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25; that is, four transistors (Tr) is exemplified. However, it is not limited to this.
  • the selection transistor 25 may be omitted, and the amplification transistor 24 may be configured as a 3Tr to have the function of the selection transistor 25. Alternatively, as necessary, the number of transistors may be increased to 5Tr or more. .
  • CMOS image sensor 1 In the CMOS image sensor 1 according to the present embodiment having the above configuration, as shown in FIG. 3, a so-called stacked structure in which at least two semiconductor substrates (chips) of the first semiconductor substrate 41 and the second semiconductor substrate 42 are stacked. It can be an image sensor of structure. Further, in the CMOS image sensor 1 according to the present embodiment, when the substrate surface on the side where the wiring layer is disposed is the front surface (front), a pixel of the back surface irradiation type that takes in light irradiated from the back surface side on the opposite side It can be structured.
  • the pixel array portion 11 in which unit pixels 2 having a backside illumination type pixel structure are arranged in a matrix is formed on the first semiconductor substrate 41 of the first layer.
  • the row selection unit 12, the load MOS unit 13, the column amplifier unit 14, the sample and hold unit 15, the analog-to-digital conversion unit 16, the memory unit 17, the data processing unit 18, the output unit 19, the timing control unit 20, etc. Is formed on the second semiconductor substrate 42 in the second layer.
  • the first semiconductor substrate 41 of the first layer and the second semiconductor substrate 42 of the second layer are electrically connected through the vias (VIA) 43.
  • the size (area) of the first semiconductor substrate 41 can be sufficient to form the pixel array portion 11, so the size (area of the first semiconductor substrate 41 of the first layer is Thus, the overall size of the chip can be reduced. Furthermore, since a process suitable for manufacturing the unit pixel 2 can be applied to the first semiconductor substrate 41 of the first layer, and a process suitable for manufacturing the circuit portion can be applied to the second semiconductor substrate 42 of the second layer. In the manufacture of the CMOS image sensor 1, there is also an advantage that the process can be optimized.
  • the laminated structure of the two-layer structure in which the first semiconductor substrate 41 and the second semiconductor substrate 42 are laminated is exemplified here, the laminated structure is not limited to the two-layer structure, and three or more layers
  • the circuit portions such as 19 and the timing control unit 20 can be dispersedly formed on the second and subsequent semiconductor substrates.
  • the technology of the present disclosure is not limited to the application to the laminated structure CMOS image sensor 1. That is, according to the technology of the present disclosure, the row selection unit 12, the load MOS unit 13, the column amplifier unit 14, the sample & hold unit 15, the analog-digital conversion unit 16, and the memory unit 17 are provided on the same semiconductor substrate as the pixel array unit 11.
  • the present invention can also be applied to a so-called flat structure CMOS image sensor in which circuit portions such as the data processing unit 18, the output unit 19, and the timing control unit 20 are formed.
  • AD time In the case of using a single slope type analog-to-digital converter as an analog-to-digital converter of the analog-to-digital converter 16 will be described.
  • One AD time is one readout and analog-digital conversion time of pixel signal.
  • the 1 AD time will be described by comparing the case of the circuit configuration without the column amplifier unit 14 and the case of the circuit configuration with the column amplifier unit 14. Then, in any of the circuit configurations, the case where the sample & hold unit 15 to which the technology of the present disclosure is applied is not provided will be described.
  • FIG. 4 shows the configuration of one pixel row of a CMOS image sensor having a circuit configuration without a column amplifier unit.
  • the single slope analog-digital converter 161 has a circuit configuration including a comparator 1611 and a counter 1612.
  • a reference voltage of a so-called ramp (RAMP) waveform slope waveform
  • the reference voltage of the ramp waveform is generated by the reference voltage generator 162.
  • the reference voltage generation unit 162 can be configured, for example, using a DAC (digital-analog conversion) circuit.
  • the comparator 1611 uses a pixel signal read out from the unit pixel 2 as a comparison input, uses the reference voltage generated by the reference voltage generation unit 162 as a reference input, and compares the both. Then, for example, the output of the comparator 1611 is in the first state (for example, high level) when the reference voltage is larger than the pixel signal, and the output is in the second state (for example, when the reference voltage is lower than the pixel signal). , Low level).
  • the output signal of the comparator 1611 is a pulse signal having a pulse width corresponding to the magnitude of the level of the pixel signal.
  • the clock signal is supplied to the counter 1612 at the same timing as the supply start timing of the reference voltage to the comparator 1611. Then, the counter 1612 performs counting operation in synchronization with the clock signal to measure the period of the pulse width of the output pulse of the comparator 1611, that is, the period from the start of the comparison operation to the end of the comparison operation.
  • the count result (count value) of the counter 1612 is a digital value obtained by digitizing an analog pixel signal.
  • the analog-to-digital converter 16 using the single slope type analog-to-digital converter 161 as the analog-to-digital converter generates a reference voltage of a gradually changing analog value, and generates a reference voltage and a signal.
  • a digital signal value is obtained from time information until the magnitude relation with the voltage changes.
  • the pixel signal is a P phase signal (reset signal) which is a black level (reset level) output from the unit pixel 2 at the time of reset, and a D phase signal (data) which is a signal level output from the unit pixel 2 at the photoelectric conversion. Signal).
  • P-phase signal reset signal
  • D phase signal data
  • the P-phase signal is first analog-digital converted, then the D-phase signal is analog-digital converted, and then the difference between the two is taken for reading out one pixel signal. To be done.
  • the process of obtaining the difference between the P-phase signal and the D-phase signal is a process for noise removal called CDS (Correlated Double Sampling).
  • FIG. 5A shows an analog-digital conversion time chart and a slope waveform of a reference voltage in a CMOS image sensor without a column amplifier unit.
  • RST is a reset period of unit pixel 2
  • P.sub .-- settling is a settling period of P-phase signal
  • P.sub .-- count is an analog-digital conversion period of P-phase signal
  • TRG is a D-phase signal in unit pixel 2.
  • Transfer period ie, the on period of the transfer transistor 22).
  • level determination indicates a level determination period of a pixel signal
  • D_settling indicates a settling period of a D-phase signal
  • D_count indicates an analog-digital conversion period of a D-phase signal.
  • FIG. 6 shows the configuration of one pixel row of a CMOS image sensor having a circuit configuration having a column amplifier unit.
  • Column amplifier unit 14 an inverting amplifier 141, the level determination circuit 142, OR circuit 143, the input capacitance C 1, the output capacitance C 2, at least two feedback capacitors C 3, C 4, auto-zero switch SW 1, and, gain switching It has a circuit configuration having a switch SW 2.
  • Pixel signals output from the unit pixel 2 via the input capacitance C 1 is input to the inverting amplifier 141.
  • the inverting amplifier 141 may take various forms, but as a typical example, an N-type MOS input source grounded operational amplifier shown in FIG. 6 can be used.
  • Output capacitance C 2 has an output terminal and a reference potential of the inverting amplifier 141 (e.g., ground) is connected between a node of.
  • Auto zero switch SW 1 is a an input end is connected between the output terminal, in response to a control signal AZ supplied from the timing control unit 20 (see FIG. 1) ON (closed) state of the inverting amplifier 141
  • the control signal AZ is an auto-zero signal that initializes the column amplifier unit 14.
  • Feedback capacitor C 3 is connected between the input and output of the inverting amplifier 141.
  • Feedback capacitor C 4, to the feedback capacitor C 3, is selectively connected in parallel via the gain switching switch SW 2.
  • the level determination circuit 142 compares the output voltage of the inverting amplifier 141 with an externally applied reference voltage V ref , and uses the result of the level determination as one input of the OR circuit 143.
  • the level determination result of the level determination circuit 142 is also given to the data processing unit 18.
  • OR circuit 143 a control signal AZ to the other input, performing on / off control of the gain selector switch SW 2 by the output.
  • the control signal AZ is activated at the beginning of the series of operations, and the auto zero switch SW 1 is turned on (closed), whereby the input / output terminal of the inverting amplifier 141 A short circuit occurs and the inverting amplifier 141 is initialized.
  • the operating point of the inverting amplifier 141 is determined, the voltage difference between the potential of the vertical signal line 32 at the time of pixel reset and the operating point of the inverting amplifier 141 is held in the input capacitor C 1, DC offset is absorbed.
  • the column amplifier unit 14 operates with respect to the amount of change from the auto zero state (initialization state).
  • the reset feedback capacitor C 3 and the feedback capacitor C 4 is also performed.
  • the gain of the column amplifier unit 14 is determined by the ratio of the input capacitance C 1 to the feedback capacitances C 3 and C 4 .
  • the gain changeover switch SW 2 In high gain mode, the gain changeover switch SW 2 is in OFF (open) state, the gain becomes C 1 / C 3.
  • the gain changeover switch SW 2 In low gain mode, the gain changeover switch SW 2 is is turned on (closed) state, the gain becomes C 1 / (C 3 + C 4).
  • Gain switching switch SW 2 after the ON state during the auto-zero (AZ) period, during settling of the P-phase signal is turned off.
  • the level determination circuit 142 sets the output voltage of the column amplifier unit 14 to the reference voltage V ref .
  • the contrast of the D-phase signal is determined by comparison.
  • the output of the level determination circuit 142 becomes high.
  • the gain changeover switch SW 2 is turned on.
  • the output capacitance C 2 which is provided for noise reduction, since the response speed of the column amplifier unit 14 is somewhat limited, in settling period of settling period and D-phase signal P phase signal, the vertical signal line 32 potential Not only settling but also settling of the column amplifier unit 14 is performed.
  • the column amplifier unit 14 makes the amplifier gain high for P-phase signals and dark (low illuminance) D-phase signals, and functions of AGC for bright (high illuminance) D-phase signals.
  • the level of the pixel signal output from the unit pixel 2 is adjusted by automatically setting the amplifier gain to a low gain. That is, the column amplifier unit 14 can switch at least two types of gains.
  • FIG. 7A shows the relationship between the input of the column amplifier unit 14 and the output of the analog-digital conversion unit 16.
  • the bright D-phase signal contains large light shot noise, and the quantization error is buried in it, so that the resolution of analog-digital conversion can be reduced.
  • the signal amplification by the column amplifier unit 14 is compressed based on the level determination result of the level determination circuit 142 in the data processing unit 18 after analog-digital conversion. Linearize and make a picture. Therefore, even if the resolution of the analog-to-digital converter 16 is lowered, the final resolution can be maintained. Therefore, the resolution of the analog-to-digital converter 16 can be reduced by providing the column amplifier unit 14 having the AGC function.
  • FIG. 7B shows the relationship between the input of the column amplifier unit 14 and the output after linearization.
  • the analog-to-digital converter 16 using the single slope analog-to-digital converter 161 can shorten the analog-to-digital conversion time D_count of the D-phase signal, as shown in FIG. 5B. Time can be reduced. Further, for the same reason, the amount of noise required for the analog-to-digital converter 16 is alleviated, so that the circuit scale which is influenced by the magnitude of the noise can be reduced. Can be reduced, and that amount can be allocated to the column amplifier unit 14.
  • AZ represents an auto-zero period in which the column amplifier unit 14 is initialized.
  • analog-to-digital conversion of the D-phase signal is performed. Since time D_count can be shortened, 1 AD time can be shortened. However, although the analog-to-digital conversion time D_count of the D-phase signal can be shortened, the count time of the counter 1612 and the settling time of the input signal still remain. Then there is a limit.
  • the sample and hold unit 15 to which the technology of the present disclosure is applied is provided between the column amplifier unit 14 and the analog-digital conversion unit 16.
  • the sample-and-hold unit 15 has at least three capacitances for holding pixel signals, and takes in the pixel signal in one capacitance and the analog-digital conversion unit 16 in the image signal loaded in the other capacitance. Run in parallel with the output.
  • the sample and hold unit 15 can temporarily hold the pixel signal passed through the column amplifier unit 14. As a result, the output voltage of the column amplifier unit 14 is held in the capacity of the sample and hold unit 15 after the completion of the settling, while the column amplifier unit 14 can immediately shift to the taking in and settling of the next input signal. Then, while the column amplifier unit 14 takes in the next input signal, the analog-digital conversion unit 16 analog-digital converts the voltage signal held by the sample-and-hold unit 15.
  • the technique of the present disclosure reduces the time for reading and analog-to-digital conversion, thereby achieving parallel operation.
  • the number of analog-to-digital converters 16 can be reduced. As a result, the area and cost of the CMOS image sensor 1 can be reduced.
  • the pixel signal output first is the odd-numbered (odd row) pixel signal
  • the pixel signal output later P phase and D phase of each pixel signal are referred to as odd P phase signal, D phase signal, and even P phase signal and D phase signal.
  • Example 1 The first embodiment is an example in which the sample & hold unit 15 has four capacitors for holding pixel signals.
  • an N-type MOS input source grounding operational amplifier is used as the inverting amplifier 141 of the column amplifier unit 14 and the analog-digital converter 161 of the analog-digital converter 16.
  • the sample-and-hold unit 15 is composed of, for example, a set of a plurality of sample-and-hold circuits 151 provided for each pixel column. Then, each of the sample & hold circuits 151 provided for each pixel column has four capacitors for holding pixel signals.
  • FIG. 8 shows the configuration of one pixel row of the CMOS image sensor according to the first embodiment.
  • the sample-and-hold circuit 151 provided for each pixel column includes two capacitors C s_P_odd and C s_D_odd that hold odd-numbered P-phase signals and D-phase signals, and even-numbered P-phase signals. It has a total of four capacitances C s _P_odd , C s _D_odd , C s _P_even , and C s _D_even , which are a total of four capacitances C s _P_even and C s _D_even for holding the signal and the D-phase signal.
  • One end of each of the four capacitors Cs_P_odd , Cs_D_odd , Cs_P_even , and Cs_D_even is connected to a node of a reference potential (for example, the ground).
  • a switch SW in_P_odd and a switch SW in_D_odd are connected between the circuit input end of the sample and hold circuit 151 and each other end of the two capacitors C s _P_odd and C s _D _ odd .
  • the circuit input terminal of the sample and hold circuit 151, two capacitive C S_P_even, between the other ends of the C S_D_even, switch SW In_P_even and the switch SW In_D_even is connected.
  • a switch SWout_P_odd and a switch SWout_D_odd are connected between the other ends of the two capacitors Cs_P_odd and Cs_D_odd and the circuit output terminal of the sample-and-hold circuit 151. Further , a switch SW out_P_even and a switch SW out_D_even are connected between the other ends of the two capacitors C s _P _even and C s _ D _even and the circuit output terminal of the sample and hold circuit 151.
  • the sample-and-hold circuit 151 has a reset switch SW out_Reset connected between the circuit output end and a node of a reference potential (for example, ground).
  • the reset switch SWout_Reset resets the potential of the circuit output end of the sample and hold circuit 151, that is, the circuit output end that outputs the pixel signal to the analog-digital converter 16 (analog-digital converter 161).
  • the on / off control is performed by the timing control unit 20 of FIG.
  • the odd-numbered P-phase signal output from the column amplifier unit 14 is held in the capacitor Cs_P_odd through the switch SW in_P_odd , and the odd-numbered D-phase signal is held in the capacitor C s_D_odd through the switch SW in_D_odd. .
  • the even-numbered P-phase signal output from the column amplifier unit 14 is held in the capacitor Cs_P_even through the switch SW in_P_even , and the even-numbered D-phase signal is held in the capacitor Cs_D_even through the switch SW in_D_even .
  • the circuit operation of the CMOS image sensor 1 according to the present embodiment having the sample and hold circuit 151 of the above circuit configuration, mainly the circuit operation of the sample and hold circuit 151, will be described using the timing waveform diagram of FIG. Do.
  • the circuit operation is performed under the control of the timing control unit 20.
  • the former part of the signal processing system that is, the time chart of the column amplifier unit 14 + sample and hold circuit 151
  • the latter part of the signal processing system that is, the sample and hold circuit 151 + analog-digital converter A 161 time chart is shown.
  • waveforms of the input of the column amplifier unit 14, the output of the level determination circuit 142, the output of the column amplifier unit 14, the output of the sample and hold circuit 151, the reference voltage, and the control signal AZ are shown.
  • SW In_P_odd for odd SW in_D_odd
  • SW out_P_odd SW out_D_odd
  • SW in_P_even for even-numbered
  • SW in_D_even for SW out_P_even
  • SW out_D_even shows the ON / OFF state of the reset switch SW out_Reset.
  • the switch SW In_P_odd and the switch SW In_D_odd the input side sequentially turned on takes in the odd-numbered P-phase signal and the D-phase signal, the capacity for the odd C S_P_odd, the C S_D_odd Hold.
  • the switch SW out_P_even and the switch SW out_D_even on the output side are sequentially turned on, and the capacitors C s_P_even and C s_D_even for even-numbered in the previous operation cycle And outputs the even-numbered P-phase signal and D-phase signal held therein to the analog-digital converter 161 in order.
  • the switch SW in_P_even and the switch SW in_D_even on the input side are sequentially turned on, and the even-numbered P-phase signal and D-phase signal are captured and held in the even-numbered capacitors Cs_P_even , Cs_D_even .
  • the switch SW out_P_odd and the switch SW out_D_odd on the output side are sequentially turned on, and the capacitors C s _ P _ odd for odd number and C s _ D _ odd in the previous operation cycle.
  • the odd-numbered P-phase signal and the D-phase signal held in are sequentially output to the analog-digital converter 161.
  • the output side of the switch SW out_P_odd, SW out_D_odd, SW out_P_even , SW out_D_even is comprised in one by one on state in order, the next switch from each switch is turned off is turned on In the meantime , the reset switch SWout_Reset is turned on for a short time.
  • the reset switch SW out_Reset causes the parasitic capacitance of the output wiring of the sample and hold circuit 151 and the charge accumulated in the input parasitic capacitance of the analog-to-digital converter 161 to be reset once and passed to the analog-to-digital converter 161. The history of each signal remains so as not to be mixed with the signal to be passed next.
  • the output voltage of the column amplifier unit 14 is temporarily stored by the sample & hold unit 15. Can be held.
  • the output voltage of the column amplifier unit 14 is held in the capacity of the sample and hold unit 15 after the completion of the settling, while the column amplifier unit 14 can immediately shift to the taking in and settling of the next input signal.
  • the analog-digital conversion unit 16 analog-digital converts the voltage signal held by the sample-and-hold unit 15.
  • the effective 1 AD time can be shortened.
  • the settling time and the analog-to-digital conversion time are the same, the shortening effect of 1 AD time is the highest, and 1 AD time can be shortened by about half compared with the case where the settling and the analog-digital conversion are not performed in parallel. it can.
  • kT / C noise When sampling and holding a signal, kT / C noise is generated, but in the CMOS image sensor 1 according to this embodiment, the influence can be suppressed by using the AGC operation of the column amplifier unit 14.
  • the kT / C noise of the sample & hold unit 15 is suppressed by the input conversion. This can be said to be because kT / C noise is also compressed and becomes smaller when the signal amplified by the column amplifier unit 14 is compressed by the data processing unit 18 after analog-to-digital conversion and linearized. .
  • the column amplifier unit 14 since the column amplifier unit 14 is in the low gain mode, the above-described effect can not be obtained for the kT / C noise of the sample & hold unit 15.
  • the bright D-phase signal contains large light shot noise, the kT / C noise is buried in it and is not a problem.
  • the AGC operation of the column amplifier unit 14 can be used to reduce the resolution of analog-digital conversion. Further, since the amount of noise required for the analog-to-digital converter 16 is alleviated, the power consumption and area of the analog-to-digital converter 16 can be reduced to be allocated to other blocks.
  • Example 2 The second embodiment is a modification of the first embodiment, in which the inverting amplifier 141 is a P-type MOS input source-grounded operational amplifier.
  • FIG. 10 shows the configuration of one pixel row of the CMOS image sensor according to the second embodiment.
  • the inverting amplifier 141 of the column amplifier unit 14 can take various forms.
  • an N-type MOS input source grounded operational amplifier is used as the inverting amplifier 141.
  • a P-type MOS input source grounded operational amplifier is used as the inverting amplifier 141.
  • the third embodiment is a modification of the first embodiment and is an example using the input of the inverting amplifier 141 as the input of the level determination circuit 142.
  • FIG. 11 shows the configuration of one pixel row of the CMOS image sensor according to the third embodiment.
  • the output of the inverting amplifier 141 is used as the input of the level determination circuit 142.
  • the input of the inverting amplifier 141 that is, the input of the column amplifier unit 14 is used as the input of the level determination circuit 142.
  • Example 4 is. This is a modification of the first embodiment, and is an example in which the capacitance values of the feedback capacitors C 3 and C 4 of the column amplifier unit 14 are variable.
  • FIG. 12 shows the configuration of one pixel row of the CMOS image sensor according to the fourth embodiment.
  • the capacitance values of the feedback capacitors C 3 and C 4 of the column amplifier unit 14 are fixed.
  • Example 4 using a variable capacitance as the feedback capacitor C 3, C 4 of the column amplifier unit 14, and a variable capacitance value of the feedback capacitor C 3, C 4.
  • the technique of the fourth embodiment can also be applied to the second and third embodiments.
  • the fifth embodiment is a modification of the first embodiment and is an example having a plurality of level determination circuits 142.
  • FIG. 13 shows the configuration of one pixel column of the CMOS image sensor according to the fifth embodiment.
  • one level determination circuit 142 is provided, and the determination output of the level determination circuit 142 is one bit.
  • a plurality of level determination circuits 142 are provided.
  • each of the plurality of level determination circuits 142 is supplied with the plurality of reference voltages V ref having different voltage values, and the plurality of level determination circuits 142 output the level determination results of the plurality of bits.
  • OR circuit 143, feedback capacitor C 4, and the gain changeover switch SW 2 is also plurality.
  • the technique of the fifth embodiment is also applicable to the second embodiment, the third embodiment, and the fourth embodiment.
  • the sixth embodiment is an example in which the sample & hold unit 15 has three capacitors for holding pixel signals.
  • FIG. 14 shows the configuration of one pixel column of the CMOS image sensor according to the sixth embodiment.
  • each of the plurality of sample and hold circuits 151 of the sample and hold unit 15 has three capacitors C s1 , C s2 and C s3 as capacitors for holding pixel signals.
  • One end of each of the three capacitors C s1 , C s2 , and C s3 is connected to a node of a reference potential (for example, the ground).
  • Three switches SW in1 , SW in2 , and SW in3 are connected between the circuit input end of the sample and hold circuit 151 and the other ends of the three capacitors C s1 , C s2 , and C s3 .
  • three switches SW out1 , SW out2 , and SW out3 are connected between the other ends of the three capacitors C s1 , C s2 , and C s3 and the circuit output end of the sample and hold circuit 151. ing.
  • FIG. 15 shows a time chart for explaining the circuit operation of the CMOS image sensor according to the sixth embodiment. 15, a time chart of the former part of the signal processing system, ie, the column amplifier unit 14 + sample and hold circuit 151, and a time chart of the latter part of the signal processing system, ie, the sample and hold circuit 151 + analog-digital converter 161. Respectively.
  • the analog-digital conversion period P_count of the P-phase signal and the period from the transfer period TRG of the D-phase signal to the settling period D_settling of the D-phase signal do not overlap.
  • the capacitance C s1 is settled to the D-phase signal immediately after that. It can be used for
  • the modification as in the second embodiment, the third embodiment, the fourth embodiment, or the fifth embodiment can be applied to the sixth embodiment.
  • the technology of the present disclosure is not limited to application to a solid-state imaging device that detects the distribution of incident light quantity of visible light and captures an image as an image, and images distribution of incident quantity such as infrared rays, X-rays, or particles as an image
  • the present invention is applicable to all solid-state imaging devices.
  • CMOS image sensor 1 (Application example of embodiment)
  • the CMOS image sensor 1 according to the present embodiment described above can be used for various devices for sensing light such as visible light, infrared light, ultraviolet light, and X-rays as shown in, for example, FIG. Specific examples of various devices are listed below.
  • a device for capturing an image to be used for viewing purposes such as a digital camera or a portable device with a camera function
  • ⁇ For safe driving such as automatic stop and recognition of driver's condition etc.
  • Captures gestures of devices and users used in the field of traffic such as in-vehicle sensors that capture images of the rear, surroundings, and inside a car, surveillance cameras that monitor traveling vehicles and roads, and distance measurement sensors that measure distances between vehicles.
  • Devices used in the field of home appliances such as television receivers, refrigerators, air conditioners, etc., and devices that perform blood vessel imaging by receiving infrared light in order to operate the devices according to the gesture Equipment used in the field of medicine and healthcare, surveillance cameras for security applications, cameras used in the field of personal identification, etc.
  • Devices used in the field of security skin measuring instruments for photographing the skin, and microscopes for photographing the scalp Equipment used in the field of beauty, such as equipment, action cameras for sports applications, wearable cameras, etc. equipment used in the field of sports, cameras used to monitor the condition of fields and crops, etc. used in the field of agriculture apparatus
  • an imaging apparatus such as a digital still camera or video camera
  • a portable terminal apparatus having an imaging function such as a cellular phone
  • an electronic apparatus such as a copying machine using a solid-state imaging device as an image reading unit
  • FIG. 17 is a block diagram showing a configuration of an imaging device which is an example of the electronic device of the present disclosure.
  • the imaging device 50 includes an imaging optical system 51 including a lens group, an imaging unit 52, a DSP circuit 53, a frame memory 54, a display device 55, a recording device 56, an operation system 57, And a power supply system 58 and the like.
  • the DSP circuit 53, the frame memory 54, the display device 55, the recording device 56, the operation system 57, and the power supply system 58 are mutually connected via a bus line 59.
  • the imaging optical system 51 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 52.
  • the imaging unit 52 converts the light amount of incident light focused on the imaging surface by the imaging optical system 51 into an electrical signal in pixel units and outputs the electrical signal as a pixel signal.
  • the DSP circuit 53 performs general camera signal processing such as white balance processing, demosaicing processing, gamma correction processing and the like.
  • the frame memory 54 is suitably used for storing data in the process of signal processing in the DSP circuit 53.
  • the display device 55 includes a panel type display device such as a liquid crystal display device or an organic EL (electro luminescence) display device, and displays a moving image or a still image captured by the imaging unit 52.
  • the recording device 56 records a moving image or a still image captured by the imaging unit 52 in a recording medium such as a portable semiconductor memory, an optical disk, or a hard disk drive (HDD).
  • a recording medium such as a portable semiconductor memory, an optical disk, or a hard disk drive (HDD).
  • the operation system 57 issues operation commands for various functions of the imaging device 50 under the operation of the user.
  • the power supply system 58 appropriately supplies various power supplies serving as operation power supplies of the DSP circuit 53, the frame memory 54, the display device 55, the recording device 56, and the operation system 57 to these supply targets.
  • Such an imaging device 50 is applied to a video camera, a digital still camera, and a camera module for mobile devices such as a smartphone and a cellular phone.
  • the CMOS image sensor according to the above-described embodiment can be used as the imaging unit 52.
  • one AD time which is the time for reading out one pixel signal and the analog-to-digital conversion time, which can contribute to, for example, speeding up of the imaging operation.
  • the technology of the present disclosure is realized as a device mounted on any type of mobile object such as a car, an electric car, a hybrid electric car, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot It may be done.
  • FIG. 18 is a block diagram showing a schematic configuration example of a vehicle control system that is an example of a mobile control system to which the technology of the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the driveline control unit 12010 controls the operation of devices related to the driveline of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. adjusting steering mechanism, and functions as a control device of the braking device or the like to generate a braking force of the vehicle.
  • Body system control unit 12020 controls the operation of the camera settings device to the vehicle body in accordance with various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device of various lamps such as a headlamp, a back lamp, a brake lamp, a blinker or a fog lamp.
  • the body system control unit 12020 the signal of the radio wave or various switches is transmitted from wireless controller to replace the key can be entered.
  • Body system control unit 12020 receives an input of these radio or signal, the door lock device for a vehicle, the power window device, controls the lamp.
  • Outside vehicle information detection unit 12030 detects information outside the vehicle equipped with vehicle control system 12000.
  • an imaging unit 12031 is connected to the external information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing or distance detection processing of a person, a vehicle, an obstacle, a sign, characters on a road surface, or the like based on the received image.
  • Imaging unit 12031 receives light, an optical sensor for outputting an electric signal corresponding to the received light amount of the light.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information.
  • the light image pickup unit 12031 is received may be a visible light, it may be invisible light such as infrared rays.
  • Vehicle information detection unit 12040 detects the vehicle information.
  • a driver state detection unit 12041 that detects a state of a driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera for imaging the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver does not go to sleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information inside and outside the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040, and a drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 the driving force generating device on the basis of the information around the vehicle acquired by the outside information detection unit 12030 or vehicle information detection unit 12040, by controlling the steering mechanism or braking device, the driver automatic operation such that autonomously traveling without depending on the operation can be carried out cooperative control for the purpose of.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the external information detection unit 12030.
  • the microcomputer 12051 controls the headlamps in response to the preceding vehicle or the position where the oncoming vehicle is detected outside the vehicle information detection unit 12030, the cooperative control for the purpose of achieving the anti-glare such as switching the high beam to the low beam It can be carried out.
  • Audio and image output unit 12052 transmits, to the passenger or outside of the vehicle, at least one of the output signal of the voice and image to be output device to inform a visually or aurally information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as the output device.
  • Display unit 12062 may include at least one of the on-board display and head-up display.
  • FIG. 19 is a diagram illustrating an example of the installation position of the imaging unit 12031.
  • imaging units 12101, 12102, 12103, 12104, and 12105 are provided as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose of the vehicle 12100, a side mirror, a rear bumper, a back door, and an upper portion of a windshield of a vehicle interior.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield in the passenger compartment is mainly used to detect a leading vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 17 illustrates an example of the imaging range of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates an imaging range of the imaging unit 12101 provided in the front nose
  • imaging range 12112,12113 are each an imaging range of the imaging unit 12102,12103 provided on the side mirror
  • an imaging range 12114 is The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by overlaying the image data captured by the imaging units 12101 to 12104, a bird's-eye view of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging devices, or may be an imaging device having pixels for phase difference detection.
  • the microcomputer 12051 changes the distance to each solid object in the imaging ranges 12111 to 12114 and the temporal change of this distance (relative velocity with respect to the vehicle 12100) In particular, it is possible to extract a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in substantially the same direction as the vehicle 12100 as a leading vehicle, in particular by finding the it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. Automatic operation or the like for autonomously traveling without depending on the way of the driver operation can perform cooperative control for the purpose.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data relating to a three-dimensional object into a two-wheeled vehicle, an ordinary vehicle, a large vehicle, a pedestrian, another object such as a telephone pole It can be classified, extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see.
  • the microcomputer 12051 determines a collision risk which indicates the risk of collision with the obstacle, when a situation that might collide with the collision risk set value or more, through an audio speaker 12061, a display portion 12062 By outputting a warning to the driver or performing forcible deceleration or avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as an infrared camera, and whether a pedestrian is subjected to pattern matching processing on a series of feature points indicating an outline of an object.
  • the procedure is to determine
  • the audio image output unit 12052 generates a square outline for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to display a superimposed image.
  • the audio image output unit 12052 is, an icon or the like indicating a pedestrian may control the display unit 12062 to display the desired position.
  • the technique of the present disclosure can be applied to, for example, the imaging unit 12031 and the driver state detection unit 12041 among the configurations described above.
  • the CMOS image sensor 1 of FIG. 1 can be applied to the imaging unit 12031 and the driver state detection unit 12041.
  • the present disclosure can also be configured as follows.
  • A. Solid-state image sensor >> [A-1] A pixel array unit in which a plurality of unit pixels including a photoelectric conversion unit are arranged in a matrix, An amplifier unit for adjusting the level of the pixel signal output from the unit pixel through the vertical signal line provided corresponding to the column array of the pixel array unit; A sample-and-hold unit that samples and holds a pixel signal that has passed through the amplifier unit; It has an analog-to-digital converter that converts the pixel signal output from the sample-and-hold unit into a digital signal, The sample-and-hold unit has at least three capacitors for holding pixel signals, and takes in the pixel signal in one capacitor and outputs the image signal taken in the other capacitor to the analog-digital converter.
  • the pixel signal includes a reset signal output from the unit pixel at the time of reset, and a data signal output from the unit pixel at the time of photoelectric conversion,
  • the sample-and-hold unit has two capacitances for a reset signal of one pixel signal and a capacitance for a data signal, and the other image signal for two pixel signals output from a unit pixel in time series.
  • the solid-state imaging device With a total of four capacitances, two for the reset signal and for the data signal, The solid-state imaging device according to [A-1] or [A-2].
  • the sample-and-hold unit has a reset switch that resets the potential of the circuit output terminal that outputs the pixel signal to the analog-to-digital conversion unit.
  • the solid-state imaging device according to any one of the above [A-1] to [A-3].
  • the amplifier unit is an adaptive gain type amplifier that adaptively adjusts the gain to obtain a constant signal level.
  • the amplifier unit can switch at least two types of gains, The solid-state imaging device according to the above [A-5].
  • the amplifier unit has a level determination circuit that determines the level of the pixel signal, and switches the gain according to the determination result of the level determination circuit.
  • the solid-state imaging device according to the above [A-6].
  • a digital signal processor that processes digital signals output from the analog-to-digital converter is provided.
  • the digital signal processing unit adjusts the level of the digital signal based on the determination result of the level determination circuit.
  • the digital signal processing unit compresses the digital signal based on the determination result of the level determination circuit.
  • a pixel array unit in which a plurality of unit pixels including a photoelectric conversion unit are arranged in a matrix, An amplifier unit for adjusting the level of the pixel signal output from the unit pixel through the vertical signal line provided corresponding to the column array of the pixel array unit; A sample-and-hold unit that samples and holds a pixel signal that has passed through the amplifier unit; It has an analog-to-digital converter that converts the pixel signal output from the sample-and-hold unit into a digital signal, The sample-and-hold unit has at least three capacitors for holding pixel signals, and takes in the pixel signal in one capacitor and outputs the image signal taken in the other capacitor to the analog-digital converter.
  • [B-2] has a stacked structure in which at least two semiconductor substrates of a first semiconductor substrate and a second semiconductor substrate are stacked, The pixel array unit is formed on the first semiconductor substrate, The sample and hold unit is formed on a semiconductor substrate other than the first semiconductor substrate, The electronic device according to the above [B-1].
  • the pixel signal includes a reset signal output from the unit pixel at the time of reset, and a data signal output from the unit pixel at the time of photoelectric conversion,
  • the sample-and-hold unit has two capacitances for a reset signal of one pixel signal and a capacitance for a data signal, and the other image signal for two pixel signals output from a unit pixel in time series.
  • the sample-and-hold unit has a reset switch that resets the potential of the circuit output terminal that outputs the pixel signal to the analog-to-digital conversion unit.
  • the amplifier unit is an adaptive gain type amplifier that adaptively adjusts the gain to obtain a constant signal level.
  • the amplifier unit can switch at least two types of gains, The electronic device according to the above [B-5].
  • the amplifier unit has a level determination circuit that determines the level of the pixel signal, and switches the gain according to the determination result of the level determination circuit.
  • a digital signal processor that processes digital signals output from the analog-digital converter is provided.
  • the digital signal processing unit adjusts the level of the digital signal based on the determination result of the level determination circuit.
  • the digital signal processing unit compresses the digital signal based on the determination result of the level determination circuit.

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Abstract

本開示の固体撮像素子は、光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、アンプ部を経た画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備える。そして、サンプル＆ホールド部は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、あらかじめ他の容量に取り込んでいる画像信号のアナログ－デジタル変換部への出力とを並行して行う。

Description

固体撮像素子及び電子機器
　本開示は、固体撮像素子及び電子機器に関する。
　固体撮像素子において、単位画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ－デジタル変換部のアナログ－デジタル変換器として、例えば、シングルスロープ型のアナログ－デジタル変換器を用いることができる。シングルスロープ型のアナログ－デジタル変換器では、１回分の画素信号の読出し及びアナログ－デジタル変換時間を１ＡＤ時間とするとき、１ＡＤ時間の殆どが、単位画素からの入力信号のセトリング時間、及び、アナログ－デジタル変換器のカウンタのカウント時間で占められる。
　従来、アナログ－デジタル変換部の前段に、ＡＧＣ（Adaptive Gain Control あるいは Automatic Gain Control）機能を持つカラムアンプ部を配置することで、１ＡＤ時間の短縮化を図っていた（例えば、非特許文献１参照）。この非特許文献１に記載の従来技術では、アナログ－デジタル変換部の分解能を下げても、最終的な分解能を保つことができるため、アナログ－デジタル変換部の分解能を下げることができる。従って、シングルスロープ型のアナログ－デジタル変換器では、特に信号レベルのカウント時間を短縮できるため１ＡＤ時間を短縮できる。
An APS-H-Size 250Mpixel CMOS image sensor using column single-slope ADCs with dual-gain amplifiers.ISSCC 2016
　上述した、アナログ－デジタル変換部の前段にカラムアンプ部を配置した構成では、セトリングが終わった後、アナログ－デジタル変換の最中はカラムアンプ部の出力電圧や単位画素の出力電圧は一定値を保持し続ける必要があるため、次の単位画素からの出力はアナログ－デジタル変換の完了を待つ必要があった。一方、アナログ－デジタル変換部は、セトリングが終わるまでアナログ－デジタル変換の開始を待つ必要があった。従って、非特許文献１に記載の従来技術では、１ＡＤ時間を短縮できるものの、依然として残るカウント時間とセトリング時間のために、１ＡＤ時間の短縮量が限られる。
　そこで、本開示は、アナログ－デジタル変換も含めた実質的な画素信号の読出し時間を短縮することができる固体撮像素子、及び、当該固体撮像素子を有する電子機器を提供することを目的とする。
　上記の目的を達成するための本開示の固体撮像素子は、
　光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
　画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
　アンプ部を経た画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
　サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
　サンプル＆ホールド部は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ－デジタル変換部への出力とを並行して行う。
　また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。
　上記の構成の固体撮像素子あるいは電子機器において、アンプ部とアナログ－デジタル変換部との間に設けられたサンプル＆ホールド部では、アンプ部を経た画素信号を一時的に保持できる。これにより、セトリング完了後にアンプ部の出力電圧をサンプル＆ホールド部の容量に保持する一方、アンプ部は直ぐに次の入力信号の取込みとセトリングに移ることができる。そして、アンプ部が次の入力信号を取り込んでいる間に、アナログ－デジタル変換部は、サンプル＆ホールド部に保持された電圧信号をアナログ－デジタル変換する。このようにして、セトリングとアナログ－デジタル変換とを並行して行う。
　本開示によれば、セトリングとアナログ－デジタル変換とを並行して行うことにより、実効的な１ＡＤ時間を短縮することができるため、アナログ－デジタル変換も含めた実質的な画素信号の読出し時間を短縮することができる。
　尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示の実施形態に係るＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、単位画素の回路構成の一例を示す回路図である。 図３は、本実施形態に係るＣＭＯＳイメージセンサの積層構造の概略を示す分解斜視図である。 図４は、カラムアンプ部を持たない回路構成をとるＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図５Ａは、カラムアンプ部を持たない回路構成の動作を説明するための波形図であり、図５Ｂは、カラムアンプ部を持つ回路構成の動作を説明するための波形図である。 図６は、カラムアンプ部を持つ回路構成をとるＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図７Ａは、カラムアンプ部の入力とアナログ－デジタル変換部の出力との関係を示す図であり、図７Ｂは、カラムアンプ部の入力と線形化後の出力との関係を示す図である。 図８は、実施例１に係るＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図９は、本実施形態に係るＣＭＯＳイメージセンサの回路動作を説明するためのタイミング波形図である。 図１０は、実施例２に係るＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図１１は、実施例３に係るＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図１２は、実施例４に係るＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図１３は、実施例５に係るＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図１４は、実施例６に係るＣＭＯＳイメージセンサの１画素列分の構成を示す回路図である。 図１５は、実施例６に係るＣＭＯＳイメージセンサの回路動作を説明するためのタイムチャートである。 図１６は、本開示の技術の適用例を示す図である。 図１７は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。 図１８は、本開示の技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図１９は、撮像部の設置位置の例を示す図である。
　以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像素子及び電子機器、全般に関する説明
２．本開示の固体撮像素子
　２－１．基本的な構成
　２－２．単位画素の回路構成
　２－３．積層構造
　２－４．１ＡＤ時間について
　　２－４－１．カラムアンプ部を持たない回路構成
　　２－４－２．カラムアンプ部を持つ回路構成
　２－５．サンプル＆ホールド部について
　　２－５－１．実施例１（画素信号を保持する容量を４個有する例）
　　２－５－２．実施例２（実施例１の変形例：反転増幅器がＰ型ＭＯＳ入力ソース接地
　　　　　　　　　　　　　オペアンプから成る例）
　　２－５－３．実施例３（実施例１の変形例：レベル判定回路の入力として反転増幅器
　　　　　　　　　　　　　の入力を用いる例）
　　２－５－４．実施例４（実施例１の変形例：カラムアンプ部の帰還容量の容量値を可
　　　　　　　　　　　　　変とした例）
　　２－５－５．実施例５（実施例１の変形例：レベル判定回路を複数有する例）
　　２－５－６．実施例６（画素信号を保持する容量を３個有する例）
　２－６．実施形態の変形例
　２－７．実施形態の応用例
３．本開示の技術の適用例
　３－１．本開示の電子機器（撮像装置の例）
　３－２．移動体への応用例
４．本開示がとることができる構成
＜本開示の固体撮像素子及び電子機器、全般に関する説明＞
　本開示の固体撮像素子及び電子機器にあっては、第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有する構成とすることができる。そして、この積層構造において、画素アレイ部について第１半導体基板に形成し、サンプル＆ホールド部については第１半導体基板以外の半導体基板、例えば第２半導体基板に形成することが好ましい。
　上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでいる。そして、サンプル＆ホールド部は、時系列で前後して単位画素から出力される２つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の２個の容量、及び、他方の画像信号のリセット信号用、データ信号用の２個の容量の計４個の容量を有する構成とすることができる。
　更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、サンプル＆ホールド部について、アナログ－デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する構成とすることができる。
　また、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、アンプ部について、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る構成とすることができる。そして、アンプ部について、少なくとも２種類のゲインの切替えが可能である構成とすることができる。また、アンプ部について、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える構成とすることができる。
　また、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、アナログ－デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備える構成とすることができる。そして、デジタル信号処理部について、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整、具体的には、圧縮処理を行う構成とすることができる。
＜本開示の固体撮像素子＞
［基本的な構成］
　まず、本開示の固体撮像素子の基本的な構成について説明する。本実施形態では、固体撮像素子として、Ｘ－Ｙアドレス方式の固体撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
　図１は、本開示の実施形態に係るＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。本実施形態に係るＣＭＯＳイメージセンサ１は、光電変換部を含む単位画素（以下、単に「画素」と記述する場合がある）２が行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは画素行の単位画素２の配列方向（所謂、水平方向）を言い、列方向とは画素列の単位画素２の配列方向（所謂、垂直方向）を言う。単位画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、負荷ＭＯＳ部１３、カラムアンプ部１４、サンプル＆ホールド部１５、アナログ－デジタル変換部１６、メモリ部１７、データ処理部１８、出力部１９、及び、タイミング制御部２０等によって構成されている。
　画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１（３１1～３１m）が行方向に沿って配線され、画素列毎に垂直信号線３２（３２1～３２n）が列方向に沿って配線されている。画素駆動線３１は、単位画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　以下に、画素アレイ部１１の周辺回路部の各回路部、即ち、行選択部１２、負荷ＭＯＳ部１３、カラムアンプ部１４、サンプル＆ホールド部１５、アナログ－デジタル変換部１６、メモリ部１７、データ処理部１８、出力部１９、及び、タイミング制御部２０について説明する。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２を全画素同時あるいは行単位等で駆動する。すなわち、行選択部１２は、当該行選択部１２を制御するタイミング制御部２０と共に、画素アレイ部１１の各画素２を駆動する駆動部を構成している。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、単位画素２から画素信号を読み出すために、画素アレイ部１１の単位画素２を行単位で順に選択走査する。単位画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の単位画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素２における光電荷の露光期間となる。
　負荷ＭＯＳ部１３は、画素列毎に垂直信号線３２（３２1～３２n）の各々に接続されたＭＯＳトランジスタから成る電流源Ｉの集合から成り（図２参照）、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２の各々を通してバイアス電流を供給する。
　カラムアンプ部１４は、ゲインを適応的に調整して一定の信号レベルを得るＡＧＣ（Adaptive Gain Control あるいは Automatic Gain Control）機能を有する適応ゲイン型のアンプから成る。カラムアンプ部１４は、行選択部１２によって選択走査された画素行の各画素２から読み出され、垂直信号線３２（３２1～３２n）の各々を通して出力される画素信号のレベル調整を行う。カラムアンプ部１４の詳細については後述する。
　サンプル＆ホールド部１５は、カラムアンプ部１４から出力される画素信号をサンプリングし、保持（サンプルホールド）する。このサンプル＆ホールド部１５に対して本開示の技術が適用される。本開示の技術が適用されるサンプル＆ホールド部１５は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号の次段への出力とを並行して行う。サンプル＆ホールド部１５の詳細については後述する。
　アナログ－デジタル変換部１６は、垂直信号線３２（３２1～３２n）に対応して設けられた複数のアナログ－デジタル変換器の集合から成り、サンプル＆ホールド部１５から画素列毎に出力されるアナログの画素信号をデジタル信号に変換する。アナログ－デジタル変換器は、周知のアナログ－デジタル変換器とすることができる。具体的には、アナログ－デジタル変換器として、シングルスロープ型アナログ－デジタル変換器、逐次比較型アナログ－デジタル変換器、又は、デルタ－シグマ変調型（ΔΣ変調型）アナログ－デジタル変換器を例示することができる。但し、アナログ－デジタル変換器は、これらに限定されるものではない。
　メモリ部１７は、データ処理部１８による処理の下に、アナログ－デジタル変換部１６でのアナログ－デジタル変換結果を記憶する。
　データ処理部１８は、アナログ－デジタル変換部１６から出力されるデジタル信号を処理するデジタル信号処理部であり、アナログ－デジタル変換結果をメモリ部１７に対する書込み／読出しの処理を行ったり、当該アナログ－デジタル変換結果に対して種々の処理を行ったりする。また、データ処理部１８は、カラムアンプ部１４の後述するレベル判定回路１４２（図６参照）のレベル判定結果を基に、デジタル信号に対してレベル調整を行う。
　出力部１９は、データ処理部１８での処理後の信号を出力する。タイミング制御部２０は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、カラムアンプ部１４、サンプル＆ホールド部１５、アナログ－デジタル変換部１６、及び、データ処理部１８等の駆動制御を行う。
［単位画素の回路構成］
　図２は、単位画素２の回路構成の一例を示す回路図である。単位画素２は、光電変換部として、例えば、フォトダイオード２１を有している。単位画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
　尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮ型ＭＯＳＦＥＴを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
　この単位画素２に対して、先述した画素駆動線３１（３１1～３１m）として、複数の画素駆動線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
　フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線３２にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、単位画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
　尚、選択トランジスタ２５については、高電位側電源ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、単位画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
［積層構造］
　上記の構成の本実施形態に係るＣＭＯＳイメージセンサ１は、図３に示すように、第１半導体基板４１及び第２半導体基板４２の少なくとも２つの半導体基板（チップ）が積層された、所謂、積層構造のイメージセンサとすることができる。また、本実施形態に係るＣＭＯＳイメージセンサ１は、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。
　積層構造のＣＭＯＳイメージセンサ１において、裏面照射型の画素構造を有する単位画素２が行列状に配置されて成る画素アレイ部１１は、１層目の第１半導体基板４１に形成される。また、行選択部１２、負荷ＭＯＳ部１３、カラムアンプ部１４、サンプル＆ホールド部１５、アナログ－デジタル変換部１６、メモリ部１７、データ処理部１８、出力部１９、及び、タイミング制御部２０等の回路部分は、２層目の第２半導体基板４２に形成される。そして、１層目の第１半導体基板４１と２層目の第２半導体基板４２とは、ビア（ＶＩＡ）４３を通して電気的に接続される。
　この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板４１として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板４１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４１には単位画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４２には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。
　尚、ここでは、第１半導体基板４１及び第２半導体基板４２が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、負荷ＭＯＳ部１３、カラムアンプ部１４、サンプル＆ホールド部１５、アナログ－デジタル変換部１６、メモリ部１７、データ処理部１８、出力部１９、及び、タイミング制御部２０等の回路部分については、２層目以降の半導体基板に分散して形成することができる。
　また、上記の例では、積層構造のＣＭＯＳイメージセンサ１に適用した場合を例に挙げて説明したが、本開示の技術は、積層構造のＣＭＯＳイメージセンサ１への適用に限られるものではない。すなわち、本開示の技術は、画素アレイ部１１と同じ半導体基板上に、行選択部１２、負荷ＭＯＳ部１３、カラムアンプ部１４、サンプル＆ホールド部１５、アナログ－デジタル変換部１６、メモリ部１７、データ処理部１８、出力部１９、及び、タイミング制御部２０等の回路部分を形成した、所謂、平置構造のＣＭＯＳイメージセンサにも適用することができる。
［１ＡＤ時間について］
　ここで、アナログ－デジタル変換部１６のアナログ－デジタル変換器として、例えば、シングルスロープ型のアナログ－デジタル変換器を用いた場合における１ＡＤ時間について説明する。１ＡＤ時間は、１回分の画素信号の読出し及びアナログ－デジタル変換時間である。
　ここでは、１ＡＤ時間について、カラムアンプ部１４を持たない回路構成の場合と、カラムアンプ部１４を持つ回路構成の場合とを対比して説明する。そして、いずれの回路構成の場合にも、本開示の技術が適用されるサンプル＆ホールド部１５を持たない場合について説明することとする。
（カラムアンプ部を持たない回路構成）
　まず、カラムアンプ部１４を持たない回路構成をとるＣＭＯＳイメージセンサの１ＡＤ時間について説明する。図４に、カラムアンプ部を持たない回路構成をとるＣＭＯＳイメージセンサの１画素列分の構成を示す。
　シングルスロープ型のアナログ－デジタル変換器１６１は、コンパレータ１６１１及びカウンタ１６１２を有する回路構成となっている。シングルスロープ型のアナログ－デジタル変換器１６１では、時間が経過するにつれて電圧値が徐々に変化する、所謂、ランプ（ＲＡＭＰ）波形（スロープ波形）の参照電圧が用いられる。ランプ波形の参照電圧は、参照電圧生成部１６２で生成される。参照電圧生成部１６２については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。
　コンパレータ１６１１は、単位画素２から読み出される画素信号を比較入力とし、参照電圧生成部１６２で生成された参照電圧を基準入力とし、両者を比較する。そして、コンパレータ１６１１は、例えば、参照電圧が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、コンパレータ１６１１の出力信号は、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
　カウンタ１６１２には、コンパレータ１６１１に対する参照電圧の供給開始タイミングと同じタイミングでクロック信号が与えられる。そして、カウンタ１６１２は、クロック信号に同期してカウント動作を行うことにより、コンパレータ１６１１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ１６１２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
　上述したように、アナログ－デジタル変換器として、シングルスロープ型のアナログ－デジタル変換器１６１を用いたアナログ－デジタル変換部１６では、徐々に変化するアナログ値の参照電圧を発生し、参照電圧と信号電圧との大小関係が変化するまでの時間情報からデジタル信号値を得る。
　画素信号は、リセット時に単位画素２から出力される黒レベル（リセットレベル）であるＰ相信号（リセット信号）、及び、光電変換時に単位画素２から出力される信号レベルであるＤ相信号（データ信号）を含んでいる。そして、ＣＭＯＳイメージセンサでは、１回の画素信号の読出しにつき、Ｐ相信号をまずアナログ－デジタル変換し、次いで、Ｄ相信号をアナログ－デジタル変換し、しかる後両者の差をとる処理が一般的に行われる。このＰ相信号とＤ相信号との差をとる処理は、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）と呼ばれるノイズ除去のための処理である。
　図５Ａに、カラムアンプ部を持たないＣＭＯＳイメージセンサにおけるアナログ－デジタル変換のタイムチャート及び参照電圧のスロープ波形を示す。図５Ａにおいて、ＲＳＴは単位画素２のリセット期間を、Ｐ_settlingはＰ相信号のセトリング期間を、Ｐ_countはＰ相信号のアナログ－デジタル変換期間を、ＴＲＧは単位画素２内でのＤ相信号の転送期間（即ち、転送トランジスタ２２のオン期間）を表している。また、レベル判定は画素信号のレベル判定期間を、Ｄ_settlingはＤ相信号のセトリング期間を、Ｄ_countはＤ相信号のアナログ－デジタル変換期間を表している。
　図５Ａから明らかなように、シングルスロープ型のアナログ－デジタル変換器１６１では、１ＡＤ時間の殆どが、単位画素２からの入力信号のセトリング期間（Ｐ_settling，Ｄ_settling）、及び、カウンタ１６１２のカウント期間（Ｐ_count，Ｄ_count）で占められる。
（カラムアンプ部を持つ回路構成）
　続いて、カラムアンプ部１４を持つ回路構成をとるＣＭＯＳイメージセンサの１ＡＤ時間について説明する。図６に、カラムアンプ部を持つ回路構成をとるＣＭＯＳイメージセンサの１画素列分の構成を示す。
　カラムアンプ部１４は、反転増幅器１４１、レベル判定回路１４２、ＯＲ回路１４３、入力容量Ｃ1、出力容量Ｃ2、少なくとも２個の帰還容量Ｃ3，Ｃ4、オートゼロスイッチＳＷ1、及び、ゲイン切替えスイッチＳＷ2を有する回路構成となっている。単位画素２から出力される画素信号は、入力容量Ｃ1を介して反転増幅器１４１に入力される。反転増幅器１４１は、種々の形をとり得るが、典型的な例として、図６に示すＮ型ＭＯＳ入力ソース接地オペアンプを用いることができる。
　出力容量Ｃ2は、反転増幅器１４１の出力端と基準電位（例えば、グランド）のノードとの間に接続されている。オートゼロスイッチＳＷ1は、反転増幅器１４１の入力端と出力端との間に接続されており、タイミング制御部２０（図１参照）から与えられる制御信号ＡＺに応答してオン（閉）状態となることにより、反転増幅器１４１の入力端と出力端との間を選択的に短絡する。すなわち、制御信号ＡＺは、カラムアンプ部１４を初期化するオートゼロ信号である。
　帰還容量Ｃ3は、反転増幅器１４１の入力端と出力端との間に接続されている。帰還容量Ｃ4は、帰還容量Ｃ3に対して、ゲイン切替えスイッチＳＷ2を介して選択的に並列接続される。レベル判定回路１４２は、反転増幅器１４１の出力電圧を、外部から与えられる基準電圧Ｖrefと比較し、そのレベル判定結果をＯＲ回路１４３の一方の入力とする。また、レベル判定回路１４２のレベル判定結果は、データ処理部１８にも与えられる。ＯＲ回路１４３は、制御信号ＡＺを他方の入力とし、その出力によってゲイン切替えスイッチＳＷ2のオン／オフ制御を行う。
　上記の構成の適応ゲイン型のカラムアンプ部１４において、一連の動作の最初に制御信号ＡＺがアクティブ状態となり、オートゼロスイッチＳＷ1がオン（閉）状態になることで、反転増幅器１４１の入出力端間が短絡され、反転増幅器１４１が初期化される。そして、反転増幅器１４１の動作点が定まると同時に、画素リセット時の垂直信号線３２の電位と反転増幅器１４１の動作点との電圧差が入力容量Ｃ1に保持され、ＤＣオフセットが吸収される。これによって、オートゼロ状態（初期化状態）からの変化量に対してカラムアンプ部１４が動作することになる。また、このとき同時に、帰還容量Ｃ3及び帰還容量Ｃ4のリセットも行われる。
　カラムアンプ部１４のゲインは、入力容量Ｃ1と帰還容量Ｃ3，Ｃ4の比で決まる。高ゲインモードでは、ゲイン切替えスイッチＳＷ2がオフ（開）状態にあり、ゲインはＣ1／Ｃ3となる。低ゲインモードでは、ゲイン切替えスイッチＳＷ2ががオン（閉）状態になり、ゲインはＣ1／（Ｃ3＋Ｃ4）となる。
　ゲイン切替えスイッチＳＷ2は、オートゼロ（ＡＺ）期間中にオン状態になった後、Ｐ相信号のセトリング中はオフ状態となる。単位画素２内でＤ相信号を転送する転送トランジスタ２２のオン期間（ＴＲＧ期間）、Ｄ相信号がある程度までセトリングしたところで、レベル判定回路１４２がカラムアンプ部１４の出力電圧を基準電圧Ｖrefと比較することにより、Ｄ相信号の明暗を判別する。Ｄ相信号が明るい（高照度）と判断すると、レベル判定回路１４２の出力は高レベルになる。これにより、ゲイン切替えスイッチＳＷ2がオン状態になる。
　ノイズ低減のために設けられる出力容量Ｃ2により、カラムアンプ部１４の応答速度がある程度制限されるため、Ｐ相信号のセトリング期間やＤ相信号のセトリング期間中は、垂直信号線３２の電位のセトリングだけでなく、カラムアンプ部１４のセトリングも行われる。
　カラムアンプ部１４では、ＣＤＳの際、Ｐ相信号や暗い（低照度の）Ｄ相信号に対してはアンプゲインを高ゲインにし、明るい（高照度の）Ｄ相信号に対してはＡＧＣの働きによって自動的にアンプゲインを低ゲインにすることで、単位画素２から出力される画素信号のレベル調整を行う。すなわち、カラムアンプ部１４は、少なくとも２種類のゲインの切替えが可能である。図７Ａに、カラムアンプ部１４の入力とアナログ－デジタル変換部１６の出力との関係を示す。
　ここで、明るいＤ相信号には大きな光ショットノイズが含まれ、量子化誤差がそれに埋もれるため、アナログ－デジタル変換の分解能を下げることができる。また、Ｐ相信号や暗いＤ相信号においては、カラムアンプ部１４で信号が増幅された分を、アナログ－デジタル変換後にデータ処理部１８において、レベル判定回路１４２のレベル判定結果を基に圧縮処理を行って線形化し、画を作ることになる。そのため、アナログ－デジタル変換部１６の分解能を下げても最終的な分解能を保つことができる。従って、ＡＧＣ機能を持つカラムアンプ部１４を備えることで、アナログ－デジタル変換部１６の分解能を下げることができる。図７Ｂに、カラムアンプ部１４の入力と線形化後の出力との関係を示す。
　そして、シングルスロープ型のアナログ－デジタル変換器１６１を用いるアナログ－デジタル変換部１６では、図５Ｂに示すように、特にＤ相信号のアナログ－デジタル変換時間Ｄ_countを短縮することができるため、１ＡＤ時間を短縮できる。また、同様の理由により、アナログ－デジタル変換部１６に求められるノイズ量が緩和されることで、ノイズの大きさで左右される回路規模を小さくできるため、アナログ－デジタル変換部１６の面積や電力を減らすことができ、その分をカラムアンプ部１４に充てることができる。図５Ｂにおいて、ＡＺはカラムアンプ部１４を初期化するオートゼロ期間を表している。
　上述したように、カラムアンプ部１４を持つＣＭＯＳイメージセンサによれば、カラムアンプ部１４で適応的にゲイン調整が行われることにより、図５Ｂから明らかなように、Ｄ相信号のアナログ－デジタル変換時間Ｄ_countを短縮することができるため、１ＡＤ時間を短縮することができる。しかしながら、Ｄ相信号のアナログ－デジタル変換時間Ｄ_countを短縮できるものの、依然として残るカウンタ１６１２のカウント時間と入力信号のセトリング時間が依然として残るため、１ＡＤ時間の短縮には、カラムアンプ部１４を設けるだけでは限界がある。
［サンプル＆ホールド部について］
　そこで、本実施形態に係るＣＭＯＳイメージセンサ１では、カラムアンプ部１４とアナログ－デジタル変換部１６との間に、本開示の技術を適用したサンプル＆ホールド部１５を設けた構成を採っている。サンプル＆ホールド部１５は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ－デジタル変換部１６への出力とを並行して行う。
　サンプル＆ホールド部１５では、カラムアンプ部１４を経た画素信号を一時的に保持できる。これにより、セトリング完了後にカラムアンプ部１４の出力電圧をサンプル＆ホールド部１５の容量に保持する一方、カラムアンプ部１４は直ぐに次の入力信号の取込みとセトリングに移ることができる。そして、カラムアンプ部１４が次の入力信号を取り込んでいる間に、アナログ－デジタル変換部１６は、サンプル＆ホールド部１５に保持された電圧信号をアナログ－デジタル変換する。
　このようにして、セトリングとアナログ－デジタル変換とを並行して行うことにより、実効的な１ＡＤ時間を短縮することができるため、アナログ－デジタル変換も含めた実質的な画素信号の読出し時間を短縮することができる。これにより、フレームレートの向上を図ることができる。また、フレームレートを同じとした場合（フレームレートの向上を図らない場合）には、読出しとアナログ－デジタル変換をしないブランク期間を増やすことができるため、平均消費電力の低減を図ることができる。
　また、フレームレートを上げるために、並列動作するアナログ－デジタル変換部１６の数を増やすことがあるが、本開示の技術によって、読出しとアナログ－デジタル変換の時間が短縮されることにより、並列動作するアナログ－デジタル変換部１６の数を減らすことができる。その結果、ＣＭＯＳイメージセンサ１の面積の削減とコストの低減を図ることができる。
　以下に、本開示の技術が適用されるサンプル＆ホールド部１５の具体的な実施例について説明する。尚、以下では、時系列で前後して単位画素２から出力される２つの画素信号のうち、先に出力される画素信号を奇数番目（奇数行）の画素信号とし、後に出力される画素信号を偶数番目（偶数行）の画素信号とするとき、各画素信号のＰ相、Ｄ相を、奇数番目のＰ相信号、Ｄ相信号、及び、偶数番目のＰ相信号、Ｄ相信号と呼ぶこととする。
（実施例１）
　実施例１は、サンプル＆ホールド部１５が画素信号を保持する容量を４個有する例である。実施例１では、図６に示す回路構成の場合と同様に、カラムアンプ部１４の反転増幅器１４１として、Ｎ型ＭＯＳ入力ソース接地オペアンプを用い、アナログ－デジタル変換部１６のアナログ－デジタル変換器１６１として、シングルスロープ型のアナログ－デジタル変換器を用いている。サンプル＆ホールド部１５は、例えば画素列毎に設けられる複数のサンプル＆ホールド回路１５１の集合から成る。そして、画素列毎に設けられるサンプル＆ホールド回路１５１の各々が、画素信号を保持する容量を４個有することになる。図８に、実施例１に係るＣＭＯＳイメージセンサの１画素列分の構成を示す。
　図８に示すように、画素列毎に設けられるサンプル＆ホールド回路１５１は、奇数番目のＰ相信号、Ｄ相信号を保持する２個の容量Ｃs_P_odd，Ｃs_D_odd、及び、偶数番目のＰ相信号、Ｄ相信号を保持する２個の容量Ｃs_P_even，Ｃs_D_evenの計４個の容量Ｃs_P_odd，Ｃs_D_odd，Ｃs_P_even，Ｃs_D_evenを有している。４個の容量Ｃs_P_odd，Ｃs_D_odd，Ｃs_P_even，Ｃs_D_evenの各一端は、基準電位（例えば、グランド）のノードに接続されている。
　サンプル＆ホールド回路１５１の回路入力端と、２個の容量Ｃs_P_odd，Ｃs_D_oddの各他端との間には、スイッチＳＷin_P_odd及びスイッチＳＷin_D_oddが接続されている。また、サンプル＆ホールド回路１５１の回路入力端と、２個の容量Ｃs_P_even，Ｃs_D_evenの各他端との間には、スイッチＳＷin_P_even及びスイッチＳＷin_D_evenが接続されている。
　２個の容量Ｃs_P_odd，Ｃs_D_oddの各他端とサンプル＆ホールド回路１５１の回路出力端と間には、スイッチＳＷout_P_odd及びスイッチＳＷout_D_oddが接続されている。また、２個の容量Ｃs_P_even，Ｃs_D_evenの各他端とサンプル＆ホールド回路１５１の回路出力端と間には、スイッチＳＷout_P_even及びスイッチＳＷout_D_evenが接続されている。
　サンプル＆ホールド回路１５１は、回路出力端と基準電位（例えば、グランド）のノードとの間に接続されたリセットスイッチＳＷout_Resetを有する。このリセットスイッチＳＷout_Resetは、サンプル＆ホールド回路１５１の回路出力端、即ちアナログ－デジタル変換部１６（アナログ－デジタル変換器１６１）へ画素信号を出力する回路出力端の電位をリセットする。
　上記の回路構成のサンプル＆ホールド回路１５１において、入力側のスイッチＳＷin_P_odd，ＳＷin_D_odd，ＳＷin_P_even，ＳＷin_D_even、出力側のスイッチＳＷout_P_odd，ＳＷout_D_odd，ＳＷout_P_even，ＳＷout_D_even、及び、リセットスイッチＳＷout_Resetは、図１のタイミング制御部２０によってオン／オフ制御が行われる。
　そして、カラムアンプ部１４から出力される奇数番目のＰ相信号は、スイッチＳＷin_P_oddを経て容量Ｃs_P_oddに保持され、奇数番目のＤ相信号は、スイッチＳＷin_D_oddを経て容量Ｃs_D_oddに保持される。カラムアンプ部１４から出力される偶数番目のＰ相信号は、スイッチＳＷin_P_evenを経て容量Ｃs_P_evenに保持され、偶数番目のＤ相信号は、スイッチＳＷin_D_evenを経て容量Ｃs_D_evenに保持される。
　次に、上記の回路構成のサンプル＆ホールド回路１５１を有する本実施形態に係るＣＭＯＳイメージセンサ１の回路動作、主にサンプル＆ホールド回路１５１の回路動作について、図９のタイミング波形図を用いて説明する。当該回路動作は、タイミング制御部２０による制御の下に実行される。
　図９のタイミング波形図には、信号処理系の前段部分、即ちカラムアンプ部１４＋サンプル＆ホールド回路１５１のタイムチャート、及び、信号処理系の後段部分、即ちサンプル＆ホールド回路１５１＋アナログ－デジタル変換器１６１のタイムチャートを示している。更に、カラムアンプ部１４の入力Ｉｎｐｕｔ、レベル判定回路１４２の出力、カラムアンプ部１４の出力Ｏｕｔｐｕｔ、サンプル＆ホールド回路１５１の出力、参照電圧、及び、制御信号ＡＺの各波形を示している。更に、奇数番目用のＳＷin_P_odd，ＳＷin_D_odd，ＳＷout_P_odd，ＳＷout_D_odd、偶数番目用のＳＷin_P_even，ＳＷin_D_even，ＳＷout_P_even，ＳＷout_D_even、及び、リセットスイッチＳＷout_Resetのオン／オフ状態を示している。
　サンプル＆ホールド回路１５１において、まず、入力側のスイッチＳＷin_P_odd及びスイッチＳＷin_D_oddが順にオン状態となり、奇数番目のＰ相信号及びＤ相信号を取り込んで、奇数番目用の容量Ｃs_P_odd，Ｃs_D_oddに保持する。そして、奇数番目のＰ相信号及びＤ相信号を取り込んでいる間に、出力側のスイッチＳＷout_P_even及びスイッチＳＷout_D_evenが順にオン状態となり、前の動作サイクルで偶数番目用の容量Ｃs_P_even，Ｃs_D_evenに保持されている偶数番目のＰ相信号及びＤ相信号を順にアナログ－デジタル変換器１６１へ出力する。
　同様に、まず、入力側のスイッチＳＷin_P_even及びスイッチＳＷin_D_evenが順にオン状態となり、偶数番目のＰ相信号及びＤ相信号を取り込んで、偶数番目用の容量Ｃs_P_even，Ｃs_D_evenに保持する。そして、偶数番目のＰ相信号及びＤ相信号を取り込んでいる間に、出力側のスイッチＳＷout_P_odd及びスイッチＳＷout_D_oddが順にオン状態となり、前の動作サイクルで奇数番目用の容量Ｃs_P_odd，Ｃs_D_oddに保持されている奇数番目のＰ相信号及びＤ相信号を順にアナログ－デジタル変換器１６１へ出力する。
　この基本となる動作において、出力側のスイッチＳＷout_P_odd，ＳＷout_D_odd，ＳＷout_P_even，ＳＷout_D_evenは、順番に１つずつオン状態になるが、各スイッチがオフ状態になってから次のスイッチがオン状態になるまでの間に、リセットスイッチＳＷout_Resetが短期間オン状態になる。このリセットスイッチＳＷout_Resetの作用により、サンプル＆ホールド回路１５１の出力配線の寄生容量や、アナログ－デジタル変換器１６１の入力寄生容量に溜まった電荷を一度リセットし、アナログ－デジタル変換器１６１に渡された各信号の履歴が残って次に渡される信号に混ざらないようにすることができる。
　上述したように、カラムアンプ部１４とアナログ－デジタル変換部１６との間にサンプル＆ホールド部１５を有するＣＭＯＳイメージセンサ１では、カラムアンプ部１４の出力電圧をサンプル＆ホールド部１５で一時的に保持することができる。これにより、セトリング完了後にカラムアンプ部１４の出力電圧をサンプル＆ホールド部１５の容量に保持する一方、カラムアンプ部１４は直ぐに次の入力信号の取込みとセトリングに移ることができる。そして、カラムアンプ部１４が次の入力信号を取り込んでいる間に、アナログ－デジタル変換部１６は、サンプル＆ホールド部１５に保持された電圧信号をアナログ－デジタル変換する。
　このように、セトリングとアナログ－デジタル変換を並行して行うことにより、実効的な１ＡＤ時間を短縮することができる。セトリングとアナログ－デジタル変換の時間が同じである場合が最も１ＡＤ時間の短縮効果が高く、セトリングとアナログ－デジタル変換を並行して行わない場合に比べて、１ＡＤ時間を半分近くまで短縮することができる。
　信号をサンプル＆ホールドする際にはｋＴ／Ｃノイズが発生するが、本実施形態に係るＣＭＯＳイメージセンサ１では、カラムアンプ部１４のＡＧＣ動作を利用することで、その影響を抑えることができる。Ｐ相信号や暗いＤ相信号においては、カラムアンプ部１４が高ゲインモードであるため、サンプル＆ホールド部１５のｋＴ／Ｃノイズは入力換算では抑えられる。これは、カラムアンプ部１４で信号が増幅された分を、アナログ－デジタル変換後のデータ処理部１８で圧縮処理して線形化する際に、ｋＴ／Ｃノイズも圧縮されて小さくなるためとも言える。一方、明るいＤ相信号においては、カラムアンプ部１４が低ゲインモードになるため、サンプル＆ホールド部１５のｋＴ／Ｃノイズには上記の効果が得られない。しかし、明るいＤ相信号には大きな光ショットノイズが含まれるため、ｋＴ／Ｃノイズはそれに埋もれて問題にならない。
　同じ原理により、カラムアンプ部１４のＡＧＣ動作を利用してアナログ－デジタル変換の分解能を下げることができる。また、アナログ－デジタル変換部１６に求められるノイズ量が緩和されるため、アナログ－デジタル変換部１６の消費電力や面積を減らして他ブロックに充てることができる。
（実施例２）
　実施例２は、実施例１の変形例であり、反転増幅器１４１がＰ型ＭＯＳ入力ソース接地オペアンプから成る例である。図１０に、実施例２に係るＣＭＯＳイメージセンサの１画素列分の構成を示す。
　カラムアンプ部１４の反転増幅器１４１は、種々の形をとることができる。実施例１では、反転増幅器１４１として、Ｎ型ＭＯＳ入力ソース接地オペアンプを用いている。これに対し、実施例２では、反転増幅器１４１として、Ｐ型ＭＯＳ入力ソース接地オペアンプを用いている。このように、反転増幅器１４１として、Ｐ型ＭＯＳ入力ソース接地オペアンプを用いた場合であっても、Ｎ型ＭＯＳ入力ソース接地オペアンプを用いた実施例１と同様の作用、効果を得ることができる。
（実施例３）
　実施例３は、実施例１の変形例であり、レベル判定回路１４２の入力として反転増幅器１４１の入力を用いる例である。図１１に、実施例３に係るＣＭＯＳイメージセンサの１画素列分の構成を示す。
　実施例１では、レベル判定回路１４２の入力として反転増幅器１４１の出力、即ちカラムアンプ部１４の出力を用いている。これに対し、実施例３では、レベル判定回路１４２の入力として反転増幅器１４１の入力、即ちカラムアンプ部１４の入力を用いている。このように、レベル判定回路１４２の入力として反転増幅器１４１の入力を用いた場合であっても、実施例１と同様の作用、効果を得ることができる。この実施例３の技術は、実施例２に対しても適用できる。
（実施例４）
　実施例４は。実施例１の変形例であり、カラムアンプ部１４の帰還容量Ｃ3，Ｃ4の容量値を可変とした例である。図１２に、実施例４に係るＣＭＯＳイメージセンサの１画素列分の構成を示す。
　実施例１では、カラムアンプ部１４の帰還容量Ｃ3，Ｃ4の容量値を固定としている。これに対し、実施例４では、カラムアンプ部１４の帰還容量Ｃ3，Ｃ4として可変容量を用いて、帰還容量Ｃ3，Ｃ4の容量値を可変としている。このように、帰還容量Ｃ3，Ｃ4の容量値を可変とすることで、カラムアンプ部１４において、より細かいゲイン設定が可能となる。この実施例４の技術は、実施例２及び実施例３に対しても適用できる。
（実施例５）
　実施例５は、実施例１の変形例であり、レベル判定回路１４２を複数有する例である。図１３に、実施例５に係るＣＭＯＳイメージセンサの１画素列分の構成を示す。
　実施例１では、レベル判定回路１４２を１つ有し、レベル判定回路１４２の判定出力を１ビットとしている。これに対し、実施例５では、レベル判定回路１４２を複数有している。これに伴い、複数のレベル判定回路１４２の各々には、電圧値が異なる複数の基準電圧Ｖrefが与えられ、複数のレベル判定回路１４２からは、複数ビットのレベル判定結果が出力される。また、複数のレベル判定回路１４２に対応して、ＯＲ回路１４３、帰還容量Ｃ4、及び、ゲイン切替えスイッチＳＷ2も複数設けられる。
　このように、カラムアンプ部１４において、レベル判定回路１４２を複数有し、レベル判定結果を複数ビットとすることにより、より細かく適応ゲインの制御を行うことが可能となる。この実施例５の技術は、実施例２、実施例３、及び、実施例４に対しても適用できる。
（実施例６）
　実施例６は、サンプル＆ホールド部１５が画素信号を保持する容量を３個有する例である。図１４に、実施例６に係るＣＭＯＳイメージセンサの１画素列分の構成を示す。
　図１４に示すように、サンプル＆ホールド部１５の複数のサンプル＆ホールド回路１５１は各々、画素信号を保持する容量として、３個の容量Ｃs1，Ｃs2，Ｃs3を有している。３個の容量Ｃs1，Ｃs2，Ｃs3の各一端は、基準電位（例えば、グランド）のノードに接続されている。
　サンプル＆ホールド回路１５１の回路入力端と、３個の容量Ｃs1，Ｃs2，Ｃs3の各他端との間には、３個のスイッチＳＷin1，ＳＷin2，ＳＷin3が接続されている。また、３個の容量Ｃs1，Ｃs2，Ｃs3の各他端と、サンプル＆ホールド回路１５１の回路出力端との間には、３個のスイッチＳＷout1，ＳＷout2，ＳＷout3が接続されている。
　図１５に、実施例６に係るＣＭＯＳイメージセンサの回路動作を説明するためのタイムチャートを示す。図１５には、信号処理系の前段部分、即ちカラムアンプ部１４＋サンプル＆ホールド回路１５１のタイムチャート、及び、信号処理系の後段部分、即ちサンプル＆ホールド回路１５１＋アナログ－デジタル変換器１６１のタイムチャートをそれぞれ示している。
　図１５に示すタイムチャートの場合、Ｐ相信号のアナログ－デジタル変換期間Ｐ_countと、Ｄ相信号の転送期間ＴＲＧからＤ相信号のセトリング期間Ｄ_settlingまでの期間が重なっていない。このように、Ｐ_countの期間と、ＴＲＧからＤ_settlingの期間が重ならないタイミングの場合には、Ｐ相信号のアナログ－デジタル変換の完了直後に、その容量Ｃs1を直後のＤ相信号のセトリングに用いることができる。
　このことは、３個の容量Ｃs1，Ｃs2，Ｃs3で、４個の容量Ｃs_P_odd，Ｃs_D_odd，Ｃs_P_even，Ｃs_D_evenの場合（即ち、実施例１の場合）と同様のアナログ－デジタル変換動作を実現できることを意味している。そして、この場合は、３個の容量Ｃs1，Ｃs2，Ｃs3の各々が、偶数番目／奇数番目、Ｐ相／Ｄ相のどの信号に用いられるかは毎回変化する。
　この実施例６に対しても、実施例１の場合と同様に、実施例２、実施例３、実施例４、あるいは、実施例５のような変形例を適用することができる。
（実施形態の変形例）
　上記の実施形態では、単位画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示の技術は、単位画素２が行列状に２次元配置されて成るＸ－Ｙアドレス方式の固体撮像素子全般に対して適用可能である。
　また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子全般に対して適用可能である。
（実施形態の応用例）
　以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図１６に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用途に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の分野で用いる装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョン受像機、冷蔵庫、エアーコンディショナ等の家電の分野で用いる装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの分野で用いる装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの分野で用いる装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の分野で用いる装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの分野で用いる装置
・畑や作物の状態を監視するためのカメラ等の、農業の分野で用いる装置
＜本開示の技術の適用例＞
　本開示の技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
　ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
　図１７は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１７に示すように、本例に係る撮像装置５０は、レンズ群等を含む撮像光学系５１、撮像部５２、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７、及び、電源系５８等を有している。そして、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７、及び、電源系５８がバスライン５９を介して相互に接続された構成となっている。
　撮像光学系５１は、被写体からの入射光（像光）を取り込んで撮像部５２の撮像面上に結像する。撮像部５２は、撮像光学系５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路５３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ５４は、ＤＳＰ回路５３での信号処理の過程で適宜データの格納に用いられる。表示装置５５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部５２で撮像された動画または静止画を表示する。記録装置５６は、撮像部５２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系５７は、ユーザによる操作の下に、本撮像装置５０が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、及び、操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このような撮像装置５０は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置５０において、撮像部５２として、先述した実施形態に係るＣＭＯＳイメージセンサを用いることができる。これにより、１回分の画素信号の読出し及びアナログ－デジタル変換時間である１ＡＤ時間を短縮できるため、例えば、撮像動作の高速化に寄与できる。
［移動体への応用例］
　また、例えば、本開示の技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１８は、本開示の技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１９は、撮像部１２０３１の設置位置の例を示す図である。
　図１９では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、撮像部１２１０１乃至１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１乃至１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１乃至１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１乃至１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４から得られた距離情報を基に、撮像範囲１２１１１乃至１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。更に、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４から得られた距離情報を基に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１乃至１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１乃至１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１乃至１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１乃至１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示の技術が適用され得る車両制御システムの一例について説明した。本開示の技術は、以上説明した構成のうち、例えば、撮像部１２０３１や運転者状態検出部１２０４１に適用され得る。具体的には、例えば、図１のＣＭＯＳイメージセンサ１は、撮像部１２０３１や運転者状態検出部１２０４１に適用することができる。撮像部１２０３１や運転者状態検出部１２０４１に本開示の技術を適用することにより、１回分の画素信号の読出し及びアナログ－デジタル変換時間である１ＡＤ時間を短縮できるため、例えば、車両の外部及び内部の情報の検出動作の高速化に寄与できる。
＜本開示がとることができる構成＞
　尚、本開示は、以下のような構成をとることもできる。
≪Ａ．固体撮像素子≫
［Ａ－１］光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
　画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
　アンプ部を経た画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
　サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
　サンプル＆ホールド部は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ－デジタル変換部への出力とを並行して行う、
　固体撮像素子。
［Ａ－２］第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有し、
　画素アレイ部は、第１半導体基板に形成され、
　サンプル＆ホールド部は、第１半導体基板以外の半導体基板に形成されている、
　上記［Ａ－１］に記載の固体撮像素子。
［Ａ－３］画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
　サンプル＆ホールド部は、時系列で前後して単位画素から出力される２つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の２個の容量、及び、他方の画像信号のリセット信号用、データ信号用の２個の容量の計４個の容量を有する、
　上記［Ａ－１］又は上記［Ａ－２］に記載の固体撮像素子。
［Ａ－４］サンプル＆ホールド部は、アナログ－デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
　上記［Ａ－１］乃至上記［Ａ－３］のいずれかに記載の固体撮像素子。
［Ａ－５］アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
　上記［Ａ－１］乃至上記［Ａ－４］のいずれかに記載の固体撮像素子。
［Ａ－６］アンプ部は、少なくとも２種類のゲインの切替えが可能である、
　上記［Ａ－５］に記載の固体撮像素子。
［Ａ－７］アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
　上記［Ａ－６］に記載の固体撮像素子。
［Ａ－８］アナログ－デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
　デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
　上記［Ａ－７］に記載の固体撮像素子。
［Ａ－９］デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
　上記［Ａ－８］に記載の固体撮像素子。
≪Ｂ．電子機器≫
［Ｂ－１］光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
　画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
　アンプ部を経た画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
　サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
　サンプル＆ホールド部は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ－デジタル変換部への出力とを並行して行う、
　固体撮像素子を有する電子機器。
［Ｂ－２］第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有し、
　画素アレイ部は、第１半導体基板に形成され、
　サンプル＆ホールド部は、第１半導体基板以外の半導体基板に形成されている、
　上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
　サンプル＆ホールド部は、時系列で前後して単位画素から出力される２つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の２個の容量、及び、他方の画像信号のリセット信号用、データ信号用の２個の容量の計４個の容量を有する、
　上記［Ｂ－１］又は上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］サンプル＆ホールド部は、アナログ－デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
　上記［Ｂ－１］乃至上記［Ｂ－３］のいずれかに記載の電子機器。
［Ｂ－５］アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
　上記［Ｂ－１］乃至上記［Ｂ－４］のいずれかに記載の電子機器。
［Ｂ－６］アンプ部は、少なくとも２種類のゲインの切替えが可能である、
　上記［Ｂ－５］に記載の電子機器。
［Ｂ－７］アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
　上記［Ｂ－６］に記載の電子機器。
［Ｂ－８］アナログ－デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
　デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
　上記［Ｂ－７］に記載の電子機器。
［Ｂ－９］デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
上記［Ｂ－８］に記載の電子機器。
　１・・・ＣＭＯＳイメージセンサ（固体撮像素子）、２・・・単位画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・負荷ＭＯＳ部、１４・・・カラムアンプ部、１５・・・サンプル＆ホールド部、１６・・・アナログ－デジタル変換部、１７・・・メモリ部、１８・・・データ処理部、１９・・・出力部、２０・・・タイミング制御部、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素駆動線、３２（３２1～３２n）・・・垂直信号線、１５１・・・サンプル＆ホールド回路、１６１・・・アナログ－デジタル変換器

Claims (10)

  1. 　光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
    　画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
    　アンプ部を経た画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
    　サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
    　サンプル＆ホールド部は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ－デジタル変換部への出力とを並行して行う、
    　固体撮像素子。
  2. 　第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有し、
    　画素アレイ部は、第１半導体基板に形成され、
    　サンプル＆ホールド部は、第１半導体基板以外の半導体基板に形成されている、
    　請求項１に記載の固体撮像素子。
  3. 　画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含んでおり、
    　サンプル＆ホールド部は、時系列で前後して単位画素から出力される２つの画素信号に対し、一方の画素信号のリセット信号用、データ信号用の２個の容量、及び、他方の画像信号のリセット信号用、データ信号用の２個の容量の計４個の容量を有する、
    　請求項１に記載の固体撮像素子。
  4. 　サンプル＆ホールド部は、アナログ－デジタル変換部へ画素信号を出力する回路出力端の電位をリセットするリセットスイッチを有する、
    　請求項１に記載の固体撮像素子。
  5. 　アンプ部は、ゲインを適応的に調整して一定の信号レベルを得る適応ゲイン型のアンプから成る、
    　請求項１に記載の固体撮像素子。
  6. 　アンプ部は、少なくとも２種類のゲインの切替えが可能である、
    　請求項５に記載の固体撮像素子。
  7. 　アンプ部は、画素信号のレベルを判定するレベル判定回路を有し、レベル判定回路の判定結果に応じてゲインを切り替える、
    　請求項６に記載の固体撮像素子。
  8. 　アナログ－デジタル変換部から出力されるデジタル信号を処理するデジタル信号処理部を備え、
    　デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対してレベル調整を行う、
    　請求項７に記載の固体撮像素子。
  9. 　デジタル信号処理部は、レベル判定回路の判定結果を基に、デジタル信号に対して圧縮処理を行う、
    　請求項８に記載の固体撮像素子。
  10. 　光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
    　画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号のレベル調整を行うアンプ部、
    　アンプ部を経た画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
    　サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
    　サンプル＆ホールド部は、画素信号を保持する少なくとも３個の容量を有し、一の容量への画素信号の取込みと、他の容量に取り込んでいる画像信号のアナログ－デジタル変換部への出力とを並行して行う、
    　固体撮像素子を有する電子機器。
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