WO2017056248A1 - 固体撮像装置の駆動方法および固体撮像装置 - Google Patents

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加藤　秀樹
靖也 原田
雅人 大澤
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オリンパス株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a driving method of a solid-state imaging device and a solid-state imaging device.
  • Non-Patent Document 1 discloses a method for removing noise in pixels such as reset noise (KTC noise) for each column of pixels arranged in a two-dimensional matrix.
  • a configuration of a solid-state imaging device including a column circuit is disclosed. This column circuit is included in the optical signal by performing correlated double sampling (CDS) processing that takes the difference between the optical signal photoelectrically converted by the pixel and the reset signal when the pixel is reset. Remove the noise component.
  • CDS correlated double sampling
  • FIG. 14 is a circuit diagram showing a schematic configuration of a conventional solid-state imaging device including a column circuit.
  • FIG. 14 shows a plurality of pixels 911 arranged in a two-dimensional matrix, a plurality of column circuits 950 corresponding to the columns of the pixels 911, and an optical signal after noise removal output from each column circuit 950.
  • 1 shows a configuration of a conventional solid-state imaging device 900 including an output amplifier 990 that amplifies and outputs the signal.
  • the column circuit 950 includes a sampling switch 951, a clamp capacitor 952, a clamp switch 953, a sampling capacitor 954, a column output amplifier 955, and a column selection switch 956.
  • the optical signal and the reset signal from each pixel 911 arranged in the same row are output to the corresponding column circuit 950.
  • the column circuit 950 holds the optical signal after noise removal by taking the difference between the optical signal and the reset signal by the configuration of the sampling switch 951, the clamp capacitor 952, the clamp switch 953, and the sampling capacitor 954. Thereafter, the column circuit 950 sequentially outputs the optical signal after noise removal to the output amplifier 990 via the column output amplifier 955 and the column selection switch 956 in accordance with the selection of the column. Accordingly, the output amplifier 990 amplifies the optical signal after noise removal, and sequentially outputs the amplified optical signal as a final output signal (optical signal) output from the solid-state imaging device 900.
  • the solid-state imaging device 900 having the configuration shown in FIG. 14 can remove noise components such as reset noise in each pixel, another fixed pattern noise (Fixed Pattern Noise: FPN) is also generated, resulting in image quality. Will get worse.
  • FPN Fixed Pattern Noise
  • This fixed pattern noise is caused by a difference in characteristics of the column circuit 950 connected to each column of the pixels 911 in the solid-state imaging device 900 having the configuration shown in FIG. This is due to the difference (variation) in the characteristics of the column output amplifier 955.
  • Non-Patent Document 1 the optical signal output from the pixel and the reset signal are temporarily held (sampled) by the column circuit, and then the signal level of the held optical signal and the signal level of the reset signal are determined.
  • a solid-state imaging device having an output circuit that outputs a signal having a level corresponding to the difference as an output signal is also disclosed.
  • each sampling circuit sampling circuit for holding (sampling) an optical signal and sampling circuit for holding (sampling) a reset signal included in the column circuit is provided. Because it is controlled by different transistors, it is impossible to completely remove fixed pattern noise caused by variations in column circuits.
  • solid-state imaging with a configuration that eliminates fixed pattern noise caused by the column circuit by further sampling and holding each of the optical signal after noise removal output from the column circuit and the reset signal when the column circuit is reset
  • a correlated double sampling circuit that performs correlated double sampling processing by sampling and holding each of the optical signal output from the column circuit and the reset signal is provided at a position upstream of the output amplifier.
  • the configuration in which the correlated double sampling circuit is provided at the front stage of the output amplifier is also a configuration that has been applied to a conventional solid-state imaging device having a configuration that does not include a column circuit.
  • FIG. 15 is a circuit diagram showing a schematic configuration of a conventional solid-state imaging device provided with a correlated double sampling circuit in the previous stage of the output amplifier.
  • the noise-removed optical signal and reset signal output from the column circuit 950 are sampled and held at the position before the output amplifier 990 included in the conventional solid-state imaging device 900 shown in FIG.
  • An example of the configuration of a conventional solid-state imaging device 910 provided with a correlated double sampling (CDS) circuit 1000 that performs correlated double sampling processing is shown.
  • the CDS circuit 1000 includes three sample and hold circuits (sample hold circuit 1001 to sample hold circuit 1003) and a differential amplifier 1004.
  • the solid-state imaging device 910 also sequentially selects the column circuits 950 arranged in the respective columns, and sequentially outputs final output signals (optical signals) corresponding to the pixels 911 arranged in the respective columns.
  • the CDS circuit 1000 samples and holds the reset signal of the column circuit 950 and the optical signal after noise removal input from the column circuit 950 of the selected column via the horizontal signal line 960, respectively.
  • the difference signal CDS-Out obtained by taking the difference between the reset signal and the optical signal after noise removal is sequentially output to the output amplifier 990 as the optical signal after noise output from the column circuit 950 of the selected column.
  • the sample hold circuit 1001 first holds (samples) the noise-removed optical signal output from the column circuit 950 of the selected column in accordance with the sample hold signal SHD. . Thereafter, in the CDS circuit 1000, the sample hold circuit 1003 holds (samples) the reset signal of the column circuit 950 of the selected column in accordance with the sample hold signal SHP, and the sample hold circuit 1002 holds the sample hold signal SHP. Accordingly, the noise-removed optical signal held in the sample hold circuit 1001 is moved and held again (sampling).
  • the differential amplifier 1004 obtains a difference signal CDS-Out obtained by taking the difference between the noise-removed optical signal held in the sample hold circuit 1002 and the reset signal held in the sample hold circuit 1003. Is output to the output amplifier 990.
  • the output amplifier 990 amplifies the differential signal CDS-Out output from the CDS circuit 1000, that is, the optical signal from which the noise component in each of the pixel 911 and the column circuit 950 is removed, and the amplified differential signal CDS- Out (optical signal) is output as a final output signal (optical signal) output from the solid-state imaging device 910.
  • FIG. 16 is a timing chart showing an example of drive timing in a conventional solid-state imaging device 910 provided with a correlated double sampling circuit (CDS circuit 1000) before the output amplifier 990.
  • FIG. 16 shows an example of drive timing when three columns are sequentially selected and a final output signal (optical signal) corresponding to the pixel 911 in each column is output. More specifically, FIG. 16 shows a column selection control signal CSEL (1) for selecting the pixel 911 in the first column, a column selection control signal CSEL (2) for selecting the pixel 911 in the second column, and the third column.
  • CSEL correlated double sampling circuit
  • FIG. 16 shows the signal level of the differential signal CDS-Out obtained by removing noise from the signal level of the horizontal signal line 960 from which each column circuit 950 outputs a signal.
  • the column circuit 950 is selected by the column selection control signal CSEL (1), the column selection control signal CSEL (2), or the column selection control signal CSEL (3).
  • the noise-removed optical signal output from the selected column circuit 950 is held (sampled) in the sample-and-hold circuit 1001 according to the sample-and-hold signal SHD.
  • the CDS circuit 1000 holds (samples) the reset signal of the selected column circuit 950 in the sample hold circuit 1003 in accordance with the sample hold signal SHP.
  • the noise-removed optical signal held in the sample hold circuit 1001 is moved to the sample hold circuit 1002 and held (sampled) in accordance with the sample hold signal SHP. Accordingly, in the CDS circuit 1000, the differential amplifier 1004 obtains a difference signal CDS ⁇ obtained by taking the difference between the noise-removed optical signal held in the sample hold circuit 1002 and the reset signal held in the sample hold circuit 1003. Out is output. At this time, fixed pattern noise caused by variations in the column circuit 950 is removed from the difference signal CDS-Out.
  • the reset signal output from the column circuit 950 is retained ( Sampling) and holding (sampling) of the optical signal after noise removal need to be performed for each column circuit 950, that is, for each pixel 911.
  • the optical signal after noise removal is held (sampling) and the reset signal is held (sampling) at different timings. More specifically, as in the example of the timing chart shown in FIG. 16, holding of the optical signal after removing noise (sampling) to the sample hold circuit 1001 and holding of the reset signal to the sample hold circuit 1003 (sampling).
  • the output (readout) of the optical signal after noise removal from the column circuit 950 and the output (readout) of the reset signal from the column circuit 950 are performed in different phases.
  • the timing for outputting the final output signal is a configuration including only the column circuit 950 disclosed in Non-Patent Document 1, that is, a configuration that does not include the CDS circuit 1000. It will be slower than the device 900. In other words, in the solid-state imaging device 910, if the holding (sampling) of the optical signal after noise removal and the holding (sampling) of the reset signal are not completed, the final correspondence corresponding to each column circuit 950, that is, the pixel 911 is performed. Output signal cannot be output.
  • the frequency of the clock signal for operating the CDS circuit 1000 provided in the solid-state imaging device 910 is increased, and the reset from each column circuit 950 is performed. It is also conceivable to speed up the output (reading) of the signal and the optical signal after noise removal. However, in this case, the power consumption of the solid-state imaging device 910 increases as the frequency of the clock signal is increased.
  • the present invention has been made based on the above problems, and in a solid-state imaging device having a column circuit, the deterioration in image quality caused by the column circuit is suppressed and the speed at which a pixel signal is output is improved.
  • An object of the present invention is to provide a solid-state imaging device driving method and a solid-state imaging device.
  • the solid-state imaging device driving method is arranged for each column of a plurality of pixels arranged in a matrix, and the column pixel corresponding to the pixel signal output by the pixel of the corresponding column A plurality of column circuits that output signals, a plurality of the column circuits that are periodically divided and connected, and the column pixel signals that are output from any of the connected column circuits, and the column pixel signals that are output A plurality of horizontal signal lines that transmit a column reset signal when the column circuit is reset, and one of the column pixel signal and the column reset signal transmitted by each of the plurality of horizontal signal lines.
  • And amplifying and selecting circuit for amplifying and outputting a differential signal based on the column pixel signal output from the same column circuit and the column reset signal.
  • at least two operations are performed in parallel at the same time, and the first operation, the second operation, and the third operation are performed on each component connected to the different horizontal signal lines.
  • the operations corresponding to each of the above operations are performed in this order, and for the first to third operations, different operations are performed in parallel in the same period for each component.
  • the amplification and selection circuit corresponds to each of the plurality of horizontal signal lines, and in the first operation, A sampling capacitor that holds the column pixel signal transmitted by the corresponding horizontal signal line, and holds the column reset signal transmitted by the corresponding horizontal signal line in the second operation;
  • a third operation a plurality of column output holding units that output a differential signal obtained by converting a difference signal between the column pixel signal held in the sampling capacitor and the column reset signal into a differential signal, and the plurality of columns The differential output from the column output holding unit corresponding to all of the output holding units, provided with a first feedback capacitor and a second feedback capacitor for amplifying a signal, for each of the third operations.
  • a feedback unit that alternately switches a feedback capacitor for amplifying a signal to one of the first feedback capacitor and the second feedback capacitor; and the differential signal is output in the third operation.
  • the output differential signal is amplified and used as the differential signal.
  • the column output holding unit that outputs the differential signal in the third operation corresponds to a period during which the differential amplifier circuit performs the third operation.
  • the column pixel signal is paralleled to one column circuit and the column reset signal is paralleled to the other column circuit at the same time.
  • the horizontal signal line through which the column output signal is transmitted by causing the column output holding unit that performs the first operation corresponding to the horizontal signal line to which the pixel signal is transmitted to hold the transmitted column pixel signal.
  • the column output holding unit that performs the second operation corresponding to the above-described operation is caused to hold the transmitted column reset signal, and the first operation, the second operation, and the third operation are switched.
  • the differential amplifier circuit may be initialized.
  • the amplification and selection circuit corresponds to each of the plurality of horizontal signal lines, and in the first operation, A sampling capacitor that holds the column pixel signal transmitted by the corresponding horizontal signal line, and holds the column reset signal transmitted by the corresponding horizontal signal line in the second operation;
  • a plurality of column output holding units that output a differential signal obtained by converting a difference signal between the column pixel signal held in the sampling capacitor and the column reset signal into a differential signal, and the plurality of columns The differential output from the column output holding unit corresponding to all of the output holding units, provided with a first feedback capacitor and a second feedback capacitor for amplifying a signal, for each of the third operations.
  • a feedback unit that alternately switches a feedback capacitor for amplifying a signal to one of the first feedback capacitor and the second feedback capacitor; and the differential signal is output in the third operation.
  • the output differential signal is amplified and used as the differential signal.
  • a differential amplifier circuit that outputs, sets a group for each of a predetermined number of different horizontal signal lines, and is connected simultaneously from different column circuits connected to the horizontal signal lines belonging to the same group. The column pixel signal and the column reset signal are sequentially output to each horizontal signal line, and the first operation corresponding to the horizontal signal line to which the column pixel signal is transmitted is performed.
  • the column output holding units that simultaneously hold the transmitted column pixel signals and perform the second operation corresponding to the horizontal signal line through which the column reset signal is transmitted. Simultaneously holding each transmitted column reset signal, and causing each column output holding unit that outputs the differential signal in the third operation to exclusively output the differential signal, The column output holding unit that does not output the differential signal maintains the holding state of the column pixel signal and the column reset signal or the holding state of the differential signal, and the first operation and the first
  • the differential amplifier circuit may be initialized during a period during which the second operation and the third operation are switched.
  • the column circuits are arranged in a plurality of rows in corresponding columns.
  • a signal storage unit that holds each column pixel signal corresponding to the pixel signal output from each pixel that has been output, and that corresponds to the pixel signal output from the pixel arranged in any row
  • the column pixel signal is held in the signal storage unit and the column pixel signal output corresponding to the pixel signal output from the pixel arranged in another held row is paralleled at the same time. May be performed.
  • the solid-state imaging device outputs a column pixel signal corresponding to the pixel signal output by the pixel in the corresponding column, arranged for each column of pixels arranged in a matrix.
  • a plurality of column circuits, the plurality of column circuits are periodically connected to each other, the column pixel signal output from any of the connected column circuits, and the column pixel signal output from the column circuit
  • a plurality of horizontal signal lines that transmit a column reset signal when the circuit is reset, and one of the column pixel signal and the column reset signal transmitted by each of the plurality of horizontal signal lines is selected and sequentially sampled
  • an amplification and selection circuit that amplifies and outputs a differential signal based on the column pixel signal and the column reset signal output from the same column circuit, and the amplification and selection circuit includes the plurality of amplification and selection circuits.
  • a second operation of holding the column pixel signal transmitted by the corresponding horizontal signal line and sampling the column reset signal In the third operation of the third operation for amplifying and outputting the differential signal, the column pixel signal held in the sampling capacitor, the sampling capacitor holding the column reset signal transmitted by the corresponding horizontal signal line And a plurality of column output holding units for outputting a differential signal obtained by converting a difference signal between the column reset signal and the column reset signal, and a plurality of column output holding units corresponding to all of the plurality of column output holding units, A feedback capacitor for amplifying the differential signal output from the column output holding unit for each of the third operations.
  • a feedback unit that alternately switches the amount to either the first feedback capacitor or the second feedback capacitor, and the column output holding unit that outputs the differential signal in the third operation.
  • a differential amplifier circuit that amplifies the output differential signal and outputs the differential signal as the differential signal according to a ratio between the sampling capacitor and the switched first feedback capacitor or the second feedback capacitor;
  • the wiring length between the differential amplifier circuit and the sampling capacitor provided in the column output holding unit disposed at a position farthest from the differential amplifier circuit is a solid-state imaging device.
  • each of the amplification and selection circuits provided to be shorter than the wiring length of the horizontal signal line between the sampling capacitor and the column circuit arranged at the farthest position in the horizontal signal line. Are arranged in the vicinity.
  • the solid-state imaging device has a configuration in which the first semiconductor substrate and the second semiconductor substrate are electrically connected by the inter-substrate connecting portion.
  • the first semiconductor substrate and the second semiconductor substrate are electrically connected by the inter-substrate connecting portion.
  • the solid-state imaging device driving method capable of suppressing the deterioration of the image quality caused by the column circuit and improving the speed of outputting the pixel signal.
  • a solid-state imaging device can be provided.
  • 1 is a block diagram illustrating a schematic configuration of a solid-state imaging device according to a first embodiment of the present invention. It is a circuit diagram showing an example of composition of a pixel and a column circuit with which a solid imaging device of a 1st embodiment of the present invention was equipped.
  • 3 is a timing chart illustrating an example of drive timings of pixels and column circuits included in the solid-state imaging device according to the first embodiment of the present invention. It is a circuit diagram showing an example of composition of an amplification and selection circuit with which the solid-state imaging device of a 1st embodiment of the present invention was provided.
  • 3 is a timing chart illustrating an example of drive timing of an amplification / selection circuit included in the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 1 is a circuit diagram illustrating an example of a schematic configuration of a pixel, a column circuit, and an amplification / selection circuit included in a solid-state imaging device according to a first embodiment of the present invention.
  • 3 is a timing chart showing an example of drive timing of the column circuit and the amplification / selection circuit provided in the solid-state imaging device according to the first embodiment of the present invention. It is the layout figure which showed an example of arrangement
  • FIG. 1 is a block diagram showing a schematic configuration of a solid-state imaging device according to the first embodiment of the present invention.
  • the solid-state imaging device 1 according to the first embodiment includes a pixel array unit 10 in which a plurality of pixels 11 are arranged, a timing generation circuit 20, a vertical scanning circuit 30, a horizontal scanning circuit 40, and a pixel array unit 10.
  • a plurality of column circuits 50 corresponding to the respective columns of the pixels 11, an amplification / selection circuit 70, an analog / digital conversion circuit 80, and an output circuit 90 are provided.
  • FIG. 1 an example of a pixel array unit 10 in which a plurality of pixels 11 are two-dimensionally arranged in 4 rows and 8 columns is illustrated.
  • Each pixel 11 arranged in the pixel array unit 10 generates a signal charge obtained by photoelectric conversion of incident light (light beam), and generates an optical signal corresponding to the magnitude of the generated signal charge as a pixel signal. To do.
  • the pixel 11 outputs the pixel signal to the corresponding vertical signal line 12 in accordance with the reading drive by the control signal output from the vertical scanning circuit 30.
  • the timing generation circuit 20 controls the vertical scanning circuit 30, the horizontal scanning circuit 40, and the column circuit 50. More specifically, the timing generation circuit 20 finally outputs the pixel signal readout timing from each pixel 11 included in the pixel array unit 10, the timing of signal processing performed on the pixel signal, and the signal processed pixel signal. The timing of outputting to the outside of the solid-state imaging device 1 as a typical output signal is controlled.
  • the vertical scanning circuit 30 controls each pixel 11 in the pixel array unit 10 in accordance with control from the timing generation circuit 20 and drives the vertical signal line 12 to output a pixel signal generated in each pixel 11. Circuit.
  • the vertical scanning circuit 30 outputs a control signal for driving the pixels 11 for each row of the pixels 11 provided in the pixel array unit 10. Thereby, the pixel signal output from each pixel 11 provided in the pixel array unit 10 is transmitted to the corresponding column circuit 50 via the vertical signal line 12 for each row of the pixels 11.
  • Each of the column circuits 50 performs signal processing such as noise suppression and signal amplification on the pixel signals output from the pixels 11 of the corresponding column in accordance with control from the timing generation circuit 20.
  • the column circuit 50 is, for example, a CDS circuit that performs correlated double sampling (CDS) processing.
  • CDS correlated double sampling
  • Each of the column circuits 50 outputs the signal-processed pixel signal to the horizontal signal line 60 in accordance with the reading drive by the control signal output from the horizontal scanning circuit 40.
  • the solid-state imaging device 1 includes a plurality of horizontal signal lines 60. Accordingly, each column circuit 50 outputs a pixel signal subjected to signal processing to the corresponding horizontal signal line 60.
  • control of the correlated double sampling processing in each column circuit 50 is not performed by a control signal output from the timing generation circuit 20, but according to the control from the timing generation circuit 20, the vertical scanning circuit 30 and the like.
  • a configuration in which the control signal is output from the horizontal scanning circuit 40 may be used.
  • the configuration may be such that the vertical scanning circuit 30 adjusts the timing of the control signal of each column circuit 50 output from the timing generation circuit 20 with the timing of driving the pixels 11 and outputs it to the column circuit 50. .
  • the horizontal scanning circuit 40 is a drive circuit that controls each column circuit 50 in accordance with the control from the timing generation circuit 20 and outputs a pixel signal subjected to signal processing in each column circuit 50 to the horizontal signal line 60. .
  • the horizontal scanning circuit 40 sequentially outputs a control signal for controlling the column circuit 50 for each column of the pixels 11 provided in the pixel array unit 10.
  • pixel signals output from the respective pixels 11 provided in the pixel array unit 10 for each row and subjected to signal processing by the column circuit 50 are sequentially amplified and combined via the horizontal signal line 60 for each column of the pixels 11. It is transmitted to the selection circuit 70.
  • the amplification and selection circuit 70 further performs noise suppression and signal amplification on the pixel signal after signal processing output from each column circuit 50 via the horizontal signal line 60 in accordance with control from the timing generation circuit 20. Signal processing.
  • the amplification and selection circuit 70 is, for example, a CDS circuit that performs correlated double sampling processing.
  • the amplification / selection circuit 70 outputs the further processed pixel signal to the analog-digital conversion circuit 80.
  • the analog-to-digital conversion circuit 80 performs analog-to-digital conversion on the signal-processed pixel signal (analog signal) output from the amplification / selection circuit 70 in accordance with the control from the timing generation circuit 20, and converts the signal level of the pixel signal. A digital signal corresponding to the size is generated. The analog / digital conversion circuit 80 outputs the generated digital signal to the output circuit 90.
  • the output circuit 90 converts the digital signal output from the analog-digital conversion circuit 80 into a signal form of a final output signal output from the solid-state imaging device 1 in accordance with control from the timing generation circuit 20 and externally. Output.
  • the output circuit 90 converts each digital signal output from the analog-digital conversion circuit 80 into an output signal in a signal format suitable for high-speed signal transmission, and outputs the output signal to the outside of the solid-state imaging device 1.
  • control of the operations of the amplification / selection circuit 70, the analog-digital conversion circuit 80, and the output circuit 90 is not performed by a control signal output from the timing generation circuit 20, but in accordance with the control from the timing generation circuit 20.
  • a configuration in which the control signal is output from the scanning circuit 40 may be used.
  • the horizontal scanning circuit 40 adjusts the timing of the control signal for controlling the correlated double sampling processing output from the timing generation circuit 20 in the amplification / selection circuit 70 with the timing for driving the column circuit 50 to amplify / select It may be configured to output to the circuit 70.
  • the configuration including the analog-digital conversion circuit 80 is shown, but the solid-state imaging device 1 may be configured not to include the analog-digital conversion circuit 80.
  • the amplification / selection circuit 70 outputs the pixel signal subjected to the signal processing to the output circuit 90, and the output circuit 90 outputs the final output corresponding to the pixel signal after the signal processing output from the amplification / selection circuit 70.
  • a signal is output to the outside of the solid-state imaging device 1.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the pixel 11 and the column circuit 50 provided in the solid-state imaging device 1 according to the first embodiment of the present invention.
  • FIG. 2 shows an example of the configuration of one pixel 11 and one column circuit 50 corresponding to the pixel 11.
  • the pixel 11 includes a photoelectric conversion unit 111, a transfer transistor 112, a reset transistor 113, a selection transistor 114, an amplification transistor 115, and a floating diffusion 116.
  • the floating diffusion 116 is indicated by a capacitor symbol as a circuit element of the pixel 11.
  • the first terminal of the photoelectric conversion unit 111 is grounded, and the second terminal is connected to the source terminal of the transfer transistor 112.
  • the drain terminal of the transfer transistor 112 is connected to each of the first electrode of the floating diffusion 116, the source terminal of the reset transistor 113, and the gate terminal of the amplification transistor 115.
  • a transfer pulse TX output from the vertical scanning circuit 30 is supplied to the gate terminal of the transfer transistor 112.
  • the first electrode of the floating diffusion 116 is connected to each of the drain terminal of the transfer transistor 112, the source terminal of the reset transistor 113, and the gate terminal of the amplification transistor 115.
  • the second electrode of the floating diffusion 116 is grounded.
  • the drain terminal of the reset transistor 113 is connected to the power supply voltage VDD.
  • the source terminal of the reset transistor 113 is connected to each of the drain terminal of the transfer transistor 112, the first electrode of the floating diffusion 116, and the gate terminal of the amplification transistor 115.
  • a reset pulse RST output from the vertical scanning circuit 30 is supplied to the gate terminal of the reset transistor 113.
  • the drain terminal of the amplification transistor 115 is connected to the power supply voltage VDD.
  • a gate terminal which is a signal charge input portion of the amplification transistor 115 is connected to each of the drain terminal of the transfer transistor 112, the first electrode of the floating diffusion 116, and the source terminal of the reset transistor 113.
  • the source terminal of the amplification transistor 115 is connected to the drain terminal of the selection transistor 114.
  • the source terminal of the selection transistor 114 is connected to the vertical signal line 12.
  • a selection pulse SEL output from the vertical scanning circuit 30 is supplied to the gate terminal of the selection transistor 114.
  • the photoelectric conversion unit 111 is a photoelectric conversion element such as a photodiode that generates (generates) signal charges according to incident light (light rays) and holds (accumulates) the generated signal charges.
  • the transfer transistor 112 is a transistor that transfers the signal charge generated and accumulated by the photoelectric conversion unit 111 to the gate terminal of the amplification transistor 115 in accordance with the transfer pulse TX output from the vertical scanning circuit 30.
  • the transfer transistor 112 When the transfer transistor 112 is controlled to be turned on by the transfer pulse TX, the transfer transistor 112 transfers the signal charge generated by the photoelectric conversion unit 111 connected to the source terminal to the gate terminal of the amplification transistor 115. As a result, the signal charge transferred by the transfer transistor 112 is accumulated in the floating diffusion 116.
  • the floating diffusion 116 is a capacitance associated with a node connected to the gate terminal of the amplification transistor 115.
  • the floating diffusion 116 temporarily holds (accumulates) the signal charge transferred to the gate terminal of the amplification transistor 115 by the transfer transistor 112.
  • the reset transistor 113 is a transistor that resets the components in the pixel 11 in response to the reset pulse RST output from the vertical scanning circuit 30.
  • the reset transistor 113 is controlled to be turned on by the reset pulse RST, each of the drain terminal of the transfer transistor 112 connected to the source terminal, the first electrode of the floating diffusion 116, and the gate terminal of the amplification transistor 115 is connected. Reset. As a result, the signal charge accumulated in the floating diffusion 116 is reset.
  • the vertical scanning circuit 30 can simultaneously control the transfer pulse TX and the reset pulse RST to simultaneously turn on the transfer transistor 112 and the reset transistor 113, thereby resetting the photoelectric conversion unit 111.
  • the resetting of the floating diffusion 116 and the photoelectric conversion unit 111 represents that the charge amount of the signal charge accumulated in the floating diffusion 116 and the photoelectric conversion unit 111 is controlled to be a reference charge amount.
  • the reset of the floating diffusion 116 and the photoelectric conversion unit 111 refers to the state of the signal level (potential) of the first electrode of the floating diffusion 116 and the second terminal of the photoelectric conversion unit 111, the state of the reference potential, That is, it represents setting to the state of the potential level of the power supply voltage VDD (hereinafter referred to as “reset level”).
  • the amplification transistor 115 is a transistor that outputs an amplification signal having a signal level (potential) corresponding to the signal level (potential) applied to the gate terminal to the selection transistor 114. That is, the amplification transistor 115 outputs an amplification signal corresponding to the state of the signal level (potential) of the first electrode of the floating diffusion 116 to the selection transistor 114.
  • a source follower circuit is configured by the amplification transistor 115 and a load (not shown) provided in the column circuit 50.
  • the selection transistor 114 is a transistor that outputs the amplification signal output from the amplification transistor 115 to the vertical signal line 12 as the pixel signal of the pixel 11 in accordance with the selection pulse SEL output from the vertical scanning circuit 30.
  • the selection transistor 114 When the selection transistor 114 is controlled to be turned on by the selection pulse SEL, the selection transistor 114 outputs the amplified signal input to the drain terminal to the vertical signal line 12. Accordingly, a pixel signal corresponding to the signal charge generated by the photoelectric conversion unit 111 provided in the pixel 11 is read out to the vertical signal line 12.
  • each amplification signal corresponding to the signal level (potential) of the signal charge obtained by photoelectric conversion of the light incident on the photoelectric conversion unit 111 is read out to the vertical signal line 12 as a pixel signal. That is, the pixel 11 reads an amplified signal corresponding to the state of the signal level (potential) of the first electrode of the floating diffusion 116 to the vertical signal line 12 as a pixel signal.
  • the amplification transistor 115 can output the amplified signal of each state of the first electrode of the floating diffusion 116 to the selection transistor 114, and the selection transistor 114 uses the amplified signal of each state as a pixel signal. It can be output to the vertical signal line 12.
  • a certain pixel signal is referred to as an “optical signal”.
  • a pixel signal which is an amplified signal corresponding to the state of the signal level (potential) of the first electrode of the floating diffusion 116 which is output from the pixel 11 and is reset to the reset level is expressed as “ This is called “reset signal”.
  • the optical signal output from the pixel 11 and the reset signal are used for correlated double sampling (CDS) processing in the column circuit 50.
  • CDS correlated double sampling
  • the column circuit 50 includes a pixel output holding unit 51, a column output amplifier 52, and a column selection switch 53.
  • An input terminal of the pixel output holding unit 51 is an input terminal of the column circuit 50 and is connected to the vertical signal line 12.
  • the output terminal of the pixel output holding unit 51 is connected to the input terminal of the column output amplifier 52.
  • the output terminal of the column output amplifier 52 is connected to the first terminal of the column selection switch 53.
  • a second terminal of the column selection switch 53 is an output terminal of the column circuit 50.
  • the pixel output holding unit 51 removes noise components by a differential signal obtained by taking the difference between the reset signal output from the pixel 11 and transmitted via the vertical signal line 12 and the optical signal, that is, correlated double sampling processing.
  • a pixel signal (hereinafter referred to as “noise-removed optical signal”) is generated and held.
  • the pixel output holding unit 51 outputs the held noise removal optical signal to the column output amplifier 52.
  • the pixel output holding unit 51 includes a sampling switch 511, a clamp capacitor 512, a clamp switch 513, and a sampling capacitor 514.
  • a first terminal of the sampling switch 511 is an input terminal of the pixel output holding unit 51, that is, an input terminal of the column circuit 50, and is connected to the vertical signal line 12.
  • the second terminal of the sampling switch 511 is connected to the first electrode of the clamp capacitor 512.
  • the second electrode of the clamp capacitor 512 is connected to each of the first terminal of the clamp switch 513 and the first electrode of the sampling capacitor 514 and serves as an output terminal of the pixel output holding unit 51.
  • a second terminal of the clamp switch 513 is connected to the reference voltage VCOM.
  • the second electrode of the sampling capacitor 514 is grounded.
  • the sampling switch 511 is a switch that transmits the pixel signal transmitted from the pixel 11 via the vertical signal line 12 to the clamp capacitor 512 in accordance with the sampling pulse SH output from the timing generation circuit 20.
  • the sampling switch 511 When the sampling switch 511 is controlled to be closed by the sampling pulse SH, the sampling switch 511 connects the first terminal and the second terminal, and the pixel signal transmitted from the pixel 11 via the vertical signal line 12 is clamped by the clamp capacitor 512. Transmit to.
  • the pixel signal is input to the first electrode of the clamp capacitor 512. That is, the signal level (potential) of the pixel signal is applied to the first electrode of the clamp capacitor 512.
  • the clamp capacitor 512 is a capacitor that holds (accumulates) charges corresponding to the signal level (potential) of the input pixel signal.
  • the clamp capacitor 512 accumulates charges corresponding to the potential difference between the potential applied to the first electrode and the potential applied to the second electrode.
  • the clamp switch 513 is a switch for clamping the clamp capacitor 512 and the sampling capacitor 514 to the reference voltage VCOM in accordance with the clamp pulse CL output from the horizontal scanning circuit 40.
  • the clamp switch 513 When the clamp switch 513 is controlled to be closed by the clamp pulse CL, the clamp switch 513 connects the first terminal and the second terminal, the second electrode of the clamp capacitor 512, the first electrode of the sampling capacitor 514, and The output terminal of the pixel output holding unit 51 is clamped to the potential level of the reference voltage VCOM (hereinafter referred to as “clamp level VCOM”).
  • the second electrode causes the signal level (potential) of the input pixel signal to be equal to the clamp level VCOM. It becomes a potential according to the potential difference.
  • the sampling capacitor 514 is a capacitor that holds (accumulates) charges corresponding to the potential of the second electrode of the clamp capacitor 512.
  • the potential corresponding to the charge accumulated in the sampling capacitor 514 is the signal level (potential) of the noise-removed optical signal held by the pixel output holding unit 51 and output to the column output amplifier 52.
  • the column output amplifier 52 outputs the noise-removed optical signal output from the pixel output holding unit 51 to the column selection switch 53. At this time, the column output amplifier 52 may amplify the noise-removed optical signal and output it to the column selection switch 53.
  • the column selection switch 53 is a switch that outputs the noise-removed optical signal output from the column output amplifier 52 to the horizontal signal line 60 in accordance with the column selection signal CSEL output from the horizontal scanning circuit 40.
  • the column selection switch 53 is controlled to be closed by the column selection signal CSEL, the first terminal and the second terminal are connected, and the noise-removed optical signal output from the column output amplifier 52 is transmitted to the horizontal signal line 60. Output to.
  • the column circuit 50 performs a correlated double sampling process that takes a difference between the optical signal output from the pixel 11 of the corresponding column and the reset signal to remove the noise component (noise-removed light). Signal) is output to the horizontal signal line 60 in accordance with the column selection signal CSEL output from the horizontal scanning circuit 40.
  • FIG. 3 is a timing chart showing an example of the drive timing of the pixel 11 and the column circuit 50 provided in the solid-state imaging device 1 according to the first embodiment of the present invention.
  • FIG. 3 shows an example of drive timing when the pixel signals output from the pixels 11 arranged in two different columns in the pixel array unit 10 are subjected to correlated double sampling processing and output to the horizontal signal line 60. ing. That is, FIG. 3 shows an example of the drive timing in the two column circuits 50 corresponding to each column of the pixels 11.
  • An example of the drive timing shown in FIG. 3 corresponds to the exposure in the solid-state imaging device 1, that is, the incident light (light beam) in the photoelectric conversion unit 111 provided in each pixel 11 provided in the pixel array unit 10. This is the drive timing after the generation and accumulation of the signal charge.
  • the vertical scanning circuit 30 drives each pixel 11 for each row of the pixels 11 included in the pixel array unit 10, thereby differently arranged in the same row.
  • the plurality of pixels 11 in the column simultaneously output (read out) the respective pixel signals to the corresponding vertical signal lines 12.
  • the column circuit 50 connected to each vertical signal line 12 performs correlated double sampling processing on the pixel signal output from the pixel 11 of the corresponding column. Therefore, the horizontal blanking period in which pixel signals are read out from the pixels 11 included in the pixel array unit 10 to the vertical signal lines 12 for each row is also a CDS period in which the column circuit 50 performs correlated double sampling processing.
  • the timing generation circuit 20 and the horizontal scanning circuit 40 sequentially drive each column circuit 50 for each column of the pixels 11 provided in the pixel array unit 10, thereby reducing noise.
  • the removal light signal is output to the horizontal signal line 60.
  • the vertical scanning circuit 30 sets each control signal to “High” level to turn on the corresponding transistor.
  • the timing generation circuit 20 and the horizontal scanning circuit 40 set their respective control signals to “High” level so that the corresponding switches are closed.
  • the vertical scanning circuit 30 sets the selection pulse SEL (n) in the same row (for example, the nth row) to the “High” level, and the pixels 11 in the respective columns.
  • the selection transistor 114 provided for is turned on.
  • each pixel 11 in the n-th row is connected to the vertical signal line 12.
  • the source terminal of the amplification transistor 115 included in each pixel 11 is connected to the vertical signal line 12 via the selection transistor 114.
  • the vertical scanning circuit 30 sets the reset pulse RST (n) of the same nth row to the “High” level, and turns on the reset transistors 113 provided in the pixels 11 of the respective columns.
  • the signal charge accumulated in the floating diffusion 116 is reset, and the gate terminal of the amplification transistor 115 becomes the potential of the first electrode of the reset floating diffusion 116.
  • the amplification transistor 115 outputs an amplification signal having a signal level (potential) corresponding to the potential of the gate terminal, that is, a reset signal, to the vertical signal line 12 via the selection transistor 114.
  • the timing generation circuit 20 sets the sampling pulse SH to the “High” level, and the pixel output holding unit 51 in the column circuit 50 corresponding to each column.
  • the provided sampling switch 511 is closed. Accordingly, the reset signal transmitted from the pixel 11 via the vertical signal line 12 is transmitted to the clamp capacitor 512 provided in the pixel output holding unit 51 in each column circuit 50 via the sampling switch 511, and the clamp capacitor The signal level (potential) of the reset signal is applied to the first electrode 512.
  • the horizontal scanning circuit 40 sets the clamp pulse CL (i) and the clamp pulse CL (i + 1) corresponding to the respective columns (for example, the i column and the i + 1 column) to the “High” level.
  • the clamp switch 513 provided in the pixel output holding unit 51 in the column circuit 50 corresponding to is closed.
  • the second electrode of each clamp capacitor 512 is clamped to the clamp level VCOM, that is, the potential of the reference voltage VCOM is applied to the second electrode of the clamp capacitor 512.
  • the clamp capacitor 512 accumulates charges according to the potential difference between the reset signal potential and the clamp level VCOM.
  • the same charge as that of the clamp capacitor 512 is accumulated in the sampling capacitor 514 provided in the pixel output holding unit 51 in the column circuit 50 corresponding to each column.
  • the vertical scanning circuit 30 sets the reset pulse RST (n) of the n-th row to the “Low” level, turns off each reset transistor 113, and stops the output of the reset signal to the vertical signal line 12. Further, the horizontal scanning circuit 40 sets the clamp pulse CL (i) and the clamp pulse CL (i + 1) corresponding to each column to the “Low” level, opens the respective clamp switches 513, and sets the respective clamp capacitors 512. Release the clamp.
  • the vertical scanning circuit 30 sets the transfer pulse TX (n) of the same n-th row to “High” level, and turns on the transfer transistors 112 provided in the pixels 11 of the respective columns.
  • the signal charge generated by the photoelectric conversion unit 111 is transferred to the gate terminal of the amplification transistor 115 by the transfer transistor 112 and stored in the floating diffusion 116.
  • the amplification transistor 115 outputs an amplification signal having a signal level (potential) corresponding to the potential of the gate terminal, that is, an optical signal, to the vertical signal line 12 via the selection transistor 114.
  • the sampling switches 511 connected to the respective vertical signal lines 12 are closed. Therefore, the optical signal output from the pixel 11 is transmitted to the clamp capacitors 512 in each column circuit 50 via the sampling switch 511, and the signal level (potential) of the optical signal is transmitted to the first electrode of the clamp capacitor 512. Is applied. Accordingly, the clamp capacitor 512 has a potential difference between the potential of the optical signal and the potential of the first electrode of the sampling capacitor 514 (that is, the potential difference between the reset signal accumulated in the sampling capacitor 514 and the clamp level VCOM). The corresponding charge is accumulated. The sampling capacitor 514 accumulates the same charge as the current clamp capacitor 512.
  • the potential corresponding to the charge accumulated in the sampling capacitor 514 is the signal level (potential) of the noise-removed optical signal, that is, the reset signal component included in the optical signal is removed as a noise component by correlated double sampling processing. It is an optical signal after noise removal.
  • the vertical scanning circuit 30 sets the transfer pulse TX (n) of the n-th row to the “Low” level to turn off each transfer transistor 112, and the gate of the signal charge amplification transistor 115 generated by the photoelectric conversion unit 111. Stops transfer to the pin.
  • the timing generation circuit 20 sets the sampling pulse SH to the “Low” level to open the sampling switch 511 in each column circuit 50, and ends transmission of the pixel signal output from the pixel 11 to the clamp capacitor 512. . That is, the timing generation circuit 20 ends the sampling of the pixel signal output from the pixel 11 to which each column circuit 50 corresponds.
  • the vertical scanning circuit 30 sets the selection pulse SEL (n) in the n-th row to the “Low” level, turns off the selection transistors 114 included in the pixels 11 in the respective columns, and turns off the n-th row.
  • the connection with the vertical signal line 12 of each pixel 11 is cut off.
  • the horizontal blanking period (CDS period) ends.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i) of the i-th column to “High” level, and the column selection switch provided in the column circuit 50 of the i-th column. 53 is closed.
  • a noise-removed optical signal having a signal level (potential) corresponding to the charge accumulated in the sampling capacitor 514 provided in the pixel output holding unit 51 in the column circuit 50 in the i-th column is converted into the column output amplifier 52 and the column selection The signal is output to the horizontal signal line 60 via the switch 53.
  • the horizontal scanning circuit 40 sets the clamp pulse CL (i) of the i-th column to “High” level, and closes the clamp switch 513 in the column circuit 50 of the i-th column.
  • the second electrodes of the respective clamp capacitors 512 are clamped to the clamp level VCOM, and a signal of the clamp level VCOM (hereinafter referred to as “column reset signal”) is horizontal through the column output amplifier 52 and the column selection switch 53. It is output to the signal line 60.
  • the noise-removed optical signal and the column reset signal output from the column circuit 50 are used for correlated double sampling processing in the amplification / selection circuit 70. In the following description, when the noise-removed optical signal and the column reset signal are not distinguished, they are referred to as “column pixel signals”.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i) of the i-th column and the clamp pulse CL (i) to “Low” level, and the column circuit 50 of the i-th column outputs.
  • the output (reading) of the column pixel signal to the horizontal signal line 60 is finished.
  • the horizontal signal line 60 sets the column selection signal CSEL (i + 1) of the (i + 1) th column to “High” level, and sets the column selection switch 53 provided in the column circuit 50 of the (i + 1) th column.
  • a noise-removed optical signal having a signal level (potential) corresponding to the electric charge accumulated in the sampling capacitor 514 in the column circuit 50 in the (i + 1) th column is set to a horizontal signal via the column output amplifier 52 and the column selection switch 53. Output on line 60.
  • the horizontal scanning circuit 40 sets the clamp pulse CL (i + 1) of the (i + 1) th column to the “High” level, and the clamp switch in the column circuit 50 of the (i + 1) th column. 513 is closed, and the column reset signal of the column circuit 50 in the (i + 1) th column is output to the horizontal signal line 60 via the column output amplifier 52 and the column selection switch 53.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i + 1) of the (i + 1) th column and the clamp pulse CL (i + 1) to the “Low” level, and the column circuit 50 of the (i + 1) th column outputs.
  • the output (reading) of the column pixel signal to the horizontal signal line 60 is finished.
  • the horizontal scanning circuit 40 sequentially drives the column circuits 50 corresponding to the respective pixels 11 in the n-th row, and the column corresponding to the pixel signal output from each column circuit 50 by the corresponding pixel 11. Pixel signals are sequentially output to the horizontal signal line 60.
  • the vertical scanning circuit 30, the timing generation circuit 20, and the horizontal scanning circuit 40 drive the pixels 11 and the column circuits 50, respectively.
  • the corresponding column pixel signal is output to the horizontal signal line 60.
  • the vertical scanning circuit 30 and the timing generation circuit 20 and the horizontal scanning circuit 40 respectively drive the pixel 11 and the column circuit 50 in the same manner as at time t1 to time t8. That is, each of the vertical scanning circuit 30, the timing generation circuit 20, and the horizontal scanning circuit 40 repeats the driving in the horizontal blanking period (CDS period) and the horizontal reading period at the driving timing shown in FIG. As a result, in the solid-state imaging device 1, column pixel signals corresponding to all the pixels 11 arranged in the pixel array unit 10 are sequentially output to the horizontal signal line 60.
  • CDS period horizontal blanking period
  • FIG. 4 is a circuit diagram showing an example of the configuration of the amplification and selection circuit 70 provided in the solid-state imaging device 1 according to the first embodiment of the present invention.
  • the amplification / selection circuit 70 includes a column output holding unit 71, a feedback unit 72, and a differential amplification circuit 73.
  • the amplification / selection circuit 70 is configured as a so-called switched capacitor circuit, and discretely outputs a difference signal between the noise-removed optical signal output from the column circuit 50 and transmitted through the horizontal signal line 60 and the column reset signal. Amplify and output.
  • the column output holding unit 71 holds each of the noise-removed optical signal and the column reset signal output to the horizontal signal line 60 by the column circuit 50, and calculates a difference signal between the held noise-removed optical signal and the column reset signal.
  • a differential signal converted into a dynamic signal is output.
  • the feedback unit 72 selects the differential signal output from the column output holding unit 71 and supplies it to the differential amplifier circuit 73.
  • the differential amplifier circuit 73 amplifies and outputs the differential signal of the differential signal supplied from the feedback unit 72.
  • the solid-state imaging device 1 includes a plurality of horizontal signal lines 60.
  • each column circuit 50 corresponding to the pixel 11 arranged in the adjacent column in the pixel array unit 10, that is, each column circuit 50 corresponding to the adjacent column has different horizontal signals.
  • the column pixel signal is periodically connected to the line 60 and is output to the connected horizontal signal line 60.
  • three horizontal signal lines 60 horizontal signal line 60-1 to horizontal signal line 60-3 are provided, and three column circuits 50 (column circuit 50-) are provided for each horizontal signal line 60.
  • 1 shows an example of the configuration of the solid-state imaging device 1 including 1 to column circuits 50-9), that is, including nine column circuits 50.
  • adjacent column circuits 50 are periodically connected to different horizontal signal lines 60.
  • the column circuit 50-1 is connected to the horizontal signal line 60-1
  • the adjacent column circuit 50-2 is connected to the horizontal signal line 60-2
  • the adjacent column circuit 50-3 is connected to the horizontal signal line 60-2. Connected to line 60-3.
  • the column circuit 50-4 adjacent to the column circuit 50-3 is connected to the horizontal signal line 60-1 to which the column circuit 50-1 is connected
  • the adjacent column circuit 50-5 is connected to the column circuit 50-2.
  • the adjacent column circuit 50-6 is connected to the horizontal signal line 60-3 to which the column circuit 50-3 is connected.
  • the column circuit 50-7 adjacent to the column circuit 50-6 is connected to the horizontal signal line 60-1 to which the column circuit 50-1 and the column circuit 50-4 are connected, and the adjacent column circuit 50-8 is connected.
  • the column circuit 50-2 and the column circuit 50-5 are connected to the connected horizontal signal line 60-2
  • the adjacent column circuit 50-9 is connected to the column circuit 50-3 and the column circuit 50-6. It is connected to the horizontal signal line 60-3.
  • the solid-state imaging device 1 includes a plurality of column output holding units 71 corresponding to the respective horizontal signal lines 60 in the amplification and selection circuit 70.
  • the feedback unit 72 selects a differential signal obtained by converting the difference signal between the noise-removed optical signal output from one of the column output holding units 71 and the column reset signal into a differential signal.
  • the differential amplifier circuit 73 amplifies the differential signal of the supplied differential signal and outputs it.
  • FIG. 4 shows a configuration of an amplification / selection circuit 70 including three column output holding units 71 (column output holding unit 71-1 to column output holding unit 71-3) corresponding to each horizontal signal line 60. Show.
  • the column output holding unit 71-1 corresponds to the horizontal signal line 60-1
  • the column output holding unit 71-2 corresponds to the horizontal signal line 60-2
  • the column output holding is performed.
  • the section 71-3 shows the configuration of the amplification / selection circuit 70 corresponding to the horizontal signal line 60-3. 4 also shows the analog-digital conversion circuit 80 and the output circuit 90 provided in the solid-state imaging device 1.
  • the column output holding unit 71-1 is configured to output the noise removal optical signal and the column reset signal output to the corresponding horizontal signal line 60-1 by the column circuit 50-1, the column circuit 50-4, or the column circuit 50-7. Hold each one.
  • the column output holding unit 71-1 includes a sampling capacitor C71R, a sampling capacitor C71S, a switch SW711, a switch SW712R, a switch SW712S, a switch SW713R, a switch SW713S, a switch SW714R, and a switch SW714S. .
  • a first terminal of each of the switch SW712R and the switch SW712S is a pixel signal input terminal of the column output holding unit 71-1, and is connected to the horizontal signal line 60-1.
  • the second terminal of the switch SW712R is connected to each of the first terminal of the switch SW711 and the first electrode of the sampling capacitor C71R.
  • the second electrode of the sampling capacitor C71R is connected to the first terminals of the switch SW713R and the switch SW714R.
  • a second terminal of the switch SW714R is connected to the reference voltage VCM1.
  • the second terminal of the switch SW713R is a differential signal negative output terminal (hereinafter referred to as “differential signal negative output terminal”) in the column output holding unit 71-1.
  • the second terminal of the switch SW712S is connected to each of the second terminal of the switch SW711 and the first electrode of the sampling capacitor C71S.
  • the second electrode of the sampling capacitor C71S is connected to the first terminals of the switch SW713S and the switch SW714S.
  • a second terminal of the switch SW714S is connected to the reference voltage VCM1.
  • the second terminal of the switch SW713S is a differential signal positive output terminal (hereinafter referred to as “differential signal positive output terminal”) in the column output holding unit 71-1.
  • the switch SW712R is a switch that transmits the column reset signal transmitted from the column circuit 50 via the horizontal signal line 60-1 to the sampling capacitor C71R according to the control signal SHR1 output from the timing generation circuit 20.
  • the switch SW712R is controlled to be closed by the control signal SHR1
  • the first terminal the pixel signal input terminal of the column output holding unit 71-1
  • the second terminal are connected to each other, and the horizontal signal line 60-1 is connected.
  • the column reset signal transmitted from the column circuit 50 is transmitted to the sampling capacitor C71R.
  • the column reset signal is input to the first electrode of the sampling capacitor C71R. That is, the signal level (potential) of the column reset signal is applied to the first electrode of the sampling capacitor C71R.
  • the sampling capacitor C71R is a capacitor that holds (accumulates) charges corresponding to the signal level (potential) of the transmitted column reset signal.
  • the sampling capacitor C71R accumulates electric charge according to the potential difference between the potential applied to the first electrode and the potential applied to the second electrode.
  • the switch SW711 is a switch that short-circuits the first electrode of the sampling capacitor C71R and the first electrode of the sampling capacitor C71S in accordance with the control signal CB1 output from the timing generation circuit 20.
  • the switch SW711 is controlled to be closed by the control signal CB1, the first terminal and the second terminal are connected, and the first electrode of the sampling capacitor C71R and the first electrode of the sampling capacitor C71S are short-circuited. To do.
  • the switch SW714R is a switch for clamping the sampling capacitor C71R to the potential of the reference voltage VCM1 according to the inverted signal (control signal CB1b) of the control signal CB1 output from the timing generation circuit 20.
  • the switch SW714R When the switch SW714R is controlled to be closed by the control signal CB1b, the switch SW714R connects the first terminal and the second terminal, and connects the second electrode of the sampling capacitor C71R to the potential level of the reference voltage VCM1 (hereinafter, “ Clamp level VCM1 ”). Accordingly, when the column reset signal is input to the first electrode while the sampling capacitor C71R is clamped, the second electrode becomes the clamp level VCM1, and the column reset signal input to the sampling capacitor C71R. Is a potential corresponding to the potential difference between the signal level (potential) and the clamp level VCM1.
  • the switch SW712S is a switch that transmits the noise-removed optical signal transmitted from the column circuit 50 via the horizontal signal line 60-1 to the sampling capacitor C71S in accordance with the control signal SHS1 output from the timing generation circuit 20. .
  • the switch SW712S is controlled to be closed by the control signal SHS1
  • the first terminal the pixel signal input terminal of the column output holding unit 71-1
  • the second terminal are connected to each other, and the horizontal signal line 60-1 is connected.
  • the noise-removed optical signal transmitted from the column circuit 50 is transmitted to the sampling capacitor C71S.
  • the noise-removed optical signal is input to the first electrode of the sampling capacitor C71S. That is, the signal level (potential) of the noise removal optical signal is applied to the first electrode of the sampling capacitor C71S.
  • the sampling capacitor C71S is a capacitor that holds (accumulates) charges corresponding to the signal level (potential) of the transmitted noise-removed optical signal.
  • the sampling capacitor C71S accumulates electric charges according to the potential difference between the potential applied to the first electrode and the potential applied to the second electrode.
  • the switch SW714S is a switch for clamping the sampling capacitor C71S to the clamp level VCM1 according to the control signal CB1b output from the timing generation circuit 20.
  • the switch SW714S When the switch SW714S is controlled to be closed by the control signal CB1b, the switch SW714S connects the first terminal and the second terminal, and clamps the second electrode of the sampling capacitor C71S to the clamp level VCM1. Accordingly, when the noise removal optical signal is input to the first electrode while the sampling capacitor C71S is clamped, the second electrode becomes the clamp level VCM1, and the noise removal input to the sampling capacitor C71S is performed. It becomes a potential corresponding to the potential difference between the signal level (potential) of the optical signal and the clamp level VCM1.
  • the switch SW713R is a switch that controls the output of the signal corresponding to the potential of the second electrode of the sampling capacitor C71R to the feedback unit 72 according to the control signal CB1 output from the timing generation circuit 20.
  • the switch SW713R is controlled to be closed by the control signal CB1
  • the first terminal and the second terminal are connected, and the noise removal optical signal and the column are connected from the second terminal (differential signal negative output terminal).
  • a negative output (hereinafter referred to as “differential negative signal”) obtained by converting a differential signal from the reset signal into a differential signal is output to the feedback unit 72.
  • the switch SW713S is a switch that controls output of a signal corresponding to the potential of the second electrode of the sampling capacitor C71S to the feedback unit 72 in accordance with the control signal CB1 output from the timing generation circuit 20.
  • the switch SW713S is controlled to be closed by the control signal CB1
  • the first terminal and the second terminal are connected, and the noise removal optical signal and the column are connected from the second terminal (differential signal positive output terminal).
  • a positive output (hereinafter referred to as “differential positive signal”) obtained by converting the differential signal from the reset signal into a differential signal is output to the feedback unit 72.
  • the column output holding unit 71-2 includes the noise-removed optical signal and the column reset signal output to the corresponding horizontal signal line 60-2 by the column circuit 50-2, the column circuit 50-5, or the column circuit 50-8. Hold each one.
  • the column output holding unit 71-3 includes the noise removal optical signal and the column reset signal output to the corresponding horizontal signal line 60-3 by the column circuit 50-3, the column circuit 50-6, or the column circuit 50-9. And hold each of them.
  • the configuration of the column output holding unit 71-2 and the column output holding unit 71-3 is the same as that of the column output holding unit 71-1 except that the control signals for controlling the respective switches are different from those of the column output holding unit 71-1. It is the same. Therefore, a detailed description of the configuration of the column output holding unit 71-2 and the column output holding unit 71-3 is omitted.
  • control signal SHR1 for controlling the switch SW712R is replaced by the control signal SHR2
  • control signal SHS1 for controlling the switch SW712S is replaced by the control signal SHS2.
  • control signal CB1 that controls the switch SW711, the switch SW713R, and the switch SW713S is replaced by the control signal CB2
  • the control signal CB1b that controls the switch SW714R and the switch SW714S is the control signal CB2.
  • control signal SHR1 for controlling the switch SW712R is replaced with the control signal SHR3
  • control signal SHS1 for controlling the switch SW712S is replaced with the control signal SHS3.
  • control signal CB1 for controlling the switch SW711, the switch SW713R, and the switch SW713S is replaced by the control signal CB3
  • the control signal CB1b for controlling the switch SW714R and the switch SW714S is the control signal CB3.
  • each of the column output holding unit 71-1 to the column output holding unit 71-3 has the column reset signal and the noise-removed optical signal transmitted from the column circuit 50 via the corresponding horizontal signal line 60. And a differential signal obtained by converting the difference signal between the held noise-removed optical signal and the column reset signal into a differential signal.
  • the feedback unit 72 selects each of the differential negative signal and the differential positive signal output by any one of the column output holding unit 71-1 to the column output holding unit 71-3, and the difference between the selected differential negative signal and the differential negative signal.
  • Each of the dynamic positive signals is supplied to the differential amplifier circuit 73.
  • the feedback unit 72 operates as a feedback circuit when the differential amplifier circuit 73 amplifies the differential signal.
  • the feedback unit 72 includes a switch SW720R and a switch SW720S.
  • the feedback unit 72 includes a feedback capacitor CR1, a feedback capacitor CR2, a switch SW721R1, a switch SW721R2, a switch SW722R1, a switch SW722R2, a switch SW723R1, a switch SW723R2, a switch SW724R1, a switch SW724R2, and a switch.
  • SW725R1 and switch SW725R2 are provided.
  • the feedback unit 72 includes a feedback capacitor CS1, a feedback capacitor CS2, a switch SW721S1, a switch SW721S2, a switch SW722S1, a switch SW722S2, a switch SW723S1, a switch SW723S2, a switch SW724S1, a switch SW724S2, and a switch.
  • SW725S1 and switch SW725S2 are provided.
  • Each of the first terminal of the switch SW720R and the first terminal of the switch SW720S is connected to the reference voltage VCM1.
  • the second terminal of the switch SW720R is a feedback unit negative output terminal of the feedback unit 72.
  • the feedback unit negative output terminal is connected to the inverting input terminal of the differential amplifier circuit 73.
  • the second terminal of the switch SW720S is a feedback unit positive output terminal of the feedback unit 72.
  • the positive output terminal of the feedback unit is connected to the non-inverting input terminal of the differential amplifier circuit 73.
  • a first terminal of each of the switch SW724R1 and the switch SW724R2 is a negative input terminal of a differential signal in the feedback unit 72 (hereinafter referred to as “differential signal negative input terminal”), and is provided in the amplification and selection circuit 70.
  • the differential signal negative output terminals of the column output holding unit 71 that is, the second terminals of the switches SW713R provided in each of the column output holding unit 71-1 to the column output holding unit 71-3 are connected in common.
  • the second terminal of the switch SW724R1 is connected to each of the first terminal of the switch SW721R1, the first terminal of the switch SW723R1, and the first electrode of the feedback capacitor CR1.
  • the second electrode of the feedback capacitor CR1 is connected to each of the first terminal of the switch SW722R1 and the first terminal of the switch SW725R1.
  • a second terminal of the switch SW721R1 is connected to the reference voltage VCM1.
  • a second terminal of the switch SW722R1 is connected to the reference voltage VCM2.
  • the second terminal of the switch SW723R1 is connected to the second terminal (feedback unit negative output terminal) of the switch SW720R.
  • the second terminal of the switch SW724R2 is connected to each of the first terminal of the switch SW721R2, the first terminal of the switch SW723R2, and the first electrode of the feedback capacitor CR2.
  • the second electrode of the feedback capacitor CR2 is connected to each of the first terminal of the switch SW722R2 and the first terminal of the switch SW725R2.
  • a second terminal of the switch SW721R2 is connected to the reference voltage VCM1.
  • a second terminal of the switch SW722R2 is connected to the reference voltage VCM2.
  • the second terminal of the switch SW723R2 is connected to the second terminal (feedback unit negative output terminal) of the switch SW720R.
  • Each second terminal of the switch SW725R1 and the switch SW725R2 is a feedback unit negative input terminal of the feedback unit 72.
  • the feedback unit negative input terminal is connected to the non-inverting output terminal of the differential amplifier circuit 73.
  • a first terminal of each of the switch SW724S1 and the switch SW724S2 is a differential signal positive input terminal (hereinafter referred to as “differential signal positive input terminal”) in the feedback unit 72, and is provided in the amplification and selection circuit 70.
  • the differential signal positive output terminals of the column output holding units 71 that is, the second terminals of the switches SW713S provided in the column output holding units 71-1 to 71-3 are connected in common.
  • the second terminal of the switch SW724S1 is connected to each of the first terminal of the switch SW721S1, the first terminal of the switch SW723S1, and the first electrode of the feedback capacitor CS1.
  • the second electrode of the feedback capacitor CS1 is connected to each of the first terminal of the switch SW722S1 and the first terminal of the switch SW725S1.
  • a second terminal of the switch SW721S1 is connected to the reference voltage VCM1.
  • a second terminal of the switch SW722S1 is connected to the reference voltage VCM2.
  • the second terminal of the switch SW723S1 is connected to the second terminal (feedback unit positive output terminal) of the switch SW720S.
  • the second terminal of the switch SW724S2 is connected to each of the first terminal of the switch SW721S2, the first terminal of the switch SW723S2, and the first electrode of the feedback capacitor CS2.
  • the second electrode of the feedback capacitor CS2 is connected to each of the first terminal of the switch SW722S2 and the first terminal of the switch SW725S2.
  • a second terminal of the switch SW721S2 is connected to the reference voltage VCM1.
  • a second terminal of the switch SW722S2 is connected to the reference voltage VCM2.
  • the second terminal of the switch SW723S2 is connected to the second terminal (feedback unit positive output terminal) of the switch SW720S.
  • a second terminal of each of the switch SW725S1 and the switch SW725S2 is a feedback unit positive input terminal of the feedback unit 72.
  • the feedback unit positive input terminal is connected to the inverting output terminal of the differential amplifier circuit 73.
  • the switch SW720R is a switch for outputting (supplying) the potential (clamp level VCM1) of the reference voltage VCM1 from the negative output terminal of the feedback unit in accordance with the control signal ⁇ 0 output from the timing generation circuit 20.
  • the switch SW720S is a switch for outputting (supplying) the potential (clamp level VCM1) of the reference voltage VCM1 from the feedback unit positive output terminal in accordance with the control signal ⁇ 0 output from the timing generation circuit 20.
  • the switch SW724R1 receives the differential negative signal output from any of the column output holding unit 71-1 to the column output holding unit 71-3 in accordance with the control signal ⁇ 2 output from the timing generation circuit 20, and the feedback capacitor CR1. It is a switch to transmit to.
  • the switch SW724R1 is controlled to be closed by the control signal ⁇ 2, the first terminal (the differential signal negative input terminal of the feedback unit 72) and the second terminal are connected to each other, and the column output holding units 71-1 ⁇ 71-1 are connected.
  • the differential negative signal output from any of the column output holding units 71-3 is transmitted to the feedback capacitor CR1.
  • the differential negative signal is input to the first electrode of the feedback capacitor CR1. That is, the signal level (potential) of the differential negative signal is applied to the first electrode of the feedback capacitor CR1.
  • the feedback capacitor CR1 is a capacitor that amplifies the signal level (potential) of the transmitted differential negative signal.
  • the switch SW721R1 is a switch for clamping the first electrode of the feedback capacitor CR1 to the potential of the reference voltage VCM1 (clamp level VCM1) according to the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW721R1 is controlled to be closed by the control signal ⁇ 1, the first terminal and the second terminal are connected, and the first electrode of the feedback capacitor CR1 is connected to the clamp level similar to that of the column output holding unit 71. Clamp to VCM1.
  • the switch SW722R1 is a switch for clamping the second electrode of the feedback capacitor CR1 to the potential of the reference voltage VCM2 (hereinafter referred to as “clamp level VCM2”) in accordance with the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW722R1 When the switch SW722R1 is controlled to be closed by the control signal ⁇ 1, the switch SW722R1 connects the first terminal and the second terminal, and clamps the second electrode of the feedback capacitor CR1 to the clamp level VCM2.
  • the feedback capacitor CR1 corresponds to the potential difference between the clamp level VCM1 and the clamp level VCM2 by the clamp to the clamp level VCM1 of the first electrode by the switch SW721R1 and the clamp to the clamp level VCM2 of the second electrode by the switch SW722R1. Become potential. That is, the accumulated charge in the feedback capacitor CR1 is reset by controlling the switch SW721R1 and the switch SW722R1 to the closed state by the control signal ⁇ 1.
  • the switch SW723R1 is a switch that connects the first electrode of the feedback capacitor CR1 and the feedback unit negative output terminal in accordance with the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW723R1 When the switch SW723R1 is controlled to be closed by the control signal ⁇ 2, the switch SW723R1 connects the first terminal and the second terminal, and the first electrode of the feedback capacitor CR1 and the feedback unit negative output terminal, that is, differential amplification.
  • the inverting input terminal of the circuit 73 is connected.
  • the switch SW725R1 is a switch that connects the second electrode of the feedback capacitor CR1 and the feedback unit negative input terminal in accordance with the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW725R1 When the switch SW725R1 is controlled to be closed by the control signal ⁇ 2, the first terminal and the second terminal are connected, and the second electrode of the feedback capacitor CR1 and the feedback unit negative input terminal, that is, differential amplification
  • the non-inverting output terminal of the circuit 73 is connected.
  • the feedback capacitor CR1 is connected to the negative output terminal of the feedback part of the first electrode by the switch SW723R1 and connected to the negative input terminal of the feedback part of the second electrode by the switch SW725R1. Connected between the terminal and the non-inverting output terminal. That is, the feedback capacitor CR1 becomes the feedback capacitor of the differential amplifier circuit 73 by controlling the switch SW723R1 and the switch SW725R1 to the closed state by the control signal ⁇ 2.
  • the switch SW724R2 outputs the differential negative signal output from any of the column output holding unit 71-1 to the column output holding unit 71-3 in accordance with the control signal ⁇ 1 output from the timing generation circuit 20, and the feedback capacitor CR2. It is a switch to transmit to.
  • the switch SW724R2 is controlled to be closed by the control signal ⁇ 1
  • the first terminal the differential signal negative input terminal of the feedback unit 72
  • the second terminal are connected to each other, and the column output holding units 71-1 ⁇ 71-1 are connected.
  • the differential negative signal output from any of the column output holding units 71-3 is transmitted to the feedback capacitor CR2.
  • the differential negative signal is input to the first electrode of the feedback capacitor CR2. That is, the signal level (potential) of the differential negative signal is applied to the first electrode of the feedback capacitor CR2.
  • the feedback capacitor CR2 is a capacitor that holds (accumulates) charges corresponding to the signal level (potential) of the transmitted differential negative signal.
  • the feedback capacitor CR2 accumulates charges according to the potential difference between the potential applied to the first electrode and the potential applied to the second electrode.
  • the switch SW721R2 is a switch for clamping the first electrode of the feedback capacitor CR2 to the clamp level VCM1 according to the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW721R2 is controlled to be closed by the control signal ⁇ 2, the first terminal and the second terminal are connected, and the first electrode of the feedback capacitor CR2 is connected to the clamp level similar to that of the column output holding unit 71. Clamp to VCM1.
  • the switch SW722R2 is a switch for clamping the second electrode of the feedback capacitor CR2 to the clamp level VCM2 according to the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW722R2 When the switch SW722R2 is controlled to be closed by the control signal ⁇ 2, the switch SW722R2 connects the first terminal and the second terminal, and clamps the second electrode of the feedback capacitor CR2 to the clamp level VCM2.
  • the feedback capacitor CR2 corresponds to the potential difference between the clamp level VCM1 and the clamp level VCM2 by the clamp to the clamp level VCM1 of the first electrode by the switch SW721R2 and the clamp to the clamp level VCM2 of the second electrode by the switch SW722R2. Become potential. That is, in the feedback capacitor CR2, the accumulated charge is reset in the same manner as the feedback capacitor CR1 by the control of the switch SW721R2 and the switch SW722R2 to the closed state by the control signal ⁇ 2.
  • the switch SW723R2 is a switch that connects the first electrode of the feedback capacitor CR2 and the negative feedback terminal of the feedback unit according to the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW723R2 When the switch SW723R2 is controlled to be closed by the control signal ⁇ 1, the switch SW723R2 connects the first terminal and the second terminal, and the first electrode of the feedback capacitor CR2 and the feedback unit negative output terminal, that is, differential amplification.
  • the inverting input terminal of the circuit 73 is connected.
  • the switch SW725R2 is a switch that connects the second electrode of the feedback capacitor CR2 and the feedback unit negative input terminal in accordance with the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW725R2 When the switch SW725R2 is controlled to be closed by the control signal ⁇ 1, the switch SW725R2 connects the first terminal and the second terminal, and the second electrode of the feedback capacitor CR2 and the feedback unit negative input terminal, that is, differential amplification.
  • the non-inverting output terminal of the circuit 73 is connected.
  • the feedback capacitor CR2 is connected to the negative output terminal of the feedback part of the first electrode by the switch SW723R2 and connected to the negative input terminal of the feedback part of the second electrode by the switch SW725R2. Connected between the terminal and the non-inverting output terminal. That is, the feedback capacitor CR2 becomes the feedback capacitor of the differential amplifier circuit 73 in the same manner as the feedback capacitor CR1 by controlling the switch SW723R2 and the switch SW725R2 to the closed state by the control signal ⁇ 1.
  • the switch SW724S1 outputs the differential positive signal output from any of the column output holding unit 71-1 to the column output holding unit 71-3 in accordance with the control signal ⁇ 2 output from the timing generation circuit 20, and the feedback capacitor CS1. It is a switch to transmit to.
  • the switch SW724S1 is controlled to be closed by the control signal ⁇ 2, the first terminal (the differential signal positive input terminal of the feedback unit 72) and the second terminal are connected to each other, and the column output holding units 71-1 ⁇ 71-1 are connected.
  • the differential positive signal output from any of the column output holding units 71-3 is transmitted to the feedback capacitor CS1.
  • the differential positive signal is input to the first electrode of the feedback capacitor CS1. That is, the signal level (potential) of the differential positive signal is applied to the first electrode of the feedback capacitor CS1.
  • the feedback capacitor CS1 is a capacitor that amplifies the signal level (potential) of the transmitted differential positive signal.
  • the switch SW721S1 is a switch for clamping the first electrode of the feedback capacitor CS1 to the clamp level VCM1 according to the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW721S1 is controlled to be closed by the control signal ⁇ 1, the first terminal and the second terminal are connected, and the first electrode of the feedback capacitor CS1 is connected to the clamp level similar to that of the column output holding unit 71. Clamp to VCM1.
  • the switch SW722S1 is a switch for clamping the second electrode of the feedback capacitor CS1 to the clamp level VCM2 in accordance with the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW722S1 When the switch SW722S1 is controlled to be closed by the control signal ⁇ 1, the switch SW722S1 connects the first terminal and the second terminal, and clamps the second electrode of the feedback capacitor CS1 to the clamp level VCM2.
  • the feedback capacitor CS1 corresponds to the potential difference between the clamp level VCM1 and the clamp level VCM2 by clamping the first electrode to the clamp level VCM1 by the switch SW721S1 and clamping the second electrode to the clamp level VCM2 by the switch SW722S1. Become potential. That is, in the feedback capacitor CS1, the accumulated charge is reset in the same manner as the feedback capacitor CR1 by controlling the switch SW721S1 and the switch SW722S1 to the closed state by the control signal ⁇ 1.
  • the switch SW723S1 is a switch that connects the first electrode of the feedback capacitor CS1 and the feedback unit positive output terminal in accordance with the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW723S1 When the switch SW723S1 is controlled to be closed by the control signal ⁇ 2, the switch SW723S1 connects the first terminal and the second terminal, and the first electrode of the feedback capacitor CS1 and the feedback unit positive output terminal, that is, differential amplification.
  • the non-inverting input terminal of the circuit 73 is connected.
  • the switch SW725S1 is a switch that connects the second electrode of the feedback capacitor CS1 and the feedback unit positive input terminal in accordance with the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW725S1 When the switch SW725S1 is controlled to be closed by the control signal ⁇ 2, the first terminal and the second terminal are connected, and the second electrode of the feedback capacitor CS1 and the feedback unit positive input terminal, that is, differential amplification.
  • the inverting output terminal of the circuit 73 is connected.
  • the feedback capacitor CS1 is connected to the feedback part positive output terminal of the first electrode by the switch SW723S1 and connected to the positive input terminal of the feedback part of the second electrode by the switch SW725S1, and thus the non-inversion of the differential amplifier circuit 73. Connected between the input terminal and the inverted output terminal.
  • the feedback capacitor CS1 becomes the feedback capacitor of the differential amplifier circuit 73, similarly to the feedback capacitor CR1, by controlling the switch SW723S1 and the switch SW725S1 to the closed state by the control signal ⁇ 2.
  • the switch SW724S2 outputs the differential positive signal output from any of the column output holding unit 71-1 to the column output holding unit 71-3 in accordance with the control signal ⁇ 1 output from the timing generation circuit 20, and the feedback capacitor CS2. It is a switch to transmit to.
  • the switch SW724S2 is controlled to be closed by the control signal ⁇ 1
  • the first terminal the differential signal positive input terminal of the feedback unit 72
  • the second terminal are connected to each other, and the column output holding units 71-1 to 71-1
  • the differential positive signal output from any of the column output holding units 71-3 is transmitted to the feedback capacitor CS2.
  • the differential positive signal is input to the first electrode of the feedback capacitor CS2. That is, the signal level (potential) of the differential positive signal is applied to the first electrode of the feedback capacitor CS2.
  • the feedback capacitor CS2 is a capacitor that amplifies the signal level (potential) of the transmitted differential positive signal.
  • the switch SW721S2 is a switch for clamping the first electrode of the feedback capacitor CS2 to the clamp level VCM1 according to the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW721S2 is controlled to be closed by the control signal ⁇ 2, the first terminal and the second terminal are connected, and the first electrode of the feedback capacitor CS2 is connected to the clamp level similar to that of the column output holding unit 71. Clamp to VCM1.
  • the switch SW722S2 is a switch for clamping the second electrode of the feedback capacitor CS2 to the clamp level VCM2 in accordance with the control signal ⁇ 2 output from the timing generation circuit 20.
  • the switch SW722S2 When the switch SW722S2 is controlled to be closed by the control signal ⁇ 2, the switch SW722S2 connects the first terminal and the second terminal, and clamps the second electrode of the feedback capacitor CS2 to the clamp level VCM2.
  • the feedback capacitor CS2 corresponds to the potential difference between the clamp level VCM1 and the clamp level VCM2 by clamping the first electrode to the clamp level VCM1 by the switch SW721S2 and clamping the second electrode to the clamp level VCM2 by the switch SW722S2. Become potential. That is, in the feedback capacitor CS2, the accumulated charge is reset in the same manner as the feedback capacitor CS1 by the control of the switch SW721S2 and the switch SW722S2 to the closed state by the control signal ⁇ 2.
  • the switch SW723S2 is a switch that connects the first electrode of the feedback capacitor CS2 and the feedback unit positive output terminal in accordance with the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW723S2 When the switch SW723S2 is controlled to be closed by the control signal ⁇ 1, the switch SW723S2 connects the first terminal and the second terminal, and the first electrode of the feedback capacitor CS2 and the feedback unit positive output terminal, that is, differential amplification.
  • the non-inverting input terminal of the circuit 73 is connected.
  • the switch SW725S2 is a switch that connects the second electrode of the feedback capacitor CS2 and the feedback unit positive input terminal in accordance with the control signal ⁇ 1 output from the timing generation circuit 20.
  • the switch SW725S2 When the switch SW725S2 is controlled to be closed by the control signal ⁇ 1, the switch SW725S2 connects the first terminal and the second terminal, and the second electrode of the feedback capacitor CS2 and the feedback unit positive input terminal, that is, differential amplification.
  • the inverting output terminal of the circuit 73 is connected.
  • the feedback capacitor CS2 is connected to the feedback part positive output terminal of the first electrode by the switch SW723S2 and connected to the feedback part positive input terminal of the second electrode by the switch SW725S2. Connected between the input terminal and the inverted output terminal.
  • the feedback capacitor CS2 becomes the feedback capacitor of the differential amplifier circuit 73, similarly to the feedback capacitor CS1, by controlling the switch SW723S2 and the switch SW725S2 to the closed state by the control signal ⁇ 1.
  • the feedback unit 72 selects the differential positive signal and the differential negative signal output from one of the column output holding units 71, and compares the selected differential positive signal with the differential negative signal. It operates as a feedback circuit to be supplied to the dynamic amplification circuit 73. More specifically, the feedback unit 72 holds the signal level (potential) of the differential negative signal when the corresponding switch is controlled to be closed by the control signal ⁇ 2 output from the timing generation circuit 20. A set of the feedback capacitor CR1 and the feedback capacitor CS1 that holds the signal level (potential) of the differential positive signal operates as a feedback capacitor of the differential amplifier circuit 73.
  • the feedback unit 72 includes a feedback capacitor CR2 that holds the signal level (potential) of the differential negative signal when the corresponding switch is controlled to be closed by the control signal ⁇ 1 output from the timing generation circuit 20.
  • a pair with the feedback capacitor CS 2 that holds the signal level (potential) of the differential positive signal operates as a feedback capacitor of the differential amplifier circuit 73.
  • the feedback unit 72 when the corresponding switch is controlled to be closed by the control signal ⁇ 1 output from the timing generation circuit 20, the feedback unit 72 has a feedback capacitor configured by a combination of the feedback capacitor CR1 and the feedback capacitor CS1. Reset accumulated charge. Further, in the feedback unit 72, when the corresponding switch is controlled to be closed by the control signal ⁇ 2 output from the timing generation circuit 20, the feedback unit 72 includes a feedback capacitor configured by a combination of the feedback capacitor CR2 and the feedback capacitor CS2. Reset accumulated charge.
  • the differential amplifier circuit 73 amplifies the signal input to each of the inverting input terminal and the non-inverting input terminal according to each connected feedback capacitance, and the amplified signal is output to the non-inverting output terminal and the inverting output.
  • the signal is output to the analog / digital conversion circuit 80 from each of the terminals. More specifically, the output signal VOUTP having a voltage corresponding to the signal level (potential) of the differential negative signal input to the inverting input terminal is output from the non-inverting output terminal, and the differential input to the non-inverting input terminal.
  • An output signal VOUTN having a voltage corresponding to the signal level (potential) of the positive signal is output from the inverting output terminal.
  • the amplification factor of the signal in the output signal VOUTP output from the non-inverting output terminal by the differential amplifier circuit 73 is the sampling capacitor C71R provided in any column output holding unit 71 and the feedback capacitor CR1 provided in the feedback unit 72. Or it is performed according to the ratio with the feedback capacitor CR2.
  • the amplification factor of the output signal VOUTN output from the inverting output terminal of the differential amplifier circuit 73 is the sampling capacitance C71S provided in any column output holding unit 71 and the feedback capacitance CS1 provided in the feedback unit 72 or This is performed according to the ratio with the feedback capacitor CS2.
  • Each of the output signal VOUTP and the output signal VOUTN output from the differential amplifier circuit 73 is analog-to-digital converted into a digital signal corresponding to the difference between the output signal VOUTP and the output signal VOUTN by the analog-to-digital conversion circuit 80, and output circuit 90 Is output. Then, the output circuit 90 converts the digital signal output from the analog-digital conversion circuit 80 and outputs it to the outside of the solid-state imaging device 1.
  • FIG. 5 is a timing chart showing an example of drive timing of the amplification and selection circuit 70 provided in the solid-state imaging device 1 according to the first embodiment of the present invention.
  • FIG. 5 shows control signals for driving the components in the column output holding units 71 provided in the amplification / selection circuit 70 and controls for driving the components in the feedback unit 72. An example of timing with a signal is shown.
  • FIG. 5 also shows an example of output signals output from the respective output terminals of the differential amplifier circuit 73. In the example of the drive timing shown in FIG.
  • each column circuit 50 is in a state of holding a noise-removed optical signal.
  • the operation of the amplification and selection circuit 70 includes an operation in which the column output holding unit 71 holds the noise-removed optical signal (hereinafter referred to as “optical signal holding operation”), and an operation in which the column output holding unit 71 holds the column reset signal. (Hereinafter referred to as “reset signal holding operation”), a differential negative signal and a differential positive signal obtained by converting a differential signal between the noise-removed optical signal held by the column output holding unit 71 and the column reset signal into differential signals, respectively. Is output (hereinafter referred to as “signal output operation”). In the solid-state imaging device 1, different column output holding units 71 perform their operations in parallel at the same time.
  • control is performed so that different column output holding units 71 do not perform the same operation, that is, the optical signal holding operation, the reset signal holding operation, and the signal output operation do not overlap in the same period.
  • the feedback unit 72 selects the differential positive signal and the differential negative signal output from one of the column output holding units 71 and outputs the selected differential signal to the differential amplifier circuit 73. Is an operation of amplifying a differential signal between the differential positive signal and the differential negative signal and outputting the amplified signal to the analog-to-digital conversion circuit 80.
  • the timing generation circuit 20 sets each control signal to “High” level, thereby causing each component, that is, each switch included in each column output holding unit 71 and each feedback unit 72 to switch. Will be described as being closed.
  • the timing generation circuit 20 sets the control signal CB1, the control signal CB2, and the control signal CB3 to the “Low” level. Therefore, the control signal CB1b, the control signal CB2b, and the control signal CB3b, which are the inverted signals of the control signal CB1, the control signal CB2, and the control signal CB3, are at the “High” level. As a result, the switches SW714R and SW714S included in the column output holding units 71 are closed, and the second electrodes of the sampling capacitors C71R and C71S are clamped to the clamp level VCM1.
  • the timing generation circuit 20 sets the control signal ⁇ 1 to the “High” level.
  • the switch SW721R1 and the switch SW721S1 provided in the feedback unit 72 are closed, and the first electrodes of the feedback capacitor CR1 and the feedback capacitor CS1 are clamped to the clamp level VCM1, respectively.
  • the switch SW722R1 and the switch SW722S1 provided in the feedback unit 72 are closed, and the second electrodes of the feedback capacitor CR1 and the feedback capacitor CS1 are clamped at the clamp level VCM2, respectively. That is, in the initial state, the charges accumulated in the feedback capacitor CR1 and the feedback capacitor CS1 are reset.
  • the timing generation circuit 20 starts driving the amplification and selection circuit 70.
  • the control signal ⁇ 1 is set to the “Low” level, the switches SW721R1 and SW721S1, and the switches SW722R1 and SW722S1 are opened, and the feedback capacitor CR1 and The resetting with the feedback capacitor CS1 is completed.
  • the timing generation circuit 20 first initializes (resets) the differential amplifier circuit 73 included in the amplification and selection circuit 70 in the reset period T0. Thereafter, the timing generation circuit 20 sequentially performs an optical signal holding operation, a reset signal holding operation, and a signal output operation in each column output holding unit 71.
  • the period during which the column output holding unit 71-1 is performing the optical signal holding operation is referred to as an optical signal holding period T1
  • the column output holding unit 71-1 A period during which the reset signal holding operation is performed is referred to as a reset signal holding period T2
  • a period during which the column output holding unit 71-1 is performing a signal output operation is referred to as a signal output period T3.
  • the timing generation circuit 20 sets the control signal ⁇ 0 to the “High” level, and closes the switch SW720R and the switch SW720S included in the feedback unit 72.
  • the feedback unit 72 outputs the potential of the reference voltage VCM1 (clamp level VCM1) from each of the feedback unit negative output terminal and the feedback unit positive output terminal.
  • each of the inverting input terminal and the non-inverting input terminal of the differential amplifier circuit 73 becomes the clamp level VCM1 and is reset. Therefore, the differential amplifier circuit 73 outputs the output signal VOUTP and the output signal VOUTN having a voltage corresponding to the potential of the reference voltage VCM1 from each of the non-inverting output terminal and the inverting output terminal.
  • the timing generation circuit 20 sets the control signal ⁇ 0 to the “Low” level to open the switch SW720R and the switch SW720S, and releases the reset of the differential amplifier circuit 73. That is, the reset period T0 ends.
  • the timing generation circuit 20 starts controlling the optical signal holding operation in the column output holding unit 71-1.
  • the timing generation circuit 20 sets the control signal SHS1 to the “High” level and sets the column output holding unit 71-1.
  • the switch SW712S provided for is closed.
  • the noise-removed optical signal transmitted from the column circuit 50 via the corresponding horizontal signal line 60-1 to the column output holding unit 71-1 is transmitted to the sampling capacitor C71S via the switch SW712S, and the sampling capacitor C71S.
  • the signal level (potential) of the noise-removed optical signal is applied to the first electrode.
  • the sampling capacitor C71S accumulates electric charges according to the potential difference between the potential of the noise-removing optical signal and the clamp level VCM1 of the second electrode of the sampling capacitor C71S.
  • the sampling capacitor C71S samples and holds the noise-removed optical signal based on the clamp level VCM1.
  • the timing generation circuit 20 sets the control signal ⁇ 2 to the “High” level, and closes the switch SW721R2 and the switch SW721S2, and the switch SW722R2 and the switch SW722S2 provided in the feedback unit 72.
  • the first electrodes of the feedback capacitor CR2 and the feedback capacitor CS2 provided in the feedback unit 72 are clamped to the clamp level VCM1, respectively, and the second electrode is clamped to the clamp level VCM2, respectively.
  • the charge accumulated in each of the capacitors CS2 is reset.
  • the switch SW723R1 and the switch SW725R1 provided in the feedback unit 72, and the switch SW723S1 and the switch SW725S1 are closed by the “High” level of the control signal ⁇ 2.
  • the inverting input terminal of the differential amplifier circuit 73 is connected to the first electrode of the feedback capacitor CR1 via the switch SW723R1, and the non-inverting output terminal of the differential amplifier circuit 73 is connected to the feedback capacitor via the switch SW725R1.
  • the non-inverting input terminal of the differential amplifier circuit 73 is connected to the first electrode of the feedback capacitor CS1 via the switch SW723S1, and the inverting output terminal of the differential amplifier circuit 73 is connected to the feedback capacitor CS1 via the switch SW725S1.
  • the switch SW724R1 and the switch SW724S1 are also closed due to the “High” level of the control signal ⁇ 2.
  • the feedback unit 72 is not connected to any column output holding unit 71. That is, the differential amplifier circuit 73 is in a state where a set of the feedback capacitor CR1 and the feedback capacitor CS1 in a reset state is connected as a feedback capacitor.
  • the differential amplifier circuit 73 outputs the output signal VOUTP and the output signal VOUTN having voltages corresponding to the feedback capacitor CR1 and the feedback capacitor CS1 in a reset state from the non-inverting output terminal and the inverting output terminal, respectively. To do. That is, the differential amplifier circuit 73 outputs the reset output signal VOUTP and the output signal VOUTN to the analog-digital conversion circuit 80. At this time, the output signal VOUTP and the output signal VOUTN output from the differential amplifier circuit 73 may be analog-digital converted into digital signals in the analog-digital conversion circuit 80, but are not used as image data.
  • the timing generation circuit 20 sets the control signal SHS1 to the “Low” level to open the switch SW712S, and holds the noise-removed optical signal in the sampling capacitor C71S in the column output holding unit 71-1.
  • the optical signal holding period T1 ends.
  • the timing generation circuit 20 sets the control signal ⁇ 2 to the “Low” level to open the switches SW721R2 and SW721S2, and the switches SW722R2 and SW722S2, and resets the feedback capacitors CR2 and CS2.
  • the connection of the feedback capacitor (a combination of the feedback capacitor CR1 and the feedback capacitor CS1) to the differential amplifier circuit 73 is released by the “Low” level of the control signal ⁇ 2 at time t3.
  • the timing generation circuit 20 controls the control signal ⁇ 0 in the same manner as the reset period T0, initializes (resets) the differential amplifier circuit 73, and then at time t4 The reset of the differential amplifier circuit 73 is released.
  • the period from time t3 to time t4 is also represented as the reset period T0.
  • the timing generation circuit 20 starts control of the reset signal holding operation in the column output holding unit 71-1.
  • the timing generation circuit 20 sets the control signal SHR1 to the “High” level and sets the column output holding unit 71-1.
  • the switch SW712R provided for is closed.
  • the column reset signal transmitted from the column circuit 50 via the corresponding horizontal signal line 60-1 to the column output holding unit 71-1 is transmitted to the sampling capacitor C71R via the switch SW712R, and the sampling capacitor C71R A signal level (potential) of the column reset signal is applied to the first electrode.
  • the sampling capacitor C71R accumulates electric charges according to the potential difference between the potential of the column reset signal and the clamp level VCM1 of the second electrode of the sampling capacitor C71R. In other words, the sampling capacitor C71R samples and holds the column reset signal with reference to the clamp level VCM1.
  • the timing generation circuit 20 sets the control signal ⁇ 1 to the “High” level, closes the switches SW721R1 and SW721S1, and the switches SW722R1 and SW722S1 included in the feedback unit 72, and the feedback unit 72.
  • Each of the feedback capacitor CR1 and the feedback capacitor CS1 provided in the above is reset.
  • the switch SW723R2 and the switch SW725R2 provided in the feedback unit 72, and the switch SW723S2 and the switch SW725S2 are closed by the “High” level of the control signal ⁇ 1.
  • the inverting input terminal of the differential amplifier circuit 73 is connected to the first electrode of the feedback capacitor CR2 via the switch SW723R2, and the non-inverting output terminal of the differential amplifier circuit 73 is connected to the feedback capacitor via the switch SW725R2.
  • the non-inverting input terminal of the differential amplifier circuit 73 is connected to the first electrode of the feedback capacitor CS2 via the switch SW723S2, and the inverting output terminal of the differential amplifier circuit 73 is connected to the feedback capacitor CS2 via the switch SW725S2.
  • the switch SW724R2 and the switch SW724S2 are also closed due to the “High” level of the control signal ⁇ 1.
  • the feedback unit 72 is not connected to any column output holding unit 71 as in the optical signal holding period T1, and is in a reset state. In this state, a set of the feedback capacitor CR2 and the feedback capacitor CS2 is connected as a feedback capacitor.
  • the differential amplifier circuit 73 similarly to the optical signal holding period T1, the differential amplifier circuit 73 has a reset state corresponding to the feedback capacitor CR2 and the feedback capacitor CS2 that are reset from the non-inverting output terminal and the inverting output terminal, respectively.
  • the output signal VOUTP and the output signal VOUTN are output to the analog-digital conversion circuit 80. Note that both the output signal VOUTP and the output signal VOUTN output from the differential amplifier circuit 73 at this time may be analog-to-digital converted into digital signals in the analog-to-digital conversion circuit 80, as in the optical signal holding period T1, but image data Not used as.
  • the timing generation circuit 20 sets the control signal SHR1 to the “Low” level to open the switch SW712R, and resets the column reset signal held in the sampling capacitor C71R in the column output holding unit 71-1.
  • the signal holding period T2 ends.
  • the timing generation circuit 20 sets the control signal ⁇ 1 to the “Low” level to open the switches SW721R1 and SW721S1, and the switches SW722R1 and SW722S1 to reset the feedback capacitors CR1 and CS1.
  • the connection of the feedback capacitor (a combination of the feedback capacitor CR2 and the feedback capacitor CS2) to the differential amplifier circuit 73 is released by the “Low” level of the control signal ⁇ 1 at time t5.
  • the timing generation circuit 20 controls the optical signal holding operation in the column output holding unit 71-2 at the same time in the reset signal holding period T2 in the column output holding unit 71-1.
  • the timing generation circuit 20 controls the optical signal holding operation in the column output holding unit 71-1, that is, the control signal SHS1 controlled in the optical signal holding period T1.
  • the control signal SHS2 is controlled. More specifically, the timing generation circuit 20 sets the control signal SHS2 to “High” level at time t4, and sets the control signal SHS2 to “Low” level at time t5.
  • each component in the column output holding unit 71-2 at this time is the same as the operation of each component in the column output holding unit 71-1 in the optical signal holding operation of the column output holding unit 71-1. Can think. Therefore, a detailed description of the operation of each component in the column output holding unit 71-2 in the optical signal holding operation of the column output holding unit 71-2 is omitted.
  • the timing generation circuit 20 initializes (resets) the differential amplifier circuit 73 by controlling the control signal ⁇ 0 in the same manner as the previous reset period T0, and then at time t6.
  • the reset of the differential amplifier circuit 73 is released.
  • the period from time t5 to time t6 is also represented as the reset period T0.
  • the timing generation circuit 20 starts controlling the signal output operation in the column output holding unit 71-1. That is, control for outputting an output signal based on the noise-removed optical signal and column reset signal held in the column output holding unit 71-1 by the feedback unit 72 and the differential amplifier circuit 73 is started.
  • the timing generation circuit 20 sets the control signal CB1 to the “High” level to prepare for the column output holding unit 71-1.
  • the switches SW711, SW713R, and SW713S are closed.
  • the timing generation circuit 20 sets the control signal ⁇ 2 to “High” level, and closes the switch SW724R1, the switch SW723R1, and the switch SW725R1, and the switch SW724S1, the switch SW723S1, and the switch SW725S1 provided in the feedback unit 72. Put it in a state.
  • the inverting input terminal of the differential amplifier circuit 73 is connected to the second electrode of the sampling capacitor C71R and the first electrode of the feedback capacitor CR1 via the switch SW713R, the switch SW724R1, and the switch SW723R1.
  • the non-inverting output terminal of the amplifier circuit 73 is connected to the second electrode of the feedback capacitor CR1 through the switch SW725R1.
  • the non-inverting input terminal of the differential amplifier circuit 73 is connected to the second electrode of the sampling capacitor C71S and the first electrode of the feedback capacitor CS1 via the switch SW713S, the switch SW724S1, and the switch SW723S1, and the differential The inverting output terminal of the amplifier circuit 73 is connected to the second electrode of the feedback capacitor CS1 through the switch SW725S1.
  • the combination of the feedback capacitor CR1 and the feedback capacitor CS1 operates as the feedback capacitor of the differential amplifier circuit 73.
  • the differential amplifier circuit 73 outputs the output signal VOUTP and the output signal VOUTN that are amplified with an amplification factor according to the ratio of the sampling capacitor C71R and the sampling capacitor C71S, and the feedback capacitor CR1 and the feedback capacitor CS1, respectively. .
  • the differential amplifier circuit 73 includes the signal level (potential) of the column reset signal held in the sampling capacitor C71R input to the inverting input terminal and the potential of the first electrode of the reset feedback capacitor CR1.
  • An output signal VOUTP having a potential corresponding to (clamp level VCM1) is output from the non-inverting output terminal.
  • the differential amplifier circuit 73 has the signal level (potential) of the noise-removed optical signal held in the sampling capacitor C71S input to the non-inverting input terminal and the potential (clamp) of the first electrode of the reset feedback capacitor CS1.
  • An output signal VOUTN having a potential corresponding to the level VCM1) is output from the inverting output terminal.
  • the switch SW711 short-circuits the first electrode of the sampling capacitor C71R and the first electrode of the sampling capacitor C71S.
  • the feedback capacitor CR1, the sampling capacitor C71R, the sampling capacitor C71S, and the feedback capacitor CS1 are connected in series between the non-inverting output terminal and the inverting output terminal of the differential amplifier circuit 73. Therefore, in the amplification in the differential amplifier circuit 73, the difference signal between the signal level (potential) of the column reset signal held in the sampling capacitor C71R and the signal level (potential) of the noise-removed optical signal held in the sampling capacitor C71S is different. It is possible to obtain an effect of amplifying the differential negative signal and the differential positive signal converted into dynamic signals.
  • the differential amplifier circuit 73 correlates the double signal based on the noise-removed optical signal and the column reset signal transmitted from the column circuit 50 via the horizontal signal line 60-1 corresponding to the column output holding unit 71-1.
  • the sampled output signal VOUTP and output signal VOUTN are output from the non-inverted output terminal and the inverted output terminal, respectively.
  • the analog-to-digital conversion circuit 80 outputs the digital signal analog-digital converted based on the output signal VOUTP and the output signal VOUTN output from the differential amplifier circuit 73 to the output circuit 90, and the output circuit 90 converts the signal form. To the outside of the solid-state imaging device 1.
  • the timing generation circuit 20 sets the control signal CB1 to the “Low” level to open the switches SW711, SW713R and SW713S, and sets the control signal ⁇ 2 to the “Low” level to switch SW724R1,
  • the switches SW723R1 and SW725R1, and the switches SW724S1, SW723S1, and SW725S1 are opened.
  • the connection of the sampling capacitor C71R, the sampling capacitor C71S, and the feedback capacitor (a combination of the feedback capacitor CR1 and the feedback capacitor CS1) to the differential amplifier circuit 73 is released, and the noise held in the column output holding unit 71-1.
  • the signal output period T3 for outputting an output signal based on the removal light signal and the column reset signal is ended.
  • the switches SW721R2 and SW721S2, and the switches SW722R2 and SW722S2 are opened, and the resetting of the feedback capacitors CR2 and CS2 is completed. .
  • the timing generation circuit 20 controls the reset signal holding operation in the column output holding unit 71-2 at the same time in the signal output period T3 in the column output holding unit 71-1.
  • the timing generation circuit 20 controls the reset signal holding operation in the column output holding unit 71-1, that is, the control signal SHR1 controlled in the reset signal holding period T2. Instead, the control signal SHR2 is controlled. More specifically, the timing generation circuit 20 sets the control signal SHR2 to the “High” level at time t6, and sets the control signal SHR2 to the “Low” level at time t7.
  • each component in the column output holding unit 71-2 at this time is the same as the operation of each component in the column output holding unit 71-1 in the optical signal holding operation of the column output holding unit 71-1. Can think. Therefore, a detailed description of the operation of each component in the column output holding unit 71-2 in the reset signal holding operation of the column output holding unit 71-2 is omitted.
  • the timing generation circuit 20 controls the optical signal holding operation in the column output holding unit 71-3 at the same time in the signal output period T3 in the column output holding unit 71-1.
  • the timing generation circuit 20 uses the control signal SHS1 controlled in the optical signal holding operation (optical signal holding period T1) in the column output holding unit 71-1.
  • the control signal SHS3 is controlled. More specifically, the timing generation circuit 20 sets the control signal SHS3 to “High” level at time t6 and sets the control signal SHS3 to “Low” level at time t7.
  • the operation of each component in the column output holding unit 71-3 at this time is the same as the operation of each component in the column output holding unit 71-1 in the optical signal holding operation of the column output holding unit 71-1. Therefore, detailed description is omitted.
  • the timing generation circuit 20 initializes (resets) the differential amplifier circuit 73 by controlling the control signal ⁇ 0 in the same manner as the previous reset period T0, and then at time t8.
  • the reset of the differential amplifier circuit 73 is released.
  • the period from time t7 to time t8 is also represented as the reset period T0.
  • the timing generation circuit 20 When the reset period T0 ends at time t8, the timing generation circuit 20 subsequently sequentially performs the optical signal holding operation, the reset signal holding operation, and the signal output operation in the column output holding unit 71-1. In addition, the timing generation circuit 20 simultaneously uses the column output holding unit 71-2 and the column output holding unit 71 in the optical signal holding period T1, the reset signal holding period T2, and the signal output period T3 in the column output holding unit 71-1. Any one of the optical signal holding operation, the reset signal holding operation, and the signal output operation in ⁇ 3 is sequentially performed so that the same operation does not overlap.
  • the timing generation circuit 20 performs the signal output operation in the column output holding unit 71-2. Control is performed. In the signal output operation in the column output holding unit 71-2, the timing generation circuit 20 sets the control signal CB2 and the control signal ⁇ 1 to the “High” level. Accordingly, the switch SW711, the switch SW713R, and the switch SW713S included in the column output holding unit 71-2, the switch SW724R2, the switch SW723R2, the switch SW725R2, the switch SW724S2, the switch SW723S2, and the switch SW725S2 included in the feedback unit 72 are provided. And are closed.
  • the differential amplifier circuit 73 is connected to the sampling capacitor C71R, the sampling capacitor C71S, and the feedback capacitor (a set of the feedback capacitor CR2 and the feedback capacitor CS2) in the column output holding unit 71-2 to hold the column output.
  • An output signal based on the noise-removed optical signal and the column reset signal held in the unit 71-2 is output.
  • the timing generation circuit 20 performs the light in the column output holding unit 71-2.
  • the signal holding operation is controlled.
  • the timing generation circuit 20 in the signal output period T3 in the column output holding unit 71-1 from time t12 to time t13, the timing generation circuit 20 resets the reset signal in the column output holding unit 71-2.
  • the holding operation is controlled. Note that the operation of each component in the column output holding unit 71-2 at these times is the column output holding unit 71-1 in the optical signal holding period T1 and the reset signal holding period T2 of the column output holding unit 71-1. Since it can be considered in the same manner as the operation of each of the components, detailed description is omitted.
  • the timing generation circuit 20 resets in the column output holding unit 71-3.
  • the signal holding operation is controlled.
  • the operation of each component in the column output holding unit 71-3 at this time is the same as the operation of each component in the column output holding unit 71-1 in the reset signal holding operation of the column output holding unit 71-1. Therefore, detailed description is omitted.
  • the timing generation circuit 20 performs the signal in the column output holding unit 71-3.
  • the output operation is controlled.
  • the timing generation circuit 20 sets the control signal CB3 and the control signal ⁇ 2 to the “High” level. Accordingly, the switch SW711, the switch SW713R, and the switch SW713S provided in the column output holding unit 71-3, the switch SW724R1, the switch SW723R1, and the switch SW725R1 provided in the feedback unit 72, the switch SW724S1, the switch SW723S1, and the switch SW725S1 are provided.
  • the differential amplifier circuit 73 is connected to the sampling capacitor C71R, the sampling capacitor C71S, and the feedback capacitor (a set of the feedback capacitor CR1 and the feedback capacitor CS1) in the column output holding unit 71-3 to hold the column output.
  • An output signal based on the noise-removed optical signal and the column reset signal held in the unit 71-3 is output.
  • the timing generation circuit 20 performs the optical signal in the column output holding unit 71-3.
  • the holding operation is controlled.
  • the operation of each component in the column output holding unit 71-3 at this time is the same as the operation of each component in the column output holding unit 71-1 in the optical signal holding operation of the column output holding unit 71-1. Therefore, detailed description is omitted.
  • the timing generation circuit 20 does not perform the same operation for the optical signal holding operation, the reset signal holding operation, and the signal output operation in each column output holding unit 71 (the operation does not overlap). )
  • the differential amplifier circuit 73 sequentially outputs output signals based on the noise-removed optical signal and the column reset signal held in the respective column output holding units 71. That is, the amplification / selection circuit 70 performs correlated double sampling processing based on the noise-removed optical signal and the column reset signal transmitted from the adjacent column circuit 50 via different horizontal signal lines 60 in the solid-state imaging device 1. The output signals are output sequentially.
  • FIG. 6 is a circuit diagram illustrating an example of a schematic configuration of the pixel 11, the column circuit 50, and the amplification / selection circuit 70 provided in the solid-state imaging device 1 according to the first embodiment of the present invention.
  • pixel array unit 10 in which pixels 11 are two-dimensionally arranged in two rows and eight columns, and column circuits 50-1 to 50-8 corresponding to the pixels 11 in each column are adjacent to each other.
  • the column circuits 50 are connected to any one of the three horizontal signal lines 60 (horizontal signal line 60-1 to horizontal signal line 60-3) so that the column pixel signals are output to different horizontal signal lines 60.
  • 1 shows an example of a configuration of a solid-state imaging device 1 having a configuration.
  • the sampling capacitor C71R, the sampling capacitor C71S, the switch SW711, the switch SW712R, and the switch SW712S in each of the three column output holding units 71 provided in the amplification and selection circuit 70 Only the switch SW713R and the switch SW713S are shown. That is, in each column output holding unit 71, the switch SW714R and the switch SW714S are omitted.
  • the switch SW724R1, the feedback capacitor CR1, and the switch SW725R1 are collectively shown as a feedback circuit 72-R1.
  • the switch SW724R2, the feedback capacitor CR2, and the switch SW725R2 are the feedback circuit 72-R2
  • the switch SW724S1, the feedback capacitor CS1, and the switch SW725S1 are the feedback circuit 72-S1
  • the switch SW724S2, the feedback capacitor CS2, and the switch SW725S2 are collectively shown as a feedback circuit 72-S2.
  • the switch SW723R1, the switch SW723R2, the switch SW723S1, and the switch SW723S2 included in the feedback unit 72 are omitted, and accordingly, the inverting input terminal and the non-inverting input terminal of the differential amplifier circuit 73 are shown.
  • the structure which changed the connection with is shown. More specifically, the input terminals of the feedback circuit 72-R1 and the feedback circuit 72-R2 (the first terminals of the switch SW724R1 and the switch SW724R2) are connected to the inverting input terminal of the differential amplifier circuit 73, and the respective columns are connected.
  • a configuration in which a column reset signal is input from the output holding unit 71 is shown.
  • the input terminals of the feedback circuit 72-S1 and the feedback circuit 72-S2 are connected to the non-inverting input terminal of the differential amplifier circuit 73, and the column output holding units are respectively connected.
  • a configuration for inputting a noise-removed optical signal from 71 is shown.
  • the horizontal scanning circuit 40 sequentially outputs the column selection signal CSEL (1) to the column selection signal CSEL (8), whereby the column pixel signal is sent to the column circuit 50-1 to the column circuit 50-8.
  • the signals are sequentially output to the connected horizontal signal lines 60 and transmitted to the amplification and selection circuit 70.
  • the timing generation circuit 20 outputs a column output holding unit control signal that controls the operation of each column output holding unit 71 and a feedback unit control signal that controls the operation of the feedback unit 72. Then, an output signal obtained by performing correlated double sampling processing based on the column pixel signal transmitted through each horizontal signal line 60 is output.
  • the column output holding unit control signals corresponding to the column output holding unit 71-1 are the control signal SHR1, the control signal SHS1, and the control signal CB1.
  • the column output holding unit control signals corresponding to the column output holding unit 71-2 are the control signal SHR2, the control signal SHS2, and the control signal CB2.
  • the column output holding unit control signals corresponding to the column output holding unit 71-3 are the control signal SHR3, the control signal SHS3, and the control signal CB3.
  • FIG. 7 is a timing chart showing an example of drive timing of the column circuit 50 and the amplification / selection circuit 70 provided in the solid-state imaging device 1 according to the first embodiment of the present invention.
  • each of the column circuits 50 corresponding to six different columns of pixels 11 in the pixel array unit 10 is sequentially controlled, and correlated double sampling processing is performed based on the column pixel signals output from the respective column circuits 50.
  • An example of drive timing in the case of sequentially outputting the performed output signals is shown. In the example of the drive timing shown in FIG.
  • each column circuit 50 includes a noise removal optical signal corresponding to the pixel signal generated by each pixel 11 arranged in the first row of the pixel array unit 10. This is the drive timing from the state held in the sampling capacitor 514. That is, this is the drive timing of the horizontal readout period in an example of the drive timing of the pixel 11 and the column circuit 50 shown in FIG.
  • each column output holding unit 71 provided in the amplification / selection circuit 70 is expressed by a word indicating each operation (the optical signal holding operation is “SIGNAL”, the reset signal The holding operation is indicated by “RESET” and the signal output operation is indicated by “AMP”).
  • the column circuit 50 represents the column of the corresponding pixel 11 in order to identify the column of the pixel 11 to be processed in each operation. The numbers following “-” are shown.
  • the feedback circuit of the differential amplifier circuit 73 configured by a set of the feedback circuit 72-R1 and the feedback circuit 72-S1 is shown as the feedback circuit 72-1
  • the feedback circuit The feedback circuit of the differential amplifier circuit 73 constituted by a set of 72-R2 and the feedback circuit 72-S2 is shown as a feedback circuit 72-2, and the operations in the feedback circuit 72-1 and the feedback circuit 72-2 are respectively described. It is shown with the wording which shows operation. More specifically, the operation as a feedback capacitor corresponding to the differential signal amplification operation in the differential amplifier circuit 73 is indicated by the word “AMP”, and the reset operation is indicated by the word “RESET”. Further, in the example of the drive timing shown in FIG.
  • control for clamping the sampling capacitor C71R and the sampling capacitor C71S provided in each column output holding unit 71, and feedback provided in the feedback unit 72 are provided.
  • the control for resetting the capacitor CR1, the feedback capacitor CR2, the feedback capacitor CS1, and the feedback capacitor CS1 is omitted.
  • these clamp control and reset control are not omitted. That is, in the actual solid-state imaging device 1, clamp control and reset control are performed at the timing described above (see FIGS. 3 and 5).
  • the horizontal scanning circuit 40 selects the first column circuit 50-1 by the first column selection signal CSEL (1), and the first column circuit 50-
  • the noise-removed optical signal held in the sampling capacitor 514 included in 1 is output to the horizontal signal line 60-1.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform an optical signal holding operation (SIGNAL (1)) by the control signal SHS1, and the column circuit via the horizontal signal line 60-1.
  • SIGNAL (1) optical signal holding operation
  • the noise-removed optical signal transmitted from 50-1 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-1.
  • the horizontal scanning circuit 40 clamps the sampling capacitor 514 provided in the column circuit 50-1 of the first column to the clamp level VCOM by the clamp pulse CL (1) of the first column, and the column reset signal Is output to the horizontal signal line 60-1.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform a reset signal holding operation (RESET (1)) by the control signal SHR1, and the column circuit via the horizontal signal line 60-1.
  • the column reset signal transmitted from 50-1 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-1.
  • the horizontal scanning circuit 40 selects the second column circuit 50-2 by the second column selection signal CSEL (2), and the sampling provided in the second column circuit 50-2.
  • the noise-removed optical signal held in the capacitor 514 is output to the horizontal signal line 60-2.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform an optical signal holding operation (SIGNAL (2)) by the control signal SHS2, and the column circuit via the horizontal signal line 60-2.
  • the noise-removed optical signal transmitted from 50-2 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-2.
  • the horizontal scanning circuit 40 selects the first column circuit 50-1 by the column selection signal CSEL (1) of the first column and 1 by the clamp pulse CL (1) of the first column.
  • the clamping of the sampling capacitor 514 provided in the column circuit 50-1 of the column is released.
  • the timing generation circuit 20 selects the column output holding unit 71-1 based on the control signal CB1, and the sampling signal provided in the column output holding unit 71-1 in the differential amplifier circuit 73 based on the control signal ⁇ 2.
  • Capacitor C71R and sampling capacitor C71S are connected to feedback circuit 72-1 (feedback circuit 72-R1 and feedback circuit 72-S1) to perform signal output operation (AMP (1)).
  • the differential amplifier circuit 73 performs correlated double based on the column pixel signal (noise removal optical signal and column reset signal) transmitted from the column circuit 50-1 of the first column via the horizontal signal line 60-1.
  • the output signal VOUT subjected to the sampling process that is, the output signal VOUT (COLUMN (1)) corresponding to the pixel signal output from the pixel 11 in the first column is output.
  • the horizontal scanning circuit 40 clamps the sampling capacitor 514 provided in the second column circuit 50-2 to the clamp level VCOM by the second column clamp pulse CL (2), and outputs a column reset signal. Output to the horizontal signal line 60-2.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform a reset signal holding operation (RESET (2)) by the control signal SHR2, and the column circuit via the horizontal signal line 60-2.
  • the column reset signal transmitted from 50-2 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-2.
  • the horizontal scanning circuit 40 selects the third column circuit 50-3 by the third column selection signal CSEL (3), and the sampling included in the third column circuit 50-3.
  • the noise-removed optical signal held in the capacitor 514 is output to the horizontal signal line 60-3.
  • the timing generation circuit 20 causes the column output holding unit 71-3 to perform an optical signal holding operation (SIGNAL (3)) by the control signal SHS3, and the column circuit via the horizontal signal line 60-3.
  • the noise-removed optical signal transmitted from 50-3 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-3.
  • the horizontal scanning circuit 40 selects the fourth column circuit 50-4 by the fourth column selection signal CSEL (4), and is provided in the fourth column circuit 50-4.
  • the noise-removed optical signal held in the sampling capacitor 514 is output to the horizontal signal line 60-1.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform an optical signal holding operation (SIGNAL (4)) by the control signal SHS1, and the column circuit via the horizontal signal line 60-1.
  • SIGNAL (4) optical signal holding operation
  • the noise-removed optical signal transmitted from 50-1 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-1.
  • the horizontal scanning circuit 40 selects the second column circuit 50-2 by the second column selection signal CSEL (2) and the second column by the second clamp pulse CL (2).
  • the clamp of the sampling capacitor 514 provided in the eye column circuit 50-2 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-1 based on the control signal CB1 and samples each of the column output holding units 71-1 to the differential amplifier circuit 73 based on the control signal ⁇ 2. The connection between the capacitor and the feedback circuit 72-1 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-2 based on the control signal CB2, and the sampling signal provided in the column output holding unit 71-2 in the differential amplifier circuit 73 based on the control signal ⁇ 1.
  • Capacitor C71R and sampling capacitor C71S are connected to feedback circuit 72-2 (feedback circuit 72-R2 and feedback circuit 72-S2) to perform a signal output operation (AMP (2)).
  • the differential amplifier circuit 73 performs the correlated double sampling process based on the column pixel signal transmitted from the column circuit 50-2 of the second column via the horizontal signal line 60-2.
  • An output signal VOUT (COLUMN (2)) corresponding to the pixel signal output from the pixel 11 is output.
  • the feedback capacitor CR1 and the feedback capacitor CS1 in the feedback circuit 72-1 are reset by the control signal ⁇ 1.
  • the horizontal scanning circuit 40 clamps the sampling capacitor 514 provided in the third column circuit 50-3 to the clamp level VCOM by the third column clamp pulse CL (3), and outputs a column reset signal. Output to the horizontal signal line 60-3.
  • the timing generation circuit 20 causes the column output holding unit 71-3 to perform a reset signal holding operation (RESET (3)) by the control signal SHR3, and the column circuit via the horizontal signal line 60-3.
  • the column reset signal transmitted from 50-2 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-3.
  • the horizontal scanning circuit 40 clamps the sampling capacitor 514 included in the column circuit 50-4 of the fourth column to the clamp level VCOM by the clamp pulse CL (4) of the fourth column, and the column reset signal Is output to the horizontal signal line 60-1.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform a reset signal holding operation (RESET (4)) by the control signal SHR1, and the column circuit via the horizontal signal line 60-1.
  • the column reset signal transmitted from 50-4 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-1.
  • the horizontal scanning circuit 40 selects the column circuit 50-5 of the fifth column by the column selection signal CSEL (5) of the fifth column, and the sampling provided in the column circuit 50-5 of the fifth column.
  • the noise-removed optical signal held in the capacitor 514 is output to the horizontal signal line 60-2.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform an optical signal holding operation (SIGNAL (5)) by the control signal SHS2, and the column circuit via the horizontal signal line 60-2.
  • the noise-removed optical signal transmitted from 50-5 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-2.
  • the horizontal scanning circuit 40 selects the third column circuit 50-3 by the third column selection signal CSEL (3) and the third column by the third column clamp pulse CL (3).
  • the clamp of the sampling capacitor 514 provided in the eye column circuit 50-3 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-2 based on the control signal CB2 and samples each of the column output holding units 71-2 to the differential amplifier circuit 73 based on the control signal ⁇ 1. The connection between the capacitor and the feedback circuit 72-2 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-3 based on the control signal CB3, and the sampling signal provided in the column output holding unit 71-3 in the differential amplifier circuit 73 based on the control signal ⁇ 2.
  • the capacitor C71R and the sampling capacitor C71S are connected to the feedback circuit 72-1, and the signal output operation (AMP (3)) is performed.
  • the differential amplifier circuit 73 performs the correlated double sampling process based on the column pixel signal transmitted from the column circuit 50-3 of the third column via the horizontal signal line 60-3.
  • An output signal VOUT (COLUMN (3)) corresponding to the pixel signal output from the pixel 11 is output.
  • the feedback capacitor CR2 and the feedback capacitor CS2 in the feedback circuit 72-2 are reset by the control signal ⁇ 2.
  • the horizontal scanning circuit 40 selects the column circuit 50-4 of the fourth column by the column selection signal CSEL (4) of the fourth column and 4 by the clamp pulse CL (4) of the fourth column.
  • the clamp of the sampling capacitor 514 provided in the column circuit 50-4 of the column is released.
  • the timing generation circuit 20 selects the column output holding unit 71-1 based on the control signal CB1 and samples each of the column output holding units 71-3 to the differential amplifier circuit 73 based on the control signal ⁇ 2.
  • the connection between the capacitor and the feedback circuit 72-1 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-1 based on the control signal CB1, and the sampling signal provided in the column output holding unit 71-1 in the differential amplifier circuit 73 based on the control signal ⁇ 1.
  • the capacitor C71R and the sampling capacitor C71S are connected to the feedback circuit 72-1, and the signal output operation (AMP (4)) is performed.
  • the differential amplifier circuit 73 performs the correlated double sampling processing based on the column pixel signal transmitted from the column circuit 50-4 in the fourth column via the horizontal signal line 60-1.
  • An output signal VOUT (COLUMN (4)) corresponding to the pixel signal output from the pixel 11 is output.
  • the feedback capacitor CR1 and the feedback capacitor CS1 in the feedback circuit 72-1 are reset by the control signal ⁇ 1.
  • the horizontal scanning circuit 40 clamps the sampling capacitor 514 provided in the column circuit 50-5 of the fifth column to the clamp level VCOM by the clamp pulse CL (5) of the fifth column, and outputs a column reset signal. Output to the horizontal signal line 60-2.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform a reset signal holding operation (RESET (5)) by the control signal SHR2, and the column circuit via the horizontal signal line 60-2.
  • the column reset signal transmitted from 50-5 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-2.
  • the horizontal scanning circuit 40 selects the column circuit 50-6 in the sixth column by the column selection signal CSEL (6) in the sixth column, and the sampling included in the column circuit 50-6 in the sixth column.
  • the noise-removed optical signal held in the capacitor 514 is output to the horizontal signal line 60-3.
  • the timing generation circuit 20 causes the column output holding unit 71-3 to perform an optical signal holding operation (SIGNAL (6)) with the control signal SHS3, and the column circuit via the horizontal signal line 60-3.
  • SIGNAL (6) optical signal holding operation
  • the noise-removed optical signal transmitted from 50-6 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-3.
  • the horizontal scanning circuit 40 sequentially selects the column circuits 50 and causes the corresponding horizontal signal lines 60 to output column pixel signals. Further, the timing generation circuit 20 controls the optical signal holding operation, the reset signal holding operation, and the signal output operation in each column output holding unit 71 so that the column output holding units 71 do not overlap each other, and the differential amplifier circuit An output signal VOUT corresponding to each column pixel signal is output from 73.
  • the solid-state imaging device 1 includes the three horizontal signal lines 60 (horizontal signal line 60-1 to horizontal signal line 60-3), and periodically connects adjacent column circuits 50 to different horizontal signal lines 60. Connecting. In the solid-state imaging device 1, the readout of the column reset signal from the column circuit 50 to the horizontal signal line 60 and the readout of the noise-removed optical signal from the adjacent column circuit 50 to different horizontal signal lines 60 are performed simultaneously. In parallel.
  • the solid-state imaging device 1 three column output holding units 71 (column output holding unit 71-1 to column output holding unit 71-3) corresponding to the respective horizontal signal lines 60 are provided in the amplification / selection circuit 70. And each of the noise-removed optical signal and the column reset signal transmitted via the corresponding horizontal signal line 60 is held.
  • the feedback unit 72 in the amplification and selection circuit 70 includes two sets of feedback circuits (feedback) each including a feedback capacitor corresponding to each of the noise-removed optical signal and the column reset signal.
  • the column output holding unit 71 that includes the circuit 72-1 and the feedback circuit 72-2) and has finished holding both the noise-removed optical signal and the column reset signal is sequentially selected.
  • the feedback connected to the differential amplifier circuit 73 that amplifies the difference signal (correlated double sampling processing) between the noise-removed optical signal held by the selected column output holding unit 71 and the column reset signal.
  • the differential amplifier circuit 73 that amplifies the difference signal (correlated double sampling processing) between the noise-removed optical signal held by the selected column output holding unit 71 and the column reset signal.
  • two sets of feedback circuits are alternately switched.
  • the optical signal holding operation, the reset signal holding operation, and the signal output operation in the three column output holding units 71 provided in the amplification and selection circuit 70 are performed between different column output holding units 71.
  • the column pixel signals output from the respective column circuits 50 that is, the output signals VOUT corresponding to the pixels 11 arranged in the respective columns can be successively and sequentially output.
  • the solid-state imaging device 1 as in the conventional solid-state imaging device, every time the holding (sampling) of the optical signal after noise removal and the reset signal is completed, the final output corresponding to each column circuit is completed.
  • the output signal VOUT can be output by a signal output operation of one of the column output holding units 71. This is because in the solid-state imaging device 1, as long as there is the column output holding unit 71 performing the optical signal holding operation and the reset signal holding operation after the first output signal VOUT is output, This is because the column output holding unit 71 can perform a signal output operation. For this reason, in the solid-state imaging device 1, the amplification and selection circuit 70 suppresses deterioration in image quality due to the column circuit 50 and does not increase the frequency of the clock signal as in the conventional solid-state imaging device, that is, consumption. The speed at which the output signal VOUT is output can be improved without increasing the power.
  • the solid-state imaging device 1 can have a general monolithic structure (a structure manufactured with a single semiconductor substrate). However, the solid-state imaging device 1 can be downsized by forming a structure in which a plurality of semiconductor substrates are stacked. Can be realized. That is, the mounting area of the solid-state imaging device 1 can be reduced by forming the solid-state imaging device 1 in a laminated structure.
  • FIG. 8 is a layout diagram showing an example of the arrangement of the respective constituent elements provided in the solid-state imaging device 1 according to the embodiment of the present invention on a semiconductor substrate.
  • FIG. 8 shows the arrangement of each component in the solid-state imaging device 1 having a structure in which two semiconductor substrates are stacked.
  • 8A shows the arrangement of each component in the first semiconductor substrate 110 on the side on which the subject light is incident on the solid-state imaging device 1
  • FIG. 8B shows the first component.
  • the arrangement of each component in the second semiconductor substrate 120 laminated on the surface opposite to the surface on which the subject light is incident (incident surface) in the semiconductor substrate 110 is shown.
  • FIG. 8 shows the arrangement of each component viewed from the object light incident surface side in the solid-state imaging device 1. Therefore, when the solid-state imaging device 1 is formed, the first semiconductor substrate 110 shown in FIG. 8A is formed so as to overlap the second semiconductor substrate 120 shown in FIG. Layer).
  • the solid-state imaging device 1 a plurality of columns corresponding to the respective columns of the pixel array unit 10 in which the plurality of pixels 11 are arranged, the vertical scanning circuit 30, and the pixels 11.
  • the circuit 50 and the horizontal scanning circuit 40 are disposed on the first semiconductor substrate 110.
  • the timing generation circuit 20, the amplification / selection circuit 70, the analog / digital conversion circuit 80, and the output circuit 90 are arranged on the second semiconductor substrate 120.
  • the column circuit 50 is arranged immediately above the amplification and selection circuit 70.
  • a signal line (for example, the horizontal signal line 60) between the first semiconductor substrate 110 and the second semiconductor substrate 120 is connected to the junction region 131 and the second semiconductor substrate 120 arranged in the first semiconductor substrate 110. They are connected to each other in the arranged joining region 132.
  • inter-substrate connection portions that connect the respective signal lines are formed, and the components formed on the stacked semiconductor substrates are electrically connected by the inter-substrate connection portions. Signals are transmitted and received through the inter-substrate connection section.
  • the inter-substrate connecting portion for example, a micro bump manufactured by a vapor deposition method or a plating method is used.
  • a space existing between the respective semiconductor substrates may be filled with an insulating member such as an adhesive.
  • the structure of the inter-substrate connection portion is not limited to the method using micro bumps, and for example, a through silicon via (TSV: Through-Silicon-Via) method may be used.
  • the column output holding unit 71 provided in the amplification / selection circuit 70, the feedback unit 72, and the differential amplification circuit 73 are close to each other in the region of the amplification / selection circuit 70.
  • the wiring length between the differential amplifier circuit 73 and the column output holding unit 71 disposed farthest from the differential amplifier circuit 73 is the column output holding unit 71 and the column output holding unit 71.
  • the output holding unit 71 is arranged to be shorter than the wiring length of the horizontal signal line 60 between the corresponding horizontal signal line 60 and the column circuit 50 arranged at the farthest position.
  • the wiring length to C71S is the largest in the feedback capacitor CR1, feedback capacitor CR2, feedback capacitor CS1, or feedback capacitor CS2 provided in the column output holding unit 71 and the horizontal signal line 60 to which this column output holding unit 71 corresponds.
  • Each component (column output holding unit 71) in the amplification / selection circuit 70 is shorter than the wiring length between the column output amplifier 52 and the output terminal of the column output amplifier 52 provided in the far position.
  • the feedback unit 72 and the differential amplifier circuit 73) are arranged in the vicinity.
  • a signal line for connecting the column output holding unit 71 and the differential amplifier circuit 73 that is, a signal for transmitting the noise removal optical signal and the column reset signal held by the column output holding unit 71 to the differential amplifier circuit 73.
  • the length of the line path (wiring length) can be shortened, and the parasitic capacitance and resistance of the wiring that hinders the speeding up of the differential amplifier circuit 73 can be reduced. As a result, the differential amplifier circuit 73 can be operated at high speed.
  • a column corresponding to a pixel signal (an optical signal and a reset signal) that is arranged for each column of a plurality of pixels (pixels 11) arranged in a matrix and that is output from the pixel 11 of the corresponding column.
  • a plurality of column circuits (column circuits 50) that output pixel signals (noise-removed light signals) and a plurality of column circuits 50 are periodically divided and connected, and one of the connected column circuits 50 outputs
  • a plurality of horizontal signal lines (horizontal signal lines 60) that transmit the noise-removed optical signal and a column reset signal when the column circuit 50 that has output the noise-removed optical signal is reset, and a plurality of horizontal signal lines 60 respectively.
  • a solid-state imaging device (solid-state imaging device 1) having an amplification / selection circuit (amplification / selection circuit 70) that outputs the signal, and samples the noise-removed optical signal in the amplification / selection circuit 70.
  • the driving method is configured of a solid-state imaging device (solid-state imaging device 1).
  • the amplification and selection circuit 70 corresponds to each of the plurality of horizontal signal lines 60, and the noise-removed optical signal transmitted by the corresponding horizontal signal line 60 in the optical signal holding operation.
  • a sampling capacitor sampling capacitor C71S and sampling capacitor C71R
  • the sampling capacitor C71S and A plurality of column output holding units (column output holding unit 71) for outputting a differential signal obtained by converting a difference signal between the noise-removed optical signal held in the sampling capacitor C71R and the column reset signal into a differential signal, and a plurality of column outputs
  • a first feedback capacitor (a feedback capacitor CS1 and a feedback capacitor) for amplifying a signal corresponding to all of the holding unit 71.
  • the feedback unit (feedback unit 72) that alternately switches to either the capacitor CS1 and the feedback capacitor CR1, or the feedback capacitor CS2 and the feedback capacitor CR2, and the column output holding unit 71 that outputs a differential signal in the signal output operation.
  • the output differential signal is amplified and output as a differential signal according to the ratio of the selected sampling capacitor C71S and sampling capacitor C71R and the switched feedback capacitor CS1 and feedback capacitor CR1, or the feedback capacitor CS2 and feedback capacitor CR2.
  • a differential amplifier circuit (differential amplifier circuit 73) that performs signal output operation.
  • a column output holding unit 71 that outputs a differential signal in a signal output operation causes noise in one column circuit 50 among adjacent column circuits 50 connected to a horizontal signal line 60 different from the corresponding horizontal signal line 60.
  • a column output holding unit 71 that outputs the removal optical signal to the other column circuit 50 in parallel with a column reset signal and performs an optical signal holding operation corresponding to the horizontal signal line 60 through which the noise removal optical signal is transmitted.
  • the column output holding unit 71 that holds the transmitted noise-removing optical signal and performs the reset signal holding operation corresponding to the horizontal signal line 60 to which the column reset signal is transmitted, holds the transmitted column reset signal,
  • a driving method of the solid-state imaging device 1 is configured in which the differential amplifier circuit 73 is initialized during a period during which the optical signal holding operation, the reset signal holding operation, and the signal output operation are switched.
  • a plurality of pixels 11 arranged in a matrix are arranged for each column, and the optical signal output from the pixel 11 in the corresponding column and the noise-removed optical signal corresponding to the reset signal are output.
  • a plurality of column circuits 50, a plurality of column circuits 50 are periodically divided and connected, and a noise-removed optical signal output from one of the connected column circuits 50 and a column from which the noise-removed optical signal is output
  • a plurality of horizontal signal lines 60 that transmit a column reset signal when the circuit 50 is reset, and a noise removal optical signal and a column reset signal transmitted by each of the plurality of horizontal signal lines 60 are selected and sequentially selected.
  • An amplification and selection circuit 70 that samples and amplifies and outputs a differential signal based on the noise-removed optical signal and the column reset signal output from the same column circuit 50.
  • the circuit 70 corresponds to each of the plurality of horizontal signal lines 60 and holds the noise-removed optical signal transmitted by the corresponding horizontal signal line 60 in the optical signal holding operation for sampling the noise-removed optical signal, and the column reset signal.
  • the sampling capacitor C71S and the sampling capacitor C71R for holding the column reset signal transmitted by the corresponding horizontal signal line 60 are provided.
  • a plurality of column output holding units 71 for outputting a differential signal obtained by converting a difference signal between the noise-removed optical signal and the column reset signal held in the capacitor C71S and the sampling capacitor C71R into a differential signal, and a plurality of column output holding units 71
  • feedback capacitor CS1 for amplifying the signal
  • a feedback capacitor for amplifying the differential signal output from the column output holding unit 71 for each signal output operation, the feedback capacitor CS1 and the feedback capacitor CR1;
  • the feedback unit 72 that alternately switches to either the feedback capacitor CS2 or the feedback capacitor CR2, and the sampling capacitor C71S and the sampling capacitor C71R included in the column output holding unit 71 that outputs a differential signal in the signal output operation are switched.
  • a differential amplifier circuit 73 that amplifies the output differential signal and outputs it as a differential signal in accordance with the ratio between the feedback capacitor CS1 and the feedback capacitor CR1 or the ratio between the feedback capacitor CS2 and the feedback capacitor CR2.
  • the differential amplifier circuit 73 is disposed at a position farthest from the differential amplifier circuit 73.
  • the column circuit 50 is arranged such that the wiring length between the sampling capacitor C71S or the sampling capacitor C71R provided in the column output holding unit 71 is farthest from the sampling capacitor C71S or the sampling capacitor C71R in the horizontal signal line 60.
  • Each component (column output holding unit 71, feedback unit 72, differential amplifier circuit 73) provided in the amplification / selection circuit 70 is set close to the horizontal signal line 60 between the two.
  • a solid-state imaging device (solid-state imaging device 1) to be arranged is configured.
  • the first semiconductor substrate (first semiconductor substrate 110) and the second semiconductor substrate (second semiconductor substrate 120) are connected to each other by an inter-substrate connection portion (for example, a micro bump). ), At least a plurality of pixels 11 arranged in a matrix are formed on the first semiconductor substrate 110 on which light is incident, and at least the amplification and selection circuit 70 includes The solid-state imaging device 1 is formed on the second semiconductor substrate 120 stacked on the surface opposite to the surface on which light is incident on the first semiconductor substrate 110.
  • the column circuit 50 provided in the solid-state imaging device 1 includes three horizontal signal lines 60 (horizontal signal lines 60-1 to 60-3).
  • the column pixel signals are output (read) from the adjacent two column circuits 50 to different horizontal signal lines 60 in parallel at the same time.
  • the column output holding unit 71 in which the optical signal holding operation, the reset signal holding operation, and the signal output operation in the column output holding unit 71 corresponding to each horizontal signal line 60 are different. Control not to overlap each other.
  • the solid-state imaging device 1 in FIG. 4 and FIG. 6, the solid-state imaging device 1 includes three horizontal signal lines 60 (horizontal signal lines 60-1 to 60-3), An example of a configuration in which adjacent column circuits 50 are periodically connected to different horizontal signal lines 60 is shown.
  • the number of horizontal signal lines 60 included in the solid-state imaging device 1 is not limited to the number shown in the first embodiment, and includes a larger number of horizontal signal lines 60 and adjacent column circuits 50. Each may be periodically connected to different horizontal signal lines 60.
  • the amplification / selection circuit 70 includes a column output holding unit 71 corresponding to each horizontal signal line 60.
  • solid-state imaging device 2 In the solid-state imaging device according to the second embodiment of the present invention (hereinafter referred to as “solid-state imaging device 2”), the number of three horizontal signal lines 60 provided in the solid-state imaging device 1 of the first embodiment is increased to four. Accordingly, the number of column output holding units 71 provided in the amplification / selection circuit 70 provided in the solid-state imaging device 1 of the first embodiment is four. For this reason, the structure of the solid-state imaging device 2 and the configuration and operation of each component included in the solid-state imaging device 2 are the same as the structure of the solid-state imaging device 1 of the first embodiment and the solid-state imaging of the first embodiment.
  • each component included in the apparatus 1 The configuration and operation of each component included in the apparatus 1 are the same. Therefore, a detailed description of the structure of the solid-state imaging device 2 and the configuration and operation of each component included in the solid-state imaging device 2 is omitted.
  • the same reference numerals are used for the same components as those of the solid-state imaging device 1 of the first embodiment, and the pixel array unit 10 in the solid-state imaging device 2 of the second embodiment is used. A series of operations for outputting an output signal corresponding to the pixel signal output from the pixel 11 arranged inside will be described.
  • FIG. 9 is a circuit diagram illustrating an example of a schematic configuration of the pixel 11, the column circuit 50, and the amplification and selection circuit 70 provided in the solid-state imaging device 2 according to the second embodiment of the present invention.
  • FIG. 9 includes a pixel array unit 10 in which pixels 11 are two-dimensionally arranged in 2 rows and 8 columns, and column circuits 50-1 to 50-8 corresponding to the pixels 11 in each column are adjacent to each other.
  • the column circuits 50 are connected to one of the four horizontal signal lines 60 (horizontal signal line 60-1 to horizontal signal line 60-4) so that the column pixel signals are output to different horizontal signal lines 60.
  • 2 shows an example of a configuration of a solid-state imaging device 2 having a configuration.
  • the four column output holding units 71 included in the amplification and selection circuit 70 are shown for ease of explanation. In each of them, only the sampling capacitor C71R, the sampling capacitor C71S, the switch SW711, the switch SW712R, the switch SW712S, the switch SW713R, and the switch SW713S are shown.
  • the switch SW724R1 and feedback Only the capacitor CR1, switch SW725R1, switch SW724R2, feedback capacitor CR2, switch SW725R2, switch SW724S1, feedback capacitor CS1, switch SW725S1, switch SW724S2, feedback capacitor CS2, and switch SW725S2 are shown.
  • the components in the feedback unit 72 are the feedback circuit 72-R1, the feedback circuit 72-R2, and the feedback circuit 72. -S1 or feedback circuit 72-S2 is collectively shown.
  • the input of the feedback circuit 72-R1 and the feedback circuit 72-R2 is connected to the inverting input terminal of the differential amplifier circuit 73.
  • a configuration in which terminals (first terminals of the switch SW724R1 and the switch SW724R2) are connected and a column reset signal is input from each column output holding unit 71 is shown.
  • the input terminals of the feedback circuit 72-S1 and the feedback circuit 72-S2 are connected to the non-inverting input terminal of the differential amplifier circuit 73, and the column output holding units are respectively connected.
  • a configuration for inputting a noise-removed optical signal from 71 is shown.
  • the horizontal scanning circuit 40 sequentially outputs the column selection signal CSEL (1) to the column selection signal CSEL (8), thereby the column circuit 50.
  • the ⁇ 1 to column circuits 50-8 sequentially output the column pixel signals to the connected horizontal signal lines 60 and transmit them to the amplification and selection circuit 70.
  • the timing generation circuit 20 controls the column output holding unit 71 to control the operation of each column output holding unit 71 and the feedback unit 72.
  • the column output holding unit control signals corresponding to the column output holding unit 71-1 are the control signal SHR1, the control signal SHS1, and the control signal CB1.
  • the column output holding unit control signals corresponding to the column output holding unit 71-2 are the control signal SHR2, the control signal SHS2, and the control signal CB2.
  • the column output holding unit control signals corresponding to the column output holding unit 71-3 are the control signal SHR3, the control signal SHS3, and the control signal CB3.
  • the column output holding unit control signals corresponding to the column output holding unit 71-4 are the control signal SHR4, the control signal SHS4, and the control signal CB4.
  • FIG. 10 is a timing chart showing an example of drive timing of the column circuit 50 and the amplification / selection circuit 70 provided in the solid-state imaging device 2 according to the second embodiment of the present invention.
  • each of the column circuits 50 corresponding to eight different columns of pixels 11 in the pixel array unit 10 is set as one group for each of two predetermined column circuits 50, and is sequentially controlled for each group.
  • An example of drive timing in the case of sequentially outputting output signals subjected to correlated double sampling processing based on the column pixel signals output from the respective column circuits 50 is shown.
  • FIG. 10 shows an example of the drive timing when two adjacent column circuits 50 are set as one group. Note that the example of the drive timing shown in FIG. 10 is also generated by each pixel 11 arranged in the first row of the pixel array unit 10 as in FIG. 7 described in the solid-state imaging device 1 of the first embodiment. This is the drive timing of the horizontal readout period from the state in which the noise-removed optical signal corresponding to the pixel signal is held in the sampling capacitor 514 provided in each column circuit 50.
  • the wording shown in the example of the drive timing shown in FIG. 10 is the same as FIG. 7 described in the solid-state imaging device 1 of the first embodiment.
  • the solid-state imaging device of the first embodiment shown in FIG. 10 The timing different from the drive timing in 1 is added.
  • the operation at this timing is an operation in which the column output holding unit 71 holds the previous state (hereinafter referred to as “state holding operation”).
  • state holding operation is an operation in which the column output holding unit 71 holds the previous state.
  • “HOLD” is shown as a word representing this “state holding operation”.
  • the example of the drive timing shown in FIG. 10 is similar to FIG. 7 described in the solid-state imaging device 1 of the first embodiment, and the sampling included in each column output holding unit 71 for ease of explanation.
  • the control for clamping the capacitor C71R and the sampling capacitor C71S and the control for resetting the feedback capacitor CR1, the feedback capacitor CR2, the feedback capacitor CS1, and the feedback capacitor CS1 provided in the feedback unit 72 are omitted.
  • these clamp control and reset control are not omitted, and the clamp control and reset control are performed at the timing described above. (See FIGS. 3 and 5).
  • the horizontal scanning circuit 40 receives the column selection signal CSEL (1) for the first column and the column selection signal CSEL (2) for the second column. 50-1 and the second column circuit 50-2 are simultaneously selected. As a result, the noise-removed optical signal held in the sampling capacitor 514 provided in the column circuit 50-1 in the first column is output to the horizontal signal line 60-1, and the sampling provided in the column circuit 50-2 in the second column. The noise-removed optical signal held in the capacitor 514 is simultaneously output to the horizontal signal line 60-2.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform an optical signal holding operation (SIGNAL (1)) by the control signal SHS1, and the column circuit via the horizontal signal line 60-1.
  • the noise-removed optical signal transmitted from 50-1 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-1.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform an optical signal holding operation (SIGNAL (2)) by the control signal SHS2, and the column circuit via the horizontal signal line 60-2.
  • SIGNAL (2) optical signal holding operation
  • the noise-removed optical signal transmitted from 50-2 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-2.
  • the horizontal scanning circuit 40 performs sampling included in the column circuit 50-1 in the first column by using the clamp pulse CL (1) in the first column and the clamp pulse CL (2) in the second column.
  • the capacitor 514 and the sampling capacitor 514 provided in the second column circuit 50-2 are each clamped to the clamp level VCOM.
  • the column reset signal from the column circuit 50-1 in the first column is output to the horizontal signal line 60-1
  • the column reset signal from the column circuit 50-2 in the second column is output to the horizontal signal line 60-2.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform a reset signal holding operation (RESET (1)) by the control signal SHR1, and the column circuit via the horizontal signal line 60-1.
  • REET (1) reset signal holding operation
  • the column reset signal transmitted from 50-1 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-1.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform a reset signal holding operation (RESET (2)) by the control signal SHR2, and the column circuit via the horizontal signal line 60-2.
  • the column reset signal transmitted from 50-2 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-2.
  • the horizontal scanning circuit 40 selects the first column circuit 50-1 by the column selection signal CSEL (1) of the first column and 1 by the clamp pulse CL (1) of the first column. The clamping of the sampling capacitor 514 provided in the column circuit 50-1 of the column is released.
  • the horizontal scanning circuit 40 selects the second column circuit 50-2 by the second column selection signal CSEL (2) and the second column by the second clamp pulse CL (2). The clamp of the sampling capacitor 514 provided in the eye column circuit 50-2 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-1 based on the control signal CB1, and the sampling signal provided in the column output holding unit 71-1 in the differential amplifier circuit 73 based on the control signal ⁇ 2.
  • Capacitor C71R and sampling capacitor C71S are connected to feedback circuit 72-1 (feedback circuit 72-R1 and feedback circuit 72-S1) to perform signal output operation (AMP (1)).
  • the differential amplifier circuit 73 performs correlated double based on the column pixel signal (noise removal optical signal and column reset signal) transmitted from the column circuit 50-1 of the first column via the horizontal signal line 60-1.
  • the output signal VOUT subjected to the sampling process that is, the output signal VOUT (COLUMN (1)) corresponding to the pixel signal output from the pixel 11 in the first column is output.
  • the timing generation circuit 20 does not select the column output holding unit 71-2 with the control signal CB2. Accordingly, the column output holding unit 71-2 is in a state of performing a state holding operation (HOLD) in which the noise removal optical signal is held in the sampling capacitor C71S and the column reset signal is held in the sampling capacitor C71R.
  • HOLD state holding operation
  • the horizontal scanning circuit 40 receives the column selection signals CSEL (3) for the third column and the column selection signals CSEL (4) for the fourth column, and the column circuits 50-3 and 4 for the third column.
  • the column circuit 50-4 in the column is selected simultaneously.
  • the noise-removed optical signal held in the sampling capacitor 514 provided in the third column circuit 50-3 is output to the horizontal signal line 60-3, and the sampling provided in the fourth column circuit 50-4.
  • the noise-removed optical signal held in the capacitor 514 is simultaneously output to the horizontal signal line 60-4.
  • the timing generation circuit 20 causes the column output holding unit 71-3 to perform an optical signal holding operation (SIGNAL (3)) by the control signal SHS3, and the column circuit via the horizontal signal line 60-3.
  • the noise-removed optical signal transmitted from 50-3 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-3.
  • the timing generation circuit 20 causes the column output holding unit 71-4 to perform an optical signal holding operation (SIGNAL (4)) by the control signal SHS4, and the column circuit via the horizontal signal line 60-4.
  • the noise-removed optical signal transmitted from 50-4 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-4.
  • the timing generation circuit 20 selects the column output holding unit 71-1 based on the control signal CB1 and the respective column output holding units 71-1 to the differential amplifier circuit 73 based on the control signal ⁇ 2.
  • the connection between the sampling capacitor and the feedback circuit 72-1 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-2 based on the control signal CB2, and the sampling signal provided in the column output holding unit 71-2 in the differential amplifier circuit 73 based on the control signal ⁇ 1.
  • Capacitor C71R and sampling capacitor C71S are connected to feedback circuit 72-2 (feedback circuit 72-R2 and feedback circuit 72-S2) to perform a signal output operation (AMP (2)).
  • the differential amplifier circuit 73 performs the correlated double sampling process based on the column pixel signal transmitted from the column circuit 50-2 of the second column via the horizontal signal line 60-2.
  • An output signal VOUT (COLUMN (2)) corresponding to the pixel signal output from the pixel 11 is output.
  • the timing generation circuit 20 does not select the column output holding unit 71-1 based on the control signal CB1, and the column output holding unit 71-1 holds the differential positive signal in the sampling capacitor C71S.
  • a state holding operation (HOLD) for holding the differential negative signal in the sampling capacitor C71R is set.
  • the horizontal scanning circuit 40 uses the third column clamp pulse CL (3) and the fourth column clamp pulse CL (4) to provide a sampling capacitor provided in the third column circuit 50-3.
  • the sampling capacitor 514 provided in the column circuit 50-4 in the fourth column is clamped to the clamp level VCOM.
  • the timing generation circuit 20 causes the column output holding unit 71-3 to perform a reset signal holding operation (RESET (3)) by the control signal SHR3, and the column circuit via the horizontal signal line 60-3.
  • the column reset signal transmitted from 50-3 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-3.
  • the timing generation circuit 20 causes the column output holding unit 71-4 to perform a reset signal holding operation (RESET (4)) by the control signal SHR4, and the column circuit via the horizontal signal line 60-4.
  • the column reset signal transmitted from 50-2 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-4.
  • the horizontal scanning circuit 40 selects the column circuit 50-3 for the third column by the column selection signal CSEL (3) for the third column and 3 by the clamp pulse CL (3) for the third column.
  • the clamp of the sampling capacitor 514 provided in the column circuit 50-3 of the column is released.
  • the horizontal scanning circuit 40 selects the fourth column circuit 50-4 by the fourth column selection signal CSEL (4) and four columns by the fourth column clamp pulse CL (4).
  • the clamp of the sampling capacitor 514 provided in the eye column circuit 50-4 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-2 based on the control signal CB2 and samples each of the column output holding units 71-2 to the differential amplifier circuit 73 based on the control signal ⁇ 1.
  • the connection between the capacitor and the feedback circuit 72-2 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-3 based on the control signal CB3, and the sampling signal provided in the column output holding unit 71-3 in the differential amplifier circuit 73 based on the control signal ⁇ 2.
  • the capacitor C71R and the sampling capacitor C71S are connected to the feedback circuit 72-1, and the signal output operation (AMP (3)) is performed.
  • the differential amplifier circuit 73 performs the correlated double sampling process based on the column pixel signal transmitted from the column circuit 50-3 of the third column via the horizontal signal line 60-3.
  • An output signal VOUT (COLUMN (3)) corresponding to the pixel signal output from the pixel 11 is output.
  • the timing generation circuit 20 does not select the column output holding unit 71-4 based on the control signal CB4, but holds the column output holding unit 71-4 in the sampling capacitor C71S with the noise-removed optical signal, A state holding operation (HOLD) for holding the column reset signal in the sampling capacitor C71R is set.
  • the horizontal scanning circuit 40 receives the column selection signals CSEL (5) of the fifth column and the column selection signals CSEL (6) of the sixth column and the column circuits 50-5 and 6 of the fifth column.
  • the column circuit 50-6 in the column is selected simultaneously.
  • the noise-removed optical signal held in the sampling capacitor 514 provided in the column circuit 50-5 in the fifth column is output to the horizontal signal line 60-1, and the sampling provided in the column circuit 50-6 in the sixth column.
  • the noise-removed optical signal held in the capacitor 514 is simultaneously output to the horizontal signal line 60-2.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform an optical signal holding operation (SIGNAL (5)) by the control signal SHS1, and the column circuit via the horizontal signal line 60-1.
  • the noise-removed optical signal transmitted from 50-5 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-1.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform an optical signal holding operation (SIGNAL (6)) by the control signal SHS2, and the column circuit via the horizontal signal line 60-2.
  • the noise-removed optical signal transmitted from 50-6 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-2.
  • the timing generation circuit 20 selects the column output holding unit 71-3 based on the control signal CB3, and selects each of the column output holding units 71-1 in the differential amplification circuit 73 based on the control signal ⁇ 2.
  • the connection between the sampling capacitor and the feedback circuit 72-1 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-4 based on the control signal CB4, and the sampling signal provided in the column output holding unit 71-4 in the differential amplifier circuit 73 based on the control signal ⁇ 1.
  • the capacitor C71R, the sampling capacitor C71S, and the feedback circuit 72-2 are connected to perform a signal output operation (AMP (4)).
  • AMP (4) signal output operation
  • the differential amplifier circuit 73 performs the correlated double sampling process based on the column pixel signal transmitted from the column circuit 50-4 of the fourth column via the horizontal signal line 60-4.
  • An output signal VOUT (COLUMN (4)) corresponding to the pixel signal output from the pixel 11 is output.
  • the timing generation circuit 20 does not select the column output holding unit 71-3 based on the control signal CB3, but holds the column output holding unit 71-3 in the sampling capacitor C71S.
  • a state holding operation (HOLD) for holding the differential negative signal in the sampling capacitor C71R is set.
  • the horizontal scanning circuit 40 uses the clamp pulse CL (5) in the fifth column and the clamp pulse CL (6) in the sixth column to provide a sampling capacitor provided in the column circuit 50-5 in the fifth column. 514 and the sampling capacitor 514 provided in the column circuit 50-6 of the sixth column are each clamped to the clamp level VCOM. As a result, the column reset signal from the column circuit 50-5 in the fifth column is output to the horizontal signal line 60-1, and the column reset signal from the column circuit 50-6 in the sixth column is output to the horizontal signal line 60-2. Output simultaneously.
  • the timing generation circuit 20 causes the column output holding unit 71-1 to perform a reset signal holding operation (RESET (5)) by the control signal SHR1, and the column circuit via the horizontal signal line 60-1.
  • the column reset signal transmitted from 50-5 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-1.
  • the timing generation circuit 20 causes the column output holding unit 71-2 to perform a reset signal holding operation (RESET (6)) by the control signal SHR2, and the column circuit via the horizontal signal line 60-2.
  • the column reset signal transmitted from 50-6 is held (sampled) in the sampling capacitor C71R in the column output holding unit 71-2.
  • the horizontal scanning circuit 40 selects the fifth column circuit 50-5 by the column selection signal CSEL (5) of the first column and 5 by the clamp pulse CL (5) of the fifth column. The clamping of the sampling capacitor 514 provided in the column circuit 50-5 of the column is released.
  • the horizontal scanning circuit 40 selects the sixth column circuit 50-6 by the sixth column selection signal CSEL (6) and the sixth column by the sixth column clamp pulse CL (6). The clamp of the sampling capacitor 514 provided in the eye column circuit 50-6 is released.
  • the timing generation circuit 20 selects the column output holding unit 71-1 based on the control signal CB1, and the sampling signal provided in the column output holding unit 71-1 in the differential amplifier circuit 73 based on the control signal ⁇ 2.
  • the capacitor C71R and the sampling capacitor C71S are connected to the feedback circuit 72-1, and the signal output operation (AMP (5)) is performed.
  • the differential amplifier circuit 73 performs the correlated double sampling process based on the column pixel signal transmitted from the column circuit 50-5 of the fifth column via the horizontal signal line 60-1.
  • An output signal VOUT (COLUMN (5)) corresponding to the pixel signal output from the pixel 11 is output.
  • the timing generation circuit 20 does not select the column output holding unit 71-2 based on the control signal CB2, and the column output holding unit 71-2 holds the noise-removed optical signal in the sampling capacitor C71S.
  • a state holding operation (HOLD) for holding the column reset signal in the sampling capacitor C71R is set.
  • the horizontal scanning circuit 40 uses the column selection signal CSEL (7) of the seventh column and the column selection signal CSEL (8) of the eighth column to output the column circuits 50-7 and 8 of the seventh column.
  • the column circuit 50-8 in the column is selected simultaneously.
  • the noise-removed optical signal held in the sampling capacitor 514 provided in the column circuit 50-7 in the seventh column is output to the horizontal signal line 60-3, and the sampling provided in the column circuit 50-4 in the eighth column.
  • the noise-removed optical signal held in the capacitor 514 is simultaneously output to the horizontal signal line 60-4.
  • the timing generation circuit 20 causes the column output holding unit 71-3 to perform an optical signal holding operation (SIGNAL (7)) by the control signal SHS3, and the column circuit via the horizontal signal line 60-3.
  • the noise-removed optical signal transmitted from 50-7 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-3.
  • the timing generation circuit 20 causes the column output holding unit 71-4 to perform the optical signal holding operation (SIGNAL (8)) by the control signal SHS4, and the column circuit via the horizontal signal line 60-4.
  • the noise-removed optical signal transmitted from 50-8 is held (sampled) in the sampling capacitor C71S in the column output holding unit 71-4.
  • the horizontal scanning circuit 40 sequentially selects two column circuits 50 at a time, and outputs the column pixel signals to the corresponding horizontal signal lines 60 simultaneously. Further, the timing generation circuit 20 performs control so that the optical signal holding operation and the reset signal holding operation in the two column output holding units 71 corresponding to the column pixel signals simultaneously transmitted through the horizontal signal lines 60 are simultaneously performed. To do. Then, the timing generation circuit 20 exclusively controls the signal output operation and the state holding operation in each column output holding unit 71, and outputs an output signal VOUT corresponding to each column pixel signal from the differential amplifier circuit 73. Output. That is, the timing generation circuit 20 does not overlap the selection of the column output holding unit 71 that outputs the differential positive signal and the differential negative signal that cause the differential amplifier circuit 73 to amplify the difference signal between different column output holding units 71. To control.
  • the solid-state imaging device 2 includes the four horizontal signal lines 60 (the horizontal signal lines 60-1 to 60-4), and the adjacent column circuits 50 are periodically connected to different horizontal signal lines 60. Connecting. In the solid-state imaging device 2, the reading of the column pixel signal from the column circuit 50 to the horizontal signal line 60 and the reading of the column pixel signal from the adjacent column circuit 50 to the different horizontal signal line 60 are simultaneously performed in parallel. Do it.
  • the feedback unit 72 in the amplification and selection circuit 70 includes two sets of feedback circuits (feedback) each including a feedback capacitor corresponding to each of the noise-removed optical signal and the column reset signal.
  • the circuit 72-1 and the feedback circuit 72-2) are exclusively selected from the two column output holding units 71 that have finished holding both the noise-removed optical signal and the column reset signal.
  • the solid-state imaging device 2 maintains the holding state of the noise-removed optical signal and the column reset signal held in the unselected column output holding unit 71.
  • the feedback capacitor connected to the differential amplifier circuit 73 that amplifies the differential signal (correlated double sampling processing) between the noise-removed optical signal held by the selected column output holding unit 71 and the column reset signal. As a result, the two feedback circuits are alternately switched.
  • the optical signal holding operation and the reset signal holding operation in the two column output holding units 71 out of the four column output holding units 71 included in the amplification and selection circuit 70 are simultaneously performed, Thereafter, without overlapping the signal output operations in the two column output holding units 71, the column pixel signals output from the respective column circuits 50, that is, the output signals VOUT corresponding to the pixels 11 arranged in the respective columns are output. Continuous and sequential output is possible. For this reason, also in the solid-state imaging device 2, the output signal VOUT can be output by the signal output operation of one of the column output holding units 71, as in the solid-state imaging device 1 of the first embodiment.
  • the amplification and selection circuit 70 suppresses deterioration of image quality due to the column circuit 50 and without increasing power consumption.
  • the speed at which the output signal VOUT is output can be improved.
  • the column pixel signals from the two adjacent column circuits 50 are simultaneously read out in parallel to the corresponding horizontal signal line 60.
  • the cycle of the timing for controlling the reading of the column pixel signal to the column circuit 50 can be made longer than that of the solid-state imaging device 1 of the first embodiment.
  • the operation speed (for example, the frequency of the clock signal) of the component that controls the column circuit 50 can be lowered.
  • power consumption can be reduced compared with the solid-state imaging device 1 of 1st Embodiment.
  • the amplification / selection circuit corresponds to each of the plurality of horizontal signal lines (horizontal signal line 60), and in the first operation (optical signal holding operation).
  • the column pixel signal (noise-removed optical signal) transmitted through the corresponding horizontal signal line 60 is held, and the column reset signal transmitted through the corresponding horizontal signal line 60 is stored in the second operation (reset signal holding operation).
  • a sampling capacitor (sampling capacitor C71S and sampling capacitor C71R) to be held, and a signal of the difference between the column pixel signal and the column reset signal held in the sampling capacitor C71S and sampling capacitor C71R in the third operation (signal output operation)
  • a plurality of column output holding units (column output holding unit 71) for outputting differential signals obtained by converting the differential signal into a differential signal, and a plurality of column output holding units 7
  • a first feedback capacitor feedback capacitor CS1 and feedback capacitor CR1 and a second feedback capacitor (feedback capacitor CS2 and feedback capacitor CR2) for amplifying a signal, and for each signal output operation
  • a feedback unit that alternately switches a feedback capacitor for amplifying the differential signal output from the column output holding unit 71 to one of the feedback capacitor CS1 and the feedback capacitor CR1, or the feedback capacitor CS2 and the feedback capacitor CR2.
  • Section 72 and in the signal output operation, the sampling capacitor C71S and sampling capacitor C71R provided in the column output holding section 71 that outputs the differential signal, and the switched feedback capacitor CS1 and feedback capacitor CR1 or feedback capacitor CS2 and feedback.
  • Differential amplification that amplifies the output differential signal and outputs it as a differential signal according to the ratio with the capacitor CR2
  • a column (differential amplifier circuit 73), a group is set for each of a predetermined number of different horizontal signal lines 60, and different column circuits (column circuits 50) connected to the horizontal signal lines 60 belonging to the same group.
  • each of the connected horizontal signal lines 60 sequentially outputs a noise removal optical signal and a column reset signal, and performs an optical signal holding operation corresponding to the horizontal signal line 60 to which the noise removal optical signal is transmitted.
  • the column output holding units 71 simultaneously hold the transmitted noise removal optical signals, and perform the reset signal holding operation corresponding to the horizontal signal line 60 to which the column reset signal is transmitted.
  • Each transmitted column reset signal is simultaneously held, and the differential signal is exclusively output to each column output holding unit 71 that outputs a differential signal in the signal output operation.
  • the column output holding unit 71 that is not outputting the differential signal maintains the holding state of the noise-removed optical signal and the column reset signal or the holding state of the differential signal, and holds the optical signal holding operation and the reset signal holding.
  • a driving method of the solid-state imaging device (solid-state imaging device 2) is configured to initialize the differential amplifier circuit 73 during the period between the operation and the signal output operation.
  • the column circuit 50 provided in the solid-state imaging device 2 includes four horizontal signal lines 60 (horizontal signal lines 60-1 to 60-4).
  • the column pixel signals are output (read) from the adjacent two column circuits 50 to different horizontal signal lines 60 simultaneously in parallel.
  • the optical signal holding operation and the reset signal holding operation in the column output holding unit 71 corresponding to each horizontal signal line 60 are simultaneously performed, and then each column output holding unit.
  • the signal output operation in 71 is performed exclusively, and control is performed so that the signal output operations do not overlap between different column output holding units 71.
  • the column circuit 50 provided in the solid-state imaging device 1 of the first embodiment and the solid-state imaging device 2 of the second embodiment is one connected to the same vertical signal line 12, as shown in FIG.
  • An example of a configuration in which a noise-removed optical signal is held by correlated double sampling processing based on the pixel signal output by the pixel 11 is shown.
  • the configuration of the column circuit 50 included in the solid-state imaging device 2 is not limited to the configuration shown in the first embodiment and the second embodiment, and is based on pixel signals output by more pixels 11.
  • a configuration for holding a noise-removed optical signal may be used.
  • solid-state imaging device 3 The solid-state imaging device according to the third embodiment of the present invention (hereinafter referred to as “solid-state imaging device 3”) was provided in the solid-state imaging device 1 of the first embodiment and the solid-state imaging device 2 of the second embodiment.
  • the configuration of the column circuit 50 is different. Therefore, the structure of the solid-state imaging device 3 and the configuration and operation of each component other than the column circuit provided in the solid-state imaging device 3 are the same as those of the solid-state imaging device 1 of the first embodiment and the solid-state of the second embodiment. This is the same as the imaging device 2. Therefore, the detailed description regarding the structure and operation
  • FIG. 11 is a circuit diagram showing an example of the configuration of the column circuit provided in the solid-state imaging device 3 according to the third embodiment of the present invention.
  • FIG. 11 shows an example of the configuration of two pixels 11 connected to the same vertical signal line 12 and one column circuit 55 corresponding to these pixels 11.
  • the column circuit 55 shown in FIG. 11 also has the same circuit elements as those in the column circuit 50 provided in the solid-state imaging device 1 of the first embodiment and the solid-state imaging device 2 of the second embodiment. Contains. Therefore, in the following description, in the circuit elements of the column circuit 55, the same reference numerals are given to the circuit elements similar to the circuit elements of the column circuit 50 shown in FIG. Is omitted.
  • the column circuit 55 includes a pixel output holding unit 56, a column output amplifier 52, and a column selection switch 53.
  • the column circuit 55 includes a pixel output holding unit 56 in place of the pixel output holding unit 51 provided in the column circuit 50.
  • An input terminal of the pixel output holding unit 56 is an input terminal of the column circuit 55 and is connected to the vertical signal line 12.
  • the output terminal of the pixel output holding unit 56 is connected to the input terminal of the column output amplifier 52.
  • the output terminal of the column output amplifier 52 is connected to the first terminal of the column selection switch 53, and the second terminal of the column selection switch 53 is the output terminal of the column circuit 55. .
  • the pixel output holding unit 56 Similarly to the pixel output holding unit 51 provided in the column circuit 50, the pixel output holding unit 56 generates a noise-removed optical signal corresponding to the pixel signal output from the pixel 11 and transmitted through the vertical signal line 12. Hold. The pixel output holding unit 56 generates and holds noise removal optical signals corresponding to the two pixels 11 connected to the same vertical signal line 12, that is, the pixels 11 in different rows. The pixel output holding unit 56 outputs the noise-removed optical signal corresponding to the selected pixel 11 and the noise-removed optical signal to the column output amplifier 52.
  • the pixel output holding unit 56 includes a clamp capacitor 562, a first sampling switch 561-1, a first clamp switch 563-1, a first sampling capacitor 564-1, and a first sampling capacitor selection switch 565. -1, a second sampling switch 561-2, a second clamp switch 563-2, a second sampling capacitor 564-2, and a second sampling capacitor selection switch 565-2.
  • the first electrode of the clamp capacitor 562 is an input terminal of the pixel output holding unit 56, that is, an input terminal of the column circuit 55, and is connected to the vertical signal line 12.
  • the second electrode of the clamp capacitor 562 is connected to the first terminals of the first sampling switch 561-1 and the second sampling switch 561-2.
  • the second terminal of the first sampling switch 561-1 includes the first terminal of the first clamp switch 563-1, the first electrode of the first sampling capacitor 564-1, and the first sampling capacitor.
  • the selector switch 565-1 is connected to each of the first terminals.
  • the second terminal of the second sampling switch 561-2 includes a first terminal of the second clamp switch 563-2, a first electrode of the second sampling capacitor 564-2, and a second sampling capacitor.
  • the selector switch 565-2 is connected to each of the first terminals.
  • the second terminal of the first sampling capacitor selection switch 565-1 is connected to the second terminal of the second sampling capacitor selection switch 565-2 and serves as the output terminal of the pixel output holding unit 56.
  • the second terminal of the first clamp switch 563-1 is connected to the reference voltage VCOM.
  • the second electrode of the first sampling capacitor 564-1 is grounded.
  • the second terminal of the second clamp switch 563-2 is connected to the reference voltage VCOM.
  • the second electrode of the second sampling capacitor 564-2 is grounded.
  • the clamp capacitor 562 is a capacitor that holds (accumulates) charges corresponding to the signal level (potential) of the input pixel signal, similarly to the clamp capacitor 512 provided in the pixel output holding unit 51 in the column circuit 50.
  • the clamp capacitor 512 accumulates charges corresponding to the potential difference between the potential applied to the first electrode and the potential applied to the second electrode.
  • the signal level (potential) of the pixel signal transmitted from the pixel 11 via the vertical signal line 12 is directly applied to the first electrode of the clamp capacitor 562.
  • the first sampling switch 561-1 is held in the clamp capacitor 562 in accordance with the sampling pulse SH1 output from the timing generation circuit 20. This is a switch for transmitting the charge corresponding to the signal level (potential) of the pixel signal to the first sampling capacitor 564-1.
  • the first sampling switch 561-1 is controlled to be closed by the sampling pulse SH1
  • the signal level (potential) of the pixel signal held in the clamp capacitor 562 is connected to the first terminal and the second terminal. Is transferred to the first sampling capacitor 564-1.
  • the signal level (potential) of the pixel signal is applied to the first electrode of the first sampling capacitor 564-1.
  • the first clamp switch 563-1 has a first sampling capacitor according to the clamp pulse CL1 output from the horizontal scanning circuit 40. This is a switch for clamping 564-1 to the potential of the reference voltage VCOM (clamp level VCOM).
  • VCOM reference voltage
  • the first clamp switch 563-1 When the first clamp switch 563-1 is controlled to be closed by the clamp pulse CL1, the first clamp switch 563-1 connects the first terminal and the second terminal, and connects the first electrode of the first sampling capacitor 564-1. And clamp to the clamp level VCOM.
  • the first sampling capacitor 564-1 is a capacitor that holds (accumulates) charges corresponding to the signal level (potential) of the pixel signal, similarly to the sampling capacitor 514 provided in the pixel output holding unit 51 in the column circuit 50. is there.
  • the potential corresponding to the charge accumulated in the first sampling capacitor 564-1 is held by the pixel output holding unit 56, and the signal level of the noise-removed optical signal corresponding to any one of the pixels 11 output to the column output amplifier 52 ( Potential).
  • the first sampling capacitor selection switch 565-1 is a pixel of the signal level (potential) of the noise-removed optical signal accumulated by the first sampling capacitor 564-1 in accordance with the sampling pulse SH2 output from the timing generation circuit 20. This is a switch for selecting output to the outside of the output holding unit 56.
  • the first sampling capacitor selection switch 565-1 is controlled to be closed by the sampling pulse SH2, the first sampling capacitor 564-1 connects the first terminal and the second terminal, and noise accumulated in the first sampling capacitor 564-1.
  • the signal level (potential) of the removal light signal is output to the outside of the pixel output holding unit 56, that is, to the column output amplifier 52.
  • the second sampling switch 561-2 is held in the clamp capacitor 562 in accordance with the sampling pulse SH2 output from the timing generation circuit 20. This is a switch for transmitting a charge corresponding to the signal level (potential) of the pixel signal to the second sampling capacitor 564-2.
  • the second sampling switch 561-2 is controlled to be closed by the sampling pulse SH2
  • the signal level (potential) of the pixel signal held in the clamp capacitor 562 is connected to the first terminal and the second terminal. Is transferred to the second sampling capacitor 564-2.
  • the signal level (potential) of the pixel signal is applied to the first electrode of the second sampling capacitor 564-2.
  • the second clamp switch 563-2 has a second sampling capacitor according to the clamp pulse CL2 output from the horizontal scanning circuit 40. This is a switch for clamping 564-2 to the clamp level VCOM.
  • the second clamp switch 563-2 is controlled to be closed by the clamp pulse CL2, the first terminal and the second terminal are connected, and the first electrode of the second sampling capacitor 564-2 is connected. And clamp to the clamp level VCOM.
  • the potential difference between the signal level (potential) of the input pixel signal and the clamp level VCOM is accumulated.
  • the second sampling capacitor 564-2 is a capacitor that holds (accumulates) a charge corresponding to the signal level (potential) of the pixel signal. is there.
  • the potential corresponding to the charge accumulated in the second sampling capacitor 564-2 is held by the pixel output holding unit 56 and output to the column output amplifier 52.
  • the first sampling capacitor 564-1 is different from the corresponding pixel 11. This is the signal level (potential) of the noise-removed optical signal corresponding to one of the pixels 11.
  • the second sampling capacitor selection switch 565-2 is a pixel of the signal level (potential) of the noise-removed optical signal accumulated by the second sampling capacitor 564-2 in accordance with the sampling pulse SH1 output from the timing generation circuit 20. This is a switch for selecting output to the outside of the output holding unit 56.
  • the second sampling capacitor selection switch 565-2 is controlled to be closed by the sampling pulse SH1
  • the first sampling capacitor 564-2 connects the first terminal and the second terminal, and noise accumulated by the second sampling capacitor 564-2.
  • the signal level (potential) of the removal light signal is output to the outside of the pixel output holding unit 56 (column output amplifier 52).
  • the column circuit 55 With such a configuration, the column circuit 55 generates the respective noise-removed optical signals corresponding to the two pixels 11 in different rows in the corresponding column, and the sampling pulse SH1 and the sampling pulse output from the timing generation circuit 20 In accordance with SH1, the data is held in the corresponding first sampling capacitor 564-1 or second sampling capacitor 564-2.
  • the column circuit 55 outputs the signal to the horizontal signal line 60 in accordance with the column selection signal CSEL output from the horizontal scanning circuit 40. At this time, the column circuit 55 outputs the noise removal optical signal selected by the sampling pulse SH1 and the sampling pulse SH1 to the horizontal signal line 60.
  • a correlated double sampling process based on the pixel signal output from the pixel 11 is performed, and a noise-removed optical signal is applied to either the first sampling capacitor 564-1 or the second sampling capacitor 564-2.
  • the already-removed noise-removed optical signal can be output from either the second sampling capacitor 564-2 or the first sampling capacitor 564-1.
  • FIG. 11 shows the column circuit 55 having a configuration corresponding to the pixels 11 of two different rows in the corresponding column, the configuration of the column circuit corresponding to the pixels 11 in different rows is shown in FIG. It is not limited to the configuration, and may be a configuration corresponding to the pixels 11 arranged in many rows.
  • FIG. 12 is a timing chart showing an example of drive timing of the pixels 11 and the column circuit 55 provided in the solid-state imaging device 3 according to the third embodiment of the present invention.
  • FIG. 12 shows an operation of holding a noise-removed optical signal obtained by performing correlated double sampling processing on pixel signals output from each of the pixels 11 arranged in two different columns in the pixel array unit 10 and noise already held.
  • An example of the drive timing in the case where the operation of outputting the removal light signal to the horizontal signal line 60 is performed at the same time is shown.
  • An example of the drive timing shown in FIG. 12 is the drive after the exposure in the solid-state imaging device 3 is completed and the noise removal optical signal is already held in the second sampling capacitor 564-2. It is timing.
  • each pixel 11 sets each control signal to “High” level to turn on each transistor included in each pixel 11.
  • the timing generation circuit 20 and the horizontal scanning circuit 40 set their respective control signals to “High” level so that the corresponding switches are closed. Since the operation of each pixel 11 is the same as that of FIG. 3 described in the solid-state imaging device 1 of the first embodiment, the operation of each pixel 11 will be described in a simplified manner.
  • the vertical scanning circuit 30 sets the selection pulse SEL (n) in the same row (for example, the n-th row) to the “High” level and connects each pixel 11 in the n-th row to the vertical signal line 12. .
  • the vertical scanning circuit 30 sets the reset pulse RST (n) of the same n-th row to “High” level, and outputs the reset signal of the pixel 11 of the n-th row of each column to the vertical signal line 12. .
  • the reset transmitted from the pixel 11 of the n-th row through the vertical signal line 12 to the first electrode of the clamp capacitor 562 provided in the pixel output holding unit 56 in the column circuit 55 corresponding to each column.
  • the signal level (potential) of the signal is applied, and charges corresponding to the signal level (potential) of the applied reset signal are accumulated in the clamp capacitor 562.
  • the timing generation circuit 20 sets the sampling pulse SH1 to the “High” level, and the first sampling switch 561-1 included in the pixel output holding unit 56 in the column circuit 55 corresponding to each column. Is closed. As a result, the signal level (potential) of the reset signal held in the clamp capacitor 562 is transmitted via the first sampling switch 561-1 and provided in the pixel output holding unit 56 in the column circuit 55 corresponding to each column. Further, the voltage is applied to the first electrode of the first sampling capacitor 564-1.
  • the horizontal scanning circuit 40 sets the clamp pulse CL1 (i) and the clamp pulse CL1 (i + 1) corresponding to each column (for example, i column and i + 1 column) to the “High” level
  • the first clamp switch 563-1 provided in the pixel output holding unit 56 in the column circuit 55 corresponding to is closed.
  • the first electrode of each first sampling capacitor 564-1 is clamped to the clamp level VCOM, that is, the potential of the reference voltage VCOM is applied to the first electrode of the first sampling capacitor 564-1. Is done.
  • the first sampling capacitor 564-1 accumulates electric charge according to the potential difference between the potential of the reset signal and the clamp level VCOM.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i) of the i-th column to “High” level and closes the column selection switch 53 provided in the column circuit 55 of the i-th column. .
  • the second sampling capacitor selection switch 565-2 provided in the pixel output holding unit 56 in the column circuit 55 corresponding to each column is in a closed state.
  • a noise-removed optical signal (n ⁇ ) having a signal level (potential) corresponding to the charge accumulated in the second sampling capacitor 564-2 provided in the pixel output holding unit 56 in the column circuit 55 in the i-th column.
  • the noise-removed optical signal corresponding to the pixels 11 in the first row is output to the horizontal signal line 60 via the second sampling capacitor selection switch 565-2, the column output amplifier 52, and the column selection switch 53.
  • the horizontal scanning circuit 40 sets the clamp pulse CL2 (i) of the i-th column to the “High” level, and sets the second clamp switch 563-2 included in the column circuit 55 of the i-th column. Close.
  • the first electrode of each second sampling capacitor 564-2 is clamped to the clamp level VCOM, and the column reset signal of the clamp level VCOM is sent to the second sampling capacitor selection switch 565-2, the column output amplifier 52. And the horizontal signal line 60 via the column selection switch 53.
  • the noise removal optical signal corresponding to the pixel 11 in the (n ⁇ 1) th row output from the column circuit 55 to the horizontal signal line 60 at time t1 and the column reset signal output to the horizontal signal line 60 at time t2 are amplified.
  • the cum selection circuit 70 it is used for correlated double sampling processing.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i) of the i-th column and the clamp pulse CL2 (i) to the “Low” level, and the column circuit 55 of the i-th column outputs.
  • the output (reading) of the column pixel signal to the horizontal signal line 60 is finished.
  • the horizontal signal line 60 sets the column selection signal CSEL (i + 1) of the (i + 1) th column to “High” level, and sets the column selection switch 53 provided in the column circuit 55 of the (i + 1) th column.
  • a noise-removed optical signal having a signal level (potential) corresponding to the electric charge stored in the second sampling capacitor 564-2 in the column circuit 55 in the (i + 1) th column is supplied to the second sampling capacitor selection switch 565. -2, output to the horizontal signal line 60 via the column output amplifier 52 and the column selection switch 53.
  • the horizontal scanning circuit 40 sets the clamp pulse CL2 (i + 1) of the i + 1th column to the “High” level, and the second scanning circuit 55 in the column circuit 55 of the i + 1th column.
  • the clamp switch 563-2 is closed, and the column reset signal of the column circuit 55 of the (i + 1) th column is supplied to the horizontal signal via the second sampling capacitor selection switch 565-2, the column output amplifier 52, and the column selection switch 53. Output on line 60.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i + 1) of the (i + 1) th column and the clamp pulse CL2 (i + 1) to the “Low” level, and the column circuit 55 of the (i + 1) th column outputs.
  • the output (reading) of the column pixel signal to the horizontal signal line 60 is finished.
  • the vertical scanning circuit 30 sets the reset pulse RST (n) in the n-th row to the “Low” level, and stops outputting the reset signal of the pixel 11 in the n-th row in each column to the vertical signal line 12. .
  • the horizontal scanning circuit 40 sets the clamp pulse CL1 (i) and the clamp pulse CL1 (i + 1) corresponding to each column to the “Low” level to open the respective first clamp switches 563-1, respectively. The clamp of the first sampling capacitor 564-1 is released.
  • the vertical scanning circuit 30 sets the transfer pulse TX (n) of the same nth row to the “High” level, and the optical signal of the pixel 11 of the nth row of each column is the vertical signal line 12. To output. Thereby, the signal level (potential) of the optical signal transmitted from the pixel 11 of the n-th row through the vertical signal line 12 to the first electrode of the clamp capacitor 562 in the column circuit 55 corresponding to each column. The electric charge corresponding to the signal level (potential) of the applied optical signal is accumulated in the clamp capacitor 562.
  • the first sampling switch 561-1 in each column circuit 55 is closed. For this reason, the signal level (potential) of the optical signal held in the clamp capacitor 562 is transmitted via the first sampling switch 561-1 and applied to the first electrode of the first sampling capacitor 564-1. Accordingly, the first sampling capacitor 564-1 has a potential difference between the potential of the optical signal and the accumulated potential (that is, the potential difference between the reset signal of the pixel 11 in the n-th row and the clamp level VCOM). The corresponding charge is accumulated.
  • the potential corresponding to the electric charge accumulated in the first sampling capacitor 564-1 represents the signal level (potential) of the noise-removed optical signal, that is, the reset signal component included in the optical signal by the correlated double sampling processing.
  • This is a noise-removed optical signal corresponding to the pixel 11 in the n-th row removed as a component.
  • the vertical scanning circuit 30 sets the transfer pulse TX (n) of the nth row to the “Low” level, and stops the output of the optical signal of the pixel 11 of the nth row of each column to the vertical signal line 12. . Further, the timing generation circuit 20 sets the sampling pulse SH1 to the “Low” level to open the first sampling switch 561-1 in each column circuit 55, and the signal level of the optical signal held in the clamp capacitor 562 ( Transmission of the potential) to the first sampling capacitor 564-1 is terminated. That is, the timing generation circuit 20 ends the sampling of the pixel signal output from the pixel 11 in the n-th row corresponding to each column circuit 55.
  • the vertical scanning circuit 30 sets the selection pulse SEL (n) in the n-th row to the “Low” level, and disconnects the connection from the vertical signal line 12 of each pixel 11 in the n-th row. .
  • the vertical scanning circuit 30 sets the selection pulse SEL (n + 1) on the (n + 1) th row to the “High” level, and sets each pixel 11 on the (n + 1) th row to the vertical signal line. 12 is connected.
  • the vertical scanning circuit 30 sets the reset pulse RST (n + 1) of the same (n + 1) th row to the “High” level, and outputs the reset signal of the pixel 11 of each column to the vertical signal line 12.
  • the signal level (potential) of the reset signal transmitted from the pixel 11 of the (n + 1) th row via the vertical signal line 12 to the first electrode of the clamp capacitor 562 in the column circuit 55 corresponding to each column.
  • the charge corresponding to the signal level (potential) of the applied reset signal is accumulated in the clamp capacitor 562.
  • the timing generation circuit 20 sets the sampling pulse SH2 to the “High” level, and the second sampling switch 561-2 provided in the pixel output holding unit 56 in the column circuit 55 corresponding to each column. Is closed. As a result, the signal level (potential) of the reset signal held in the clamp capacitor 562 is transmitted via the second sampling switch 561-2, and the second sampling capacitor 564 in the column circuit 55 corresponding to each column. The second first electrode is applied.
  • the horizontal scanning circuit 40 sets the clamp pulse CL2 (i) and the clamp pulse CL2 (i + 1) corresponding to the i column and the i + 1 column to the “High” level, and the column circuit 55 corresponding to each column
  • the second clamp switch 563-2 is closed. As a result, the first electrode of each second sampling capacitor 564-2 is clamped to the clamp level VCOM. As a result, the second sampling capacitor 564-2 accumulates electric charge according to the potential difference between the potential of the reset signal and the clamp level VCOM.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i) of the i-th column to “High” level and controls the column provided in the column circuit 55 of the i-th column, similarly to the control at time t1.
  • the selection switch 53 is closed.
  • the sampling pulse SH2 is at the “High” level
  • the first sampling capacitor selection switch 565-1 provided in the pixel output holding unit 56 in the column circuit 55 corresponding to each column is in a closed state.
  • a noise-removed optical signal (noise corresponding to the pixel 11 in the n-th row) having a signal level (potential) corresponding to the electric charge accumulated in the first sampling capacitor 564-1 in the column circuit 55 in the i-th column. (Removed light signal) is output to the horizontal signal line 60 via the first sampling capacitor selection switch 565-1, the column output amplifier 52, and the column selection switch 53.
  • the horizontal scanning circuit 40 sets the clamp pulse CL1 (i) of the i-th column to the “High” level, and is provided in the column circuit 55 of the i-th column. 1 clamp switch 563-1 is closed. As a result, the first electrode of each first sampling capacitor 564-1 is clamped, and the column reset signal of the clamp level VCOM is sent to the first sampling capacitor selection switch 565-1, the column output amplifier 52, and the column selection signal. The signal is output to the horizontal signal line 60 via the switch 53.
  • the noise removal optical signal corresponding to the pixel 11 in the n-th row output to the horizontal signal line 60 by the column circuit 55 at time t7 and the column reset signal output to the horizontal signal line 60 at time t8 are amplified and selected.
  • the circuit 70 is used for correlated double sampling processing.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i) of the i-th column and the clamp pulse CL1 (i) to the “Low” level, and the column circuit 55 of the i-th column outputs.
  • the output (reading) of the column pixel signal to the horizontal signal line 60 is finished.
  • the horizontal signal line 60 sets the column selection signal CSEL (i + 1) of the (i + 1) th column to “High” level, and sets the column selection switch 53 provided in the column circuit 55 of the (i + 1) th column.
  • a noise removal optical signal having a signal level (potential) corresponding to the charge accumulated in the first sampling capacitor 564-1 in the column circuit 55 in the (i + 1) th column is supplied to the first sampling capacitor selection switch 565. ⁇ 1, output to the horizontal signal line 60 via the column output amplifier 52 and the column selection switch 53.
  • the horizontal scanning circuit 40 sets the clamp pulse CL1 (i + 1) of the (i + 1) th column to the “High” level, and the first scanning circuit 55 in the column circuit 55 of the (i + 1) th column.
  • the clamp switch 563-1 is closed, and the column reset signal of the column circuit 55 of the (i + 1) th column is sent to the horizontal signal via the first sampling capacitor selection switch 565-1, the column output amplifier 52, and the column selection switch 53. Output on line 60.
  • the horizontal scanning circuit 40 sets the column selection signal CSEL (i + 1) of the (i + 1) th column and the clamp pulse CL1 (i + 1) to the “Low” level, and the column circuit 55 of the (i + 1) th column outputs.
  • the output (reading) of the column pixel signal to the horizontal signal line 60 is finished.
  • the vertical scanning circuit 30 sets the reset pulse RST (n + 1) of the (n + 1) th row to the “Low” level, and stops outputting the reset signal of the pixel 11 of the (n + 1) th row of each column to the vertical signal line 12. .
  • the horizontal scanning circuit 40 sets the clamp pulse CL2 (i) and the clamp pulse CL2 (i + 1) corresponding to each column to the “Low” level, opens the respective second clamp switches 563-2, The clamp of the second sampling capacitor 564-2 is released.
  • the vertical scanning circuit 30 sets the transfer pulse TX (n + 1) in the same (n + 1) th row to the “High” level, and sends the optical signal of the pixel 11 in the (n + 1) th row of each column to the vertical signal line 12. To output.
  • the electric charge corresponding to the signal level (potential) of the applied optical signal is accumulated in the clamp capacitor 562.
  • the second sampling switch 561-2 in each column circuit 55 is closed. For this reason, the signal level (potential) of the optical signal held in the clamp capacitor 562 is transmitted through the second sampling switch 561-2 and applied to the first electrode of the second sampling capacitor 564-2.
  • the second sampling capacitor 564-2 has a potential difference between the potential of the optical signal and the accumulated potential (that is, the potential difference between the reset signal of the pixel 11 in the n + 1th row and the clamp level VCOM). The corresponding charge is accumulated.
  • the potential corresponding to the charge accumulated in the second sampling capacitor 564-2 is a noise-removed optical signal corresponding to the pixel 11 in the (n + 1) th row.
  • the vertical scanning circuit 30 sets the transfer pulse TX (n + 1) of the (n + 1) th row to the “Low” level, and stops the output of the optical signal of the pixel 11 of the (n + 1) th row of each column to the vertical signal line 12. . Further, the timing generation circuit 20 sets the sampling pulse SH2 to the “Low” level to open the second sampling switch 561-2 in each column circuit 55, and the signal level of the optical signal held in the clamp capacitor 562 ( Transmission of the potential) to the second sampling capacitor 564-2 is terminated, and the sampling of the pixel signal output from the pixel 11 in the corresponding n + 1-th row is terminated by each column circuit 55. Thereafter, the vertical scanning circuit 30 sets the selection pulse SEL (n + 1) on the (n + 1) th row to the “Low” level, and disconnects the connection with the vertical signal line 12 of each pixel 11 on the (n + 1) th row.
  • the timing generation circuit 20 and the horizontal scanning circuit 40 alternately select the first sampling capacitor 564-1 or the second sampling capacitor 564-2, and based on the pixel signal output from the pixel 11 Correlated double sampling processing and noise removal optical signal holding are performed. Similarly, the timing generation circuit 20 and the horizontal scanning circuit 40 alternately select the second sampling capacitor 564-2 or the first sampling capacitor 564-1 to horizontally output the noise removal light signal and the column reset signal.
  • the signal line 60 is output.
  • the solid-state imaging device 3 including the column circuit 55 can be used without increasing the operation speed (for example, the frequency of the clock signal) of the component that controls the column circuit 55. In addition to 1, it is possible to expect an improvement in the speed at which the output signal VOUT is output.
  • control is performed so that the already-removed noise-removed optical signal is output to the horizontal signal line 60 during the period in which the reset signal is output from the pixel 11 to the vertical signal line 12.
  • An example is shown.
  • the timing at which the already-removed noise-removed optical signal is output to the horizontal signal line 60 is a period during which the optical signal or reset signal output from the pixel 11 is sampled (that is, the noise-removed optical signal is not retained). As long as the sampling capacity is selected, the noise-removed optical signal already held may be output to the horizontal signal line 60 at any timing.
  • FIG. 13 is a circuit diagram illustrating an example of a schematic configuration of the pixel 11, the column circuit 55, and the amplification and selection circuit 70 provided in the solid-state imaging device 3 according to the third embodiment of the present invention.
  • FIG. 13 shows an example of a configuration including a column circuit 55 instead of the column circuit 50 included in the solid-state imaging device 1 of the first embodiment. More specifically, FIG. 13 includes a pixel array unit 10 in which the pixels 11 are two-dimensionally arranged in two rows and eight columns, and eight column circuits 55 corresponding to the pixels 11 in the respective columns.
  • An example of the configuration of the solid-state imaging device 3 configured to output a column pixel signal to any one of three horizontal signal lines 60 (horizontal signal lines 60-1 to 60-3) in which adjacent column circuits 55 are different from each other. Show.
  • the switch SW724R1, the feedback capacitor CR1, the switch SW725R1, and the switch Only SW724R2, feedback capacitor CR2, switch SW725R2, switch SW724S1, feedback capacitor CS1, switch SW725S1, switch SW724S2, feedback capacitor CS2, and switch SW725S2 are shown.
  • the components in the feedback unit 72 are the feedback circuit 72-R1, the feedback circuit 72-R2, and the feedback circuit 72. -S1 or feedback circuit 72-S2 is collectively shown.
  • the input of the feedback circuit 72-R1 and the feedback circuit 72-R2 is connected to the inverting input terminal of the differential amplifier circuit 73.
  • a configuration in which terminals (first terminals of the switch SW724R1 and the switch SW724R2) are connected and a column reset signal is input from each column output holding unit 71 is shown.
  • the input terminals of the feedback circuit 72-S1 and the feedback circuit 72-S2 are connected to the non-inverting input terminal of the differential amplifier circuit 73, and the column output holding units are respectively connected.
  • a configuration for inputting a noise-removed optical signal from 71 is shown.
  • the horizontal scanning circuit 40 sequentially selects the column circuits 55 and the column pixel signals from the respective column circuits 55 are connected to the connected horizontal. The signals are sequentially output to the signal line 60 and transmitted to the amplification / selection circuit 70.
  • the timing generation circuit 20 controls a column output holding unit control signal and feedback unit 72 that controls the operation of each column output holding unit 71. By outputting a feedback control signal for controlling the operation of the above, an output signal obtained by performing correlated double sampling processing based on the column pixel signal transmitted through each horizontal signal line 60 is output.
  • the column output holding unit control signals corresponding to the column output holding unit 71-1 are the control signal SHR1, the control signal SHS1, and the control signal CB1.
  • the column output holding unit control signals corresponding to the column output holding unit 71-2 are the control signal SHR2, the control signal SHS2, and the control signal CB2.
  • the column output holding unit control signals corresponding to the column output holding unit 71-3 are the control signal SHR3, the control signal SHS3, and the control signal CB3.
  • the timing of a series of operations in the solid-state imaging device 3 having the configuration shown in FIG. 13 is such that the column circuit 55 holds the noise-removed optical signal and the column pixel signal is horizontally output from the column circuit 55 as shown in FIG. Except for the difference in the drive timing to be output to the signal line 60, it can be considered in the same manner as in FIG. Therefore, detailed description regarding the timing of a series of operations in the solid-state imaging device 3 is omitted.
  • the amplification and selection circuit 70 suppresses deterioration in image quality caused by the column circuit 50 and increases power consumption. Therefore, the speed at which the output signal VOUT is output can be improved.
  • the column circuit 55 can simultaneously hold the noise-removed optical signal and output the noise-removed optical signal to the horizontal signal line 60 for each row of the pixels 11. Therefore, it can be expected that the output speed of the output signal VOUT is further improved than the solid-state imaging device 1 of the first embodiment.
  • each component provided in the solid-state imaging device 3 can be considered in the same manner as the arrangement of each component provided in the solid-state imaging device 1 of the first embodiment, and thus detailed description thereof is omitted. To do.
  • the column circuit responds to the pixel signals (optical signal and reset signal) output from the respective pixels (pixels 11) arranged in a plurality of rows in the corresponding column.
  • the pixel storage unit (first sampling capacitor 564-1 and second sampling capacitor 564-2) that holds each column pixel signal (noise-removed optical signal), and the pixels arranged in any row 11 is held in the first sampling capacitor 564-1 or the second sampling capacitor 564-2, and is arranged in another held row.
  • the solid-state imaging device solid-state imaging device 3 in which the optical signal output from the pixel 11 and the output of the noise-removed optical signal corresponding to the reset signal are performed in parallel at the same time. It is.
  • the solid-state imaging device 3 according to the third embodiment can obtain the same effects as those of the solid-state imaging device 1 according to the first embodiment. Furthermore, in the solid-state imaging device 3 according to the third embodiment, by providing the column circuit 55, it is possible to hold the noise-removed optical signal and output the noise-removed optical signal to the horizontal signal line 60 for each row of the pixels 11. Therefore, the speed of outputting the output signal VOUT can be expected to be further improved than the solid-state imaging device 1 of the first embodiment.
  • FIG. 13 shows an example of a configuration in which the column circuit 55 is applied to the configuration of the solid-state imaging device 1 of the first embodiment, but the configuration of the solid-state imaging device to which the column circuit 55 is applied is illustrated in FIG. It is not limited to the configuration shown in FIG. For example, a configuration in which the column circuit 55 is provided instead of the column circuit 50 provided in the solid-state imaging device 2 of the second embodiment may be employed.
  • the solid-state imaging device includes at least three horizontal signal lines, and the column circuits corresponding to the columns of the respective pixels are divided into two adjacent column circuits.
  • the three horizontal signal lines are divided and periodically connected so as to be connected to different horizontal signal lines.
  • the noise signal from one of the column circuits is removed to the connected horizontal signal line of the optical signal (noise-removed optical signal).
  • Control is performed so that the output and the output to the horizontal signal line to which the reset signal (column reset signal) in the column circuit from the other column circuit is connected are performed in parallel at the same time.
  • the column output holding unit corresponding to each horizontal signal line and holding each of the noise-removed optical signal and the column reset signal transmitted through the corresponding horizontal signal line As many as the number of horizontal signal lines, and a CDS circuit (amplification and selection circuit) including two sets of feedback circuits corresponding to the noise-removed optical signal and the column reset signal output from the column output holding unit. Then, the optical signal holding operation, the reset signal holding operation, and the signal output operation in the column output holding unit are controlled so that they do not overlap between different column output holding units, and any column output holding unit performs the signal output operation.
  • a CDS circuit amplifier and selection circuit
  • control is performed so as to amplify the difference signal between the noise-removed optical signal output from the column output holding unit and the column reset signal by alternately switching the set of feedback circuits used for amplification.
  • an output signal obtained by amplifying the differential signal while suppressing deterioration in image quality caused by the column circuit, such as a difference (variation) in characteristics of the column output amplifier provided in each column circuit. Can be improved.
  • the amplification / selection circuit 70 operates in the order of the optical signal holding operation, the reset signal holding operation, and the signal output operation, whereby the difference output from any of the column output holding units 71 is output.
  • the case where the differential signal between the dynamic positive signal and the differential negative signal is amplified and output to the analog-digital conversion circuit 80 has been described.
  • a configuration in which the column reset signal is first output to the horizontal signal line 60 and then the noise-removed optical signal is output to the horizontal signal line 60 can be considered.
  • the control can be performed in the same manner as the operation described in each embodiment of the present invention.
  • two semiconductor substrates may be connected by an inter-substrate connection unit, or three or more semiconductor substrates are connected by an inter-substrate connection unit. Also good.
  • two of the semiconductor substrates correspond to the first semiconductor substrate and the second semiconductor substrate according to the claims.
  • the solid-state imaging device having the configuration including the column circuit, it is possible to suppress the deterioration of the image quality caused by the column circuit and improve the speed of outputting the pixel signal.

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Abstract

行列状に複数配置された画素の列ごとに配置され、対応する列の画素が出力した画素信号に応じた列画素信号を出力する複数の列回路と、複数の列回路が周期的に分けられて複数接続され、接続された列回路のいずれかが出力した列画素信号と、列画素信号を出力した列回路をリセットしたときの列リセット信号とを伝送する複数の水平信号線と、複数の水平信号線のそれぞれによって伝送された列画素信号および列リセット信号のいずれかを選択して順次サンプリングし、同じ列回路から出力された列画素信号と列リセット信号とに基づいた差分信号を増幅して出力する増幅兼選択回路と、を備えた固体撮像装置の駆動方法であって、増幅兼選択回路に、列画素信号をサンプリングする第１の動作と、列リセット信号をサンプリングする第２の動作と、差分信号を増幅して出力する第３の動作との内、少なくとも２つの動作を同時期に並列して行わせると共に、異なる水平信号線に接続されたそれぞれの構成要素に、第１の動作と、第２の動作と、第３の動作とのそれぞれに対応する動作をこの順番で行わせ、第１から第３の動作について、それぞれの構成要素に異なる動作を同じ期間において並列して行わせる。

Description

固体撮像装置の駆動方法および固体撮像装置
　本発明は、固体撮像装置の駆動方法および固体撮像装置に関する。
　従来からある固体撮像装置の構成として、例えば、非特許文献１には、２次元の行列状に配置された画素の列ごとに、リセットノイズ（ＫＴＣノイズ）などの画素におけるノイズを除去するための列回路を備えた固体撮像装置の構成が開示されている。この列回路は、画素が光電変換した光信号と、その画素をリセットしたときのリセット信号との差分をとる相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：ＣＤＳ）の処理を行うことによって、光信号に含まれるノイズ成分を除去する。
　図１４は、列回路を備えた従来の固体撮像装置の概略構成を示した回路図である。図１４には、２次元の行列状に配置された複数の画素９１１と、画素９１１のそれぞれ列に対応する複数の列回路９５０と、それぞれの列回路９５０から出力されたノイズ除去後の光信号を増幅して出力する出力アンプ９９０とを備えた、従来の固体撮像装置９００の構成を示している。列回路９５０は、サンプリングスイッチ９５１と、クランプ容量９５２と、クランプスイッチ９５３と、サンプリング容量９５４と、列出力アンプ９５５と、列選択スイッチ９５６とを備えている。
　固体撮像装置９００では、同じ行に配置されたそれぞれの画素９１１からの光信号とリセット信号とが、対応する列回路９５０に出力される。列回路９５０では、サンプリングスイッチ９５１、クランプ容量９５２、クランプスイッチ９５３、およびサンプリング容量９５４の構成によって、光信号とリセット信号との差分をとったノイズ除去後の光信号を保持する。その後、列回路９５０は、列の選択に応じて、ノイズ除去後の光信号を列出力アンプ９５５および列選択スイッチ９５６を介して出力アンプ９９０に順次出力する。これにより、出力アンプ９９０は、ノイズ除去後の光信号を増幅し、増幅した光信号を、固体撮像装置９００が出力する最終的な出力信号（光信号）として順次出力する。
　ところで、図１４に示した構成の固体撮像装置９００では、それぞれの画素におけるリセットノイズなどのノイズ成分を除去することができるものの、別の固定パターンノイズ（Ｆｉｘｅｄ　Ｐａｔｔｅｒｎ　Ｎｏｉｓｅ：ＦＰＮ）も発生し、画質が悪化してしまう。この固定パターンノイズは、図１４に示した構成の固体撮像装置９００において画素９１１のそれぞれの列に接続された列回路９５０の特性の差に起因する、より具体的には、列回路９５０に備えた列出力アンプ９５５の特性の差（ばらつき）に起因するものである。
　このため、非特許文献１には、画素から出力される光信号とリセット信号とのそれぞれを列回路で一旦保持（サンプリング）した後、保持した光信号の信号レベルとリセット信号の信号レベルとの差分に応じたレベルの信号を出力信号として出力する出力回路を備える構成の固体撮像装置も開示されている。しかしながら、この構成の固体撮像装置においては、列回路に備えているそれぞれのサンプリング回路（光信号を保持（サンプリング）するためのサンプリング回路と、リセット信号を保持（サンプリング）するためのサンプリング回路）が異なるトランジスタによって制御されるため、列回路のばらつきに起因する固定パターンノイズを完全に除去することができない。
　そこで、列回路が出力したノイズ除去後の光信号と、列回路をリセットしたときのリセット信号とのそれぞれをさらにサンプルホールドすることによって、列回路に起因する固定パターンノイズを除去する構成の固体撮像装置が考えられる。この構成の固体撮像装置では、列回路が出力した光信号とリセット信号とのそれぞれをサンプルホールドして相関二重サンプリングの処理を行う相関二重サンプリング回路を、出力アンプの前段の位置に備える。なお、相関二重サンプリング回路を出力アンプの前段の位置に備える構成は、列回路を備えていない構成の従来の固体撮像装置においても適用されていた構成でもある。
　図１５は、出力アンプの前段に相関二重サンプリング回路を備えた従来の固体撮像装置の概略構成を示した回路図である。図１５には、図１４に示した従来の固体撮像装置９００に備えた出力アンプ９９０の前段の位置に、列回路９５０が出力するノイズ除去後の光信号とリセット信号とをそれぞれサンプルホールドして相関二重サンプリングの処理を行う相関二重サンプリング（ＣＤＳ）回路１０００備えた従来の固体撮像装置９１０の構成の一例を示している。ＣＤＳ回路１０００は、３個のサンプルホールド回路（サンプルホールド回路１００１～サンプルホールド回路１００３）と、差動アンプ１００４とを備えている。
　固体撮像装置９１０でも、それぞれの列に配置された列回路９５０を順次選択して、それぞれの列に配置された画素９１１に対応する最終的な出力信号（光信号）を順次出力する。このとき、ＣＤＳ回路１０００では、選択された列の列回路９５０から水平信号線９６０を介して入力された、列回路９５０のリセット信号とノイズ除去後の光信号とをそれぞれサンプルホールドし、サンプルホールドしたリセット信号とノイズ除去後の光信号との差分をとった差分信号ＣＤＳ－Ｏｕｔを、選択された列の列回路９５０が出力したノイズ除去後の光信号として出力アンプ９９０に順次出力する。
　より具体的には、ＣＤＳ回路１０００では、まず、サンプルホールド回路１００１が、サンプルホールド信号ＳＨＤに応じて、選択された列の列回路９５０が出力したノイズ除去後の光信号を保持（サンプリング）する。その後、ＣＤＳ回路１０００では、サンプルホールド回路１００３が、サンプルホールド信号ＳＨＰに応じて、選択された列の列回路９５０のリセット信号を保持（サンプリング）すると共に、サンプルホールド回路１００２が、サンプルホールド信号ＳＨＰに応じて、サンプルホールド回路１００１に保持されているノイズ除去後の光信号を移動させて再度保持（サンプリング）する。そして、ＣＤＳ回路１０００では、差動アンプ１００４が、サンプルホールド回路１００２に保持されたノイズ除去後の光信号と、サンプルホールド回路１００３に保持されたリセット信号との差分をとった差分信号ＣＤＳ－Ｏｕｔを、出力アンプ９９０に出力する。これにより、出力アンプ９９０は、ＣＤＳ回路１０００から出力された差分信号ＣＤＳ－Ｏｕｔ、つまり、画素９１１と列回路９５０とのそれぞれにおけるノイズ成分を除去した光信号を増幅し、増幅した差分信号ＣＤＳ－Ｏｕｔ（光信号）を、固体撮像装置９１０が出力する最終的な出力信号（光信号）として出力する。
　ここで、固体撮像装置９１０における駆動タイミングについて説明する。図１６は、出力アンプ９９０の前段に相関二重サンプリング回路（ＣＤＳ回路１０００）を備えた従来の固体撮像装置９１０における駆動タイミングの一例を示したタイミングチャートである。図１６には、３つの列を順次選択して、それぞれの列の画素９１１に対応する最終的な出力信号（光信号）を出力する際の駆動タイミングの一例を示している。より具体的には、図１６には、１列目の画素９１１を選択する列選択制御信号ＣＳＥＬ（１）、２列目の画素９１１を選択する列選択制御信号ＣＳＥＬ（２）、３列目の画素９１１を選択する列選択制御信号ＣＳＥＬ（３）、ノイズ除去後の光信号の保持（サンプリング）を制御するサンプルホールド信号ＳＨＤ、およびリセット信号の保持（サンプリング）を制御するサンプルホールド信号ＳＨＰのそれぞれのタイミングを示している。また、図１６には、それぞれの列回路９５０が信号を出力する水平信号線９６０の信号レベルからノイズが除去された差分信号ＣＤＳ－Ｏｕｔの信号レベルを示している。
　図１６に示したように、ＣＤＳ回路１０００では、列選択制御信号ＣＳＥＬ（１）、列選択制御信号ＣＳＥＬ（２）、または列選択制御信号ＣＳＥＬ（３）によって列回路９５０が選択されている期間に、まず、サンプルホールド信号ＳＨＤに応じて、選択された列回路９５０が出力したノイズ除去後の光信号を、サンプルホールド回路１００１に保持（サンプリング）する。その後、ＣＤＳ回路１０００では、サンプルホールド信号ＳＨＰに応じて、選択された列回路９５０のリセット信号を、サンプルホールド回路１００３に保持（サンプリング）する。また、ＣＤＳ回路１０００では、サンプルホールド信号ＳＨＰに応じて、サンプルホールド回路１００１に保持したノイズ除去後の光信号を、サンプルホールド回路１００２に移動させて保持（サンプリング）する。これにより、ＣＤＳ回路１０００では、差動アンプ１００４が、サンプルホールド回路１００２に保持されたノイズ除去後の光信号と、サンプルホールド回路１００３に保持されたリセット信号との差分をとった差分信号ＣＤＳ－Ｏｕｔを出力する。このとき、差分信号ＣＤＳ－Ｏｕｔからは、列回路９５０のばらつきに起因する固定パターンノイズが除去される。
米本和也，"ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用"，ＣＱ出版株式会社、ｐ．１１９～１２０，ｐ．１９４～１９８、２００３年８月１０日発行
　しかしながら、列回路が出力した光信号とリセット信号とのそれぞれをさらにサンプルホールドして相関二重サンプリングの処理を行う構成の従来の固体撮像装置９１０では列回路９５０から出力されるリセット信号の保持（サンプリング）と、ノイズ除去後の光信号の保持（サンプリング）とを、それぞれの列回路９５０ごと、つまり、画素９１１ごとに行う必要がある。このため、従来の固体撮像装置９１０では、ノイズ除去後の光信号を保持（サンプリング）と、リセット信号を保持（サンプリング）とを、異なるタイミングで行う。より具体的には、図１６に示したタイミングチャートの一例のように、サンプルホールド回路１００１へのノイズ除去後の光信号の保持（サンプリング）と、サンプルホールド回路１００３へのリセット信号の保持（サンプリング）とを、異なるタイミングで行う。言い換えれば、従来の固体撮像装置９１０では、列回路９５０からのノイズ除去後の光信号の出力（読み出し）と、列回路９５０からのリセット信号の出力（読み出し）とを、異なるフェーズで行う。
　このため、固体撮像装置９１０では、最終的な出力信号を出力するタイミングが、非特許文献１に開示された列回路９５０のみを備えた構成、つまり、ＣＤＳ回路１０００を備えていない構成の固体撮像装置９００よりも遅くなってしまう。言い換えれば、固体撮像装置９１０では、ノイズ除去後の光信号の保持（サンプリング）と、リセット信号の保持（サンプリング）とが終了しないと、それぞれの列回路９５０、つまり、画素９１１に対応した最終的な出力信号を出力することができない。
　なお、従来の固体撮像装置９１０において画素信号を出力するタイミングを早くするために、固体撮像装置９１０に備えたＣＤＳ回路１０００を動作させるクロック信号の周波数を高くし、それぞれの列回路９５０からのリセット信号とノイズ除去後の光信号との出力（読み出し）を早くすることも考えられる。しかしながら、この場合には、クロック信号の周波数を高くすることに伴って、固体撮像装置９１０の消費電力が増大してしまう。
　本発明は、上記の課題に基づいてなされたものであり、列回路を備えた構成の固体撮像装置において、列回路に起因する画質の悪化を抑制すると共に、画素信号を出力する速度を向上させることができる固体撮像装置の駆動方法および固体撮像装置を提供することを目的としている。
　本発明の第１の態様によれば、固体撮像装置の駆動方法は、行列状に複数配置された画素の列ごとに配置され、対応する列の前記画素が出力した画素信号に応じた列画素信号を出力する複数の列回路と、前記複数の列回路が周期的に分けられて複数接続され、接続された前記列回路のいずれかが出力した前記列画素信号と、前記列画素信号を出力した前記列回路をリセットしたときの列リセット信号とを伝送する複数の水平信号線と、前記複数の水平信号線のそれぞれによって伝送された前記列画素信号および前記列リセット信号のいずれかを選択して順次サンプリングし、同じ前記列回路から出力された前記列画素信号と前記列リセット信号とに基づいた差分信号を増幅して出力する増幅兼選択回路と、を備えた固体撮像装置の駆動方法であって、前記増幅兼選択回路に、前記列画素信号をサンプリングする第１の動作と、前記列リセット信号をサンプリングする第２の動作と、前記差分信号を増幅して出力する第３の動作との内、少なくとも２つの動作を同時期に並列して行わせると共に、異なる前記水平信号線に接続されたそれぞれの構成要素に、前記第１の動作と、前記第２の動作と、前記第３の動作とのそれぞれに対応する動作をこの順番で行わせ、前記第１から第３の動作について、それぞれの構成要素に異なる動作を同じ期間において並列して行わせる。
　本発明の第２の態様によれば、上記第１の態様の固体撮像装置の駆動方法において、前記増幅兼選択回路は、前記複数の水平信号線のそれぞれに対応し、前記第１の動作において、対応する前記水平信号線によって伝送された前記列画素信号を保持し、前記第２の動作において、対応する前記水平信号線によって伝送された前記列リセット信号を保持するサンプリング容量を具備し、前記第３の動作において、前記サンプリング容量に保持した前記列画素信号と前記列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部と、前記複数の列出力保持部の全てに対応し、信号を増幅するための第１の帰還容量および第２の帰還容量を具備し、前記第３の動作ごとに、前記列出力保持部から出力された前記差動信号を増幅するための帰還容量を、前記第１の帰還容量または前記第２の帰還容量のいずれか一方に交互に切り替える帰還部と、前記第３の動作において、前記差動信号を出力する前記列出力保持部に具備した前記サンプリング容量と、切り替えられた前記第１の帰還容量または前記第２の帰還容量との比率に応じて、出力された前記差動信号を増幅して前記差分信号として出力する差動増幅回路と、を備え、前記差動増幅回路が前記第３の動作を行っている期間に、前記第３の動作において前記差動信号を出力する前記列出力保持部が対応する前記水平信号線と異なる前記水平信号線に接続された隣接する前記列回路の内、一方の前記列回路に前記列画素信号を、他方の前記列回路に前記列リセット信号を同時期に並列して出力させ、前記列画素信号が伝送される前記水平信号線に対応した前記第１の動作を行う前記列出力保持部に、伝送された前記列画素信号を保持させ、前記列リセット信号が伝送される前記水平信号線に対応した前記第２の動作を行う前記列出力保持部に、伝送された前記列リセット信号を保持させ、前記第１の動作と、前記第２の動作と、前記第３の動作とが切り替わる間の期間に、差動増幅回路を初期化させてもよい。
　本発明の第３の態様によれば、上記第１の態様の固体撮像装置の駆動方法において、前記増幅兼選択回路は、前記複数の水平信号線のそれぞれに対応し、前記第１の動作において、対応する前記水平信号線によって伝送された前記列画素信号を保持し、前記第２の動作において、対応する前記水平信号線によって伝送された前記列リセット信号を保持するサンプリング容量を具備し、前記第３の動作において、前記サンプリング容量に保持した前記列画素信号と前記列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部と、前記複数の列出力保持部の全てに対応し、信号を増幅するための第１の帰還容量および第２の帰還容量を具備し、前記第３の動作ごとに、前記列出力保持部から出力された前記差動信号を増幅するための帰還容量を、前記第１の帰還容量または前記第２の帰還容量のいずれか一方に交互に切り替える帰還部と、前記第３の動作において、前記差動信号を出力する前記列出力保持部に具備した前記サンプリング容量と、切り替えられた前記第１の帰還容量または前記第２の帰還容量との比率に応じて、出力された前記差動信号を増幅して前記差分信号として出力する差動増幅回路と、を備え、予め定めた数の異なる前記水平信号線ごとにグループを設定し、同じグループに属する前記水平信号線に接続された異なる前記列回路から同時に、接続されたそれぞれの前記水平信号線に前記列画素信号と前記列リセット信号とを順次出力させ、前記列画素信号が伝送される前記水平信号線に対応した前記第１の動作を行うそれぞれの前記列出力保持部に、伝送されたそれぞれの前記列画素信号を同時に保持させ、前記列リセット信号が伝送される前記水平信号線に対応した前記第２の動作を行うそれぞれの前記列出力保持部に、伝送されたそれぞれの前記列リセット信号を同時に保持させ、前記第３の動作において前記差動信号を出力するそれぞれの前記列出力保持部に、前記差動信号を排他的に出力させ、前記差動信号を出力していない前記列出力保持部に、前記列画素信号と前記列リセット信号との保持状態、または前記差動信号の保持状態を維持させ、前記第１の動作と、前記第２の動作と、前記第３の動作とが切り替わる間の期間に、差動増幅回路を初期化させてもよい。
　本発明の第４の態様によれば、上記第１の態様から上記第３の態様のいずれか一態様の固体撮像装置の駆動方法において、前記列回路は、対応する列において複数の行に配置されたそれぞれの前記画素が出力した前記画素信号に応じたそれぞれの前記列画素信号を保持する信号蓄積部、を備え、いずれかの行に配置された前記画素が出力した前記画素信号に応じた前記列画素信号の前記信号蓄積部への保持と、保持されている他の行に配置された前記画素が出力した前記画素信号に応じた前記列画素信号の出力とを、同時期に並列して行わせてもよい。
　本発明の第５の態様によれば、固体撮像装置は、行列状に複数配置された画素の列ごとに配置され、対応する列の前記画素が出力した画素信号に応じた列画素信号を出力する複数の列回路と、前記複数の列回路が周期的に分けられて複数接続され、接続された前記列回路のいずれかが出力した前記列画素信号と、前記列画素信号を出力した前記列回路をリセットしたときの列リセット信号とを伝送する複数の水平信号線と、前記複数の水平信号線のそれぞれによって伝送された前記列画素信号および前記列リセット信号のいずれかを選択して順次サンプリングし、同じ前記列回路から出力された前記列画素信号と前記列リセット信号とに基づいた差分信号を増幅して出力する増幅兼選択回路と、を備え、前記増幅兼選択回路は、前記複数の水平信号線のそれぞれに対応し、前記列画素信号をサンプリングする第１の動作において、対応する前記水平信号線によって伝送された前記列画素信号を保持し、前記列リセット信号をサンプリングする第２の動作において、対応する前記水平信号線によって伝送された前記列リセット信号を保持するサンプリング容量を具備し、前記差分信号を増幅して出力する第３の動作において、前記サンプリング容量に保持した前記列画素信号と前記列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部と、前記複数の列出力保持部の全てに対応し、信号を増幅するための第１の帰還容量および第２の帰還容量を具備し、前記第３の動作ごとに、前記列出力保持部から出力された前記差動信号を増幅するための帰還容量を、前記第１の帰還容量または前記第２の帰還容量のいずれか一方に交互に切り替える帰還部と、前記第３の動作において、前記差動信号を出力する前記列出力保持部に具備した前記サンプリング容量と、切り替えられた前記第１の帰還容量または前記第２の帰還容量との比率に応じて、出力された前記差動信号を増幅して前記差分信号として出力する差動増幅回路と、を備えた固体撮像装置であって、前記差動増幅回路と、前記差動増幅回路から最も遠くの位置に配置される前記列出力保持部に具備した前記サンプリング容量との間の配線長が、この前記サンプリング容量と、前記水平信号線において最も遠くの位置に配置される前記列回路との間の前記水平信号線の配線長よりも短くなるように、前記増幅兼選択回路に備えたそれぞれの構成要素を近傍に配置する。
　本発明の第６の態様によれば、上記第５の態様の固体撮像装置は、第１の半導体基板と第２の半導体基板とが、基板間接続部によって電気的に接続された構成であって、少なくとも、行列状に複数配置された前記画素は、光が入射する前記第１の半導体基板に形成され、少なくとも、前記増幅兼選択回路は、前記第１の半導体基板に光が入射する側の面と反対側の面に積層される第２の半導体基板に形成してもよい。
　上記各態様によれば、列回路を備えた構成の固体撮像装置において、列回路に起因する画質の悪化を抑制すると共に、画素信号を出力する速度を向上させることができる固体撮像装置の駆動方法および固体撮像装置を提供することができる。
本発明の第１の実施形態における固体撮像装置の概略構成を示したブロック図である。 本発明の第１の実施形態の固体撮像装置に備えた画素および列回路の構成の一例を示した回路図である。 本発明の第１の実施形態の固体撮像装置に備えた画素および列回路の駆動タイミングの一例を示したタイミングチャートである。 本発明の第１の実施形態の固体撮像装置に備えた増幅兼選択回路の構成の一例を示した回路図である。 本発明の第１の実施形態の固体撮像装置に備えた増幅兼選択回路の駆動タイミングの一例を示したタイミングチャートである。 本発明の第１の実施形態の固体撮像装置に備えた画素、列回路、および増幅兼選択回路の概略構成の一例を示した回路図である。 本発明の第１の実施形態の固体撮像装置に備えた列回路および増幅兼選択回路の駆動タイミングの一例を示したタイミングチャートである。 本発明の実施形態の固体撮像装置に備えたそれぞれの構成要素の半導体基板への配置の一例を示したレイアウト図である。 本発明の第２の実施形態の固体撮像装置に備えた画素、列回路、および増幅兼選択回路の概略構成の一例を示した回路図である。 本発明の第２の実施形態の固体撮像装置に備えた列回路および増幅兼選択回路の駆動タイミングの一例を示したタイミングチャートである。 本発明の第３の実施形態における固体撮像装置に備えた列回路の構成の一例を示した回路図である。 本発明の第３の実施形態の固体撮像装置に備えた画素および列回路の駆動タイミングの一例を示したタイミングチャートである。 本発明の第３の実施形態の固体撮像装置に備えた画素、列回路、および増幅兼選択回路の概略構成の一例を示した回路図である。 列回路を備えた従来の固体撮像装置の概略構成を示した回路図である。 出力アンプの前段に相関二重サンプリング回路を備えた従来の固体撮像装置の概略構成を示した回路図である。 出力アンプの前段に相関二重サンプリング回路を備えた従来の固体撮像装置における駆動タイミングの一例を示したタイミングチャートである。
（第１の実施形態）
　以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の第１の実施形態における固体撮像装置の概略構成を示したブロック図である。第１の実施形態の固体撮像装置１は、複数の画素１１が配置された画素アレイ部１０と、タイミング生成回路２０と、垂直走査回路３０と、水平走査回路４０と、画素アレイ部１０に備えた画素１１のそれぞれの列に対応する複数の列回路５０と、増幅兼選択回路７０と、アナログデジタル変換回路８０と、出力回路９０とを備えている。なお、図１に示した固体撮像装置１では、複数の画素１１が、４行８列に２次元的に配置された画素アレイ部１０の例を示している。
　画素アレイ部１０内に配置されたそれぞれの画素１１は、入射してきた光（光線）を光電変換した信号電荷を発生し、発生した信号電荷の大きさに応じた光信号を、画素信号として生成する。画素１１は、画素信号を、垂直走査回路３０から出力された制御信号による読み出しの駆動に応じて、対応する垂直信号線１２に出力する。
　タイミング生成回路２０は、垂直走査回路３０、水平走査回路４０、および列回路５０を制御する。より具体的には、タイミング生成回路２０は、画素アレイ部１０に備えたそれぞれの画素１１からの画素信号の読み出しのタイミング、画素信号に対して行う信号処理のタイミング、信号処理した画素信号を最終的な出力信号として固体撮像装置１の外部に出力するタイミングなどを制御する。
　垂直走査回路３０は、タイミング生成回路２０からの制御に応じて、画素アレイ部１０内のそれぞれの画素１１を制御し、それぞれの画素１１において生成された画素信号を垂直信号線１２に出力させる駆動回路である。垂直走査回路３０は、画素１１を駆動するための制御信号を、画素アレイ部１０に備えた画素１１の行ごとに出力する。これにより、画素アレイ部１０に備えたそれぞれの画素１１から出力された画素信号は、画素１１の行ごとに、垂直信号線１２を介して対応する列回路５０に伝送される。
　列回路５０のそれぞれは、タイミング生成回路２０からの制御に応じて、対応する列の画素１１から出力された画素信号に対してノイズ抑圧や信号増幅などの信号処理を行う。列回路５０は、例えば、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：ＣＤＳ）の処理を行うＣＤＳ回路である。列回路５０のそれぞれは、信号処理した画素信号を、水平走査回路４０から出力された制御信号による読み出しの駆動に応じて、水平信号線６０に出力する。なお、固体撮像装置１では、複数の水平信号線６０を備えている。従って、列回路５０のそれぞれは、対応する水平信号線６０に、信号処理した画素信号を出力する。
　なお、それぞれの列回路５０における相関二重サンプリング処理の動作の制御は、タイミング生成回路２０が出力する制御信号によって行う構成ではなく、タイミング生成回路２０からの制御に応じて、垂直走査回路３０や水平走査回路４０が出力する制御信号によって行う構成であってもよい。例えば、垂直走査回路３０が、タイミング生成回路２０から出力されたそれぞれの列回路５０の制御信号のタイミングを、画素１１を駆動するタイミングと調整して列回路５０に出力する構成であってもよい。
　水平走査回路４０は、タイミング生成回路２０からの制御に応じて、それぞれの列回路５０を制御し、それぞれの列回路５０において信号処理された画素信号を水平信号線６０に出力させる駆動回路である。水平走査回路４０は、列回路５０を制御するための制御信号を、画素アレイ部１０に備えた画素１１の列ごとに順次出力する。これにより、画素アレイ部１０に備えたそれぞれの画素１１から行ごとに出力され、列回路５０によって信号処理された画素信号が、画素１１の列ごとに順次、水平信号線６０を介して増幅兼選択回路７０に伝送される。
　増幅兼選択回路７０は、タイミング生成回路２０からの制御に応じて、水平信号線６０を介してそれぞれの列回路５０から出力された信号処理後の画素信号に対して、さらにノイズ抑圧や信号増幅などの信号処理を行う。増幅兼選択回路７０は、例えば、相関二重サンプリングの処理を行うＣＤＳ回路である。増幅兼選択回路７０は、さらに信号処理した画素信号を、アナログデジタル変換回路８０に出力する。
　アナログデジタル変換回路８０は、タイミング生成回路２０からの制御に応じて、増幅兼選択回路７０から出力された信号処理後の画素信号（アナログ信号）を、アナログデジタル変換し、画素信号の信号レベルの大きさに応じたデジタル信号を生成する。アナログデジタル変換回路８０は、生成したデジタル信号を、出力回路９０に出力する。
　出力回路９０は、タイミング生成回路２０からの制御に応じて、アナログデジタル変換回路８０から出力されたデジタル信号を、固体撮像装置１が出力する最終的な出力信号の信号形態に変換して外部に出力する。出力回路９０は、例えば、アナログデジタル変換回路８０から出力されたデジタル信号のそれぞれを、高速信号伝送に適した信号形態の出力信号に変換して固体撮像装置１の外部に出力する。
　なお、増幅兼選択回路７０、アナログデジタル変換回路８０、出力回路９０の動作の制御は、タイミング生成回路２０が出力する制御信号によって行う構成ではなく、タイミング生成回路２０からの制御に応じて、水平走査回路４０が出力する制御信号によって行う構成であってもよい。例えば、水平走査回路４０が、タイミング生成回路２０から出力された増幅兼選択回路７０における相関二重サンプリング処理を制御する制御信号のタイミングを、列回路５０を駆動するタイミングと調整して増幅兼選択回路７０に出力する構成であってもよい。
　なお、図１に示した固体撮像装置１では、アナログデジタル変換回路８０を備えた構成を示したが、固体撮像装置１は、アナログデジタル変換回路８０を備えない構成であってもよい。この場合、増幅兼選択回路７０は、信号処理した画素信号を出力回路９０に出力し、出力回路９０は、増幅兼選択回路７０から出力された信号処理後の画素信号に応じた最終的な出力信号を固体撮像装置１の外部に出力する。
　次に、第１の実施形態の固体撮像装置１に備えた画素アレイ部１０内に配置された画素１１と、列回路５０との構成について説明する。図２は、本発明の第１の実施形態の固体撮像装置１に備えた画素１１および列回路５０の構成の一例を示した回路図である。図２には、１個の画素１１と、この画素１１に対応する１個の列回路５０との構成の一例を示している。
　まず、画素１１の構成を説明する。画素１１は、光電変換部１１１と、転送トランジスタ１１２、リセットトランジスタ１１３、選択トランジスタ１１４、および増幅トランジスタ１１５と、フローティングディフュージョン１１６とを備えている。図２においては、フローティングディフュージョン１１６を、画素１１の回路要素としてキャパシタの記号で示している。
　光電変換部１１１の第１の端子は接地され、第２の端子は転送トランジスタ１１２のソース端子に接続されている。転送トランジスタ１１２のドレイン端子は、フローティングディフュージョン１１６の第１の電極、リセットトランジスタ１１３のソース端子、および増幅トランジスタ１１５のゲート端子のそれぞれに接続されている。転送トランジスタ１１２のゲート端子には、垂直走査回路３０が出力する転送パルスＴＸが供給されている。
　フローティングディフュージョン１１６の第１の電極は、転送トランジスタ１１２のドレイン端子、リセットトランジスタ１１３のソース端子、および増幅トランジスタ１１５のゲート端子のそれぞれに接続されている。フローティングディフュージョン１１６の第２の電極は、接地されている。
　リセットトランジスタ１１３のドレイン端子は、電源電圧ＶＤＤに接続されている。リセットトランジスタ１１３のソース端子は、転送トランジスタ１１２のドレイン端子、フローティングディフュージョン１１６の第１の電極、および増幅トランジスタ１１５のゲート端子のそれぞれに接続されている。リセットトランジスタ１１３のゲート端子には、垂直走査回路３０が出力するリセットパルスＲＳＴが供給されている。
　増幅トランジスタ１１５のドレイン端子は、電源電圧ＶＤＤに接続されている。増幅トランジスタ１１５における信号電荷の入力部であるゲート端子は、転送トランジスタ１１２のドレイン端子、フローティングディフュージョン１１６の第１の電極、およびリセットトランジスタ１１３のソース端子のそれぞれに接続されている。増幅トランジスタ１１５のソース端子は、選択トランジスタ１１４のドレイン端子に接続されている。選択トランジスタ１１４のソース端子は、垂直信号線１２に接続されている。選択トランジスタ１１４のゲート端子には、垂直走査回路３０が出力する選択パルスＳＥＬが供給されている。
　光電変換部１１１は、入射してきた光（光線）に応じた信号電荷を生成（発生）し、発生した信号電荷を保持（蓄積）する、例えば、フォトダイオードなどの光電変換素子である。
　転送トランジスタ１１２は、垂直走査回路３０から出力された転送パルスＴＸに応じて、光電変換部１１１が発生して蓄積した信号電荷を、増幅トランジスタ１１５のゲート端子に転送するトランジスタである。転送トランジスタ１１２は、転送パルスＴＸによってオン状態に制御されると、ソース端子に接続されている光電変換部１１１が発生した信号電荷を、増幅トランジスタ１１５のゲート端子に転送する。これにより、転送トランジスタ１１２によって転送された信号電荷が、フローティングディフュージョン１１６に蓄積される。
　フローティングディフュージョン１１６は、増幅トランジスタ１１５のゲート端子に接続されたノードに付随する容量である。フローティングディフュージョン１１６は、転送トランジスタ１１２によって増幅トランジスタ１１５のゲート端子に転送された信号電荷を、一時的に保持（蓄積）する。
　リセットトランジスタ１１３は、垂直走査回路３０から出力されたリセットパルスＲＳＴに応じて、画素１１内の構成要素をリセットするトランジスタである。リセットトランジスタ１１３は、リセットパルスＲＳＴによってオン状態に制御されると、ソース端子に接続されている転送トランジスタ１１２のドレイン端子、フローティングディフュージョン１１６の第１の電極、および増幅トランジスタ１１５のゲート端子のそれぞれをリセットする。これにより、フローティングディフュージョン１１６に蓄積されている信号電荷がリセットされる。
　なお、垂直走査回路３０が、転送パルスＴＸとリセットパルスＲＳＴとを同時に制御し、転送トランジスタ１１２とリセットトランジスタ１１３とを同時にオン状態にすることによって、光電変換部１１１をリセットすることもできる。ここで、フローティングディフュージョン１１６や光電変換部１１１のリセットとは、フローティングディフュージョン１１６や光電変換部１１１に蓄積されている信号電荷の電荷量を制御して、基準の電荷量にすることを表す。言い換えれば、フローティングディフュージョン１１６や光電変換部１１１のリセットとは、フローティングディフュージョン１１６の第１の電極や光電変換部１１１の第２の端子の信号レベル（電位）の状態を、基準の電位の状態、つまり、電源電圧ＶＤＤの電位レベル（以下、「リセットレベル」という）の状態に設定することを表す。
　増幅トランジスタ１１５は、ゲート端子に印加されている信号レベル（電位）に応じた信号レベル（電位）の増幅信号を、選択トランジスタ１１４に出力するトランジスタである。すなわち、増幅トランジスタ１１５は、フローティングディフュージョン１１６の第１の電極の信号レベル（電位）の状態に応じた増幅信号を、選択トランジスタ１１４に出力する。画素１１では、増幅トランジスタ１１５と、列回路５０に備えた不図示の負荷とによって、ソースフォロア回路を構成している。
　選択トランジスタ１１４は、垂直走査回路３０から出力された選択パルスＳＥＬに応じて、増幅トランジスタ１１５から出力された増幅信号を、画素１１の画素信号として垂直信号線１２に出力するトランジスタである。選択トランジスタ１１４は、選択パルスＳＥＬによってオン状態に制御されると、ドレイン端子に入力されている増幅信号を垂直信号線１２に出力する。これにより、画素１１に備えた光電変換部１１１が発生した信号電荷に応じた画素信号が、垂直信号線１２に読み出される。
　このような構成によって、画素１１では、光電変換部１１１が入射した光を光電変換した信号電荷の信号レベル（電位）に応じたそれぞれの増幅信号を、画素信号として垂直信号線１２に読み出す。つまり、画素１１は、フローティングディフュージョン１１６の第１の電極の信号レベル（電位）の状態に応じた増幅信号を、画素信号として垂直信号線１２に読み出す。
　なお、フローティングディフュージョン１１６の第１の電極の信号レベル（電位）の状態には、２つの状態がある。１つの状態は、転送トランジスタ１１２によって増幅トランジスタ１１５に転送された光電変換部１１１が発生した信号電荷が蓄積されている状態である。また、もう１つの状態は、リセットトランジスタ１１３によってリセットレベルにリセットされている状態である。そして、増幅トランジスタ１１５は、フローティングディフュージョン１１６の第１の電極のそれぞれの状態の増幅信号を、選択トランジスタ１１４に出力することができ、選択トランジスタ１１４は、それぞれの状態の増幅信号を、画素信号として垂直信号線１２に出力することができる。
　以下の説明においては、画素１１が出力する、光電変換部１１１が発生した信号電荷が蓄積されている状態のフローティングディフュージョン１１６の第１の電極の信号レベル（電位）の状態に応じた増幅信号である画素信号を「光信号」という。一方、以下の説明においては、画素１１が出力する、リセットレベルにリセットされている状態のフローティングディフュージョン１１６の第１の電極の信号レベル（電位）の状態に応じた増幅信号である画素信号を「リセット信号」という。画素１１が出力する光信号とリセット信号とは、列回路５０において、相関二重サンプリング（ＣＤＳ）処理に用いられる。なお、以下の説明において光信号とリセット信号とを区別しない場合には、「画素信号」という。
　続いて、列回路５０の構成を説明する。列回路５０は、画素出力保持部５１と、列出力アンプ５２と、列選択スイッチ５３とを備えている。画素出力保持部５１の入力端子は、列回路５０の入力端子であり、垂直信号線１２に接続されている。画素出力保持部５１の出力端子は列出力アンプ５２の入力端子に接続されている。列出力アンプ５２の出力端子は、列選択スイッチ５３の第１の端子に接続されている。列選択スイッチ５３の第２の端子は、列回路５０の出力端子である。
　画素出力保持部５１は、画素１１から出力され、垂直信号線１２を介して伝送されたリセット信号と光信号との差分をとった差分信号、つまり、相関二重サンプリング処理によってノイズ成分を除去した画素信号（以下、「ノイズ除去光信号」という）を生成して保持する。画素出力保持部５１は、保持したノイズ除去光信号を列出力アンプ５２に出力する。
　画素出力保持部５１は、サンプリングスイッチ５１１と、クランプ容量５１２と、クランプスイッチ５１３と、サンプリング容量５１４とを備えている。サンプリングスイッチ５１１の第１の端子は、画素出力保持部５１の入力端子、つまり、列回路５０の入力端子であり、垂直信号線１２に接続されている。サンプリングスイッチ５１１の第２の端子は、クランプ容量５１２の第１の電極に接続されている。クランプ容量５１２の第２の電極は、クランプスイッチ５１３の第１の端子、およびサンプリング容量５１４の第１の電極のそれぞれに接続され、画素出力保持部５１の出力端子となっている。クランプスイッチ５１３の第２の端子は、基準電圧ＶＣＯＭに接続されている。サンプリング容量５１４の第２の電極は、接地されている。
　サンプリングスイッチ５１１は、タイミング生成回路２０から出力されたサンプリングパルスＳＨに応じて、垂直信号線１２を介して画素１１から伝送された画素信号を、クランプ容量５１２に伝送するスイッチである。サンプリングスイッチ５１１は、サンプリングパルスＳＨによって閉状態に制御されると、第１の端子と第２の端子とを接続し、垂直信号線１２を介して画素１１から伝送された画素信号をクランプ容量５１２に伝送する。これにより、画素信号がクランプ容量５１２の第１の電極に入力される。つまり、クランプ容量５１２の第１の電極に、画素信号の信号レベル（電位）が印加される。
　クランプ容量５１２は、入力された画素信号の信号レベル（電位）に相当する電荷を保持（蓄積）する容量である。クランプ容量５１２は、第１の電極に印加された電位と、第２の電極に印加された電位との電位差に応じた電荷を蓄積する。
　クランプスイッチ５１３は、水平走査回路４０から出力されたクランプパルスＣＬに応じて、クランプ容量５１２およびサンプリング容量５１４を基準電圧ＶＣＯＭの電位にクランプさせるためのスイッチである。クランプスイッチ５１３は、クランプパルスＣＬによって閉状態に制御されると、第１の端子と第２の端子とを接続し、クランプ容量５１２の第２の電極、サンプリング容量５１４の第１の電極、および画素出力保持部５１の出力端子を、基準電圧ＶＣＯＭの電位レベル（以下、「クランプレベルＶＣＯＭ」という）にクランプさせる。これにより、クランプ容量５１２は、クランプされていないときに第１の電極に画素信号が入力されると、第２の電極が、入力された画素信号の信号レベル（電位）とクランプレベルＶＣＯＭとの電位差に応じた電位になる。
　サンプリング容量５１４は、クランプ容量５１２の第２の電極の電位に応じた電荷を保持（蓄積）する容量である。サンプリング容量５１４が蓄積した電荷に応じた電位が、画素出力保持部５１が保持し、列出力アンプ５２に出力するノイズ除去光信号の信号レベル（電位）である。
　列出力アンプ５２は、画素出力保持部５１から出力されたノイズ除去光信号を列選択スイッチ５３に出力する。このとき、列出力アンプ５２は、ノイズ除去光信号を増幅して列選択スイッチ５３に出力してもよい。
　列選択スイッチ５３は、水平走査回路４０から出力された列選択信号ＣＳＥＬに応じて、列出力アンプ５２から出力されたノイズ除去光信号を水平信号線６０に出力するスイッチである。列選択スイッチ５３は、列選択信号ＣＳＥＬによって閉状態に制御されると、第１の端子と第２の端子とを接続し、列出力アンプ５２から出力されたノイズ除去光信号を水平信号線６０に出力する。
　このような構成によって、列回路５０では、対応する列の画素１１から出力された光信号とリセット信号とを差分をとる相関二重サンプリング処理を行ってノイズ成分を除去した光信号（ノイズ除去光信号）を、水平走査回路４０から出力された列選択信号ＣＳＥＬに応じて水平信号線６０に出力する。
　次に、第１の実施形態の固体撮像装置１において画素アレイ部１０内に配置された画素１１と、列回路５０との駆動タイミングについて説明する。図３は、本発明の第１の実施形態の固体撮像装置１に備えた画素１１および列回路５０の駆動タイミングの一例を示したタイミングチャートである。図３には、画素アレイ部１０において異なる２列に配置された画素１１のそれぞれから出力される画素信号を相関二重サンプリング処理して水平信号線６０に出力する場合の駆動タイミングの一例を示している。つまり、図３には、画素１１のそれぞれの列に対応する２個の列回路５０における駆動タイミングの一例を示している。なお、図３に示した駆動タイミングの一例は、固体撮像装置１における露光、つまり、画素アレイ部１０に備えたそれぞれの画素１１に備えた光電変換部１１１における入射してきた光（光線）に応じた信号電荷の発生と蓄積とが終了した後の駆動タイミングである。
　固体撮像装置１では、まず、水平ブランキング期間において、垂直走査回路３０が、画素アレイ部１０に備えた画素１１の行ごとにそれぞれの画素１１を駆動することによって、同じ行に配置された異なる列の複数の画素１１が同時に、それぞれの画素信号を対応する垂直信号線１２に出力する（読み出す）。このとき、それぞれの垂直信号線１２に接続された列回路５０は、対応する列の画素１１から出力された画素信号に対して相関二重サンプリング処理を行う。従って、画素アレイ部１０に備えた画素１１から行ごとに画素信号を垂直信号線１２に読み出す水平ブランキング期間は、列回路５０が相関二重サンプリング処理を行うＣＤＳ期間でもある。その後、固体撮像装置１では、水平読出し期間において、タイミング生成回路２０および水平走査回路４０が、画素アレイ部１０に備えた画素１１の列ごとにそれぞれの列回路５０を順次駆動することによって、ノイズ除去光信号を水平信号線６０に出力させる。
　以下の説明においては、垂直走査回路３０が、それぞれの制御信号を“Ｈｉｇｈ”レベルにすることによって、対応するトランジスタがオン状態になるものとして説明する。また、以下の説明においては、タイミング生成回路２０および水平走査回路４０が、それぞれの制御信号を“Ｈｉｇｈ”レベルにすることによって、対応するスイッチが閉状態になるものとして説明する。
　水平ブランキング期間（ＣＤＳ期間）では、時刻ｔ１において、垂直走査回路３０は、同じ行（例えば、ｎ行目）の選択パルスＳＥＬ（ｎ）を“Ｈｉｇｈ”レベルにして、それぞれの列の画素１１に備えた選択トランジスタ１１４をオン状態にする。これにより、ｎ行目のそれぞれの画素１１が垂直信号線１２に接続される。より具体的には、それぞれの画素１１に備えた増幅トランジスタ１１５のソース端子が選択トランジスタ１１４を介して垂直信号線１２に接続される。また、同時に、垂直走査回路３０は、同じｎ行目のリセットパルスＲＳＴ（ｎ）を“Ｈｉｇｈ”レベルにして、それぞれの列の画素１１に備えたリセットトランジスタ１１３をオン状態にする。これにより、フローティングディフュージョン１１６に蓄積されている信号電荷がリセットされ、増幅トランジスタ１１５のゲート端子は、リセットされたフローティングディフュージョン１１６の第１の電極の電位になる。そして、増幅トランジスタ１１５は、ゲート端子の電位に応じた信号レベル（電位）の増幅信号、つまり、リセット信号を、選択トランジスタ１１４を介して垂直信号線１２に出力する。
　また、水平ブランキング期間（ＣＤＳ期間）では、時刻ｔ１において、タイミング生成回路２０は、サンプリングパルスＳＨを“Ｈｉｇｈ”レベルにして、それぞれの列に対応する列回路５０内の画素出力保持部５１に備えたサンプリングスイッチ５１１を閉状態にする。これにより、それぞれの列回路５０内の画素出力保持部５１に備えたクランプ容量５１２に、垂直信号線１２を介して画素１１から伝送されたリセット信号がサンプリングスイッチ５１１を介して伝送され、クランプ容量５１２の第１の電極に、リセット信号の信号レベル（電位）が印加される。また、同時に、水平走査回路４０が、それぞれの列（例えば、ｉ列、およびｉ＋１列）に対応するクランプパルスＣＬ（ｉ）およびクランプパルスＣＬ（ｉ＋１）を“Ｈｉｇｈ”レベルにして、それぞれの列に対応する列回路５０内の画素出力保持部５１に備えたクランプスイッチ５１３を閉状態にする。これにより、それぞれのクランプ容量５１２の第２の電極がクランプレベルＶＣＯＭにクランプされる、つまり、クランプ容量５１２の第２の電極に基準電圧ＶＣＯＭの電位が印加される。これにより、クランプ容量５１２は、リセット信号の電位と、クランプレベルＶＣＯＭとの電位差に応じた電荷を蓄積する。そして、それぞれの列に対応する列回路５０内の画素出力保持部５１に備えたサンプリング容量５１４にも、クランプ容量５１２と同様の電荷が蓄積される。
　その後、垂直走査回路３０は、ｎ行目のリセットパルスＲＳＴ（ｎ）を“Ｌｏｗ”レベルにしてそれぞれのリセットトランジスタ１１３をオフ状態にし、リセット信号の垂直信号線１２への出力を停止する。また、水平走査回路４０は、それぞれの列に対応するクランプパルスＣＬ（ｉ）およびクランプパルスＣＬ（ｉ＋１）を“Ｌｏｗ”レベルにしてそれぞれのクランプスイッチ５１３を開状態にし、それぞれのクランプ容量５１２のクランプを解除する。
　続いて、時刻ｔ２において、垂直走査回路３０は、同じｎ行目の転送パルスＴＸ（ｎ）を“Ｈｉｇｈ”レベルにして、それぞれの列の画素１１に備えた転送トランジスタ１１２をオン状態にする。これにより、光電変換部１１１が発生した信号電荷が転送トランジスタ１１２によって増幅トランジスタ１１５のゲート端子に転送され、フローティングディフュージョン１１６に蓄積される。そして、増幅トランジスタ１１５は、ゲート端子の電位に応じた信号レベル（電位）の増幅信号、つまり、光信号を、選択トランジスタ１１４を介して垂直信号線１２に出力する。
　また、時刻ｔ２では、サンプリングパルスＳＨが“Ｈｉｇｈ”レベルであるため、それぞれの垂直信号線１２に接続されたサンプリングスイッチ５１１は閉状態である。このため、それぞれの列回路５０内のクランプ容量５１２に、画素１１が出力した光信号がサンプリングスイッチ５１１を介して伝送され、クランプ容量５１２の第１の電極に、光信号の信号レベル（電位）が印加される。これにより、クランプ容量５１２は、光信号の電位と、サンプリング容量５１４の第１の電極の電位（つまり、サンプリング容量５１４に蓄積されたリセット信号とクランプレベルＶＣＯＭとの電位差の電位）との電位差に応じた電荷を蓄積する。そして、サンプリング容量５１４は、現在のクランプ容量５１２と同様の電荷を蓄積する。ここでサンプリング容量５１４に蓄積された電荷に応じた電位が、ノイズ除去光信号の信号レベル（電位）、つまり、相関二重サンプリング処理によって光信号に含まれるリセット信号の成分をノイズ成分として除去したノイズ除去後の光信号である。
　その後、垂直走査回路３０は、ｎ行目の転送パルスＴＸ（ｎ）を“Ｌｏｗ”レベルにしてそれぞれの転送トランジスタ１１２をオフ状態にし、光電変換部１１１が発生した信号電荷の増幅トランジスタ１１５のゲート端子への転送を停止する。また、タイミング生成回路２０は、サンプリングパルスＳＨを“Ｌｏｗ”レベルにしてそれぞれの列回路５０内のサンプリングスイッチ５１１を開状態にし、画素１１が出力した画素信号のクランプ容量５１２への伝送を終了する。つまり、タイミング生成回路２０は、それぞれの列回路５０が対応する画素１１が出力した画素信号のサンプリングを終了する。
　続いて、時刻ｔ３において、垂直走査回路３０は、ｎ行目の選択パルスＳＥＬ（ｎ）を“Ｌｏｗ”レベルにしてそれぞれの列の画素１１に備えた選択トランジスタ１１４をオフ状態にし、ｎ行目のそれぞれの画素１１の垂直信号線１２との接続を切断する。これにより、水平ブランキング期間（ＣＤＳ期間）を終了する。
　続いて、水平読出し期間では、時刻ｔ４において、水平走査回路４０は、ｉ列目の列選択信号ＣＳＥＬ（ｉ）を“Ｈｉｇｈ”レベルにして、ｉ列目の列回路５０に備えた列選択スイッチ５３を閉状態にする。これにより、ｉ列目の列回路５０内の画素出力保持部５１に備えたサンプリング容量５１４に蓄積された電荷に応じた信号レベル（電位）のノイズ除去光信号が、列出力アンプ５２および列選択スイッチ５３を介して水平信号線６０に出力される。
　続いて、時刻ｔ５において、水平走査回路４０は、ｉ列目のクランプパルスＣＬ（ｉ）を“Ｈｉｇｈ”レベルにして、ｉ列目の列回路５０内のクランプスイッチ５１３を閉状態にする。これにより、それぞれのクランプ容量５１２の第２の電極がクランプレベルＶＣＯＭにクランプされ、クランプレベルＶＣＯＭの信号（以下、「列リセット信号」という）が列出力アンプ５２および列選択スイッチ５３を介して水平信号線６０に出力される。列回路５０が出力するノイズ除去光信号と列リセット信号とは、増幅兼選択回路７０において、相関二重サンプリング処理に用いられる。なお、以下の説明においてノイズ除去光信号と列リセット信号とを区別しない場合には、「列画素信号」という。
　続いて、時刻ｔ６において、水平走査回路４０は、ｉ列目の列選択信号ＣＳＥＬ（ｉ）とクランプパルスＣＬ（ｉ）とを“Ｌｏｗ”レベルにして、ｉ列目の列回路５０が出力する列画素信号の水平信号線６０への出力（読み出し）を終了する。そして、水平信号線６０は、時刻ｔ４における制御と同様に、ｉ＋１列目の列選択信号ＣＳＥＬ（ｉ＋１）を“Ｈｉｇｈ”レベルにして、ｉ＋１列目の列回路５０に備えた列選択スイッチ５３を閉状態にし、ｉ＋１列目の列回路５０内のサンプリング容量５１４に蓄積された電荷に応じた信号レベル（電位）のノイズ除去光信号を、列出力アンプ５２および列選択スイッチ５３を介して水平信号線６０に出力させる。
　続いて、時刻ｔ７において、水平走査回路４０は、時刻ｔ５における制御と同様に、ｉ＋１列目のクランプパルスＣＬ（ｉ＋１）を“Ｈｉｇｈ”レベルにして、ｉ＋１列目の列回路５０内のクランプスイッチ５１３を閉状態にし、ｉ＋１列目の列回路５０の列リセット信号を、列出力アンプ５２および列選択スイッチ５３を介して水平信号線６０に出力させる。
　続いて、時刻ｔ８において、水平走査回路４０は、ｉ＋１列目の列選択信号ＣＳＥＬ（ｉ＋１）とクランプパルスＣＬ（ｉ＋１）とを“Ｌｏｗ”レベルにして、ｉ＋１列目の列回路５０が出力する列画素信号の水平信号線６０への出力（読み出し）を終了する。
　以降、同様に、水平走査回路４０は、ｎ行目の画素１１のそれぞれに対応する列回路５０を順次駆動し、それぞれの列回路５０から、対応する画素１１が出力した画素信号に応じた列画素信号を順次、水平信号線６０に出力させる。このようにして、固体撮像装置１では、垂直走査回路３０、タイミング生成回路２０、および水平走査回路４０のそれぞれが、画素１１と列回路５０とのそれぞれを駆動し、ｎ行目の画素１１に対応する列画素信号を水平信号線６０に出力させる。
　なお、画素アレイ部１０内に配置された他の行（例えば、ｎ＋１行目）の画素１１に対応する列画素信号を水平信号線６０に出力させる際には、垂直走査回路３０、タイミング生成回路２０、および水平走査回路４０のそれぞれは、時刻ｔ１～時刻ｔ８と同様に、画素１１と列回路５０とのそれぞれを駆動する。つまり、垂直走査回路３０、タイミング生成回路２０、および水平走査回路４０のそれぞれは、図３に示した駆動タイミングにおける水平ブランキング期間（ＣＤＳ期間）と水平読出し期間とにおける駆動を繰り返す。これにより、固体撮像装置１では、画素アレイ部１０内に配置された全ての画素１１に対応する列画素信号を水平信号線６０に順次出力させる。
　次に、第１の実施形態の固体撮像装置１に備えた増幅兼選択回路７０の構成について説明する。図４は、本発明の第１の実施形態の固体撮像装置１に備えた増幅兼選択回路７０の構成の一例を示した回路図である。増幅兼選択回路７０は、列出力保持部７１と、帰還部７２と、差動増幅回路７３とを備えている。増幅兼選択回路７０は、いわゆる、スイッチドキャパシタ回路として構成され、列回路５０から出力されて水平信号線６０を介して伝送されたノイズ除去光信号と列リセット信号との差分信号を離散的に増幅して出力する。
　列出力保持部７１は、列回路５０によって水平信号線６０に出力されたノイズ除去光信号と列リセット信号とのそれぞれを保持し、保持したノイズ除去光信号と列リセット信号との差分信号を差動信号化した差動信号を出力する。帰還部７２は、列出力保持部７１が出力した差動信号を選択して差動増幅回路７３に供給する。差動増幅回路７３は、帰還部７２から供給された差動信号の差分信号を増幅して出力する。
　上述したように、固体撮像装置１では、複数の水平信号線６０を備えている。そして、固体撮像装置１では、画素アレイ部１０内で隣接する列に配置された画素１１に対応するそれぞれの列回路５０、すなわち、隣接する列に対応するそれぞれの列回路５０が、異なる水平信号線６０に周期的に接続され、接続された水平信号線６０に列画素信号を出力する。図４には、３つの水平信号線６０（水平信号線６０－１～水平信号線６０－３）を備え、それぞれの水平信号線６０に対して３個ずつの列回路５０（列回路５０－１～列回路５０－９）が対応している、つまり、９個の列回路５０を備えている固体撮像装置１の構成の一例を示している。図４に示したように、隣接する列回路５０は、それぞれ異なる水平信号線６０に周期的に接続される。
　より具体的には、列回路５０－１が水平信号線６０－１に接続され、隣接する列回路５０－２が水平信号線６０－２に接続され、隣接する列回路５０－３が水平信号線６０－３に接続されている。そして、列回路５０－３に隣接する列回路５０－４が、列回路５０－１が接続された水平信号線６０－１に接続され、隣接する列回路５０－５が、列回路５０－２が接続された水平信号線６０－２に接続され、隣接する列回路５０－６が、列回路５０－３が接続された水平信号線６０－３に接続されている。さらに、列回路５０－６に隣接する列回路５０－７が、列回路５０－１および列回路５０－４が接続された水平信号線６０－１に接続され、隣接する列回路５０－８が、列回路５０－２および列回路５０－５が接続された水平信号線６０－２に接続され、隣接する列回路５０－９が、列回路５０－３および列回路５０－６が接続された水平信号線６０－３に接続されている。
　また、固体撮像装置１では、増幅兼選択回路７０内に、それぞれの水平信号線６０に対応する複数の列出力保持部７１を備えている。そして、増幅兼選択回路７０では、帰還部７２が、いずれかの列出力保持部７１が出力したノイズ除去光信号と列リセット信号との差分信号を差動信号化した差動信号を選択して差動増幅回路７３に供給し、差動増幅回路７３が、供給された差動信号の差分信号を増幅して出力する。図４には、それぞれの水平信号線６０に対応する３個の列出力保持部７１（列出力保持部７１－１～列出力保持部７１－３）を備えた増幅兼選択回路７０の構成を示している。
　より具体的には、図４には、列出力保持部７１－１が水平信号線６０－１に対応し、列出力保持部７１－２が水平信号線６０－２に対応し、列出力保持部７１－３が水平信号線６０－３に対応している増幅兼選択回路７０の構成を示している。なお、図４には、固体撮像装置１に備えたアナログデジタル変換回路８０および出力回路９０も併せて示している。
　列出力保持部７１－１は、列回路５０－１、列回路５０－４、または列回路５０－７によって対応する水平信号線６０－１に出力されたノイズ除去光信号と列リセット信号とのそれぞれを保持する。列出力保持部７１－１は、サンプリング容量Ｃ７１Ｒと、サンプリング容量Ｃ７１Ｓと、スイッチＳＷ７１１と、スイッチＳＷ７１２Ｒと、スイッチＳＷ７１２Ｓと、スイッチＳＷ７１３Ｒと、スイッチＳＷ７１３Ｓと、スイッチＳＷ７１４Ｒと、スイッチＳＷ７１４Ｓとを備えている。
　スイッチＳＷ７１２ＲとスイッチＳＷ７１２Ｓとのそれぞれの第１の端子は、列出力保持部７１－１の画素信号入力端子であり、水平信号線６０－１に接続されている。スイッチＳＷ７１２Ｒの第２の端子は、スイッチＳＷ７１１の第１の端子およびサンプリング容量Ｃ７１Ｒの第１の電極のそれぞれに接続されている。サンプリング容量Ｃ７１Ｒの第２の電極は、スイッチＳＷ７１３ＲとスイッチＳＷ７１４Ｒとのそれぞれの第１の端子に接続されている。スイッチＳＷ７１４Ｒの第２の端子は、基準電圧ＶＣＭ１に接続されている。スイッチＳＷ７１３Ｒの第２の端子は、列出力保持部７１－１における差動信号の負出力端子（以下、「差動信号負出力端子」という）である。スイッチＳＷ７１２Ｓの第２の端子は、スイッチＳＷ７１１の第２の端子およびサンプリング容量Ｃ７１Ｓの第１の電極のそれぞれに接続されている。サンプリング容量Ｃ７１Ｓの第２の電極は、スイッチＳＷ７１３ＳとスイッチＳＷ７１４Ｓとのそれぞれの第１の端子に接続されている。スイッチＳＷ７１４Ｓの第２の端子は、基準電圧ＶＣＭ１に接続されている。スイッチＳＷ７１３Ｓの第２の端子は、列出力保持部７１－１における差動信号の正出力端子（以下、「差動信号正出力端子」という）である。
　スイッチＳＷ７１２Ｒは、タイミング生成回路２０から出力された制御信号ＳＨＲ１に応じて、水平信号線６０－１を介して列回路５０から伝送された列リセット信号を、サンプリング容量Ｃ７１Ｒに伝送するスイッチである。スイッチＳＷ７１２Ｒは、制御信号ＳＨＲ１によって閉状態に制御されると、第１の端子（列出力保持部７１－１の画素信号入力端子）と第２の端子とを接続し、水平信号線６０－１を介して列回路５０から伝送された列リセット信号をサンプリング容量Ｃ７１Ｒに伝送する。これにより、列リセット信号がサンプリング容量Ｃ７１Ｒの第１の電極に入力される。つまり、サンプリング容量Ｃ７１Ｒの第１の電極に、列リセット信号の信号レベル（電位）が印加される。
　サンプリング容量Ｃ７１Ｒは、伝送された列リセット信号の信号レベル（電位）に相当する電荷を保持（蓄積）する容量である。サンプリング容量Ｃ７１Ｒは、第１の電極に印加された電位と、第２の電極に印加された電位との電位差に応じた電荷を蓄積する。
　スイッチＳＷ７１１は、タイミング生成回路２０から出力された制御信号ＣＢ１に応じて、サンプリング容量Ｃ７１Ｒの第１の電極とサンプリング容量Ｃ７１Ｓの第１の電極とを短絡するスイッチである。スイッチＳＷ７１１は、制御信号ＣＢ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、サンプリング容量Ｃ７１Ｒの第１の電極とサンプリング容量Ｃ７１Ｓの第１の電極とを短絡する。
　スイッチＳＷ７１４Ｒは、タイミング生成回路２０から出力された制御信号ＣＢ１の反転信号（制御信号ＣＢ１ｂ）に応じて、サンプリング容量Ｃ７１Ｒを基準電圧ＶＣＭ１の電位にクランプさせるためのスイッチである。スイッチＳＷ７１４Ｒは、制御信号ＣＢ１ｂによって閉状態に制御されると、第１の端子と第２の端子とを接続し、サンプリング容量Ｃ７１Ｒの第２の電極を、基準電圧ＶＣＭ１の電位レベル（以下、「クランプレベルＶＣＭ１」という）にクランプさせる。これにより、サンプリング容量Ｃ７１Ｒは、クランプされているときに第１の電極に列リセット信号が入力されると、第２の電極が、クランプレベルＶＣＭ１となり、サンプリング容量Ｃ７１Ｒには入力された列リセット信号の信号レベル（電位）とクランプレベルＶＣＭ１の電位差に応じた電位になる。
　スイッチＳＷ７１２Ｓは、タイミング生成回路２０から出力された制御信号ＳＨＳ１に応じて、水平信号線６０－１を介して列回路５０から伝送されたノイズ除去光信号を、サンプリング容量Ｃ７１Ｓに伝送するスイッチである。スイッチＳＷ７１２Ｓは、制御信号ＳＨＳ１によって閉状態に制御されると、第１の端子（列出力保持部７１－１の画素信号入力端子）と第２の端子とを接続し、水平信号線６０－１を介して列回路５０から伝送されたノイズ除去光信号をサンプリング容量Ｃ７１Ｓに伝送する。これにより、ノイズ除去光信号がサンプリング容量Ｃ７１Ｓの第１の電極に入力される。つまり、サンプリング容量Ｃ７１Ｓの第１の電極に、ノイズ除去光信号の信号レベル（電位）が印加される。
　サンプリング容量Ｃ７１Ｓは、伝送されたノイズ除去光信号の信号レベル（電位）に相当する電荷を保持（蓄積）する容量である。サンプリング容量Ｃ７１Ｓは、第１の電極に印加された電位と、第２の電極に印加された電位との電位差に応じた電荷を蓄積する。
　スイッチＳＷ７１４Ｓは、タイミング生成回路２０から出力された制御信号ＣＢ１ｂに応じて、サンプリング容量Ｃ７１ＳをクランプレベルＶＣＭ１にクランプさせるためのスイッチである。スイッチＳＷ７１４Ｓは、制御信号ＣＢ１ｂによって閉状態に制御されると、第１の端子と第２の端子とを接続し、サンプリング容量Ｃ７１Ｓの第２の電極を、クランプレベルＶＣＭ１にクランプさせる。これにより、サンプリング容量Ｃ７１Ｓは、クランプされているときに第１の電極にノイズ除去光信号が入力されると、第２の電極が、クランプレベルＶＣＭ１となり、サンプリング容量Ｃ７１Ｓには入力されたノイズ除去光信号の信号レベル（電位）とクランプレベルＶＣＭ１の電位差に応じた電位になる。
　スイッチＳＷ７１３Ｒは、タイミング生成回路２０から出力された制御信号ＣＢ１に応じて、サンプリング容量Ｃ７１Ｒの第２の電極の電位に応じた信号の帰還部７２への出力を制御するスイッチである。スイッチＳＷ７１３Ｒは、制御信号ＣＢ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、第２の端子（差動信号負出力端子）から、ノイズ除去光信号と列リセット信号との差分信号を差動信号化した負出力（以下、「差動負信号」という）を帰還部７２に出力する。
　スイッチＳＷ７１３Ｓは、タイミング生成回路２０から出力された制御信号ＣＢ１に応じて、サンプリング容量Ｃ７１Ｓの第２の電極の電位に応じた信号の帰還部７２への出力を制御するスイッチである。スイッチＳＷ７１３Ｓは、制御信号ＣＢ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、第２の端子（差動信号正出力端子）から、ノイズ除去光信号と列リセット信号との差分信号を差動信号化した正出力（以下、「差動正信号」という）を帰還部７２に出力する。
　列出力保持部７１－２は、列回路５０－２、列回路５０－５、または列回路５０－８によって対応する水平信号線６０－２に出力されたノイズ除去光信号と列リセット信号とのそれぞれを保持する。また、列出力保持部７１－３は、列回路５０－３、列回路５０－６、または列回路５０－９によって対応する水平信号線６０－３に出力されたノイズ除去光信号と列リセット信号とのそれぞれを保持する。列出力保持部７１－２および列出力保持部７１－３の構成は、それぞれのスイッチを制御する制御信号が列出力保持部７１－１と異なる以外は、列出力保持部７１－１の構成と同様である。従って、列出力保持部７１－２および列出力保持部７１－３の構成に関する詳細な説明は省略する。
　なお、列出力保持部７１－２においては、スイッチＳＷ７１２Ｒを制御する制御信号ＳＨＲ１が制御信号ＳＨＲ２に代わり、スイッチＳＷ７１２Ｓを制御する制御信号ＳＨＳ１が制御信号ＳＨＳ２に代わる。また、列出力保持部７１－２においては、スイッチＳＷ７１１、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓを制御する制御信号ＣＢ１が制御信号ＣＢ２に代わり、スイッチＳＷ７１４ＲおよびスイッチＳＷ７１４Ｓを制御する制御信号ＣＢ１ｂが制御信号ＣＢ２の反転信号（制御信号ＣＢ２ｂ）に代わる。また、列出力保持部７１－３においては、スイッチＳＷ７１２Ｒを制御する制御信号ＳＨＲ１が制御信号ＳＨＲ３に代わり、スイッチＳＷ７１２Ｓを制御する制御信号ＳＨＳ１が制御信号ＳＨＳ３に代わる。また、列出力保持部７１－３においては、スイッチＳＷ７１１、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓを制御する制御信号ＣＢ１が制御信号ＣＢ３に代わり、スイッチＳＷ７１４ＲおよびスイッチＳＷ７１４Ｓを制御する制御信号ＣＢ１ｂが制御信号ＣＢ３の反転信号（制御信号ＣＢ３ｂ）に代わる。
　このような構成によって、列出力保持部７１－１～列出力保持部７１－３のそれぞれは、対応する水平信号線６０を介して列回路５０から伝送された列リセット信号とノイズ除去光信号とのそれぞれを保持し、保持したノイズ除去光信号と列リセット信号との差分信号を差動信号化した差動信号を出力する。
　帰還部７２は、列出力保持部７１－１～列出力保持部７１－３のいずれかが出力した差動負信号と差動正信号とのそれぞれを選択し、選択した差動負信号と差動正信号とのそれぞれを差動増幅回路７３に供給する。帰還部７２は、差動増幅回路７３が差分信号を増幅する際の帰還回路として動作する。帰還部７２は、スイッチＳＷ７２０Ｒと、スイッチＳＷ７２０Ｓとを備えている。また、帰還部７２は、帰還容量ＣＲ１と、帰還容量ＣＲ２と、スイッチＳＷ７２１Ｒ１と、スイッチＳＷ７２１Ｒ２と、スイッチＳＷ７２２Ｒ１と、スイッチＳＷ７２２Ｒ２と、スイッチＳＷ７２３Ｒ１と、スイッチＳＷ７２３Ｒ２と、スイッチＳＷ７２４Ｒ１と、スイッチＳＷ７２４Ｒ２と、スイッチＳＷ７２５Ｒ１と、スイッチＳＷ７２５Ｒ２とを備えている。また、帰還部７２は、帰還容量ＣＳ１と、帰還容量ＣＳ２と、スイッチＳＷ７２１Ｓ１と、スイッチＳＷ７２１Ｓ２と、スイッチＳＷ７２２Ｓ１と、スイッチＳＷ７２２Ｓ２と、スイッチＳＷ７２３Ｓ１と、スイッチＳＷ７２３Ｓ２と、スイッチＳＷ７２４Ｓ１と、スイッチＳＷ７２４Ｓ２と、スイッチＳＷ７２５Ｓ１と、スイッチＳＷ７２５Ｓ２とを備えている。
　スイッチＳＷ７２０Ｒの第１の端子とスイッチＳＷ７２０Ｓの第１の端子とのそれぞれは、基準電圧ＶＣＭ１に接続されている。スイッチＳＷ７２０Ｒの第２の端子は、帰還部７２の帰還部負出力端子である。帰還部負出力端子は、差動増幅回路７３の反転入力端子に接続されている。スイッチＳＷ７２０Ｓの第２の端子は、帰還部７２の帰還部正出力端子である。帰還部正出力端子は、差動増幅回路７３の非反転入力端子に接続されている。
　スイッチＳＷ７２４Ｒ１とスイッチＳＷ７２４Ｒ２とのそれぞれの第１の端子は、帰還部７２における差動信号の負入力端子（以下、「差動信号負入力端子」という）であり、増幅兼選択回路７０に備えた列出力保持部７１のそれぞれの差動信号負出力端子、つまり、列出力保持部７１－１～列出力保持部７１－３のそれぞれに備えたスイッチＳＷ７１３Ｒの第２の端子のそれぞれが共通に接続されている。スイッチＳＷ７２４Ｒ１の第２の端子は、スイッチＳＷ７２１Ｒ１の第１の端子と、スイッチＳＷ７２３Ｒ１の第１の端子と、帰還容量ＣＲ１の第１の電極とのそれぞれに接続されている。帰還容量ＣＲ１の第２の電極は、スイッチＳＷ７２２Ｒ１の第１の端子と、スイッチＳＷ７２５Ｒ１の第１の端子とのそれぞれに接続されている。スイッチＳＷ７２１Ｒ１の第２の端子は、基準電圧ＶＣＭ１に接続されている。スイッチＳＷ７２２Ｒ１の第２の端子は、基準電圧ＶＣＭ２に接続されている。スイッチＳＷ７２３Ｒ１の第２の端子は、スイッチＳＷ７２０Ｒの第２の端子（帰還部負出力端子）に接続されている。スイッチＳＷ７２４Ｒ２の第２の端子は、スイッチＳＷ７２１Ｒ２の第１の端子と、スイッチＳＷ７２３Ｒ２の第１の端子と、帰還容量ＣＲ２の第１の電極とのそれぞれに接続されている。帰還容量ＣＲ２の第２の電極は、スイッチＳＷ７２２Ｒ２の第１の端子と、スイッチＳＷ７２５Ｒ２の第１の端子とのそれぞれに接続されている。スイッチＳＷ７２１Ｒ２の第２の端子は、基準電圧ＶＣＭ１に接続されている。スイッチＳＷ７２２Ｒ２の第２の端子は、基準電圧ＶＣＭ２に接続されている。スイッチＳＷ７２３Ｒ２の第２の端子は、スイッチＳＷ７２０Ｒの第２の端子（帰還部負出力端子）に接続されている。スイッチＳＷ７２５Ｒ１とスイッチＳＷ７２５Ｒ２とのそれぞれの第２の端子は、帰還部７２の帰還部負入力端子である。帰還部負入力端子は、差動増幅回路７３の非反転出力端子に接続されている。
　スイッチＳＷ７２４Ｓ１とスイッチＳＷ７２４Ｓ２とのそれぞれの第１の端子は、帰還部７２における差動信号の正入力端子（以下、「差動信号正入力端子」という）であり、増幅兼選択回路７０に備えた列出力保持部７１のそれぞれの差動信号正出力端子、つまり、列出力保持部７１－１～列出力保持部７１－３のそれぞれに備えたスイッチＳＷ７１３Ｓの第２の端子のそれぞれが共通に接続されている。スイッチＳＷ７２４Ｓ１の第２の端子は、スイッチＳＷ７２１Ｓ１の第１の端子と、スイッチＳＷ７２３Ｓ１の第１の端子と、帰還容量ＣＳ１の第１の電極とのそれぞれに接続されている。帰還容量ＣＳ１の第２の電極は、スイッチＳＷ７２２Ｓ１の第１の端子と、スイッチＳＷ７２５Ｓ１の第１の端子とのそれぞれに接続されている。スイッチＳＷ７２１Ｓ１の第２の端子は、基準電圧ＶＣＭ１に接続されている。スイッチＳＷ７２２Ｓ１の第２の端子は、基準電圧ＶＣＭ２に接続されている。スイッチＳＷ７２３Ｓ１の第２の端子は、スイッチＳＷ７２０Ｓの第２の端子（帰還部正出力端子）に接続されている。スイッチＳＷ７２４Ｓ２の第２の端子は、スイッチＳＷ７２１Ｓ２の第１の端子と、スイッチＳＷ７２３Ｓ２の第１の端子と、帰還容量ＣＳ２の第１の電極とのそれぞれに接続されている。帰還容量ＣＳ２の第２の電極は、スイッチＳＷ７２２Ｓ２の第１の端子と、スイッチＳＷ７２５Ｓ２の第１の端子とのそれぞれに接続されている。スイッチＳＷ７２１Ｓ２の第２の端子は、基準電圧ＶＣＭ１に接続されている。スイッチＳＷ７２２Ｓ２の第２の端子は、基準電圧ＶＣＭ２に接続されている。スイッチＳＷ７２３Ｓ２の第２の端子は、スイッチＳＷ７２０Ｓの第２の端子（帰還部正出力端子）に接続されている。スイッチＳＷ７２５Ｓ１とスイッチＳＷ７２５Ｓ２とのそれぞれの第２の端子は、帰還部７２の帰還部正入力端子である。帰還部正入力端子は、差動増幅回路７３の反転出力端子に接続されている。
　スイッチＳＷ７２０Ｒは、タイミング生成回路２０から出力された制御信号Φ０に応じて、帰還部負出力端子から基準電圧ＶＣＭ１の電位（クランプレベルＶＣＭ１）を出力（供給）させるためのスイッチである。スイッチＳＷ７２０Ｓは、タイミング生成回路２０から出力された制御信号Φ０に応じて、帰還部正出力端子から基準電圧ＶＣＭ１の電位（クランプレベルＶＣＭ１）を出力（供給）させるためのスイッチである。スイッチＳＷ７２０ＲとスイッチＳＷ７２０Ｓとのそれぞれは、制御信号Φ０によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還部負出力端子と帰還部正出力端子とのそれぞれからクランプレベルＶＣＭ１を出力する。これにより、差動増幅回路７３の反転入力端子と非反転入力端子とのそれぞれが列出力保持部７１と同様のクランプレベルＶＣＭ１になり、差動増幅回路７３がリセットされる。
　スイッチＳＷ７２４Ｒ１は、タイミング生成回路２０から出力された制御信号Φ２に応じて、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動負信号を、帰還容量ＣＲ１に伝送するスイッチである。スイッチＳＷ７２４Ｒ１は、制御信号Φ２によって閉状態に制御されると、第１の端子（帰還部７２の差動信号負入力端子）と第２の端子とを接続し、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動負信号を帰還容量ＣＲ１に伝送する。これにより、差動負信号が帰還容量ＣＲ１の第１の電極に入力される。つまり、帰還容量ＣＲ１の第１の電極に、差動負信号の信号レベル（電位）が印加される。
　帰還容量ＣＲ１は、伝送された差動負信号の信号レベル（電位）を増幅する容量である。
　スイッチＳＷ７２１Ｒ１は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＲ１の第１の電極を基準電圧ＶＣＭ１の電位（クランプレベルＶＣＭ１）にクランプさせるためのスイッチである。スイッチＳＷ７２１Ｒ１は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ１の第１の電極を、列出力保持部７１と同様のクランプレベルＶＣＭ１にクランプさせる。スイッチＳＷ７２２Ｒ１は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＲ１の第２の電極を基準電圧ＶＣＭ２の電位（以下、「クランプレベルＶＣＭ２」という）にクランプさせるためのスイッチである。スイッチＳＷ７２２Ｒ１は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ１の第２の電極を、クランプレベルＶＣＭ２にクランプさせる。帰還容量ＣＲ１は、スイッチＳＷ７２１Ｒ１による第１の電極のクランプレベルＶＣＭ１へのクランプと、スイッチＳＷ７２２Ｒ１による第２の電極のクランプレベルＶＣＭ２へのクランプとによって、クランプレベルＶＣＭ１とクランプレベルＶＣＭ２の電位差に応じた電位になる。つまり、帰還容量ＣＲ１は、制御信号Φ１によるスイッチＳＷ７２１Ｒ１とスイッチＳＷ７２２Ｒ１との閉状態への制御によって、蓄積した電荷がリセットされる。
　スイッチＳＷ７２３Ｒ１は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＲ１の第１の電極と帰還部負出力端子とを接続するスイッチである。スイッチＳＷ７２３Ｒ１は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ１の第１の電極と帰還部負出力端子、つまり、差動増幅回路７３の反転入力端子とを接続する。スイッチＳＷ７２５Ｒ１は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＲ１の第２の電極と帰還部負入力端子とを接続するスイッチである。スイッチＳＷ７２５Ｒ１は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ１の第２の電極と帰還部負入力端子、つまり、差動増幅回路７３の非反転出力端子とを接続する。帰還容量ＣＲ１は、スイッチＳＷ７２３Ｒ１による第１の電極の帰還部負出力端子への接続と、スイッチＳＷ７２５Ｒ１による第２の電極の帰還部負入力端子への接続とによって、差動増幅回路７３の反転入力端子と非反転出力端子との間に接続される。つまり、帰還容量ＣＲ１は、制御信号Φ２によるスイッチＳＷ７２３Ｒ１とスイッチＳＷ７２５Ｒ１との閉状態への制御によって、差動増幅回路７３の帰還容量になる。
　スイッチＳＷ７２４Ｒ２は、タイミング生成回路２０から出力された制御信号Φ１に応じて、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動負信号を、帰還容量ＣＲ２に伝送するスイッチである。スイッチＳＷ７２４Ｒ２は、制御信号Φ１によって閉状態に制御されると、第１の端子（帰還部７２の差動信号負入力端子）と第２の端子とを接続し、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動負信号を帰還容量ＣＲ２に伝送する。これにより、差動負信号が帰還容量ＣＲ２の第１の電極に入力される。つまり、帰還容量ＣＲ２の第１の電極に、差動負信号の信号レベル（電位）が印加される。
　帰還容量ＣＲ２は、伝送された差動負信号の信号レベル（電位）に相当する電荷を保持（蓄積）する容量である。帰還容量ＣＲ２は、第１の電極に印加された電位と、第２の電極に印加された電位との電位差に応じた電荷を蓄積する。
　スイッチＳＷ７２１Ｒ２は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＲ２の第１の電極をクランプレベルＶＣＭ１にクランプさせるためのスイッチである。スイッチＳＷ７２１Ｒ２は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ２の第１の電極を、列出力保持部７１と同様のクランプレベルＶＣＭ１にクランプさせる。スイッチＳＷ７２２Ｒ２は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＲ２の第２の電極をクランプレベルＶＣＭ２にクランプさせるためのスイッチである。スイッチＳＷ７２２Ｒ２は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ２の第２の電極を、クランプレベルＶＣＭ２にクランプさせる。帰還容量ＣＲ２は、スイッチＳＷ７２１Ｒ２による第１の電極のクランプレベルＶＣＭ１へのクランプと、スイッチＳＷ７２２Ｒ２による第２の電極のクランプレベルＶＣＭ２へのクランプとによって、クランプレベルＶＣＭ１とクランプレベルＶＣＭ２の電位差に応じた電位になる。つまり、帰還容量ＣＲ２は、制御信号Φ２によるスイッチＳＷ７２１Ｒ２とスイッチＳＷ７２２Ｒ２との閉状態への制御によって、帰還容量ＣＲ１と同様に、蓄積した電荷がリセットされる。
　スイッチＳＷ７２３Ｒ２は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＲ２の第１の電極と帰還部負出力端子とを接続するスイッチである。スイッチＳＷ７２３Ｒ２は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ２の第１の電極と帰還部負出力端子、つまり、差動増幅回路７３の反転入力端子とを接続する。スイッチＳＷ７２５Ｒ２は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＲ２の第２の電極と帰還部負入力端子とを接続するスイッチである。スイッチＳＷ７２５Ｒ２は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＲ２の第２の電極と帰還部負入力端子、つまり、差動増幅回路７３の非反転出力端子とを接続する。帰還容量ＣＲ２は、スイッチＳＷ７２３Ｒ２による第１の電極の帰還部負出力端子への接続と、スイッチＳＷ７２５Ｒ２による第２の電極の帰還部負入力端子への接続とによって、差動増幅回路７３の反転入力端子と非反転出力端子との間に接続される。つまり、帰還容量ＣＲ２は、制御信号Φ１によるスイッチＳＷ７２３Ｒ２とスイッチＳＷ７２５Ｒ２との閉状態への制御によって、帰還容量ＣＲ１と同様に、差動増幅回路７３の帰還容量になる。
　スイッチＳＷ７２４Ｓ１は、タイミング生成回路２０から出力された制御信号Φ２に応じて、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動正信号を、帰還容量ＣＳ１に伝送するスイッチである。スイッチＳＷ７２４Ｓ１は、制御信号Φ２によって閉状態に制御されると、第１の端子（帰還部７２の差動信号正入力端子）と第２の端子とを接続し、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動正信号を帰還容量ＣＳ１に伝送する。これにより、差動正信号が帰還容量ＣＳ１の第１の電極に入力される。つまり、帰還容量ＣＳ１の第１の電極に、差動正信号の信号レベル（電位）が印加される。
　帰還容量ＣＳ１は、伝送された差動正信号の信号レベル（電位）を増幅する容量である。
　スイッチＳＷ７２１Ｓ１は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＳ１の第１の電極をクランプレベルＶＣＭ１にクランプさせるためのスイッチである。スイッチＳＷ７２１Ｓ１は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ１の第１の電極を、列出力保持部７１と同様のクランプレベルＶＣＭ１にクランプさせる。スイッチＳＷ７２２Ｓ１は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＳ１の第２の電極をクランプレベルＶＣＭ２にクランプさせるためのスイッチである。スイッチＳＷ７２２Ｓ１は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ１の第２の電極を、クランプレベルＶＣＭ２にクランプさせる。帰還容量ＣＳ１は、スイッチＳＷ７２１Ｓ１による第１の電極のクランプレベルＶＣＭ１へのクランプと、スイッチＳＷ７２２Ｓ１による第２の電極のクランプレベルＶＣＭ２へのクランプとによって、クランプレベルＶＣＭ１とクランプレベルＶＣＭ２の電位差に応じた電位になる。つまり、帰還容量ＣＳ１は、制御信号Φ１によるスイッチＳＷ７２１Ｓ１とスイッチＳＷ７２２Ｓ１との閉状態への制御によって、帰還容量ＣＲ１と同様に、蓄積した電荷がリセットされる。
　スイッチＳＷ７２３Ｓ１は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＳ１の第１の電極と帰還部正出力端子とを接続するスイッチである。スイッチＳＷ７２３Ｓ１は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ１の第１の電極と帰還部正出力端子、つまり、差動増幅回路７３の非反転入力端子とを接続する。スイッチＳＷ７２５Ｓ１は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＳ１の第２の電極と帰還部正入力端子とを接続するスイッチである。スイッチＳＷ７２５Ｓ１は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ１の第２の電極と帰還部正入力端子、つまり、差動増幅回路７３の反転出力端子とを接続する。帰還容量ＣＳ１は、スイッチＳＷ７２３Ｓ１による第１の電極の帰還部正出力端子への接続と、スイッチＳＷ７２５Ｓ１による第２の電極の帰還部正入力端子への接続とによって、差動増幅回路７３の非反転入力端子と反転出力端子との間に接続される。つまり、帰還容量ＣＳ１は、制御信号Φ２によるスイッチＳＷ７２３Ｓ１とスイッチＳＷ７２５Ｓ１との閉状態への制御によって、帰還容量ＣＲ１と同様に、差動増幅回路７３の帰還容量になる。
　スイッチＳＷ７２４Ｓ２は、タイミング生成回路２０から出力された制御信号Φ１に応じて、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動正信号を、帰還容量ＣＳ２に伝送するスイッチである。スイッチＳＷ７２４Ｓ２は、制御信号Φ１によって閉状態に制御されると、第１の端子（帰還部７２の差動信号正入力端子）と第２の端子とを接続し、列出力保持部７１－１～列出力保持部７１－３のいずれかから出力された差動正信号を帰還容量ＣＳ２に伝送する。これにより、差動正信号が帰還容量ＣＳ２の第１の電極に入力される。つまり、帰還容量ＣＳ２の第１の電極に、差動正信号の信号レベル（電位）が印加される。
　帰還容量ＣＳ２は、伝送された差動正信号の信号レベル（電位）を増幅する容量である。
　スイッチＳＷ７２１Ｓ２は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＳ２の第１の電極をクランプレベルＶＣＭ１にクランプさせるためのスイッチである。スイッチＳＷ７２１Ｓ２は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ２の第１の電極を、列出力保持部７１と同様のクランプレベルＶＣＭ１にクランプさせる。スイッチＳＷ７２２Ｓ２は、タイミング生成回路２０から出力された制御信号Φ２に応じて、帰還容量ＣＳ２の第２の電極をクランプレベルＶＣＭ２にクランプさせるためのスイッチである。スイッチＳＷ７２２Ｓ２は、制御信号Φ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ２の第２の電極を、クランプレベルＶＣＭ２にクランプさせる。帰還容量ＣＳ２は、スイッチＳＷ７２１Ｓ２による第１の電極のクランプレベルＶＣＭ１へのクランプと、スイッチＳＷ７２２Ｓ２による第２の電極のクランプレベルＶＣＭ２へのクランプとによって、クランプレベルＶＣＭ１とクランプレベルＶＣＭ２の電位差に応じた電位になる。つまり、帰還容量ＣＳ２は、制御信号Φ２によるスイッチＳＷ７２１Ｓ２とスイッチＳＷ７２２Ｓ２との閉状態への制御によって、帰還容量ＣＳ１と同様に、蓄積した電荷がリセットされる。
　スイッチＳＷ７２３Ｓ２は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＳ２の第１の電極と帰還部正出力端子とを接続するスイッチである。スイッチＳＷ７２３Ｓ２は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ２の第１の電極と帰還部正出力端子、つまり、差動増幅回路７３の非反転入力端子とを接続する。スイッチＳＷ７２５Ｓ２は、タイミング生成回路２０から出力された制御信号Φ１に応じて、帰還容量ＣＳ２の第２の電極と帰還部正入力端子とを接続するスイッチである。スイッチＳＷ７２５Ｓ２は、制御信号Φ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、帰還容量ＣＳ２の第２の電極と帰還部正入力端子、つまり、差動増幅回路７３の反転出力端子とを接続する。帰還容量ＣＳ２は、スイッチＳＷ７２３Ｓ２による第１の電極の帰還部正出力端子への接続と、スイッチＳＷ７２５Ｓ２による第２の電極の帰還部正入力端子への接続とによって、差動増幅回路７３の非反転入力端子と反転出力端子との間に接続される。つまり、帰還容量ＣＳ２は、制御信号Φ１によるスイッチＳＷ７２３Ｓ２とスイッチＳＷ７２５Ｓ２との閉状態への制御によって、帰還容量ＣＳ１と同様に、差動増幅回路７３の帰還容量になる。
　このような構成によって、帰還部７２は、いずれかの列出力保持部７１が出力した差動正信号と差動負信号とを選択し、選択した差動正信号と差動負信号とを差動増幅回路７３に供給する帰還回路として動作する。より具体的には、帰還部７２は、タイミング生成回路２０から出力された制御信号Φ２によって対応するスイッチが閉状態に制御されている場合に、差動負信号の信号レベル（電位）を保持した帰還容量ＣＲ１と、差動正信号の信号レベル（電位）を保持した帰還容量ＣＳ１との組が、差動増幅回路７３の帰還容量として動作する。また、帰還部７２は、タイミング生成回路２０から出力された制御信号Φ１によって対応するスイッチが閉状態に制御されている場合に、差動負信号の信号レベル（電位）を保持した帰還容量ＣＲ２と、差動正信号の信号レベル（電位）を保持した帰還容量ＣＳ２との組が、差動増幅回路７３の帰還容量として動作する。
　なお、帰還部７２では、タイミング生成回路２０から出力された制御信号Φ１によって対応するスイッチが閉状態に制御されている場合に、帰還容量ＣＲ１と帰還容量ＣＳ１との組で構成される帰還容量に蓄積した電荷をリセットする。また、帰還部７２では、タイミング生成回路２０から出力された制御信号Φ２によって対応するスイッチが閉状態に制御されている場合に、帰還容量ＣＲ２と帰還容量ＣＳ２との組で構成される帰還容量に蓄積した電荷をリセットする。
　差動増幅回路７３は、反転入力端子と非反転入力端子とのそれぞれに入力された信号を、接続されたそれぞれの帰還容量に応じて増幅し、増幅した信号を、非反転出力端子と反転出力端子とのそれぞれから、アナログデジタル変換回路８０に出力する。より具体的には、反転入力端子に入力された差動負信号の信号レベル（電位）に応じた電圧の出力信号ＶＯＵＴＰを非反転出力端子から出力し、非反転入力端子に入力された差動正信号の信号レベル（電位）に応じた電圧の出力信号ＶＯＵＴＮを反転出力端子から出力する。
　なお、差動増幅回路７３が非反転出力端子から出力する出力信号ＶＯＵＴＰにおける信号の増幅率は、いずれかの列出力保持部７１に備えたサンプリング容量Ｃ７１Ｒ、および帰還部７２に備えた帰還容量ＣＲ１または帰還容量ＣＲ２との比率に応じて行われる。また、差動増幅回路７３が反転出力端子から出力する出力信号ＶＯＵＴＮにおける信号の増幅率は、いずれかの列出力保持部７１に備えたサンプリング容量Ｃ７１Ｓ、および帰還部７２に備えた帰還容量ＣＳ１または帰還容量ＣＳ２との比率に応じて行われる。
　差動増幅回路７３が出力した出力信号ＶＯＵＴＰおよび出力信号ＶＯＵＴＮのそれぞれは、アナログデジタル変換回路８０によって、出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとの差分に応じたデジタル信号にアナログデジタル変換されて出力回路９０に出力される。そして、出力回路９０が、アナログデジタル変換回路８０から出力されたデジタル信号を変換して、固体撮像装置１の外部に出力する。
　次に、第１の実施形態の固体撮像装置１に備えた増幅兼選択回路７０の駆動タイミングについて説明する。図５は、本発明の第１の実施形態の固体撮像装置１に備えた増幅兼選択回路７０の駆動タイミングの一例を示したタイミングチャートである。図５には、増幅兼選択回路７０に備えたそれぞれの列出力保持部７１内の構成要素を駆動するためのそれぞれの制御信号と、帰還部７２内の構成要素を駆動するためのそれぞれの制御信号とのタイミングの一例を示している。また、図５には、差動増幅回路７３のそれぞれの出力端子から出力される出力信号一例を合わせて示している。なお、図５に示した駆動タイミングの一例は、固体撮像装置１における露光が終了し、さらに、画素アレイ部１０に備えたそれぞれの画素１１から出力される画素信号が対応する列回路５０に読み出された後、つまり、図３に示した画素１１と、列回路５０との駆動タイミングにおける水平ブランキング期間（ＣＤＳ期間）が終了した後の駆動タイミングである。従って、それぞれの列回路５０は、ノイズ除去光信号を保持している状態である。
　増幅兼選択回路７０の動作には、列出力保持部７１がノイズ除去光信号を保持する動作（以下、「光信号保持動作」という）と、列出力保持部７１が列リセット信号を保持する動作（以下、「リセット信号保持動作」という）と、列出力保持部７１が保持したノイズ除去光信号と列リセット信号との差分信号を差動信号化した差動負信号および差動正信号のそれぞれを出力する動作（以下、「信号出力動作」という）とがある。そして、固体撮像装置１では、異なる列出力保持部７１がそれぞれの動作を同時期に並列して行う。ただし、固体撮像装置１では、異なる列出力保持部７１が同じ動作をしない、つまり、光信号保持動作と、リセット信号保持動作と、信号出力動作とが同じ期間において重複しないように制御する。なお、信号出力動作は、帰還部７２がいずれかの列出力保持部７１が出力した差動正信号と差動負信号とを選択して差動増幅回路７３に出力し、差動増幅回路７３が差動正信号と差動負信号との差分信号を増幅してアナログデジタル変換回路８０に出力する動作でもある。
　以下の説明においては、タイミング生成回路２０が、それぞれの制御信号を“Ｈｉｇｈ”レベルにすることによって、対応する構成要素、すなわち、それぞれの列出力保持部７１および帰還部７２に備えたそれぞれのスイッチが閉状態になるものとして説明する。
　時刻ｔ１以前の初期状態では、タイミング生成回路２０は、制御信号ＣＢ１、制御信号ＣＢ２、および制御信号ＣＢ３を“Ｌｏｗ”レベルにしている。このため、制御信号ＣＢ１、制御信号ＣＢ２、および制御信号ＣＢ３のそれぞれの反転信号である制御信号ＣＢ１ｂ、制御信号ＣＢ２ｂ、および制御信号ＣＢ３ｂが“Ｈｉｇｈ”レベルになっている。これにより、それぞれの列出力保持部７１に備えたスイッチＳＷ７１４ＲとスイッチＳＷ７１４Ｓとが閉状態になり、サンプリング容量Ｃ７１Ｒとサンプリング容量Ｃ７１Ｓとの第２の電極がクランプレベルＶＣＭ１にそれぞれクランプされる。
　また、初期状態では、タイミング生成回路２０は、制御信号Φ１を“Ｈｉｇｈ”レベルにしている。これにより、帰還部７２に備えたスイッチＳＷ７２１Ｒ１とスイッチＳＷ７２１Ｓ１とが閉状態になり、帰還容量ＣＲ１と帰還容量ＣＳ１との第１の電極がクランプレベルＶＣＭ１にそれぞれクランプされる。また、帰還部７２に備えたスイッチＳＷ７２２Ｒ１とスイッチＳＷ７２２Ｓ１とが閉状態になり、帰還容量ＣＲ１と帰還容量ＣＳ１との第２の電極がクランプレベルＶＣＭ２にそれぞれクランプされる。つまり、初期状態では、帰還容量ＣＲ１と帰還容量ＣＳ１とのそれぞれに蓄積された電荷がリセットされている。
　この初期状態から、タイミング生成回路２０は、増幅兼選択回路７０の駆動を開始する。タイミング生成回路２０が増幅兼選択回路７０の駆動を開始すると、制御信号Φ１を“Ｌｏｗ”レベルにしてスイッチＳＷ７２１Ｒ１およびスイッチＳＷ７２１Ｓ１と、スイッチＳＷ７２２Ｒ１およびスイッチＳＷ７２２Ｓ１とのそれぞれを開状態にし、帰還容量ＣＲ１と帰還容量ＣＳ１とのリセットを終了する。
　そして、タイミング生成回路２０は、まず、リセット期間Ｔ０において、増幅兼選択回路７０に備えた差動増幅回路７３を初期化（リセット）する。その後、タイミング生成回路２０は、それぞれの列出力保持部７１における光信号保持動作、リセット信号保持動作、および信号出力動作を順次行う。なお、以下の説明においては、列出力保持部７１－１に着目し、列出力保持部７１－１が光信号保持動作を行っている期間を光信号保持期間Ｔ１、列出力保持部７１－１がリセット信号保持動作を行っている期間をリセット信号保持期間Ｔ２、列出力保持部７１－１が信号出力動作を行っている期間を信号出力期間Ｔ３という。
　リセット期間Ｔ０では、時刻ｔ１において、タイミング生成回路２０は、制御信号Φ０を“Ｈｉｇｈ”レベルにして、帰還部７２に備えたスイッチＳＷ７２０ＲとスイッチＳＷ７２０Ｓとを閉状態にする。これにより、帰還部７２は、帰還部負出力端子と帰還部正出力端子とのそれぞれから基準電圧ＶＣＭ１の電位（クランプレベルＶＣＭ１）を出力する。これにより、差動増幅回路７３の反転入力端子と非反転入力端子とのそれぞれがクランプレベルＶＣＭ１になり、リセットされる。このため、差動増幅回路７３は、非反転出力端子と反転出力端子とのそれぞれから、基準電圧ＶＣＭ１の電位に応じた電圧の出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとを出力する。
　続いて、時刻ｔ２において、タイミング生成回路２０は、制御信号Φ０を“Ｌｏｗ”レベルにしてスイッチＳＷ７２０ＲとスイッチＳＷ７２０Ｓとを開状態にし、差動増幅回路７３のリセットを解除する。つまり、リセット期間Ｔ０を終了する。
　リセット期間Ｔ０を終了すると、タイミング生成回路２０は、列出力保持部７１－１における光信号保持動作の制御を開始する。列出力保持部７１－１の光信号保持動作を制御する光信号保持期間Ｔ１では、時刻ｔ２において、タイミング生成回路２０は、制御信号ＳＨＳ１を“Ｈｉｇｈ”レベルにして、列出力保持部７１－１に備えたスイッチＳＷ７１２Ｓを閉状態にする。これにより、列出力保持部７１－１が対応する水平信号線６０－１を介して列回路５０から伝送されたノイズ除去光信号が、スイッチＳＷ７１２Ｓを介してサンプリング容量Ｃ７１Ｓに伝送され、サンプリング容量Ｃ７１Ｓの第１の電極に、ノイズ除去光信号の信号レベル（電位）が印加される。これにより、サンプリング容量Ｃ７１Ｓは、ノイズ除去光信号の電位と、サンプリング容量Ｃ７１Ｓの第２の電極のクランプレベルＶＣＭ１との電位差に応じた電荷を蓄積する。言い換えれば、サンプリング容量Ｃ７１Ｓは、ノイズ除去光信号を、クランプレベルＶＣＭ１を基準としてサンプリングして保持する。
　また、時刻ｔ２において、タイミング生成回路２０は、制御信号Φ２を“Ｈｉｇｈ”レベルにして、帰還部７２に備えたスイッチＳＷ７２１Ｒ２およびスイッチＳＷ７２１Ｓ２と、スイッチＳＷ７２２Ｒ２およびスイッチＳＷ７２２Ｓ２とを閉状態する。これにより、帰還部７２に備えた帰還容量ＣＲ２と帰還容量ＣＳ２との第１の電極がクランプレベルＶＣＭ１にそれぞれクランプされ、第２の電極がクランプレベルＶＣＭ２にそれぞれクランプされて、帰還容量ＣＲ２と帰還容量ＣＳ２とのそれぞれに蓄積された電荷がリセットされる。
　なお、時刻ｔ２では、制御信号Φ２の“Ｈｉｇｈ”レベルによって、帰還部７２に備えたスイッチＳＷ７２３Ｒ１およびスイッチＳＷ７２５Ｒ１と、スイッチＳＷ７２３Ｓ１およびスイッチＳＷ７２５Ｓ１とが閉状態になる。これにより、差動増幅回路７３の反転入力端子が、スイッチＳＷ７２３Ｒ１を介して帰還容量ＣＲ１の第１の電極と接続され、差動増幅回路７３の非反転出力端子が、スイッチＳＷ７２５Ｒ１を介して帰還容量ＣＲ１の第２の電極と接続される。また、差動増幅回路７３の非反転入力端子が、スイッチＳＷ７２３Ｓ１を介して帰還容量ＣＳ１の第１の電極と接続され、差動増幅回路７３の反転出力端子が、スイッチＳＷ７２５Ｓ１を介して帰還容量ＣＳ１の第２の電極と接続される。さらに、このとき、制御信号Φ２の“Ｈｉｇｈ”レベルによって、スイッチＳＷ７２４Ｒ１およびスイッチＳＷ７２４Ｓ１も閉状態となっている。しかし、このときには、制御信号ＣＢ１が“Ｌｏｗ”レベルであるため、帰還部７２は、いずれの列出力保持部７１とも接続されていない状態である。つまり、差動増幅回路７３には、リセットされた状態の帰還容量ＣＲ１と帰還容量ＣＳ１との組が、帰還容量として接続されている状態である。従って、差動増幅回路７３は、非反転出力端子と反転出力端子とのそれぞれから、リセットされた状態の帰還容量ＣＲ１と帰還容量ＣＳ１とに応じた電圧の出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとを出力する。つまり、差動増幅回路７３は、リセット状態の出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとをアナログデジタル変換回路８０に出力する。なお、このとき差動増幅回路７３から出力された出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとは、アナログデジタル変換回路８０においてデジタル信号にアナログデジタル変換してもよいが画像データとしては使用されない。
　続いて、時刻ｔ３において、タイミング生成回路２０は、制御信号ＳＨＳ１を“Ｌｏｗ”レベルにしてスイッチＳＷ７１２Ｓを開状態にし、ノイズ除去光信号を列出力保持部７１－１内のサンプリング容量Ｃ７１Ｓに保持する光信号保持期間Ｔ１を終了する。また、同時に、タイミング生成回路２０は、制御信号Φ２を“Ｌｏｗ”レベルにしてスイッチＳＷ７２１Ｒ２およびスイッチＳＷ７２１Ｓ２と、スイッチＳＷ７２２Ｒ２およびスイッチＳＷ７２２Ｓ２とのそれぞれを開状態にし、帰還容量ＣＲ２と帰還容量ＣＳ２とのリセットを終了する。なお、時刻ｔ３における制御信号Φ２の“Ｌｏｗ”レベルによって、差動増幅回路７３への帰還容量（帰還容量ＣＲ１および帰還容量ＣＳ１との組）の接続が解除される。
　そして、タイミング生成回路２０は、光信号保持期間Ｔ１を終了すると、制御信号Φ０をリセット期間Ｔ０と同様に制御して、差動増幅回路７３を初期化（リセット）し、その後、時刻ｔ４において、差動増幅回路７３のリセットを解除する。なお、図５に示した駆動タイミングの一例では、時刻ｔ３～時刻ｔ４までの期間も、リセット期間Ｔ０として表している。
　時刻ｔ４において、リセット期間Ｔ０を終了すると、タイミング生成回路２０は、列出力保持部７１－１におけるリセット信号保持動作の制御を開始する。列出力保持部７１－１のリセット信号保持動作を制御するリセット信号保持期間Ｔ２では、時刻ｔ４において、タイミング生成回路２０は、制御信号ＳＨＲ１を“Ｈｉｇｈ”レベルにして、列出力保持部７１－１に備えたスイッチＳＷ７１２Ｒを閉状態にする。これにより、列出力保持部７１－１が対応する水平信号線６０－１を介して列回路５０から伝送された列リセット信号が、スイッチＳＷ７１２Ｒを介してサンプリング容量Ｃ７１Ｒに伝送され、サンプリング容量Ｃ７１Ｒの第１の電極に、列リセット信号の信号レベル（電位）が印加される。これにより、サンプリング容量Ｃ７１Ｒは、列リセット信号の電位と、サンプリング容量Ｃ７１Ｒの第２の電極のクランプレベルＶＣＭ１との電位差に応じた電荷を蓄積する。言い換えれば、サンプリング容量Ｃ７１Ｒは、列リセット信号を、クランプレベルＶＣＭ１を基準としてサンプリングして保持する。
　また、時刻ｔ４では、タイミング生成回路２０は、制御信号Φ１を“Ｈｉｇｈ”レベルにして、帰還部７２に備えたスイッチＳＷ７２１Ｒ１およびスイッチＳＷ７２１Ｓ１と、スイッチＳＷ７２２Ｒ１およびスイッチＳＷ７２２Ｓ１とを閉状態にし、帰還部７２に備えた帰還容量ＣＲ１と帰還容量ＣＳ１とのそれぞれをリセットする。
　なお、時刻ｔ４では、制御信号Φ１の“Ｈｉｇｈ”レベルによって、帰還部７２に備えたスイッチＳＷ７２３Ｒ２およびスイッチＳＷ７２５Ｒ２と、スイッチＳＷ７２３Ｓ２およびスイッチＳＷ７２５Ｓ２とが閉状態になる。これにより、差動増幅回路７３の反転入力端子が、スイッチＳＷ７２３Ｒ２を介して帰還容量ＣＲ２の第１の電極と接続され、差動増幅回路７３の非反転出力端子が、スイッチＳＷ７２５Ｒ２を介して帰還容量ＣＲ２の第２の電極と接続される。また、差動増幅回路７３の非反転入力端子が、スイッチＳＷ７２３Ｓ２を介して帰還容量ＣＳ２の第１の電極と接続され、差動増幅回路７３の反転出力端子が、スイッチＳＷ７２５Ｓ２を介して帰還容量ＣＳ２の第２の電極と接続される。さらに、このとき、制御信号Φ１の“Ｈｉｇｈ”レベルによって、スイッチＳＷ７２４Ｒ２およびスイッチＳＷ７２４Ｓ２も閉状態となっている。しかし、このときには、制御信号ＣＢ１が“Ｌｏｗ”レベルであるため、帰還部７２は、光信号保持期間Ｔ１と同様に、いずれの列出力保持部７１とも接続されておらず、リセットされた状態の帰還容量ＣＲ２と帰還容量ＣＳ２との組が、帰還容量として接続されている状態である。従って、差動増幅回路７３は、光信号保持期間Ｔ１と同様に、非反転出力端子と反転出力端子とのそれぞれから、リセットされた状態の帰還容量ＣＲ２と帰還容量ＣＳ２とに応じたリセット状態の出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとをアナログデジタル変換回路８０に出力する。なお、このとき差動増幅回路７３から出力された出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとも、光信号保持期間Ｔ１と同様に、アナログデジタル変換回路８０においてデジタル信号にアナログデジタル変換してもよいが画像データとしては使用されない。
　続いて、時刻ｔ５において、タイミング生成回路２０は、制御信号ＳＨＲ１を“Ｌｏｗ”レベルにしてスイッチＳＷ７１２Ｒを開状態にし、列リセット信号を列出力保持部７１－１内のサンプリング容量Ｃ７１Ｒに保持するリセット信号保持期間Ｔ２を終了する。また、同時に、タイミング生成回路２０は、制御信号Φ１を“Ｌｏｗ”レベルにしてスイッチＳＷ７２１Ｒ１およびスイッチＳＷ７２１Ｓ１と、スイッチＳＷ７２２Ｒ１およびスイッチＳＷ７２２Ｓ１とのそれぞれを開状態にし、帰還容量ＣＲ１と帰還容量ＣＳ１とのリセットを終了する。なお、時刻ｔ５における制御信号Φ１の“Ｌｏｗ”レベルによって、差動増幅回路７３への帰還容量（帰還容量ＣＲ２および帰還容量ＣＳ２との組）の接続が解除される。
　また、タイミング生成回路２０は、列出力保持部７１－１におけるリセット信号保持期間Ｔ２において、同時に、列出力保持部７１－２における光信号保持動作の制御を行う。列出力保持部７１－２の光信号保持動作の制御では、タイミング生成回路２０は、列出力保持部７１－１における光信号保持動作、つまり、光信号保持期間Ｔ１において制御していた制御信号ＳＨＳ１の代わりに、制御信号ＳＨＳ２を制御する。より具体的には、タイミング生成回路２０は、時刻ｔ４において制御信号ＳＨＳ２を“Ｈｉｇｈ”レベルにし、時刻ｔ５において制御信号ＳＨＳ２を“Ｌｏｗ”レベルにする。このときの列出力保持部７１－２内のそれぞれの構成要素の動作は、列出力保持部７１－１の光信号保持動作における列出力保持部７１－１内のそれぞれの構成要素の動作と同様に考えることができる。従って、列出力保持部７１－２の光信号保持動作における列出力保持部７１－２内のそれぞれの構成要素の動作に関する詳細な説明は省略する。
　そして、タイミング生成回路２０は、リセット信号保持期間Ｔ２を終了すると、制御信号Φ０を以前のリセット期間Ｔ０と同様に制御して、差動増幅回路７３を初期化（リセット）し、その後、時刻ｔ６において、差動増幅回路７３のリセットを解除する。なお、図５に示した駆動タイミングの一例では、時刻ｔ５～時刻ｔ６までの期間も、リセット期間Ｔ０として表している。
　時刻ｔ６において、リセット期間Ｔ０を終了すると、タイミング生成回路２０は、列出力保持部７１－１における信号出力動作の制御を開始する。つまり、帰還部７２および差動増幅回路７３による、列出力保持部７１－１に保持しているノイズ除去光信号と列リセット信号とに基づいた出力信号を出力するための制御を開始する。列出力保持部７１－１の信号出力動作を制御する信号出力期間Ｔ３では、時刻ｔ６において、タイミング生成回路２０は、制御信号ＣＢ１を“Ｈｉｇｈ”レベルにして、列出力保持部７１－１に備えたスイッチＳＷ７１１、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓを閉状態にする。また、同時に、タイミング生成回路２０は、制御信号Φ２を“Ｈｉｇｈ”レベルにして、帰還部７２に備えたスイッチＳＷ７２４Ｒ１、スイッチＳＷ７２３Ｒ１、およびスイッチＳＷ７２５Ｒ１と、スイッチＳＷ７２４Ｓ１、スイッチＳＷ７２３Ｓ１、およびスイッチＳＷ７２５Ｓ１とを閉状態にする。これにより、差動増幅回路７３の反転入力端子が、スイッチＳＷ７１３Ｒ、スイッチＳＷ７２４Ｒ１、およびスイッチＳＷ７２３Ｒ１を介して、サンプリング容量Ｃ７１Ｒの第２の電極および帰還容量ＣＲ１の第１の電極と接続され、差動増幅回路７３の非反転出力端子が、スイッチＳＷ７２５Ｒ１を介して帰還容量ＣＲ１の第２の電極と接続される。また、差動増幅回路７３の非反転入力端子が、スイッチＳＷ７１３Ｓ、スイッチＳＷ７２４Ｓ１、およびスイッチＳＷ７２３Ｓ１を介して、サンプリング容量Ｃ７１Ｓの第２の電極および帰還容量ＣＳ１の第１の電極と接続され、差動増幅回路７３の反転出力端子が、スイッチＳＷ７２５Ｓ１を介して帰還容量ＣＳ１の第２の電極と接続される。この接続によって、帰還容量ＣＲ１と帰還容量ＣＳ１との組が、差動増幅回路７３の帰還容量として動作する。これにより、差動増幅回路７３は、サンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還容量ＣＲ１および帰還容量ＣＳ１との比率に応じた増幅率で増幅した出力信号ＶＯＵＴＰと出力信号ＶＯＵＴＮとのそれぞれを出力する。
　より具体的には、差動増幅回路７３は、反転入力端子に入力されたサンプリング容量Ｃ７１Ｒに保持した列リセット信号の信号レベル（電位）と、リセットされた帰還容量ＣＲ１の第１の電極の電位（クランプレベルＶＣＭ１）とに応じた電位の出力信号ＶＯＵＴＰを非反転出力端子から出力する。また、差動増幅回路７３は、非反転入力端子に入力されたサンプリング容量Ｃ７１Ｓに保持したノイズ除去光信号の信号レベル（電位）と、リセットされた帰還容量ＣＳ１の第１の電極の電位（クランプレベルＶＣＭ１）とに応じた電位の出力信号ＶＯＵＴＮを反転出力端子から出力する。
　このとき、スイッチＳＷ７１１によって、サンプリング容量Ｃ７１Ｒの第１の電極とサンプリング容量Ｃ７１Ｓの第１の電極とが短絡されている。言い換えれば、差動増幅回路７３の非反転出力端子と反転出力端子との間に、帰還容量ＣＲ１、サンプリング容量Ｃ７１Ｒ、サンプリング容量Ｃ７１Ｓ、および帰還容量ＣＳ１が直列に接続される。このため、差動増幅回路７３における増幅では、サンプリング容量Ｃ７１Ｒに保持した列リセット信号の信号レベル（電位）とサンプリング容量Ｃ７１Ｓに保持したノイズ除去光信号の信号レベル（電位）との差分信号を差動信号化した差動負信号および差動正信号を増幅する効果を得ることができる。つまり、差動増幅回路７３は、列出力保持部７１－１が対応する水平信号線６０－１を介して列回路５０から伝送されたノイズ除去光信号と列リセット信号とに基づいて相関二重サンプリング処理を行った出力信号ＶＯＵＴＰおよび出力信号ＶＯＵＴＮを、非反転出力端子および反転出力端子のそれぞれから出力する。そして、アナログデジタル変換回路８０は、差動増幅回路７３が出力した出力信号ＶＯＵＴＰおよび出力信号ＶＯＵＴＮに基づいてアナログデジタル変換したデジタル信号を出力回路９０に出力し、出力回路９０が信号形態を変換して固体撮像装置１の外部に出力する。
　また、時刻ｔ６では、制御信号Φ２の“Ｈｉｇｈ”レベルによって、帰還部７２に備えたスイッチＳＷ７２１Ｒ２およびスイッチＳＷ７２１Ｓ２と、スイッチＳＷ７２２Ｒ２およびスイッチＳＷ７２２Ｓ２とが閉状態になる。これにより、帰還部７２に備えた帰還容量ＣＲ２と帰還容量ＣＳ２とのそれぞれがリセットされる。
　続いて、時刻ｔ７において、タイミング生成回路２０は、制御信号ＣＢ１を“Ｌｏｗ”レベルにしてスイッチＳＷ７１１、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓを開状態にし、制御信号Φ２を“Ｌｏｗ”レベルにしてスイッチＳＷ７２４Ｒ１、スイッチＳＷ７２３Ｒ１、およびスイッチＳＷ７２５Ｒ１と、スイッチＳＷ７２４Ｓ１、スイッチＳＷ７２３Ｓ１、およびスイッチＳＷ７２５Ｓ１とを開状態にする。これにより、差動増幅回路７３へのサンプリング容量Ｃ７１Ｒ、サンプリング容量Ｃ７１Ｓ、および帰還容量（帰還容量ＣＲ１および帰還容量ＣＳ１との組）の接続が解除され、列出力保持部７１－１に保持したノイズ除去光信号と列リセット信号とに基づいた出力信号を出力する信号出力期間Ｔ３を終了する。また、時刻ｔ７では、制御信号Φ２の“Ｌｏｗ”レベルによって、スイッチＳＷ７２１Ｒ２およびスイッチＳＷ７２１Ｓ２と、スイッチＳＷ７２２Ｒ２およびスイッチＳＷ７２２Ｓ２とのそれぞれを開状態になり、帰還容量ＣＲ２と帰還容量ＣＳ２とのリセットを終了する。
　また、タイミング生成回路２０は、列出力保持部７１－１における信号出力期間Ｔ３において、同時に、列出力保持部７１－２におけるリセット信号保持動作の制御を行う。列出力保持部７１－２のリセット信号保持動作の制御では、タイミング生成回路２０は、列出力保持部７１－１におけるリセット信号保持動作、つまり、リセット信号保持期間Ｔ２において制御していた制御信号ＳＨＲ１の代わりに、制御信号ＳＨＲ２を制御する。より具体的には、タイミング生成回路２０は、時刻ｔ６において制御信号ＳＨＲ２を“Ｈｉｇｈ”レベルにし、時刻ｔ７において制御信号ＳＨＲ２を“Ｌｏｗ”レベルにする。このときの列出力保持部７１－２内のそれぞれの構成要素の動作は、列出力保持部７１－１の光信号保持動作における列出力保持部７１－１内のそれぞれの構成要素の動作と同様に考えることができる。従って、列出力保持部７１－２のリセット信号保持動作における列出力保持部７１－２内のそれぞれの構成要素の動作に関する詳細な説明は省略する。
　また、タイミング生成回路２０は、列出力保持部７１－１における信号出力期間Ｔ３において、同時に、列出力保持部７１－３における光信号保持動作の制御を行う。列出力保持部７１－３の光信号保持動作の制御では、タイミング生成回路２０は、列出力保持部７１－１における光信号保持動作（光信号保持期間Ｔ１）において制御していた制御信号ＳＨＳ１の代わりに、制御信号ＳＨＳ３を制御する。より具体的には、タイミング生成回路２０は、時刻ｔ６において制御信号ＳＨＳ３を“Ｈｉｇｈ”レベルにし、時刻ｔ７において制御信号ＳＨＳ３を“Ｌｏｗ”レベルにする。このときの列出力保持部７１－３内のそれぞれの構成要素の動作は、列出力保持部７１－１の光信号保持動作における列出力保持部７１－１内のそれぞれの構成要素の動作と同様に考えることができるため、詳細な説明は省略する。
　そして、タイミング生成回路２０は、信号出力期間Ｔ３を終了すると、制御信号Φ０を以前のリセット期間Ｔ０と同様に制御して、差動増幅回路７３を初期化（リセット）し、その後、時刻ｔ８において、差動増幅回路７３のリセットを解除する。なお、図５に示した駆動タイミングの一例では、時刻ｔ７～時刻ｔ８までの期間も、リセット期間Ｔ０として表している。
　時刻ｔ８において、リセット期間Ｔ０を終了すると、以降、同様に、タイミング生成回路２０は、列出力保持部７１－１における光信号保持動作、リセット信号保持動作、および信号出力動作を順次行う。また、タイミング生成回路２０は、列出力保持部７１－１における光信号保持期間Ｔ１、リセット信号保持期間Ｔ２、および信号出力期間Ｔ３において、同時に、列出力保持部７１－２および列出力保持部７１－３における光信号保持動作、リセット信号保持動作、および信号出力動作のいずれかの動作を、同じ動作が重複しないように順次行う。
　図５に示した駆動タイミングの一例では、時刻ｔ８～時刻ｔ９までの列出力保持部７１－１における光信号保持期間Ｔ１において、タイミング生成回路２０は、列出力保持部７１－２における信号出力動作の制御を行っている。この列出力保持部７１－２における信号出力動作では、タイミング生成回路２０が、制御信号ＣＢ２および制御信号Φ１を“Ｈｉｇｈ”レベルにしている。これにより、列出力保持部７１－２に備えたスイッチＳＷ７１１、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓと、帰還部７２に備えたスイッチＳＷ７２４Ｒ２、スイッチＳＷ７２３Ｒ２、およびスイッチＳＷ７２５Ｒ２と、スイッチＳＷ７２４Ｓ２、スイッチＳＷ７２３Ｓ２、およびスイッチＳＷ７２５Ｓ２とが閉状態になる。これにより、差動増幅回路７３には、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｒ、サンプリング容量Ｃ７１Ｓ、および帰還容量（帰還容量ＣＲ２および帰還容量ＣＳ２との組）が接続され、列出力保持部７１－２に保持したノイズ除去光信号と列リセット信号とに基づいた出力信号を出力する。
　また、図５に示した駆動タイミングの一例では、時刻ｔ１０～時刻ｔ１１までの列出力保持部７１－１におけるリセット信号保持期間Ｔ２において、タイミング生成回路２０は、列出力保持部７１－２における光信号保持動作の制御を行っている。また、図５に示した駆動タイミングの一例では、時刻ｔ１２～時刻ｔ１３までの列出力保持部７１－１における信号出力期間Ｔ３において、タイミング生成回路２０は、列出力保持部７１－２におけるリセット信号保持動作の制御を行っている。なお、これらのときの列出力保持部７１－２内のそれぞれの構成要素の動作は、列出力保持部７１－１の光信号保持期間Ｔ１およびリセット信号保持期間Ｔ２における列出力保持部７１－１内のそれぞれの構成要素の動作と同様に考えることができるため、詳細な説明は省略する。
　また、図５に示した駆動タイミングの一例では、時刻ｔ８～時刻ｔ９までの列出力保持部７１－１における光信号保持期間Ｔ１において、タイミング生成回路２０は、列出力保持部７１－３におけるリセット信号保持動作の制御を行っている。このときの列出力保持部７１－３内のそれぞれの構成要素の動作は、列出力保持部７１－１のリセット信号保持動作における列出力保持部７１－１内のそれぞれの構成要素の動作と同様に考えることができるため、詳細な説明は省略する。
　また、図５に示した駆動タイミングの一例では、時刻ｔ１０～時刻ｔ１１までの列出力保持部７１－１におけるリセット信号保持期間Ｔ２において、タイミング生成回路２０は、列出力保持部７１－３における信号出力動作の制御を行っている。この列出力保持部７１－３における信号出力動作では、タイミング生成回路２０が、制御信号ＣＢ３および制御信号Φ２を“Ｈｉｇｈ”レベルにしている。これにより、列出力保持部７１－３に備えたスイッチＳＷ７１１、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓと、帰還部７２に備えたスイッチＳＷ７２４Ｒ１、スイッチＳＷ７２３Ｒ１、およびスイッチＳＷ７２５Ｒ１と、スイッチＳＷ７２４Ｓ１、スイッチＳＷ７２３Ｓ１、およびスイッチＳＷ７２５Ｓ１とが閉状態になる。これにより、差動増幅回路７３には、列出力保持部７１－３内のサンプリング容量Ｃ７１Ｒ、サンプリング容量Ｃ７１Ｓ、および帰還容量（帰還容量ＣＲ１および帰還容量ＣＳ１との組）が接続され、列出力保持部７１－３に保持したノイズ除去光信号と列リセット信号とに基づいた出力信号を出力する。
　また、図５に示した駆動タイミングの一例では、時刻ｔ１２～時刻ｔ１３までの列出力保持部７１－１における信号出力期間Ｔ３において、タイミング生成回路２０は、列出力保持部７１－３における光信号保持動作の制御を行っている。このときの列出力保持部７１－３内のそれぞれの構成要素の動作は、列出力保持部７１－１の光信号保持動作における列出力保持部７１－１内のそれぞれの構成要素の動作と同様に考えることができるため、詳細な説明は省略する。
　このように、タイミング生成回路２０は、それぞれの列出力保持部７１における光信号保持動作、リセット信号保持動作、および信号出力動作を、異なる列出力保持部７１が同じ動作をしない（動作が重複しない）ように制御する。これにより、差動増幅回路７３は、それぞれの列出力保持部７１に保持したノイズ除去光信号と列リセット信号とに基づいた出力信号を順次出力する。つまり、増幅兼選択回路７０は、固体撮像装置１において隣接する列回路５０から異なる水平信号線６０を介して伝送されたノイズ除去光信号と列リセット信号とに基づいて相関二重サンプリング処理を行った出力信号を、順次出力する。
　次に、第１の実施形態の固体撮像装置１において画素アレイ部１０内に配置された画素１１が出力した画素信号に対応する出力信号を外部に出力する一連の動作について説明する。まず、固体撮像装置１における一連の動作を説明するために着目する構成要素を示した固体撮像装置１の構成について説明する。図６は、本発明の第１の実施形態の固体撮像装置１に備えた画素１１、列回路５０、および増幅兼選択回路７０の概略構成の一例を示した回路図である。図６には、画素１１が２行８列に２次元的に配置された画素アレイ部１０を備え、それぞれの列の画素１１に対応した列回路５０－１～列回路５０－８が、隣接する列回路５０同士が異なる水平信号線６０に列画素信号を出力するように、３つの水平信号線６０（水平信号線６０－１～水平信号線６０－３）のいずれかに接続されている構成の固体撮像装置１の構成の一例を示している。
　なお、図６においては、説明を容易にするため、増幅兼選択回路７０に備えた３個の列出力保持部７１のそれぞれにおいて、サンプリング容量Ｃ７１Ｒ、サンプリング容量Ｃ７１Ｓ、スイッチＳＷ７１１、スイッチＳＷ７１２Ｒ、スイッチＳＷ７１２Ｓ、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓのみを示している。つまり、それぞれの列出力保持部７１において、スイッチＳＷ７１４Ｒと、スイッチＳＷ７１４Ｓとを省略して示している。
　また、図６においては、説明を容易にするため、増幅兼選択回路７０に備えた帰還部７２において、スイッチＳＷ７２４Ｒ１、帰還容量ＣＲ１、スイッチＳＷ７２５Ｒ１、スイッチＳＷ７２４Ｒ２、帰還容量ＣＲ２、スイッチＳＷ７２５Ｒ２、スイッチＳＷ７２４Ｓ１、帰還容量ＣＳ１、スイッチＳＷ７２５Ｓ１、スイッチＳＷ７２４Ｓ２、帰還容量ＣＳ２、およびスイッチＳＷ７２５Ｓ２のみを示している。つまり、帰還部７２において、スイッチＳＷ７２０Ｒ、スイッチＳＷ７２０Ｓ、スイッチＳＷ７２１Ｒ１、スイッチＳＷ７２１Ｒ２、スイッチＳＷ７２２Ｒ１、スイッチＳＷ７２３Ｒ１、スイッチＳＷ７２３Ｒ２、スイッチＳＷ７２２Ｒ２、スイッチＳＷ７２１Ｓ１、スイッチＳＷ７２１Ｓ２、スイッチＳＷ７２２Ｓ１、スイッチＳＷ７２２Ｓ２、スイッチＳＷ７２３Ｓ１、およびスイッチＳＷ７２３Ｓ２を省略して示している。そして、図６においては、スイッチＳＷ７２４Ｒ１と、帰還容量ＣＲ１と、スイッチＳＷ７２５Ｒ１とを帰還回路７２－Ｒ１としてまとめて示している。また、図６においては、同様に、スイッチＳＷ７２４Ｒ２と、帰還容量ＣＲ２と、スイッチＳＷ７２５Ｒ２とを帰還回路７２－Ｒ２とし、スイッチＳＷ７２４Ｓ１と、帰還容量ＣＳ１と、スイッチＳＷ７２５Ｓ１とを帰還回路７２－Ｓ１とし、スイッチＳＷ７２４Ｓ２と、帰還容量ＣＳ２と、スイッチＳＷ７２５Ｓ２とを帰還回路７２－Ｓ２として、それぞれまとめて示している。
　なお、図６においては、帰還部７２に備えたスイッチＳＷ７２３Ｒ１、スイッチＳＷ７２３Ｒ２、スイッチＳＷ７２３Ｓ１、およびスイッチＳＷ７２３Ｓ２を省略して示したことに伴って、差動増幅回路７３の反転入力端子と非反転入力端子との接続を変更した構成を示している。より具体的には、差動増幅回路７３の反転入力端子に、帰還回路７２－Ｒ１および帰還回路７２－Ｒ２の入力端子（スイッチＳＷ７２４Ｒ１およびスイッチＳＷ７２４Ｒ２の第１の端子）を接続し、それぞれの列出力保持部７１から列リセット信号を入力する構成を示している。また、差動増幅回路７３の非反転入力端子に、帰還回路７２－Ｓ１および帰還回路７２－Ｓ２の入力端子（スイッチＳＷ７２４Ｓ１およびスイッチＳＷ７２４Ｓ２の第１の端子）を接続し、それぞれの列出力保持部７１からノイズ除去光信号を入力する構成を示している。
　固体撮像装置１では、水平走査回路４０が列選択信号ＣＳＥＬ（１）～列選択信号ＣＳＥＬ（８）を順次出力することによって、列回路５０－１～列回路５０－８に、列画素信号を、接続された水平信号線６０に順次出力させて、増幅兼選択回路７０に伝送する。そして、固体撮像装置１では、タイミング生成回路２０が、それぞれの列出力保持部７１の動作を制御する列出力保持部制御信号および帰還部７２の動作を制御する帰還部制御信号を出力することによって、それぞれの水平信号線６０を介して伝送された列画素信号に基づいて相関二重サンプリング処理を行った出力信号を出力する。ここで、列出力保持部７１－１に対応する列出力保持部制御信号は、制御信号ＳＨＲ１、制御信号ＳＨＳ１、および制御信号ＣＢ１である。また、列出力保持部７１－２に対応する列出力保持部制御信号は、制御信号ＳＨＲ２、制御信号ＳＨＳ２、および制御信号ＣＢ２である。また、列出力保持部７１－３に対応する列出力保持部制御信号は、制御信号ＳＨＲ３、制御信号ＳＨＳ３、および制御信号ＣＢ３である。
　続いて、図６に示した構成の固体撮像装置１における一連の動作のタイミングについて説明する。図７は、本発明の第１の実施形態の固体撮像装置１に備えた列回路５０および増幅兼選択回路７０の駆動タイミングの一例を示したタイミングチャートである。図７には、画素アレイ部１０において異なる６列の画素１１に対応する列回路５０のそれぞれを順次制御して、それぞれの列回路５０が出力した列画素信号に基づいて相関二重サンプリング処理を行った出力信号を順次出力する場合の駆動タイミングの一例を示している。なお、図７に示した駆動タイミングの一例は、画素アレイ部１０の１行目に配置されたそれぞれの画素１１が発生した画素信号に応じたノイズ除去光信号が、それぞれの列回路５０に備えたサンプリング容量５１４に保持されている状態からの駆動タイミングである。つまり、図３に示した画素１１および列回路５０の駆動タイミングの一例における水平読出し期間の駆動タイミングである。
　なお、図７に示した駆動タイミングの一例では、増幅兼選択回路７０に備えたそれぞれの列出力保持部７１における動作を、それぞれの動作を表す文言（光信号保持動作を「ＳＩＧＮＡＬ」、リセット信号保持動作を「ＲＥＳＥＴ」、信号出力動作を「ＡＭＰ」）で示している。そして、それぞれの動作の文言に続く“（）：括弧”内に、それぞれの動作において処理の対象となっている画素１１の列を識別するため、列回路５０が対応する画素１１の列を表す“－”に続く数字を示している。また、図７に示した駆動タイミングの一例では、帰還回路７２－Ｒ１と帰還回路７２－Ｓ１との組によって構成される差動増幅回路７３の帰還回路を帰還回路７２－１として示し、帰還回路７２－Ｒ２と帰還回路７２－Ｓ２との組によって構成される差動増幅回路７３の帰還回路を帰還回路７２－２として示し、帰還回路７２－１および帰還回路７２－２における動作を、それぞれの動作を表す文言で示している。より具体的には、差動増幅回路７３における差分信号の増幅の動作に対応した帰還容量としての動作を「ＡＭＰ」、リセットされている動作を「ＲＥＳＥＴ」という文言で示している。また、図７に示した駆動タイミングの一例では、差動増幅回路７３における出力信号ＶＯＵＴＰおよび出力信号ＶＯＵＴＮをまとめて、「出力信号ＶＯＵＴ」として示している。そして、「ＣＯＬＵＭＮ」に続く“（）：括弧”内に、それぞれの期間において出力する画素１１の列を識別するため、列回路５０が対応する画素１１の列を表す“－”に続く数字を示している。
　なお、図７に示した駆動タイミングの一例では、説明を容易にするため、それぞれの列出力保持部７１に備えたサンプリング容量Ｃ７１Ｒとサンプリング容量Ｃ７１Ｓとをクランプする制御、帰還部７２に備えた帰還容量ＣＲ１、帰還容量ＣＲ２、帰還容量ＣＳ１、および帰還容量ＣＳ１をリセットする制御を省略している。しかし、実際の固体撮像装置１においては、これらのクランプ制御やリセット制御は省略するものではない。つまり、実際の固体撮像装置１においては、上述したタイミングにおいてクランプ制御やリセット制御を行う（図３および図５参照）。
　水平読出し期間では、まず、時刻ｔ１において、水平走査回路４０は、１列目の列選択信号ＣＳＥＬ（１）によって１列目の列回路５０－１を選択し、１列目の列回路５０－１に備えたサンプリング容量５１４に保持されたノイズ除去光信号を、水平信号線６０－１に出力させる。また、時刻ｔ１において、タイミング生成回路２０は、制御信号ＳＨＳ１によって、列出力保持部７１－１に光信号保持動作（ＳＩＧＮＡＬ（１））を行わせ、水平信号線６０－１を介して列回路５０－１から伝送されてきたノイズ除去光信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　続いて、時刻ｔ２において、水平走査回路４０は、１列目のクランプパルスＣＬ（１）によって１列目の列回路５０－１に備えたサンプリング容量５１４をクランプレベルＶＣＯＭにクランプさせ、列リセット信号を水平信号線６０－１に出力させる。また、時刻ｔ２において、タイミング生成回路２０は、制御信号ＳＨＲ１によって、列出力保持部７１－１にリセット信号保持動作（ＲＥＳＥＴ（１））を行わせ、水平信号線６０－１を介して列回路５０－１から伝送されてきた列リセット信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　さらに、時刻ｔ２において、水平走査回路４０は、２列目の列選択信号ＣＳＥＬ（２）によって２列目の列回路５０－２を選択し、２列目の列回路５０－２に備えたサンプリング容量５１４に保持されたノイズ除去光信号を、水平信号線６０－２に出力させる。また、時刻ｔ２において、タイミング生成回路２０は、制御信号ＳＨＳ２によって、列出力保持部７１－２に光信号保持動作（ＳＩＧＮＡＬ（２））を行わせ、水平信号線６０－２を介して列回路５０－２から伝送されてきたノイズ除去光信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　続いて、時刻ｔ３において、水平走査回路４０は、１列目の列選択信号ＣＳＥＬ（１）による１列目の列回路５０－１の選択と、１列目のクランプパルスＣＬ（１）による１列目の列回路５０－１に備えたサンプリング容量５１４のクランプとを解除する。
　また、時刻ｔ３において、タイミング生成回路２０は、制御信号ＣＢ１によって列出力保持部７１－１を選択し、制御信号Φ２によって、差動増幅回路７３に、列出力保持部７１－１に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－１（帰還回路７２－Ｒ１および帰還回路７２－Ｓ１）とを接続して信号出力動作（ＡＭＰ（１））を行わせる。これにより、差動増幅回路７３は、１列目の列回路５０－１が水平信号線６０－１を介して伝送した列画素信号（ノイズ除去光信号および列リセット信号）に基づいて相関二重サンプリング処理を行った出力信号ＶＯＵＴ、つまり、１列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（１））を出力する。
　さらに、時刻ｔ３において、水平走査回路４０は、２列目のクランプパルスＣＬ（２）によって２列目の列回路５０－２に備えたサンプリング容量５１４をクランプレベルＶＣＯＭにクランプさせ、列リセット信号を水平信号線６０－２に出力させる。また、時刻ｔ３において、タイミング生成回路２０は、制御信号ＳＨＲ２によって、列出力保持部７１－２にリセット信号保持動作（ＲＥＳＥＴ（２））を行わせ、水平信号線６０－２を介して列回路５０－２から伝送されてきた列リセット信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　さらに、時刻ｔ３において、水平走査回路４０は、３列目の列選択信号ＣＳＥＬ（３）によって３列目の列回路５０－３を選択し、３列目の列回路５０－３に備えたサンプリング容量５１４に保持されたノイズ除去光信号を、水平信号線６０－３に出力させる。また、時刻ｔ３において、タイミング生成回路２０は、制御信号ＳＨＳ３によって、列出力保持部７１－３に光信号保持動作（ＳＩＧＮＡＬ（３））を行わせ、水平信号線６０－３を介して列回路５０－３から伝送されてきたノイズ除去光信号を、列出力保持部７１－３内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　続いて、時刻ｔ４において、水平走査回路４０は、４列目の列選択信号ＣＳＥＬ（４）によって４列目の列回路５０－４を選択し、４列目の列回路５０－４に備えたサンプリング容量５１４に保持されたノイズ除去光信号を、水平信号線６０－１に出力させる。また、時刻ｔ４において、タイミング生成回路２０は、制御信号ＳＨＳ１によって、列出力保持部７１－１に光信号保持動作（ＳＩＧＮＡＬ（４））を行わせ、水平信号線６０－１を介して列回路５０－１から伝送されてきたノイズ除去光信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　さらに、時刻ｔ４において、水平走査回路４０は、２列目の列選択信号ＣＳＥＬ（２）による２列目の列回路５０－２の選択と、２列目のクランプパルスＣＬ（２）による２列目の列回路５０－２に備えたサンプリング容量５１４のクランプとを解除する。また、時刻ｔ４において、タイミング生成回路２０は、制御信号ＣＢ１による列出力保持部７１－１の選択と、制御信号Φ２による差動増幅回路７３への列出力保持部７１－１内のそれぞれのサンプリング容量と、帰還回路７２－１との接続を解除する。
　そして、時刻ｔ４において、タイミング生成回路２０は、制御信号ＣＢ２によって列出力保持部７１－２を選択し、制御信号Φ１によって、差動増幅回路７３に、列出力保持部７１－２に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－２（帰還回路７２－Ｒ２および帰還回路７２－Ｓ２）とを接続して信号出力動作（ＡＭＰ（２））を行わせる。これにより、差動増幅回路７３は、２列目の列回路５０－２が水平信号線６０－２を介して伝送した列画素信号に基づいて相関二重サンプリング処理を行った、２列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（２））を出力する。なお、このとき、帰還回路７２－１内の帰還容量ＣＲ１および帰還容量ＣＳ１は、制御信号Φ１によってリセットされる。
　さらに、時刻ｔ４において、水平走査回路４０は、３列目のクランプパルスＣＬ（３）によって３列目の列回路５０－３に備えたサンプリング容量５１４をクランプレベルＶＣＯＭにクランプさせ、列リセット信号を水平信号線６０－３に出力させる。また、時刻ｔ４において、タイミング生成回路２０は、制御信号ＳＨＲ３によって、列出力保持部７１－３にリセット信号保持動作（ＲＥＳＥＴ（３））を行わせ、水平信号線６０－３を介して列回路５０－２から伝送されてきた列リセット信号を、列出力保持部７１－３内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　続いて、時刻ｔ５において、水平走査回路４０は、４列目のクランプパルスＣＬ（４）によって４列目の列回路５０－４に備えたサンプリング容量５１４をクランプレベルＶＣＯＭにクランプさせ、列リセット信号を水平信号線６０－１に出力させる。また、時刻ｔ５において、タイミング生成回路２０は、制御信号ＳＨＲ１によって、列出力保持部７１－１にリセット信号保持動作（ＲＥＳＥＴ（４））を行わせ、水平信号線６０－１を介して列回路５０－４から伝送されてきた列リセット信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　さらに、時刻ｔ５において、水平走査回路４０は、５列目の列選択信号ＣＳＥＬ（５）によって５列目の列回路５０－５を選択し、５列目の列回路５０－５に備えたサンプリング容量５１４に保持されたノイズ除去光信号を、水平信号線６０－２に出力させる。また、時刻ｔ５において、タイミング生成回路２０は、制御信号ＳＨＳ２によって、列出力保持部７１－２に光信号保持動作（ＳＩＧＮＡＬ（５））を行わせ、水平信号線６０－２を介して列回路５０－５から伝送されてきたノイズ除去光信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　さらに、時刻ｔ５において、水平走査回路４０は、３列目の列選択信号ＣＳＥＬ（３）による３列目の列回路５０－３の選択と、３列目のクランプパルスＣＬ（３）による３列目の列回路５０－３に備えたサンプリング容量５１４のクランプとを解除する。また、時刻ｔ５において、タイミング生成回路２０は、制御信号ＣＢ２による列出力保持部７１－２の選択と、制御信号Φ１による差動増幅回路７３への列出力保持部７１－２内のそれぞれのサンプリング容量と、帰還回路７２－２との接続を解除する。
　そして、時刻ｔ５において、タイミング生成回路２０は、制御信号ＣＢ３によって列出力保持部７１－３を選択し、制御信号Φ２によって、差動増幅回路７３に、列出力保持部７１－３に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－１とを接続して信号出力動作（ＡＭＰ（３））を行わせる。これにより、差動増幅回路７３は、３列目の列回路５０－３が水平信号線６０－３を介して伝送した列画素信号に基づいて相関二重サンプリング処理を行った、３列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（３））を出力する。なお、このとき、帰還回路７２－２内の帰還容量ＣＲ２および帰還容量ＣＳ２は、制御信号Φ２によってリセットされる。
　続いて、時刻ｔ６において、水平走査回路４０は、４列目の列選択信号ＣＳＥＬ（４）による４列目の列回路５０－４の選択と、４列目のクランプパルスＣＬ（４）による４列目の列回路５０－４に備えたサンプリング容量５１４のクランプとを解除する。また、時刻ｔ６において、タイミング生成回路２０は、制御信号ＣＢ１による列出力保持部７１－１の選択と、制御信号Φ２による差動増幅回路７３への列出力保持部７１－３内のそれぞれのサンプリング容量と、帰還回路７２－１との接続を解除する。
　そして、時刻ｔ６において、タイミング生成回路２０は、制御信号ＣＢ１によって列出力保持部７１－１を選択し、制御信号Φ１によって、差動増幅回路７３に、列出力保持部７１－１に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－１とを接続して信号出力動作（ＡＭＰ（４））を行わせる。これにより、差動増幅回路７３は、４列目の列回路５０－４が水平信号線６０－１を介して伝送した列画素信号に基づいて相関二重サンプリング処理を行った、４列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（４））を出力する。なお、このとき、帰還回路７２－１内の帰還容量ＣＲ１および帰還容量ＣＳ１は、制御信号Φ１によってリセットされる。
　さらに、時刻ｔ６において、水平走査回路４０は、５列目のクランプパルスＣＬ（５）によって５列目の列回路５０－５に備えたサンプリング容量５１４をクランプレベルＶＣＯＭにクランプさせ、列リセット信号を水平信号線６０－２に出力させる。また、時刻ｔ６において、タイミング生成回路２０は、制御信号ＳＨＲ２によって、列出力保持部７１－２にリセット信号保持動作（ＲＥＳＥＴ（５））を行わせ、水平信号線６０－２を介して列回路５０－５から伝送されてきた列リセット信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　さらに、時刻ｔ６において、水平走査回路４０は、６列目の列選択信号ＣＳＥＬ（６）によって６列目の列回路５０－６を選択し、６列目の列回路５０－６に備えたサンプリング容量５１４に保持されたノイズ除去光信号を、水平信号線６０－３に出力させる。また、時刻ｔ６において、タイミング生成回路２０は、制御信号ＳＨＳ３によって、列出力保持部７１－３に光信号保持動作（ＳＩＧＮＡＬ（６））を行わせ、水平信号線６０－３を介して列回路５０－６から伝送されてきたノイズ除去光信号を、列出力保持部７１－３内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　時刻ｔ７以降、同様に、水平走査回路４０は、列回路５０を順次選択して、対応する水平信号線６０に列画素信号を出力させる。また、タイミング生成回路２０は、それぞれの列出力保持部７１における光信号保持動作、リセット信号保持動作、および信号出力動作が異なる列出力保持部７１同士で重複しないように制御し、差動増幅回路７３からそれぞれの列画素信号に対応する出力信号ＶＯＵＴを出力させる。
　このように、固体撮像装置１では、３つの水平信号線６０（水平信号線６０－１～水平信号線６０－３）を備え、隣接する列回路５０同士を異なる水平信号線６０に周期的に接続する。そして、固体撮像装置１では、列回路５０からの列リセット信号の水平信号線６０への読み出しと、隣接する列回路５０からのノイズ除去光信号の異なる水平信号線６０への読み出しとを同時期に並列して行う。
　また、固体撮像装置１では、増幅兼選択回路７０内に、それぞれの水平信号線６０に対応した３個の列出力保持部７１（列出力保持部７１－１～列出力保持部７１－３）を備え、対応する水平信号線６０を介して伝送されたノイズ除去光信号と列リセット信号とのそれぞれを保持する。そして、固体撮像装置１では、増幅兼選択回路７０内の帰還部７２内に、ノイズ除去光信号と列リセット信号とのそれぞれに対応した帰還容量を含んで構成される２組の帰還回路（帰還回路７２－１および帰還回路７２－２）を備え、ノイズ除去光信号と列リセット信号との両方の信号の保持を終了した列出力保持部７１を順次選択する。このとき、固体撮像装置１では、選択した列出力保持部７１が保持したノイズ除去光信号と列リセット信号との差分信号（相関二重サンプリング処理）を増幅する差動増幅回路７３に接続する帰還容量として、２組の帰還回路を交互に切り替える。
　これにより、固体撮像装置１では、増幅兼選択回路７０に備えた３個の列出力保持部７１における光信号保持動作、リセット信号保持動作、および信号出力動作を、異なる列出力保持部７１同士で重複させることなく、それぞれの列回路５０が出力した列画素信号、つまり、それぞれの列に配置された画素１１に対応する出力信号ＶＯＵＴを連続して、順次出力させることができる。このため、固体撮像装置１では、従来の固体撮像装置のように、ノイズ除去後の光信号とリセット信号との保持（サンプリング）が終了するごとに、それぞれの列回路に対応した最終的な出力信号を出力するのではなく、いずれかの列出力保持部７１の信号出力動作によって、出力信号ＶＯＵＴを出力させることができる。これは、固体撮像装置１では、最初の出力信号ＶＯＵＴを出力した後であれば、光信号保持動作およびリセット信号保持動作を行っている列出力保持部７１がある場合であっても、いずれかの列出力保持部７１が信号出力動作を行うことができる状態になるからである。このため、固体撮像装置１では、増幅兼選択回路７０によって列回路５０に起因する画質の悪化を抑制すると共に、従来の固体撮像装置のようにクロック信号の周波数を高くすることなく、つまり、消費電力が増大することなく、出力信号ＶＯＵＴを出力する速度を向上させることができる。
　ここで、固体撮像装置１に備えたそれぞれの構成要素の配置について説明する。固体撮像装置１は、一般的なモノリシック構造（単一の半導体基板で製造された構造）にすることもできるが、複数の半導体基板を積層した構造にすることによって、固体撮像装置１の小型化を実現することができる。つまり、固体撮像装置１を積層構造にすることによって、固体撮像装置１の実装面積を小さくすることができる。
　図８は、本発明の実施形態の固体撮像装置１に備えたそれぞれの構成要素の半導体基板への配置の一例を示したレイアウト図である。図８には、２枚の半導体基板を積層した構造の固体撮像装置１におけるそれぞれの構成要素の配置を示している。そして、図８の（ａ）には、固体撮像装置１に被写体光が入射する側の第１の半導体基板１１０におけるそれぞれの構成要素の配置を示し、図８の（ｂ）には、第１の半導体基板１１０において被写体光が入射する側の面（入射面）と反対側の面に積層する第２の半導体基板１２０におけるそれぞれの構成要素の配置を示している。なお、図８は、固体撮像装置１における被写体光の入射面側から見た各構成要素の配置を示している。従って、固体撮像装置１を形成する場合、図８の（ａ）に示した第１の半導体基板１１０は、図８の（ｂ）に示した第２の半導体基板１２０の上側に重ねて形成（積層）する。
　図８の（ａ）に示したように、固体撮像装置１では、複数の画素１１が配置された画素アレイ部１０と、垂直走査回路３０と、画素１１のそれぞれの列に対応する複数の列回路５０と水平走査回路４０とを、第１の半導体基板１１０に配置する。また、固体撮像装置１では、タイミング生成回路２０と、増幅兼選択回路７０と、アナログデジタル変換回路８０と、出力回路９０とを、第２の半導体基板１２０に配置する。図８の（ｂ）に示した第２の半導体基板１２０におけるそれぞれの構成要素の配置の一例では、列回路５０が、増幅兼選択回路７０の直上に配置している。
　第１の半導体基板１１０と第２の半導体基板１２０との間の信号線（例えば、水平信号線６０）は、第１の半導体基板１１０に配置された接合領域１３１と第２の半導体基板１２０に配置された接合領域１３２との中で互いに接続される。接合領域１３１および接合領域１３２内には、それぞれの信号線を接続する基板間接続部が形成され、積層されたそれぞれの半導体基板に形成された構成要素同士は、基板間接続部によって電気的に接続され、基板間接続部を介して信号の送受信を行う。基板間接続部としては、例えば、蒸着法、めっき法で作製されるマイクロバンプなどを用いる。このとき、それぞれの半導体基板の間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。なお、基板間接続部の構造は、マイクロバンプを用いた方式に限定されるものではなく、例えば、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ－Ｖｉａ）方式を用いてもよい。
　そして、第２の半導体基板１２０においては、増幅兼選択回路７０の領域内において、増幅兼選択回路７０に備えた列出力保持部７１と、帰還部７２および差動増幅回路７３とが近接するように配置する。より具体的には、差動増幅回路７３と、この差動増幅回路７３から最も遠くの位置に配置された列出力保持部７１との間の配線長が、列出力保持部７１と、この列出力保持部７１が対応する水平信号線６０において最も遠くの位置に配置された列回路５０との間の水平信号線６０の配線長よりも短くなるように配置する。さらに具体的には、差動増幅回路７３の反転入力端子または非反転入力端子と、差動増幅回路７３から最も遠くの位置に配置された列出力保持部７１に備えたサンプリング容量Ｃ７１Ｒまたはサンプリング容量Ｃ７１Ｓとの間の配線長が、列出力保持部７１に備えた帰還容量ＣＲ１、帰還容量ＣＲ２、帰還容量ＣＳ１、または帰還容量ＣＳ２と、この列出力保持部７１が対応する水平信号線６０において最も遠くの位置に配置された列回路５０に備えた列出力アンプ５２の出力端子との間の配線長よりも短くなるように、増幅兼選択回路７０内のそれぞれの構成要素（列出力保持部７１、帰還部７２、差動増幅回路７３）を近傍に配置する。
　これにより、列出力保持部７１と差動増幅回路７３とを接続する信号線、つまり、列出力保持部７１が保持したノイズ除去光信号と列リセット信号とを差動増幅回路７３に伝送する信号線の経路の長さ（配線長）を短くすることができ、差動増幅回路７３の高速化の妨げになる配線の寄生容量や抵抗を少なくすることができる。このことにより、差動増幅回路７３を高速に動作させることができる。
　第１の実施形態によれば、行列状に複数配置された画素（画素１１）の列ごとに配置され、対応する列の画素１１が出力した画素信号（光信号およびリセット信号）に応じた列画素信号（ノイズ除去光信号）を出力する複数の列回路（列回路５０）と、複数の列回路５０が周期的に分けられて複数接続され、接続された列回路５０のいずれかが出力したノイズ除去光信号と、ノイズ除去光信号を出力した列回路５０をリセットしたときの列リセット信号とを伝送する複数の水平信号線（水平信号線６０）と、複数の水平信号線６０のそれぞれによって伝送されたノイズ除去光信号および列リセット信号のいずれかを選択して順次サンプリングし、同じ列回路５０から出力されたノイズ除去光信号と列リセット信号とに基づいた差分信号を増幅して出力する増幅兼選択回路（増幅兼選択回路７０）と、を備えた固体撮像装置（固体撮像装置１）の駆動方法であって、増幅兼選択回路７０に、ノイズ除去光信号をサンプリングする第１の動作（光信号保持動作）と、列リセット信号をサンプリングする第２の動作（リセット信号保持動作）と、差分信号を増幅して出力する第３の動作（信号出力動作）との内、少なくとも２つの動作を同時期に並列して行わせると共に、異なる水平信号線６０に接続されたそれぞれの構成要素（列回路５０および増幅兼選択回路７０）に、光信号保持動作と、リセット信号保持動作と、信号出力動作とのそれぞれに対応する動作をこの順番で行わせ、光信号保持動作と、リセット信号保持動作と、信号出力動作とについて、列回路５０および増幅兼選択回路７０のそれぞれに異なる動作を同じ期間において並列して行わせる、固体撮像装置（固体撮像装置１）の駆動方法が構成される。
　また、第１の実施形態によれば、増幅兼選択回路７０は、複数の水平信号線６０のそれぞれに対応し、光信号保持動作において、対応する水平信号線６０によって伝送されたノイズ除去光信号を保持し、リセット信号保持動作において、対応する水平信号線６０によって伝送された列リセット信号を保持するサンプリング容量（サンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒ）を具備し、信号出力動作において、サンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒに保持したノイズ除去光信号と列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部（列出力保持部７１）と、複数の列出力保持部７１の全てに対応し、信号を増幅するための第１の帰還容量（帰還容量ＣＳ１および帰還容量ＣＲ１）および第２の帰還容量（帰還容量ＣＳ２および帰還容量ＣＲ２）を具備し、信号出力動作ごとに、列出力保持部７１から出力された差動信号を増幅するための帰還容量を、帰還容量ＣＳ１および帰還容量ＣＲ１、または帰還容量ＣＳ２および帰還容量ＣＲ２のいずれか一方に交互に切り替える帰還部（帰還部７２）と、信号出力動作において、差動信号を出力する列出力保持部７１に具備したサンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒと、切り替えられた帰還容量ＣＳ１および帰還容量ＣＲ１、または帰還容量ＣＳ２および帰還容量ＣＲ２との比率に応じて、出力された差動信号を増幅して差分信号として出力する差動増幅回路（差動増幅回路７３）と、を備え、差動増幅回路７３が信号出力動作を行っている期間に、信号出力動作において差動信号を出力する列出力保持部７１が対応する水平信号線６０と異なる水平信号線６０に接続された隣接する列回路５０の内、一方の列回路５０にノイズ除去光信号を、他方の列回路５０に列リセット信号を同時期に並列して出力させ、ノイズ除去光信号が伝送される水平信号線６０に対応した光信号保持動作を行う列出力保持部７１に、伝送されたノイズ除去光信号を保持させ、列リセット信号が伝送される水平信号線６０に対応したリセット信号保持動作を行う列出力保持部７１に、伝送された列リセット信号を保持させ、光信号保持動作と、リセット信号保持動作と、信号出力動作とが切り替わる間の期間に、差動増幅回路７３を初期化させる、固体撮像装置１の駆動方法が構成される。
　また、第１の実施形態によれば、行列状に複数配置された画素１１の列ごとに配置され、対応する列の画素１１が出力した光信号およびリセット信号に応じたノイズ除去光信号を出力する複数の列回路５０と、複数の列回路５０が周期的に分けられて複数接続され、接続された列回路５０のいずれかが出力したノイズ除去光信号と、ノイズ除去光信号を出力した列回路５０をリセットしたときの列リセット信号とを伝送する複数の水平信号線６０と、複数の水平信号線６０のそれぞれによって伝送されたノイズ除去光信号および列リセット信号のいずれかを選択して順次サンプリングし、同じ列回路５０から出力されたノイズ除去光信号と列リセット信号とに基づいた差分信号を増幅して出力する増幅兼選択回路７０と、を備え、増幅兼選択回路７０は、複数の水平信号線６０のそれぞれに対応し、ノイズ除去光信号をサンプリングする光信号保持動作において、対応する水平信号線６０によって伝送されたノイズ除去光信号を保持し、列リセット信号をサンプリングするリセット信号保持動作において、対応する水平信号線６０によって伝送された列リセット信号を保持するサンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒを具備し、差分信号を増幅して出力する信号出力動作において、サンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒに保持したノイズ除去光信号と列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部７１と、複数の列出力保持部７１の全てに対応し、信号を増幅するための帰還容量ＣＳ１および帰還容量ＣＲ１、および帰還容量ＣＳ２および帰還容量ＣＲ２を具備し、信号出力動作ごとに、列出力保持部７１から出力された差動信号を増幅するための帰還容量を、帰還容量ＣＳ１および帰還容量ＣＲ１、または帰還容量ＣＳ２および帰還容量ＣＲ２のいずれか一方に交互に切り替える帰還部７２と、信号出力動作において、差動信号を出力する列出力保持部７１に具備したサンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒと、切り替えられた帰還容量ＣＳ１および帰還容量ＣＲ１、または帰還容量ＣＳ２および帰還容量ＣＲ２との比率に応じて、出力された差動信号を増幅して差分信号として出力する差動増幅回路７３と、を備えた固体撮像装置１であって、差動増幅回路７３と、差動増幅回路７３から最も遠くの位置に配置される列出力保持部７１に具備したサンプリング容量Ｃ７１Ｓまたはサンプリング容量Ｃ７１Ｒとの間の配線長が、このサンプリング容量Ｃ７１Ｓまたはサンプリング容量Ｃ７１Ｒと、水平信号線６０において最も遠くの位置に配置される列回路５０との間の水平信号線６０の配線長よりも短くなるように、増幅兼選択回路７０に備えたそれぞれの構成要素（列出力保持部７１、帰還部７２、差動増幅回路７３）を近傍に配置する、固体撮像装置（固体撮像装置１）が構成される。
　また、第１の実施形態によれば、第１の半導体基板（第１の半導体基板１１０）と第２の半導体基板（第２の半導体基板１２０）とが、基板間接続部（例えば、マイクロバンプ）によって電気的に接続された構成であって、少なくとも、行列状に複数配置された画素１１は、光が入射する第１の半導体基板１１０に形成され、少なくとも、増幅兼選択回路７０は、第１の半導体基板１１０に光が入射する側の面と反対側の面に積層される第２の半導体基板１２０に形成する、固体撮像装置１が構成される。
　上記に述べたように、第１の実施形態の固体撮像装置１では、固体撮像装置１に備えた列回路５０を３つの水平信号線６０（水平信号線６０－１～水平信号線６０－３）に分けて接続し、隣接する２個の列回路５０のそれぞれから異なる水平信号線６０への列画素信号の出力（読み出し）を同時期に並列して行うように制御する。また、第１の実施形態の固体撮像装置１では、それぞれの水平信号線６０に対応する列出力保持部７１における光信号保持動作、リセット信号保持動作、および信号出力動作が異なる列出力保持部７１同士で重複しないように制御する。そして、いずれかの列出力保持部７１が信号出力動作をする際に、ノイズ除去光信号と列リセット信号とのそれぞれに対応した２組の帰還回路を交互に切り替えて、ノイズ除去光信号と列リセット信号との差分信号を増幅する。これにより、第１の実施形態の固体撮像装置１では、それぞれの列に配置された画素１１に対応する出力信号ＶＯＵＴを出力する速度を向上させることができる。
　なお、第１の実施形態の固体撮像装置１では、図４および図６において、固体撮像装置１に３つの水平信号線６０（水平信号線６０－１～水平信号線６０－３）を備え、隣接する列回路５０のそれぞれが異なる水平信号線６０に周期的に接続されている構成の一例を示した。しかし、固体撮像装置１に備える水平信号線６０の数は、第１の実施形態で示した数に限定されるものではなく、さらに多くの数の水平信号線６０を備え、隣接する列回路５０のそれぞれが異なる水平信号線６０に周期的に接続される構成であってもよい。この構成の場合、増幅兼選択回路７０は、それぞれの水平信号線６０に対応した列出力保持部７１を備える構成になる。また、固体撮像装置１では、３つの水平信号線６０と、それぞれの水平信号線６０に対応する３個の列出力保持部７１（列出力保持部７１－１～列出力保持部７１－３）を備えた増幅兼選択回路７０との構成を、複数備える構成であってもよい。
（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。本発明の第２の実施形態における固体撮像装置（以下、「固体撮像装置２」という）は、第１の実施形態の固体撮像装置１において備えていた３つの水平信号線６０が４つに増え、これに伴って、第１の実施形態の固体撮像装置１において備えていた増幅兼選択回路７０に備える列出力保持部７１の数が４個になった構成である。このため、固体撮像装置２の構造や、固体撮像装置２に備えたそれぞれの構成要素の構成および動作は、第１の実施形態の固体撮像装置１の構造や、第１の実施形態の固体撮像装置１に備えたそれぞれの構成要素の構成および動作と同様である。従って、固体撮像装置２の構造や、固体撮像装置２に備えたそれぞれの構成要素の構成および動作に関する詳細な説明は省略する。そして、以下の説明においては、第１の実施形態の固体撮像装置１の構成要素と同様の構成要素には、同一の符号を用い、第２の実施形態の固体撮像装置２において画素アレイ部１０内に配置された画素１１が出力した画素信号に対応する出力信号を外部に出力する一連の動作について説明する。
　まず、固体撮像装置２における一連の動作を説明するために着目する構成要素を示した固体撮像装置２の構成について説明する。図９は、本発明の第２の実施形態の固体撮像装置２に備えた画素１１、列回路５０、および増幅兼選択回路７０の概略構成の一例を示した回路図である。図９には、画素１１が２行８列に２次元的に配置された画素アレイ部１０を備え、それぞれの列の画素１１に対応した列回路５０－１～列回路５０－８が、隣接する列回路５０同士が異なる水平信号線６０に列画素信号を出力するように、４つの水平信号線６０（水平信号線６０－１～水平信号線６０－４）のいずれかに接続されている構成の固体撮像装置２の構成の一例を示している。
　なお、図９においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、説明を容易にするため、増幅兼選択回路７０に備えた４個の列出力保持部７１のそれぞれにおいて、サンプリング容量Ｃ７１Ｒ、サンプリング容量Ｃ７１Ｓ、スイッチＳＷ７１１、スイッチＳＷ７１２Ｒ、スイッチＳＷ７１２Ｓ、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓのみを示している。
　また、図９においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、説明を容易にするため、増幅兼選択回路７０に備えた帰還部７２において、スイッチＳＷ７２４Ｒ１、帰還容量ＣＲ１、スイッチＳＷ７２５Ｒ１、スイッチＳＷ７２４Ｒ２、帰還容量ＣＲ２、スイッチＳＷ７２５Ｒ２、スイッチＳＷ７２４Ｓ１、帰還容量ＣＳ１、スイッチＳＷ７２５Ｓ１、スイッチＳＷ７２４Ｓ２、帰還容量ＣＳ２、およびスイッチＳＷ７２５Ｓ２のみを示している。そして、図９においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、帰還部７２内の構成要素を、帰還回路７２－Ｒ１、帰還回路７２－Ｒ２、帰還回路７２－Ｓ１、または帰還回路７２－Ｓ２のいずれかにまとめて示している。
　なお、図９においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、差動増幅回路７３の反転入力端子に、帰還回路７２－Ｒ１および帰還回路７２－Ｒ２の入力端子（スイッチＳＷ７２４Ｒ１およびスイッチＳＷ７２４Ｒ２の第１の端子）を接続し、それぞれの列出力保持部７１から列リセット信号を入力する構成を示している。また、差動増幅回路７３の非反転入力端子に、帰還回路７２－Ｓ１および帰還回路７２－Ｓ２の入力端子（スイッチＳＷ７２４Ｓ１およびスイッチＳＷ７２４Ｓ２の第１の端子）を接続し、それぞれの列出力保持部７１からノイズ除去光信号を入力する構成を示している。
　固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、水平走査回路４０が列選択信号ＣＳＥＬ（１）～列選択信号ＣＳＥＬ（８）を順次出力することによって、列回路５０－１～列回路５０－８に、列画素信号を、接続された水平信号線６０に順次出力させて、増幅兼選択回路７０に伝送する。そして、固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、タイミング生成回路２０が、それぞれの列出力保持部７１の動作を制御する列出力保持部制御信号および帰還部７２の動作を制御する帰還部制御信号を出力することによって、それぞれの水平信号線６０を介して伝送された列画素信号に基づいて相関二重サンプリング処理を行った出力信号を出力する。ここで、列出力保持部７１－１に対応する列出力保持部制御信号は、制御信号ＳＨＲ１、制御信号ＳＨＳ１、および制御信号ＣＢ１である。また、列出力保持部７１－２に対応する列出力保持部制御信号は、制御信号ＳＨＲ２、制御信号ＳＨＳ２、および制御信号ＣＢ２である。また、列出力保持部７１－３に対応する列出力保持部制御信号は、制御信号ＳＨＲ３、制御信号ＳＨＳ３、および制御信号ＣＢ３である。また、列出力保持部７１－４に対応する列出力保持部制御信号は、制御信号ＳＨＲ４、制御信号ＳＨＳ４、および制御信号ＣＢ４である。
　続いて、図９に示した構成の固体撮像装置２における一連の動作のタイミングについて説明する。図１０は、本発明の第２の実施形態の固体撮像装置２に備えた列回路５０および増幅兼選択回路７０の駆動タイミングの一例を示したタイミングチャートである。図１０には、画素アレイ部１０において異なる８列の画素１１に対応する列回路５０のそれぞれを予め定めた２個の列回路５０ごとに１つのグループとして設定し、それぞれのグループごとに順次制御して、それぞれの列回路５０が出力した列画素信号に基づいて相関二重サンプリング処理を行った出力信号を順次出力する場合の駆動タイミングの一例を示している。なお、図１０には、隣接する２個の列回路５０を１つのグループとして設定した場合の駆動タイミングの一例を示している。なお、図１０に示した駆動タイミングの一例も、第１の実施形態の固体撮像装置１において説明した図７と同様に、画素アレイ部１０の１行目に配置されたそれぞれの画素１１が発生した画素信号に応じたノイズ除去光信号が、それぞれの列回路５０に備えたサンプリング容量５１４に保持されている状態からの水平読出し期間の駆動タイミングである。
　なお、図１０に示した駆動タイミングの一例において示した文言は、第１の実施形態の固体撮像装置１において説明した図７と同様である。ただし、図１０に示した駆動タイミングの一例では、水平信号線６０および列出力保持部７１の数が４個に増えたことに伴って、図７に示した第１の実施形態の固体撮像装置１における駆動タイミングと異なるタイミングが追加されている。このタイミングにおける動作は、列出力保持部７１が以前の状態を保持する動作（以下、「状態保持動作」という）である。図１０においては、この「状態保持動作」を表す文言として、「ＨＯＬＤ」を示している。
　なお、図１０に示した駆動タイミングの一例でも、第１の実施形態の固体撮像装置１において説明した図７と同様に、説明を容易にするため、それぞれの列出力保持部７１に備えたサンプリング容量Ｃ７１Ｒとサンプリング容量Ｃ７１Ｓとをクランプする制御、帰還部７２に備えた帰還容量ＣＲ１、帰還容量ＣＲ２、帰還容量ＣＳ１、および帰還容量ＣＳ１をリセットする制御を省略している。しかし、実際の固体撮像装置２においては、第１の実施形態の固体撮像装置１と同様に、これらのクランプ制御やリセット制御は省略するものではなく、上述したタイミングにおいてクランプ制御やリセット制御を行う（図３および図５参照）。
　水平読出し期間では、まず、時刻ｔ１において、水平走査回路４０は、１列目の列選択信号ＣＳＥＬ（１）と、２列目の列選択信号ＣＳＥＬ（２）とによって、１列目の列回路５０－１と２列目の列回路５０－２とを同時に選択する。これにより、１列目の列回路５０－１に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－１に出力され、２列目の列回路５０－２に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－２に同時に出力される。また、時刻ｔ１において、タイミング生成回路２０は、制御信号ＳＨＳ１によって、列出力保持部７１－１に光信号保持動作（ＳＩＧＮＡＬ（１））を行わせ、水平信号線６０－１を介して列回路５０－１から伝送されてきたノイズ除去光信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。また、時刻ｔ１において、タイミング生成回路２０は、制御信号ＳＨＳ２によって、列出力保持部７１－２に光信号保持動作（ＳＩＧＮＡＬ（２））を行わせ、水平信号線６０－２を介して列回路５０－２から伝送されてきたノイズ除去光信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　続いて、時刻ｔ２において、水平走査回路４０は、１列目のクランプパルスＣＬ（１）と２列目のクランプパルスＣＬ（２）とによって、１列目の列回路５０－１に備えたサンプリング容量５１４と、２列目の列回路５０－２に備えたサンプリング容量５１４とをそれぞれクランプレベルＶＣＯＭにクランプさせる。これにより、１列目の列回路５０－１からの列リセット信号が水平信号線６０－１に出力され、２列目の列回路５０－２からの列リセット信号が水平信号線６０－２に同時に出力される。また、時刻ｔ２において、タイミング生成回路２０は、制御信号ＳＨＲ１によって、列出力保持部７１－１にリセット信号保持動作（ＲＥＳＥＴ（１））を行わせ、水平信号線６０－１を介して列回路５０－１から伝送されてきた列リセット信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。また、時刻ｔ２において、タイミング生成回路２０は、制御信号ＳＨＲ２によって、列出力保持部７１－２にリセット信号保持動作（ＲＥＳＥＴ（２））を行わせ、水平信号線６０－２を介して列回路５０－２から伝送されてきた列リセット信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　続いて、時刻ｔ３において、水平走査回路４０は、１列目の列選択信号ＣＳＥＬ（１）による１列目の列回路５０－１の選択と、１列目のクランプパルスＣＬ（１）による１列目の列回路５０－１に備えたサンプリング容量５１４のクランプとを解除する。また、時刻ｔ３において、水平走査回路４０は、２列目の列選択信号ＣＳＥＬ（２）による２列目の列回路５０－２の選択と、２列目のクランプパルスＣＬ（２）による２列目の列回路５０－２に備えたサンプリング容量５１４のクランプとを解除する。
　そして、時刻ｔ３において、タイミング生成回路２０は、制御信号ＣＢ１によって列出力保持部７１－１を選択し、制御信号Φ２によって、差動増幅回路７３に、列出力保持部７１－１に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－１（帰還回路７２－Ｒ１および帰還回路７２－Ｓ１）とを接続して信号出力動作（ＡＭＰ（１））を行わせる。これにより、差動増幅回路７３は、１列目の列回路５０－１が水平信号線６０－１を介して伝送した列画素信号（ノイズ除去光信号および列リセット信号）に基づいて相関二重サンプリング処理を行った出力信号ＶＯＵＴ、つまり、１列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（１））を出力する。なお、時刻ｔ３において、タイミング生成回路２０は、制御信号ＣＢ２による列出力保持部７１－２の選択を行わない。従って、列出力保持部７１－２は、サンプリング容量Ｃ７１Ｓにノイズ除去光信号を保持し、サンプリング容量Ｃ７１Ｒに列リセット信号を保持する状態保持動作（ＨＯＬＤ）を行っている状態である。
　さらに、時刻ｔ３において、水平走査回路４０は、３列目の列選択信号ＣＳＥＬ（３）と、４列目の列選択信号ＣＳＥＬ（４）とによって、３列目の列回路５０－３と４列目の列回路５０－４とを同時に選択する。これにより、３列目の列回路５０－３に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－３に出力され、４列目の列回路５０－４に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－４に同時に出力される。また、時刻ｔ３において、タイミング生成回路２０は、制御信号ＳＨＳ３によって、列出力保持部７１－３に光信号保持動作（ＳＩＧＮＡＬ（３））を行わせ、水平信号線６０－３を介して列回路５０－３から伝送されてきたノイズ除去光信号を、列出力保持部７１－３内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。また、時刻ｔ３において、タイミング生成回路２０は、制御信号ＳＨＳ４によって、列出力保持部７１－４に光信号保持動作（ＳＩＧＮＡＬ（４））を行わせ、水平信号線６０－４を介して列回路５０－４から伝送されてきたノイズ除去光信号を、列出力保持部７１－４内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　続いて、時刻ｔ４において、タイミング生成回路２０は、制御信号ＣＢ１による列出力保持部７１－１の選択と、制御信号Φ２による差動増幅回路７３への列出力保持部７１－１内のそれぞれのサンプリング容量と、帰還回路７２－１との接続を解除する。
　そして、時刻ｔ４において、タイミング生成回路２０は、制御信号ＣＢ２によって列出力保持部７１－２を選択し、制御信号Φ１によって、差動増幅回路７３に、列出力保持部７１－２に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－２（帰還回路７２－Ｒ２および帰還回路７２－Ｓ２）とを接続して信号出力動作（ＡＭＰ（２））を行わせる。これにより、差動増幅回路７３は、２列目の列回路５０－２が水平信号線６０－２を介して伝送した列画素信号に基づいて相関二重サンプリング処理を行った、２列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（２））を出力する。なお、このとき、帰還回路７２－１内の帰還容量ＣＲ１および帰還容量ＣＳ１は、制御信号Φ１によってリセットされる。また、時刻ｔ４において、タイミング生成回路２０は、制御信号ＣＢ１による列出力保持部７１－１の選択を行わず、列出力保持部７１－１を、サンプリング容量Ｃ７１Ｓに差動正信号を保持し、サンプリング容量Ｃ７１Ｒに差動負信号を保持する状態保持動作（ＨＯＬＤ）を行っている状態にする。
　さらに、時刻ｔ４において、水平走査回路４０は、３列目のクランプパルスＣＬ（３）と４列目のクランプパルスＣＬ（４）とによって、３列目の列回路５０－３に備えたサンプリング容量５１４と、４列目の列回路５０－４に備えたサンプリング容量５１４とをそれぞれクランプレベルＶＣＯＭにクランプさせる。これにより、３列目の列回路５０－３からの列リセット信号が水平信号線６０－３に出力され、４列目の列回路５０－４からの列リセット信号が水平信号線６０－４に同時に出力される。また、時刻ｔ４において、タイミング生成回路２０は、制御信号ＳＨＲ３によって、列出力保持部７１－３にリセット信号保持動作（ＲＥＳＥＴ（３））を行わせ、水平信号線６０－３を介して列回路５０－３から伝送されてきた列リセット信号を、列出力保持部７１－３内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。また、時刻ｔ４において、タイミング生成回路２０は、制御信号ＳＨＲ４によって、列出力保持部７１－４にリセット信号保持動作（ＲＥＳＥＴ（４））を行わせ、水平信号線６０－４を介して列回路５０－２から伝送されてきた列リセット信号を、列出力保持部７１－４内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　続いて、時刻ｔ５において、水平走査回路４０は、３列目の列選択信号ＣＳＥＬ（３）による３列目の列回路５０－３の選択と、３列目のクランプパルスＣＬ（３）による３列目の列回路５０－３に備えたサンプリング容量５１４のクランプとを解除する。また、時刻ｔ５において、水平走査回路４０は、４列目の列選択信号ＣＳＥＬ（４）による４列目の列回路５０－４の選択と、４列目のクランプパルスＣＬ（４）による４列目の列回路５０－４に備えたサンプリング容量５１４のクランプとを解除する。また、時刻ｔ５において、タイミング生成回路２０は、制御信号ＣＢ２による列出力保持部７１－２の選択と、制御信号Φ１による差動増幅回路７３への列出力保持部７１－２内のそれぞれのサンプリング容量と、帰還回路７２－２との接続を解除する。
　そして、時刻ｔ５において、タイミング生成回路２０は、制御信号ＣＢ３によって列出力保持部７１－３を選択し、制御信号Φ２によって、差動増幅回路７３に、列出力保持部７１－３に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－１とを接続して信号出力動作（ＡＭＰ（３））を行わせる。これにより、差動増幅回路７３は、３列目の列回路５０－３が水平信号線６０－３を介して伝送した列画素信号に基づいて相関二重サンプリング処理を行った、３列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（３））を出力する。なお、このとき、帰還回路７２－２内の帰還容量ＣＲ２および帰還容量ＣＳ２は、制御信号Φ２によってリセットされる。また、時刻ｔ５において、タイミング生成回路２０は、制御信号ＣＢ４による列出力保持部７１－４の選択を行わず、列出力保持部７１－４を、サンプリング容量Ｃ７１Ｓにノイズ除去光信号を保持し、サンプリング容量Ｃ７１Ｒに列リセット信号を保持する状態保持動作（ＨＯＬＤ）を行っている状態にする。
　さらに、時刻ｔ５において、水平走査回路４０は、５列目の列選択信号ＣＳＥＬ（５）と、６列目の列選択信号ＣＳＥＬ（６）とによって、５列目の列回路５０－５と６列目の列回路５０－６とを同時に選択する。これにより、５列目の列回路５０－５に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－１に出力され、６列目の列回路５０－６に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－２に同時に出力される。また、時刻ｔ５において、タイミング生成回路２０は、制御信号ＳＨＳ１によって、列出力保持部７１－１に光信号保持動作（ＳＩＧＮＡＬ（５））を行わせ、水平信号線６０－１を介して列回路５０－５から伝送されてきたノイズ除去光信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。また、時刻ｔ５において、タイミング生成回路２０は、制御信号ＳＨＳ２によって、列出力保持部７１－２に光信号保持動作（ＳＩＧＮＡＬ（６））を行わせ、水平信号線６０－２を介して列回路５０－６から伝送されてきたノイズ除去光信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　続いて、時刻ｔ６において、タイミング生成回路２０は、制御信号ＣＢ３による列出力保持部７１－３の選択と、制御信号Φ２による差動増幅回路７３への列出力保持部７１－１内のそれぞれのサンプリング容量と、帰還回路７２－１との接続を解除する。
　そして、時刻ｔ６において、タイミング生成回路２０は、制御信号ＣＢ４によって列出力保持部７１－４を選択し、制御信号Φ１によって、差動増幅回路７３に、列出力保持部７１－４に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－２とを接続して信号出力動作（ＡＭＰ（４））を行わせる。これにより、差動増幅回路７３は、４列目の列回路５０－４が水平信号線６０－４を介して伝送した列画素信号に基づいて相関二重サンプリング処理を行った、４列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（４））を出力する。なお、このとき、帰還回路７２－１内の帰還容量ＣＲ１および帰還容量ＣＳ１は、制御信号Φ１によってリセットされる。また、時刻ｔ６において、タイミング生成回路２０は、制御信号ＣＢ３による列出力保持部７１－３の選択を行わず、列出力保持部７１－３を、サンプリング容量Ｃ７１Ｓに差動正信号を保持し、サンプリング容量Ｃ７１Ｒに差動負信号を保持する状態保持動作（ＨＯＬＤ）を行っている状態にする。
　さらに、時刻ｔ６において、水平走査回路４０は、５列目のクランプパルスＣＬ（５）と６列目のクランプパルスＣＬ（６）とによって、５列目の列回路５０－５に備えたサンプリング容量５１４と、６列目の列回路５０－６に備えたサンプリング容量５１４とをそれぞれクランプレベルＶＣＯＭにクランプさせる。これにより、５列目の列回路５０－５からの列リセット信号が水平信号線６０－１に出力され、６列目の列回路５０－６からの列リセット信号が水平信号線６０－２に同時に出力される。また、時刻ｔ６において、タイミング生成回路２０は、制御信号ＳＨＲ１によって、列出力保持部７１－１にリセット信号保持動作（ＲＥＳＥＴ（５））を行わせ、水平信号線６０－１を介して列回路５０－５から伝送されてきた列リセット信号を、列出力保持部７１－１内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。また、時刻ｔ６において、タイミング生成回路２０は、制御信号ＳＨＲ２によって、列出力保持部７１－２にリセット信号保持動作（ＲＥＳＥＴ（６））を行わせ、水平信号線６０－２を介して列回路５０－６から伝送されてきた列リセット信号を、列出力保持部７１－２内のサンプリング容量Ｃ７１Ｒに保持（サンプリング）させる。
　続いて、時刻ｔ７において、水平走査回路４０は、１列目の列選択信号ＣＳＥＬ（５）による５列目の列回路５０－５の選択と、５列目のクランプパルスＣＬ（５）による５列目の列回路５０－５に備えたサンプリング容量５１４のクランプとを解除する。また、時刻ｔ７において、水平走査回路４０は、６列目の列選択信号ＣＳＥＬ（６）による６列目の列回路５０－６の選択と、６列目のクランプパルスＣＬ（６）による６列目の列回路５０－６に備えたサンプリング容量５１４のクランプとを解除する。
　そして、時刻ｔ７において、タイミング生成回路２０は、制御信号ＣＢ１によって列出力保持部７１－１を選択し、制御信号Φ２によって、差動増幅回路７３に、列出力保持部７１－１に備えたサンプリング容量Ｃ７１Ｒおよびサンプリング容量Ｃ７１Ｓと、帰還回路７２－１とを接続して信号出力動作（ＡＭＰ（５））を行わせる。これにより、差動増幅回路７３は、５列目の列回路５０－５が水平信号線６０－１を介して伝送した列画素信号に基づいて相関二重サンプリング処理を行った、５列目の画素１１が出力した画素信号に応じた出力信号ＶＯＵＴ（ＣＯＬＵＭＮ（５））を出力する。なお、このとき、帰還回路７２－２内の帰還容量ＣＲ２および帰還容量ＣＳ２は、制御信号Φ２によってリセットされる。また、時刻ｔ７において、タイミング生成回路２０は、制御信号ＣＢ２による列出力保持部７１－２の選択を行わず、列出力保持部７１－２を、サンプリング容量Ｃ７１Ｓにノイズ除去光信号を保持し、サンプリング容量Ｃ７１Ｒに列リセット信号を保持する状態保持動作（ＨＯＬＤ）を行っている状態にする。
　さらに、時刻ｔ７において、水平走査回路４０は、７列目の列選択信号ＣＳＥＬ（７）と、８列目の列選択信号ＣＳＥＬ（８）とによって、７列目の列回路５０－７と８列目の列回路５０－８とを同時に選択する。これにより、７列目の列回路５０－７に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－３に出力され、８列目の列回路５０－４に備えたサンプリング容量５１４に保持されたノイズ除去光信号が水平信号線６０－４に同時に出力される。また、時刻ｔ７において、タイミング生成回路２０は、制御信号ＳＨＳ３によって、列出力保持部７１－３に光信号保持動作（ＳＩＧＮＡＬ（７））を行わせ、水平信号線６０－３を介して列回路５０－７から伝送されてきたノイズ除去光信号を、列出力保持部７１－３内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。また、時刻ｔ７において、タイミング生成回路２０は、制御信号ＳＨＳ４によって、列出力保持部７１－４に光信号保持動作（ＳＩＧＮＡＬ（８））を行わせ、水平信号線６０－４を介して列回路５０－８から伝送されてきたノイズ除去光信号を、列出力保持部７１－４内のサンプリング容量Ｃ７１Ｓに保持（サンプリング）させる。
　時刻ｔ８以降、同様に、水平走査回路４０は、列回路５０を２個ずつ同時に順次選択して、対応するそれぞれの水平信号線６０に列画素信号を同時に出力させる。また、タイミング生成回路２０は、それぞれの水平信号線６０によって同時に伝送されてくる列画素信号に対応する２個の列出力保持部７１における光信号保持動作およびリセット信号保持動作を同時に行うように制御する。そして、タイミング生成回路２０は、それぞれの列出力保持部７１における信号出力動作と状態保持動作とを排他的に制御して、差動増幅回路７３からそれぞれの列画素信号に対応する出力信号ＶＯＵＴを出力させる。つまり、タイミング生成回路２０は、差動増幅回路７３に差分信号を増幅させる差動正信号と差動負信号と出力する列出力保持部７１の選択を、異なる列出力保持部７１同士で重複しないように制御する。
　このように、固体撮像装置２では、４つの水平信号線６０（水平信号線６０－１～水平信号線６０－４）を備え、隣接する列回路５０同士を異なる水平信号線６０に周期的に接続する。そして、固体撮像装置２では、列回路５０からの列画素信号の水平信号線６０への読み出しと、隣接する列回路５０からの列画素信号の異なる水平信号線６０への読み出しとを同時に並列して行う。
　また、固体撮像装置２では、増幅兼選択回路７０内に、それぞれの水平信号線６０に対応した４個の列出力保持部７１（列出力保持部７１－１～列出力保持部７１－４）を備え、対応する水平信号線６０を介して伝送された列画素信号を２個の列出力保持部７１に同時に保持する。そして、固体撮像装置２では、増幅兼選択回路７０内の帰還部７２内に、ノイズ除去光信号と列リセット信号とのそれぞれに対応した帰還容量を含んで構成される２組の帰還回路（帰還回路７２－１および帰還回路７２－２）を備え、ノイズ除去光信号と列リセット信号との両方の信号の保持を終了した２個の列出力保持部７１を排他的に選択する。このとき、固体撮像装置２では、選択されていない列出力保持部７１に保持したノイズ除去光信号と列リセット信号との保持状態を維持させる。そして、固体撮像装置２では、選択した列出力保持部７１が保持したノイズ除去光信号と列リセット信号との差分信号（相関二重サンプリング処理）を増幅する差動増幅回路７３に接続する帰還容量として、２組の帰還回路を交互に切り替える。
　これにより、固体撮像装置２では、増幅兼選択回路７０に備えた４個の列出力保持部７１の内、２個の列出力保持部７１における光信号保持動作およびリセット信号保持動作を同時に行い、その後、２個の列出力保持部７１における信号出力動作を重複させることなく、それぞれの列回路５０が出力した列画素信号、つまり、それぞれの列に配置された画素１１に対応する出力信号ＶＯＵＴを連続して、順次出力させることができる。このため、固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、いずれかの列出力保持部７１の信号出力動作によって、出力信号ＶＯＵＴを出力させることができる。従って、固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、増幅兼選択回路７０によって列回路５０に起因する画質の悪化を抑制すると共に、消費電力が増大することなく、出力信号ＶＯＵＴを出力する速度を向上させることができる。
　また、固体撮像装置２では、隣接する２個の列回路５０からの列画素信号の対応する水平信号線６０への読み出しを同時に並列して行う。このため、固体撮像装置２では、列回路５０に対する列画素信号の読み出しを制御するタイミングの周期を、第１の実施形態の固体撮像装置１よりも長くすることができる。このため、固体撮像装置２では、列回路５０の制御を行う構成要素の動作速度（例えば、クロック信号の周波数）を低くすることができる。このことにより、固体撮像装置２では、第１の実施形態の固体撮像装置１よりも消費電力を低減することができる。
　なお、図１０に示した駆動タイミングの一例では、異なるグループに属する列回路５０からのノイズ除去光信号と列リセット信号との出力が同時期に行われない（重複しない）ように制御した一例を示した。しかし、例えば、第１の実施形態の固体撮像装置１において説明した図７と同様に考えて、異なるグループに属する列回路５０におけるノイズ除去光信号と列リセット信号との出力を同時期に行うように制御してもよい。
　なお、固体撮像装置２に備えたそれぞれの構成要素の配置は、第１の実施形態の固体撮像装置１に備えたそれぞれの構成要素の配置と同様に考えることができるため、詳細な説明は省略する。
　第２の実施形態によれば、増幅兼選択回路（増幅兼選択回路７０）は、複数の水平信号線（水平信号線６０）のそれぞれに対応し、第１の動作（光信号保持動作）において、対応する水平信号線６０によって伝送された列画素信号（ノイズ除去光信号）を保持し、第２の動作（リセット信号保持動作）において、対応する水平信号線６０によって伝送された列リセット信号を保持するサンプリング容量（サンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒ）を具備し、第３の動作（信号出力動作）において、サンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒに保持した列画素信号と列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部（列出力保持部７１）と、複数の列出力保持部７１の全てに対応し、信号を増幅するための第１の帰還容量（帰還容量ＣＳ１および帰還容量ＣＲ１）および第２の帰還容量（帰還容量ＣＳ２および帰還容量ＣＲ２）を具備し、信号出力動作ごとに、列出力保持部７１から出力された差動信号を増幅するための帰還容量を、帰還容量ＣＳ１および帰還容量ＣＲ１、または帰還容量ＣＳ２および帰還容量ＣＲ２のいずれか一方に交互に切り替える帰還部（帰還部７２）と、信号出力動作において、差動信号を出力する列出力保持部７１に具備したサンプリング容量Ｃ７１Ｓおよびサンプリング容量Ｃ７１Ｒと、切り替えられた帰還容量ＣＳ１および帰還容量ＣＲ１、または帰還容量ＣＳ２および帰還容量ＣＲ２との比率に応じて、出力された差動信号を増幅して差分信号として出力する差動増幅回路（差動増幅回路７３）と、を備え、予め定めた数の異なる水平信号線６０ごとにグループを設定し、同じグループに属する水平信号線６０に接続された異なる列回路（列回路５０）から同時に、接続されたそれぞれの水平信号線６０にノイズ除去光信号と列リセット信号とを順次出力させ、ノイズ除去光信号が伝送される水平信号線６０に対応した光信号保持動作を行うそれぞれの列出力保持部７１に、伝送されたそれぞれのノイズ除去光信号を同時に保持させ、列リセット信号が伝送される水平信号線６０に対応したリセット信号保持動作を行うそれぞれの列出力保持部７１に、伝送されたそれぞれの列リセット信号を同時に保持させ、信号出力動作において差動信号を出力するそれぞれの列出力保持部７１に、差動信号を排他的に出力させ、差動信号を出力していない列出力保持部７１に、ノイズ除去光信号と列リセット信号との保持状態、または差動信号の保持状態を維持させ、光信号保持動作と、リセット信号保持動作と、信号出力動作とが切り替わる間の期間に、差動増幅回路７３を初期化させる、固体撮像装置（固体撮像装置２）の駆動方法が構成される。
　上記に述べたように、第２の実施形態の固体撮像装置２では、固体撮像装置２に備えた列回路５０を４つの水平信号線６０（水平信号線６０－１～水平信号線６０－４）に分けて接続し、隣接する２個の列回路５０のそれぞれから異なる水平信号線６０への列画素信号の出力（読み出し）を同時に並列して行うように制御する。また、第２の実施形態の固体撮像装置２では、それぞれの水平信号線６０に対応する列出力保持部７１における光信号保持動作およびリセット信号保持動作を同時に行い、その後、それぞれの列出力保持部７１における信号出力動作を排他的に行って、異なる列出力保持部７１同士で信号出力動作が重複しないように制御する。そして、いずれかの列出力保持部７１が信号出力動作をする際に、ノイズ除去光信号と列リセット信号とのそれぞれに対応した２組の帰還回路を交互に切り替えて、ノイズ除去光信号と列リセット信号との差分信号を増幅する。これにより、第２の実施形態の固体撮像装置２でも、第１の実施形態の固体撮像装置１と同様に、それぞれの列に配置された画素１１に対応する出力信号ＶＯＵＴを出力する速度を向上させることができる。
　なお、第１の実施形態の固体撮像装置１および第２の実施形態の固体撮像装置２に備えた列回路５０は、図２に示したように、同じ垂直信号線１２に接続された１個の画素１１が出力した画素信号に基づいた相関二重サンプリング処理によってノイズ除去光信号を保持する構成の一例を示した。しかし、固体撮像装置２に備える列回路５０の構成は、第１の実施形態および第２の実施形態で示した構成に限定されるものではなく、さらに多くの画素１１が出力した画素信号に基づいたノイズ除去光信号を保持する構成であってもよい。
（第３の実施形態）
　次に、本発明の第３の実施形態について説明する。本発明の第３の実施形態における固体撮像装置（以下、「固体撮像装置３」という）は、第１の実施形態の固体撮像装置１および第２の実施形態の固体撮像装置２において備えていた列回路５０の構成が異なった構成である。このため、固体撮像装置３の構造や、固体撮像装置３に備えた列回路以外のそれぞれの構成要素の構成および動作は、第１の実施形態の固体撮像装置１および第２の実施形態の固体撮像装置２と同様である。従って、固体撮像装置３の構造や、固体撮像装置３に備えた列回路以外のそれぞれの構成要素の構成および動作に関する詳細な説明は省略する。
　図１１は、本発明の第３の実施形態における固体撮像装置３に備えた列回路の構成の一例を示した回路図である。図１１には、同じ垂直信号線１２に接続された２個の画素１１と、これらの画素１１に対応する１個の列回路５５との構成の一例を示している。なお、図１１に示した列回路５５にも、第１の実施形態の固体撮像装置１および第２の実施形態の固体撮像装置２に備えた列回路５０内の回路要素と同様の回路要素を含んでいる。従って、以下の説明においては、列回路５５の回路要素において、図２に示した列回路５０の回路要素と同様の回路要素には同一の符号を付与して、それぞれの回路要素に関する詳細な説明は省略する。
　列回路５５は、画素出力保持部５６と、列出力アンプ５２と、列選択スイッチ５３とを備えている。列回路５５は、列回路５０に備えた画素出力保持部５１に代わって、画素出力保持部５６を備えた構成である。画素出力保持部５６の入力端子は、列回路５５の入力端子であり、垂直信号線１２に接続されている。画素出力保持部５６の出力端子は、列回路５０と同様に、列出力アンプ５２の入力端子に接続されている。そして、列回路５０と同様に、列出力アンプ５２の出力端子は、列選択スイッチ５３の第１の端子に接続され、列選択スイッチ５３の第２の端子は、列回路５５の出力端子である。
　画素出力保持部５６は、列回路５０に備えた画素出力保持部５１と同様に、画素１１から出力され、垂直信号線１２を介して伝送された画素信号に対応したノイズ除去光信号を生成して保持する。画素出力保持部５６は、同じ垂直信号線１２に接続された２個の画素１１、つまり、異なる行の画素１１に対応したノイズ除去光信号のそれぞれを生成して保持する。画素出力保持部５６は、選択された画素１１に対応するノイズ除去光信号を、ノイズ除去光信号を列出力アンプ５２に出力する。
　画素出力保持部５６は、クランプ容量５６２と、第１のサンプリングスイッチ５６１－１と、第１のクランプスイッチ５６３－１と、第１のサンプリング容量５６４－１と、第１のサンプリング容量選択スイッチ５６５－１と、第２のサンプリングスイッチ５６１－２と、第２のクランプスイッチ５６３－２と、第２のサンプリング容量５６４－２と、第２のサンプリング容量選択スイッチ５６５－２とを備えている。
　クランプ容量５６２の第１の電極は、画素出力保持部５６の入力端子、つまり、列回路５５の入力端子であり、垂直信号線１２に接続されている。クランプ容量５６２の第２の電極は、第１のサンプリングスイッチ５６１－１と第２のサンプリングスイッチ５６１－２のそれぞれの第１の端子に接続されている。第１のサンプリングスイッチ５６１－１の第２の端子は、第１のクランプスイッチ５６３－１の第１の端子と、第１のサンプリング容量５６４－１の第１の電極と、第１のサンプリング容量選択スイッチ５６５－１の第１の端子とのそれぞれに接続されている。第２のサンプリングスイッチ５６１－２の第２の端子は、第２のクランプスイッチ５６３－２の第１の端子と、第２のサンプリング容量５６４－２の第１の電極と、第２のサンプリング容量選択スイッチ５６５－２の第１の端子とのそれぞれに接続されている。第１のサンプリング容量選択スイッチ５６５－１の第２の端子は、第２のサンプリング容量選択スイッチ５６５－２の第２の端子に接続され、画素出力保持部５６の出力端子となっている。第１のクランプスイッチ５６３－１の第２の端子は、基準電圧ＶＣＯＭに接続されている。第１のサンプリング容量５６４－１の第２の電極は、接地されている。第２のクランプスイッチ５６３－２の第２の端子は、基準電圧ＶＣＯＭに接続されている。第２のサンプリング容量５６４－２の第２の電極は、接地されている。
　クランプ容量５６２は、列回路５０内の画素出力保持部５１に備えたクランプ容量５１２と同様に、入力された画素信号の信号レベル（電位）に相当する電荷を保持（蓄積）する容量である。クランプ容量５１２は、第１の電極に印加された電位と、第２の電極に印加された電位との電位差に応じた電荷を蓄積する。画素出力保持部５６では、クランプ容量５６２の第１の電極に、垂直信号線１２を介して画素１１から伝送された画素信号の信号レベル（電位）が直接印加される。
　第１のサンプリングスイッチ５６１－１は、列回路５０内の画素出力保持部５１に備えたサンプリングスイッチ５１１と同様に、タイミング生成回路２０から出力されたサンプリングパルスＳＨ１に応じて、クランプ容量５６２に保持した画素信号の信号レベル（電位）に相当する電荷を、第１のサンプリング容量５６４－１に伝送するスイッチである。第１のサンプリングスイッチ５６１－１は、サンプリングパルスＳＨ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、クランプ容量５６２に保持した画素信号の信号レベル（電位）に相当する電荷を、第１のサンプリング容量５６４－１に伝送する。これにより画素信号の信号レベル（電位）が第１のサンプリング容量５６４－１の第１の電極に印加される。
　第１のクランプスイッチ５６３－１は、列回路５０内の画素出力保持部５１に備えたクランプスイッチ５１３と同様に、水平走査回路４０から出力されたクランプパルスＣＬ１に応じて、第１のサンプリング容量５６４－１を基準電圧ＶＣＯＭの電位（クランプレベルＶＣＯＭ）にクランプさせるためのスイッチである。第１のクランプスイッチ５６３－１は、クランプパルスＣＬ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、第１のサンプリング容量５６４－１の第１の電極を、クランプレベルＶＣＯＭにクランプさせる。これにより、第１のサンプリング容量５６４－１は、クランプされていないときに第１の電極に画素信号が入力されると、入力された画素信号の信号レベル（電位）とクランプレベルＶＣＯＭとの電位差に応じた電荷を蓄積する。
　第１のサンプリング容量５６４－１は、列回路５０内の画素出力保持部５１に備えたサンプリング容量５１４と同様に、画素信号の信号レベル（電位）に相当する電荷を保持（蓄積）する容量である。第１のサンプリング容量５６４－１が蓄積した電荷に応じた電位が、画素出力保持部５６が保持し、列出力アンプ５２に出力するいずれかの画素１１に対応したノイズ除去光信号の信号レベル（電位）である。
　第１のサンプリング容量選択スイッチ５６５－１は、タイミング生成回路２０から出力されたサンプリングパルスＳＨ２に応じて、第１のサンプリング容量５６４－１が蓄積したノイズ除去光信号の信号レベル（電位）の画素出力保持部５６の外部への出力を選択するためのスイッチである。第１のサンプリング容量選択スイッチ５６５－１は、サンプリングパルスＳＨ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、第１のサンプリング容量５６４－１が蓄積したノイズ除去光信号の信号レベル（電位）を画素出力保持部５６の外部、つまり、列出力アンプ５２に出力する。
　第２のサンプリングスイッチ５６１－２は、列回路５０内の画素出力保持部５１に備えたサンプリングスイッチ５１１と同様に、タイミング生成回路２０から出力されたサンプリングパルスＳＨ２に応じて、クランプ容量５６２に保持した画素信号の信号レベル（電位）に相当する電荷を、第２のサンプリング容量５６４－２に伝送するスイッチである。第２のサンプリングスイッチ５６１－２は、サンプリングパルスＳＨ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、クランプ容量５６２に保持した画素信号の信号レベル（電位）に相当する電荷を、第２のサンプリング容量５６４－２に伝送する。これにより画素信号の信号レベル（電位）が第２のサンプリング容量５６４－２の第１の電極に印加される。
　第２のクランプスイッチ５６３－２は、列回路５０内の画素出力保持部５１に備えたクランプスイッチ５１３と同様に、水平走査回路４０から出力されたクランプパルスＣＬ２に応じて、第２のサンプリング容量５６４－２をクランプレベルＶＣＯＭにクランプさせるためのスイッチである。第２のクランプスイッチ５６３－２は、クランプパルスＣＬ２によって閉状態に制御されると、第１の端子と第２の端子とを接続し、第２のサンプリング容量５６４－２の第１の電極を、クランプレベルＶＣＯＭにクランプさせる。これにより、第２のサンプリング容量５６４－２は、クランプされていないときに第１の電極に画素信号が入力されると、入力された画素信号の信号レベル（電位）とクランプレベルＶＣＯＭとの電位差に応じた電荷を蓄積する。
　第２のサンプリング容量５６４－２は、列回路５０内の画素出力保持部５１に備えたサンプリング容量５１４と同様に、画素信号の信号レベル（電位）に相当する電荷を保持（蓄積）する容量である。第２のサンプリング容量５６４－２が蓄積した電荷に応じた電位が、画素出力保持部５６が保持し、列出力アンプ５２に出力する、第１のサンプリング容量５６４－１が対応する画素１１と異なるいずれかの画素１１に対応したノイズ除去光信号の信号レベル（電位）である。
　第２のサンプリング容量選択スイッチ５６５－２は、タイミング生成回路２０から出力されたサンプリングパルスＳＨ１に応じて、第２のサンプリング容量５６４－２が蓄積したノイズ除去光信号の信号レベル（電位）の画素出力保持部５６の外部への出力を選択するためのスイッチである。第２のサンプリング容量選択スイッチ５６５－２は、サンプリングパルスＳＨ１によって閉状態に制御されると、第１の端子と第２の端子とを接続し、第２のサンプリング容量５６４－２が蓄積したノイズ除去光信号の信号レベル（電位）を画素出力保持部５６の外部（列出力アンプ５２）に出力する。
　このような構成によって、列回路５５では、対応する列において異なる行の２個の画素１１に対応するそれぞれのノイズ除去光信号を生成し、タイミング生成回路２０から出力されたサンプリングパルスＳＨ１およびサンプリングパルスＳＨ１に応じて、対応する第１のサンプリング容量５６４－１または第２のサンプリング容量５６４－２に保持する。そして、列回路５５では、水平走査回路４０から出力された列選択信号ＣＳＥＬに応じて水平信号線６０に出力する。このとき、列回路５５は、サンプリングパルスＳＨ１およびサンプリングパルスＳＨ１によって選択されたノイズ除去光信号を、水平信号線６０に出力する。列回路５５では、画素１１が出力する画素信号に基づいた相関二重サンプリング処理を行って第１のサンプリング容量５６４－１または第２のサンプリング容量５６４－２のいずれか一方にノイズ除去光信号を保持するのと同時期に、第２のサンプリング容量５６４－２または第１のサンプリング容量５６４－１のいずれか他方から、すでに保持しているノイズ除去光信号を出力することができる。
　なお、図１１には、対応する列において異なる２行分の画素１１に対応する構成の列回路５５を示したが、異なる行の画素１１に対応する列回路の構成は、図１１に示した構成に限定されるものではなく、されに多くの行に配置された画素１１に対応する構成であってもよい。
　次に、第３の実施形態の固体撮像装置３に備えた列回路５５との駆動タイミングについて説明する。図１２は、本発明の第３の実施形態の固体撮像装置３に備えた画素１１および列回路５５の駆動タイミングの一例を示したタイミングチャートである。図１２には、画素アレイ部１０において異なる２列に配置された画素１１のそれぞれから出力される画素信号を相関二重サンプリング処理したノイズ除去光信号を保持する動作と、すでに保持しているノイズ除去光信号を水平信号線６０に出力する動作とを同時期に行う場合の駆動タイミングの一例を示している。なお、図１２に示した駆動タイミングの一例は、固体撮像装置３における露光が終了し、すでに第２のサンプリング容量５６４－２にノイズ除去光信号が保持されている状態となっている後の駆動タイミングである。
　以下の説明においては、垂直走査回路３０が、それぞれの制御信号を“Ｈｉｇｈ”レベルにすることによって、それぞれの画素１１に備えたそれぞれのトランジスタがオン状態になるものとして説明する。また、以下の説明においては、タイミング生成回路２０および水平走査回路４０が、それぞれの制御信号を“Ｈｉｇｈ”レベルにすることによって、対応するスイッチが閉状態になるものとして説明する。なお、それぞれの画素１１における動作は、第１の実施形態の固体撮像装置１において説明した図３と同様であるため、それぞれの画素１１の動作を簡略化して説明する。
　時刻ｔ１において、垂直走査回路３０は、同じ行（例えば、ｎ行目）の選択パルスＳＥＬ（ｎ）を“Ｈｉｇｈ”レベルにして、ｎ行目のそれぞれの画素１１を垂直信号線１２に接続させる。また、同時に、垂直走査回路３０は、同じｎ行目のリセットパルスＲＳＴ（ｎ）を“Ｈｉｇｈ”レベルにして、それぞれの列のｎ行目の画素１１のリセット信号を垂直信号線１２に出力させる。これにより、それぞれの列に対応する列回路５５内の画素出力保持部５６に備えたクランプ容量５６２の第１の電極に、垂直信号線１２を介してｎ行目の画素１１から伝送されたリセット信号の信号レベル（電位）が印加され、クランプ容量５６２に、印加されたリセット信号の信号レベル（電位）に相当する電荷が蓄積される。
　また、時刻ｔ１において、タイミング生成回路２０は、サンプリングパルスＳＨ１を“Ｈｉｇｈ”レベルにして、それぞれの列に対応する列回路５５内の画素出力保持部５６に備えた第１のサンプリングスイッチ５６１－１を閉状態にする。これにより、クランプ容量５６２に保持したリセット信号の信号レベル（電位）が第１のサンプリングスイッチ５６１－１を介して伝送され、それぞれの列に対応する列回路５５内の画素出力保持部５６に備えた第１のサンプリング容量５６４－１の第１の電極に印加される。また、同時に、水平走査回路４０が、それぞれの列（例えば、ｉ列、およびｉ＋１列）に対応するクランプパルスＣＬ１（ｉ）およびクランプパルスＣＬ１（ｉ＋１）を“Ｈｉｇｈ”レベルにして、それぞれの列に対応する列回路５５内の画素出力保持部５６に備えた第１のクランプスイッチ５６３－１を閉状態にする。これにより、それぞれの第１のサンプリング容量５６４－１の第１の電極がクランプレベルＶＣＯＭにクランプされる、つまり、第１のサンプリング容量５６４－１の第１の電極に基準電圧ＶＣＯＭの電位が印加される。これにより、第１のサンプリング容量５６４－１は、リセット信号の電位と、クランプレベルＶＣＯＭとの電位差に応じた電荷を蓄積する。
　また、時刻ｔ１において、水平走査回路４０は、ｉ列目の列選択信号ＣＳＥＬ（ｉ）を“Ｈｉｇｈ”レベルにして、ｉ列目の列回路５５に備えた列選択スイッチ５３を閉状態にする。このとき、サンプリングパルスＳＨ１は“Ｈｉｇｈ”レベルであるため、それぞれの列に対応する列回路５５内の画素出力保持部５６に備えた第２のサンプリング容量選択スイッチ５６５－２は閉状態である。これにより、ｉ列目の列回路５５内の画素出力保持部５６に備えた第２のサンプリング容量５６４－２に蓄積されている電荷に応じた信号レベル（電位）のノイズ除去光信号（ｎ－１行目の画素１１に対応したノイズ除去光信号）が、第２のサンプリング容量選択スイッチ５６５－２、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力される。
　続いて、時刻ｔ２において、水平走査回路４０は、ｉ列目のクランプパルスＣＬ２（ｉ）を“Ｈｉｇｈ”レベルにして、ｉ列目の列回路５５に備えた第２のクランプスイッチ５６３－２を閉状態にする。これにより、それぞれの第２のサンプリング容量５６４－２の第１の電極がクランプレベルＶＣＯＭにクランプされ、クランプレベルＶＣＯＭの列リセット信号が、第２のサンプリング容量選択スイッチ５６５－２、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力される。ここで列回路５５が時刻ｔ１で水平信号線６０に出力したｎ－１行目の画素１１に対応したノイズ除去光信号と、時刻ｔ２で水平信号線６０に出力した列リセット信号とは、増幅兼選択回路７０において、相関二重サンプリング処理に用いられる。
　続いて、時刻ｔ３において、水平走査回路４０は、ｉ列目の列選択信号ＣＳＥＬ（ｉ）とクランプパルスＣＬ２（ｉ）とを“Ｌｏｗ”レベルにして、ｉ列目の列回路５５が出力する列画素信号の水平信号線６０への出力（読み出し）を終了する。そして、水平信号線６０は、時刻ｔ１における制御と同様に、ｉ＋１列目の列選択信号ＣＳＥＬ（ｉ＋１）を“Ｈｉｇｈ”レベルにして、ｉ＋１列目の列回路５５に備えた列選択スイッチ５３を閉状態にし、ｉ＋１列目の列回路５５内の第２のサンプリング容量５６４－２に蓄積されている電荷に応じた信号レベル（電位）のノイズ除去光信号を、第２のサンプリング容量選択スイッチ５６５－２、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力させる。
　続いて、時刻ｔ４において、水平走査回路４０は、時刻ｔ２における制御と同様に、ｉ＋１列目のクランプパルスＣＬ２（ｉ＋１）を“Ｈｉｇｈ”レベルにして、ｉ＋１列目の列回路５５内の第２のクランプスイッチ５６３－２を閉状態にし、ｉ＋１列目の列回路５５の列リセット信号を、第２のサンプリング容量選択スイッチ５６５－２、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力させる。
　続いて、時刻ｔ５において、水平走査回路４０は、ｉ＋１列目の列選択信号ＣＳＥＬ（ｉ＋１）とクランプパルスＣＬ２（ｉ＋１）とを“Ｌｏｗ”レベルにして、ｉ＋１列目の列回路５５が出力する列画素信号の水平信号線６０への出力（読み出し）を終了する。
　その後、垂直走査回路３０は、ｎ行目のリセットパルスＲＳＴ（ｎ）を“Ｌｏｗ”レベルにして、それぞれの列のｎ行目の画素１１のリセット信号の垂直信号線１２への出力を停止する。また、水平走査回路４０は、それぞれの列に対応するクランプパルスＣＬ１（ｉ）およびクランプパルスＣＬ１（ｉ＋１）を“Ｌｏｗ”レベルにしてそれぞれの第１のクランプスイッチ５６３－１を開状態にし、それぞれの第１のサンプリング容量５６４－１のクランプを解除する。
　続いて、時刻ｔ６において、垂直走査回路３０は、同じｎ行目の転送パルスＴＸ（ｎ）を“Ｈｉｇｈ”レベルにして、それぞれの列のｎ行目の画素１１の光信号を垂直信号線１２に出力させる。これにより、それぞれの列に対応する列回路５５内のクランプ容量５６２の第１の電極に、垂直信号線１２を介してｎ行目の画素１１から伝送された光信号の信号レベル（電位）が印加され、クランプ容量５６２に、印加された光信号の信号レベル（電位）に相当する電荷が蓄積される。
　また、時刻ｔ６では、サンプリングパルスＳＨ１が“Ｈｉｇｈ”レベルであるため、それぞれの列回路５５内の第１のサンプリングスイッチ５６１－１は閉状態である。このため、クランプ容量５６２に保持した光信号の信号レベル（電位）が第１のサンプリングスイッチ５６１－１を介して伝送され、第１のサンプリング容量５６４－１の第１の電極に印加される。これにより、第１のサンプリング容量５６４－１は、光信号の電位と、蓄積していた電位（つまり、ｎ行目の画素１１のリセット信号とクランプレベルＶＣＯＭとの電位差の電位）との電位差に応じた電荷を蓄積する。ここで第１のサンプリング容量５６４－１に蓄積した電荷に応じた電位が、ノイズ除去光信号の信号レベル（電位）、つまり、相関二重サンプリング処理によって光信号に含まれるリセット信号の成分をノイズ成分として除去したｎ行目の画素１１に対応したノイズ除去光信号である。
　その後、垂直走査回路３０は、ｎ行目の転送パルスＴＸ（ｎ）を“Ｌｏｗ”レベルにして、それぞれの列のｎ行目の画素１１の光信号の垂直信号線１２への出力を停止する。また、タイミング生成回路２０は、サンプリングパルスＳＨ１を“Ｌｏｗ”レベルにしてそれぞれの列回路５５内の第１のサンプリングスイッチ５６１－１を開状態にし、クランプ容量５６２に保持した光信号の信号レベル（電位）の第１のサンプリング容量５６４－１への伝送を終了する。つまり、タイミング生成回路２０は、それぞれの列回路５５が対応するｎ行目の画素１１が出力した画素信号のサンプリングを終了する。
　続いて、時刻ｔ７において、垂直走査回路３０は、ｎ行目の選択パルスＳＥＬ（ｎ）を“Ｌｏｗ”レベルにして、ｎ行目のそれぞれの画素１１の垂直信号線１２との接続を切断する。
　また、時刻ｔ７において、垂直走査回路３０は、時刻ｔ１における制御と同様に、ｎ＋１行目の選択パルスＳＥＬ（ｎ＋１）を“Ｈｉｇｈ”レベルにして、ｎ＋１行目のそれぞれの画素１１を垂直信号線１２に接続させる。また、同時に、垂直走査回路３０は、同じｎ＋１行目のリセットパルスＲＳＴ（ｎ＋１）を“Ｈｉｇｈ”レベルにして、それぞれの列の画素１１のリセット信号を垂直信号線１２に出力させる。これにより、それぞれの列に対応する列回路５５内のクランプ容量５６２の第１の電極に、垂直信号線１２を介してｎ＋１行目の画素１１から伝送されたリセット信号の信号レベル（電位）が印加され、クランプ容量５６２に、印加されたリセット信号の信号レベル（電位）に相当する電荷が蓄積される。
　また、時刻ｔ７において、タイミング生成回路２０は、サンプリングパルスＳＨ２を“Ｈｉｇｈ”レベルにして、それぞれの列に対応する列回路５５内の画素出力保持部５６に備えた第２のサンプリングスイッチ５６１－２を閉状態にする。これにより、クランプ容量５６２に保持したリセット信号の信号レベル（電位）が第２のサンプリングスイッチ５６１－２を介して伝送され、それぞれの列に対応する列回路５５内の第２のサンプリング容量５６４－２の第１の電極に印加される。また、同時に、水平走査回路４０が、ｉ列およびｉ＋１列に対応するクランプパルスＣＬ２（ｉ）およびクランプパルスＣＬ２（ｉ＋１）を“Ｈｉｇｈ”レベルにして、それぞれの列に対応する列回路５５内の第２のクランプスイッチ５６３－２を閉状態にする。これにより、それぞれの第２のサンプリング容量５６４－２の第１の電極がクランプレベルＶＣＯＭにクランプされる。これにより、第２のサンプリング容量５６４－２は、リセット信号の電位と、クランプレベルＶＣＯＭとの電位差に応じた電荷を蓄積する。
　また、時刻ｔ７において、水平走査回路４０は、時刻ｔ１における制御と同様に、ｉ列目の列選択信号ＣＳＥＬ（ｉ）を“Ｈｉｇｈ”レベルにして、ｉ列目の列回路５５に備えた列選択スイッチ５３を閉状態にする。このとき、サンプリングパルスＳＨ２は“Ｈｉｇｈ”レベルであるため、それぞれの列に対応する列回路５５内の画素出力保持部５６に備えた第１のサンプリング容量選択スイッチ５６５－１は閉状態である。これにより、ｉ列目の列回路５５内の第１のサンプリング容量５６４－１に蓄積されている電荷に応じた信号レベル（電位）のノイズ除去光信号（ｎ行目の画素１１に対応したノイズ除去光信号）が、第１のサンプリング容量選択スイッチ５６５－１、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力される。
　続いて、時刻ｔ８において、水平走査回路４０は、時刻ｔ２における制御と同様に、ｉ列目のクランプパルスＣＬ１（ｉ）を“Ｈｉｇｈ”レベルにして、ｉ列目の列回路５５に備えた第１のクランプスイッチ５６３－１を閉状態にする。これにより、それぞれの第１のサンプリング容量５６４－１の第１の電極がクランプされ、クランプレベルＶＣＯＭの列リセット信号が、第１のサンプリング容量選択スイッチ５６５－１、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力される。ここで列回路５５が時刻ｔ７で水平信号線６０に出力したｎ行目の画素１１に対応したノイズ除去光信号と、時刻ｔ８で水平信号線６０に出力した列リセット信号とは、増幅兼選択回路７０において、相関二重サンプリング処理に用いられる。
　続いて、時刻ｔ９において、水平走査回路４０は、ｉ列目の列選択信号ＣＳＥＬ（ｉ）とクランプパルスＣＬ１（ｉ）とを“Ｌｏｗ”レベルにして、ｉ列目の列回路５５が出力する列画素信号の水平信号線６０への出力（読み出し）を終了する。そして、水平信号線６０は、時刻ｔ７における制御と同様に、ｉ＋１列目の列選択信号ＣＳＥＬ（ｉ＋１）を“Ｈｉｇｈ”レベルにして、ｉ＋１列目の列回路５５に備えた列選択スイッチ５３を閉状態にし、ｉ＋１列目の列回路５５内の第１のサンプリング容量５６４－１に蓄積されている電荷に応じた信号レベル（電位）のノイズ除去光信号を、第１のサンプリング容量選択スイッチ５６５－１、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力させる。
　続いて、時刻ｔ１０において、水平走査回路４０は、時刻ｔ８における制御と同様に、ｉ＋１列目のクランプパルスＣＬ１（ｉ＋１）を“Ｈｉｇｈ”レベルにして、ｉ＋１列目の列回路５５内の第１のクランプスイッチ５６３－１を閉状態にし、ｉ＋１列目の列回路５５の列リセット信号を、第１のサンプリング容量選択スイッチ５６５－１、列出力アンプ５２、および列選択スイッチ５３を介して水平信号線６０に出力させる。
　続いて、時刻ｔ１１において、水平走査回路４０は、ｉ＋１列目の列選択信号ＣＳＥＬ（ｉ＋１）とクランプパルスＣＬ１（ｉ＋１）とを“Ｌｏｗ”レベルにして、ｉ＋１列目の列回路５５が出力する列画素信号の水平信号線６０への出力（読み出し）を終了する。
　その後、垂直走査回路３０は、ｎ＋１行目のリセットパルスＲＳＴ（ｎ＋１）を“Ｌｏｗ”レベルにして、それぞれの列のｎ＋１行目の画素１１のリセット信号の垂直信号線１２への出力を停止する。また、水平走査回路４０は、それぞれの列に対応するクランプパルスＣＬ２（ｉ）およびクランプパルスＣＬ２（ｉ＋１）を“Ｌｏｗ”レベルにしてそれぞれの第２のクランプスイッチ５６３－２を開状態にし、それぞれの第２のサンプリング容量５６４－２のクランプを解除する。
　続いて、時刻ｔ１２において、垂直走査回路３０は、同じｎ＋１行目の転送パルスＴＸ（ｎ＋１）を“Ｈｉｇｈ”レベルにして、それぞれの列のｎ＋１行目の画素１１の光信号を垂直信号線１２に出力させる。これにより、それぞれの列に対応する列回路５５内のクランプ容量５６２の第１の電極に、垂直信号線１２を介してｎ＋１行目の画素１１から伝送された光信号の信号レベル（電位）が印加され、クランプ容量５６２に、印加された光信号の信号レベル（電位）に相当する電荷が蓄積される。
　また、時刻ｔ１２では、サンプリングパルスＳＨ２が“Ｈｉｇｈ”レベルであるため、それぞれの列回路５５内の第２のサンプリングスイッチ５６１－２は閉状態である。このため、クランプ容量５６２に保持した光信号の信号レベル（電位）が第２のサンプリングスイッチ５６１－２を介して伝送され、第２のサンプリング容量５６４－２の第１の電極に印加される。これにより、第２のサンプリング容量５６４－２は、光信号の電位と、蓄積していた電位（つまり、ｎ＋１行目の画素１１のリセット信号とクランプレベルＶＣＯＭとの電位差の電位）との電位差に応じた電荷を蓄積する。ここで第２のサンプリング容量５６４－２に蓄積した電荷に応じた電位が、ｎ＋１行目の画素１１に対応したノイズ除去光信号である。
　その後、垂直走査回路３０は、ｎ＋１行目の転送パルスＴＸ（ｎ＋１）を“Ｌｏｗ”レベルにして、それぞれの列のｎ＋１行目の画素１１の光信号の垂直信号線１２への出力を停止する。また、タイミング生成回路２０は、サンプリングパルスＳＨ２を“Ｌｏｗ”レベルにしてそれぞれの列回路５５内の第２のサンプリングスイッチ５６１－２を開状態にし、クランプ容量５６２に保持した光信号の信号レベル（電位）の第２のサンプリング容量５６４－２への伝送を終了し、それぞれの列回路５５が対応するｎ＋１行目の画素１１が出力した画素信号のサンプリングを終了する。その後、垂直走査回路３０は、ｎ＋１行目の選択パルスＳＥＬ（ｎ＋１）を“Ｌｏｗ”レベルにして、ｎ＋１行目のそれぞれの画素１１の垂直信号線１２との接続を切断する。
　以降、同様に、タイミング生成回路２０および水平走査回路４０は、第１のサンプリング容量５６４－１または第２のサンプリング容量５６４－２を交互に選択して、画素１１が出力した画素信号に基づいた相関二重サンプリング処理およびノイズ除去光信号の保持を行わせる。また、同様に、タイミング生成回路２０および水平走査回路４０は、第２のサンプリング容量５６４－２または第１のサンプリング容量５６４－１を交互に選択して、ノイズ除去光信号および列リセット信号を水平信号線６０に出力させる。
　このように、列回路５５では、画素１１の行ごとに、画素１１に対応したノイズ除去光信号の保持と、ノイズ除去光信号の水平信号線６０への出力とを、同時期に行うことができる。これにより、列回路５５を備えた固体撮像装置３では、列回路５５の制御を行う構成要素の動作速度（例えば、クロック信号の周波数）を高くしなくとも、第１の実施形態の固体撮像装置１よりもさらに、出力信号ＶＯＵＴを出力する速度の向上を期待することができる。
　なお、図１２に示した駆動タイミングの一例では、画素１１からリセット信号を垂直信号線１２に出力させる期間に、すでに保持しているノイズ除去光信号を水平信号線６０に出力させるように制御した一例を示した。しかし、すでに保持しているノイズ除去光信号を水平信号線６０に出力させるタイミングは、画素１１から出力した光信号またはリセット信号をサンプリングしている期間（つまり、ノイズ除去光信号を保持していないサンプリング容量を選択している期間）であれば、いかなるタイミングで、すでに保持しているノイズ除去光信号を水平信号線６０に出力させてもよい。
　次に、第３の実施形態の固体撮像装置３の構成について説明する。図１３は、本発明の第３の実施形態の固体撮像装置３に備えた画素１１、列回路５５、および増幅兼選択回路７０の概略構成の一例を示した回路図である。図１３には、第１の実施形態の固体撮像装置１に備えている列回路５０の代わりに、列回路５５を備えた構成の一例を示している。より具体的には、図１３には、画素１１が２行８列に２次元的に配置された画素アレイ部１０を備え、それぞれの列の画素１１に対応した８個の列回路５５が、隣接する列回路５５同士が異なる３つの水平信号線６０（水平信号線６０－１～水平信号線６０－３）のいずれかに列画素信号を出力する構成の固体撮像装置３の構成の一例を示している。
　なお、図１３においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、増幅兼選択回路７０に備えた３個の列出力保持部７１のそれぞれにおいて、サンプリング容量Ｃ７１Ｒ、サンプリング容量Ｃ７１Ｓ、スイッチＳＷ７１１、スイッチＳＷ７１２Ｒ、スイッチＳＷ７１２Ｓ、スイッチＳＷ７１３Ｒ、およびスイッチＳＷ７１３Ｓのみを示している。
　また、図１３においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、増幅兼選択回路７０に備えた帰還部７２において、スイッチＳＷ７２４Ｒ１、帰還容量ＣＲ１、スイッチＳＷ７２５Ｒ１、スイッチＳＷ７２４Ｒ２、帰還容量ＣＲ２、スイッチＳＷ７２５Ｒ２、スイッチＳＷ７２４Ｓ１、帰還容量ＣＳ１、スイッチＳＷ７２５Ｓ１、スイッチＳＷ７２４Ｓ２、帰還容量ＣＳ２、およびスイッチＳＷ７２５Ｓ２のみを示している。そして、図１３においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、帰還部７２内の構成要素を、帰還回路７２－Ｒ１、帰還回路７２－Ｒ２、帰還回路７２－Ｓ１、または帰還回路７２－Ｓ２のいずれかにまとめて示している。
　なお、図１３においても、第１の実施形態の固体撮像装置１において説明した図６と同様に、差動増幅回路７３の反転入力端子に、帰還回路７２－Ｒ１および帰還回路７２－Ｒ２の入力端子（スイッチＳＷ７２４Ｒ１およびスイッチＳＷ７２４Ｒ２の第１の端子）を接続し、それぞれの列出力保持部７１から列リセット信号を入力する構成を示している。また、差動増幅回路７３の非反転入力端子に、帰還回路７２－Ｓ１および帰還回路７２－Ｓ２の入力端子（スイッチＳＷ７２４Ｓ１およびスイッチＳＷ７２４Ｓ２の第１の端子）を接続し、それぞれの列出力保持部７１からノイズ除去光信号を入力する構成を示している。
　固体撮像装置３でも、第１の実施形態の固体撮像装置１と同様に、水平走査回路４０が列回路５５を順次選択して、それぞれの列回路５５からの列画素信号を、接続された水平信号線６０に順次出力させて、増幅兼選択回路７０に伝送する。そして、固体撮像装置３でも、第１の実施形態の固体撮像装置１と同様に、タイミング生成回路２０が、それぞれの列出力保持部７１の動作を制御する列出力保持部制御信号および帰還部７２の動作を制御する帰還部制御信号を出力することによって、それぞれの水平信号線６０を介して伝送された列画素信号に基づいて相関二重サンプリング処理を行った出力信号を出力する。ここで、列出力保持部７１－１に対応する列出力保持部制御信号は、制御信号ＳＨＲ１、制御信号ＳＨＳ１、および制御信号ＣＢ１である。また、列出力保持部７１－２に対応する列出力保持部制御信号は、制御信号ＳＨＲ２、制御信号ＳＨＳ２、および制御信号ＣＢ２である。また、列出力保持部７１－３に対応する列出力保持部制御信号は、制御信号ＳＨＲ３、制御信号ＳＨＳ３、および制御信号ＣＢ３である。
　なお、図１３に示した構成の固体撮像装置３における一連の動作のタイミングは、図１２に示したように、列回路５５にノイズ除去光信号を保持させ、列回路５５から列画素信号を水平信号線６０に出力させる駆動タイミングが異なる以外は、第１の実施形態の固体撮像装置１において説明した図７と同様に考えることができる。従って、固体撮像装置３における一連の動作のタイミングに関する詳細な説明は省略する。
　このように、固体撮像装置３でも、第１の実施形態の固体撮像装置１と同様に、増幅兼選択回路７０によって列回路５０に起因する画質の悪化を抑制すると共に、消費電力が増大することなく、出力信号ＶＯＵＴを出力する速度を向上させることができる。
　また、固体撮像装置３では、列回路５５によって、画素１１の行ごとに、ノイズ除去光信号の保持と、ノイズ除去光信号の水平信号線６０への出力とを、同時期に行うことができるため、第１の実施形態の固体撮像装置１よりもさらに、出力信号ＶＯＵＴを出力する速度の向上を期待することができる。
　なお、固体撮像装置３に備えたそれぞれの構成要素の配置も、第１の実施形態の固体撮像装置１に備えたそれぞれの構成要素の配置と同様に考えることができるため、詳細な説明は省略する。
　第３の実施形態によれば、列回路（列回路５５）は、対応する列において複数の行に配置されたそれぞれの画素（画素１１）が出力した画素信号（光信号およびリセット信号）に応じたそれぞれの列画素信号（ノイズ除去光信号）を保持する信号蓄積部（第１のサンプリング容量５６４－１および第２のサンプリング容量５６４－２）、を備え、いずれかの行に配置された画素１１が出力した光信号およびリセット信号に応じたノイズ除去光信号の第１のサンプリング容量５６４－１または第２のサンプリング容量５６４－２への保持と、保持されている他の行に配置された画素１１が出力した光信号およびリセット信号に応じたノイズ除去光信号の出力とを、同時期に並列して行わせる、固体撮像装置（固体撮像装置３）の駆動方法が構成される。
　上記に述べたように、第３の実施形態の固体撮像装置３でも、第１の実施形態の固体撮像装置１と同様の効果を得ることができる。さらに、第３の実施形態の固体撮像装置３では、列回路５５を備えることによって、ノイズ除去光信号の保持と、ノイズ除去光信号の水平信号線６０への出力とを、画素１１の行ごとに同時期に行うことができるため、第１の実施形態の固体撮像装置１よりもさらに、出力信号ＶＯＵＴを出力する速度の向上を期待することができる。
　なお、図１３には、第１の実施形態の固体撮像装置１の構成に列回路５５を適用した場合の構成の一例を示したが、列回路５５を適用する固体撮像装置の構成は、図１３に示した構成に限定されるものではない。例えば、第２の実施形態の固体撮像装置２に備えている列回路５０の代わりに、列回路５５を備える構成であってもよい。
　上記に述べたように、本発明の各実施形態によれば、固体撮像装置に少なくとも３つの水平信号線を備え、それぞれの画素の列に対応する列回路を、隣接する２個の列回路が異なる水平信号線に接続するように３つの水平信号線に分けて周期的に接続する。そして、異なる水平信号線に接続された隣接する２個の列回路の内、一方の列回路からのノイズ除去を行った後の光信号（ノイズ除去光信号）の接続された水平信号線への出力と、他方の列回路からの列回路におけるリセット信号（列リセット信号）の接続された水平信号線への出力とを同時期に並列して行うように制御する。また、本発明の各実施形態によれば、それぞれの水平信号線に対応し、対応する水平信号線を介して伝送されたノイズ除去光信号と列リセット信号とのそれぞれを保持する列出力保持部を水平信号線の数だけ備え、列出力保持部が出力するノイズ除去光信号と列リセット信号とのそれぞれに対応した２組の帰還回路を備えたＣＤＳ回路（増幅兼選択回路）を備える。そして、列出力保持部における光信号保持動作、リセット信号保持動作、および信号出力動作が、異なる列出力保持部同士で重複しないように制御すると共に、いずれかの列出力保持部が信号出力動作をする際に、増幅に利用する帰還回路の組を交互に切り替えて、その列出力保持部が出力したノイズ除去光信号と列リセット信号との差分信号を増幅するように制御する。これにより、本発明の各実施形態では、それぞれの列回路に備えた列出力アンプの特性の差（ばらつき）など、列回路に起因する画質の悪化を抑制すると共に、差分信号を増幅した出力信号を出力する速度を向上させることができる。
　なお、本発明の各実施形態では、増幅兼選択回路７０が、光信号保持動作、リセット信号保持動作、信号出力動作の順番で動作することによって、いずれかの列出力保持部７１が出力した差動正信号と差動負信号との差分信号を増幅してアナログデジタル変換回路８０に出力する場合について説明した。しかし、固体撮像装置に備えた列回路の構成によっては、先に列リセット信号を水平信号線６０に出力し、その後ノイズ除去光信号を水平信号線６０に出力する構成も考えられる。この場合には、増幅兼選択回路７０における光信号保持動作とリセット信号保持動作との順番を逆にすることによって、本発明の各実施形態で説明した動作と同様に制御することができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。
　また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　また、本発明の各実施形態に係る固体撮像装置は、２枚の半導体基板が基板間接続部により接続されていてもよいし、３枚以上の半導体基板が基板間接続部で接続されていてもよい。３枚以上の半導体基板が基板間接続部で接続される固体撮像装置の場合、そのうちの２枚の半導体基板が請求項に係る第１の半導体基板と第２の半導体基板に相当する。
　上記各実施形態によれば、列回路を備えた構成の固体撮像装置において、列回路に起因する画質の悪化を抑制すると共に、画素信号を出力する速度を向上させることができる。
　１，２，３　固体撮像装置
　１０　画素アレイ部
　１１　画素
　１１１　光電変換部
　１１２　転送トランジスタ
　１１３　リセットトランジスタ
　１１４　選択トランジスタ
　１１５　増幅トランジスタ
　１１６　フローティングディフュージョン
　１２　垂直信号線
　２０　タイミング生成回路
　３０　垂直走査回路
　４０　水平走査回路
　５０，５０－１，５０－２，５０－３，５０－４，５０－５，５０－６，５０－７，５０－８，５０－９，５５　列回路
　５１，５６　画素出力保持部（列回路，信号蓄積部）
　５１１　サンプリングスイッチ
　５１２　クランプ容量
　５１３　クランプスイッチ
　５１４　サンプリング容量
　５２　列出力アンプ
　５３　列選択スイッチ
　５６２　クランプ容量
　５６１－１　第１のサンプリングスイッチ
　５６３－１　第１のクランプスイッチ
　５６４－１　第１のサンプリング容量（信号蓄積部）
　５６５－１　第１のサンプリング容量選択スイッチ
　５６１－２　第２のサンプリングスイッチ
　５６３－２　第２のクランプスイッチ
　５６４－２　第２のサンプリング容量（信号蓄積部）
　５６５－２　第２のサンプリング容量選択スイッチ
　６０，６０－１，６０－２，６０－３，６０－４　水平信号線
　７０　増幅兼選択回路
　７１，７１－１，７１－２，７１－３，７１－４　列出力保持部
　Ｃ７１Ｒ　サンプリング容量（サンプリング容量）
　Ｃ７１Ｓ　サンプリング容量（サンプリング容量）
　ＳＷ７１１　スイッチ
　ＳＷ７１２Ｒ　スイッチ
　ＳＷ７１２Ｓ　スイッチ
　ＳＷ７１３Ｒ　スイッチ
　ＳＷ７１３Ｓ　スイッチ
　ＳＷ７１４Ｒ　スイッチ
　ＳＷ７１４Ｓ　スイッチ
　７２　帰還部
　７２－Ｒ１，７２－Ｒ２，７２－Ｓ１，７２－Ｓ２　帰還回路（帰還部）
　７２－１，７２－２　帰還回路（帰還部）
　ＳＷ７２０Ｒ　スイッチ
　ＳＷ７２０Ｓ　スイッチ
　ＣＲ１　帰還容量（第１の帰還容量）
　ＣＲ２　帰還容量（第２の帰還容量）
　ＳＷ７２１Ｒ１　スイッチ
　ＳＷ７２１Ｒ２　スイッチ
　ＳＷ７２２Ｒ１　スイッチ
　ＳＷ７２２Ｒ２　スイッチ
　ＳＷ７２３Ｒ１　スイッチ
　ＳＷ７２３Ｒ２　スイッチ
　ＳＷ７２４Ｒ１　スイッチ
　ＳＷ７２４Ｒ２　スイッチ
　ＳＷ７２５Ｒ１　スイッチ
　ＳＷ７２５Ｒ２　スイッチ
　ＣＳ１　帰還容量（第１の帰還容量）
　ＣＳ２　帰還容量（第２の帰還容量）
　ＳＷ７２１Ｓ１　スイッチ
　ＳＷ７２１Ｓ２　スイッチ
　ＳＷ７２２Ｓ１　スイッチ
　ＳＷ７２２Ｓ２　スイッチ
　ＳＷ７２３Ｓ１　スイッチ
　ＳＷ７２３Ｓ２　スイッチ
　ＳＷ７２４Ｓ１　スイッチ
　ＳＷ７２４Ｓ２　スイッチ
　ＳＷ７２５Ｓ１　スイッチ
　ＳＷ７２５Ｓ２　スイッチ
　７３　差動増幅回路
　８０　アナログデジタル変換回路
　９０　出力回路
　ＶＤＤ　電源電圧
　ＶＣＯＭ　基準電圧
　ＶＣＭ１　基準電圧
　ＶＣＭ２　基準電圧
　１１０　第１の半導体基板
　１２０　第２の半導体基板
　１３１　接合領域
　１３２　接合領域
　９００，９１０　固体撮像装置
　９１１　画素
　９５０　列回路
　９５１　サンプリングスイッチ
　９５２　クランプ容量
　９５３　クランプスイッチ
　９５４　サンプリング容量
　９５５　列出力アンプ
　９５６　列選択スイッチ
　９９０　出力アンプ
　１０００　ＣＤＳ回路
　１００１，１００２，１００３　サンプルホールド回路
　１００４　差動アンプ

Claims (6)

  1. 　行列状に複数配置された画素の列ごとに配置され、対応する列の前記画素が出力した画素信号に応じた列画素信号を出力する複数の列回路と、
    　前記複数の列回路が周期的に分けられて複数接続され、接続された前記列回路のいずれかが出力した前記列画素信号と、前記列画素信号を出力した前記列回路をリセットしたときの列リセット信号とを伝送する複数の水平信号線と、
    　前記複数の水平信号線のそれぞれによって伝送された前記列画素信号および前記列リセット信号のいずれかを選択して順次サンプリングし、同じ前記列回路から出力された前記列画素信号と前記列リセット信号とに基づいた差分信号を増幅して出力する増幅兼選択回路と、
    　を備えた固体撮像装置の駆動方法であって、
    　前記増幅兼選択回路に、前記列画素信号をサンプリングする第１の動作と、前記列リセット信号をサンプリングする第２の動作と、前記差分信号を増幅して出力する第３の動作との内、少なくとも２つの動作を同時期に並列して行わせると共に、
    　異なる前記水平信号線に接続されたそれぞれの構成要素に、前記第１の動作と、前記第２の動作と、前記第３の動作とのそれぞれに対応する動作をこの順番で行わせ、前記第１から第３の動作について、それぞれの構成要素に異なる動作を同じ期間において並列して行わせる、
    　固体撮像装置の駆動方法。
  2. 　前記増幅兼選択回路は、
    　前記複数の水平信号線のそれぞれに対応し、前記第１の動作において、対応する前記水平信号線によって伝送された前記列画素信号を保持し、前記第２の動作において、対応する前記水平信号線によって伝送された前記列リセット信号を保持するサンプリング容量を具備し、前記第３の動作において、前記サンプリング容量に保持した前記列画素信号と前記列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部と、
    　前記複数の列出力保持部の全てに対応し、信号を増幅するための第１の帰還容量および第２の帰還容量を具備し、前記第３の動作ごとに、前記列出力保持部から出力された前記差動信号を増幅するための帰還容量を、前記第１の帰還容量または前記第２の帰還容量のいずれか一方に交互に切り替える帰還部と、
    　前記第３の動作において、前記差動信号を出力する前記列出力保持部に具備した前記サンプリング容量と、切り替えられた前記第１の帰還容量または前記第２の帰還容量との比率に応じて、出力された前記差動信号を増幅して前記差分信号として出力する差動増幅回路と、
    　を備え、
    　前記差動増幅回路が前記第３の動作を行っている期間に、
    　前記第３の動作において前記差動信号を出力する前記列出力保持部が対応する前記水平信号線と異なる前記水平信号線に接続された隣接する前記列回路の内、一方の前記列回路に前記列画素信号を、他方の前記列回路に前記列リセット信号を同時期に並列して出力させ、
    　前記列画素信号が伝送される前記水平信号線に対応した前記第１の動作を行う前記列出力保持部に、伝送された前記列画素信号を保持させ、
    　前記列リセット信号が伝送される前記水平信号線に対応した前記第２の動作を行う前記列出力保持部に、伝送された前記列リセット信号を保持させ、
    　前記第１の動作と、前記第２の動作と、前記第３の動作とが切り替わる間の期間に、差動増幅回路を初期化させる、
    　請求項１に記載の固体撮像装置の駆動方法。
  3. 　前記増幅兼選択回路は、
    　前記複数の水平信号線のそれぞれに対応し、前記第１の動作において、対応する前記水平信号線によって伝送された前記列画素信号を保持し、前記第２の動作において、対応する前記水平信号線によって伝送された前記列リセット信号を保持するサンプリング容量を具備し、前記第３の動作において、前記サンプリング容量に保持した前記列画素信号と前記列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部と、
    　前記複数の列出力保持部の全てに対応し、信号を増幅するための第１の帰還容量および第２の帰還容量を具備し、前記第３の動作ごとに、前記列出力保持部から出力された前記差動信号を増幅するための帰還容量を、前記第１の帰還容量または前記第２の帰還容量のいずれか一方に交互に切り替える帰還部と、
    　前記第３の動作において、前記差動信号を出力する前記列出力保持部に具備した前記サンプリング容量と、切り替えられた前記第１の帰還容量または前記第２の帰還容量との比率に応じて、出力された前記差動信号を増幅して前記差分信号として出力する差動増幅回路と、
    　を備え、
    　予め定めた数の異なる前記水平信号線ごとにグループを設定し、同じグループに属する前記水平信号線に接続された異なる前記列回路から同時に、接続されたそれぞれの前記水平信号線に前記列画素信号と前記列リセット信号とを順次出力させ、
    　前記列画素信号が伝送される前記水平信号線に対応した前記第１の動作を行うそれぞれの前記列出力保持部に、伝送されたそれぞれの前記列画素信号を同時に保持させ、
    　前記列リセット信号が伝送される前記水平信号線に対応した前記第２の動作を行うそれぞれの前記列出力保持部に、伝送されたそれぞれの前記列リセット信号を同時に保持させ、
    　前記第３の動作において前記差動信号を出力するそれぞれの前記列出力保持部に、前記差動信号を排他的に出力させ、前記差動信号を出力していない前記列出力保持部に、前記列画素信号と前記列リセット信号との保持状態、または前記差動信号の保持状態を維持させ、
    　前記第１の動作と、前記第２の動作と、前記第３の動作とが切り替わる間の期間に、差動増幅回路を初期化させる、
    　請求項１に記載の固体撮像装置の駆動方法。
  4. 　前記列回路は、
    　対応する列において複数の行に配置されたそれぞれの前記画素が出力した前記画素信号に応じたそれぞれの前記列画素信号を保持する信号蓄積部、
    　を備え、
    　いずれかの行に配置された前記画素が出力した前記画素信号に応じた前記列画素信号の前記信号蓄積部への保持と、保持されている他の行に配置された前記画素が出力した前記画素信号に応じた前記列画素信号の出力とを、同時期に並列して行わせる、
    　請求項１から請求項３のいずれか１つの項に記載の固体撮像装置の駆動方法。
  5. 　行列状に複数配置された画素の列ごとに配置され、対応する列の前記画素が出力した画素信号に応じた列画素信号を出力する複数の列回路と、
    　前記複数の列回路が周期的に分けられて複数接続され、接続された前記列回路のいずれかが出力した前記列画素信号と、前記列画素信号を出力した前記列回路をリセットしたときの列リセット信号とを伝送する複数の水平信号線と、
    　前記複数の水平信号線のそれぞれによって伝送された前記列画素信号および前記列リセット信号のいずれかを選択して順次サンプリングし、同じ前記列回路から出力された前記列画素信号と前記列リセット信号とに基づいた差分信号を増幅して出力する増幅兼選択回路と、
    　を備え、
    　前記増幅兼選択回路は、
    　前記複数の水平信号線のそれぞれに対応し、前記列画素信号をサンプリングする第１の動作において、対応する前記水平信号線によって伝送された前記列画素信号を保持し、前記列リセット信号をサンプリングする第２の動作において、対応する前記水平信号線によって伝送された前記列リセット信号を保持するサンプリング容量を具備し、前記差分信号を増幅して出力する第３の動作において、前記サンプリング容量に保持した前記列画素信号と前記列リセット信号との差分の信号を差動信号化した差動信号を出力する複数の列出力保持部と、
    　前記複数の列出力保持部の全てに対応し、信号を増幅するための第１の帰還容量および第２の帰還容量を具備し、前記第３の動作ごとに、前記列出力保持部から出力された前記差動信号を増幅するための帰還容量を、前記第１の帰還容量または前記第２の帰還容量のいずれか一方に交互に切り替える帰還部と、
    　前記第３の動作において、前記差動信号を出力する前記列出力保持部に具備した前記サンプリング容量と、切り替えられた前記第１の帰還容量または前記第２の帰還容量との比率に応じて、出力された前記差動信号を増幅して前記差分信号として出力する差動増幅回路と、
    　を備えた固体撮像装置であって、
    　前記差動増幅回路と、前記差動増幅回路から最も遠くの位置に配置される前記列出力保持部に具備した前記サンプリング容量との間の配線長が、この前記サンプリング容量と、前記水平信号線において最も遠くの位置に配置される前記列回路との間の前記水平信号線の配線長よりも短くなるように、前記増幅兼選択回路に備えたそれぞれの構成要素を近傍に配置する、
    　固体撮像装置。
  6. 　第１の半導体基板と第２の半導体基板とが、基板間接続部によって電気的に接続された構成であって、
    　少なくとも、行列状に複数配置された前記画素は、
    　光が入射する前記第１の半導体基板に形成され、
    　少なくとも、前記増幅兼選択回路は、
    　前記第１の半導体基板に光が入射する側の面と反対側の面に積層される第２の半導体基板に形成する、
    　請求項５に記載の固体撮像装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019058959A1 (ja) * 2017-09-22 2019-03-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器
WO2019069614A1 (ja) * 2017-10-03 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10630926B2 (en) * 2017-06-03 2020-04-21 Himax Imaging Limited Anti-eclipse circuit and related imager
JP7353752B2 (ja) * 2018-12-06 2023-10-02 キヤノン株式会社 光電変換装置及び撮像システム
US11140352B1 (en) * 2020-12-14 2021-10-05 Omnivision Technologies, Inc. High dynamic range high speed CMOS image sensor design

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003259227A (ja) * 2002-03-01 2003-09-12 Canon Inc 撮像装置
JP2005143078A (ja) * 2003-10-15 2005-06-02 Sony Corp 固体撮像装置、画素信号処理方法、アナログ信号転送装置、アナログ信号転送方法
JP2007274591A (ja) * 2006-03-31 2007-10-18 Canon Inc 固体撮像装置
JP2009141631A (ja) * 2007-12-05 2009-06-25 Canon Inc 光電変換装置及び撮像装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6245882B2 (ja) * 2013-08-01 2017-12-13 キヤノン株式会社 光電変換装置および撮像システム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003259227A (ja) * 2002-03-01 2003-09-12 Canon Inc 撮像装置
JP2005143078A (ja) * 2003-10-15 2005-06-02 Sony Corp 固体撮像装置、画素信号処理方法、アナログ信号転送装置、アナログ信号転送方法
JP2007274591A (ja) * 2006-03-31 2007-10-18 Canon Inc 固体撮像装置
JP2009141631A (ja) * 2007-12-05 2009-06-25 Canon Inc 光電変換装置及び撮像装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019058959A1 (ja) * 2017-09-22 2019-03-28 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器
CN111095917A (zh) * 2017-09-22 2020-05-01 索尼半导体解决方案公司 固态摄像器件和电子设备
US11418749B2 (en) 2017-09-22 2022-08-16 Sony Semiconductor Solutions Corporation Solid-state image pick-up device and electronic device
CN111095917B (zh) * 2017-09-22 2023-01-20 索尼半导体解决方案公司 固态摄像器件和电子设备
WO2019069614A1 (ja) * 2017-10-03 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器
JPWO2019069614A1 (ja) * 2017-10-03 2020-10-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器
US11323648B2 (en) 2017-10-03 2022-05-03 Sony Semiconductor Solutions Corporation Solid-state image sensor and electronic apparatus
JP7278953B2 (ja) 2017-10-03 2023-05-22 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器

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