WO2019012768A1 - 表示装置 - Google Patents

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WO2019012768A1
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display device
insulating film
insulating films
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PCT/JP2018/015426
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大原　宏樹
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株式会社ジャパンディスプレイ
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    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Definitions

  • the present invention relates to a display device and a method of manufacturing the same.
  • the present invention relates to a display device having a light emitting element and a method of manufacturing the same.
  • Examples of the display device include a liquid crystal display device and an organic EL (Electroluminescence) display device. These display devices each have a liquid crystal element or an organic light emitting element (hereinafter, light emitting element) as a display element in each of a plurality of pixels formed on a substrate.
  • a liquid crystal element or a light emitting element has a layer containing a compound exhibiting liquid crystallinity, or a layer containing a light emitting organic compound (hereinafter referred to as an electroluminescent layer or an EL layer), between a pair of electrodes (cathode and anode) It is driven by applying a voltage or supplying a current between the electrodes.
  • the display device includes: a substrate; a first insulating film located on the substrate and exposing a part of the substrate to provide an exposed surface to the substrate; And the second insulating film, and has at least one wiring in contact with the exposed surface, the first insulating film, and the second insulating film.
  • the display device includes a groove including a first region, a second region, and a region between the first region and the second region, the first sidewall and the second sidewall facing each other.
  • a pair of first insulating films located on the substrate and in contact with the substrate in the first region and the second region, respectively; located in the groove and separated from each other;
  • a pair of second insulating films in contact with the second side wall; a pair of first insulating films and a pair of second insulating films positioned on the pair of first insulating films and the pair of second insulating films And a plurality of wirings in contact with the substrate in the grooves.
  • the display device comprises a substrate having a first region, a second region, and a third region sandwiched between the first region and the second region; a pixel on the first region; on the second region Terminals; and an undercoat positioned over the first region and the second region and disposed to expose the substrate in the third region.
  • the substrate has a first step between the first region and the third region, and a second step between the second region and the third region.
  • the display device further includes a first filler in contact with the first step; a second filler separated from the first filler and in contact with the second step; and a plurality of wirings. The plurality of wirings are located on the undercoat, in contact with the undercoat in the first region and the second region, and in contact with the first filler, the second filler, and the substrate in the third region.
  • One of the embodiments of the present invention is a method of manufacturing a display device.
  • This manufacturing method comprises forming an undercoat on a substrate having a first region, a second region, and a third region between the first region and the second region, a semiconductor film, a gate electrode, By forming a transistor having a gate insulating film between the semiconductor film and the gate electrode in the first region, and removing the undercoat in the second region to expose the substrate, the first region and the third region can be formed.
  • first step located between the regions and a second step located between the second region and the third region, and a first step contacting the first sidewall of the first step And forming a second filler separated from the first filler and in contact with the second sidewall of the second step, forming a source electrode and a drain electrode of the transistor in the first region, Forming a terminal in the third region, the first region When in contact with the undercoat in the second region, and includes forming the first filler in the third region, the second filler, and a plurality of wires in contact with the substrate in the third region.
  • FIG. 1 is a schematic top view of a display device according to an embodiment.
  • the typical side view of the display concerning one embodiment. 6 illustrates an example of an equivalent circuit of a pixel of a display device according to an embodiment.
  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 1 is a schematic top view of a display device according to an embodiment.
  • FIG. 1 is a schematic top view of a display device according to an embodiment.
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  • FIG. 1 is a schematic top view of a display device according to an embodiment.
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  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
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  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
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  • FIG. 1 is a schematic cross-sectional view of
  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment.
  • FIG. 1 is a schematic top view of a display device according to an embodiment.
  • FIG. 1 is a schematic top view of a display device according to an embodiment.
  • Typical sectional drawing which shows the manufacturing method of the display apparatus which concerns on one Embodiment.
  • Typical sectional drawing which shows the manufacturing method of the display apparatus which concerns on one Embodiment.
  • Typical sectional drawing which shows the manufacturing method of the display apparatus which concerns on one Embodiment.
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  • the plurality of membranes when one membrane is processed to form a plurality of membranes, the plurality of membranes may have different functions and roles.
  • the plurality of films are derived from the film formed as the same layer in the same step, and have the same material. Therefore, these multiple films are defined as existing in the same layer.
  • a certain structure is exposed from another structure means an aspect in which a part of a certain structure is not covered by another structure.
  • the part not covered by the structure also includes the aspect covered by another structure.
  • the display device 100 has a substrate 102, and has various insulating films, semiconductor films, and conductive films patterned thereon.
  • the insulating film, the semiconductor film, and the conductive film form a driver circuit (a gate driver circuit 108 and a source driver circuit 110) for driving the plurality of pixels 104 and the pixels 104.
  • the plurality of pixels 104 are periodically arranged to define a display area 106.
  • each pixel 104 is provided with a display element.
  • description will be made using an example in which the light emitting element 130 is formed in the pixel 104 as a display element.
  • the gate driver circuit 108 and the source driver circuit 110 are disposed outside the display area 106 (peripheral area).
  • Various wirings (not shown in FIG. 1) formed of a conductive film patterned from the display region 106, the gate side drive circuit 108, and the source side drive circuit 110 extend to one side of the substrate 102, and the wiring is an end of the substrate 102 It is exposed near the portion to form terminals such as the video signal terminal 116 and the power supply terminals 118 and 120. These terminals are electrically connected to the flexible printed circuit board (FPC) 114.
  • FPC flexible printed circuit board
  • a driving IC 112 having an integrated circuit formed on a semiconductor substrate is further mounted on the FPC 114.
  • the function of the source side drive circuit 110 may be integrated into the drive IC 112, or the drive IC 112 may be mounted on the substrate 102 instead of the FPC 114.
  • a video signal is supplied from an external circuit (not shown) through the drive IC 112 and the FPC 114, and the video signal is supplied to the gate side drive circuit 108 and the source side drive circuit 110 through the video signal terminal 116.
  • power supplied to the light emitting element 130 in the pixel 104 is supplied to the display device 100 through the FPC 114 and the power supply terminals 118 and 120.
  • a high potential (PVDD) is supplied to the power supply terminal 120, and a potential (PVSS) lower than PVDD is supplied to the power supply terminal 118.
  • a signal based on the video signal and the potential is supplied to each pixel 104 by a wiring 220 electrically connected to a terminal, and the pixel 104 is controlled and driven.
  • the FPC 114 and a terminal connected to the FPC can overlap with the display region 106, Bending the substrate 102 between them can provide a three-dimensional structure as shown in the side view of FIG.
  • a spacer 122 may be provided to stabilize the folded shape.
  • the spacer 122 is covered by the substrate 102 at least a part of its outer periphery.
  • Pixel structure 2-1. Pixel Circuit
  • a pixel circuit including the light emitting element 130 is formed of various patterned insulating films, semiconductor films, and conductive films.
  • the configuration of the pixel circuit can be arbitrarily selected, an example of which is shown in FIG. 3 as an equivalent circuit.
  • the pixel circuit shown in FIG. 3 includes a drive transistor 140, a first switching transistor 142, a second switching transistor 144, a storage capacitor 150, and an additional capacitor 152 in addition to the light emitting element 130.
  • the light emitting element 130, the drive transistor 140, and the second switching transistor 144 are connected in series between the high potential power supply line 154 and the low potential power supply line 156.
  • PVDD and PVSS are given to the high potential power supply line 154 and the low potential power supply line 156, respectively.
  • the drive transistor 140 is an n-channel type, and the input / output terminal on the high potential power supply line 154 side is a drain, and the input / output terminal on the light emitting element 130 side is a source.
  • the drain of the drive transistor 140 is electrically connected to the high potential power supply line 154 through the second switching transistor 144, and the source is electrically connected to the pixel electrode 184 of the light emitting element 130.
  • the gate of the drive transistor 140 is electrically connected to the first signal line VSL via the first switching transistor 142.
  • the operation (on / off) of the first switching transistor 142 is controlled by the scanning signal SG applied to the first scanning signal line SLA connected to its gate.
  • the first switching transistor 142 is on, the potential of the first signal line VSL is applied to the gate of the driving transistor 140.
  • the initialization signal Vini and the video signal Vsig are applied to the first signal line VSL at a predetermined timing.
  • the initialization signal Vini is a signal giving an initialization potential of a fixed level.
  • the first switching transistor 142 is controlled to be turned on / off at a predetermined timing in synchronization with the first signal line VSL, and applies a potential based on the initialization signal Vini or the video signal Vsig to the gate of the driving transistor 140. .
  • the drain of the drive transistor 140 is electrically connected to the second signal line VRS.
  • the reset potential Vrst is applied to the second signal line VRS via the third switching transistor 146.
  • the timing at which the reset signal Vrst is applied through the third switching transistor 146 is controlled by the reset signal RG applied to the third signal line SLC.
  • a storage capacitor 150 is provided between the source and the gate of the drive transistor 140.
  • One terminal of the additional capacitance 152 is connected to the source of the drive transistor 140, and the other terminal is connected to the high potential power supply line 154.
  • the additional capacitance 152 may be provided such that the other terminal is connected to the low potential power supply line 156.
  • the storage capacitor 150 and the additional capacitor 152 are provided to hold a gate-source voltage Vgs according to the video signal Vsig when the video signal Vsig is applied to the gate of the drive transistor 140.
  • the source side drive circuit 110 outputs the initialization signal Vini or the video signal Vsig to the first signal line VSL.
  • the gate driver circuit 108 outputs the scanning signal SG to the first scanning signal line SLA, outputs the scanning signal BG to the second scanning signal line SLB, and outputs the reset signal RG to the third signal line SLC.
  • the driving transistor 140 and the first switching transistor 142 need to be provided in each of the pixels 104 shown in FIG. It may be shared among the pixels 104 of.
  • the second switching transistor 144 can be shared among a plurality of pixels 104 that belong to the same scanning row and are close to each other.
  • the third switching transistor 146 is provided in the gate side drive circuit 108 in the example shown in FIG. 3, the third switching transistor 146 may be provided in each pixel circuit, or with the second switching transistor 144 Similarly, they may be shared among a plurality of adjacent pixels 104.
  • the driving transistor 140 includes a semiconductor film 162, a gate insulating film 164, a gate electrode 166, a drain electrode 172, and a source electrode 174.
  • the gate electrode 166 is disposed to intersect at least a part of the semiconductor film 162 with the gate insulating film 164 interposed therebetween, and a channel is formed in a region where the semiconductor film 162 and the gate electrode 166 overlap.
  • the semiconductor film 162 further includes a drain region 162 a and a source region 162 b which sandwich a channel.
  • a capacitor electrode 168 present in the same layer as the gate electrode 166 is provided to overlap with the source region 162 b with the gate insulating film 164 interposed therebetween.
  • An interlayer insulating film 170 is provided on the gate electrode 166 and the capacitor electrode 168.
  • an opening reaching the drain region 162a and the source region 162b is formed, and the drain electrode 172 and the source electrode 174 are disposed so as to cover the opening.
  • a portion of source electrode 174 overlaps with a portion of source region 162 b and capacitance electrode 168 via interlayer insulating film 170, and a portion of source region 162 b, gate insulating film 164, capacitance electrode 168, interlayer insulating film 170, and A part of the source electrode 174 forms a storage capacitor 150.
  • a planarization film 176 is further provided on the drive transistor 140 and the storage capacitor 150.
  • the planarization film 176 has an opening reaching the source electrode 174, and a connection electrode 178 covering the opening and a part of the top surface of the planarization film 176 is provided in contact with the source electrode 174.
  • An additional capacitance electrode 180 is further provided on the planarization film 176.
  • the connection electrode 178 and the additional capacitance electrode 180 can be formed simultaneously, and can be present in the same layer.
  • a capacitive insulating film 182 is formed to cover the connection electrode 178 and the additional capacitance electrode 180.
  • the capacitive insulating film 182 does not cover a part of the connection electrode 178 at the opening of the planarization film 176, and exposes the upper surface of the connection electrode 178. This enables electrical connection between the pixel electrode 184 and the source electrode 174 provided thereon via the connection electrode 178.
  • the capacitor insulating film 182 may be provided with an opening 188 for permitting contact between the partition 186 provided thereon and the planarization film 176. Impurities in the planarization layer 176 can be removed through the openings 188, which can improve the reliability of the light emitting device 130. Note that the formation of the connection electrode 178 and the opening 188 is optional.
  • a pixel electrode 184 is provided on the capacitive insulating film 182 so as to cover the connection electrode 178 and the additional capacitance electrode 180.
  • the capacitive insulating film 182 is sandwiched between the additional capacitance electrode 180 and the pixel electrode 184, and an additional capacitance 152 is formed by this structure.
  • the pixel electrode 184 is shared by the additional capacitance 152 and the light emitting element 130.
  • a partition 186 covering an end portion of the pixel electrode 184 is provided on the pixel electrode 184.
  • An EL layer 190 and a counter electrode 198 thereon are provided to cover the pixel electrode 184 and the partition 186.
  • the EL layer 190 can be composed of a plurality of layers, and is formed by combining various functional layers such as a carrier injection layer, a carrier transport layer, a light emitting layer, a carrier block layer, and an exciton block layer.
  • the structure of the EL layer 190 may be the same between all the pixels 104, and the EL layer 190 may be formed so that the partial structure is different between the adjacent pixels 104.
  • the hole transport layer 192, the light emitting layer 194, and the electron transport layer 196 are shown as representative functional layers.
  • a protective film (hereinafter, passivation film) 200 for protecting the light emitting element 130 is disposed on the light emitting element 130.
  • the structure of the passivation film 200 can be arbitrarily selected, but as shown in FIG. 4, the first layer 202 containing an inorganic compound, the second layer 204 containing an organic compound, and the third containing an inorganic compound.
  • a layered structure including layer 206 can be applied.
  • a film containing resin (hereinafter, resin film) 210 is provided on the passivation film 200.
  • the display device 100 further includes support films 126 and 128 so as to sandwich the structure from the substrate 102 to the resin film 210, and the support films 126 and 128 provide appropriate physical strength.
  • the support films 126 and 128 are respectively fixed to the substrate 102 and the resin film 210 by an adhesive layer (not shown).
  • the undercoat 160, the gate insulating film 164, the interlayer insulating film 170, the capacitor insulating film 182, the first layer 202, and the third layer 206 are all insulating films, and silicon nitride, silicon oxide, It includes a film containing a silicon-containing inorganic compound such as silicon nitride oxide or silicon oxynitride. In each of these insulating films, a film containing a silicon-containing inorganic compound may be laminated. Therefore, these insulating films contain inorganic compounds containing silicon as a main constituent element.
  • FIG. 1 An example of the cross-sectional structure centering on the area from the end of the display area 106 (the lower part of the display area 106 in FIG. 1) to the power supply terminals 118 and 120 and the video signal terminal 116 is schematically shown in FIG.
  • a cross section of a part of the display area 106, the source side driver circuit 110, the power supply terminal 118, and the wiring 220 electrically connecting the display area 106 and the power supply terminal 118 is shown.
  • the support film 126 is partially removed and divided into two, and the lower surface of the substrate 102 is exposed between the divided portions.
  • the portion from which the support film 126 is removed is highly flexible, and can be used to fold the display device 100 as shown in FIG.
  • the source side drive circuit 110 is provided with semiconductor elements such as transistors, which form various circuits such as analog switches.
  • a counter electrode 198 extends from the display region 106 toward the end of the substrate 102 and is electrically connected to the wiring 220 at an opening provided in the planarization film 176. More specifically, the wiring 220 is provided between the interlayer insulating film 170 and the planarization film 176, that is, as the same layer as the source electrode 174 and the drain electrode 172 in the pixel 104.
  • the planarizing film 176 has an opening reaching the wiring 220 between the source side drive circuit 110 and the power supply terminal 118, and covers the first contact electrode 222a and the second contact electrode 222a so as to cover the opening.
  • the contact electrode 222 including the contact electrode 222b is disposed.
  • the counter electrode 198 is electrically connected to the wiring 220 through the second contact electrode 222 b and the first contact electrode 222 a.
  • the wire 220 forms a power supply terminal 118 near the end of the substrate 102.
  • the surface of the power supply terminal 118 is covered by a protective electrode 222c present in the same layer as the first contact electrode 222a.
  • FIG. 6 An enlarged view of FIG. 5 centering on the wiring 220 is shown in FIG. As shown in FIG. 6, the undercoat 160 is partially removed and divided into two parts to form an exposed surface exposed from the undercoat 160 to the substrate 102.
  • a third area 218 an area where the substrate 102 is exposed from the undercoat 160 is referred to as a third area 218, and an area where the undercoat 160 exists is referred to as a first area 214 and a second area 216.
  • the display area 106, the source side drive circuit 110, and the contact electrode 222 are located in the first area 214, and various terminals including the power supply terminal 118 are located in the second area 216.
  • the thickness of the substrate 102 on the third area 218 is small compared to that of the other areas. That is, the substrate 102 is provided with a groove 132 overlapping the area between the first area 214 and the second area 216, ie, the third area 218.
  • the undercoat 160, the gate insulating film 164, the interlayer insulating film 170, and the planarization film 176 are disposed on the substrate 102, but in the trench 132, these insulating films are removed. That is, these insulating films are not provided in the third region 218.
  • the side surfaces of the gate insulating film 164 and the interlayer insulating film 170 may overlap with the upper surface of the undercoat 160 as shown in FIG. 6 or may exist on the same plane as the side surfaces of the undercoat 160 although not shown.
  • the groove 132 is constituted by the side walls (first side wall 134, second side wall 136) facing each other, and the upper surface of the substrate 102 between the first side wall 134 and the second side wall 136.
  • the first side wall 134 causes a step (first step) between the first area 214 and the third area 218, and the second side wall 136 allows the second area 216 and the third area 218 to be formed. There is a step (second step) between them.
  • These side walls may be coplanar with the sides of the undercoat 160 and may not coincide with the sides of the undercoat 160.
  • the display device 100 further includes a pair of fillers (a first filler 230 and a second filler 232) in the groove 132.
  • the filler is an insulating film containing a polymer such as epoxy resin or acrylic resin.
  • the filler is an organic compound and contains carbon, oxygen and hydrogen as main constituent elements.
  • the first filler 230 is in contact with the first step. That is, the first filler 230 contacts the substrate 102 and the first side wall 134 in the groove 132.
  • the second filler 232 is in contact with the second step. That is, the second filler 232 is separated from the first filler 230 and contacts the substrate 102 and the second sidewall 136 in the groove 132.
  • the first filler 230 and the second filler 232 may be in contact with or separated from the side surface of the undercoat 160.
  • the first filler 230 and the second filler 232 are preferably provided so as not to be in contact with the upper surface of the undercoat 160.
  • the wiring 220 is formed on the first filler 230 and the second filler 232 in the groove 132, and is in contact with the first filler 230, the second filler 232, and the substrate 102.
  • the wiring 220 is not in contact with the first side wall 134 and the second side wall 136 due to the first filler 230 and the second filler 232.
  • the wire 220 is further in contact with the side surface of the undercoat 160.
  • the wiring 220 is undercut between the first sidewall 134 and the display region 106 and between the second sidewall 136 and the power supply terminal 118. It is in contact with the upper surface of the coat 160, the side surface of the gate insulating film 164, and the side surface of the interlayer insulating film 170.
  • FIGS. 7A to 7C show schematic top views of the boundary between the first region 214 and the third region 218 and the vicinity thereof.
  • the layout of the undercoat 160, the first filler 230, the interlayer insulating film 170, and the wiring 220 is shown.
  • the first filler 230 can be provided in a strip along the first side wall 134 (ie, along the side of the undercoat 160).
  • the first filler 230 may be continuous across the long sides of the substrate 102 facing each other, but may be partially separated.
  • FIG. 7A shows schematic top views of the boundary between the first region 214 and the third region 218 and the vicinity thereof.
  • the layout of the undercoat 160, the first filler 230, the interlayer insulating film 170, and the wiring 220 is shown.
  • the first filler 230 can be provided in a strip along the first side wall 134 (ie, along the side of the undercoat 160).
  • the first filler 230 may be continuous across the long sides of the substrate 102 facing each
  • the first fillers 230 may be formed to be distributed in the form of islands along the first side wall 134, in which case at least the first fillers located below the wires 220. Preferably, 230 is continuous over the entire width of the wiring 220. Although not shown, the same applies to the second filler 232.
  • the first side wall 134, the side surface of the undercoat 160, and the side surface of the interlayer insulating film 170 are formed to be parallel to the short side of the substrate 102. It may have a curve in a plane parallel to the top surface of the. That is, in top view, it may have a curved shape.
  • the first sidewall 134, the side surface of the undercoat 160, and the side surface of the interlayer insulating film 170 have a curved shape between adjacent interconnects 220 in a plane parallel to the upper surface of the substrate 102. In a region overlapping with the wiring 220, a straight line may be given.
  • the first filler 230 and the second filler 232 also have a curved shape in a plane parallel to the top surface of the substrate 102.
  • the first side wall between adjacent wirings 220 Since the distance between the side surface of the undercoat layer 134 and the side surface of the undercoat 160 and the side surface of the interlayer insulating film 170 is increased, the probability of occurrence of short circuit between the wirings 220 can be reduced.
  • the surface of the first filler 230 or the second filler 232 in contact with the wiring 220 is inclined from the top surface of the first sidewall 134 or the second sidewall 136 or the substrate 102 as shown in FIG.
  • This surface may be a plane, or may be a curved surface as shown in FIG.
  • the first side wall 134 and the second side wall 136 may be under the undercoat 160. That is, a structure (overhang structure) in which the side surface of the undercoat 160 overlaps the groove 132 may be formed by side etching of the substrate 102.
  • first filler 230 and the second filler 232 are provided so as to fill the gap between the upper surface of the substrate 102 and the undercoat 160 and to partially overlap the undercoat 160.
  • the first side wall 134 and the second side wall 136 may have a curved shape in a cross section perpendicular to the top surface of the substrate 102.
  • the undercoat 160, the gate insulating film 164, and the third interlayer insulating film 170 are removed between the display area 106 of the display device 100 and the terminals (the power supply terminals 118 and 120 and the video signal terminal 116). Area 218 is provided. Further, in the substrate 102, a groove 132 overlapping with the third region 218 is formed. Therefore, the third region 218 has high flexibility as compared to other regions, and the display device 100 can be easily bent in this region.
  • a relatively large step is generated from the display region 106 to the terminal, and the wiring 220 is easily broken due to the step.
  • a large load is applied to the wiring 220 in the vicinity of these steps, so disconnection of the wiring 220 is promoted.
  • a large load is applied to the wiring 220 on the first side wall 134 and the second side wall 136, and disconnection easily occurs. Such breakage occurs particularly frequently at the location where the undercoat 160 has an overhang structure at the end of the groove 132 as described above.
  • the display device 100 described in this embodiment includes the first side wall 134 and the second side wall 136, and the filler in contact with the substrate 102 in the groove 132.
  • This filler can reduce the level difference, particularly the level difference due to the first side wall 134 and the second side wall 136, and can reduce the change in cross-sectional shape from the undercoat 160 to the groove 132. Therefore, the load applied to the wiring 220 at the time of bending the display device 100 can be reduced, and disconnection can be suppressed.
  • etching residues are likely to remain in the gap between the top surface of the substrate 102 and the undercoat 160 when forming the wiring 220 by etching, which causes a short between the wirings.
  • the gap is filled with the filler, it is possible to prevent a short between wires. Therefore, high reliability can be given to the display device 100 by applying the present embodiment.
  • the step formed by the side wall (the first side wall 134 and the second side wall 136) of the groove 132 provided in the substrate 102 and the side surface of the undercoat 160 is a filler (the first filler 230, The display device 100 relaxed by the second filler 232) has been described.
  • a level difference reducing ability of the filler is also effective in reducing the level difference between various insulating films or in the insulating film.
  • a modified example will be described in which the filler is provided to reduce a step between insulating films provided on the substrate 102.
  • the display device 100 together with or instead of the first filler 230 and the second filler 232, an undercoat 160. And the third filler 234 and the fourth filler 236 which are sandwiched between the first and second wires 220. More specifically, in the first region 214, the third filler 234 is in contact with the upper surface of the undercoat 160 and in contact with the side surfaces of the gate insulating film 164, the interlayer insulating film 170, and the wiring 220.
  • the fourth filler 236 is in contact with the upper surface of the undercoat 160 and in contact with the side surface of the gate insulating film 164, the interlayer insulating film 170, and the wiring 220.
  • the upper surface of the undercoat 160 may be partially exposed from the third filler 234 and the fourth filler 236, and the entire upper surface of the undercoat 160 may be exposed by the third filler 234 and the fourth filler 236. It may be covered.
  • the undercoat 160 has a first layer 160a, a second layer 160b, and a third layer 160c, as shown in FIG. 11A and in a magnified view of the area enclosed by the dotted circle (FIG. 11B),
  • the side surface of the third layer 160c may overlap with the second layer 160b or the first layer 160a.
  • the side surface of the third layer 160c may be flush with the side surface of the gate insulating film 164 or the interlayer insulating film 170, and the side surface of the gate insulating film 164 or the interlayer insulating film 170 may be third. It may overlap with the top surface of the layer 160c.
  • Such a shape is likely to occur when the second layer 160 b and the third layer 160 c include materials with different etching rates.
  • the third filler 234 is in contact with the top surface of the second layer 160 b and the side surface of the third layer 160 c in the first region 214 and in contact with the wiring 220.
  • the fourth filler 236 is in contact with the top surface of the second layer 160 b and the side surface of the third layer 160 c in the second region 216 and in contact with the wiring 220.
  • the third filler 234 and the fourth filler Fillers 236 can be provided in contact with portions of these insulating films.
  • the interlayer insulating film 170 is a stacked film of the first layer 170a and the second layer 170b and the sidewall of the first layer 170a overlaps with the top surface of the gate insulating film 164, the interlayer insulating film 170 is in contact with the side surface of the first layer 170a.
  • the third filler 234 and the fourth filler 236 can be provided. Specifically, in the first region 214, the third filler 234 is in contact with the top surface of the gate insulating film 164, the side surface of the first layer 170a, and the wiring 220. Similarly, in the second region 216, the fourth filler 236 is in contact with the top surface of the gate insulating film 164, the side surface of the first layer 170a, and the wiring 220. The gate insulating film 164 may be exposed from the first layer 170 a, and the entire upper surface not in contact with the first layer 170 a may be covered with the third filler 234 and the fourth filler 236.
  • the upper surface of the substrate 102 in the third region 218 is the first region It may be on the same plane as that in the second region 214 or 214. That is, the thickness of the substrate 102 may be the same in the first region 214, the second region 216, and the third region 218.
  • the third filler 234 and the fourth filler 236 are also arranged along the side surfaces of the interlayer insulating film 170 (or gate insulating film 164) as shown in FIG. 14A. In parallel to the short side of the substrate 102.
  • the third filler 234 and the fourth filler 236 may be arranged in an island shape. Alternatively, as shown in FIG. 14B, it may be formed to have a curve in a plane parallel to the top surface of the substrate 102. In the example shown in FIG.
  • the first sidewall 134, the side surface of the undercoat 160, and the side surface of the interlayer insulating film 170 have a curvilinear shape between adjacent wires 220 in a plane parallel to the upper surface of the substrate 102. In a region overlapping with the wiring 220, it has a linear shape.
  • the first filler 230 and the third filler 234 also have a curvilinear shape in a plane parallel to the upper surface of the substrate 102 so as to be along the side surface of the first side wall 134 or the undercoat 160 and the side surface of the interlayer insulating film 170.
  • the other configuration is the same as or similar to that of the first embodiment, and thus the description thereof is omitted.
  • the step can be alleviated.
  • the gap can be filled with the filler. Therefore, it is possible to provide a highly reliable display device.
  • FIG. 15A to FIG. 20 includes two views, but the left side is a schematic cross-sectional view of the pixel 104, and the right side is a schematic cross-sectional view centering on the second region 216. Descriptions of contents overlapping with the first and second embodiments may be omitted.
  • the substrate 102 is formed on the support substrate 103.
  • the supporting substrate 103 supports various insulating films, conductive films, and semiconductor films included in the display device 100 during the manufacturing process of the display device 100, and can include glass and quartz.
  • the substrate 102 is a flexible substrate and contains a polymer such as polyimide, polyamide, or polycarbonate.
  • the substrate 102 is provided over the supporting substrate 103 by a wet film forming method such as an inkjet method, a spin coating method, a printing method, or a laminating method. In the case where flexibility is not given to the display device 100, the supporting substrate 103 may be used as the substrate 102.
  • the undercoat 160 is formed on the substrate 102 so as to have a single layer structure or a laminated structure.
  • An undercoat 160 is formed on the entire surface of the substrate 102.
  • a stack of the first layer 160a to the third layer 160c is shown as the undercoat 160.
  • a silicon oxide film, a silicon nitride film, and a silicon oxide film can be used as the first layer 160a to the third layer, respectively. It can be used as 160c.
  • the first layer 160 a improves the adhesion to the substrate 102
  • the second layer 160 b functions as a block film for impurities such as water
  • the third layer 160 c contains hydrogen in the second layer 160 b.
  • the silicon oxide film is a film containing silicon and oxygen as main components
  • the silicon nitride film is a film containing silicon and nitrogen as main components.
  • transistors and the like in the pixel circuit are formed on the undercoat 160 (FIG. 15B).
  • an n-channel drive transistor 140 including polysilicon as a semiconductor film 162 and a storage capacitor 150 are described here as an example here, a p-channel transistor may be formed at the same time.
  • the semiconductor film 162, the gate insulating film 164, the gate electrode 166, and the capacitor electrode 168 are sequentially formed over the undercoat 160.
  • the semiconductor film 162 has a low concentration impurity region 162d between the channel region 162c and the drain region 162a and between the channel region 162c and the source region 162b in addition to the channel region 162c, the drain region 162a, and the source region 162b overlapping with the gate electrode 166.
  • the gate insulating film 164 contains a silicon-containing inorganic compound, and a silicon oxide film or the like is used.
  • the gate electrode 166 and the capacitor electrode 168 are formed using a wiring (first wiring) containing a metal selected from various metals and an alloy thereof, and the first wiring has a stacked structure of, for example, molybdenum and tungsten.
  • the capacitor electrode 168 is present in the same layer as the gate electrode 166 and is used for forming the storage capacitor 150 together with the gate insulating film 164 and the source region 162 b.
  • An interlayer insulating film 170 is formed on the gate electrode 166 and the capacitor electrode 168 (FIG. 15B).
  • the interlayer insulating film 170 is also formed from the first region 214 to the third region 218 and the second region 216.
  • the interlayer insulating film 170 may be formed, for example, by laminating a silicon nitride film and a silicon oxide film.
  • the region where the groove 132 is not formed is covered with a resist mask not shown, and the exposed undercoat 160 is removed by etching. At this time, it is preferable to perform over-etching to ensure that the undercoat 160 is etched away in the third region 218. Thereby, a part of the substrate 102 is removed in the third region 218 to form the groove 132.
  • the etching conditions may be adjusted appropriately, for example, conditions may be selected such that an overhang structure as shown in FIG. 16B is formed, or although the undercoat 160 is removed, the groove 132 is not formed. Such conditions may be selected. By selecting the latter, the structure shown in FIGS. 13A and 13B can be obtained.
  • the groove 132 may not be formed at the stage of etching removal of the undercoat 160, and part of the substrate 102 may be removed to form the groove 132 in the subsequent removal of the resist mask by ashing.
  • the removal of the undercoat 160 and the formation of the groove 132 may be simultaneously performed while forming an opening for exposing the drain region 162a and the source region 162b.
  • the first filler 230 and the second filler 232 are formed. Specifically, an oligomer giving an acrylic resin or an epoxy resin is vaporized or atomized under reduced pressure, and the substrate 102 is exposed to the vapor of the oligomer (resin deposition). At this time, nitrogen or argon may be used as a carrier gas, and an oligomer vapor may be sprayed to the substrate 102.
  • the oligomers attached to the substrate 102 by the capillary action acting in the vicinity of the first side wall 134 and the second side wall 136 are the substrate 102 formed under the first side wall 134 and the second side wall 136 and in the vicinity thereof.
  • the gaps between the coats 160 are preferentially filled.
  • the first sidewall 134 and the second sidewall 136 are formed without using a mask and in the vicinity thereof. Oligomers can be formed locally and selectively in the gaps. Thereafter, heat treatment or light irradiation is performed to cure the oligomer, and the first filler 230 and the second filler 232 are formed, whereby the overhang structure is formed by the first filler 230 and the second filler 232. Covered (FIG. 17A). In addition, as needed, using a shadow mask, you may shield the part which does not apply
  • the oligomer is also applied to the opening provided on the drain region 162a and the source region 162b, and when electrical connection with the drain electrode 172 provided in the opening and the source electrode 174 can not be made, a shadow mask
  • the first filler 230 and the second filler 232 may be formed after the opening is covered with a resist mask in advance.
  • a conductive layer is formed using a second wiring, and then etching is performed to form a drain electrode 172, a source electrode 174, and a wiring 220 (FIG. 17B).
  • the second wiring can also be formed as a stack of a plurality of metal layers, and for example, a three-layer stack structure of titanium / aluminum / titanium can be employed.
  • the wiring 220 is in contact with the substrate 102, the first filler 230, and the second filler 232 in the groove 132.
  • part of the source electrode 174 is arranged to overlap with the capacitance electrode 168, and a storage capacitance 150 is formed of the source region 162b, the gate insulating film 164, the capacitance electrode 168, the interlayer insulating film 170, and part of the source electrode 174. Be done.
  • the wiring 220 extends to the second region 216 and forms a power supply terminal 118 for connecting the FPC 114 later.
  • a planarization film 176 is formed to cover the driving transistor 140, the storage capacitor 150, and the wiring 220 (FIG. 17B).
  • the planarizing film 176 an organic material such as photosensitive acrylic resin is used, which can provide an insulating film excellent in flatness.
  • the planarizing film 176 is formed on almost the entire surface of the substrate 102 and then partially removed, and connection between the source electrode 174 and the pixel electrode 184, connection between the wiring 220 and the contact electrode 222, formation of the power supply terminal 118, and the third Forming an opening for giving high flexibility to the region 218 of (Fig. 18A).
  • the source electrode 174 and the wiring 220 exposed by removal of the planarization film 176 are protected using a conductive oxide such as indium-tin oxide (ITO) or indium-zinc oxide (IZO). That is, the connection electrode 178 connected to the source electrode 174, the first contact electrode 222a connected to the wiring 220, and the protective electrode 222c are formed. By forming these, deterioration of the source electrode 174 and the wiring 220 can be prevented in the subsequent process. At the same time, an additional capacitance electrode 180 is formed on the planarization film 176 (FIG. 18A).
  • ITO indium-tin oxide
  • IZO indium-zinc oxide
  • a capacitive insulating film 182 is formed to cover the connection electrode 178, the first contact electrode 222a, and the protective electrode 222c.
  • the capacitive insulating film 182 can include a silicon-containing inorganic compound, and typically, a silicon nitride film is used.
  • the capacitive insulating film 182 is also formed by forming an insulating film on almost the entire surface of the substrate 102 and then patterning by etching to form the upper surfaces of the connection electrode 178 and the first contact electrode 222a, the surface excluding the end of the protective electrode 222c, and the wiring 220 Are formed by removing a portion so as to be exposed (FIG. 18B).
  • terminals such as the power supply terminal 118 are formed.
  • an opening 188 is formed.
  • the pixel electrode 184 is formed (FIG. 18B).
  • the configuration of the pixel electrode 184 is arbitrary, but when used as a reflective electrode, for example, a three-layer laminated structure of IZO, silver, and IZO may be applied.
  • the pixel electrode 184 is electrically connected to the connection electrode 178 and provided so as to overlap the additional capacitance electrode 180.
  • the pixel electrode 184 is electrically connected to the drive transistor 140, and the additional capacitance 152 is formed by the pixel electrode 184, the capacitance insulating film 182, and the additional capacitance electrode 180 in the pixel 104.
  • a second contact electrode 222b is formed so as to overlap with the first contact electrode 222a and be electrically connected.
  • a partition wall (also referred to as a bank or a rib) 186 is formed (FIG. 19).
  • the partition wall 186 is formed using a photosensitive acrylic resin or the like as in the case of the planarization film 176.
  • the partition 186 covers an end portion of the pixel electrode 184 and has an opening so as to expose the surface of the pixel electrode 184 as a light emitting region, and the opening end preferably has a gentle tapered shape. If the opening end has a sharp shape, coverage failure of the EL layer 190 to be formed later is caused.
  • the planarization film 176 and the partition wall 186 are in contact with each other through an opening 188 provided in the capacitive insulating film 182 between the two.
  • impurities such as water or an organic compound separated from the planarization film 176 can be released through the partition 186 through a heat treatment after the formation of the partition 186.
  • an EL layer 190 is formed (FIG. 19).
  • the functional layer included in the EL layer 190 can be formed by a vapor deposition method or a wet film formation method.
  • the counter electrode 198 is formed.
  • the counter electrode 198 is configured to exhibit a light transmitting property with respect to visible light. For example, an alloy of magnesium and silver is deposited to such a thickness that the light emitted from the EL layer 190 can be transmitted to form the counter electrode 198.
  • the counter electrode 198 is formed to cover not only the display region 106 but also the contact electrode 222, and is electrically connected to the wiring 220 through the first contact electrode 222a and the second contact electrode 222b.
  • the power supply potential (PVSS) applied from the power supply terminal 118 is supplied to the counter electrode 198.
  • the passivation film 200 has a function of preventing entry of an impurity such as water into the light emitting element 130 from the outside.
  • the passivation film 200 can have a structure in which the first layer 202, the second layer 204, and the third layer 206 are stacked, and for example, a silicon nitride film, an organic resin film, silicon, respectively. It can be formed as a nitride film.
  • a silicon oxide film or an amorphous silicon film may be further provided between the first layer 202 and the second layer 204 or between the second layer 204 and the third layer 206 for the purpose of improving adhesion. good.
  • the first layer 202 and the third layer 206 are formed to cover almost the entire surface of the substrate 102, while the second layer 204 covers the display area 106 and the contact electrode 222, but the groove 132 and the power terminal It is provided so as not to cover 118.
  • a resin film 210 is formed.
  • the resin film 210 is provided to selectively cover the display area 106 and the contact electrode 222.
  • Etching is performed using the resin film 210 as a mask to remove the first layer 202 and the third layer 206 which are not covered by the resin film 210.
  • the wiring 220 is exposed in the groove 132, and the protective electrode 222 c of the power supply terminal 118 is exposed, and electrical connection with the FPC 114 becomes possible.
  • a support film 128 is provided on the resin film 210, and light is irradiated through the support substrate 103 to lower the adhesion between the support substrate 103 and the substrate 102, and the support substrate 103 is peeled off.
  • the display device 100 can be obtained.
  • the uncured resin oligomer is treated under reduced pressure, and the substrate 102 is treated with the obtained oligomer vapor to form the side surface of the undercoat 160 and the substrate 102 in the vicinity thereof.
  • the first filler 230 and the second filler 232 can be provided selectively and locally. Thereby, the level
  • an insulating film such as the undercoat 160, the interlayer insulating film 170, and the planarization film 176 is not provided in the bent region (third region 218) of the display device 100.
  • the third region 218 can be provided with high flexibility.
  • a fragile insulating film does not exist in the third region 218 to be bent, the reliability of the display device 100 is not reduced due to the breakage of the insulating films. Therefore, a low cost and highly reliable display device can be provided.
  • an EL display device is mainly illustrated as a disclosed example
  • an electronic paper type display having another self-light emitting display device, a liquid crystal display device, or an electrophoretic element as another application example Devices include any flat panel type display device. Moreover, it is applicable without particular limitation from medium size to large size.

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Abstract

表示装置は、基板（１０２）；基板（１０２）上に位置し、基板（１０２）の一部を露出して基板（１０２）に露出面を与える第１の絶縁膜（１６０）；露出面、および第１の絶縁膜（１６０）の第１の側面（１３４）と接する第２の絶縁膜（２３０）；および第２の絶縁膜（２３０）の上に位置し、露出面、第１の絶縁膜（１６０）、および第２の絶縁膜（２３０）と接する少なくとも一つの配線（２２０）を有する。表示装置はさらに、第２の絶縁膜（２３０）から離間し、露出面と接する第３の絶縁膜（２３２）を有してもよい。第１の絶縁膜（１６０）は、露出面を介して第１の側面（１３４）と対向する第２の側面（１３６）を有する。第３の絶縁膜（２３２）は第２の側面（１３６）と接し、配線（２２０）は第３の絶縁膜（２３２）上に位置し、第３の絶縁膜（２３２）と接することができる。

Description

[規則37.2に基づきISAが決定した発明の名称]　表示装置
　本発明は、表示装置とその製造方法に関する。例えば、発光素子を有する表示装置とその製造方法に関する。
　表示装置の一例として、液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置が挙げられる。これらの表示装置は、基板上に形成された複数の画素の各々に表示素子として液晶素子や有機発光素子（以下、発光素子）を有している。液晶素子や発光素子は一対の電極（陰極、陽極）間に液晶性を示す化合物を含む層、あるいは発光性有機化合物を含む層（以下、電界発光層、あるいはＥＬ層）を有しており、電極間に電圧を印加する、あるいは電流を供給することで駆動される。
　基板として可撓性を有する基板を用いることで、表示装置全体に可撓性を付与することができる。これにより、湾曲した形状を有する表示装置や、ユーザが自由に変形可能な表示装置が提供される。表示装置を湾曲させる場合、表示に関与しない部分（額縁）が表示領域と重なるように基板を折り曲げることで、額縁の見かけ上の面積が小さくなり、デザイン性に優れた表示装置を提供することができる（特許文献１参照）。
特開２０１２－１２８００６号公報
　本発明の実施形態の一つは表示装置である。この表示装置は、基板；基板上に位置し、基板の一部を露出して基板に露出面を与える第１の絶縁膜；露出面、および第１の絶縁膜の第１の側面と接する第２の絶縁膜；および第２の絶縁膜の上に位置し、露出面、第１の絶縁膜、および第２の絶縁膜と接する少なくとも一つの配線を有する。
　本発明の実施形態の一つは表示装置である。この表示装置は、第１の領域、第２の領域、および第１の領域と第２の領域の間の領域に重なり、かつ、互いに対向する第１の側壁と第２の側壁を備える溝を有する基板；基板上に位置し、それぞれ第１の領域と第２の領域内で基板と接する一対の第１の絶縁膜；溝内に位置し、互いに離間し、かつ、それぞれ第１の側壁と第２の側壁と接する一対の第２の絶縁膜；一対の第１の絶縁膜と一対の第２の絶縁膜の上に位置し、一対の第１の絶縁膜と一対の第２の絶縁膜に接し、溝内で基板と接する複数の配線を有する。
　本発明の実施形態の一つは表示装置である。この表示装置は、第１の領域、第２の領域、および第１の領域と第２の領域に挟まれる第３の領域を有する基板；第１の領域上の画素；第２の領域上の端子；第１の領域と第２の領域上に位置し、第３の領域で基板を露出されるように配置されるアンダーコートを有する。基板は、第１の領域と第３の領域の間に第１の段差を有し、第２の領域と第３の領域の間に第２の段差を有する。表示装置はさらに、第１の段差に接する第１のフィラー；第１のフィラーから離間し、第２の段差に接する第２のフィラー；および複数の配線を有する。複数の配線は、アンダーコート上に位置し、第１の領域と第２の領域においてアンダーコートと接し、第３の領域において第１のフィラー、第２のフィラー、および基板と接する。
　本発明の実施形態の一つは表示装置の製造方法である。この製造方法は、第１の領域、第２の領域、および第１の領域と第２の領域の間の第３の領域を有する基板上にアンダーコートを形成すること、半導体膜、ゲート電極、半導体膜とゲート電極の間のゲート絶縁膜を有するトランジスタを第１の領域に形成すること、第２の領域においてアンダーコートを除去して基板を露出することによって、第１の領域と第３の領域の間に位置する第１の段差と、第２の領域と第３の領域の間に位置する第２の段差を基板に形成すること、第１の段差の第１の側壁に接する第１のフィラーと、第１のフィラーから離間し、第２の段差の第２の側壁に接する第２のフィラーを形成すること、第１の領域にトランジスタのソース電極とドレイン電極を形成すること、第３の領域に端子を形成すること、第１の領域と第２の領域においてアンダーコートと接し、かつ、第３の領域において第１のフィラー、第２のフィラー、および基板と接する複数の配線を第３の領域に形成することを含む。
一実施形態に係る表示装置の模式的上面図。 一実施形態に係る表示装置の模式的側面図。 一実施形態に係る表示装置の画素の等価回路の一例。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的上面図。 一実施形態に係る表示装置の模式的上面図。 一実施形態に係る表示装置の模式的上面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的断面図。 一実施形態に係る表示装置の模式的上面図。 一実施形態に係る表示装置の模式的上面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。 一実施形態に係る表示装置の製造方法を示す模式的断面図。
　以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
　図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
　本明細書と請求項において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
　本明細書および請求項において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
　本明細書において、類似する複数の構成要素をそれぞれ区別して指す場合、符号の後にアンダーバーと自然数を用いて表記する。これらを互いに区別せずに全体、あるいはそのうちの任意に選択される複数を表記する場合には、符号のみを用いる。
　本明細書および請求項において、「ある構造体が他の構造体から露出するという」という表現は、ある構造体の一部が他の構造体によって覆われていない態様を意味し、この他の構造体によって覆われていない部分は、さらに別の構造体によって覆われる態様も含む。
＜第１実施形態＞
　本発明の実施形態の一つである表示装置１００の構造を以下に説明する。
［１．全体構造］
　図１に表示装置１００の上面模式図を示す。表示装置１００は基板１０２を有し、その上にパターニングされた種々の絶縁膜、半導体膜、導電膜を有する。これらの絶縁膜、半導体膜、導電膜により、複数の画素１０４や画素１０４を駆動するための駆動回路（ゲート側駆動回路１０８、ソース側駆動回路１１０）が形成される。複数の画素１０４は周期的に配置され、これらによって表示領域１０６が定義される。後述するように、各画素１０４には表示素子が設けられる。以下、表示素子として発光素子１３０が画素１０４に形成された例を用いて説明する。
　ゲート側駆動回路１０８やソース側駆動回路１１０は、表示領域１０６外（周辺領域）に配置される。表示領域１０６やゲート側駆動回路１０８、ソース側駆動回路１１０からはパターニングされた導電膜で形成される種々の配線（図１では図示しない）が基板１０２の一辺へ延び、配線は基板１０２の端部付近で露出されて映像信号端子１１６、電源端子１１８、１２０などの端子を形成する。これらの端子はフレキシブル印刷回路基板（ＦＰＣ）１１４と電気的に接続される。ここで示した例では、ＦＰＣ１１４上に、半導体基板上に形成された集積回路を有する駆動ＩＣ１１２がさらに搭載される。ソース側駆動回路１１０の機能は、駆動ＩＣ１１２に統合されていても良いし、駆動ＩＣ１１２は、ＦＰＣ１１４上でなく基板１０２上に実装されていても良い。駆動ＩＣ１１２、ＦＰＣ１１４を介して外部回路（図示しない）から映像信号が供給され、映像信号は映像信号端子１１６を通してゲート側駆動回路１０８、ソース側駆動回路１１０へ与えられる。一方、画素１０４内の発光素子１３０へ供給される電源がＦＰＣ１１４、電源端子１１８、１２０を介して表示装置１００に与えられる。電源端子１２０には高電位（ＰＶＤＤ）が供給され、電源端子１１８にはＰＶＤＤよりも低い電位（ＰＶＳＳ）が供給される。これらの映像信号や電位に基づく信号が、端子と電気的に接続される配線２２０によって各画素１０４に与えられ、画素１０４が制御、駆動される。
　基板１０２として可撓性を有する基板を用いることで、表示装置１００に可撓性を付与することができ、例えばＦＰＣ１１４やそれに接続される端子が表示領域１０６と重なるように端子と表示領域１０６の間で基板１０２を折り曲げることで、図２の側面図に示すような三次元構造を与えることができる。この時、折りたたまれた形状を安定化させるためにスペーサ１２２を設けてもよい。スペーサ１２２は基板１０２によってその外周の少なくとも一部が覆われる。
［２．画素の構造］
２－１．画素回路
　各画素１０４には、パターニングされた種々の絶縁膜や半導体膜、導電膜によって発光素子１３０を含む画素回路が形成される。画素回路の構成は任意に選択することができ、その一例を等価回路として図３に示す。
　図３に示した画素回路は、発光素子１３０に加え、駆動トランジスタ１４０、第１のスイッチングトランジスタ１４２、第２のスイッチングトランジスタ１４４、保持容量１５０、付加容量１５２を含む。発光素子１３０、駆動トランジスタ１４０、第２のスイッチングトランジスタ１４４は、高電位電源線１５４と低電位電源線１５６との間で直列に接続される。高電位電源線１５４と低電位電源線１５６には、それぞれＰＶＤＤ、ＰＶＳＳが与えられる。
　本実施形態では、駆動トランジスタ１４０はｎチャネル型とし、高電位電源線１５４側の入出力端子をドレイン、発光素子１３０側の入出力端子をソースとする。駆動トランジスタ１４０のドレインは第２のスイッチングトランジスタ１４４を介して高電位電源線１５４と電気的に接続され、ソースが発光素子１３０の画素電極１８４と電気的に接続される。
　駆動トランジスタ１４０のゲートは、第１のスイッチングトランジスタ１４２を介して第１の信号線ＶＳＬと電気的に接続される。第１のスイッチングトランジスタ１４２は、そのゲートに接続される第１の走査信号線ＳＬＡに与えられる走査信号ＳＧによって動作（オン／オフ）が制御される。第１のスイッチングトランジスタ１４２がオンのとき、第１の信号線ＶＳＬの電位が駆動トランジスタ１４０のゲートに与えられる。第１の信号線ＶＳＬには、初期化信号Ｖｉｎｉと映像信号Ｖｓｉｇが所定のタイミングで与えられる。初期化信号Ｖｉｎｉは一定レベルの初期化電位を与える信号である。第１のスイッチングトランジスタ１４２は、第１の信号線ＶＳＬに同期して、所定のタイミングでオン／オフが制御され、駆動トランジスタ１４０のゲートに初期化信号Ｖｉｎｉ、または映像信号Ｖｓｉｇに基づく電位を与える。
　駆動トランジスタ１４０のドレインには、第２の信号線ＶＲＳが電気的に接続される。第２の信号線ＶＲＳには、第３のスイッチングトランジスタ１４６を介してリセット電位Ｖｒｓｔが与えられる。第３のスイッチングトランジスタ１４６を通してリセット信号Ｖｒｓｔが印加されるタイミングは、第３の信号線ＳＬＣに与えられるリセット信号ＲＧによって制御される。
　駆動トランジスタ１４０のソースとゲートとの間には、保持容量１５０が設けられる。付加容量１５２の一方の端子は駆動トランジスタ１４０のソースに接続され、他方の端子が高電位電源線１５４に接続される。付加容量１５２は、他方の端子が低電位電源線１５６に接続されるように設けてもよい。保持容量１５０と付加容量１５２は、映像信号Ｖｓｉｇを駆動トランジスタ１４０のゲートに与えるとき、映像信号Ｖｓｉｇに応じたゲート－ソース間電圧Ｖｇｓを保持するために設けられる。
　ソース側駆動回路１１０は、第１の信号線ＶＳＬに初期化信号Ｖｉｎｉ、または映像信号Ｖｓｉｇを出力する。一方、ゲート側駆動回路１０８は第１の走査信号線ＳＬＡに走査信号ＳＧを出力し、第２の走査信号線ＳＬＢに走査信号ＢＧを出力し、第３の信号線ＳＬＣにリセット信号ＲＧを出力する。
　図３に示した画素回路において、駆動トランジスタ１４０と、第１のスイッチングトランジスタ１４２は、図１に示した画素１０４のそれぞれに設けられる必要があるが、第２のスイッチングトランジスタ１４４は、近接する複数の画素１０４間で共有されても良い。具体例を挙げると、同一走査行に属し、互いに近接する複数の画素１０４間で第２のスイッチングトランジスタ１４４を共有することができる。また、図３に示した例では第３のスイッチングトランジスタ１４６はゲート側駆動回路１０８に設けられるが、第３のスイッチングトランジスタ１４６を各画素回路に設けてもよく、あるいは第２のスイッチングトランジスタ１４４と同様、近接する複数の画素１０４間で共有されても良い。
２－２．断面構造
　画素１０４の断面構造を図面を用いて説明する。図４では、基板１０２上に形成された隣接する二つの画素１０４の画素回路のうち、駆動トランジスタ１４０、保持容量１５０、付加容量１５２、発光素子１３０の断面構造が示されている。
　画素回路に含まれる各素子はアンダーコート１６０を介し、基板１０２上に設けられる。駆動トランジスタ１４０は、半導体膜１６２、ゲート絶縁膜１６４、ゲート電極１６６、ドレイン電極１７２、ソース電極１７４を含む。ゲート電極１６６は、ゲート絶縁膜１６４を介して半導体膜１６２の少なくとも一部と交差するように配置され、半導体膜１６２とゲート電極１６６が重なる領域にチャネルが形成される。半導体膜１６２はさらに、チャネルを挟持するドレイン領域１６２ａ、ソース領域１６２ｂを有する。
　ゲート絶縁膜１６４を介し、ゲート電極１６６と同一の層に存在する容量電極１６８がソース領域１６２ｂと重なるように設けられる。ゲート電極１６６、容量電極１６８の上には層間絶縁膜１７０が設けられる。層間絶縁膜１７０とゲート絶縁膜１６４には、ドレイン領域１６２ａ、ソース領域１６２ｂに達する開口が形成され、この開口を覆うようにドレイン電極１７２、ソース電極１７４が配置される。ソース電極１７４の一部は、層間絶縁膜１７０を介してソース領域１６２ｂの一部と容量電極１６８と重なり、ソース領域１６２ｂの一部、ゲート絶縁膜１６４、容量電極１６８、層間絶縁膜１７０、およびソース電極１７４の一部によって保持容量１５０が形成される。
　駆動トランジスタ１４０や保持容量１５０の上にはさらに平坦化膜１７６が設けられる。平坦化膜１７６は、ソース電極１７４に達する開口を有し、この開口と平坦化膜１７６の上面の一部を覆う接続電極１７８がソース電極１７４と接するように設けられる。平坦化膜１７６上にはさらに付加容量電極１８０が設けられる。接続電極１７８や付加容量電極１８０は同時に形成することができ、同一の層に存在することができる。接続電極１７８と付加容量電極１８０を覆うように容量絶縁膜１８２が形成される。容量絶縁膜１８２は、平坦化膜１７６の開口では接続電極１７８の一部を覆わず、接続電極１７８の上面を露出する。これにより、接続電極１７８を介し、その上に設けられる画素電極１８４とソース電極１７４間の電気的接続が可能となる。容量絶縁膜１８２には、その上に設けられる隔壁１８６と平坦化膜１７６の接触を許容するための開口１８８を設けてもよい。開口１８８を通して平坦化膜１７６中の不純物を除去することができ、これによって発光素子１３０の信頼性を向上させることができる。なお、接続電極１７８や開口１８８の形成は任意である。
　容量絶縁膜１８２上には、接続電極１７８と付加容量電極１８０を覆うように、画素電極１８４が設けられる。容量絶縁膜１８２は付加容量電極１８０と画素電極１８４によって挟持され、この構造によって付加容量１５２が形成される。画素電極１８４は、付加容量１５２と発光素子１３０によって共有される。
　画素電極１８４の上には、画素電極１８４の端部を覆う隔壁１８６が設けられる。画素電極１８４、隔壁１８６を覆うようにＥＬ層１９０、およびその上の対向電極１９８が設けられる。
　ＥＬ層１９０は複数の層から構成することができ、例えばキャリア注入層、キャリア輸送層、発光層、キャリアブロック層、励起子ブロック層など、種々の機能層を組み合わせて形成される。ＥＬ層１９０の構造は、すべての画素１０４間で同一でも良く、隣接する画素１０４間で一部の構造が異なるようにＥＬ層１９０を形成してもよい。図４では、代表的な機能層としてホール輸送層１９２、発光層１９４、電子輸送層１９６が示されている。
　発光素子１３０を保護するための保護膜（以下、パッシベーション膜）２００が発光素子１３０上に配置される。パッシベーション膜２００の構造は任意に選択することができるが、図４に示すように、無機化合物を含む第１の層２０２、有機化合物を含む第２の層２０４、および無機化合物を含む第３の層２０６を含む積層構造を適用することができる。
　パッシベーション膜２００上には樹脂を含む膜（以下、樹脂膜）２１０が設けられる。表示装置１００はさらに、基板１０２から樹脂膜２１０までの構造を挟持するように支持フィルム１２６、１２８を有しており、支持フィルム１２６、１２８によって適度な物理的強度が与えられる。支持フィルム１２６、１２８は図示しない接着層によって基板１０２や樹脂膜２１０にそれぞれ固定される。
　詳細は後述するが、アンダーコート１６０、ゲート絶縁膜１６４、層間絶縁膜１７０、容量絶縁膜１８２、第１の層２０２、第３の層２０６はいずれも絶縁膜であり、窒化ケイ素や酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素などのケイ素含有無機化合物を含む膜を含む。これらの各絶縁膜内ではケイ素含有無機化合物を含む膜が積層されていてもよい。したがって、これらの絶縁膜は、ケイ素を主な構成元素として含有する無機化合物を含む。
［３．端子、および配線］
　表示領域１０６の端部（図１において、表示領域１０６の下部）から電源端子１１８、１２０、映像信号端子１１６に至る領域を中心とする断面構造の一例を図５に模式的に示す。ここでは表示領域１０６の一部、ソース側駆動回路１１０、電源端子１１８、および表示領域１０６と電源端子１１８を電気的に接続する配線２２０の断面が示されている。
　図５に示すように、支持フィルム１２６は一部が除去されて二つに分断され、分断された部分の間で基板１０２の下面が露出する。支持フィルム１２６が除去された部分は可撓性が高く、この部分を利用して図２に示すように表示装置１００を折りたたむことができる。
　ソース側駆動回路１１０にはトランジスタなどの半導体素子が設けられ、これらによってアナログスイッチなどの種々の回路が形成される。表示領域１０６からは対向電極１９８が基板１０２の端部に向かって延伸し、平坦化膜１７６に設けられた開口において配線２２０と電気的に接続される。より具体的には、配線２２０が層間絶縁膜１７０と平坦化膜１７６の間に位置するよう、すなわち、画素１０４内のソース電極１７４やドレイン電極１７２と同一の層として設けられる。平坦化膜１７６は、ソース側駆動回路１１０と電源端子１１８の間において配線２２０に達する開口を有し、この開口を覆うように第１のコンタクト電極２２２ａ、第１のコンタクト電極２２２ａ上の第２のコンタクト電極２２２ｂを含むコンタクト電極２２２が設置される。対向電極１９８は第２のコンタクト電極２２２ｂ、第１のコンタクト電極２２２ａを介して配線２２０と電気的に接続される。配線２２０は基板１０２の端部付近で電源端子１１８を形成する。電源端子１１８の表面は、第１のコンタクト電極２２２ａと同層に存在する保護電極２２２ｃによって覆われる。
［４．フィラー］
　配線２２０を中心とする図５の拡大図を図６に示す。図６に示すように、アンダーコート１６０は一部が除去されて二つの部分に分断され、基板１０２に対してアンダーコート１６０から露出した露出面を形成する。以下、基板１０２がアンダーコート１６０から露出する領域を第３の領域２１８と呼び、アンダーコート１６０が存在する領域を第１の領域２１４、第２の領域２１６と呼ぶ。表示領域１０６やソース側駆動回路１１０、コンタクト電極２２２は第１の領域２１４に位置し、電源端子１１８を含む種々の端子は第２の領域２１６に位置する。
　第３の領域２１８上における基板１０２の厚さは、他の領域のそれと比較して小さい。すなわち基板１０２には、第１の領域２１４と第２の領域２１６の間の領域、すなわち第３の領域２１８と重なる溝１３２が設けられる。基板１０２上にはアンダーコート１６０、ゲート絶縁膜１６４、層間絶縁膜１７０、平坦化膜１７６が配置されるが、溝１３２においてはこれらの絶縁膜は除去される。すなわち、これらの絶縁膜は第３の領域２１８には設けられない。ゲート絶縁膜１６４や層間絶縁膜１７０の側面は、図６に示すようにアンダーコート１６０の上面と重なってもよく、図示しないがアンダーコート１６０の側面と同一平面上に存在してもよい。
　溝１３２は互いに対向する側壁（第１の側壁１３４、第２の側壁１３６）、および第１の側壁１３４と第２の側壁１３６の間の基板１０２の上面によって構成される。第１の側壁１３４によって、第１の領域２１４と第３の領域２１８の間に段差（第１の段差）が生じ、第２の側壁１３６によって、第２の領域２１６と第３の領域２１８の間に段差（第２の段差）が生じる。これらの側壁は、アンダーコート１６０の側面と同一平面上に位置してもよく、アンダーコート１６０の側面と一致しなくてもよい。
　表示装置１００はさらに、溝１３２内に一対のフィラー（第１のフィラー２３０、第２のフィラー２３２）を有している。フィラーはエポキシ樹脂やアクリル樹脂などの高分子を含む絶縁膜である。したがって、フィラーは有機化合物であり、炭素、酸素、および水素を主な構成元素として含む。第１のフィラー２３０は、第１の段差と接する。すなわち第１のフィラー２３０は、溝１３２において基板１０２と第１の側壁１３４と接する。第２のフィラー２３２は、第２の段差と接する。すなわち、第２のフィラー２３２は、第１のフィラー２３０から離間し、溝１３２において基板１０２と第２の側壁１３６と接する。第１のフィラー２３０と第２のフィラー２３２はアンダーコート１６０の側面と接してもよく、離間してもよい。第１のフィラー２３０と第２のフィラー２３２は、アンダーコート１６０の上面と接しないように設けることが好ましい。
　配線２２０は、溝１３２内において第１のフィラー２３０と第２のフィラー２３２上に形成され、かつ、第１のフィラー２３０、第２のフィラー２３２、基板１０２と接する。第１のフィラー２３０、第２のフィラー２３２により、配線２２０は第１の側壁１３４、および第２の側壁１３６とは接しない。配線２２０はさらに、アンダーコート１６０の側面と接する。ゲート絶縁膜１６４や層間絶縁膜１７０の側面がアンダーコート１６０の上面と重なる場合、第１の側壁１３４と表示領域１０６の間、および第２の側壁１３６と電源端子１１８の間で配線２２０はアンダーコート１６０の上面、ゲート絶縁膜１６４の側面、および層間絶縁膜１７０の側面と接する。
　第１の領域２１４と第３の領域２１８の境界とその近傍の上面模式図を図７Ａから図７Ｃに示す。ここでは、アンダーコート１６０や第１のフィラー２３０、層間絶縁膜１７０、および配線２２０のレイアウトが示されている。図７Ａに示すように、第１のフィラー２３０は、第１の側壁１３４に沿って（すなわち、アンダーコート１６０の側面に沿って）帯状に設けることができる。この場合、第１のフィラー２３０は、基板１０２の互いに対向する長辺の間にわたって連続してもよいが、一部が分断されていてもよい。あるいは図７Ｂに示すように、第１のフィラー２３０は第１の側壁１３４に沿って島状に分布するように形成してもよく、その場合は少なくとも配線２２０の下に位置する第１のフィラー２３０が、配線２２０の全幅に亘って連続しているのが好ましい。図示しないが、第２のフィラー２３２についても同様である。
　図７Ａ、図７Ｂに示した例では第１の側壁１３４やアンダーコート１６０の側面、層間絶縁膜１７０の側面は、基板１０２の短辺に平行になるように形成されるが、これらは基板１０２の上面に平行な面において曲線を有してもよい。すなわち上面視において、曲線形状を有していてもよい。例えば図７Ｃに示すように、第１の側壁１３４やアンダーコート１６０の側面、層間絶縁膜１７０の側面は、基板１０２の上面に平行な面において、隣接する配線２２０の間では曲線形状を有し、配線２２０と重なる領域では直線を与えてもよい。この場合、第１のフィラー２３０や第２のフィラー２３２も、基板１０２の上面に平行な面において曲線形状を有する。このような形状を形成することにより、配線２２０のエッチング残渣が第１の側壁１３４やアンダーコート１６０の側面、層間絶縁膜１７０の側面に付着しても、隣接する配線２２０間において第１の側壁１３４やアンダーコート１６０の側面、層間絶縁膜１７０の側面の距離が増大するため、配線２２０間のショートが発生する確率を低減することができる。
　第１のフィラー２３０や第２のフィラー２３２が配線２２０と接する面は、図６に示すように、第１の側壁１３４や第２の側壁１３６、あるいは基板１０２の上面から傾く。この面は平面でも良く、図８に示すように曲面でも良い。また、図９Ａ、図９Ｂに示すように、第１の側壁１３４や第２の側壁１３６は、アンダーコート１６０の下に入り込んでいてもよい。すなわち、基板１０２のサイドエッチングによってアンダーコート１６０の側面が溝１３２と重なる構造（オーバーハング構造）を形成してもよい。この場合、第１のフィラー２３０や第２のフィラー２３２は、基板１０２の上面とアンダーコート１６０の間の隙間を充填し、かつ、アンダーコート１６０と一部が重畳するように設けられる。第１の側壁１３４や第２の側壁１３６は、基板１０２の上面に垂直な断面において曲面形状を有してもよい。
　上述したように、表示装置１００の表示領域１０６と端子（電源端子１１８、１２０、映像信号端子１１６）の間には、アンダーコート１６０やゲート絶縁膜１６４、層間絶縁膜１７０が除去された第３の領域２１８が設けられる。さらに基板１０２には、第３の領域２１８と重なる溝１３２が形成される。このため、第３の領域２１８は他の領域と比較して可撓性が高く、この領域で表示装置１００を容易に折り曲げることができる。
　しかしながら、これらの絶縁膜が除去され、さらに溝１３２が存在する場合、表示領域１０６から端子にかけて比較的大きな段差が発生するため、配線２２０はこれらの段差に起因して断線しやすい。特に表示装置１００を第３の領域２１８を利用して折り曲げる場合、これらの段差付近において配線２２０に大きな負荷がかかるため、配線２２０の断線が促進される。例えば第１の側壁１３４や第２の側壁１３６上の配線２２０に大きな負荷がかかり、断線が生じやすくなる。このような断線は、前述のように溝１３２の端部においてアンダーコート１６０がオーバーハング構造となる箇所において特に頻発する。
　これに対して本実施形態で述べた表示装置１００は、第１の側壁１３４や第２の側壁１３６、および溝１３２内の基板１０２と接するフィラーを有している。このフィラーは段差、特に第１の側壁１３４や第２の側壁１３６に起因する段差を小さくし、アンダーコート１６０から溝１３２にわたる断面形状の変化を緩和することができる。したがって、表示装置１００の折り曲げ時に配線２２０にかかる負荷が減少し、断線を抑制することができる。
　さらに、表示装置１００がオーバーハング構造を有する場合、エッチングによって配線２２０を形成する際、エッチング残渣が基板１０２の上面とアンダーコート１６０の間の隙間に残留しやすく、配線間ショートの原因となる。しかしながらこの隙間はフィラーによって充填されるため、配線間ショートを防止することが可能である。したがって本実施形態を適用することで、高い信頼性を表示装置１００に付与することができる。
＜第２実施形態＞
　第１実施形態では、基板１０２に設けられた溝１３２の側壁（第１の側壁１３４、第２の側壁１３６）とアンダーコート１６０の側面によって形成される段差がフィラー（第１のフィラー２３０、第２のフィラー２３２）によって緩和された表示装置１００について説明した。このようなフィラーの段差緩和能力は、種々の絶縁膜間、あるいは絶縁膜内に生じる段差の緩和にも有効である。本実施形態では、フィラーが基板１０２上に設けられる絶縁膜間の段差を緩和するように設けられた変形例について述べる。
　例えば図１０Ａ、および点線円で囲まれた領域の拡大図（図１０Ｂ）に示すように、表示装置１００は、第１のフィラー２３０と第２のフィラー２３２とともに、あるいはこれらに替わり、アンダーコート１６０と配線２２０に挟まれる第３のフィラー２３４と第４のフィラー２３６を有することができる。より具体的には、第１の領域２１４において、第３のフィラー２３４はアンダーコート１６０の上面と接し、ゲート絶縁膜１６４や層間絶縁膜１７０の側面、配線２２０と接する。同様に、第２の領域２１６において、第４のフィラー２３６はアンダーコート１６０の上面と接し、ゲート絶縁膜１６４や層間絶縁膜１７０の側面、配線２２０と接する。この時、アンダーコート１６０の上面は第３のフィラー２３４や第４のフィラー２３６から一部が露出されていてもよく、第３のフィラー２３４や第４のフィラー２３６によってアンダーコート１６０の上面全体が覆われていてもよい。
　あるいは図１１Ａ、および点線円で囲まれた領域の拡大図（図１１Ｂ）に示すように、アンダーコート１６０は第１の層１６０ａ、第２の層１６０ｂ、および第３の層１６０ｃを有し、第１の領域２１４と第２の領域２１６において、第３の層１６０ｃの側面が第２の層１６０ｂや第１の層１６０ａと重なってもよい。図１１Ｂに示すように、第３の層１６０ｃの側面はゲート絶縁膜１６４や層間絶縁膜１７０の側面と同一平面であってもよく、ゲート絶縁膜１６４や層間絶縁膜１７０の側面が第３の層１６０ｃの上面と重なってもよい。このような形状は、第２の層１６０ｂと第３の層１６０ｃがエッチング速度の異なる材料を含んでいるときに発生しやすい。第３のフィラー２３４は、第１の領域２１４において第２の層１６０ｂの上面と第３の層１６０ｃの側面に接し、配線２２０と接する。同様に、第４のフィラー２３６は、第２の領域２１６において第２の層１６０ｂの上面と第３の層１６０ｃの側面に接し、配線２２０と接する。
　あるいは図１２Ａ、および点線円で囲まれた領域の拡大図（図１２Ｂ）に示すように、層間絶縁膜１７０とゲート絶縁膜１６４の積層が段差を作り出す場合、第３のフィラー２３４と第４のフィラー２３６をこれらの絶縁膜の一部と接するように設けることができる。例えば層間絶縁膜１７０が第１の層１７０ａと第２の層１７０ｂの積層膜であり、第１の層１７０ａの側壁がゲート絶縁膜１６４の上面と重なる場合、第１の層１７０ａの側面と接するように第３のフィラー２３４、第４のフィラー２３６を設けることができる。具体的には、第１の領域２１４において、第３のフィラー２３４はゲート絶縁膜１６４の上面、第１の層１７０ａの側面、および配線２２０と接する。同様に第２の領域２１６において、第４のフィラー２３６はゲート絶縁膜１６４の上面、第１の層１７０ａの側面、および配線２２０と接する。ゲート絶縁膜１６４は第１の層１７０ａから露出してもよく、第１の層１７０ａと接しない上面の全体が第３のフィラー２３４、第４のフィラー２３６に覆われていてもい。
　なお、基板１０２には必ずしも溝１３２を設ける必要は無く、例えば図１３Ａとその一部の拡大図（図１３Ｂ）に示すように、第３の領域２１８における基板１０２の上面は、第１の領域２１４や第２の領域２１６におけるそれと同一平面上であってもよい。すなわち、基板１０２の厚さは、第１の領域２１４、第２の領域２１６、第３の領域２１８において同一でも良い。
　第１のフィラー２３０と第２のフィラー２３２と同様、第３のフィラー２３４や第４のフィラー２３６も、図１４Ａに示すように、層間絶縁膜１７０（あるいはゲート絶縁膜１６４）の側面に沿うように、基板１０２の短辺に平行に配置される。図示していないが、第３のフィラー２３４や第４のフィラー２３６は島状に配置してもよい。あるいは図１４Ｂに示すように、基板１０２の上面に平行な面において曲線を有するように形成してもよい。図１４Ｂに示した例では、第１の側壁１３４やアンダーコート１６０の側面、層間絶縁膜１７０の側面は、基板１０２の上面に平行な面において、隣接する配線２２０の間では曲線形状を有し、配線２２０と重なる領域では直線形状を有する。第１のフィラー２３０や第３のフィラー２３４も、第１の側壁１３４やアンダーコート１６０の側面、層間絶縁膜１７０の側面に沿うように、基板１０２の上面に平行な面において曲線形状を有する。
　その他の構成は第１実施形態と同じ、あるいは類似するので、説明は省略する。
　第１実施形態と同様、本実施形態を適用することで、積層された複数の膜のエッチング速度の差によって基板１０２上の絶縁膜間に段差が生じても、その段差を緩和することができる。その結果、表示装置を変形しても、絶縁膜上に形成された配線の断線を防止することができる。また、絶縁膜間にオーバーハングが形成された場合でも、フィラーによってその隙間を充填することができる。このため、高い信頼性を有する表示装置を提供することが可能となる。
＜第３実施形態＞
　本実施形態では、表示装置１００の製造方法を述べる。ここでは、図９Ａに示した構造を有する表示装置１００を例として用い、その製造方法を図１５Ａから図２２（Ｄ）を用いて説明する。図１５Ａから図２０の各々は二つの図を含むが、左側は画素１０４の断面模式図であり、右側は第２の領域２１６を中心とする断面模式図である。第１、第２実施形態と重複する内容の説明は省略することがある。
　図１５Ａに示すように、まず、支持基板１０３上に基板１０２を形成する。支持基板１０３は、表示装置１００の製造工程中、表示装置１００に含まれる種々の絶縁膜や導電膜、半導体膜を支持するものであり、ガラスや石英を含むことができる。基板１０２は可撓性の基板であり、ポリイミドやポリアミド、ポリカルボナートなどの高分子を含む。基板１０２はインクジェット法やスピンコート法、印刷法などの湿式成膜法、あるいはラミネート法などによって支持基板１０３上に設けられる。表示装置１００に可撓性を付与しない場合には、支持基板１０３を基板１０２として用いればよい。
　次に、基板１０２にアンダーコート１６０を単層構造、あるいは積層構造を有するように形成する。アンダーコート１６０は基板１０２の全面に形成される。ここでは、アンダーコート１６０として第１の層１６０ａから第３の層１６０ｃの積層が示されており、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜をそれぞれ第１の層１６０ａから第３の層１６０ｃとして用いることができる。この場合、第１の層１６０ａは基板１０２との密着性向上のため、第２の層１６０ｂは水などの不純物に対するブロック膜として、第３の層１６０ｃは第２の層１６０ｂ中に含有する水素原子の拡散を防止するためのブロック膜として設けられる。図示しないが、アンダーコート１６０の形成前に、トランジスタを形成する領域に遮光膜を形成してもよい。ここで、シリコン酸化膜とは、ケイ素と酸素を主成分として含む膜であり、シリコン窒化膜とは、ケイ素と窒素を主成分として含む膜である。
　次に、アンダーコート１６０上に、画素回路中のトランジスタなどが形成される（図１５Ｂ）。ここでは一例として、トランジスタとしてポリシリコンを半導体膜１６２として有するｎチャネル型の駆動トランジスタ１４０、および保持容量１５０の形成を述べるが、ｐチャネル型のトランジスタも同時に形成してもよい。アンダーコート１６０上に、半導体膜１６２、ゲート絶縁膜１６４、ゲート電極１６６、容量電極１６８を順次形成する。半導体膜１６２は、ゲート電極１６６と重なるチャネル領域１６２ｃやドレイン領域１６２ａ、ソース領域１６２ｂに加え、チャネル領域１６２ｃとドレイン領域１６２ａの間、チャネル領域１６２ｃとソース領域１６２ｂの間に低濃度不純物領域１６２ｄが設けられた構造を有する。ゲート絶縁膜１６４はシリコン含有無機化合物を含み、シリコン酸化膜などが用いられる。ゲート電極１６６や容量電極１６８は種々の金属から選択される金属やその合金を含む配線（第１配線）を用いて形成され、第１配線は例えばモリブデンとタングステンの積層構造を有する。容量電極１６８はゲート電極１６６と同一の層に存在し、ゲート絶縁膜１６４とソース領域１６２ｂとともに保持容量１５０の形成に用いられる。
　ゲート電極１６６、容量電極１６８上には層間絶縁膜１７０が形成される（図１５Ｂ）。層間絶縁膜１７０も第１の領域２１４から第３の領域２１８、第２の領域２１６にかけて形成される。図１５Ｂでは層間絶縁膜１７０は単層構造を有するように描かれているが、層間絶縁膜１７０は、例えばシリコン窒化膜とシリコン酸化膜を積層することで形成してもよい。
　その後パターニングを行って、層間絶縁膜１７０とゲート絶縁膜１６４の一部を除去し、第３の領域２１８においてアンダーコート１６０を露出する（図１６Ｂ）。この時、ドレイン領域１６２ａとソース領域１６２ｂを露出するための開口も同時に形成される。
　次に、溝１３２を形成しない領域を図示しないレジストマスクで覆い、露出したアンダーコート１６０をエッチングにより除去する。この際、第３の領域２１８においてアンダーコート１６０が確実にエッチングで除去されるよう、オーバーエッチングを行うことが好ましい。これにより、第３の領域２１８において基板１０２の一部が除去されて溝１３２が形成される。このエッチング条件は適宜調節してもよく、例えば図１６Ｂで示すようなオーバーハング構造が形成されるような条件を選択してもよく、あるいはアンダーコート１６０は除去されるものの、溝１３２が形成されないような条件を選択してもよい。後者を選択することで図１３Ａ、図１３Ｂに示される構造を得ることができる。あるいは、アンダーコート１６０のエッチングによる除去の段階では溝１３２を形成せず、引き続くアッシングによるレジストマスクの除去において基板１０２の一部を除去して溝１３２を形成してもよい。
　図示しないが、ドレイン領域１６２ａとソース領域１６２ｂを露出するための開口を形成すると同時に、アンダーコート１６０の除去と溝１３２の形成を同時に行ってもよい。
　続いて、第１のフィラー２３０、第２のフィラー２３２を形成する。具体的には、アクリル樹脂やエポキシ樹脂を与えるオリゴマーを減圧下で気化、あるいは霧状にし、基板１０２をオリゴマーの蒸気に晒す（樹脂蒸着）。この時、窒素やアルゴンをキャリアガスとして用い、オリゴマーの蒸気を基板１０２に吹き付けてもよい。第１の側壁１３４や第２の側壁１３６付近で働く毛細管現象により、基板１０２に付着したオリゴマーは、第１の側壁１３４や第２の側壁１３６、およびこれらの近傍に形成される基板１０２－アンダーコート１６０間の隙間に優先的に充填される。したがって、蒸着条件（蒸着時の圧力、時間、オリゴマーの加熱温度など）を制御することで、マスクを用いることなく、第１の側壁１３４や第２の側壁１３６、およびこれらの近傍に形成される隙間にオリゴマーを局所的に、かつ選択的に形成することができる。その後、加熱処理、あるいは光照射を行ってオリゴマーを硬化させ、第１のフィラー２３０と第２のフィラー２３２を形成し、これによってオーバーハング構造が第１のフィラー２３０と第２のフィラー２３２とによって覆われる（図１７Ａ）。なお、必要に応じてシャドーマスクを用い、オリゴマーを塗布しない部分を遮蔽して樹脂蒸着を行ってもよい。また、不要な部分にオリゴマーが付着した場合、酸素を含むガスの存在下、アッシング処理を行って不要なオリゴマーやこれに由来する樹脂を除去してもよい。
　樹脂蒸着の際、ドレイン領域１６２ａとソース領域１６２ｂ上に設けられる開口内にもオリゴマーが塗布され、開口内に設けられるドレイン電極１７２、ソース電極１７４との電気的接続ができない場合には、シャドーマスクを用いる、あるいは開口をあらかじめレジストマスクで覆った後に第１のフィラー２３０と第２のフィラー２３２を形成すればよい。
　次に、導電層を第２配線を用いて形成した後エッチングを行い、ドレイン電極１７２、ソース電極１７４、配線２２０を形成する（図１７Ｂ）。第２配線も複数の金属層の積層として形成することができ、例えばチタン／アルミニウム／チタンの三層積層構造を採用することができる。これにより、配線２２０は溝１３２において基板１０２と第１のフィラー２３０、第２のフィラー２３２と接する。同時に、ソース電極１７４の一部は容量電極１６８と重なるように配置され、ソース領域１６２ｂ、ゲート絶縁膜１６４、容量電極１６８、層間絶縁膜１７０、およびソース電極１７４の一部で保持容量１５０が形成される。配線２２０は、第２の領域２１６まで延在し、のちにＦＰＣ１１４を接続するための電源端子１１８を形成する。
　その後、駆動トランジスタ１４０や保持容量１５０、配線２２０を覆うように平坦化膜１７６を形成する（図１７Ｂ）。平坦化膜１７６としては感光性アクリル樹脂などの有機材料が用いられ、これにより、平坦性に優れた絶縁膜を与えることができる。平坦化膜１７６は基板１０２のほぼ全面に形成した後に一部を除去し、ソース電極１７４－画素電極１８４間の接続、配線２２０－コンタクト電極２２２間の接続、電源端子１１８の形成、および第３の領域２１８に高い可撓性を付与するための開口を形成する（図１８Ａ）。その後、平坦化膜１７６の除去により露出したソース電極１７４や配線２２０は、インジウム－スズ酸化物（ＩＴＯ）やインジウム－亜鉛酸化物（ＩＺＯ）などの導電性酸化物を用いて保護される。すなわち、ソース電極１７４と接続される接続電極１７８、配線２２０と接続される第１のコンタクト電極２２２ａと保護電極２２２ｃが形成される。これらを形成することで、引き続くプロセスにおいて、ソース電極１７４や配線２２０の劣化を防ぐことができる。同時に、付加容量電極１８０が平坦化膜１７６上に形成される（図１８Ａ）。
　引き続き、接続電極１７８、第１のコンタクト電極２２２ａ、保護電極２２２ｃを覆うように容量絶縁膜１８２が形成される。容量絶縁膜１８２はケイ素含有無機化合物を含むことができ、代表的にはシリコン窒化膜が用いられる。容量絶縁膜１８２も、基板１０２のほぼ全面に絶縁膜を形成した後エッチングによるパターニングを行い、接続電極１７８と第１のコンタクト電極２２２ａの上面、保護電極２２２ｃの端部を除く表面、および配線２２０が露出されるよう、一部を除去することによって形成される（図１８Ｂ）。これにより、電源端子１１８などの端子が形成される。同時に、開口１８８が形成される。
　次に、画素電極１８４を形成する（図１８Ｂ）。画素電極１８４の構成は任意であるが、反射電極として使用する場合、例えばＩＺＯ、銀、ＩＺＯの三層積層構造を適用すればよい。画素電極１８４は、接続電極１７８と電気的に接続され、かつ、付加容量電極１８０と重なるように設けられる。これにより、画素電極１８４が駆動トランジスタ１４０と電気的に接続されるとともに、画素１０４において画素電極１８４、容量絶縁膜１８２、付加容量電極１８０によって付加容量１５２が形成される。また、画素電極１８４の形成と同時に、第１のコンタクト電極２２２ａと重なり、かつ電気的に接続されるように第２のコンタクト電極２２２ｂが形成される。
　画素電極１８４の形成後、隔壁（バンク、リブとも呼ばれる）１８６を形成する（図１９）。隔壁１８６は、平坦化膜１７６と同様、感光性アクリル樹脂などを用いて形成される。隔壁１８６は、画素電極１８４の端部を覆うとともに、画素電極１８４の表面を発光領域として露出するように開口を有し、その開口端はなだらかなテーパー形状となるのが好ましい。開口端が急峻な形状になっていると、後に形成されるＥＬ層１９０のカバレッジ不良を招く。ここで、平坦化膜１７６と隔壁１８６は、両者の間の容量絶縁膜１８２に設けられる開口１８８を通じて接触する。これにより、隔壁１８６形成後の熱処理などを通じて、平坦化膜１７６から脱離する水や有機化合物などの不純物を隔壁１８６を通じて開放することができる。
　隔壁１８６の形成後、ＥＬ層１９０を形成する（図１９）。ＥＬ層１９０に含まれる機能層は、蒸着法、あるいは湿式成膜法によって形成することができる。ＥＬ層１９０の形成後、対向電極１９８を形成する。ここでは、いわゆるトップエミッション構造の発光素子１３０を形成するため、対向電極１９８は可視光に対して透光性を示すように構成される。例えばマグネシウムと銀の合金を、ＥＬ層１９０からの出射光が透過する程度の厚さで堆積して対向電極１９８を形成する。対向電極１９８は表示領域１０６のみならず、コンタクト電極２２２を覆うように形成され、第１のコンタクト電極２２２ａ、第２のコンタクト電極２２２ｂを介して配線２２０と電気的に接続される。これにより、電源端子１１８から与えられる電源電位（ＰＶＳＳ）が対向電極１９８に供給される。
　対向電極１９８の形成後、パッシベーション膜２００を形成する。パッシベーション膜２００は、外部から発光素子１３０へ水などの不純物が侵入することを防止することを機能の一つとして有する。図２０に示すように、パッシベーション膜２００は第１の層２０２、第２の層２０４、第３の層２０６が積層された構造をとることができ、例えばそれぞれシリコン窒化膜、有機樹脂膜、シリコン窒化膜として形成することができる。第１の層２０２と第２の層２０４の間、あるいは第２の層２０４と第３の層２０６の間には、密着性向上を目的として、シリコン酸化膜やアモルファスシリコン膜をさらに設けても良い。
　この時、第１の層２０２と第３の層２０６は基板１０２のほぼ全面を覆うように形成され、一方第２の層２０４は表示領域１０６やコンタクト電極２２２を覆うものの、溝１３２や電源端子１１８を覆わないように設けられる。この後、図２１に示すように、樹脂膜２１０を形成する。樹脂膜２１０は表示領域１０６やコンタクト電極２２２を選択的に覆うように設けられる。この樹脂膜２１０をマスクとしてエッチングを行い、樹脂膜２１０に覆われていない第１の層２０２と第３の層２０６を除去する。これにより、溝１３２において配線２２０が露出するとともに、電源端子１１８の保護電極２２２ｃが露出し、ＦＰＣ１１４との電気的な接続が可能となる。
　図示しないが、その後、樹脂膜２１０上に支持フィルム１２８を設け、支持基板１０３を介して光照射を行って支持基板１０３－基板１０２間の接着性を低下させ、支持基板１０３を剥離する。支持基板１０３を剥離した後に支持フィルム１２６を設けることで、表示装置１００が得られる。
　上述したように本実施形態では、未硬化樹脂であるオリゴマーを減圧下で処理し、得られたオリゴマーの蒸気で基板１０２を処理することで、アンダーコート１６０の側面、およびその近傍の基板１０２上に選択的に、かつ局所的に第１のフィラー２３０と第２のフィラー２３２を設けることができる。これにより、アンダーコート１６０が作り出す段差を緩和することができる。また、意図せず溝１３２が形成された場合でも、溝１３２の側壁、およびその近傍の基板１０２上に、選択的に、かつ局所的に第１のフィラー２３０と第２のフィラー２３２を設けることができ、溝１３２やアンダーコート１６０が作り出す段差を緩和することができる。その結果、映像信号や電源を供給するための配線の切断を防止することができる。また、表示装置１００の屈曲される領域（第３の領域２１８）には、アンダーコート１６０や層間絶縁膜１７０、平坦化膜１７６などの絶縁膜を設けない。これにより、第３の領域２１８に高い可撓性を付与することができる。また、折り曲げられる第３の領域２１８には脆い絶縁膜が存在しないため、これらの絶縁膜の破壊に起因する表示装置１００の信頼性低下を招くことがない。したがって、低コストで信頼性の高い表示装置を提供することができる。
　本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
　本明細書においては、開示例として主にＥＬ表示装置の場合を例示したが、他の適用例として、その他の自発光型表示装置、液晶表示装置、あるいは電気泳動素子などを有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。
　上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、または、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
　１００：表示装置、１０２：基板、１０３：支持基板、１０４：画素、１０６：表示領域、１０８：ゲート側駆動回路、１１０：ソース側駆動回路、１１４：ＦＰＣ、１１６：映像信号端子、１１８：電源端子、１２０：電源端子、１２２：スペーサ、１２６：支持フィルム、１２８：支持フィルム、１３０：発光素子、１３２：溝、１３４：第１の側壁、１３６：第２の側壁、１４０：駆動トランジスタ、１４２：第１のスイッチングトランジスタ、１４４：第２のスイッチングトランジスタ、１４６：第３のスイッチングトランジスタ、１５０：保持容量、１５２：付加容量、１５４：高電位電源線、１５６：低電位電源線、１６０：アンダーコート、１６０ａ：第１の層、１６０ｂ：第２の層、１６０ｃ：第３の層、１６２：半導体膜、１６２ａ：ドレイン領域、１６２ｂ：ソース領域、１６４：ゲート絶縁膜、１６６：ゲート電極、１６８：容量電極、１７０：層間絶縁膜、１７０ａ：第１の層、１７０ｂ：第２の層、１７２：ドレイン電極、１７４：ソース電極、１７６：平坦化膜、１７８：接続電極、１８０：付加容量電極、１８２：容量絶縁膜、１８４：画素電極、１８６：隔壁、１８８：開口、１９０：ＥＬ層、１９２：ホール輸送層、１９４：発光層、１９６：電子輸送層、１９８：対向電極、２００：パッシベーション膜、２０２：第１の層、２０４：第２の層、２０６：第３の層、２１０：樹脂膜、２１４：第１の領域、２１６：第２の領域、２１８：第３の領域、２２０：配線、２２２：コンタクト電極、２２２ａ：第１のコンタクト電極、２２２ｂ：第２のコンタクト電極、２２２ｃ：保護電極、２３０：第１のフィラー、２３２：第２のフィラー、２３４：第３のフィラー、２３６：第４のフィラー

Claims (20)

  1. 　基板と、
    　前記基板上に位置し、前記基板の一部を露出して前記基板に露出面を与える第１の絶縁膜と、
    　前記露出面、および前記第１の絶縁膜の第１の側面と接する第２の絶縁膜と、
    　前記第２の絶縁膜の上に位置し、前記露出面、前記第１の絶縁膜、および前記第２の絶縁膜と接する少なくとも一つの配線を有する表示装置。
  2. 　前記第２の絶縁膜から離間し、前記露出面と接する第３の絶縁膜をさらに有し、
    　前記第１の絶縁膜は、前記露出面を介して前記第１の側面と対向する第２の側面を有し、
    　前記第３の絶縁膜は前記第２の側面と接し、
    　前記配線は前記第３の絶縁膜上に位置し、前記第３の絶縁膜と接する、請求項１に記載の表示装置。
  3. 　前記第２の絶縁膜と前記第３の絶縁膜は、島状に配置される、請求項２に記載の表示装置。
  4. 　前記第１の絶縁膜は、ケイ素を含有する無機化合物を含み、
    　前記第２の絶縁膜と前記第３の絶縁膜は、炭素、酸素、および水素を含有する有機化合物を含む、請求項２に記載の表示装置。
  5. 　前記配線をさらに１つ以上有し、
    　前記第１の側面は、平面視において、隣接する前記配線の間で湾曲した部分を有する、請求項１に記載の表示装置。
  6. 　第１の領域、第２の領域、および前記第１の領域と前記第２の領域の間の領域に重なり、かつ、互いに対向する第１の側壁と第２の側壁を備える溝を有する基板と、
    　前記基板上に位置し、それぞれ前記第１の領域と前記第２の領域内で前記基板と接する一対の第１の絶縁膜と、
    　前記溝内に位置し、互いに離間し、かつ、それぞれ前記第１の側壁と前記第２の側壁と接する一対の第２の絶縁膜と、
    　前記一対の第１の絶縁膜と前記一対の第２の絶縁膜の上に位置し、前記一対の第１の絶縁膜と前記一対の第２の絶縁膜に接し、前記溝内で前記基板と接する複数の配線を有する表示装置。
  7. 　前記一対の第２の絶縁膜は島状に配置される、請求項６に記載の表示装置。
  8. 　前記複数の配線は、前記一対の第１の絶縁膜の側面と上面に接する、請求項６に記載の表示装置。
  9. 　前記複数の配線と接する前記一対の第２の絶縁膜の表面は、断面視において、前記第１の側壁と前記第２の側壁から傾く、請求項６に記載の表示装置。
  10. 　前記一対の第１の絶縁膜は前記溝と重なり、
    　前記一対の第２の絶縁膜は、一部が前記一対の第１の絶縁膜に覆われる、請求項６に記載の表示装置。
  11. 　前記第１の領域と前記第２の領域にそれぞれ位置し、前記一対の第１の絶縁膜と前記複数の配線に挟まれる一対の第３の絶縁膜と、
    　前記一対の第１の絶縁膜上にそれぞれ位置し、前記一対の第１の絶縁膜にそれぞれ接し、前記一対の第３の絶縁膜にそれぞれ接する一対の第４の絶縁膜をさらに有し、
    　前記一対の第１の絶縁膜の上面は、前記一対の第４の絶縁膜から露出し、
    　前記複数の配線は、前記一対の第３の絶縁膜と前記一対の第４の絶縁膜と接する、請求項６に記載の表示装置。
  12. 　前記第１の領域と前記第２の領域にそれぞれ位置し、前記一対の第１の絶縁膜と前記複数の配線に挟まれる一対の第３の絶縁膜と、
    　前記一対の第３の絶縁膜の表面に接する一対の第４の絶縁膜を有し、
    　前記一対の第４の絶縁膜は、前記一対の第１の絶縁膜から離間し、
    　前記複数の配線は、前記一対の第３の絶縁膜と前記一対の第４の絶縁膜と接する、請求項６に記載の表示装置。
  13. 　前記一対の第１の絶縁膜は、ケイ素を含有する無機化合物を含み、
    　前記一対の第２の絶縁膜は、炭素、酸素、および水素を含有する有機化合物を含む、請求項６に記載の表示装置。
  14. 　前記一対の第３の絶縁膜は、ケイ素を含有する無機化合物を含み、
    　前記一対の第４の絶縁膜は、炭素、酸素、および水素を含有する有機化合物を含む、請求項１１、または１２に記載の表示装置。
  15. 　前記第１の側壁は、平面視において、隣接する配線の間で湾曲した部分を有する、請求項６に記載の表示装置。
  16. 　第１の領域、第２の領域、および前記第１の領域と前記第２の領域に挟まれる第３の領域を有し、前記第１の領域と前記第３の領域の間に第１の段差を有し、前記第２の領域と前記第３の領域の間に第２の段差を有する基板と、
    　前記第１の領域上の画素と、
    　前記第２の領域上の端子と、
    　前記第１の領域と前記第２の領域上に位置し、前記第３の領域で前記基板が露出されるように配置されるアンダーコートと、
    　前記第１の段差の第１の側壁に接する第１のフィラーと、
    　前記第１のフィラーから離間し、前記第２の段差の第２の側壁と接する第２のフィラーと、
    　前記アンダーコート上に位置し、前記第１の領域と前記第２の領域において前記アンダーコートと接し、前記第３の領域において前記第１のフィラー、前記第２のフィラー、および前記基板と接する複数の配線を有する表示装置。
  17. 　前記第１のフィラーと前記第２のフィラーは島状に配置される、請求項１６に記載の表示装置。
  18. 　前記第１の領域と前記第２の領域において、前記複数の配線は前記アンダーコートの側面と上面に接する、請求項１６に記載の表示装置。
  19. 　前記複数の配線と接する前記第１のフィラーと前記第２のフィラーの表面は、断面視において、前記第１の側壁と前記第２の側壁から傾く、請求項１６に記載の表示装置。
  20. 　前記第１の側壁、前記第２の側壁、前記第１のフィラー、および前記第２のフィラーは、前記アンダーコートに覆われる、請求項１６に記載の表示装置。
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