WO2019010810A1 - 一种goa电路及液晶显示器 - Google Patents

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transistor
signal
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control signal
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曾丽媚
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深圳市华星光电半导体显示技术有限公司
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only

Definitions

  • the present invention relates to the field of liquid crystal display, and in particular to a GOA circuit and a liquid crystal display.
  • the driving of the horizontal scanning line of the active liquid crystal display panel is mainly performed by an external integrated circuit (Integrated Circuit, IC) is completed, and the external IC is used to supply a voltage to the corresponding gate line, so that the corresponding thin film transistor (TFT) generates an on/off action to drive the horizontal scanning lines of each level.
  • IC Integrated Circuit
  • TFT thin film transistor
  • GOA technology Gate Driver on Array
  • the driving circuit of the horizontal scanning line can be fabricated in the non-display area of the substrate by using the original process of the liquid crystal display panel, so that it can replace the external IC to complete the driving of the horizontal scanning line.
  • GOA technology can reduce the bonding process of external ICs, and has the opportunity to increase production capacity and reduce product costs.
  • the existing GOA circuit generally adopts two sets of the same pull-down maintenance module, and requires more thin film transistors, resulting in more occupied by the non-display area, which is not conducive to narrow border or borderless design.
  • the invention mainly provides a GOA circuit and a liquid crystal display, which adopts a set of pull-down maintenance modules to reduce the usage of the thin film transistors, thereby reducing the difficulty of the narrow border or the borderless design of the liquid crystal display.
  • a technical solution adopted by the present invention is to provide a GOA circuit for a liquid crystal display, the GOA circuit includes a plurality of cascaded GOA units, wherein the Nth level GOA unit includes: a pull-up control module , a pull-up module, a downlink module, a bootstrap capacitor module, a pull-down maintenance module, and a pull-down module;
  • the pull-up control module is configured to receive the N-2th level transmission signal and the N-2th level scan signal, and according to the N-th The 2nd stage signal and the N-2th scan signal output an internal control signal at the Nth stage gate signal point;
  • the pull-up module is configured to receive the internal control signal and the clock signal, and pull up the Nth according to the internal control signal and the clock signal Level scan signal;
  • the downlink module is configured to receive an internal control signal and a clock signal, and output an Nth stage level signal according to the internal control signal and the clock signal;
  • the bootstrap capacitor module is used to raise the high level of the internal
  • another technical solution adopted by the present invention is to provide a GOA circuit for a liquid crystal display, the GOA circuit including a plurality of cascaded GOA units, wherein the Nth stage GOA unit includes: a pull-up control Module, pull-up module, downlink module, bootstrap capacitor module, pull-down maintenance module and pull-down module; pull-up control module is used to receive the N-2 level signal and the N-2 level scan signal, and according to the Nth The -2 level signal and the N-2th signal output an internal control signal at the Nth stage gate signal point; the pull-up module is configured to receive the internal control signal and the clock signal, and is boosted according to the internal control signal and the clock signal.
  • the Nth stage GOA unit includes: a pull-up control Module, pull-up module, downlink module, bootstrap capacitor module, pull-down maintenance module and pull-down module; pull-up control module is used to receive the N-2 level signal and the N-2 level scan signal, and according to the Nth The -2 level signal and the N-2th signal output
  • the downlink module is configured to receive an internal control signal and a clock signal, and output an Nth-level signal according to an internal control signal and a clock signal;
  • the bootstrap capacitor module is used to raise a high level of the internal control signal;
  • the maintenance module is configured to receive an internal control signal, a first control signal, and maintain a low level of the Nth scan signal according to the internal control signal and the first control signal; and
  • the pulldown module is configured to receive the internal signal Control signal, stage N + 2 transmission signal, and the signal and stage N + 2 N-th transmission signal low-level scan signal in accordance with the internal control.
  • another technical solution adopted by the present invention is to provide a liquid crystal display including a GOA circuit, the GOA circuit including a plurality of cascaded GOA units, wherein the Nth stage GOA unit includes: Pulling control module, pull-up module, downlink module, bootstrap capacitor module, pull-down maintenance module and pull-down module; pull-up control module is used for receiving the N-2th level transmission signal and the N-2th level scanning signal, and according to The N-2th level signal and the N-2th scan signal output an internal control signal at the Nth stage gate signal point; the pull-up module is configured to receive the internal control signal and the clock signal, and pull according to the internal control signal and the clock signal The Nth scan signal is output; the downlink module is configured to receive the internal control signal and the clock signal, and output the Nth stage level signal according to the internal control signal and the clock signal; the bootstrap capacitor module is used to raise the high level of the internal control signal The pull-down maintaining module is configured to receive the internal control signal, the first control signal
  • the GOA circuit and the liquid crystal display of the present invention comprise a plurality of cascaded GOA units
  • the Nth stage GOA unit comprises: a pull-up control module, configured to receive the N-2th level transmission signal and the Nth - Level 2 scan signal to output an internal control signal at the Nth stage gate signal point; pull-up module for receiving an internal control signal and a clock signal to boost the Nth-level scan signal; and a downlink module for receiving internal control The signal and the clock signal output the signal of the Nth stage level;
  • the bootstrap capacitor module is used for raising the high level of the internal control signal;
  • the pull-down maintaining module is configured to receive the internal control signal and the first control signal to maintain the Nth-level scan signal The low level;
  • the pull-down module is configured to receive the internal control signal and the N+2 level-level signal to pull down the N-th scan signal.
  • FIG. 1 is a schematic structural diagram of a GOA circuit according to an embodiment of the present invention.
  • Figure 2 is a circuit schematic diagram of a first embodiment of a GOA unit in the GOA circuit of Figure 1;
  • FIG. 3 is a timing chart showing the operation of the GOA unit shown in Figure 2;
  • Figure 4 is a circuit schematic diagram of a second embodiment of a GOA unit in the GOA circuit of Figure 1;
  • FIG. 5 is a timing chart showing the operation of the GOA unit shown in Figure 4.
  • FIG. 6 is a schematic structural view of a liquid crystal display device according to an embodiment of the present invention.
  • FIG. 1 is a schematic structural diagram of a GOA circuit according to an embodiment of the present invention.
  • the GOA circuit 10 includes a plurality of cascaded GOA units 11.
  • the Nth stage GOA unit 11 is used for the clock signal CK, the N-2th stage transmission signal ST(N-2), the N+2 level transmission signal ST(N+2), and the N-2th level scanning. Under the control of the signal G(N-2) and the first control signal K1, the Nth scanning signal G(N) is output to charge the corresponding Nth horizontal scanning line.
  • the transistor in the GOA circuit is IGZO TFT.
  • FIG. 2 is a circuit schematic diagram of a first embodiment of a GOA unit in the GOA circuit of Figure 1.
  • the Nth stage GOA unit includes a pull-up control module 100, a pull-up module 201, a downlink module 202, a bootstrap capacitor module 203, a pull-down maintenance module 300, and a pull-down module 400.
  • the pull-up control module 100 is configured to receive the N-2th level transmission signal ST(N-2) and the N-2th level scanning signal G(N-2), and transmit the signal ST(N according to the N-2th stage level signal -2) and the N-2th scanning signal G(N-2) outputs an internal control signal K at the Nth stage gate signal point Q(N).
  • the pull-up module 201 is configured to receive the internal control signal K and the clock signal CK, and pull up the N-th scan signal G(N) according to the internal control signal K and the clock signal CK.
  • the downlink module 202 is configured to receive the internal control signal K and the clock signal CK, and output the Nth stage level transmission signal ST(N) according to the internal control signal K and the clock signal CK.
  • the bootstrap capacitor module 203 is used to raise the high level of the internal control signal K.
  • the pull-down maintaining module 300 is configured to receive the internal control signal K, the first control signal K1, and maintain the low level of the Nth-th scan signal G(N) according to the internal control signal K and the first control signal K1.
  • the pull-down module 400 is configured to receive the internal control signal K, the N+2 level-level signal ST(N+2), and pull down the first according to the internal control signal K and the N+2 level-level signal ST(N+2) N-level scan signal G(N).
  • the pull-up control module 100 includes a first transistor T1, the first end of the first transistor T1 receives the N-2th stage pass signal ST(N-2), and the second end of the first transistor T1 receives the Nth -2 level scan signal G(N-2), the third end of the first transistor T1 is electrically connected to the Nth stage gate signal point Q(N) for outputting the internal control signal K to the Nth stage gate signal point Q(N).
  • the pull-up module 201 includes a third transistor T3, the downstream module includes 202 a second transistor T2, and the bootstrap capacitor module 203 includes a capacitor C.
  • the first transistor T2 and the third transistor T3 are electrically connected to receive the internal control signal K, and the second transistor T2 and the third transistor T3 are electrically connected to receive the clock signal CK, and the second transistor T2 is The third end outputs the Nth stage pass signal ST(N), the third end of the third transistor T3 is connected to the Nth stage scan signal G(N); the two ends of the capacitor C are respectively connected to the first end of the second transistor T2 The third terminal of the third transistor T3 is electrically connected.
  • the pull-down maintaining module 300 includes a sixth transistor T6, a seventh transistor T7, an eighth transistor T8, a ninth transistor T9, a tenth transistor T10, and an eleventh transistor T11.
  • the first end, the second end of the sixth transistor T6 and the second end of the eighth transistor T8 are electrically connected to receive the first control signal K1, and the third end of the sixth transistor T6 and the second end of the seventh transistor T7 are respectively
  • the first end of the eighth transistor T8 is electrically connected, and the first end of the seventh transistor T7 is electrically connected to the first end of the ninth transistor T9 to receive an internal control signal K, and the third end of the eighth transistor T8 is respectively connected to the ninth transistor
  • the second end of the T9, the first end of the tenth transistor T10, the first end of the eleventh transistor T11 are electrically connected, and the second end of the tenth transistor T10 is connected to the Nth-order scan signal G(N), the eleventh The second end of the transistor T11 is electrically connected to the N
  • the pull-down maintaining module 300 includes an inverter, the input end of the inverter is the Nth-level gate signal point Q(N), and the output end of the inverter is the tenth transistor T10,
  • the common connection terminal of the eight transistor T8 and the ninth transistor T9 is denoted as node Out ⁇ .
  • the pull-down module 400 includes a fourth transistor T4 and a fifth transistor T5.
  • the first terminal of the fourth transistor T4 and the fifth transistor T5 is electrically connected to receive the N+2 stage-level signal ST(N+2), and the second terminal of the fourth transistor T4 receives the internal control signal K, and the fifth transistor T5
  • the second end is connected to the Nth stage scan signal G(N)
  • the third end of the fourth transistor T4 and the fifth transistor T5 is electrically connected to the low level signal VSS.
  • the first control signal K1 is a high level signal, which is a direct current signal.
  • the first to eleventh transistors T1 to T11 are N-type MOS transistors, and the first ends of the first to eleventh transistors T1 to T11 are gates of the N-type MOS transistors, and the second end is N.
  • the drain of the MOS transistor, the third end is the source of the N-type MOS transistor.
  • FIG. 3 is a timing chart of the operation of the GOA unit shown in FIG. 2.
  • H represents a high potential
  • L represents a low potential
  • the clock signal CK includes four clock signals, and four clock signals are sequentially cyclically applied to adjacent four GOA units, and the four clock signals are respectively the first clock.
  • the clock signal CK acts on the GOA unit of the even-numbered stage
  • the operation timing diagram takes the clock signal CK as the GOA unit of the third clock signal CLK3 as an example. Be explained.
  • the third clock signal CLK3 is at a high level
  • the N-2th stage pass signal ST(N-2) and the N-2th stage scan signal G(N-2) are at a low level
  • first The thin film transistor T1 is turned off
  • the Nth gate signal point Q(N) is at a low level
  • the pull-up module 201 is turned off
  • the N-th scan signal G(N) outputs a low level signal.
  • the third clock signal CLK3 is at a low level, and the N-2th stage pass signal ST(N-2) and the N-2th stage scan signal G(N-2) are at a high level, first
  • the thin film transistor T1 is turned on, the voltage of the Nth gate signal point Q(N) is at a high level, and the capacitor C is charged while the second thin film transistor T2 and the third thin film transistor T3 are turned on due to the third clock signal.
  • CLK3 is low level, the Nth stage scan signal G(N) outputs a low level signal, and the node OUT in the pull-down maintenance module 300 outputs a low level signal.
  • the third clock signal CLK3 is at a high level, and the Nth gate signal point Q at the gate of the second thin film transistor T2 and the third thin film transistor T3 due to the presence of the capacitor C (after charging) The voltage of N) is raised to a higher level. Since the third clock signal CLK3 is at a high level, the Nth-stage scan signal G(N) outputs a high level signal, and the node OUT in the pull-down maintaining module 300 continues to output low. Level signal.
  • the third clock signal CLK3 is at a low level
  • the N+2 stage-level signal ST(N+2) is a high level signal
  • the pull-down module 400 sets the Nth-level gate signal point Q(N) The voltage is pulled down so that the Nth-order scan signal G(N) outputs a low level signal.
  • FIG. 4 is a circuit schematic diagram of a second embodiment of a GOA unit in the GOA circuit of FIG. 1. As shown in FIG. 4, the second embodiment shown in FIG. 4 differs from the first embodiment shown in FIG. 2 in that the pull-down maintaining circuit 300' shown in FIG. Further, a twelfth transistor and a thirteenth transistor are included.
  • the first end of the twelfth transistor T12 and the thirteenth transistor T13 are electrically connected to receive the second control signal K2, and the second end of the twelfth transistor T12 is electrically connected to the Nth gate signal point Q(N),
  • the second end of the thirteenth transistor T13 is electrically connected to the second end of the tenth transistor T10, and the third end of the twelfth transistor T12 and the thirteenth transistor T13 is electrically connected to the low level signal VSS.
  • the first control signal K1 is a low frequency signal
  • the second control signal K2 is a high frequency signal
  • the second control signal K2 and the clock signal CK of the Nth stage GOA unit are mutually inverted signals.
  • the first control signal K1 in the GOA unit shown in FIG. 2 is a high level signal, so that the tenth transistor T10 and the eleventh transistor T11 are in a unipolar (positive voltage) bias. Under the long-term positive DC voltage stress, the threshold voltage of the tenth transistor T10 and the eleventh transistor T11 drifts after a long time of operation, and the conductivity degradation occurs, thereby seriously affecting the pull-down transistor. Service life. That is to say, the high level signal of the first control signal K1 generates a stress effect on the tenth transistor T10 and the eleventh transistor T11, thereby affecting the service lives of the tenth transistor T10 and the eleventh transistor T11.
  • the first control signal K1 is replaced with a low frequency signal to reduce the stress effect, and a group of the twelfth transistor T12 and the first step which are pulled down by the high frequency signal, that is, the second control signal K2, are added.
  • the thirteen transistor T13 ensures that the pull-down function of the pull-down sustain circuit 300' is still effective when the first control signal K1 is at a low potential.
  • FIG. 5 is a timing chart of the operation of the GOA unit shown in FIG. 4. The difference between the operational timing diagram shown in Figure 5 and the operational timing diagram shown in Figure 3 is:
  • the first control signal K1 is a low frequency signal
  • the first control signal K1 in FIG. 3 is a high level signal
  • a second control signal K2 is added in FIG. 5, wherein the second control signal K2 and the third clock signal CLK3 are mutually inverted signals.
  • the voltage magnitude refers to the magnitude of the high level voltage HA and the low level voltage LA of the first control signal K1.
  • the high level voltage HA is 28V
  • the low level voltage is -8V
  • the high level voltage HA is 22V
  • the low level voltage is -6V.
  • the frequency is the frequency at which the high level voltage HA and the low level voltage LA are converted.
  • the high-level voltage HA remains 16.667ms (100 frames) and then transitions to the low-level voltage LA and maintains 100 frames and repeats the loop or the high-level voltage HA remains 50 frames and then transitions to the low-level voltage LA and remains 100 frames and repeat the loop.
  • FIG. 6 is a schematic structural view of a liquid crystal display device according to an embodiment of the present invention. As shown in FIG. 6, the liquid crystal display 1 includes the above-described GOA circuit 10.
  • the GOA circuit and the liquid crystal display of the present invention comprise a plurality of cascaded GOA units
  • the Nth-level GOA unit comprises: a pull-up control module, configured to receive the N-2th level transmission signal and the N-2th stage scan signal to output an internal control signal at the Nth stage gate signal point; and the pull-up module is configured to receive the internal control signal and the clock The signal is used to pull up the Nth-level scan signal; the downlink module is configured to receive the internal control signal and the clock signal to output the Nth stage level signal; the bootstrap capacitor module is used to raise the high level of the internal control signal; the pull-down maintenance module a low level for receiving the internal control signal and the first control signal to maintain the Nth scan signal; and a pull-down module for receiving the internal control signal and the N+2 stage-level signal to lower the Nth-level scan signal .
  • the present invention can realize the GOA circuit by using a set of pull-down maintenance modules, thereby reducing the

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Abstract

一种GOA电路(10)及液晶显示器(1)，GOA电路(10)包括级联的多个GOA单元(11)，第N级GOA单元(11)包括：上拉控制模块(100)、以及与上拉控制模块(100)相连的上拉模块(201)、下传模块(202)、自举电容模块(203)、下拉维持模块(300)和下拉模块(400)，其中，上拉控制模块(100)与第N-2级级传信号(ST(N-2))和第N-2级扫描信号(G(N-2))相连，上拉模块(201)和下传模块(202)与时钟信号(CK)相连，下拉维持模块(300)与第一控制信号(K1)相连，下拉模块(400)与第N+2级级传信号(ST(N+2))相连。采用一组下拉维持模块(300)即可实现GOA电路(10)，从而减少薄膜晶体管的使用量，降低液晶显示器(1)的窄边框或者无边框设计的难度。

Description

一种GOA电路及液晶显示器
【技术领域】
本发明涉及液晶显示领域，特别是涉及一种GOA电路及液晶显示器。
【背景技术】
目前主动式液晶显示面板水平扫描线的驱动(即栅极驱动)主要由外接的集成电路(Integrated Circuit，IC)来完成，外接的IC用于给相应的栅极线提供电压，使对应的薄膜晶体管（TFT）产生开/关的动作以实现对各级水平扫描线的驱动。而GOA技术(Gate Driver on Array)即阵列基板行驱动技术，可以运用液晶显示面板的原有制程将水平扫描线的驱动电路制作在基板的非显示区，使之能替代外接IC来完成水平扫描线的驱动。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本。
但现有的GOA电路一般采用两组相同的下拉维持模块，需要的薄膜晶体管较多，导致非显示区占用较多，不利于窄边框或者无边框设计。
【发明内容】
本发明主要提供一种GOA电路及液晶显示器，采用一组下拉维持模块以减少薄膜晶体管的使用量，从而降低液晶显示器的窄边框或者无边框设计的难度。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种GOA电路，用于液晶显示器，该GOA电路包括级联的多个GOA单元其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块和下拉模块；上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、第一控制信号，并根据内部控制信号、第一控制信号维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第N+2级级传信号，并根据内部控制信号和第N+2级级传信号拉低第N级扫描信号；其中，下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收第一控制信号，第六晶体管的第三端分别与第七晶体管的第二端、第八晶体管的第一端电连接，第七晶体管的第一端与第九晶体管的第一端电连接后接收内部控制信号，第八晶体管的第三端分别与第九晶体管的第二端、第十晶体管的第一端、第十一晶体管的第一端电连接，第十晶体管的第二端与第N级扫描信号连接，第十一晶体管的第二端与第N级栅极信号点电连接，第七晶体管、第九晶体管、第十晶体管、第十一晶体管的第三端与低电平信号电连接；其中，第一控制信号为高电平信号；其中，上拉控制模块包括第一晶体管，第一晶体管的第一端接收第N-2级级传信号，第一晶体管的第二端接收第N-2级扫描信号，第一晶体管的第三端与第N级栅极信号点电连接，用于输出内部控制信号至第N级栅极信号点。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种GOA电路，用于液晶显示器，该GOA电路包括级联的多个GOA单元其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块和下拉模块；上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、第一控制信号，并根据内部控制信号、第一控制信号维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第N+2级级传信号，并根据内部控制信号和第N+2级级传信号拉低第N级扫描信号。
为解决上述技术问题，本发明采用的再一个技术方案是：提供一种液晶显示器，该液晶显示器包括GOA电路，该GOA电路包括级联的多个GOA单元其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块和下拉模块；上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据第N-2级级传信号和第N-2扫描信号在第N级栅极信号点输出内部控制信号；上拉模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号拉升第N级扫描信号；下传模块用于接收内部控制信号和时钟信号，并根据内部控制信号和时钟信号输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块用于接收内部控制信号、第一控制信号，并根据内部控制信号、第一控制信号维持第N级扫描信号的低电平；下拉模块用于接收内部控制信号、第N+2级级传信号，并根据内部控制信号和第N+2级级传信号拉低第N级扫描信号。
本发明的有益效果是：本发明的GOA电路及液晶显示器包括级联的多个GOA单元，第N级GOA单元包括:上拉控制模块，用于接收第N-2级级传信号和第N-2级扫描信号以在第N级栅极信号点输出内部控制信号；上拉模块，用于接收内部控制信号和时钟信号以拉升第N级扫描信号；下传模块，用于接收内部控制信号和时钟信号以输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块，用于接收内部控制信号、第一控制信号以维持第N级扫描信号的低电平；下拉模块，用于接收内部控制信号、第N+2级级传信号以拉低第N级扫描信号。通过上述方式，本发明采用一组下拉维持模块即可实现GOA电路，从而可以减少薄膜晶体管的使用量，进而降低液晶显示器的窄边框或者无边框设计的难度。
【附图说明】
图1是本发明实施例的GOA电路的结构示意图；
图2是图1所示GOA电路中GOA单元的第一实施例的电路原理图；
图3是图2所示GOA单元的工作时序图；
图4是图1所示GOA电路中GOA单元的第二实施例的电路原理图；
图5是图4所示GOA单元的工作时序图；
图6是本发明实施例的液晶显示器的结构示意图。
【具体实施方式】
在说明书及权利要求书当中使用了某些词汇来指称特定的组件，所属领域中的技术人员应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的基准。下面结合附图和实施例对本发明进行详细说明。
图1是本发明实施例的GOA电路的结构示意图。如图1所示，GOA电路10包括级联的多个GOA单元11。
其中第N级GOA单元11用于在时钟信号CK、第N-2级级传信号ST（N-2）、第N+2级级传信号ST（N+2），第N-2级扫描信号G（N-2）、第一控制信号K1的控制下，输出第N级扫描信号G（N）以对对应的第N条水平扫描线进行充电。其中，GOA电路中的晶体管为IGZO TFT。
图2是图1所示GOA电路中GOA单元的第一实施例的电路原理图。如图2所示，第N级GOA单元包括上拉控制模块100、上拉模块201、下传模块202、自举电容模块203、下拉维持模块300和下拉模块400。
上拉控制模块100用于接收第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2），并根据第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2）在第N级栅极信号点Q（N）输出内部控制信号K。
上拉模块201用于接收内部控制信号K和时钟信号CK，并根据内部控制信号K和时钟信号CK拉升第N级扫描信号G（N）。
下传模块202用于接收内部控制信号K和时钟信号CK，并根据内部控制信号K和时钟信号CK输出第N级级传信号ST（N）。
自举电容模块203用于抬升内部控制信号K的高电平。
下拉维持模块300用于接收内部控制信号K、第一控制信号K1，并根据内部控制信号K和第一控制信号K1维持第N级扫描信号G（N）的低电平。
下拉模块400用于接收内部控制信号K、第N+2级级传信号ST（N+2），并根据内部控制信号K和第N+2级级传信号ST（N+2）拉低第N级扫描信号G（N）。
具体来说，上拉控制模块100包括第一晶体管T1，第一晶体管T1的第一端接收第N-2级级传信号ST（N-2），第一晶体管T1的第二端接收第N-2级扫描信号G（N-2），第一晶体管T1的第三端与第N级栅极信号点Q（N）电连接，用于输出内部控制信号K至第N级栅极信号点Q（N）。
上拉模块201包括第三晶体管T3，下传模块包括202第二晶体管T2，自举电容模块203包括电容C。
其中，第二晶体管T2和第三晶体管T3的第一端电连接后接收内部控制信号K，第二晶体管T2和第三晶体管T3的第二端电连接后接收时钟信号CK，第二晶体管T2的第三端输出第N级级传信号ST（N），第三晶体管T3的第三端与第N级扫描信号G（N）连接；电容C的两端分别与第二晶体管T2的第一端和第三晶体管T3的第三端电连接。
下拉维持模块300包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10和第十一晶体管T11。第六晶体管T6的第一端、第二端和第八晶体管T8的第二端电连接后接收第一控制信号K1，第六晶体管T6的第三端分别与第七晶体管T7的第二端、第八晶体管T8的第一端电连接，第七晶体管T7的第一端与第九晶体管T9的第一端电连接后接收内部控制信号K，第八晶体管T8的第三端分别与第九晶体管T9的第二端、第十晶体管T10的第一端、第十一晶体管T11的第一端电连接，第十晶体管T10的第二端与第N级扫描信号G（N）连接，第十一晶体管T11的第二端与第N级栅极信号点Q（N）电连接，第七晶体管T7、第九晶体管T9、第十晶体管T10、第十一晶体管T11的第三端与低电平信号VSS电连接。
本领域的技术人员可以理解，下拉维持模块300包括一反相器，反相器的输入端为第N级栅极信号点Q（N），反相器的输出端为第十晶体管T10、第八晶体管T8和第九晶体管T9的公共连接端，记为节点Out¬¬¬。
下拉模块400包括第四晶体管T4和第五晶体管T5。第四晶体管T4和第五晶体管T5的第一端电连接后接收第N+2级级传信号ST（N+2），第四晶体管T4的第二端接收内部控制信号K，第五晶体管T5的第二端与第N级扫描信号G（N）连接，第四晶体管T4和第五晶体管T5的第三端与低电平信号VSS电连接。
在本实施例中，第一控制信号K1为高电平信号，其为直流信号。
在本实施例中，第一晶体管T1至第十一晶体管T11为N型MOS管，第一晶体管T1至第十一晶体管T11的第一端为N型MOS管的栅极，第二端为N型MOS管的漏极，第三端为N型MOS管的源极。
请一并参考图3，图3是图2所示GOA单元的工作时序图。如图3所示，H表示高电位，L表示低电位，时钟信号CK包括四个时钟信号，四个时钟信号依次循环作用于相邻的四个GOA单元，四个时钟信号分别为第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4，其中，当时钟信号CK为第一时钟信号CLK1、第三时钟信号CLK3时，时钟信号CK作用于奇数级的GOA单元，当时钟信号CK为第二时钟信号CLK2、第四时钟信号CLK4时，时钟信号CK作用于偶数级的GOA单元，本工作时序图以时钟信号CK为第三时钟信号CLK3的GOA单元为例进行说明。
在T1时刻内，第三时钟信号CLK3为高电平，第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2）为低电平，第一薄膜晶体管T1关闭，第N级栅极信号点Q（N）处于低电平，上拉模块201断开，第N级扫描信号G（N）输出低电平信号。
在T2时刻内，第三时钟信号CLK3为低电平，第N-2级级传信号ST（N-2）和第N-2级扫描信号G（N-2）为高电平，第一薄膜晶体管T1导通，第N级栅极信号点Q（N）的电压为高电平，对电容C进行充电，同时第二薄膜晶体管T2和第三薄膜晶体管T3导通，由于第三时钟信号CLK3为低电平，第N级扫描信号G（N）输出低电平信号，下拉维持模块300中的节点OUT输出低电平信号。
在T3时刻内，第三时钟信号CLK3为高电平，由于电容C（充电后）的存在使第二薄膜晶体管T2、第三薄膜晶体管T3的栅极处的第N级栅极信号点Q（N）的电压被提升到更高的电平，由于第三时钟信号CLK3为高电平，第N级扫描信号G（N）输出高电平信号，下拉维持模块300中的节点OUT继续输出低电平信号。
在T4时刻内，第三时钟信号CLK3为低电平，第N+2级级传信号ST（N+2）为高电平信号，下拉模块400将第N级栅极信号点Q（N）的电压下拉，使得第N级扫描信号G（N）输出低电平信号。
图4是图1所示GOA电路中GOA单元的第二实施例的电路原理图。如图4所示，图4所示的第二实施例与图2所示的第一实施例的区别在于：图4所示的下拉维持电路300’ 进一步包括第十二晶体管和第十三晶体管。第十二晶体管T12和第十三晶体管T13的第一端电连接后接收第二控制信号K2，第十二晶体管T12的第二端与第N级栅极信号点Q（N）电连接，第十三晶体管T13的第二端与第十晶体管T10的第二端电连接，第十二晶体管T12和第十三晶体管T13的第三端与低电平信号VSS电连接。
在本实施例中，第一控制信号K1为低频信号，第二控制信号K2为高频信号。优选地，第二控制信号K2与第N级GOA单元的时钟信号CK互为反相信号。
本领域的技术人员可以理解，图2所示的GOA单元中第一控制信号K1为高电平信号，使得第十晶体管T10和第十一晶体管T11处于单极性（电压为正）的偏置下，会受到较长时间正极性的直流电压应力，在长时间工作之后第十晶体管T10和第十一晶体管T11的阈值电压漂移较大，且会发生导电能力的退化，从而严重影响下拉晶体管的使用寿命。也就是说，第一控制信号K1为高电平信号会对第十晶体管T10和第十一晶体管T11产生应力（Stress）效应，从而影响第十晶体管T10和第十一晶体管T11的使用寿命。因此，在图4所示的GOA单元中，第一控制信号K1更换为低频信号以降低应力效应，同时增加一组用高频信号也即第二控制信号K2下拉的第十二晶体管T12和第十三晶体管T13，以保证当第一控制信号K1处于低电位的时候下拉维持电路300’的下拉功能仍然有作用。
请一并参考图5，图5是图4所示GOA单元的工作时序图。图5所示的工作时序图与图3所示的工作时序图的差别在于：
图5中第一控制信号K1为低频信号，图3中的第一控制信号K1为高电平信号。另外，图5中新增了第二控制信号K2，其中，第二控制信号K2与第三时钟信号CLK3互为反相信号。
其中，通过对第一控制信号K1的电压大小和频率的设定，可以获得一组对第十晶体管T10和第十一晶体管T11产生应力效应最低的组合。
其中，电压大小是指第一控制信号K1的高电平电压HA和低电平电压LA的大小。举例来说，高电平电压HA为28V、低电平电压为-8V或者高电平电压HA为22V、低电平电压为-6V。
其中，频率为高电平电压HA和低电平电压LA转换的频率。举例来说，高电平电压HA保持16.667ms（100帧）后转成低电平电压LA并保持100帧并重复循环或者高电平电压HA保持50帧后转成低电平电压LA并保持100帧并重复循环。
图6是本发明实施例的液晶显示器的结构示意图。如图6所示，液晶显示器1包括了上述GOA电路10。
本发明的有益效果是：本发明的GOA电路及液晶显示器包括级联的多个GOA单元，第N级GOA单元包括: 上拉控制模块，用于接收第N-2级级传信号和第N-2级扫描信号以在第N级栅极信号点输出内部控制信号；上拉模块，用于接收内部控制信号和时钟信号以拉升第N级扫描信号；下传模块，用于接收内部控制信号和时钟信号以输出第N级级传信号；自举电容模块用于抬升内部控制信号的高电平；下拉维持模块，用于接收内部控制信号、第一控制信号以维持第N级扫描信号的低电平；下拉模块，用于接收内部控制信号、第N+2级级传信号以拉低第N级扫描信号。通过上述方式，本发明采用一组下拉维持模块即可实现GOA电路，从而可以减少薄膜晶体管的使用量，进而降低液晶显示器的窄边框或者无边框设计的难度。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (20)

  1. 一种GOA电路，用于液晶显示器，其中，所述GOA电路包括级联的多个GOA单元，其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块和下拉模块；
    所述上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据所述第N-2级级传信号和所述第N-2级扫描信号在第N级栅极信号点输出内部控制信号；
    所述上拉模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号拉升第N级扫描信号；
    所述下传模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号输出第N级级传信号；
    所述自举电容模块用于抬升所述内部控制信号的高电平；
    所述下拉维持模块用于接收所述内部控制信号、第一控制信号，并根据所述内部控制信号和所述第一控制信号维持第N级扫描信号的低电平；
    所述下拉模块用于接收所述内部控制信号、第N+2级级传信号，并根据所述内部控制信号和所述第N+2级级传信号拉低第N级扫描信号；
    其中，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
    所述第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收所述第一控制信号，所述第六晶体管的第三端分别与所述第七晶体管的第二端、所述第八晶体管的第一端电连接，所述第七晶体管的第一端与所述第九晶体管的第一端电连接后接收所述内部控制信号，所述第八晶体管的第三端分别与所述第九晶体管的第二端、所述第十晶体管的第一端、所述第十一晶体管的第一端电连接，所述第十晶体管的第二端与第N级扫描信号连接，所述第十一晶体管的第二端与所述第N级栅极信号点电连接，所述第七晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管的第三端与低电平信号电连接；
    其中，所述第一控制信号为高电平信号；
    其中，所述上拉控制模块包括第一晶体管，所述第一晶体管的第一端接收所述第N-2级级传信号，所述第一晶体管的第二端接收所述第N-2级扫描信号，所述第一晶体管的第三端与所述第N级栅极信号点电连接，用于输出所述内部控制信号至所述第N级栅极信号点。
  2. 根据权利要求1所述的GOA电路，其中，所述上拉模块包括第三晶体管，所述下传模块包括第二晶体管，所述自举电容模块包括电容；
    所述第二晶体管和所述第三晶体管的第一端电连接后接收所述内部控制信号，所述第二晶体管和所述第三晶体管的第二端电连接后接收所述时钟信号，所述第二晶体管的第三端输出所述第N级级传信号，所述第三晶体管的第三端与第N级扫描信号连接；
    所述电容的两端分别与所述第二晶体管的第一端和所述第三晶体管的第三端电连接。
  3. 一种GOA电路，用于液晶显示器，其中，所述GOA电路包括级联的多个GOA单元，其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块和下拉模块；
    所述上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据所述第N-2级级传信号和所述第N-2级扫描信号在第N级栅极信号点输出内部控制信号；
    所述上拉模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号拉升第N级扫描信号；
    所述下传模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号输出第N级级传信号；
    所述自举电容模块用于抬升所述内部控制信号的高电平；
    所述下拉维持模块用于接收所述内部控制信号、第一控制信号，并根据所述内部控制信号和所述第一控制信号维持第N级扫描信号的低电平；
    所述下拉模块用于接收所述内部控制信号、第N+2级级传信号，并根据所述内部控制信号和所述第N+2级级传信号拉低第N级扫描信号。
  4. 根据权利要求3所述的GOA电路，其中，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
    所述第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收所述第一控制信号，所述第六晶体管的第三端分别与所述第七晶体管的第二端、所述第八晶体管的第一端电连接，所述第七晶体管的第一端与所述第九晶体管的第一端电连接后接收所述内部控制信号，所述第八晶体管的第三端分别与所述第九晶体管的第二端、所述第十晶体管的第一端、所述第十一晶体管的第一端电连接，所述第十晶体管的第二端与第N级扫描信号连接，所述第十一晶体管的第二端与所述第N级栅极信号点电连接，所述第七晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管的第三端与低电平信号电连接。
  5. 根据权利要求4所述的GOA电路，其中，所述第一控制信号为高电平信号。
  6. 根据权利要求4所述的GOA电路，其中，所述第一控制信号为低频信号时，所述下拉维持电路还包括第十二晶体管和第十三晶体管；
    所述第十二晶体管和所述第十三晶体管的第一端电连接后接收第二控制信号，所述第十二晶体管的第二端与所述第N级栅极信号点电连接，所述第十三晶体管的第二端与所述第十晶体管的第二端电连接，所述第十二晶体管和所述第十三晶体管的第三端与所述低电平信号电连接。
  7. 根据权利要求6所述的GOA电路，其中，所述第二控制信号与第N级GOA单元的所述时钟信号互为反相信号。
  8. 根据权利要求4所述的GOA电路，其中，所述上拉控制模块包括第一晶体管，所述第一晶体管的第一端接收所述第N-2级级传信号，所述第一晶体管的第二端接收所述第N-2级扫描信号，所述第一晶体管的第三端与所述第N级栅极信号点电连接，用于输出所述内部控制信号至所述第N级栅极信号点。
  9. 根据权利要求8所述的GOA电路，其中，所述上拉模块包括第三晶体管，所述下传模块包括第二晶体管，所述自举电容模块包括电容；
    所述第二晶体管和所述第三晶体管的第一端电连接后接收所述内部控制信号，所述第二晶体管和所述第三晶体管的第二端电连接后接收所述时钟信号，所述第二晶体管的第三端输出所述第N级级传信号，所述第三晶体管的第三端与第N级扫描信号连接；
    所述电容的两端分别与所述第二晶体管的第一端和所述第三晶体管的第三端电连接。
  10. 根据权利要求9所述的GOA电路，其中，所述下拉模块包括第四晶体管和第五晶体管；
    其中，所述第四晶体管和第五晶体管的第一端电连接后接收所述第N+2级级传信号，所述第四晶体管的第二端接收所述内部控制信号，所述第五晶体管的第二端与第N级扫描信号连接，所述第四晶体管和所述第五晶体管的第三端与所述低电平信号电连接。
  11. 根据权利要求10所述的GOA电路，其中，所述第一晶体管至所述第十一晶体管为N型MOS管，所述第一晶体管至所述第十一晶体管的所述第一端为所述N型MOS管的栅极，所述第二端为N型MOS管的漏极，所述第三端为N型MOS管的源极。
  12. 一种液晶显示器，其中，包括GOA电路，所述GOA电路包括级联的多个GOA单元，其中，第N级GOA单元包括：上拉控制模块、上拉模块、下传模块、自举电容模块、下拉维持模块和下拉模块；
    所述上拉控制模块用于接收第N-2级级传信号和第N-2级扫描信号，并根据所述第N-2级级传信号和所述第N-2级扫描信号在第N级栅极信号点输出内部控制信号；
    所述上拉模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号拉升第N级扫描信号；
    所述下传模块用于接收所述内部控制信号和时钟信号，并根据所述内部控制信号和所述时钟信号输出第N级级传信号；
    所述自举电容模块用于抬升所述内部控制信号的高电平；
    所述下拉维持模块用于接收所述内部控制信号、第一控制信号，并根据所述内部控制信号和所述第一控制信号维持第N级扫描信号的低电平；
    所述下拉模块用于接收所述内部控制信号、第N+2级级传信号，并根据所述内部控制信号和所述第N+2级级传信号拉低第N级扫描信号。
  13. 根据权利要求12所述的液晶显示器，其中，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管和第十一晶体管；
    所述第六晶体管的第一端、第二端和第八晶体管的第二端电连接后接收所述第一控制信号，所述第六晶体管的第三端分别与所述第七晶体管的第二端、所述第八晶体管的第一端电连接，所述第七晶体管的第一端与所述第九晶体管的第一端电连接后接收所述内部控制信号，所述第八晶体管的第三端分别与所述第九晶体管的第二端、所述第十晶体管的第一端、所述第十一晶体管的第一端电连接，所述第十晶体管的第二端与第N级扫描信号连接，所述第十一晶体管的第二端与所述第N级栅极信号点电连接，所述第七晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管的第三端与低电平信号电连接。
  14. 根据权利要求13所述的液晶显示器，其中，所述第一控制信号为高电平信号。
  15. 根据权利要求13所述的液晶显示器，其中，所述第一控制信号为低频信号时，所述下拉维持电路还包括第十二晶体管和第十三晶体管；
    所述第十二晶体管和所述第十三晶体管的第一端电连接后接收第二控制信号，所述第十二晶体管的第二端与所述第N级栅极信号点电连接，所述第十三晶体管的第二端与所述第十晶体管的第二端电连接，所述第十二晶体管和所述第十三晶体管的第三端与所述低电平信号电连接。
  16. 根据权利要求15所述的液晶显示器，其中，所述第二控制信号与第N级GOA单元的所述时钟信号互为反相信号。
  17. 根据权利要求13所述的液晶显示器，其中，所述上拉控制模块包括第一晶体管，所述第一晶体管的第一端接收所述第N-2级级传信号，所述第一晶体管的第二端接收所述第N-2级扫描信号，所述第一晶体管的第三端与所述第N级栅极信号点电连接，用于输出所述内部控制信号至所述第N级栅极信号点。
  18. 根据权利要求17所述的液晶显示器，其中，所述上拉模块包括第三晶体管，所述下传模块包括第二晶体管，所述自举电容模块包括电容；
    所述第二晶体管和所述第三晶体管的第一端电连接后接收所述内部控制信号，所述第二晶体管和所述第三晶体管的第二端电连接后接收所述时钟信号，所述第二晶体管的第三端输出所述第N级级传信号，所述第三晶体管的第三端与第N级扫描信号连接；
    所述电容的两端分别与所述第二晶体管的第一端和所述第三晶体管的第三端电连接。
  19. 根据权利要求18所述的液晶显示器，其中，所述下拉模块包括第四晶体管和第五晶体管；
    其中，所述第四晶体管和第五晶体管的第一端电连接后接收所述第N+2级级传信号，所述第四晶体管的第二端接收所述内部控制信号，所述第五晶体管的第二端与第N级扫描信号连接，所述第四晶体管和所述第五晶体管的第三端与所述低电平信号电连接。
  20. 根据权利要求19所述的液晶显示器，其中，所述第一晶体管至所述第十一晶体管为N型MOS管，所述第一晶体管至所述第十一晶体管的所述第一端为所述N型MOS管的栅极，所述第二端为N型MOS管的漏极，所述第三端为N型MOS管的源极。
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