WO2019008624A1 - 表示装置およびその画素回路 - Google Patents

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WO2019008624A1
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electro
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circuit
voltage
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将紀 小原
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シャープ株式会社
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Definitions

  • the present invention relates to a display device, and more particularly to a display device provided with a pixel circuit including an electro-optical element.
  • the pixel circuit of the organic EL display device includes a drive transistor, a write control transistor, and the like in addition to the organic EL element.
  • TFTs thin film transistors
  • the organic EL element is a type of electro-optical element, and emits light with a luminance corresponding to the amount of current flowing.
  • the driving transistor is provided in series with the organic EL element, and controls the amount of current flowing to the organic EL element.
  • FIG. 13 is a circuit diagram of a pixel circuit of a conventional organic EL display device.
  • the pixel circuit shown in FIG. 13 is described in FIG. 20 of Patent Document 1, and includes TFTs T91 and T92, an organic EL element L9, and a capacitor C9.
  • the TFT: T91 functions as a drive transistor
  • the TFT: T92 functions as a write control transistor.
  • TFT: T92 turns on when the voltage of the scanning line Si is high level. At this time, a voltage corresponding to the video signal (hereinafter, referred to as a data voltage) is applied to the data line Dj. The data voltage is written to the gate terminal of the TFT: T91. After the voltage of the scanning line Si changes to the low level, the gate voltage of the TFT: T91 is maintained at the writing level by the action of the capacitor C9. At this time, a current of an amount corresponding to the gate voltage (data voltage) of the TFT: T91 flows through the TFT: T91 and the organic EL element L9. The organic EL element L9 emits light with a brightness (brightness according to the video signal) according to the amount of current flowing.
  • the characteristics of the organic EL element L9 deteriorate with the passage of time.
  • the current flowing through the organic EL element L9 decreases, and the luminance of the organic EL element L9 decreases.
  • the characteristics of the organic EL element L9 deteriorate faster as the luminance is higher. For this reason, a luminance difference occurs between the organic EL element emitting light at high luminance and the organic EL element emitting light at low luminance. The user recognizes this difference in brightness as uneven brightness or burn-in.
  • the characteristics of the organic EL element L9 deteriorate with the passage of time, and the display quality deteriorates.
  • the above problems include, for example, a plurality of scan lines, a plurality of data lines, a plurality of pixel circuits, a scan line drive circuit for driving the scan lines, and a data line drive circuit for driving the data lines.
  • the circuit includes an electro-optical element, a bipolar transistor connected in series with the electro-optical element, a differential amplifier whose output terminal is connected to the base terminal of the bipolar transistor, and one conduction terminal connected to the data line
  • the input terminal of the differential amplifier is generated based on the thin film transistor whose conduction terminal is connected to the non-inverting input terminal of the differential amplifier and the control terminal is connected to the scanning line, and the applied voltage to the electro-optical element
  • a display device that includes a comparison voltage generation circuit and a holding capacitor that holds a voltage applied to the non-inverting input terminal of the differential amplifier.
  • the above problem can also be solved by the above pixel circuit.
  • the storage capacitor holds the voltage applied to the non-inverting input terminal of the differential amplifier, and the bipolar transistor, the differential amplifier, and the comparison voltage generation circuit drive the electro-optical element. Construct a feedback circuit that keeps the current constant. Therefore, the drive current can be automatically maintained at the level at the time of writing inside the pixel circuit. Therefore, the display quality can be prevented from being degraded without performing compensation control from the outside of the pixel circuit. In addition, it is possible to prevent deterioration in display quality even while writing to the pixel circuit is stopped.
  • FIG. 5 is a circuit diagram of a unit circuit of the scanning line drive circuit shown in FIG. 4; 5 is a timing chart of the scanning line drive circuit shown in FIG. It is a figure which shows the time change of the brightness
  • FIG. 1 It is a figure which shows a mode that the organic electroluminescence display shown in FIG. 1 was modularized. It is a figure which shows the example of the mounting form of the organic electroluminescence display shown in FIG. It is a figure which shows a mode that multipaneling was carried out to the organic electroluminescent display apparatus shown in FIG. It is a figure which shows operation
  • FIG. 1 is a block diagram showing the configuration of the organic EL display device according to the first embodiment.
  • An organic EL display device 10 shown in FIG. 1 includes a display unit 11, a display control circuit 12, a scanning line drive circuit 13, a data line drive circuit 14, and a power supply circuit 15.
  • m and n are integers of 2 or more
  • i is an integer of 1 or more and n or less
  • j is an integer of 1 or more and m or less.
  • the horizontal direction of the drawing is called the row direction
  • the vertical direction of the drawing is called the column direction.
  • the display unit 11 includes n scanning lines S 1 to Sn, m data lines D 1 to Dm, (n ⁇ m) pixel circuits 21, and a blanket electrode (not shown) 22.
  • the scan lines S1 to Sn extend in the row direction and are arranged parallel to one another.
  • the data lines D1 to Dm extend in the column direction, and are arranged parallel to one another so as to be orthogonal to the scan lines S1 to Sn.
  • the scanning lines S1 to Sn and the data lines D1 to Dm intersect at (n ⁇ m) locations.
  • the (n ⁇ m) pixel circuits 21 are arranged corresponding to the intersections of the scanning lines S1 to Sn and the data lines D1 to Dm.
  • the pixel circuit 21 includes an organic EL element emitting light of any of red, green and blue, and functions as any of a red sub pixel, a green sub pixel and a blue sub pixel.
  • the three pixel circuits 21 arranged in the row direction function as one color pixel.
  • the display control circuit 12 outputs control signals CS1 to CS3 to the scanning line drive circuit 13, the data line drive circuit 14, and the power supply circuit 15, respectively. Further, the display control circuit 12 outputs the video signal X1 supplied from the outside of the organic EL display device 10 to the data line drive circuit 14.
  • the scanning line driving circuit 13 is formed on the organic EL panel (not shown) together with the pixel circuit 21 (gate driver monolithic configuration).
  • the scanning line drive circuit 13 drives the scanning lines S1 to Sn based on the control signal CS1.
  • the data line drive circuit 14 drives the data lines D1 to Dm based on the control signal CS2 and the video signal X1.
  • the power supply circuit 15 outputs three types of voltages ELVDD, VDD, and VSS supplied to the pixel circuit 21 based on the control signal CS3 and applies the low level voltage ELVSS to the blanket electrode 22.
  • FIG. 2 is a circuit diagram of the pixel circuit 21 in the i-th row and the j-th column.
  • the pixel circuit 21 includes an operational amplifier OP1, a bipolar transistor T1, a TFT: T2, resistors R1 and R2, a capacitor Cst, and an organic EL element L1.
  • the pixel circuit 21 is connected to the scanning line Si, the data line Dj, three wirings for supplying the voltages ELVDD, VDD, and VSS, and the blanket electrode 22 to which the low level voltage is applied.
  • the bipolar transistor T1 is a PNP transistor.
  • the bipolar transistor T1 is formed using single crystal silicon.
  • TFT: T2 is an N-channel transistor.
  • the TFT: T2 is also formed using single crystal silicon.
  • the TFT: T2 may be formed using, for example, an oxide semiconductor such as indium gallium zinc oxide (IGZO), amorphous silicon, microcrystalline silicon, low temperature polysilicon, single crystal silicon, or the like.
  • IGZO indium gallium zinc oxide
  • the organic EL element L1 has an organic light emitting layer, and emits light of any of red, green and blue.
  • the high level voltage ELVDD is applied to the collector terminal of the bipolar transistor T1.
  • the emitter terminal of the bipolar transistor T1 is connected to the anode terminal of the organic EL element L1 and one end (upper end in FIG. 2) of the resistor R2.
  • the low level voltage ELVSS is applied to the cathode terminal of the organic EL element L1.
  • the other end of the resistor R2 is connected to the inverting input terminal of the operational amplifier OP1 and one end (upper end in FIG. 2) of the resistor R1.
  • One conductive terminal (the terminal on the left side in FIG. 2) of the TFT: T2 is connected to the data line Dj.
  • the other conduction terminal of the TFT: T1 is connected to the non-inversion input terminal of the operational amplifier OP1 and one electrode (upper electrode in FIG. 2) of the capacitor Cst.
  • the gate terminal of the TFT: T2 is connected to the scanning line Si.
  • the output terminal of the operational amplifier OP1 is connected to the base terminal of the bipolar transistor T1.
  • the low level voltage VSS is applied to the other end of the resistor R1 and the other electrode of the capacitor Cst.
  • the bipolar transistor T1 is connected in series with the operational amplifier OP1.
  • the operational amplifier OP1 functions as a differential amplifier whose output terminal is connected to the base terminal of the bipolar transistor.
  • One conduction terminal of the TFT: T2 is connected to the data line Dj
  • the other conduction terminal of the TFT: T2 is connected to the non-inversion input terminal of the operational amplifier OP1
  • the control terminal of the TFT: T2 is connected to the scanning line Si There is.
  • the resistors R1 and R2 function as a comparison voltage generation circuit 23 that generates an input voltage of the inverting input terminal of the operational amplifier OP1 based on the voltage applied to the organic EL element L1.
  • the comparison voltage generation circuit 23 is a resistance division circuit including two resistors R1 and R2 connected in series.
  • the comparison voltage generation circuit 23 has one end connected to the inverting input terminal of the operational amplifier OP1, the low level voltage VSS applied to the other end, the first resistor (resistor R1), and one end connected to the anode terminal of the operational amplifier OP1 And a second resistor (resistor R2) connected to the inverting input terminal of the operational amplifier OP1.
  • the capacitor Cst functions as a holding capacitance that holds the voltage applied to the non-inverting input terminal of the operational amplifier OP1.
  • the operational amplifier OP1 may be either bipolar or MOS and may have any circuit configuration.
  • the operational amplifier OP1 may have the same circuit configuration as an operational amplifier incorporated in a commercially available IC chip.
  • the bipolar transistor T1 may be an NPN transistor, and the TFT: T2 may be a P channel transistor.
  • the resistors R1 and R2 may be diode-connected transistors.
  • a current flowing through the bipolar transistor T1 and the organic EL element L1 flows according to the gate voltage of the bipolar transistor T1 (the output voltage of the operational amplifier OP1).
  • the amplification factor of the operational amplifier OP1 is A
  • the output voltage of the operational amplifier OP1 is Vadj
  • the base-emitter voltage of the bipolar transistor T1 is VBE
  • the current flowing through the organic EL element L1 is a drive current Ioled
  • the anode voltage of the organic EL element L1 is The drive voltage is called Voled.
  • FIG. 3 is a timing chart of the organic EL display device 10.
  • n line periods (hereinafter, referred to as first to nth line periods) are set in one frame period, and the voltage of the scanning line Si becomes high level in the i-th line period.
  • the voltage of the data line Dj becomes the data voltage DVij to be written to the pixel circuit 21 in the i-th row and the j-th column.
  • FIG. 4 is a block diagram showing the configuration of the scanning line drive circuit 13.
  • the scanning line drive circuit 13 has a configuration in which n unit circuits 31 are connected in multiple stages.
  • the unit circuit 31 at the i-th stage is called SRi.
  • the unit circuit 31 has a clock terminal CK, a set terminal S, a reset terminal R, and an output terminal Q.
  • the control signal CS1 output from the display control circuit 12 to the scanning line drive circuit 13 includes two-phase clock signals CK1 and CK2 and a gate start pulse GSP.
  • the scanning line drive circuit 13 outputs n output signals Q1 to Qn based on these signals.
  • the output signals Q1 to Qn of the scanning line drive circuit 13 are applied to the scanning lines S1 to Sn, respectively.
  • the clock signal CK1 is supplied to the clock terminal CK of the unit circuit 31 in the odd-numbered stage.
  • the clock signal CK2 is supplied to the clock terminal CK of the unit circuit 31 in the even-numbered stage.
  • the gate start pulse GSP is supplied to the set terminal S of the unit circuit SR1 of the first stage.
  • An output signal of the unit circuit 31 of the previous stage is supplied to the set terminal S of the unit circuit 31 of the second to nth stages.
  • a signal RN is supplied to the reset terminal R of the nth unit circuit SRn.
  • An output signal of the unit circuit 31 of the next stage is supplied to the reset terminal R of the unit circuit 31 of the 1st to (n-1) th stages.
  • the signal RN is a gate end pulse, an output signal of a dummy stage, or the like.
  • FIG. 5 is a circuit diagram of the unit circuit 31.
  • the unit circuit 31 includes four TFTs: T11 to T14.
  • TFT: T11 to T14 are N-channel type transistors.
  • the TFTs T11 to T14 are formed using, for example, an oxide semiconductor such as IGZO, amorphous silicon, microcrystalline silicon, low temperature polysilicon, single crystal silicon, or the like, similarly to the TFT T2 in the pixel circuit 21.
  • the drain terminal and the gate terminal of the TFT: T11 are connected to the set terminal S.
  • the source terminal of the TFT: T11 is connected to the gate terminal of the TFT: T12 and the drain terminal of the TFT: T13.
  • the drain terminal of the TFT: T12 is connected to the clock terminal CK.
  • the source terminal of the TFT: T12 is connected to the output terminal Q and the drain terminal of the TFT: T14.
  • the gate terminals of the TFTs T13 and T14 are connected to the reset terminal R.
  • the low level voltage VSS is applied to the source terminals of the TFTs T13 and T14.
  • a parasitic capacitance Cgd is generated between the gate terminal and the drain terminal of the TFT: T12, and a parasitic capacitance Cgs is generated between the gate terminal and the source terminal of the TFT: T12.
  • N1 the node to which the gate terminal of TFT: T12 is connected.
  • FIG. 6 is a timing chart of the scanning line drive circuit 13. As shown in FIG. 6, the clock signal CK1 goes high and low for a predetermined time.
  • the clock signal CK2 is a negative signal of the clock signal CK1.
  • the gate start pulse GSP changes to high level. Accordingly, in the unit circuit SR1 of the first stage, the TFT: T11 is turned on, the voltage of the node N1 changes to the high level, and the TFT: T12 is turned on. At this time, since the clock signal CK1 is at low level, the output signal Q1 is at low level.
  • the gate start pulse GSP changes to low level at the start of the first line period.
  • the TFT: T11 is turned off, and the node N1 is in a floating state.
  • the clock signal CK1 changes to the high level.
  • the output signal Q1 of the unit circuit SR1 of the first stage becomes high level.
  • the voltage of the node N1 becomes high level higher than normal high level (see SR1_N1 in FIG. 6). Therefore, the high level of the output signal Q1 becomes the same level as the high level of the clock signal CK1 without decreasing by the threshold voltage of the TFT: T12.
  • the clock signal CK1 changes to low level at the end of the first line period. Along with this, the output signal Q1 of the unit circuit SR1 of the first stage becomes low level. In the second line period, the output signal Q2 of the unit circuit SR2 of the second stage becomes high level.
  • the output signal Q2 of the unit circuit 31 of the second stage is input to the reset terminal R of the unit circuit 31 of the first stage. Therefore, when the output signal Q2 of the unit circuit 31 in the second stage becomes high level, the TFTs T13 and T14 are turned on in the unit circuit 31 in the first stage. When the TFT: T13 is turned on, the voltage of the node N1 changes to low level. When the TFT: T14 is turned on, the output signal Q1 quickly changes to the low level.
  • the output signal Q1 of the unit circuit SR1 of the first stage is at the high level.
  • the output signals Q2 to Qn of the unit circuits 31 of the 2nd to nth stages respectively become high level.
  • the signal RN changes to high level. Accordingly, in the n-th unit circuit SRn, the TFTs T13 and T14 are turned on, the voltage of the node N1 changes to low level, and the output signal Qn changes to low level quickly. The signal RN changes to low level after one line period. Along with this, the TFTs T13 and T14 are turned off in the nth unit circuit SRn.
  • the scanning line drive circuit 13 may have any configuration other than the configuration shown in FIGS. 4 and 5.
  • the operation of the pixel circuit 21 in the i-th row and the j-th column will be described with reference to FIGS. 2 and 3.
  • the voltage of the scanning line Si becomes high level.
  • the TFT: T2 is turned on, and the data voltage DVij applied to the data line Dj is applied to the non-inversion input terminal of the operational amplifier OP1 and one electrode of the capacitor Cst.
  • the capacitor Cst is charged by the data voltage DVij.
  • the voltage of the scanning line Si goes low.
  • the TFT: T2 is turned off.
  • the voltage of the non-inverting input terminal of the operational amplifier OP1 is maintained at the level at the time of writing (data voltage DVij) by the action of the capacitor Cst.
  • the output voltage Vadj of the operational amplifier OP1 is A times the difference between the voltage (data voltage DVij) at the non-inverting input terminal and the voltage ( ⁇ ⁇ Voled) at the inverting input terminal.
  • the bipolar transistor T1 is turned on according to the output voltage Vadj of the operational amplifier OP1. Therefore, the drive current Ioled has an amount corresponding to the data voltage DVij, and the drive voltage Voled has a level corresponding to the data voltage DVij.
  • the organic EL element L1 emits light at a luminance corresponding to the data voltage DVij.
  • the organic EL element L1 emits light at a luminance according to the data voltage DVij until a new data voltage is written (until the i-th line period of the next frame period).
  • a case is considered where drive current Ioled increases for some reason before a new data voltage is written. In this case, the drive voltage Voled rises, and the voltage at the inverting input terminal of the operational amplifier OP1 also rises, so the output voltage Vadj of the operational amplifier OP1 decreases. Therefore, the drive current Ioled decreases.
  • drive current Ioled decreases.
  • the drive voltage Voled decreases and the voltage at the inverting input terminal of the operational amplifier OP1 also decreases, so the output voltage Vadj of the operational amplifier OP1 increases. Therefore, the drive current Ioled increases.
  • the capacitor Cst holds the voltage applied to the non-inverting input terminal of the operational amplifier OP1, and the bipolar transistor T1, the operational amplifier OP1, and the resistors R1 and R2 form a feedback circuit which keeps the drive current Ioled constant. Therefore, according to the organic EL display device 10, the drive current Ioled can be automatically maintained at the writing level inside the pixel circuit 21. Therefore, without performing the compensation control from the outside of the pixel circuit 21, it is possible to prevent the deterioration of the display quality. Also, while the writing to the pixel circuit 21 is stopped, it is possible to prevent the deterioration of the display quality.
  • the output voltage Vadj of the operational amplifier OP1 is given by the following equation (1).
  • the drive voltage Voled is given by the following equation (2).
  • the following equation (3) is derived from the equations (1) and (2).
  • Vadj A (VD ij- ⁇ x Voled) (1)
  • Voled Vadj-VBE (2)
  • Voled A ⁇ VDij / (1 + A ⁇ ⁇ ) ⁇ VBE / (1 + A ⁇ ⁇ ) ...
  • the collector current Ic of the bipolar transistor is given by the following equation (4), and the following equation (5) holds between the collector current Ic and the emitter current Ie of the bipolar transistor.
  • the following equation (6) is derived from the equations (4) and (5).
  • Ic Is ⁇ exp (VBE / Vt) (4)
  • Ic ⁇ ⁇ Ie (5)
  • VBE Vt ⁇ ln ( ⁇ ⁇ Ie / Is) (6)
  • Is is a saturation current
  • Vt is a thermal voltage.
  • ⁇ is a current amplification factor.
  • the saturation current Is and the thermal voltage Vt are constants determined by the temperature. In an ideal bipolar transistor, the thermal voltage Vt is 25.85 mV at room temperature, and the current amplification factor ⁇ is about 0.99.
  • the bipolar transistor T1 has ideal characteristics and the drive current Ioled is doubled for some reason.
  • the change amount ⁇ Voled of the drive voltage is given by the following equation (7).
  • ⁇ Voled ⁇ VBE / (1 + A ⁇ ⁇ ) (7)
  • A 1000
  • ⁇ 0.5
  • the change amount ⁇ Voled of the drive voltage is 36 ⁇ V.
  • the drive voltage Voled decreases by 36 ⁇ V.
  • FIG. 7 is a view showing temporal changes in luminance of the organic EL element.
  • the horizontal axis represents the light emission time
  • the vertical axis represents the luminance of the organic EL element.
  • the luminance of the organic EL element L1 included in the organic EL display device 10 is indicated by a solid line
  • the luminance of the organic EL element included in the conventional organic EL display device is indicated by a broken line.
  • the characteristics of the organic EL element deteriorate with the light emission time.
  • the drive current Ioled fluctuates with the light emission time, and the luminance of the organic EL element fluctuates. For this reason, in the conventional organic EL display device, the display quality is degraded.
  • the organic EL display device 10 solid line
  • the drive current Ioled is always kept at the write level by the action of the feedback circuit. Therefore, according to the organic EL display device 10, it is possible to prevent the fluctuation of the luminance of the organic EL element L1 and to prevent the deterioration of the display quality.
  • the characteristics of the organic EL element deteriorate faster than the characteristics of the liquid crystal element. For this reason, conventional organic EL display devices are not often used for applications (e.g., digital signage, monitors, etc.) in which the same image is continuously displayed. According to the organic EL display device 10, it is possible to prevent deterioration in display quality even while writing to the pixel circuit 21 is stopped. Therefore, the organic EL display device 10 can be suitably used for applications in which the same image is continuously displayed.
  • FIG. 8 is a view showing a wafer on which the organic EL display device 10 is formed.
  • the wafer 41 shown in FIG. 8 is manufactured using a silicon single crystal process (CMOS / bipolar mixed process).
  • the manufacturing process is, for example, a general-purpose 0.13 ⁇ m process.
  • the size of the wafer 41 is, for example, 12 inches.
  • the display unit 11 is disposed at the center of the wafer 41. Regions 42 to 44 are set on the left side, the right side, and the lower side of the display unit 11, respectively.
  • the scanning line drive circuit 13 is disposed in the regions 42 and 43. In the area 44, the display control circuit 12, the data line drive circuit 14, the power supply circuit 15, an external terminal (not shown) and the like are arranged.
  • the diagonal size (screen size) of the display unit 11 is smaller than 12 inches.
  • the process manufacture of the wafer 41 includes the steps of forming an organic EL layer emitting white light, and forming a color filter.
  • the organic EL layer is formed by a vapor deposition process or an inkjet process.
  • the color filter is formed by a transistor substrate process (miniaturization process).
  • the wafer 41 is sealed, for example, using glass and a sealing material.
  • the wafer 41 may be sealed with an inorganic or organic single layer film or a laminated film.
  • the wafer 41 is cut at the dicing lines L1 to L4 to obtain an organic EL panel 45 (FIG. 9) having peripheral circuits.
  • FIG. 9 is a diagram showing how the organic EL display device 10 is modularized.
  • a panel module control substrate 51 is provided outside the organic EL panel 45.
  • the organic EL panel 45 and the panel module control substrate 51 are connected using an FPC (Flexible Print Circuits) 52.
  • the external terminals arranged in the area 44 of the wafer 41 are connected to the wiring on the FPC 52.
  • wire bonding may be performed.
  • a standby signal indicating whether the display state or the non-display state, an enable signal indicating the start of display, a disenable signal indicating the stop of display, voltages VCC, VSS, etc. are output from the panel module control board 51 to the organic EL panel 45 Ru.
  • a polarizing plate or an anti-reflection sheet is attached to the display surface of the organic EL panel 45, and a touch panel module is attached if necessary.
  • FIG. 10 is a view showing an example of a mounting form of the organic EL display device 10.
  • the organic EL panel 45 and the panel module control board 51 are incorporated in the housing 53.
  • various circuit boards for example, a communication module, a power supply module, and the like
  • the panel module control substrate 51 and the FPC 52 are fixed to the back surface of the housing 53.
  • the display surface is covered with tempered glass, acrylic or the like to protect from external impact.
  • FIG. 11 is a view showing how the organic EL display device 10 is formed into a multi-panel.
  • a large-sized organic EL panel 46 is formed by arranging four organic EL panels 45 in a two-dimensional manner.
  • a panel module control substrate 54 is provided outside the large-sized organic EL panel 46.
  • the large-sized organic EL panel 46 and the panel module control board 54 are connected using the FPC 52.
  • the external terminal of the organic EL panel 45 is provided on the back side of the organic EL panel 45.
  • the diagonal size of the display unit 11 in the large organic EL panel 46 is smaller than 24 inches.
  • the panel module control board 54 includes an image dividing unit 55.
  • the image dividing unit 55 divides a video signal corresponding to one image into four partial video signals corresponding to four partial images, and the four partial video signals are output to the four organic EL panels 45. Output each one.
  • the process of the organic EL display device 10 is characterized in that peripheral circuits can be formed in a smaller area (narrow frame) than a general TFT manufacturing process. For this reason, the multi-display provided with the plurality of organic EL panels 45 can be easily configured.
  • the organic EL display device according to the second embodiment has the same configuration as the organic EL display device 10 according to the first embodiment, and operates in the same manner (see FIGS. 1 to 3).
  • the organic EL display device according to the present embodiment has a frame period in which the drive circuit stops its operation.
  • FIG. 12 is a diagram showing the operation of the organic EL device according to the present embodiment.
  • the organic EL device according to the present embodiment performs writing to the pixel circuit 21 at a rate of once every K frame period.
  • the voltages VDD and VSS are always supplied to the pixel circuit 21.
  • the scanning line driving circuit 13 and the data line driving circuit 14 operate.
  • a data voltage corresponding to the video signal Xa is written to the (n ⁇ m) pixel circuits 21.
  • the organic EL display device displays an image IMa based on the video signal Xa.
  • the scanning line driving circuit 13 and the data line driving circuit 14 stop their operations.
  • the organic EL display device is based on the video signal Xa.
  • the organic EL display device continuously displays the image IMa based on the video signal Xa in the first to Kth frame periods.
  • the scanning line driving circuit 13 and the data line driving circuit 14 operate, and a data voltage corresponding to the video signal Xb is written to the (n ⁇ m) pixel circuits 21.
  • the organic EL display device displays an image IMb based on the video signal Xb.
  • the scanning line driving circuit 13 and the data line driving circuit 14 stop their operation, and the organic EL display device continues to display the image IMb based on the video signal Xb.
  • the organic EL display device continuously displays the image IMb based on the video signal Xb in the (K + 1) th to 2nd K frame periods.
  • the organic EL display device 10 As described above, according to the organic EL display device 10 according to the first embodiment, it is possible to prevent deterioration in display quality even while writing to the pixel circuit 21 is stopped. Therefore, according to the organic EL display device according to the present embodiment, even when the same screen is continuously displayed, it is possible to prevent the deterioration of the display quality.
  • organic EL display device including the pixel circuit including the organic EL device (organic light emitting diode) has been described above as an example of the display device including the pixel circuit including the electro-optical device, the inorganic light emission is performed by the same method
  • An inorganic EL display device having a pixel circuit including a diode or a QLED (Quantum-dot Light Emitting Diode) display device including a pixel circuit including a quantum dot light emitting diode may be configured.

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Abstract

表示装置の画素回路は、電気光学素子と、電気光学素子と直列に接続されたバイポーラトランジスタと、出力端子がバイポーラトランジスタのベース端子に接続された差動増幅器と、一方の導通端子がデータ線に接続され、他方の導通端子が差動増幅器の非反転入力端子に接続され、制御端子が走査線に接続された薄膜トランジスタと、電気光学素子に対する印加電圧に基づき、差動増幅器の反転入力端子の入力電圧を生成する比較電圧生成回路と、差動増幅器の非反転入力端子に印加された電圧を保持する保持容量とを含む。これより、画素回路の外部から補償制御を行うことなく表示品位の低下を防止する。

Description

表示装置およびその画素回路
　本発明は、表示装置に関し、特に、電気光学素子を含む画素回路を備えた表示装置に関する。
　近年、有機エレクトロルミネッセンス（Electro Luminescence：以下、ＥＬという）素子を含む画素回路を備えた有機ＥＬ表示装置が実用化されている。有機ＥＬ表示装置の画素回路は、有機ＥＬ素子に加えて、駆動トランジスタや書き込み制御トランジスタなどを含んでいる。従来の有機ＥＬ表示装置では、これらのトランジスタには、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）が使用される。有機ＥＬ素子は、電気光学素子の一種であり、流れる電流の量に応じた輝度で発光する。駆動トランジスタは、有機ＥＬ素子と直列に設けられ、有機ＥＬ素子に流れる電流の量を制御する。
　図１３は、従来の有機ＥＬ表示装置の画素回路の回路図である。図１３に示す画素回路は、特許文献１の図２０に記載されたものであり、ＴＦＴ：Ｔ９１、Ｔ９２、有機ＥＬ素子Ｌ９、および、コンデンサＣ９を含んでいる。ＴＦＴ：Ｔ９１は駆動トランジスタとして機能し、ＴＦＴ：Ｔ９２は書き込み制御トランジスタとして機能する。
　ＴＦＴ：Ｔ９２は、走査線Ｓｉの電圧がハイレベルのときにオンする。このとき、データ線Ｄｊには映像信号に応じた電圧（以下、データ電圧という）が印加される。データ電圧は、ＴＦＴ：Ｔ９１のゲート端子に書き込まれる。走査線Ｓｉの電圧がローレベルに変化した後、ＴＦＴ：Ｔ９１のゲート電圧は、コンデンサＣ９の作用によって書き込み時のレベルに保たれる。このとき、ＴＦＴ：Ｔ９１のゲート電圧（データ電圧）に応じた量の電流が、ＴＦＴ：Ｔ９１と有機ＥＬ素子Ｌ９を流れる。有機ＥＬ素子Ｌ９は、流れる電流の量に応じた輝度（映像信号に応じた輝度）で発光する。
日本国特開２００５－２９２４３６号公報
　図１３に示す画素回路では、時間の経過と共に、有機ＥＬ素子Ｌ９の特性が劣化する。有機ＥＬ素子Ｌ９の特性が劣化すると、有機ＥＬ素子Ｌ９を流れる電流が減少し、有機ＥＬ素子Ｌ９の輝度は低下する。また、有機ＥＬ素子Ｌ９の特性は、輝度が高いほど速く劣化する。このため、高い輝度で発光した有機ＥＬ素子と低い輝度で発光した有機ＥＬ素子との間には、輝度差が発生する。利用者は、この輝度差を輝度むらや焼き付きとして認識する。このように図１３に示す画素回路を備えた有機ＥＬ表示装置では、時間の経過と共に有機ＥＬ素子Ｌ９の特性が劣化し、表示品位が低下する。
　有機ＥＬ表示装置における表示品位の低下を防止する方法として、画素回路に新たなＴＦＴを設ける方法や、画素回路内の節点の電圧や画素回路を流れる電流を測定した結果に基づき映像信号を補正する方法が知られている。しかし、これらの方法には、画素回路の外部から補償制御を行う必要があるので、画素回路に対する書き込み時間が短くなるという問題がある。また、これらの方法には、画素回路に対する書き込みを停止している間に表示品位が低下するという問題もある。
　それ故に、画素回路の外部から補償制御を行うことなく表示品位の低下を防止できる表示装置を提供することが課題として挙げられる。
　上記の課題は、例えば、複数の走査線と、複数のデータ線と、複数の画素回路と、走査線を駆動する走査線駆動回路と、データ線を駆動するデータ線駆動回路とを備え、画素回路は、電気光学素子と、電気光学素子と直列に接続されたバイポーラトランジスタと、出力端子がバイポーラトランジスタのベース端子に接続された差動増幅器と、一方の導通端子がデータ線に接続され、他方の導通端子が差動増幅器の非反転入力端子に接続され、制御端子が走査線に接続された薄膜トランジスタと、電気光学素子に対する印加電圧に基づき、差動増幅器の反転入力端子の入力電圧を生成する比較電圧生成回路と、差動増幅器の非反転入力端子に印加された電圧を保持する保持容量とを含む表示装置によって解決することができる。上記の課題は、上記の画素回路によっても解決することができる。
　上記の表示装置および画素回路では、保持容量は差動増幅器の非反転入力端子に印加された電圧を保持し、バイポーラトランジスタ、差動増幅器、および、比較電圧生成回路は、電気光学素子を流れる駆動電流を一定に保つフィードバック回路を構成する。したがって、画素回路の内部で駆動電流を自動的に書き込み時のレベルに保つことができる。よって、画素回路の外部から補償制御を行うことなく、表示品位の低下を防止することができる。また、画素回路に対する書き込みを停止している間も表示品位の低下を防止することができる。
第１の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。 図１に示す有機ＥＬ表示装置の画素回路の回路図である。 図１に示す有機ＥＬ表示装置のタイミングチャートである。 図１に示す有機ＥＬ表示装置の走査線駆動回路の構成を示すブロック図である。 図４に示す走査線駆動回路の単位回路の回路図である。 図４に示す走査線駆動回路のタイミングチャートである。 有機ＥＬ素子の輝度の時間的変化を示す図である。 図１に示す有機ＥＬ表示装置を形成したウエハーを示す図である。 図１に示す有機ＥＬ表示装置をモジュール化した様子を示す図である。 図１に示す有機ＥＬ表示装置の実装形態の例を示す図である。 図１に示す有機ＥＬ表示装置をマルチパネル化した様子を示す図である。 第２の実施形態に係る有機ＥＬ表示装置の動作を示す図である。 従来の有機ＥＬ表示装置の画素回路の回路図である。
　（第１の実施形態）
　図１は、第１の実施形態に係る有機ＥＬ表示装置の構成を示すブロック図である。図１に示す有機ＥＬ表示装置１０は、表示部１１、表示制御回路１２、走査線駆動回路１３、データ線駆動回路１４、および、電源回路１５を備えている。以下、ｍおよびｎは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数であるとする。図面の水平方向を行方向、図面の垂直方向を列方向という。
　表示部１１は、ｎ本の走査線Ｓ１～Ｓｎ、ｍ本のデータ線Ｄ１～Ｄｍ、（ｎ×ｍ）個の画素回路２１、および、ブランケット電極（図示せず）２２を含んでいる。走査線Ｓ１～Ｓｎは、行方向に延伸し、互いに平行に配置される。データ線Ｄ１～Ｄｍは、列方向に延伸し、走査線Ｓ１～Ｓｎと直交するように互いに平行に配置される。走査線Ｓ１～Ｓｎとデータ線Ｄ１～Ｄｍは、（ｎ×ｍ）箇所で交差する。（ｎ×ｍ）個の画素回路２１は、走査線Ｓ１～Ｓｎとデータ線Ｄ１～Ｄｍの交点に対応して配置される。画素回路２１は、赤、緑、および、青のいずれかの色に発光する有機ＥＬ素子を含み、赤サブ画素、緑サブ画素、および、青サブ画素のいずれかとして機能する。行方向に並んだ３個の画素回路２１は、１個のカラー画素として機能する。
　表示制御回路１２は、走査線駆動回路１３、データ線駆動回路１４、および、電源回路１５に対して、制御信号ＣＳ１～ＣＳ３をそれぞれ出力する。また、表示制御回路１２は、有機ＥＬ表示装置１０の外部から供給された映像信号Ｘ１をデータ線駆動回路１４に対して出力する。走査線駆動回路１３は、画素回路２１と共に、有機ＥＬパネル（図示せず）上に形成される（ゲートドライバモノリシック構成）。走査線駆動回路１３は、制御信号ＣＳ１に基づき走査線Ｓ１～Ｓｎを駆動する。データ線駆動回路１４は、制御信号ＣＳ２と映像信号Ｘ１に基づきデータ線Ｄ１～Ｄｍを駆動する。電源回路１５は、制御信号ＣＳ３に基づき、画素回路２１に供給される３種類の電圧ＥＬＶＤＤ、ＶＤＤ、ＶＳＳを出力し、ブランケット電極２２に対してローレベル電圧ＥＬＶＳＳを印加する。
　図２は、ｉ行ｊ列目の画素回路２１の回路図である。画素回路２１は、オペアンプＯＰ１、バイポーラトランジスタＴ１、ＴＦＴ：Ｔ２、抵抗Ｒ１、Ｒ２、コンデンサＣｓｔ、および、有機ＥＬ素子Ｌ１を含んでいる。画素回路２１は、走査線Ｓｉ、データ線Ｄｊ、電圧ＥＬＶＤＤ、ＶＤＤ、ＶＳＳを供給する３本の配線、および、ローレベル電圧が印加されたブランケット電極２２に接続される。
　バイポーラトランジスタＴ１は、ＰＮＰ型のトランジスタである。バイポーラトランジスタＴ１は、単結晶シリコンを用いて形成される。ＴＦＴ：Ｔ２は、Ｎチャネル型トランジスタである。ＴＦＴ：Ｔ２も、単結晶シリコンを用いて形成される。ＴＦＴ：Ｔ２を、例えば、インジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide ：ＩＧＺＯ）などの酸化物半導体、アモルファスシリコン、微結晶シリコン、低温ポリシリコン、単結晶シリコンなどを用いて形成してもよい。有機ＥＬ素子Ｌ１は、有機発光層を有し、赤、緑、および、青のいずれかの色に発光する。
　バイポーラトランジスタＴ１のコレクタ端子には、ハイレベル電圧ＥＬＶＤＤが印加される。バイポーラトランジスタＴ１のエミッタ端子は、有機ＥＬ素子Ｌ１のアノード端子と抵抗Ｒ２の一端（図２では上端）とに接続される。有機ＥＬ素子Ｌ１のカソード端子には、ローレベル電圧ＥＬＶＳＳが印加される。抵抗Ｒ２の他端は、オペアンプＯＰ１の反転入力端子と抵抗Ｒ１の一端（図２では上端）とに接続される。ＴＦＴ：Ｔ２の一方の導通端子（図２では左側の端子）は、データ線Ｄｊに接続される。ＴＦＴ：Ｔ１の他方の導通端子は、オペアンプＯＰ１の非反転入力端子とコンデンサＣｓｔの一方の電極（図２では上側の電極）とに接続される。ＴＦＴ：Ｔ２のゲート端子は、走査線Ｓｉに接続される。オペアンプＯＰ１の出力端子は、バイポーラトランジスタＴ１のベース端子に接続される。抵抗Ｒ１の他端とコンデンサＣｓｔの他方の電極には、ローレベル電圧ＶＳＳが印加される。
　このようにバイポーラトランジスタＴ１は、オペアンプＯＰ１と直列に接続される。オペアンプＯＰ１は、出力端子がバイポーラトランジスタのベース端子に接続された差動増幅器として機能する。ＴＦＴ：Ｔ２の一方の導通端子はデータ線Ｄｊに接続され、ＴＦＴ：Ｔ２の他方の導通端子はオペアンプＯＰ１の非反転入力端子に接続され、ＴＦＴ：Ｔ２の制御端子が走査線Ｓｉに接続されている。抵抗Ｒ１、Ｒ２は、有機ＥＬ素子Ｌ１に対する印加電圧に基づき、オペアンプＯＰ１の反転入力端子の入力電圧を生成する比較電圧生成回路２３として機能する。比較電圧生成回路２３は、直列に接続された２個の抵抗Ｒ１、Ｒ２を含む抵抗分割回路である。比較電圧生成回路２３は、一端がオペアンプＯＰ１の反転入力端子に接続され、他端にローレベル電圧ＶＳＳが印加され第１抵抗（抵抗Ｒ１）と、一端がオペアンプＯＰ１のアノード端子に接続され、他端がオペアンプＯＰ１の反転入力端子に接続された第２抵抗（抵抗Ｒ２）とを含んでいる。コンデンサＣｓｔは、オペアンプＯＰ１の非反転入力端子に印加された電圧を保持する保持容量として機能する。
　オペアンプＯＰ１は、バイポーラ型およびＭＯＳ型のいずれでもよく、任意の回路構成を有していてよい。オペアンプＯＰ１は、市販のＩＣチップに内蔵されたオペアンプと同じ回路構成を有していてもよい。バイポーラトランジスタＴ１はＮＰＮ型トランジスタでもよく、ＴＦＴ：Ｔ２はＰチャネル型トランジスタでもよい。抵抗Ｒ１、Ｒ２は、ダイオード接続されたトランジスタでもよい。
　画素回路２１では、バイポーラトランジスタＴ１のゲート電圧（オペアンプＯＰ１の出力電圧）に応じて、バイポーラトランジスタＴ１と有機ＥＬ素子Ｌ１を通過する電流が流れる。以下、オペアンプＯＰ１の増幅率をＡ、オペアンプＯＰ１の出力電圧をＶａｄｊ、バイポーラトランジスタＴ１のベース－エミッタ間電圧をＶＢＥ、有機ＥＬ素子Ｌ１を流れる電流を駆動電流Ｉｏｌｅｄ、有機ＥＬ素子Ｌ１のアノード電圧を駆動電圧Ｖｏｌｅｄという。有機ＥＬ素子Ｌ１には、電圧（Ｖｏｌｅｄ－ＥＬＶＳＳ）が印加される。抵抗Ｒ１、Ｒ２の抵抗値をそれぞれＲａ、Ｒｂとし、β＝Ｒａ／（Ｒａ＋Ｒｂ）としたとき、バイポーラトランジスタＴ１の反転入力端子の電圧はβ×Ｖｏｌｅｄである。
　図３は、有機ＥＬ表示装置１０のタイミングチャートである。図３に示すように、１フレーム期間内にｎ個のライン期間（以下、第１～第ｎライン期間という）が設定され、走査線Ｓｉの電圧は第ｉライン期間ではハイレベルになる。第ｉライン期間では、データ線Ｄｊの電圧は、ｉ行ｊ列目の画素回路２１に書き込むべきデータ電圧ＤＶｉｊになる。
　図４は、走査線駆動回路１３の構成を示すブロック図である。走査線駆動回路１３は、ｎ個の単位回路３１を多段接続した構成を有する。ｉ段目の単位回路３１をＳＲｉという。単位回路３１は、クロック端子ＣＫ、セット端子Ｓ、リセット端子Ｒ、および、出力端子Ｑを有する。表示制御回路１２から走査線駆動回路１３に出力される制御信号ＣＳ１には、２相のクロック信号ＣＫ１、ＣＫ２とゲートスタートパルスＧＳＰが含まれる。走査線駆動回路１３は、これらの信号に基づきｎ個の出力信号Ｑ１～Ｑｎを出力する。走査線駆動回路１３の出力信号Ｑ１～Ｑｎは、それぞれ、走査線Ｓ１～Ｓｎに印加される。
　クロック信号ＣＫ１は、奇数段目の単位回路３１のクロック端子ＣＫに供給される。クロック信号ＣＫ２は、偶数段目の単位回路３１のクロック端子ＣＫに供給される。１段目の単位回路ＳＲ１のセット端子Ｓには、ゲートスタートパルスＧＳＰが供給される。２～ｎ段目の単位回路３１のセット端子Ｓには、前段の単位回路３１の出力信号が供給される。ｎ段目の単位回路ＳＲｎのリセット端子Ｒには、信号ＲＮが供給される。１～（ｎ－１）段目の単位回路３１のリセット端子Ｒには、次段の単位回路３１の出力信号が供給される。なお、信号ＲＮは、ゲートエンドパルスやダミー段の出力信号などである。
　図５は、単位回路３１の回路図である。単位回路３１は、４個のＴＦＴ：Ｔ１１～Ｔ１４を含んでいる。ＴＦＴ：Ｔ１１～Ｔ１４は、Ｎチャネル型トランジスタである。ＴＦＴ：Ｔ１１～Ｔ１４は、画素回路２１内のＴＦＴ：Ｔ２と同様に、例えば、ＩＧＺＯなどの酸化物半導体、アモルファスシリコン、微結晶シリコン、低温ポリシリコン、単結晶シリコンなどを用いて形成される。
　ＴＦＴ：Ｔ１１のドレイン端子とゲート端子は、セット端子Ｓに接続される。ＴＦＴ：Ｔ１１のソース端子は、ＴＦＴ：Ｔ１２のゲート端子とＴＦＴ：Ｔ１３のドレイン端子とに接続される。ＴＦＴ：Ｔ１２のドレイン端子は、クロック端子ＣＫに接続される。ＴＦＴ：Ｔ１２のソース端子は、出力端子ＱとＴＦＴ：Ｔ１４のドレイン端子とに接続される。ＴＦＴ：Ｔ１３、Ｔ１４のゲート端子は、リセット端子Ｒに接続される。ＴＦＴ：Ｔ１３、Ｔ１４のソース端子には、ローレベル電圧ＶＳＳが印加される。ＴＦＴ：Ｔ１２のゲート端子とドレイン端子の間には寄生容量Ｃｇｄが発生し、ＴＦＴ：Ｔ１２のゲート端子とソース端子の間には寄生容量Ｃｇｓが発生する。以下、ＴＦＴ：Ｔ１２のゲート端子が接続されたノードをＮ１という。
　図６は、走査線駆動回路１３のタイミングチャートである。図６に示すように、クロック信号ＣＫ１は、所定の時間ずつハイレベルとローレベルになる。クロック信号ＣＫ２は、クロック信号ＣＫ１の否定信号である。
　フレーム期間の先頭で、ゲートスタートパルスＧＳＰがハイレベルに変化する。これに伴い、１段目の単位回路ＳＲ１では、ＴＦＴ：Ｔ１１がオンし、ノードＮ１の電圧がハイレベルに変化し、ＴＦＴ：Ｔ１２がオンする。このとき、クロック信号ＣＫ１はローレベルであるので、出力信号Ｑ１はローレベルである。
　ゲートスタートパルスＧＳＰは、第１ライン期間の開始時にローレベルに変化する。これに伴い、１段目の単位回路ＳＲ１では、ＴＦＴ：Ｔ１１はオフし、ノードＮ１はフローティング状態になる。また、第１ライン期間の開始時に、クロック信号ＣＫ１がハイレベルに変化する。これに伴い、１段目の単位回路ＳＲ１の出力信号Ｑ１はハイレベルになる。このとき寄生容量Ｃｇｄ、Ｃｇｓの作用によって、ノードＮ１の電圧は通常のハイレベルよりも高いハイレベルになる（図６のＳＲ１＿Ｎ１を参照）。したがって、出力信号Ｑ１のハイレベルは、ＴＦＴ：Ｔ１２の閾値電圧分だけ低下することなく、クロック信号ＣＫ１のハイレベルと同じレベルになる。
　クロック信号ＣＫ１は、第１ライン期間の終了時にローレベルに変化する。これに伴い、１段目の単位回路ＳＲ１の出力信号Ｑ１はローレベルになる。第２ライン期間では、２段目の単位回路ＳＲ２の出力信号Ｑ２がハイレベルになる。２段目の単位回路３１の出力信号Ｑ２は、１段目の単位回路３１のリセット端子Ｒに入力される。このため、２段目の単位回路３１の出力信号Ｑ２がハイレベルになると、１段目の単位回路３１ではＴＦＴ：Ｔ１３、Ｔ１４がオンする。ＴＦＴ：Ｔ１３がオンすることにより、ノードＮ１の電圧はローレベルに変化する。ＴＦＴ：Ｔ１４がオンすることにより、出力信号Ｑ１は速やかにローレベルに変化する。このように第１ライン期間では、１段目の単位回路ＳＲ１の出力信号Ｑ１がハイレベルになる。同様に、第２～第ｎライン期間では、それぞれ、２～ｎ段目の単位回路３１の出力信号Ｑ２～Ｑｎがハイレベルになる。
　第ｎライン期間の終了時に、信号ＲＮがハイレベルに変化する。これに伴い、ｎ段目の単位回路ＳＲｎでは、ＴＦＴ：Ｔ１３、Ｔ１４がオンし、ノードＮ１の電圧はローレベルに変化し、出力信号Ｑｎは速やかにローレベルに変化する。信号ＲＮは、１ライン期間後にローレベルに変化する。これに伴い、ｎ段目の単位回路ＳＲｎでは、ＴＦＴ：Ｔ１３、Ｔ１４はオフする。
　このように走査線駆動回路１３に対して、図６に示すクロック信号ＣＫ１、ＣＫ２とゲートスタートパルスＧＳＰを供給することにより、走査線Ｓ１～Ｓｎを図６に示すタイミングで駆動することができる。なお、走査線駆動回路１３は、図４および図５に示す構成以外の任意の構成を有していてもよい。
　以下、図２および図３を参照して、ｉ行ｊ列目の画素回路２１の動作を説明する。第ｉライン期間では、走査線Ｓｉの電圧はハイレベルになる。これに伴い、ＴＦＴ：Ｔ２はオンし、データ線Ｄｊに印加されたデータ電圧ＤＶｉｊは、オペアンプＯＰ１の非反転入力端子とコンデンサＣｓｔの一方の電極とに印加される。コンデンサＣｓｔは、データ電圧ＤＶｉｊによって充電される。第ｉライン期間の終了時に、走査線Ｓｉの電圧はローレベルになる。これに伴い、ＴＦＴ：Ｔ２はオフする。ＴＦＴ：Ｔ２がオフした後、オペアンプＯＰ１の非反転入力端子の電圧は、コンデンサＣｓｔの作用によって書き込み時のレベル（データ電圧ＤＶｉｊ）に保たれる。
　オペアンプＯＰ１の出力電圧Ｖａｄｊは、非反転入力端子の電圧（データ電圧ＤＶｉｊ）と反転入力端子の電圧（β×Ｖｏｌｅｄ）の差のＡ倍になる。バイポーラトランジスタＴ１は、オペアンプＯＰ１の出力電圧Ｖａｄｊに応じてオンする。したがって、駆動電流Ｉｏｌｅｄはデータ電圧ＤＶｉｊに応じた量になり、駆動電圧Ｖｏｌｅｄはデータ電圧ＤＶｉｊに応じたレベルになる。よって、有機ＥＬ素子Ｌ１は、データ電圧ＤＶｉｊに応じた輝度で発光する。
　有機ＥＬ素子Ｌ１は、新たなデータ電圧が書き込まれるまで（次のフレーム期間の第ｉライン期間まで）データ電圧ＤＶｉｊに応じた輝度で発光する。新たなデータ電圧が書き込まれるまでに、何らかの理由で駆動電流Ｉｏｌｅｄが増加した場合を考える。この場合、駆動電圧Ｖｏｌｅｄは上昇し、オペアンプＯＰ１の反転入力端子の電圧も上昇するので、オペアンプＯＰ１の出力電圧Ｖａｄｊは低下する。したがって、駆動電流Ｉｏｌｅｄは減少する。逆に、新たなデータ電圧が書き込まれるまでに、駆動電流Ｉｏｌｅｄが減少した場合を考える。この場合、駆動電圧Ｖｏｌｅｄは低下し、オペアンプＯＰ１の反転入力端子の電圧も低下するので、オペアンプＯＰ１の出力電圧Ｖａｄｊは上昇する。したがって、駆動電流Ｉｏｌｅｄは増加する。
　コンデンサＣｓｔは、オペアンプＯＰ１の非反転入力端子に印加された電圧を保持し、バイポーラトランジスタＴ１、オペアンプＯＰ１、および、抵抗Ｒ１、Ｒ２は、駆動電流Ｉｏｌｅｄを一定に保つフィードバック回路を構成する。したがって、有機ＥＬ表示装置１０によれば、画素回路２１の内部で駆動電流Ｉｏｌｅｄを自動的に書き込み時のレベルに保つことができる。よって、画素回路２１の外部から補償制御を行うことなく、表示品位の低下を防止することができる。また、画素回路２１に対する書き込みを停止している間も表示品位の低下を防止することができる。
　以下、画素回路２１の動作の具体例を説明する。オペアンプＯＰ１の出力電圧Ｖａｄｊは、次式（１）で与えられる。駆動電圧Ｖｏｌｅｄは次式（２）で与えられる。式（１）および（２）より、次式（３）が導かれる。
　　Ｖａｄｊ＝Ａ（ＶＤｉｊ－β×Ｖｏｌｅｄ）　…（１）
　　Ｖｏｌｅｄ＝Ｖａｄｊ－ＶＢＥ　…（２）
　　Ｖｏｌｅｄ＝Ａ×ＶＤｉｊ／（１＋Ａ×β）－ＶＢＥ／（１＋Ａ×β）
　　　　　　　　　　　　　　　　　　　　　　　…（３）
　一般に、バイポーラトランジスタのコレクタ電流Ｉｃは次式（４）で与えられ、バイポーラトランジスタのコレクタ電流Ｉｃとエミッタ電流Ｉｅの間には次式（５）が成立する。式（４）および（５）より、次式（６）が導かれる。
　　Ｉｃ＝Ｉｓ×ｅｘｐ（ＶＢＥ／Ｖｔ）　…（４）
　　Ｉｃ＝α×Ｉｅ　…（５）
　　ＶＢＥ＝Ｖｔ×ｌｎ（α×Ｉｅ／Ｉｓ）　…（６）
　ただし、式（４）において、Ｉｓは飽和電流、Ｖｔは熱電圧である。式（５）において、αは電流増幅率である。飽和電流Ｉｓと熱電圧Ｖｔは、温度によって決まる定数である。理想的なバイポーラトランジスタでは、熱電圧Ｖｔは常温で２５．８５ｍＶであり、電流増幅率αは約０．９９である。
　バイポーラトランジスタＴ１が理想的な特性を有し、駆動電流Ｉｏｌｅｄが何らかの理由で２倍になったと仮定する。駆動電流Ｉｏｌｅｄは、式（６）ではエミッタ電流Ｉｅに該当する。したがって、式（６）より、バイポーラトランジスタＴ１のベース－エミッタ間電圧の変化量ΔＶＢＥは、以下のようになる。
　　ΔＶＢＥ＝　Ｖｔ×ｌｎ（α×２Ｉｅ／Ｉｓ）
　　　　　　　－Ｖｔ×ｌｎ（α×Ｉｅ／Ｉｓ）
　　　　　　＝Ｖｔ×ｌｎ２
　　　　　　＝２５．８５ｍＶ×０．６９３＝１８ｍＶ
　駆動電流Ｉｏｌｅｄが変化しても、式（３）の第１項は変化しない。したがって、この場合、駆動電圧の変化量ΔＶｏｌｅｄは次式（７）で与えられる。
　　ΔＶｏｌｅｄ＝－ΔＶＢＥ／（１＋Ａ×β）　…（７）
　ΔＶＢＥ＝１８ｍＶ、Ａ＝１０００、β＝０．５（すなわち、Ｒａ＝Ｒｂ）である場合、駆動電圧の変化量ΔＶｏｌｅｄは３６μＶとなる。
　　ΔＶｏｌｅｄ＝－１８ｍＶ／（１＋１０００×０．５）＝－３６μＶ
　この例では、駆動電流Ｉｏｌｅｄが２倍になった瞬間に、駆動電圧Ｖｏｌｅｄは３６μＶ低下する。
　図７は、有機ＥＬ素子の輝度の時間的変化を示す図である。図７において、横軸は発光時間を表し、縦軸は有機ＥＬ素子の輝度を表す。有機ＥＬ表示装置１０に含まれる有機ＥＬ素子Ｌ１の輝度は実線で、従来の有機ＥＬ表示装置に含まれる有機ＥＬ素子の輝度は破線で記載されている。
　従来の有機ＥＬ表示装置でも有機ＥＬ表示装置１０でも、有機ＥＬ素子の特性は、発光時間と共に劣化する。従来の有機ＥＬ表示装置（破線）では、発光時間と共に、駆動電流Ｉｏｌｅｄが変動し、有機ＥＬ素子の輝度は変動する。このため、従来の有機ＥＬ表示装置では、表示品位が低下する。これに対して、有機ＥＬ表示装置１０（実線）では、駆動電流Ｉｏｌｅｄは、フィードバック回路の作用によって常に書き込み時のレベルに保たれる。したがって、有機ＥＬ表示装置１０によれば、有機ＥＬ素子Ｌ１の輝度の変動を防止し、表示品位の低下を防止することができる。
　有機ＥＬ素子の特性は、液晶素子の特性よりも早く劣化する。このため、従来の有機ＥＬ表示装置は、同じ画像を続けて表示する応用（例えば、デジタルサイネージやモニターなど）にはあまり利用されていない。有機ＥＬ表示装置１０によれば、画素回路２１に対する書き込みを停止している間も表示品位の低下を防止することができる。したがって、有機ＥＬ表示装置１０は、同じ画像を続けて表示する応用にも好適に利用することができる。
　以下、有機ＥＬ表示装置１０の実装形態の例を説明する。図８は、有機ＥＬ表示装置１０を形成したウエハーを示す図である。図８に示すウエハー４１は、シリコン単結晶プロセス（ＣＭＯＳ／バイポーラ混載プロセス）を用いて製造される。製造プロセスは、例えば、汎用の０．１３μｍプロセスである。ウエハー４１のサイズは、例えば、１２インチである。
　ウエハー４１の中央には、表示部１１が配置される。表示部１１の左側、右側、および、下側には、それぞれ、領域４２～４４が設定される。領域４２、４３には、走査線駆動回路１３が配置される。領域４４には、表示制御回路１２、データ線駆動回路１４、電源回路１５、外部端子（図示せず）などが配置される。表示部１１の対角サイズ（画面サイズ）は、１２インチよりも小さい。
　ウエハー４１のプロセス製造には、白色に発光する有機ＥＬ層を形成する工程と、カラーフィルタを形成する工程とが含まれる。有機ＥＬ層は、蒸着プロセス、または、インクジェットプロセスで形成される。カラーフィルタは、トランジスタ基板プロセス（微細化プロセス）で形成される。ウエハー４１は、例えば、ガラスとシール材を用いて封止される。ウエハー４１を無機系または有機系の単層膜または積層膜で封止してもよい。ウエハー４１をダイシングラインＬ１～Ｌ４の位置で切断することにより、周辺回路を有する有機ＥＬパネル４５（図９）が得られる。
　図９は、有機ＥＬ表示装置１０をモジュール化した様子を示す図である。有機ＥＬパネル４５の外部には、パネルモジュール制御基板５１が設けられる。有機ＥＬパネル４５とパネルモジュール制御基板５１は、ＦＰＣ（Flexible Print Circuits ：フレキシブルプリント基板）５２を用いて接続される。ウエハー４１の領域４４に配置された外部端子は、ＦＰＣ５２上の配線に接続される。外部端子とＦＰＣ５２上の配線を接続するときに、ワイヤボンディングを行ってもよい。パネルモジュール制御基板５１から有機ＥＬパネル４５には、例えば、表示状態か非表示状態かを示すスタンバイ信号、表示開始を示すイネーブル信号、表示停止を示すディスイネーブル信号、電圧ＶＣＣ、ＶＳＳなどが出力される。有機ＥＬパネル４５の表示面には、偏光板や反射防止シートが貼り付けられ、必要に応じてタッチパネルモジュールが貼り付けられる。
　図１０は、有機ＥＬ表示装置１０の実装形態の例を示す図である。図１０に示す例では、有機ＥＬパネル４５とパネルモジュール制御基板５１は、筐体５３に組み込まれる。筐体５３には、各種の回路基板（例えば、通信モジュールや電源モジュールなど）が組み込まれている。パネルモジュール制御基板５１とＦＰＣ５２は筐体５３の裏面に固定される。外部からの衝撃から保護するために、表示面は強化ガラスやアクリルなどで覆われる。
　図１１は、有機ＥＬ表示装置１０をマルチパネル化した様子を示す図である。図１１に示すように、４枚の有機ＥＬパネル４５を２次元状に並べることにより、大型有機ＥＬパネル４６が形成される。大型有機ＥＬパネル４６の外部には、パネルモジュール制御基板５４が設けられる。大型有機ＥＬパネル４６とパネルモジュール制御基板５４は、ＦＰＣ５２を用いて接続される。有機ＥＬパネル４５の外部端子は、有機ＥＬパネル４５の背面側に設けられる。大型有機ＥＬパネル４６における表示部１１の対角サイズは、２４インチよりも小さい。
　パネルモジュール制御基板５４は、画像分割部５５を含んでいる。画像分割部５５は、１枚の画像に対応した映像信号を４枚の部分画像に対応した４個の部分映像信号に分割し、４個の部分映像信号を４枚の有機ＥＬパネル４５に対してそれぞれ出力する。有機ＥＬ表示装置１０のプロセスは、一般的なＴＦＴ製造プロセスよりも周辺回路を小さい領域内に形成できる（狭額縁）という特徴を有する。このため、複数の有機ＥＬパネル４５を備えたマルチディスプレイを容易に構成することができる。
　（第２の実施形態）
　第２の実施形態に係る有機ＥＬ表示装置は、第１の実施形態に係る有機ＥＬ表示装置１０と同じ構成を有し、同様に動作する（図１～図３を参照）。本実施形態に係る有機ＥＬ表示装置は、駆動回路が動作を停止するフレーム期間を有する。以下、第１の実施形態との相違点を説明する。
　図１２は、本実施形態に係る有機ＥＬ装置の動作を示す図である。図１２に示すように、本実施形態に係る有機ＥＬ装置は、画素回路２１に対する書き込みをＫフレーム期間に１回の割合で行う。電圧ＶＤＤ、ＶＳＳは、常に画素回路２１に対して供給される。第１フレーム期間では、走査線駆動回路１３とデータ線駆動回路１４が動作する。これにより、（ｎ×ｍ）個の画素回路２１に映像信号Ｘａに応じたデータ電圧が書き込まれる。有機ＥＬ表示装置は、映像信号Ｘａに基づく画像ＩＭａを表示する。第２～第Ｋフレーム期間では、走査線駆動回路１３とデータ線駆動回路１４は動作を停止する。走査線駆動回路１３とデータ線駆動回路１４が動作を停止しても、（ｎ×ｍ）個の画素回路２１に書き込まれたデータ電圧は変化せず、有機ＥＬ表示装置は映像信号Ｘａに基づく画像ＩＭａを引き続き表示する。このように有機ＥＬ表示装置は、第１～第Ｋフレーム期間では映像信号Ｘａに基づく画像ＩＭａを続けて表示する。
　第（Ｋ＋１）フレーム期間では、走査線駆動回路１３とデータ線駆動回路１４が動作し、（ｎ×ｍ）個の画素回路２１に映像信号Ｘｂに応じたデータ電圧が書き込まれる。有機ＥＬ表示装置は映像信号Ｘｂに基づく画像ＩＭｂを表示する。第（Ｋ＋２）～第２Ｋフレーム期間では、走査線駆動回路１３とデータ線駆動回路１４は動作を停止し、有機ＥＬ表示装置は映像信号Ｘｂに基づく画像ＩＭｂを引き続き表示する。このように有機ＥＬ表示装置は、第（Ｋ＋１）～第２Ｋフレーム期間では映像信号Ｘｂに基づく画像ＩＭｂを続けて表示する。
　以上に示すように、本実施形態に係る有機ＥＬ表示装置は、走査線駆動回路１３とデータ線駆動回路１４が動作するフレーム期間と、走査線駆動回路１３とデータ線駆動回路１４が動作を停止するフレーム期間とを有する。走査線駆動回路１３とデータ線駆動回路１４が動作を停止するフレーム期間では、走査線駆動回路１３とデータ線駆動回路１４が動作するフレーム期間で書き込まれた画像が繰り返し表示される。
　上述したように、第１の実施形態に係る有機ＥＬ表示装置１０によれば、画素回路２１に対する書き込みを停止している間も表示品位の低下を防止することができる。したがって、本実施形態に係る有機ＥＬ表示装置によれば、同じ画面を続けて表示するときでも、表示品位の低下を防止することができる。
　ここまで、電気光学素子を含む画素回路を備えた表示装置の例として、有機ＥＬ素子（有機発光ダイオード）を含む画素回路を備えた有機ＥＬ表示装置について説明したが、同様の方法で、無機発光ダイオードを含む画素回路を備えた無機ＥＬ表示装置や、量子ドット発光ダイオードを含む画素回路を備えたＱＬＥＤ（Quantum-dot Light Emitting Diode）表示装置を構成してもよい。
　１０…有機ＥＬ表示装置
　１１…表示部
　１２…表示制御回路
　１３…走査線駆動回路
　１４…データ線駆動回路
　１５…電源回路
　２１…画素回路
　２２…ブランケット電極
　２３…比較電圧生成回路
　３１…単位回路
　４１…ウエハー
　４２～４４…領域
　４５…有機ＥＬパネル
　４６…大型有機ＥＬパネル
　５１、５４…パネルモジュール制御基板
　５２…ＦＰＣ
　５３…筐体
　５５…画像分割部

Claims (13)

  1. 　複数の走査線と、
    　複数のデータ線と、
    　複数の画素回路と、
    　前記走査線を駆動する走査線駆動回路と、
    　前記データ線を駆動するデータ線駆動回路とを備え、
    　前記画素回路は、
    　　電気光学素子と、
    　　前記電気光学素子と直列に接続されたバイポーラトランジスタと、
    　　出力端子が前記バイポーラトランジスタのベース端子に接続された差動増幅器と、
    　　一方の導通端子が前記データ線に接続され、他方の導通端子が前記差動増幅器の非反転入力端子に接続され、制御端子が前記走査線に接続された薄膜トランジスタと、
    　　前記電気光学素子に対する印加電圧に基づき、前記差動増幅器の反転入力端子の入力電圧を生成する比較電圧生成回路と、
    　　前記差動増幅器の非反転入力端子に印加された電圧を保持する保持容量とを含むことを特徴とする、表示装置。
  2. 　前記比較電圧生成回路は、直列に接続された複数の抵抗を含む抵抗分割回路であることを特徴とする、請求項１に記載の表示装置。
  3. 　前記バイポーラトランジスタは、ＰＮＰ型のトランジスタであり、
    　前記バイポーラトランジスタのコレクタ端子にはハイレベル電圧が印加され、
    　前記バイポーラトランジスタのエミッタ端子は前記電気光学素子のアノード端子に接続され、
    　前記電気光学素子のカソード端子にはローレベル電圧が印加されていることを特徴とする、請求項１または２に記載の表示装置。
  4. 　前記比較電圧生成回路は、
    　　一端が前記差動増幅器の反転入力端子に接続され、他端にローレベル電圧が印加され第１抵抗と、
    　　一端が前記電気光学素子のアノード端子に接続され、他端が前記差動増幅器の反転入力端子に接続された第２抵抗とを含むことを特徴とする、請求項３に記載の表示装置。
  5. 　前記電気光学素子は、有機発光ダイオードであることを特徴とする、請求項１～４のいずれかに記載の表示装置。
  6. 　前記電気光学素子は、無機発光ダイオードおよび量子ドット発光ダイオードのいずれかであることを特徴とする、請求項１～４のいずれかに記載の表示装置。
  7. 　前記走査線駆動回路および前記データ線駆動回路が動作するフレーム期間と、前記走査線駆動回路および前記データ線駆動回路が動作を停止するフレーム期間とを有することを特徴とする、請求項１に記載の表示装置。
  8. 　表示装置に走査線とデータ線に対応して設けられる画素回路であって、
    　電気光学素子と、
    　前記電気光学素子と直列に接続されたバイポーラトランジスタと、
    　出力端子が前記バイポーラトランジスタのベース端子に接続された差動増幅器と、
    　一方の導通端子が前記データ線に接続され、他方の導通端子が前記差動増幅器の非反転入力端子に接続され、制御端子が前記走査線に接続された薄膜トランジスタと、
    　前記電気光学素子に対する印加電圧に基づき、前記差動増幅器の反転入力端子の入力電圧を生成する比較電圧生成回路と、
    　前記差動増幅器の非反転入力端子に印加された電圧を保持する保持容量とを含むことを特徴とする、画素回路。
  9. 　前記比較電圧生成回路は、直列に接続された複数の抵抗を含む抵抗分割回路であることを特徴とする、請求項８に記載の画素回路。
  10. 　前記バイポーラトランジスタは、ＰＮＰ型のトランジスタであり、
    　前記バイポーラトランジスタのコレクタ端子にはハイレベル電圧が印加され、
    　前記バイポーラトランジスタのエミッタ端子は前記電気光学素子のアノード端子に接続され、
    　前記電気光学素子のカソード端子にはローレベル電圧が印加されていることを特徴とする、請求項８または９に記載の画素回路。
  11. 　前記比較電圧生成回路は、
    　　一端が前記差動増幅器の反転入力端子に接続され、他端にローレベル電圧が印加され第１抵抗と、
    　　一端が前記電気光学素子のアノード端子に接続され、他端が前記差動増幅器の反転入力端子に接続された第２抵抗とを含むことを特徴とする、請求項１０に記載の画素回路。
  12. 　前記電気光学素子は、有機発光ダイオードであることを特徴とする、請求項９～１１のいずれかに記載の画素回路。
  13. 　前記電気光学素子は、無機発光ダイオードおよび量子ドット発光ダイオードのいずれかであることを特徴とする、請求項９～１１のいずれかに記載の画素回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020211509A1 (zh) * 2019-04-19 2020-10-22 京东方科技集团股份有限公司 驱动电路、显示面板及显示面板的制作方法
WO2020261398A1 (ja) * 2019-06-25 2020-12-30 シャープ株式会社 表示装置及び映像処理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001147665A (ja) * 1999-10-27 2001-05-29 Agilent Technol Inc アクティブ・マトリックス発光ダイオード・ディスプレイ
JP2002507773A (ja) * 1998-03-19 2002-03-12 ホローマン・チャールズ・ジェイ． Ｌｅｄ又は類似のディスプレイ素子のためのアナログドライバ
JP2005266089A (ja) * 2004-03-17 2005-09-29 Sanyo Electric Co Ltd 表示装置
JP2005536771A (ja) * 2002-08-21 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 表示装置
JP2007179041A (ja) * 2005-12-02 2007-07-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及びに電子機器
US20150270326A1 (en) * 2013-07-24 2015-09-24 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002507773A (ja) * 1998-03-19 2002-03-12 ホローマン・チャールズ・ジェイ． Ｌｅｄ又は類似のディスプレイ素子のためのアナログドライバ
JP2001147665A (ja) * 1999-10-27 2001-05-29 Agilent Technol Inc アクティブ・マトリックス発光ダイオード・ディスプレイ
JP2005536771A (ja) * 2002-08-21 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 表示装置
JP2005266089A (ja) * 2004-03-17 2005-09-29 Sanyo Electric Co Ltd 表示装置
JP2007179041A (ja) * 2005-12-02 2007-07-12 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及びに電子機器
US20150270326A1 (en) * 2013-07-24 2015-09-24 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020211509A1 (zh) * 2019-04-19 2020-10-22 京东方科技集团股份有限公司 驱动电路、显示面板及显示面板的制作方法
WO2020261398A1 (ja) * 2019-06-25 2020-12-30 シャープ株式会社 表示装置及び映像処理方法

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