WO2018198575A1 - 半導体装置 - Google Patents

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WO2018198575A1
WO2018198575A1 PCT/JP2018/010274 JP2018010274W WO2018198575A1 WO 2018198575 A1 WO2018198575 A1 WO 2018198575A1 JP 2018010274 W JP2018010274 W JP 2018010274W WO 2018198575 A1 WO2018198575 A1 WO 2018198575A1
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gate
electrode
gate electrode
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PCT/JP2018/010274
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正清 住友
Original Assignee
株式会社デンソー
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    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor device in which a trench gate type insulated gate bipolar transistor (hereinafter simply referred to as IGBT) is formed.
  • IGBT trench gate type insulated gate bipolar transistor
  • CMOS devices in which IGBTs are formed have been proposed as semiconductor devices used as power switching elements (see, for example, Patent Document 1).
  • a P-type base layer is formed in a surface layer portion of a semiconductor substrate having an N ⁇ -type drift layer, and an N + -type carrier storage layer ( Hereinafter, it is simply referred to as a CS layer).
  • a plurality of trenches are formed in the semiconductor substrate so as to penetrate the base layer and the CS layer, and each trench is embedded by a gate insulating film formed on the wall surface and a gate electrode formed on the gate insulating film. It is.
  • the plurality of gate electrodes include a first gate electrode connected to the gate control circuit and applied with a predetermined voltage, and a second gate electrode connected to the emitter electrode and set to the same potential as the emitter electrode. is doing.
  • An N + -type emitter region is formed in the surface layer portion of the base layer so as to be in contact with the trench.
  • a P + -type collector layer is formed on the back side of the semiconductor substrate.
  • An emitter electrode electrically connected to the base layer and the emitter region is formed on the front surface side of the semiconductor substrate, and a collector electrode electrically connected to the collector layer is formed on the back surface side of the semiconductor substrate. ing.
  • the semiconductor device when a voltage lower than that of the collector electrode is applied to the emitter electrode and a voltage equal to or higher than the threshold voltage Vth of the insulated gate structure is applied to the first gate electrode, the semiconductor device changes from the off state to the on state. That is, in such a semiconductor device, when a voltage lower than the collector electrode is applied to the emitter electrode and a voltage equal to or higher than the threshold voltage Vth is applied to the first gate electrode, the base layer is in contact with the trench. An N-type inversion layer (ie, channel) is formed. In the semiconductor device, electrons are supplied from the emitter region to the drift layer through the inversion layer, and holes are supplied from the collector layer to the drift layer. It becomes. At this time, the holes supplied to the drift layer are suppressed from exiting from the emitter electrode via the base layer by the CS layer. Therefore, the on-voltage can be reduced.
  • N-type inversion layer ie, channel
  • the off state is a state in which no current flows between the collector electrode and the emitter electrode
  • the on state is a state in which a current flows between the collector electrode and the emitter electrode. It is.
  • the mirror period can be increased and the change rate of the collector potential (that is, dVce / dt) can be reduced as compared with the case where the first gate electrodes are not all disposed adjacent to each other. it can.
  • the gate potential of the adjacent first gate electrode is likely to fluctuate in an unstable manner when switching from the off-state to the on-state, and thus between the collector electrode and the emitter electrode. It has been confirmed that the current tends to fluctuate unstablely. That is, it has been confirmed that the switching controllability is lowered.
  • This disclosure is intended to provide a semiconductor device capable of suppressing a decrease in switching controllability.
  • a semiconductor device includes a drift layer of a first conductivity type, a CS layer of a first conductivity type that is disposed on the drift layer and has a higher impurity concentration than the drift layer, a drift layer, A semiconductor substrate having a second conductivity type base layer disposed on the layer and a second conductivity type collector layer formed on the opposite side of the base layer with the drift layer interposed therebetween, and penetrating the base layer A plurality of trench gate structures each including a gate insulating film formed on a wall surface of a trench extending in a predetermined direction in a plane direction of the semiconductor substrate, and a gate electrode formed on the gate insulating film; An emitter region of a first conductivity type that is selectively formed in the surface layer portion and forms part of one surface of the semiconductor substrate, is in contact with the trench; and a first electrode that is electrically connected to the base layer and the emitter region; Collect And it includes a second electrode connected to the layer and electrically, a.
  • the plurality of gate electrodes include a plurality of first gate electrodes to which a predetermined gate voltage is applied, and a second gate electrode that is electrically connected to the first electrode to have the same potential as the first electrode.
  • the plurality of first gate electrodes are arranged in a direction crossing a predetermined direction and at least partially adjacent to each other in a direction along the surface direction of the semiconductor substrate. At least a region between the adjacent first gate electrode and the second gate electrode is formed, and a predetermined gate voltage is applied to the first gate electrode in the region between the adjacent first gate electrodes.
  • the first gate electrode and the first gate electrode adjacent to each other in the region between The impurity concentration of the first conductivity type is made lower than the CS layer formed between the adjacent first gate electrode and the second gate electrode so that the region between the gate electrode and the first electrode can be easily removed. Has an area.
  • the region between the adjacent first gate electrodes is compared with the region where the first conductive type impurity concentration is made equal to the region between the adjacent first gate electrode and the second gate electrode.
  • the second carriers supplied to the drift layer from the region between the adjacent first gate electrodes easily escape to the first electrode. For this reason, even when the first gate electrodes are arranged adjacent to each other, it is possible to suppress the fluctuation of the gate potential of the first gate electrode, and it is possible to suppress the switching controllability from being lowered.
  • FIG. 2 is a cross-sectional view taken along line II-II in FIG. It is a schematic diagram which shows the state of the hole in the semiconductor device with which the impurity concentration of CS layer is made constant. It is a schematic diagram which shows the state of the hole in the semiconductor device shown in FIG. It is a figure which shows the relationship between the voltage between 1st gate electrode-emitter electrodes, and time. It is a figure which shows the relationship between the collector electrode-emitter electrode current, and time. It is sectional drawing of the semiconductor device in 2nd Embodiment. It is sectional drawing of the semiconductor device in 3rd Embodiment. It is sectional drawing of the semiconductor device in 4th Embodiment.
  • a first embodiment will be described. Note that the semiconductor device of this embodiment is preferably used as a power switching element used in a power supply circuit such as an inverter or a DC / DC converter.
  • the semiconductor device has an N ⁇ type semiconductor substrate 10 that functions as a drift layer 11.
  • a P-type base layer 12 and an N-type CS layer 13 having a higher impurity concentration than the drift layer 11 are formed on the drift layer 11 (that is, on the one surface 10a side of the semiconductor substrate 10).
  • the CS layer 13 is formed in the entire region between the drift layer 11 and the base layer 12. That is, the CS layer 13 and the base layer 12 are formed in order from the drift layer 11 side on the drift layer 11.
  • the semiconductor substrate 10 is formed with a plurality of trenches 14 a and 14 b that penetrate the base layer 12 and the CS layer 13 and reach the drift layer 11. Thereby, the base layer 12 and the CS layer 13 are divided by the plurality of trenches 14a and 14b.
  • the plurality of trenches 14 a and 14 b are formed in stripes at regular intervals along a predetermined direction of the surface direction of the one surface 10 a of the semiconductor substrate 10. In FIG. 1, the plurality of trenches 14 a and 14 b are respectively formed along the depth direction of the paper surface in FIG. 1.
  • the trenches 14a and 14b are buried with a gate insulating film 15 formed so as to cover the wall surfaces of the trenches 14a and 14b and gate electrodes 16a and 16b formed on the gate insulating film 15.
  • a trench gate structure is configured.
  • the gate insulating film 15 is made of an oxide film or the like
  • the gate electrodes 16a and 16b are made of polysilicon or the like.
  • the surface layer portion of the base layer 12 has an N ++ -type emitter region 17 having a higher impurity concentration than the drift layer 11 and a higher impurity concentration than the base layer 12.
  • a P + -type contact region 18 is formed.
  • the emitter regions 17 and the contact regions 18 are alternately formed along the extending direction of the trenches 14a and 14b, and are formed so as to be in contact with the side surfaces of the adjacent trenches 14a and 14b.
  • the one surface 10 a of the semiconductor substrate 10 is configured to include the emitter region 17 and the contact region 18.
  • an interlayer insulating film 19 made of BPSG (abbreviation of BoronBoPhosphorus Silicon Glass) or the like is formed on one surface 10a of the semiconductor substrate 10.
  • the interlayer insulating film 19 is formed with a first contact hole 19a that exposes the emitter region 17 and the contact region 18, and a second contact hole 19b that exposes the gate electrode 16b.
  • an emitter electrode 20 is electrically connected to the emitter region 17 and the contact region 18 through the first contact hole 19a, and is connected to the gate electrode 16b through the second contact hole 19b. Is formed. That is, the gate electrode 16b of this embodiment is set to the same potential as the emitter electrode 20, and exhibits a function as a so-called dummy gate electrode.
  • the gate electrode 16a is connected to a gate control circuit (not shown) so that a predetermined gate voltage is applied.
  • the emitter electrode 20 corresponds to the first electrode.
  • the gate electrode 16a connected to the gate control circuit of the gate electrodes 16a and 16b and applied with a predetermined gate voltage is referred to as a first gate electrode 16a.
  • the gate electrode 16b connected to the emitter electrode 20 is defined as a second gate electrode 16b.
  • a trench in which the first gate electrode 16a is disposed is referred to as a first trench 14a
  • a trench in which the second gate electrode 16b is disposed is referred to as a second trench 14b.
  • the 1st gate electrode 16a is arrange
  • the term “arranged so as to be adjacent to each other” means a direction orthogonal to the extending direction of the first and second trenches 14 a and 14 b, and is adjacent in the direction along the surface direction of the semiconductor substrate 10. It is meant to be arranged as follows. That is, in FIG. 1, it means that it arrange
  • An N-type field stop layer (hereinafter simply referred to as an FS layer) 21 is formed on the side of the drift layer 11 opposite to the base layer 12 side (that is, the other surface 10b side of the semiconductor substrate 10).
  • this FS layer 21 is not necessarily required, it is possible to improve the breakdown voltage and steady loss performance by preventing the depletion layer from spreading, and to increase the injection amount of holes injected from the other surface 10b side of the semiconductor substrate 10. Be prepared to control.
  • a P + -type collector layer 22 is formed on the opposite side of the drift layer 11 across the FS layer 21.
  • a collector electrode 23 electrically connected to the collector layer 22 is formed on the opposite side of the FS layer 21 with the collector layer 22 interposed therebetween. That is, the collector electrode 23 that is electrically connected to the collector layer 22 is formed on the other surface 10 b of the semiconductor substrate 10.
  • the collector electrode 23 corresponds to the second electrode.
  • the semiconductor substrate 10 of the present embodiment is configured to include the collector layer 22, the FS layer 21, the drift layer 11, the base layer 12, the CS layer 13, the emitter region 17, and the contact region 18. Yes.
  • the CS layer 13 is divided by a plurality of first and second trenches 14a and 14b, and is sandwiched between the first CS layer 31 sandwiched between the adjacent first gate electrodes 16a and the adjacent first gate electrode 16a.
  • a second CS layer 32 that is not connected.
  • the first CS layer 31 is N-type, and the impurity concentration is lower than that of the second CS layer 32 that is N + -type. That is, the region sandwiched between the adjacent first gate electrodes 16a has a lower impurity concentration than the second CS layer 32 in a region having a depth equal to the depth at which the second CS layer 32 is formed from the one surface 10a of the semiconductor substrate 10. It can be said that it has an area.
  • the impurity concentration of the second CS layer 32 is set so that the holes supplied to the drift layer 11 are difficult to escape directly to the base layer 12 via the second CS layer 32.
  • the impurity concentration of the first CS layer 31 is set so that the holes supplied to the drift layer 11 can be easily removed from the second CS layer 32 through the first CS layer 31.
  • the second CS layer 32 not sandwiched between the adjacent first gate electrodes 16a is a region of the CS layer 13 sandwiched between the adjacent first gate electrode 16a and the second gate electrode 16b, or the CS layer 13 This is a region sandwiched between the adjacent second gate electrodes 16b.
  • N ++ type, N + type, N type, and N ⁇ type correspond to the first conductivity type
  • P type and P + type correspond to the second conductivity type
  • the CS layer 13 having the first CS layer 31 and the second CS layer 32 of the present embodiment is formed by the following process. For example, after preparing the semiconductor substrate 10 constituting the drift layer 11, N-type impurities such as phosphorus are ion-implanted from the one surface 10 a side of the semiconductor substrate 10 so that the first CS layer 31 has a desired impurity concentration. Next, a mask patterned so that impurities are not implanted into a region to be the first CS layer 31 is disposed on the one surface 10 a of the semiconductor substrate 10. Then, N-type impurities are ion-implanted again into the region constituting the second CS layer 32 so that the second CS layer 32 has a desired impurity concentration.
  • a CS layer 13 having regions with different impurity concentrations is formed by diffusing impurities by performing heat treatment.
  • a well-known semiconductor manufacturing process is performed to form the base layer 12, the emitter region 17, the contact region 18 and the like.
  • the first and second trenches 14a and 14b and the first and second gate electrodes 16a and 16b are formed so that the region of the CS layer 13 where the impurity concentration is low is sandwiched between the adjacent first gate electrodes 16a.
  • a semiconductor device in which the impurity concentration of the first CS layer 31 is lower than the impurity concentration of the second CS layer 32 is manufactured.
  • the CS layer 13 having regions having different impurity concentrations may be formed by the following process. That is, after preparing the semiconductor substrate 10 that constitutes the drift layer 11, a mask patterned so as to prevent impurities from being implanted into the region to be the second CS layer 32 is disposed on one surface 10 a of the semiconductor substrate 10. Then, N-type impurities are ion-implanted into the region constituting the first CS layer 31 so that the first CS layer 31 has a desired impurity concentration. Next, a mask is arranged on one surface 10 a of the semiconductor substrate 10 so that impurities are not implanted into a region to be the first CS layer 31.
  • an N-type impurity is ion-implanted into a region constituting the second CS layer 32 so that the second CS layer 32 has a desired impurity concentration.
  • the CS layer 13 having regions with different impurity concentrations may be formed by performing heat treatment to diffuse the impurities.
  • the operation when the semiconductor device is turned from the off state to the on state will be described.
  • the operation of the semiconductor device of the present embodiment will be described in comparison with a semiconductor device in which the impurity concentration of the entire region of the CS layer 13 is equal to that of the second CS layer 32 of the present embodiment.
  • the fact that the impurity concentration of the entire region of the CS layer 13 is equal to that of the second CS layer 32 of the present embodiment is simply referred to as the impurity concentration of the CS layer 13 being made constant.
  • the emitter electrode 20 is grounded and a positive voltage is applied to the collector electrode 23.
  • a predetermined voltage is applied to the first gate electrode 16a from a gate control circuit (not shown) so that the gate potential is equal to or higher than the threshold voltage Vth of the insulated gate structure.
  • an N-type inversion layer that is, a channel
  • electrons are supplied from the emitter electrode 20 to the drift layer 11 through the emitter region 17 and the inversion layer.
  • holes are supplied from the collector electrode 23 to the drift layer 11 through the collector layer 22.
  • the resistance value of the drift layer 11 decreases due to conductivity modulation, and is turned on.
  • electrons correspond to first carriers and holes correspond to second carriers.
  • the CS layer 13 has a lower impurity concentration in the first CS layer 31 than in the second CS layer 32. That is, in the present embodiment, the potential barrier constituted by the first CS layer 31 is made smaller than the potential barrier constituted by the second CS layer 32. For this reason, as shown in FIG. 4, in the first CS layer 31, holes are easier to escape through the region than the second CS layer 32. Therefore, compared with the case where the impurity concentration of the CS layer 13 is constant, holes supplied to the drift layer 11 are less likely to be accumulated in the region between the adjacent first gate electrodes 16a.
  • the gate potential of the first gate electrode 16a is after the collector electrode-emitter electrode current Ice starts flowing, as shown by the dotted line in FIG. Even after the time T1, it rises sharply. That is, the voltage Vge between the first gate electrode and the emitter electrode rises sharply. For this reason, the collector electrode-emitter electrode current Ice is unstablely fluctuated before being stabilized at the time point T2, as indicated by a dotted line in FIG. Therefore, the semiconductor device and peripheral devices connected to the semiconductor device may be damaged or malfunction.
  • the gate potential of the first gate electrode 16a gradually increases after time T1. In other words, the gate potential of the first gate electrode 16a does not rise sharply. That is, the first gate electrode-emitter electrode voltage Vge does not rise sharply. Therefore, as indicated by the solid line in FIG. 6, the collector-emitter electrode current Ice is restrained from unstable fluctuation before stabilizing at the time T2. Therefore, it is possible to prevent the semiconductor device and peripheral devices connected to the semiconductor device from being destroyed or malfunctioning.
  • FIGS. 3 and 4 correspond to enlarged views of a portion where the adjacent first gate electrodes 16a in FIG. 1 are arranged.
  • the hole is indicated as h.
  • the gate potential of the first gate electrode 16a becomes sufficiently high, a stable current flows between the collector electrode 23 and the emitter electrode 20. For this reason, there is no problem even if the gate potential of the first gate electrode 16a rises due to holes.
  • the first CS layer 31 has a lower impurity concentration than the second CS layer 32. That is, the holes supplied to the drift layer 11 are more easily removed from the first CS layer 31 than from the second CS layer 32. For this reason, it is difficult for a large amount of holes to be accumulated in a region located between adjacent first gate electrodes 16a in the drift layer 11 and in the vicinity thereof. Therefore, when the semiconductor device is switched from the off state to the on state, the gate potential of the first gate electrode 16a is prevented from fluctuating due to holes even when the first gate electrodes 16a are arranged adjacent to each other. It is possible to suppress a decrease in switching controllability.
  • the first CS layer 31 has a first region 31 a located below the emitter region 17 and a second region 31 b located below the contact region 18. Yes. More specifically, the second region 31b is formed so as to pass through at least the center of the contact region 18 and intersect with a virtual line along the normal direction to the one surface 10a of the semiconductor substrate 10.
  • the first region 31 a has the same impurity concentration as the second CS layer 32, and the second region 31 b has a lower impurity concentration than the second CS layer 32.
  • the first CS layer 31 has a region in which the impurity concentration is lower than that of the second CS layer 32. 7 corresponds to a cross-sectional view taken along the line II-II in FIG.
  • the first region 31 a of the first CS layer 31 has the same impurity concentration as that of the second CS layer 32. For this reason, the holes supplied to the drift layer 11 are difficult to escape directly from the first region 31a. Therefore, the ON voltage can be further reduced.
  • the second region 31 b of the first CS layer 31 has a lower impurity concentration than the second CS layer 32. For this reason, the holes supplied to the drift layer 11 are easily removed directly from the second region 31b. Therefore, it can suppress that switching controllability falls.
  • holes that escape from the second region 31 b escape from the emitter electrode 20 through the P-type base layer 12 and the P-type contact region 18. For this reason, since the second region 31b is formed below the contact region 18, for example, compared with the case where the second region 31b is formed below the emitter region 17, until the emitter electrode 20 is reached. Can be shortened. Therefore, holes can be easily removed and switching controllability can be improved.
  • the second gate electrode 16b is arranged so that at least a part thereof is adjacent.
  • the interlayer insulating film 19 is not formed with the first contact hole 19a that exposes the portion of the emitter region 17 and the contact region 18 sandwiched between the adjacent second gate electrodes 16b. That is, the portion of the emitter region 17 and the contact region 18 sandwiched between the adjacent second gate electrodes 16 b is not electrically connected to the emitter electrode 20.
  • the emitter electrode 20 is electrically connected only to the emitter region 17 in contact with the first trench 14a and the contact region 18 (that is, the base layer 12) formed on the base layer 12 in contact with the first trench 14a. ing.
  • the hole supplied to the drift layer 11 has no path to the emitter electrode 20 from the region sandwiched between the adjacent second gate electrodes 16b. Therefore, a large amount of holes can be accumulated between the adjacent second gate electrodes 16b, and the on-voltage can be further reduced. Since the gate potential of the second gate electrode 16b does not contribute to the collector-emitter current Ice, there is no particular problem even if the gate potential of the second gate electrode 16b fluctuates.
  • the CS layer 13 is formed only in a region different from the region sandwiched between the adjacent first gate electrodes 16a. That is, the CS layer 13 is formed only in a region between the adjacent first gate electrode 16a and the second gate electrode 16b and a region between the adjacent second gate electrodes 16b. In other words, the CS layer 13 of the present embodiment is composed of only the second CS layer 32.
  • the base layer 12 is formed directly on the drift layer 11 in a region sandwiched between the adjacent first gate electrodes 16a.
  • the drift layer 11 is arranged in a region having a depth equal to the depth at which the CS layer 13 is formed from the one surface 10a of the semiconductor substrate 10 in a region sandwiched between the adjacent first gate electrodes 16a.
  • the impurity concentration in the region sandwiched between the adjacent first gate electrodes 16a is lowered. That is, the region sandwiched between the adjacent first gate electrodes 16a is a region having a depth equal to the depth at which the CS layer 13 is formed from one surface 10a of the semiconductor substrate 10, and the adjacent first gate electrode 16a and the second gate.
  • the N-type impurity concentration is lower than the region sandwiched between the electrodes 16b. For this reason, the holes supplied to the drift layer 11 easily escape from the drift layer 11 located between the adjacent first gate electrodes 16 a directly to the base layer 12. Therefore, it can suppress that switching controllability falls.
  • the first conductivity type is N type and the second conductivity type is P type.
  • the first conductivity type is P type
  • the second conductivity type is N type. You can also.
  • the CS layer 13 is formed so as to divide the base layer 12 into an upper region and a lower region within the base layer 12, not between the drift layer 11 and the base layer 12. May be. That is, the lower region of the base layer 12, the CS layer 13, and the upper region of the base layer 12 may be arranged on the drift layer 11 in order.
  • the emitter region 17 has the first and second trenches in contact with the side surfaces of the first and second trenches 14a and 14b in the region between the first and second trenches 14a and 14b. You may be extended in the rod shape along the extending direction of 14a, 14b.
  • the contact region 18 extends in a rod shape in the extending direction of the first and second trenches 14a and 14b in a state sandwiched between the two emitter regions 17 in the region between the first and second trenches 14a and 14b. It may be provided.
  • the emitter electrode 20 is electrically connected only to the emitter region 17 in contact with the first trench 14 a and the contact region 18 adjacent to the emitter region 17.
  • the contact region 18 does not need to be formed. That is, the one surface 10 a of the semiconductor substrate 10 may be configured by the base layer 12 and the emitter region 17.
  • the second CS layer 32 adjacent to the first CS layer 31 may have the same impurity concentration as that of the first CS layer 31 in the region on the first CS layer 31 side. That is, the CS layer 13 having regions with different impurity concentrations is formed as described above, but the first CS layer of the second CS layer 32 is taken into consideration in consideration of the positional deviation of the first and second trenches 14a and 14b. The impurity concentration on the 31st side may be lowered. Similarly, in the second embodiment, the second CS layer 32 adjacent to the second region 31b may have the same impurity concentration as that of the second CS layer 32 on the second region 31b side.
  • the first CS layer 31 and the second CS layer 32 may have different depths from the one surface 10a of the semiconductor substrate 10. That is, the first CS layer 31 may be deeper than the second CS layer 32, or the second CS layer 32 may be deeper than the first CS layer 31.
  • Such a configuration is configured by changing an acceleration voltage at the time of ion implantation of an N-type impurity.
  • the CS layer 13 has the entire region below the contact region 18 as the second region 31b.
  • the arrangement location of the second region 31b is not limited to this, and for example, the lower part of the contact region 18 may be the first region 31a.
  • the second region 31 b may be formed so as to include the lower part of the emitter region 17, or may be formed only under the emitter region 17. Even in such a semiconductor device, it is possible to suppress a decrease in switching controllability compared to a semiconductor device that does not have the second region 31b.

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Abstract

ドリフト層（１１）、ベース層（１２）、ＣＳ層（１３）、コレクタ層（２２）を有する半導体基板（１０）にゲート電極（１６ａ、１６ｂ）を有する複数のトレンチゲート構造が形成され、複数のゲート電極（１６ａ、１６ｂ）は、所定のゲート電圧が印加される第１ゲート電極（１６ａ）と、第１電極（２０）と電気的に接続された第２ゲート電極（１６ｂ）とを有している。また、複数の第１ゲート電極（１６ａ）は、少なくとも一部が隣合って配置され、ＣＳ層（１３）は、少なくとも隣合う第１、第２ゲート電極（１６ａ、１６ｂ）の間に配置されている。そして、隣合う第１ゲート電極（１６ａ）同士の間の領域は、電流が流れる際、第２電極（２３）から供給された第２キャリアが抜け易くなるように、隣合う第１、第２ゲート電極（１６ａ、１６ｂ）の間に形成されたＣＳ層（１３）より第１導電型の不純物濃度が低くされた領域を有している。

Description

半導体装置 関連出願への相互参照
　本出願は、２０１７年４月２７日に出願された日本特許出願番号２０１７－８８６７７号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、トレンチゲート型の絶縁ゲート型バイポーラトランジスタ（以下、単にＩＧＢＴという）が形成された半導体装置に関する。
　従来より、パワースイッチング素子として利用される半導体装置として、ＩＧＢＴが形成されたものが提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、Ｎ－型のドリフト層を有する半導体基板の表層部にＰ型のベース層が形成され、ベース層とドリフト層との間にＮ＋型のキャリアストレージ層（以下では、単にＣＳ層という）が形成されている。そして、半導体基板には、ベース層およびＣＳ層を貫通するように複数のトレンチが形成され、各トレンチは、壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極によって埋め込まれている。なお、複数のゲート電極は、ゲート制御回路と接続されて所定の電圧が印加される第１ゲート電極と、エミッタ電極と接続されて当該エミッタ電極と同電位とされる第２ゲート電極とを有している。
　また、ベース層の表層部には、トレンチと接するようにＮ＋型のエミッタ領域が形成されている。半導体基板の裏面側には、Ｐ＋型のコレクタ層が形成されている。そして、半導体基板の表面側には、ベース層およびエミッタ領域と電気的に接続されるエミッタ電極が形成され、半導体基板の裏面側には、コレクタ層と電気的に接続されるコレクタ電極が形成されている。
　このような半導体装置では、エミッタ電極にコレクタ電極より低い電圧が印加されると共に、第１ゲート電極に絶縁ゲート構造の閾値電圧Ｖｔｈ以上の電圧が印加されるとオフ状態からオン状態となる。すなわち、このような半導体装置では、エミッタ電極にコレクタ電極より低い電圧が印加されると共に、第１ゲート電極に閾値電圧Ｖｔｈ以上の電圧が印加されると、ベース層のうちのトレンチと接する部分にＮ型の反転層（すなわち、チャネル）が形成される。そして、半導体装置は、エミッタ領域から反転層を介して電子がドリフト層に供給されると共に、コレクタ層からホールがドリフト層に供給され、伝導度変調によりドリフト層の抵抗値が低下してオン状態となる。この際、ドリフト層に供給されたホールは、ＣＳ層によってベース層を介してエミッタ電極から抜け出ることが抑制される。したがって、オン電圧の低減を図ることができる。
　なお、ここでのオフ状態とは、コレクタ電極とエミッタ電極との間に電流が流れていない状態であり、オン状態とは、コレクタ電極とエミッタ電極との間に電流が流れている状態のことである。
特開２００５－３４７２８９号公報
　ところで、上記のような半導体装置は、使用用途によっては、第１ゲート電極の少なくとも一部を隣合って配置した方が好ましいことがある。このような半導体装置では、第１ゲート電極が全て隣合って配置されていない場合と比較して、ミラー期間を増加でき、コレクタ電位の変化速度（すなわち、ｄＶｃｅ／ｄｔ）の低減を図ることができる。
　しかしながら、本発明者らが検討したところ、このような半導体装置では、オフ状態からオン状態にする際、隣合う第１ゲート電極のゲート電位が不安定に変動し易く、コレクタ電極－エミッタ電極間電流が不安定に変動し易いことが確認された。つまり、スイッチング制御性が低下してしまうことが確認された。
　本開示は、スイッチング制御性の低下を抑制できる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置は、第１導電型のドリフト層と、ドリフト層上に配置され、ドリフト層よりも高不純物濃度とされた第１導電型のＣＳ層と、ドリフト層上に配置された第２導電型のベース層と、ドリフト層を挟み、ベース層と反対側に形成された第２導電型のコレクタ層と、を有する半導体基板と、ベース層を貫通すると共に、半導体基板の面方向における所定方向に延設されたトレンチの壁面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、を有する複数のトレンチゲート構造と、ベース層の表層部に選択的に形成されると共に半導体基板の一面の一部を構成し、トレンチと接する第１導電型のエミッタ領域と、ベース層およびエミッタ領域と電気的に接続される第１電極と、コレクタ層と電気的に接続される第２電極と、を備えている。そして、複数のゲート電極は、所定のゲート電圧が印加される複数の第１ゲート電極と、第１電極と電気的に接続されることで第１電極と同電位とされる第２ゲート電極と、を有し、複数の第１ゲート電極は、所定方向と交差する方向であって、半導体基板の面方向に沿った方向において、少なくとも一部が隣合って配置されており、ＣＳ層は、少なくとも隣合う第１ゲート電極と第２ゲート電極との間の領域に形成され、隣合う第１ゲート電極同士の間の領域は、第１ゲート電極に所定のゲート電圧が印加され、第１電極から第１キャリアが供給されると共に第２電極から第２キャリアが供給されることで第１電極と第２電極との間に電流が流れる際、第２キャリアが隣合う第１ゲート電極同士の間の領域の方が隣合う第１ゲート電極と第２ゲート電極との間の領域より第１電極へと抜け易くなるように、隣合う第１ゲート電極と第２ゲート電極との間に形成されたＣＳ層より第１導電型の不純物濃度が低くされた領域を有している。
　これによれば、隣合う第１ゲート電極同士の間の領域が隣合う第１ゲート電極と第２ゲート電極との間の領域と第１導電型の不純物濃度が等しくされている場合と比較すると、隣合う第１ゲート電極同士の間の領域からドリフト層に供給された第２キャリアが第１電極へと抜け易くなる。このため、第１ゲート電極が隣合って配置されている場合においても、当該第１ゲート電極のゲート電位が変動することを抑制でき、スイッチング制御性が低下することを抑制できる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１中のII－II線に沿った断面図である。 ＣＳ層の不純物濃度が一定とされている半導体装置におけるホールの状態を示す模式図である。 図１に示す半導体装置におけるホールの状態を示す模式図である。 第１ゲート電極－エミッタ電極間電圧と時間との関係を示す図である。 コレクタ電極－エミッタ電極間電流と時間との関係を示す図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
　図１に示されるように、半導体装置は、ドリフト層１１として機能するＮ－型の半導体基板１０を有している。そして、ドリフト層１１上（すなわち、半導体基板１０の一面１０ａ側）には、Ｐ型のベース層１２、およびドリフト層１１よりも高不純物濃度とされたＮ型のＣＳ層１３が形成されている。本実施形態では、ＣＳ層１３は、ドリフト層１１とベース層１２との間の全領域に形成されている。つまり、ドリフト層１１上には、ドリフト層１１側からＣＳ層１３およびベース層１２が順に形成されている。
　そして、半導体基板１０には、ベース層１２およびＣＳ層１３を貫通してドリフト層１１に達する複数のトレンチ１４ａ、１４ｂが形成されている。これにより、ベース層１２およびＣＳ層１３は、複数のトレンチ１４ａ、１４ｂによって分断されている。複数のトレンチ１４ａ、１４ｂは、本実施形態では、半導体基板１０の一面１０ａの面方向のうちの所定方向に沿ってストライプ状に等間隔に形成されている。なお、図１では、複数のトレンチ１４ａ、１４ｂは、それぞれ図１中紙面奥行方向に沿って形成されている。
　各トレンチ１４ａ、１４ｂは、各トレンチ１４ａ、１４ｂの壁面を覆うように形成されたゲート絶縁膜１５と、このゲート絶縁膜１５の上に形成されたゲート電極１６ａ、１６ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、本実施形態では、ゲート絶縁膜１５は、酸化膜等で構成され、ゲート電極１６ａ、１６ｂは、ポリシリコン等で構成される。
　ベース層１２の表層部には、図１および図２に示されるように、ドリフト層１１よりも高不純物濃度で構成されたＮ＋＋型のエミッタ領域１７と、ベース層１２よりも高不純物濃度で構成されたＰ＋型のコンタクト領域１８とが形成されている。本実施形態では、エミッタ領域１７およびコンタクト領域１８は、トレンチ１４ａ、１４ｂの延設方向に沿って交互に形成されていると共に、隣接するトレンチ１４ａ、１４ｂの各側面に接するように形成されている。つまり、本実施形態では、半導体基板１０の一面１０ａは、エミッタ領域１７およびコンタクト領域１８を有する構成とされている。
　半導体基板１０の一面１０ａ上には、図１に示されるように、ＢＰＳＧ（Boron Phosphorus Silicon Glassの略）等で構成される層間絶縁膜１９が形成されている。そして、層間絶縁膜１９には、エミッタ領域１７およびコンタクト領域１８を露出させる第１コンタクトホール１９ａが形成されていると共に、ゲート電極１６ｂを露出させる第２コンタクトホール１９ｂが形成されている。層間絶縁膜１９上には、第１コンタクトホール１９ａを介してエミッタ領域１７およびコンタクト領域１８と電気的に接続されると共に、第２コンタクトホール１９ｂを介してゲート電極１６ｂと接続されるエミッタ電極２０が形成されている。つまり、本実施形態のゲート電極１６ｂは、エミッタ電極２０と同電位とされており、いわゆるダミーゲート電極としての機能を発揮するものである。
　なお、ゲート電極１６ａは、図示しないゲート制御回路と接続されて所定のゲート電圧が印加されるようになっている。また、本実施形態では、エミッタ電極２０が第１電極に相当する。
　以下では、ゲート電極１６ａ、１６ｂのうちのゲート制御回路と接続されて所定のゲート電圧が印加されるゲート電極１６ａを第１ゲート電極１６ａとする。また、ゲート電極１６ａ、１６ｂのうちのエミッタ電極２０と接続されるゲート電極１６ｂを第２ゲート電極１６ｂとする。さらに、トレンチ１４ａ、１４ｂのうちの第１ゲート電極１６ａが配置されるトレンチを第１トレンチ１４ａとし、トレンチ１４ａ、１４ｂのうちの第２ゲート電極１６ｂが配置されるトレンチを第２トレンチ１４ｂとする。
　そして、本実施形態では、第１ゲート電極１６ａは、少なくとも一部が隣合うように配置されている。なお、ここでの隣合うように配置されているとは、第１、第２トレンチ１４ａ、１４ｂの延設方向と直交する方向であり、半導体基板１０の面方向に沿った方向において、隣合うように配置されることを意味している。つまり、図１中では、紙面左右方向において隣合うように配置されることを意味している。これにより、ミラー期間の増加を図ることができ、コレクタ電位の変化速度（すなわち、ｄｖｃｅ／ｄｔ）の低減を図ることができる。
　ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、Ｎ型のフィールドストップ層（以下では、単にＦＳ層という）２１が形成されている。このＦＳ層２１は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。
　そして、ＦＳ層２１を挟んでドリフト層１１と反対側には、Ｐ＋型のコレクタ層２２が形成されている。また、コレクタ層２２を挟んでＦＳ層２１と反対側には、コレクタ層２２と電気的に接続されるコレクタ電極２３が形成されている。つまり、半導体基板１０の他面１０ｂ上には、コレクタ層２２と電気的に接続されるコレクタ電極２３が形成されている。
　なお、本実施形態では、コレクタ電極２３が第２電極に相当する。また、本実施形態の半導体基板１０は、上記のように、コレクタ層２２、ＦＳ層２１、ドリフト層１１、ベース層１２、ＣＳ層１３、エミッタ領域１７、およびコンタクト領域１８を含んで構成されている。
　ここで、ＣＳ層１３は、複数の第１、第２トレンチ１４ａ、１４ｂによって分断されており、隣合う第１ゲート電極１６ａで挟まれる第１ＣＳ層３１と、隣合う第１ゲート電極１６ａで挟まれない第２ＣＳ層３２とを有している。そして、第１ＣＳ層３１は、Ｎ型とされており、Ｎ＋型とされた第２ＣＳ層３２より不純物濃度が低くされている。つまり、隣合う第１ゲート電極１６ａで挟まれる領域は、半導体基板１０の一面１０ａから第２ＣＳ層３２が形成されている深さと等しい深さの領域に、第２ＣＳ層３２より不純物濃度が低くされた領域を有しているといえる。
　なお、第２ＣＳ層３２は、ドリフト層１１に供給されたホールが当該第２ＣＳ層３２を介してベース層１２に直接抜け難くなるように、不純物濃度が設定されている。一方、第１ＣＳ層３１は、第２ＣＳ層３２より、ドリフト層１１に供給されたホールが当該第１ＣＳ層３１を介して直接抜け易くなるように、不純物濃度が設定されている。また、隣合う第１ゲート電極１６ａで挟まれない第２ＣＳ層３２とは、ＣＳ層１３のうちの隣合う第１ゲート電極１６ａおよび第２ゲート電極１６ｂで挟まれた領域、またはＣＳ層１３のうちの隣合う第２ゲート電極１６ｂ同士で挟まれた領域のことである。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ＋＋型、Ｎ＋型、Ｎ型、Ｎ－型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。
　ここで、本実施形態の第１ＣＳ層３１および第２ＣＳ層３２を有するＣＳ層１３は、次のような工程で形成される。例えば、ドリフト層１１を構成する半導体基板１０を用意した後、半導体基板１０の一面１０ａ側から第１ＣＳ層３１が所望の不純物濃度となるように、リン等のＮ型の不純物をイオン注入する。次に、半導体基板１０の一面１０ａに、第１ＣＳ層３１となる領域に不純物が注入されないようにパターニングしたマスクを配置する。そして、第２ＣＳ層３２を構成する領域に、第２ＣＳ層３２が所望の不純物濃度となるように再びＮ型の不純物をイオン注入する。続いて、熱処理を行って不純物を拡散させることにより、不純物濃度が異なる領域を有するＣＳ層１３を形成する。そして、周知の半導体製造プロセスを行ってベース層１２、エミッタ領域１７、コンタクト領域１８等を形成する。その後、ＣＳ層１３のうちの不純物濃度が低くなっている領域が隣合う第１ゲート電極１６ａで挟まれるように第１、第２トレンチ１４ａ、１４ｂおよび第１、第２ゲート電極１６ａ、１６ｂを形成する。これにより、第１ＣＳ層３１の不純物濃度が第２ＣＳ層３２の不純物濃度より低くされた半導体装置が製造される。
　また、不純物濃度が異なる領域を有するＣＳ層１３は、次のような工程で形成されてもよい。すなわち、ドリフト層１１を構成する半導体基板１０を用意した後、半導体基板１０の一面１０ａに、第２ＣＳ層３２となる領域に不純物が注入されないようにパターニングしたマスクを配置する。そして、第１ＣＳ層３１を構成する領域に、第１ＣＳ層３１が所望の不純物濃度となるようにＮ型の不純物をイオン注入する。次に、半導体基板１０の一面１０ａに、第１ＣＳ層３１となる領域に不純物が注入されないようにマスクを配置する。そして、第２ＣＳ層３２を構成する領域に、第２ＣＳ層３２が所望の不純物濃度となるようにＮ型の不純物をイオン注入する。その後、熱処理を行って不純物を拡散させることにより、不純物濃度が異なる領域を有するＣＳ層１３を形成するようにしてもよい。
　次に、上記半導体装置をオフ状態からオン状態にする際の作動について説明する。なお、以下では、本実施形態の半導体装置の作動について、ＣＳ層１３の全領域の不純物濃度が本実施形態の第２ＣＳ層３２と等しくされている半導体装置と比較しつつ説明する。また、以下では、ＣＳ層１３の全領域の不純物濃度が本実施形態の第２ＣＳ層３２と等しくされていることを単にＣＳ層１３の不純物濃度が一定とされているともいう。
　まず、上記半導体装置は、オフ状態からオン状態にする際、例えば、エミッタ電極２０が接地されると共にコレクタ電極２３に正の電圧が印加される。そして、第１ゲート電極１６ａには、ゲート電位が絶縁ゲート構造の閾値電圧Ｖｔｈ以上となるように図示しないゲート制御回路から所定の電圧が印加される。これにより、ベース層１２のうちの第１トレンチ１４ａと接する部分には、Ｎ型の反転層（すなわち、チャネル）が形成される。そして、エミッタ電極２０からエミッタ領域１７および反転層を介して電子がドリフト層１１に供給される。また、コレクタ電極２３からコレクタ層２２を介してホールがドリフト層１１に供給される。これにより、伝導度変調によりドリフト層１１の抵抗値が低下してオン状態となる。なお、本実施形態では、電子が第１キャリアに相当し、ホールが第２キャリアに相当している。
　この際、図３および図４に示されるように、第２ゲート電極１６ｂがエミッタ電極２０と接続されているため、ＣＳ層１３およびドリフト層１１のうちの第２トレンチ１４ｂと接する側面には、Ｐ型の反転層４１が形成される。このため、第２ゲート電極１６ｂのうちのドリフト層１１に達している部分の近傍では、ドリフト層１１に供給されたホールが反転層４１を介してエミッタ電極２０から抜け易くなっている。
　一方、第１ゲート電極１６ａにはゲート制御回路から所定の電圧が印加されるため、ＣＳ層１３およびドリフト層１１のうちの第１トレンチ１４ａと接する側面には、Ｐ型の反転層４１が形成されない。このため、第１ゲート電極１６ａのうちのドリフト層１１に達している部分（以下では、単に第１ゲート電極１６ａの下部という）の近傍では、ドリフト層１１に供給されたホールが抜け難くなっている。このため、第１ゲート電極１６ａの下部には、ホールが蓄積され易い。
　この場合、図３に示されるように、ＣＳ層１３の不純物濃度が一定とされていると、特に隣合う第１ゲート電極１６ａの間の領域では、ドリフト層１１に供給されたホールが抜け難いため、多量のホールが蓄積される。このため、ＣＳ層１３の不純物濃度が一定とされていると、第１ゲート電極１６ａは、第１ゲート電極１６ａの下部の近傍に蓄積された多量のホールにより、ゲート電位が急峻に上昇してしまう。
　これに対し、本実施形態では、ＣＳ層１３は、第１ＣＳ層３１が第２ＣＳ層３２より不純物濃度が低くされている。つまり、本実施形態では、第１ＣＳ層３１によって構成される電位障壁は、第２ＣＳ層３２によって構成される電位障壁よりも小さくされている。このため、図４に示されるように、第１ＣＳ層３１では、第２ＣＳ層３２より直接当該領域を介してホールが抜け易くなる。したがって、ＣＳ層１３の不純物濃度が一定とされている場合と比較すると、隣合う第１ゲート電極１６ａの間の領域において、ドリフト層１１に供給されたホールが蓄積され難くなる。
　つまり、ＣＳ層１３の不純物濃度が一定とされている場合、図５中の点線で示されるように、第１ゲート電極１６ａのゲート電位は、コレクタ電極－エミッタ電極間電流Ｉｃｅが流れ始めた後の時点Ｔ１以降においても急峻に上昇してしまう。つまり、第１ゲート電極－エミッタ電極間電圧Ｖｇｅが急峻に上昇してしまう。このため、コレクタ電極－エミッタ電極間電流Ｉｃｅは、図６中の点線で示されるように、時点Ｔ２にて安定する前に不安定に変動してしまう。したがって、半導体装置や当該半導体装置に接続される周辺機器が破壊されたり誤作動したりする原因となる。
　一方、本実施形態の半導体装置では、図５中の実線で示されるように、第１ゲート電極１６ａのゲート電位は、時点Ｔ１以降も緩やかに上昇する。言い換えると、第１ゲート電極１６ａのゲート電位は、急峻に上昇しない。つまり、第１ゲート電極－エミッタ電極間電圧Ｖｇｅは、急峻に上昇しない。このため、図６中の実線で示されるように、コレクタ電極－エミッタ電極間電流Ｉｃｅは、時点Ｔ２にて安定する前に不安定に変動することが抑制される。したがって、半導体装置や当該半導体装置に接続される周辺機器が破壊されたり誤作動したりすることを抑制できる。
　なお、図３および図４は、図１中の隣合う第１ゲート電極１６ａが配置されている部分の拡大図に相当している。そして、図３および図４では、ホールをｈとして示している。また、第１ゲート電極１６ａのゲート電位が十分に高くなった後は、コレクタ電極２３とエミッタ電極２０との間に安定した電流が流れる。このため、第１ゲート電極１６ａのゲート電位がホールによって上昇したとしても問題はない。
　以上説明したように、本実施形態では、第１ＣＳ層３１は、第２ＣＳ層３２より不純物濃度が低くされている。つまり、ドリフト層１１に供給されたホールは、第１ＣＳ層３１の方が第２ＣＳ層３２より直接抜け易くなっている。このため、ドリフト層１１のうちの隣合う第１ゲート電極１６ａの間に位置する領域、およびその近傍に多量のホールが蓄積され難くなる。したがって、半導体装置をオフ状態からオン状態にする際、第１ゲート電極１６ａが隣合って配置されている場合においても、当該第１ゲート電極１６ａのゲート電位がホールによって変動してしまうことを抑制でき、スイッチング制御性が低下することを抑制できる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対して、第１ＣＳ層３１の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図７に示されるように、第１ＣＳ層３１は、エミッタ領域１７の下方に位置する第１領域３１ａと、コンタクト領域１８の下方に位置する第２領域３１ｂとを有している。より詳しくは、第２領域３１ｂは、少なくともコンタクト領域１８の中心を通り、半導体基板１０の一面１０ａに対する法線方向に沿った仮想線と交差するように形成されている。
　そして、第１領域３１ａは、第２ＣＳ層３２と同じ不純物濃度とされ、第２領域３１ｂは、第２ＣＳ層３２より不純物濃度が低くされている。つまり、本実施形態では、第１ＣＳ層３１は、第２ＣＳ層３２より不純物濃度が低くされた領域を有する構成とされている。なお、図７は、図１中のII－II線に沿った断面図に相当している。
　これによれば、スイッチング制御性が低下することを抑制しつつ、さらにオン電圧の低減を図ることができる。すなわち、第１ＣＳ層３１のうちの第１領域３１ａは、第２ＣＳ層３２と不純物濃度が等しくされている。このため、ドリフト層１１に供給されたホールは、直接第１領域３１ａから抜け難くなる。したがって、さらにオン電圧の低減を図ることができる。また、第１ＣＳ層３１のうちの第２領域３１ｂは、第２ＣＳ層３２よりも不純物濃度が低くされている。このため、ドリフト層１１に供給されたホールは、直接第２領域３１ｂから抜け易くなる。したがって、スイッチング制御性が低下することを抑制できる。
　また、第２領域３１ｂから抜け出るホールは、Ｐ型のベース層１２およびＰ型のコンタクト領域１８を介してエミッタ電極２０から抜け出る。このため、第２領域３１ｂがコンタクト領域１８の下方に形成されていることにより、例えば、第２領域３１ｂがエミッタ領域１７の下方に形成されている場合と比較して、エミッタ電極２０に達するまでの通過経路を短くできる。したがって、ホールを抜け易くでき、スイッチング制御性の向上を図ることができる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第１実施形態に対して、第１コンタクトホール１９ａを形成する場所を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図８に示されるように、第２ゲート電極１６ｂは、少なくとも一部が隣合うように配置されている。そして、層間絶縁膜１９には、隣合う第２ゲート電極１６ｂで挟まれる部分のエミッタ領域１７およびコンタクト領域１８を露出させる第１コンタクトホール１９ａが形成されていない。つまり、隣合う第２ゲート電極１６ｂで挟まれる部分のエミッタ領域１７およびコンタクト領域１８は、エミッタ電極２０と電気的に接続されない構成とされている。言い換えると、エミッタ電極２０は、第１トレンチ１４ａと接するエミッタ領域１７、および第１トレンチ１４ａと接するベース層１２上に形成されたコンタクト領域１８（すなわち、ベース層１２）のみと電気的に接続されている。
　これによれば、ドリフト層１１に供給されたホールは、隣合う第２ゲート電極１６ｂで挟まれる領域からエミッタ電極２０へと抜ける経路が無くなる。このため、隣合う第２ゲート電極１６ｂの間に多量のホールを蓄積でき、さらにオン電圧の低減を図ることができる。なお、第２ゲート電極１６ｂのゲート電位は、コレクタ電極－エミッタ電極間電流Ｉｃｅに寄与しないため、仮に第２ゲート電極１６ｂのゲート電位が変動したとしても特に問題はない。
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第１実施形態に対して、隣合う第１ゲート電極１６ａで挟まれる部分にＣＳ層１３を形成しないようにしたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図９に示されるように、ＣＳ層１３は、隣合う第１ゲート電極１６ａで挟まれる領域と異なる領域にのみ形成されている。つまり、ＣＳ層１３は、隣合う第１ゲート電極１６ａと第２ゲート電極１６ｂとの間の領域、および隣合う第２ゲート電極１６ｂ同士の間の領域にのみ形成されている。言い換えると、本実施形態のＣＳ層１３は、第２ＣＳ層３２のみで構成されている。
　そして、隣合う第１ゲート電極１６ａで挟まれる領域では、ドリフト層１１上に直接ベース層１２が形成されている。つまり、隣合う第１ゲート電極１６ａで挟まれる領域は、半導体基板１０の一面１０ａからＣＳ層１３が形成されている深さと等しい深さの領域に、ドリフト層１１が配置されている。
　このような半導体装置としても、隣合う第１ゲート電極１６ａで挟まれる領域の不純物濃度が低くなる。すなわち、隣合う第１ゲート電極１６ａで挟まれる領域は、半導体基板１０の一面１０ａからＣＳ層１３が形成されている深さと等しい深さの領域において、隣合う第１ゲート電極１６ａと第２ゲート電極１６ｂとで挟まれる領域よりＮ型の不純物濃度が低くなる。このため、ドリフト層１１に供給されたホールは、隣合う第１ゲート電極１６ａ同士の間に位置するドリフト層１１から直接ベース層１２へと抜け易くなる。したがって、スイッチング制御性が低下することを抑制できる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
　また、上記各実施形態において、ＣＳ層１３は、ドリフト層１１とベース層１２との間ではなく、ベース層１２内において、ベース層１２を上方領域と下方領域とに分断するように形成されていてもよい。つまり、ドリフト層１１上に、ベース層１２の下方領域、ＣＳ層１３、ベース層１２の上方領域が順に配置されるようにしてもよい。
　さらに、上記各実施形態において、エミッタ領域１７は、第１、第２トレンチ１４ａ、１４ｂ間の領域において、当該第１、第２トレンチ１４ａ、１４ｂの側面に接するように、第１、第２トレンチ１４ａ、１４ｂの延設方向に沿って棒状に延設されていてもよい。そして、コンタクト領域１８は、第１、第２トレンチ１４ａ、１４ｂ間の領域において、２つのエミッタ領域１７に挟まれた状態で当該第１、第２トレンチ１４ａ、１４ｂの延設方向に棒状に延設されていてもよい。この場合、第３実施形態では、エミッタ電極２０は、第１トレンチ１４ａと接するエミッタ領域１７、および当該エミッタ領域１７と隣接するコンタクト領域１８のみと電気的に接続される。
　そして、上記各実施形態において、コンタクト領域１８は形成されていなくてもよい。つまり、半導体基板１０の一面１０ａは、ベース層１２およびエミッタ領域１７で構成されていてもよい。
　また、上記第１、第３実施形態において、第１ＣＳ層３１と隣接する第２ＣＳ層３２は、第１ＣＳ層３１側の領域の不純物濃度が第１ＣＳ層３１と等しくされていてもよい。つまり、不純物濃度が異なる領域を有するＣＳ層１３は、上記のように形成されるが、第１、第２トレンチ１４ａ、１４ｂの位置ずれ等を考慮し、第２ＣＳ層３２のうちの第１ＣＳ層３１側の不純物濃度が低くされていてもよい。同様に、第２実施形態では、第２領域３１ｂと隣接する第２ＣＳ層３２は、第２領域３１ｂ側の不純物濃度が第２ＣＳ層３２と等しくされていてもよい。
　さらに、上記第１～第３実施形態において、第１ＣＳ層３１と第２ＣＳ層３２とは、半導体基板１０の一面１０ａからの深さが異なっていてもよい。つまり、第１ＣＳ層３１の方が第２ＣＳ層３２より深くされていてもよいし、第２ＣＳ層３２の方が第１ＣＳ層３１より深くされていてもよい。なお、このような構成は、Ｎ型の不純物をイオン注入する際の加速電圧を変更する等することによって構成される。
　また、上記第２実施形態において、図７では、ＣＳ層１３は、コンタクト領域１８の下方の全領域が第２領域３１ｂとされている。しかしながら、第２領域３１ｂの配置箇所はこれに限定されるものではなく、例えば、一部のコンタクト領域１８の下方は第１領域３１ａとされていてもよい。また、上記第２実施形態において、第２領域３１ｂは、エミッタ領域１７の下方を含むように形成されていてもよいし、エミッタ領域１７の下方のみに形成されていてもよい。このような半導体装置としても、第２領域３１ｂを有しない半導体装置と比較して、スイッチング制御性が低下することを抑制できる。

Claims (5)

  1. 　半導体基板（１０）にトレンチ（１４ａ、１４ｂ）が形成されると共に、前記トレンチ上にゲート絶縁膜（１５）を介してゲート電極（１６ａ、１６ｂ）が配置された半導体装置であって、
    　第１導電型のドリフト層（１１）と、
    　前記ドリフト層上に配置され、前記ドリフト層よりも高不純物濃度とされた第１導電型のキャリアストレージ層（１３）と、
    　前記ドリフト層上に配置された第２導電型のベース層（１２）と、
    　前記ドリフト層を挟み、前記ベース層と反対側に形成された第２導電型のコレクタ層（２２）と、を有する前記半導体基板と、
    　前記ベース層を貫通すると共に、前記半導体基板の面方向における所定方向に延設された前記トレンチの壁面に形成された前記ゲート絶縁膜と、前記ゲート絶縁膜上に形成された前記ゲート電極と、を有する複数のトレンチゲート構造と、
    　前記ベース層の表層部に選択的に形成されると共に前記半導体基板の一面（１０ａ）の一部を構成し、前記トレンチと接する第１導電型のエミッタ領域（１７）と、
    　前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２０）と、
    　前記コレクタ層と電気的に接続される第２電極（２３）と、を備え、
    　複数の前記ゲート電極は、所定のゲート電圧が印加される複数の第１ゲート電極（１６ａ）と、前記第１電極と電気的に接続されることで前記第１電極と同電位とされる第２ゲート電極（１６ｂ）と、を有し、
    　前記複数の第１ゲート電極は、前記所定方向と交差する方向であって、前記半導体基板の面方向に沿った方向において、少なくとも一部が隣合って配置されており、
    　前記キャリアストレージ層は、少なくとも隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域に形成され、
    　隣合う前記第１ゲート電極同士の間の領域は、前記第１ゲート電極に所定のゲート電圧が印加され、前記第１電極から第１キャリアが供給されると共に前記第２電極から第２キャリアが供給されることで前記第１電極と前記第２電極との間に電流が流れる際、前記第２キャリアが隣合う前記第１ゲート電極同士の間の領域の方が隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域より前記第１電極へと抜け易くなるように、隣合う前記第１ゲート電極と前記第２ゲート電極との間に形成された前記キャリアストレージ層より第１導電型の不純物濃度が低くされた領域を有している半導体装置。
  2. 　前記半導体基板の一面から前記キャリアストレージ層が形成された領域の深さにおいて、隣合う前記第１ゲート電極同士の間の領域は、隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域より、第１導電型の不純物濃度が低くされた領域を有している請求項１に記載の半導体装置。
  3. 　前記キャリアストレージ層は、隣合う前記第１ゲート電極で挟まれる領域に形成された第１キャリアストレージ層（３１）と、隣合う前記第１ゲート電極と前記第２ゲート電極との間の領域に形成された第２キャリアストレージ層（３２）と、を有し、
    　前記第１キャリアストレージ層は、前記第２キャリアストレージ層より第１導電型の不純物濃度が低くされた領域を有している請求項１または２に記載の半導体装置。
  4. 　前記第１キャリアストレージ層は、前記ベース層の表層部のうちの前記エミッタ領域の下方に形成された第１領域（３１ａ）と、前記ベース層の表層部のうちの前記エミッタ領域と異なる領域の下方に形成され、前記第２キャリアストレージ層より第１導電型の不純物濃度が低くされた第２領域（３１ｂ）とを有する請求項３に記載の半導体装置。
  5. 　前記第２ゲート電極を複数有し、
    　複数の前記第２ゲート電極は、前記所定方向と交差する方向であって、前記半導体基板の面方向に沿った方向において、少なくとも一部が隣合って配置されており、
    　前記第１電極は、前記第１ゲート電極が配置された前記トレンチと接する前記ベース層および前記エミッタ領域のみと電気的に接続されている請求項１ないし４のいずれか１つに記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111326510A (zh) * 2018-12-17 2020-06-23 三菱电机株式会社 半导体装置
CN111341772A (zh) * 2018-12-19 2020-06-26 富士电机株式会社 半导体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016184712A (ja) * 2015-03-27 2016-10-20 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005184712A (ja) * 2003-12-24 2005-07-07 Alps Electric Co Ltd Ｓａｗディバイス、及びその製造方法
JP4575713B2 (ja) * 2004-05-31 2010-11-04 三菱電機株式会社 絶縁ゲート型半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016184712A (ja) * 2015-03-27 2016-10-20 株式会社日立製作所 半導体装置及びそれを用いた電力変換装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111326510A (zh) * 2018-12-17 2020-06-23 三菱电机株式会社 半导体装置
CN111326510B (zh) * 2018-12-17 2023-08-25 三菱电机株式会社 半导体装置
CN111341772A (zh) * 2018-12-19 2020-06-26 富士电机株式会社 半导体装置

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