WO2018142840A1 - 基板処理方法、コンピュータ記憶媒体及び基板処理システム - Google Patents

基板処理方法、コンピュータ記憶媒体及び基板処理システム Download PDF

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WO2018142840A1
WO2018142840A1 PCT/JP2018/000025 JP2018000025W WO2018142840A1 WO 2018142840 A1 WO2018142840 A1 WO 2018142840A1 JP 2018000025 W JP2018000025 W JP 2018000025W WO 2018142840 A1 WO2018142840 A1 WO 2018142840A1
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heat treatment
resist pattern
substrate
substrate temperature
processing
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PCT/JP2018/000025
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Inventor
剛 野上
Original Assignee
東京エレクトロン株式会社
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    • G03F7/20—Exposure; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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    • G03F7/26—Processing photosensitive materials; Apparatus therefor
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    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/38—Treatment before imagewise removal, e.g. prebaking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34

Definitions

  • the present invention relates to a substrate processing method, a computer storage medium, and a substrate processing system for performing a photolithography process on a substrate and forming a resist pattern on the substrate.
  • a resist coating process is performed on a semiconductor wafer (hereinafter referred to as “wafer”) to form a resist film, and a predetermined pattern is exposed on the resist film.
  • Wafer exposure process post-exposure baking process (hereinafter referred to as “PEB process”) that is heated to promote the chemical reaction of the resist film after exposure, and development process that develops the exposed resist film.
  • PEB process post-exposure baking process
  • the resist pattern determines the pattern shape of the underlying film to be processed, and it is necessary to form the resist pattern uniformly on the wafer surface with strict dimensions.
  • Patent Document 1 a photolithography process using a chemically amplified resist is performed to form a resist pattern on a wafer, and a dimension such as a line width of the resist pattern is measured.
  • the resist pattern dimensions by correcting the heating temperature of the PEB process.
  • the correction of the heating temperature is performed, for example, by correcting the temperature of the hot plate that places and heats the wafer. That is, the hot plate temperature in the stable state of the PEB process is adjusted using a correlation equation between the hot plate temperature and the pattern profile (Zernike coefficient which is a characteristic component).
  • a system for correcting the heating temperature of the PEB process as described above that is, a system for correcting the processing conditions of the processing apparatus, conventionally, for example, the APC ( There is an Advanced Process Control (advanced process control) system.
  • Patent Document 2 proposes process management using an SPC (Statistical Process Control) method for selecting a management target and defining and setting an abnormality determination. Specifically, for example, when an abnormality occurs in the quality characteristic (resist pattern dimension), the processing parameter (PEB processing heating temperature) of the processing apparatus is corrected using a predetermined definition formula.
  • SPC Statistical Process Control
  • Patent Document 3 proposes a method for optimizing a recipe indicating a wafer processing condition (a heating temperature of PEB processing) by performing wafer processing and inspection and repeating trial and check. Specifically, a plurality of candidate recipes are stored in the database unit, and each candidate recipe is sequentially used to process and inspect the wafer. Based on the inspection result, the best recipe is selected from the plurality of candidate recipes. Select. In such a case, the work load on the operator is reduced by automatically repeating the trial and check.
  • a wafer processing condition a heating temperature of PEB processing
  • the present invention has been made in view of such a point, and an object thereof is to uniformly form a resist pattern on a substrate within the substrate surface.
  • one embodiment of the present invention is a substrate processing method for performing a photolithography process on a substrate and forming a resist pattern on the substrate, and a plurality of heat treatment apparatuses for performing a heat treatment in the photolithography process
  • the substrate temperature is measured over time, and a temperature difference calculating step for calculating a difference in substrate temperature between the heat treatment apparatuses and a photolithography process including heat treatment using the plurality of heat treatment apparatuses are performed on the substrate.
  • measure the resist pattern dimension calculate the difference in resist pattern dimension between heat treatment apparatuses, and use the difference in the substrate temperature and the difference in the resist pattern dimension to determine the substrate temperature.
  • model derivation step of deriving the reaction model has a condition setting step of setting the processing conditions of the substrate processing using the reaction model.
  • the reaction rate at the start and end of the heat treatment is zero, the reaction rate is continuous in the time direction, and the product sum of the substrate temperature and the reaction model is the resist pattern dimension.
  • An evaluation function is determined so as to be close to the difference between the above, the optimization problem is solved for the reaction model, and the reaction model is determined.
  • the measurement of the substrate temperature in the temperature difference calculating step and the measurement of the resist pattern dimension in the dimensional difference calculating step are, for example, setup and maintenance of a processing apparatus that performs photolithography processing, or input of a chemical solution such as a resist solution It can be collected when adjusting later processing conditions. That is, normal inspection data can be used for the substrate temperature and resist pattern dimensions.
  • the model deriving step it is possible to automatically model a function of time with respect to the reaction rate, that is, a pattern latent image forming process every moment in the heat treatment step, using the temperature difference and the dimensional difference.
  • irregular operations different from normal operations such as special data collection and correlation formulation are almost unnecessary.
  • the substrate processing conditions can be set using the reaction model in the condition setting step.
  • a heat treatment recipe hot plate temperature
  • a substrate processing path is selected so that a good resist pattern dimension can be obtained. It can be carried out.
  • the resist pattern can be uniformly formed on the substrate surface on the substrate while reducing machine differences between the processing apparatuses.
  • the throughput of the substrate processing can be improved and the productivity can be improved.
  • a readable computer storage medium storing a program that operates on a computer of a control unit that controls the substrate processing system so that the substrate processing method is executed by the substrate processing system. It is.
  • a substrate processing system that performs a photolithography process on a substrate and forms a resist pattern on the substrate, and includes a plurality of heat treatment apparatuses that perform heat treatment on the substrate, A dimension measuring device for measuring a resist pattern dimension, and a control unit for setting processing conditions for substrate processing, wherein the control unit measures the substrate temperature over time in the plurality of heat treatment apparatuses, A temperature difference calculating step for calculating a difference in substrate temperature in the substrate, and performing a photolithography process on the substrate using the plurality of heat treatment apparatuses, forming a resist pattern on the substrate, and then measuring a resist pattern dimension in the dimension measuring apparatus Dimensional difference calculating step for calculating a difference in resist pattern dimension between heat treatment apparatuses, difference in substrate temperature, and resist A model derivation step for calculating a reaction rate for converting the substrate temperature into a resist pattern size using the difference in turn size, and deriving a reaction model that is a function of time for the reaction rate, and using the
  • the reaction rate at the start and end of the heat treatment is zero, the reaction rate is continuous in the time direction, and the product sum of the substrate temperature and the reaction model is the resist pattern dimension.
  • An evaluation function is determined so as to be close to the difference between the above, the optimization problem is solved for the reaction model, and the reaction model is determined.
  • the present invention it is possible to uniformly form a resist pattern on a substrate on a substrate while reducing machine differences between processing apparatuses.
  • the throughput of substrate processing can be improved and productivity can be improved.
  • FIG. 1 is a plan view schematically showing the outline of the configuration of the substrate processing system 1.
  • 2 and 3 are a front view and a rear view, respectively, schematically showing the outline of the internal configuration of the substrate processing system 1.
  • the substrate processing system 1 is a coating and developing processing system that performs photolithography processing on a wafer W as a substrate will be described as an example.
  • the substrate processing system 1 includes a cassette station 10 in which a cassette C containing a plurality of wafers W is loaded and unloaded, and a processing station 11 having a plurality of various processing apparatuses for performing predetermined processing on the wafers W. And an interface station 13 that transfers the wafer W to and from the exposure apparatus 12 adjacent to the processing station 11 is integrally connected.
  • the cassette station 10 is provided with a cassette mounting table 20.
  • the cassette mounting table 20 is provided with a plurality of cassette mounting plates 21 on which the cassette C is mounted when the cassette C is carried into and out of the substrate processing system 1.
  • the cassette station 10 is provided with a wafer transfer device 23 that is movable on a transfer path 22 extending in the X direction as shown in FIG.
  • the wafer transfer device 23 is also movable in the vertical direction and the vertical axis direction ( ⁇ direction), and includes a cassette C on each cassette mounting plate 21 and a delivery device for a third block G3 of the processing station 11 described later.
  • the wafer W can be transferred between the two.
  • the processing station 11 is provided with a plurality of, for example, four blocks including various devices, that is, a first block G1 to a fourth block G4.
  • the first block G1 is provided on the front side of the processing station 11 (X direction negative direction side in FIG. 1), and on the back side of the processing station 11 (X direction positive direction side in FIG. 1, upper side in the drawing). Is provided with a second block G2.
  • the third block G3 described above is provided on the cassette station 10 side (the Y direction negative direction side in FIG. 1) of the processing station 11, and the interface station 13 side (the Y direction positive side in FIG. 1) of the processing station 11 is provided.
  • a fourth block G4 is provided on the direction side.
  • a plurality of liquid processing apparatuses for example, a development processing apparatus 30 for developing the wafer W, an antireflection film (hereinafter referred to as “lower reflection” below the resist film of the wafer W).
  • a lower anti-reflection film forming apparatus 31 for forming an anti-reflection film a resist coating apparatus 32 for applying a resist solution to the wafer W to form a resist film, and an anti-reflection film (hereinafter referred to as an anti-reflection film) on the resist film of the wafer W.
  • An upper antireflection film forming apparatus 33 for forming “an upper antireflection film”) is arranged in this order from the bottom.
  • the development processing device 30, the lower antireflection film forming device 31, the resist coating device 32, and the upper antireflection film forming device 33 are arranged side by side in the horizontal direction.
  • the number and arrangement of the development processing device 30, the lower antireflection film forming device 31, the resist coating device 32, and the upper antireflection film forming device 33 can be arbitrarily selected.
  • the lower antireflection film forming device 31 for example, spin coating for applying a predetermined processing solution onto the wafer W is performed.
  • spin coating for example, the processing liquid is discharged onto the wafer W from an application nozzle, and the wafer W is rotated to diffuse the processing liquid to the surface of the wafer W.
  • heat treatment apparatuses 40 to 43 for performing heat treatment such as heating and cooling of the wafer W, and hydrophobic treatment for improving the fixability between the resist solution and the wafer W are performed.
  • a hydrophobic processing device 44 and a peripheral exposure device 45 for exposing the outer peripheral portion of the wafer W are provided side by side in the vertical direction and the horizontal direction.
  • the number and arrangement of the heat treatment apparatuses 40 to 43, the hydrophobic treatment apparatus 44, and the peripheral exposure apparatus 45 can be arbitrarily selected.
  • the heat treatment apparatus 40 performs a pre-baking process (hereinafter referred to as “PAB process”) in which the wafer W after the resist coating process is heated, and may be referred to as a PAB apparatus 40 hereinafter.
  • the heat treatment apparatus 41 performs a post-exposure baking process (hereinafter referred to as “PEB process”) that heat-treats the wafer W after the exposure process, and may be referred to as a PEB apparatus 41 hereinafter.
  • the heat treatment apparatus 42 performs a post-baking process (hereinafter referred to as “POST process”) in which the wafer W after the development process is heated, and may be referred to as a POST apparatus 42 hereinafter.
  • the heat treatment apparatus 43 is an apparatus that performs other heat treatment. The configuration of these heat treatment apparatuses 40 to 43 will be described later.
  • a plurality of delivery devices 50, 51, 52, 53, 54, 55, 56 are provided in order from the bottom.
  • the fourth block G4 is provided with a plurality of delivery devices 60, 61, 62 in order from the bottom.
  • a wafer transfer area D is formed in an area surrounded by the first block G1 to the fourth block G4.
  • a plurality of wafer transfer devices 70 having transfer arms 70a that are movable in the Y direction, the X direction, the ⁇ direction, and the vertical direction are arranged.
  • the wafer transfer device 70 moves in the wafer transfer area D and transfers the wafer W to a predetermined device in the surrounding first block G1, second block G2, third block G3, and fourth block G4. it can.
  • the wafer transfer area D is provided with a shuttle transfer device 80 that transfers the wafer W linearly between the third block G3 and the fourth block G4.
  • the shuttle transport device 80 is linearly movable, for example, in the Y direction in FIG.
  • the shuttle transfer device 80 moves in the Y direction while supporting the wafer W, and can transfer the wafer W between the transfer device 52 of the third block G3 and the transfer device 62 of the fourth block G4.
  • a wafer transfer device 90 is provided next to the third block G3 on the positive side in the X direction.
  • the wafer transfer device 90 includes a transfer arm 90a that can move in the X direction, the ⁇ direction, and the vertical direction, for example.
  • the wafer transfer device 90 moves up and down while supporting the wafer W, and can transfer the wafer W to each delivery device in the third block G3.
  • the interface station 13 is provided with a wafer transfer device 100 and a delivery device 101.
  • the wafer transfer apparatus 100 includes a transfer arm 100a that is movable in the Y direction, the ⁇ direction, and the vertical direction, for example.
  • the wafer transfer apparatus 100 can support the wafer W on the transfer arm 100a and transfer the wafer W between the transfer apparatuses, the transfer apparatus 101, and the exposure apparatus 12 in the fourth block G4.
  • the control unit 200 is a computer, for example, and has a program storage unit (not shown).
  • the program storage unit stores a program for controlling the processing of the wafer W in the substrate processing system 1.
  • the program is recorded on a computer-readable storage medium such as a computer-readable hard disk (HD), flexible disk (FD), compact disk (CD), magnetic optical desk (MO), or memory card. Or installed in the control unit 200 from the storage medium.
  • a computer-readable storage medium such as a computer-readable hard disk (HD), flexible disk (FD), compact disk (CD), magnetic optical desk (MO), or memory card.
  • a dimension measuring device 210 that measures the dimension of a resist pattern formed on the wafer W in the substrate processing system 1 is provided outside the substrate processing system 1.
  • the dimension measuring apparatus 210 measures a resist pattern dimension using, for example, a scatterometry method. Specifically, for example, the wafer W is irradiated with light from an oblique direction, and the light reflected by the wafer W is detected. The light intensity distribution in the wafer surface obtained from the detected light is collated with a virtual light intensity distribution stored in advance, and a resist pattern dimension corresponding to the collated virtual light intensity distribution is obtained. In the present embodiment, for example, the line width of the resist pattern is measured as the resist pattern dimension.
  • the dimension measuring device 210 may be provided inside the substrate processing system 1. In such a case, the dimension measuring apparatus 210 is disposed at an arbitrary position inside the substrate processing system 1. For example, an inspection station (not shown) may be provided between the cassette station 10 and the processing station 11, and the dimension measuring device 210 may be disposed in this inspection station.
  • a cassette C containing a plurality of wafers W is loaded into the cassette station 10 of the substrate processing system 1 and placed on the cassette placing plate 21. Thereafter, the wafers W in the cassette C are sequentially taken out by the wafer transfer device 23 and transferred to the transfer device 53 of the third block G3 of the processing station 11.
  • the wafer W is transferred to the heat treatment apparatus 40 of the second block G2 by the wafer transfer apparatus 70 and subjected to temperature adjustment processing. Thereafter, the wafer W is transferred to, for example, the lower antireflection film forming device 31 of the first block G1 by the wafer transfer device 70, and a lower antireflection film is formed on the wafer W. Thereafter, the wafer W is transferred to the heat treatment apparatus 40 of the second block G2, and heat treatment is performed. Thereafter, the wafer W is returned to the delivery device 53 of the third block G3.
  • the wafer W is transferred by the wafer transfer device 90 to the delivery device 54 of the same third block G3. Thereafter, the wafer W is transferred by the wafer transfer apparatus 70 to the hydrophobizing apparatus 44 of the second block G2, and subjected to the hydrophobizing process.
  • the wafer W is transferred to the resist coating device 32 by the wafer transfer device 70, and a resist solution is applied onto the wafer W to form a resist film. Thereafter, the wafer W is transferred to the PAB apparatus 40 by the wafer transfer apparatus 70 and subjected to PAB processing. Thereafter, the wafer W is transferred by the wafer transfer device 70 to the transfer device 55 of the third block G3.
  • the wafer W is transferred to the upper antireflection film forming apparatus 33 by the wafer transfer apparatus 70, and an upper antireflection film is formed on the wafer W. Thereafter, the wafer W is transferred to the heat treatment apparatus 43 by the wafer transfer apparatus 70, heated, and the temperature is adjusted. Thereafter, the wafer W is transferred to the peripheral exposure device 45 and subjected to peripheral exposure processing.
  • the wafer W is transferred by the wafer transfer device 70 to the delivery device 56 of the third block G3.
  • the wafer W is transferred to the transfer device 52 by the wafer transfer device 90 and transferred to the transfer device 62 of the fourth block G4 by the shuttle transfer device 80. Thereafter, the wafer W is transferred to the exposure apparatus 12 by the wafer transfer apparatus 100 of the interface station 13 and subjected to exposure processing in a predetermined pattern.
  • the wafer W is transferred by the wafer transfer apparatus 100 to the delivery apparatus 60 of the fourth block G4. Thereafter, the wafer W is transferred to the PEB apparatus 41 by the wafer transfer apparatus 70 and subjected to PEB processing.
  • the wafer W is transferred to the development processing apparatus 30 by the wafer transfer apparatus 70 and developed.
  • the wafer W is transferred to the POST apparatus 42 by the wafer transfer apparatus 90 and subjected to the POST process.
  • the wafer W is transferred to the delivery device 50 of the third block G3 by the wafer transfer device 70, and then transferred to the cassette C of the predetermined cassette mounting plate 21 by the wafer transfer device 23 of the cassette station 10.
  • a series of photolithography steps is completed.
  • FIG. 4 is a longitudinal sectional view schematically showing an outline of the configuration of the PEB device 41.
  • FIG. 5 is a plan view schematically showing the outline of the configuration of the PEB apparatus 41.
  • the PEB apparatus 41 has a processing container 300 that can be closed inside.
  • a loading / unloading port (not shown) for the wafer W is formed on the side surface of the processing container 300 on the wafer transfer region D side, and an opening / closing shutter (not shown) is provided at the loading / unloading port.
  • a heating unit 310 that heat-processes the wafer W and a cooling unit 311 that cools the wafer W and adjusts the temperature are provided.
  • the heating unit 310 and the cooling unit 311 are arranged side by side in the Y direction.
  • the heating unit 310 includes a lid 320 that is located on the upper side and can be moved up and down, and a hot plate housing portion 321 that is located on the lower side and forms the processing chamber R integrally with the lid 320.
  • the lid 320 has a substantially cylindrical shape with an open bottom surface.
  • An exhaust part 320 a is provided at the center of the upper surface of the lid 320.
  • the atmosphere in the processing chamber R is uniformly exhausted from the exhaust unit 320a.
  • the hot plate accommodating portion 321 includes an annular holding member 331 that accommodates the hot plate 330 and holds the outer peripheral portion of the hot plate 330, and a substantially cylindrical support ring 332 that surrounds the outer periphery of the holding member 331.
  • the hot plate 330 has a thick and substantially disk shape, and can place and heat the wafer W thereon.
  • the heating plate 330 incorporates a heater 333 that generates heat by power supply, for example.
  • the heating temperature of the hot plate 330 is controlled by the control unit 200, for example, and the wafer W placed on the hot plate 330 is heated to a predetermined temperature.
  • the hot plate 330 is provided with temperature sensors 334 to 338 for measuring the temperature of the wafer W placed on the hot plate 330.
  • the temperature sensor 334 is arranged at the center of the hot plate 330, and the temperature sensors 335 to 338 are arranged on the concentric circles of the hot plate 330 at equal intervals (90 degree intervals).
  • the temperature sensor 334 measures the temperature at the measurement point k1 in the center portion of the wafer W, and the temperature sensors 335 to 338 measure the temperatures at the measurement points k2 to k5 in the outer peripheral portion of the wafer W, respectively.
  • positioning and the number of the temperature sensors (measurement point of the wafer W) of the hot plate 330 are not limited to this embodiment, and can be set arbitrarily.
  • three elevating pins 340 for supporting the wafer W from below and elevating it are provided below the hot plate 330.
  • the elevating pin 340 can be moved up and down by the elevating drive unit 341. Near the central portion of the hot plate 330, through holes 342 that penetrate the hot plate 330 in the thickness direction are formed, for example, at three locations.
  • the elevating pins 340 are inserted through the through holes 342 and can protrude from the upper surface of the heat plate 330.
  • the cooling unit 311 has a cooling plate 350.
  • the cooling plate 350 has a substantially square flat plate shape, and the end surface on the heat plate 330 side is curved in an arc shape.
  • two slits 351 are formed along the Y direction.
  • the slit 351 is formed from the end surface of the cooling plate 350 on the hot plate 330 side to the vicinity of the central portion of the cooling plate 350.
  • the slit 351 can prevent the cooling plate 350 from interfering with the lifting pins 340 of the heating unit 310 and the lifting pins 360 of the cooling unit 311 described later.
  • the cooling plate 350 includes a cooling member (not shown) such as cooling water or a Peltier element.
  • the cooling temperature of the cooling plate 350 is controlled by the control unit 200, for example, and the wafer W placed on the cooling plate 350 is cooled to a predetermined temperature.
  • the cooling plate 350 is supported by the support arm 352.
  • a drive unit 353 is attached to the support arm 352.
  • the drive unit 353 is attached to a rail 354 extending in the Y direction.
  • the rail 354 extends from the cooling unit 311 to the heating unit 310. With this driving unit 353, the cooling plate 350 can move between the heating unit 310 and the cooling unit 311 along the rail 354.
  • elevating pins 360 for supporting the wafer W from below and elevating it are provided below the cooling plate 350.
  • the elevating pin 360 can be moved up and down by an elevating drive unit 361.
  • the elevating pins 360 are inserted through the slits 351 and can protrude from the upper surface of the cooling plate 350.
  • the wafer W is transferred from the wafer transfer device 70 to the lift pins 360 that have been lifted and waited in advance. Subsequently, the lift pins 360 are lowered, and the wafer W is placed on the cooling plate 350.
  • the driving unit 353 moves the cooling plate 350 along the rail 354 to the upper side of the hot plate 330, and the wafer W is transferred to the lift pins 340 that have been lifted and waited in advance. Thereafter, after the lid 320 is closed, the elevating pins 340 are lowered and the wafer W is placed on the hot plate 330. Then, the wafer W on the hot plate 330 is heated to a predetermined temperature.
  • the elevating pins 340 are raised, and the cooling plate 350 is moved above the hot plate 330. Subsequently, the wafer W is transferred from the lift pins 340 to the cooling plate 350, and the cooling plate 350 moves to the loading / unloading side. During the movement of the cooling plate 350, the wafer W is cooled to a predetermined temperature.
  • the present inventor has high operational sensitivity with respect to the chemically amplified resist in order to form a resist pattern uniformly on the wafer W on the wafer W while reducing machine differences between the processing apparatuses in the substrate processing system 1. Focusing on the PEB treatment, modeling was performed to clarify the reaction mechanism of the PEB treatment. Specifically, in PEB processing, the correlation between the wafer temperature and the resist pattern dimension that changes over time was modeled.
  • reaction model the progress of the reaction during the PEB process can be estimated, and information obtained from the reaction model can be fed back to the wafer process. Further, by using this reaction model, it is possible to separate the influence of PEB processing and other processes (resist coating processing, PAB processing, exposure processing, development processing, etc.) on the resist pattern dimensions. Then, it becomes possible to optimize wafer processing.
  • reaction model uses a wafer temperature in PEB processing and a resist pattern dimension obtained by performing photolithography processing.
  • the PEB apparatus 41 is provided with temperature sensors 334 to 338 for measuring the temperature of the wafer W placed on the hot platen 330.
  • the temperature profile of the hot plate 330 is adjusted by measuring the temperatures of the measurement points k1 to k5 of the wafer W using these temperature sensors 334 to 338.
  • the substrate processing system 1 is provided with a plurality of PEB apparatuses 41, and the wafer temperature is acquired for each PEB apparatus 41.
  • FIG. 7 is a graph showing the change over time of the wafer temperature in the PEB process acquired as described above for each of the measurement points k1 to k5.
  • the horizontal axis in FIG. 7 indicates time t, and the horizontal axis indicates the wafer temperature ⁇ [k, t].
  • k is the number of the measurement point of the wafer W.
  • the hot plate temperature profile is adjusted so that the wafer temperature ⁇ [k, t] shown in FIG. 7 falls within a preset allowable range.
  • the wafer temperature ⁇ [k, t] acquired at this time is recorded in association with each PEB apparatus 41 in which the hot plate temperature profile is adjusted.
  • the wafer temperature ⁇ [k, t] for each PEB apparatus 41 is used for deriving the reaction model.
  • the processing of each processing apparatus in the substrate processing system 1 is subsequently performed. Conditions (processing recipes and parameters) are adjusted. Then, after a series of photolithography processes are performed in the substrate processing system 1 to form a resist pattern on the wafer W, the dimension of the resist pattern is measured by the dimension measuring device 210 to confirm the finish of the resist pattern.
  • the substrate processing system 1 is provided with a plurality of types of processing apparatuses, for example, a plurality of PAB apparatuses 40 and a plurality of PEB apparatuses 41 are provided.
  • a processing step in the photolithography process is performed by selecting one processing apparatus from a plurality of processing apparatuses.
  • the path of the processing apparatus through which the wafer W passes when performing each processing step is referred to as a “processing path”. Then, a resist pattern dimension is acquired for each processing path.
  • the resist pattern dimensions are acquired for each shot in the exposure process. If there is a shot that coincides with the measurement points k1 to k5 of the wafer W, the resist pattern dimension l [k] in that shot is extracted. If there is no shot that coincides with the measurement points k1 to k5 on the wafer W, for example, the resist pattern dimension in the shot nearest to the measurement points k1 to k5 is substituted, or the shots around the measurement points k1 to k5 are used. The resist pattern dimension is calculated by appropriate two-dimensional interpolation. Then, the resist pattern dimension l [k] corresponding to the measurement points k1 to k5 of the wafer W is acquired.
  • the resist pattern dimension l [k] acquired in this way is recorded in association with each processing path. These resist pattern dimensions l [k] are used to derive a reaction model.
  • the wafer temperature ⁇ [k, t] and the resist pattern dimension l [k] are acquired when setting up or maintaining the PEB apparatus 41 or when processing conditions after adding a chemical solution such as a resist solution are acquired. be able to. That is, inspection data acquired at normal time is used for the wafer temperature ⁇ [k, t] and the resist pattern dimension l [k]. For this reason, in order to derive a reaction model, there is almost no need for irregular operations that are different from normal operations such as special data collection and correlation formulation.
  • the substrate processing system 1 is provided with a plurality of various processing apparatuses for performing a photolithography process.
  • two first PAB apparatuses 40 (A1) and a second PAB apparatus 40 (A2) are used as processing paths.
  • Combination of two first PEB devices 41 (E1) and second PEB devices 41 (E2), two first development processing devices 30 (D1) and second development processing devices 30 (D2), and others The processing path which made these processing apparatuses common is illustrated.
  • the wafer temperature ⁇ [k, t] of the second PEB device 41 (E2) is subtracted from the wafer temperature ⁇ [k, t] of the first PEB device 41 (E1) to obtain a PEB device.
  • a wafer temperature difference ⁇ [k, t] between 41 is calculated.
  • the resist pattern dimension l [k] shown in FIG. 9 is averaged for each group of the first PEB device 41 (E1) and the second PEB device 41 (E2). Thereafter, as shown in FIG. 10, the average resist pattern dimension l [k] of the second PEB apparatus 41 (E2) is subtracted from the average resist pattern dimension l [k] of the first PEB apparatus 41 (E1) to obtain a PEB apparatus. A resist pattern dimension difference ⁇ l [k] between 41 is calculated.
  • the wafer temperature difference ⁇ [k, t] and the resist pattern dimension difference ⁇ l [k] may be collectively referred to as “difference data”.
  • the processing paths shown in FIGS. 9 and 10 are examples, and the selection of the processing path can be arbitrarily performed.
  • there are two PEB devices 41 and there is one difference data between the PEB devices 41.
  • there are three PEB devices 41 there are three difference data.
  • the difference data is six.
  • the number of difference data is the number of combinations of PEB devices 41.
  • the number of the difference data is i.
  • the reaction model c [t] is derived from the wafer temperature difference ⁇ [k, t] and the resist pattern dimension difference ⁇ l [k].
  • This reaction model c [t] is a weighting factor in the time direction for the wafer temperature difference ⁇ [k, t]. Specifically, the product sum of the reaction model c [t] and the wafer temperature difference ⁇ [k, t], that is, the product of the reaction model c [t] and the wafer temperature difference ⁇ [k, t] is integrated at the time t. If c [t] is determined so that the value is close to the resist pattern dimension difference ⁇ l [k], the c [t] becomes a reaction model.
  • reaction model c [t] is the information itself of the latent image formation speed (hereinafter referred to as “reaction speed”) of the resist pattern that changes with time during the PEB process.
  • reaction speed the latent image formation speed
  • c [t] may be referred to as a reaction model and may be referred to as a reaction rate, but both have the same meaning.
  • T is the PEB processing time including heating and cooling.
  • the reaction rate c [t] is continuous in the time direction, and as described above, the product sum of the reaction model c [t] and the wafer temperature difference ⁇ [k, t] becomes the resist pattern dimension difference ⁇ l [k].
  • the reaction model c [t] is determined so as to be close.
  • the optimization problem is solved so that the evaluation function represented by the following formula (1) approaches zero, and the reaction model c [t] is determined. That is, when several patterns of reaction models c [t] are prepared, the constraint condition is satisfied, and optimization calculation is performed where the evaluation function of the following formula (1) approaches zero, one reaction model c [t] is obtained. To be determined.
  • F evaluation function
  • C [t] reaction model
  • ⁇ [t, k] wafer temperature difference
  • ⁇ l [k] resist pattern dimension difference
  • t PEB processing elapsed time with zero PEB processing start.
  • T time at the end of PEB processing
  • k number of measurement points of wafer temperature (number of measurement points of resist pattern dimension)
  • K total number of measurement points of wafer temperature (total number of measurement points of resist pattern dimension)
  • i Total number of difference data acquired from a plurality of PEB apparatuses (total number of differences in wafer temperature, total number of differences in resist pattern dimensions)
  • the first term on the right side of the above formula (1) indicates a condition that the reaction rate c [t] is continuous in the time direction. This is the sum of squares of the change amount of c [t] in one data acquisition interval (sampling time interval), and a small value indicates that the time change of c [t] is smooth.
  • the second term on the right side of the above equation (1) indicates a condition that the product sum of the reaction model c [t] and the wafer temperature difference ⁇ [k, t] is close to the resist pattern dimension difference ⁇ l [k]. If the sum of products ⁇ c [t] ⁇ ⁇ [k, t] and ⁇ l [k] is small and the value is small, the resist pattern dimension component (hereinafter referred to as “ This indicates that the accuracy of predicting “PEB component” is high.
  • the sensitivity information ⁇ is calculated. It may be added to the evaluation function.
  • the sensitivity information ⁇ is information indicating how much the resist pattern dimension changes when the wafer temperature changes by 1 ° C.
  • the third term on the right side of the above equation (2) is the sum of squares of the deviation between the actual sensitivity information ⁇ and the sensitivity estimated from the reaction model c [t], that is, the time integral value of the reaction model c [t].
  • the condition that the time integral value of the reaction model c [t] is close to the sensitivity information ⁇ is shown.
  • the reaction model c [t] shown in FIG. 11 can be automatically derived using the evaluation function of the above formula (1) or formula (2).
  • the horizontal axis indicates time t
  • the vertical axis indicates the reaction model c [t]. Since the reaction mechanism of PEB processing is automatically modeled in this way, it is not necessary to take time and labor as in the prior art, and the throughput of wafer processing can be improved and productivity can be improved.
  • reaction model c [t] is uniquely determined for the type of resist. Therefore, the reaction model c [t] is a model common to the plurality of PEB apparatuses 41.
  • reaction model c [t] for PEB processing.
  • the reaction model c [t] is close to zero, it means that the reaction rate is close to zero.
  • a time zone in which the latent image formation speed of the resist pattern is slow in PEB processing indicates that the chemical reaction is not progressing, and is not so meaningful from the viewpoint of the PEB processing.
  • the time when the reaction rate is zero in the cooling process after heating is a wasteful process time, and there is no problem even if it is positively excluded from the PEB treatment.
  • a time zone tc in which the reaction model c [t] is almost zero is cut.
  • the cooling time of the wafer W is specified in the heat treatment conditions (recipe setting, etc.) of the PEB process
  • the time zone tc is cut from the cooling time. If it does so, the processing time of the whole PEB process can be shortened, the throughput of a wafer process can be improved, and productivity can be improved.
  • an in-plane average is calculated for the wafer temperature ⁇ [k, t] recorded for each PEB apparatus 41.
  • the in-plane average wafer temperature in the p PEB apparatus 41 is represented by ⁇ p mean [t]. That is, the in-plane average wafer temperature in the first PEB apparatus 41 (E1) is ⁇ 1 mean [t], and the in-plane average wafer temperature in the second PEB apparatus 41 (E2) is ⁇ 2 mean [t].
  • the product sum of the reaction model c [t] and the wafer temperature ⁇ [k, t] recorded for each PEB apparatus 41 that is, the reaction model c [t] and the wafer temperature difference ⁇ [k, t ] Is integrated over time t.
  • This sum of products is estimated as a dimensional component (hereinafter referred to as “PEB component”) l ′ [k] of the resist pattern formed due to the PEB process out of the resist pattern size l [k].
  • PEB component in the p PEB apparatus 41 is assumed to be l'p [k]. That is, the PEB component in the first PEB device 41 (E1) is l'1 [k], and the PEB component in the second PEB device 41 (E2) is l'2 [k].
  • the in-plane average PEB component in the p PEB apparatus 41 is defined as l′ p mean . That is, the in-plane average PEB component in the first PEB device 41 (E1) is l′ 1 mean , and the in-plane average PEB component in the second PEB device 41 (E2) is l′ 2 mean .
  • the machine difference can be canceled by using the in-plane average wafer temperature ⁇ p mean [t], the in-plane average PEB component l′ p mean and the reaction model c [t]. It is possible to derive the operation amount of the wafer temperature necessary for the above.
  • the wafer temperature operation magnification obtained by the following equation (3) is used.
  • G wafer temperature operation magnification
  • l′ 1 mean : in-plane average PEB component in the first PEB apparatus 41 (E1)
  • l′ 2 mean : in-plane average PEB component in the second PEB apparatus 41
  • C [ t] Reaction model
  • ⁇ 1 mean [t]: In-plane average wafer temperature in the first PEB apparatus 41 (E1)
  • t PEB processing elapsed time with zero PEB processing start
  • T PEB processing end time time
  • the operation amount ⁇ 1 mean of the wafer temperature in the first PEB apparatus 41 (E1) is calculated by the following equation (6).
  • the machine difference between the PEB apparatuses 41 can be canceled, and the in-plane average wafer temperature ⁇ 1 mean [t] in the first PEB apparatus (E1) is changed to the in-plane average in the second PEB apparatus 41 (E2). It can approach the average wafer temperature ⁇ 2 mean [t].
  • ⁇ 1 mean Manipulation amount of wafer temperature in the first PEB apparatus 41 (E1)
  • ⁇ 1 mean [t] In-plane average wafer temperature in the first PEB apparatus 41 (E1)
  • ⁇ b Heating temperature of PEB
  • G Wafer temperature operation magnification
  • the correlation between the operation amount of the hot plate temperature in the PEB apparatus 41 and the change amount of the wafer temperature is obtained in advance.
  • the wafer temperature operation amount ⁇ 1 mean in the first PEB apparatus 41 (E1) obtained using the wafer temperature operation magnification of the above equation (3) is The temperature of the hot plate 330 is set in terms of the hot plate temperature manipulated variable.
  • the temperature of the hot plate 330 in the first PEB device 41 (E1) can be set without using an operator. Then, using the difference between the in-plane average PEB components l′ 1 mean and l′ 2 mean , the machine difference between the PEB apparatuses 41 can be canceled, and the resist pattern can be formed uniformly in the wafer plane. .
  • the first PEB device 41 (E1) with respect to the second PEB device 41 (E2) is obtained by using the difference between the in-plane average PEB components l′ 1 mean and l′ 2 mean in the equation (3).
  • the average value of the in-plane average PEB components l′ 1 mean and l′ 2 mean may be used.
  • the wafer temperature operation magnification G is calculated using the following equation (4), and the wafer temperature operation amount ⁇ 1 mean in the first PEB apparatus 41 (E1) is calculated using the above equation (6). . Further, the wafer temperature operation magnification G is calculated using the following equation (5), and the operation amount ⁇ 2 mean of the wafer temperature in the second PEB apparatus 41 (E2) is calculated using the equation corresponding to the above equation (6). To do.
  • the machine difference between the PEB apparatuses 41 can be canceled without an operator, and the resist pattern can be formed uniformly on the wafer surface.
  • the resist pattern dimension l [k] for all the processing paths can be measured. Is not limited. For example, as shown in FIG. 15, when the resist pattern dimension l [k] of the processing path passing through the second PAB apparatus (A2) is not acquired in the first PEB apparatus 41 (E1), In some cases, the resist pattern dimension l [k] of the processing path passing through the first PAB apparatus (A1) is not acquired in the PEB apparatus 41 (E2). In this embodiment, the resist pattern dimension l [k] of such a processing path is estimated, and an optimal processing path is selected.
  • the PEB component l′ 1 [k] in the first PEB device 41 (E1) and the PEB component l′ 2 [k] in the second PEB device 41 (E2) are calculated. . Since the calculation method of these PEB components l′ 1 [k] and l′ 2 [k] is the same as the calculation method for the second usage method, detailed description thereof is omitted.
  • the PEB component l′ 1 [k] is subtracted from the resist pattern dimension l [k] in the first PEB apparatus 41 (E1). Then, processing other than the first PEB device 41 (E1), that is, a resist pattern dimension component (hereinafter referred to as other processing component) l ′′ 1 [k] caused by the first PAB device 40 (A1). Is estimated.
  • other processing component a resist pattern dimension component (hereinafter referred to as other processing component) l ′′ 1 [k] caused by the first PAB device 40 (A1).
  • the first PEB device 41 (E1) and the second PAB device 40 (E2) are added.
  • the resist pattern dimensions of all the processing paths are obtained for the first PEB apparatus 41 (E1) as shown in FIG.
  • the second PAB device 40 is compared to the first PEB device 41 (E1).
  • A2) and the first development processing apparatus 30 (D1) are selected.
  • the second PEB device 41 (E2) and the first PAB device 40 (E1 are added as shown in FIG. 17, the second PEB device 41 (E2) and the first PAB device 40 (E1 Then, the resist pattern dimensions of all the processing paths are obtained for the second PEB apparatus 42 (E2) as shown in FIG.
  • the first PAB apparatus can be selected with respect to the second PEB apparatus 41 (E2). 40 (A1) and the second development processing apparatus 30 (D2) are selected.
  • the resist pattern dimension l [k] of all the processing paths can be estimated. Accordingly, since the optimum processing path can be selected from as many processing paths as possible, the in-plane uniformity of the resist pattern can be improved.
  • the average temperature of the hot plate 330 in the PEB apparatus 41 is adjusted to make the resist pattern uniform in the surface.
  • the hot plate 330 may be partitioned into a plurality of regions, the above embodiment may be performed for each region, and the temperature may be adjusted for each region.
  • the second usage method of the reaction model c [t] described above will be described using specific data.
  • the data shown in the present embodiment is virtual data.
  • reaction model c [t] is derived in advance.
  • the wafer temperature ⁇ 1 [k, t] in the first PEB apparatus is acquired.
  • ⁇ 1 mean [t] is calculated as the in-plane average wafer temperature from the wafer temperature ⁇ 1 [k, t]
  • ⁇ 1 mean [t] ⁇ 1 mean [0] is calculated.
  • the PEB component l′ 1 [k] is calculated using the reaction model c [t] shown in FIG. 19, and the in-plane average PEB component l′ 1 mean is further calculated.
  • the in-plane average PEB component l′ 1 mean is calculated to be 113.6 nm.
  • the wafer temperature ⁇ 2 [k, t] in the second PEB apparatus is acquired.
  • ⁇ 2 mean [t] is calculated as the in-plane average wafer temperature from the wafer temperature ⁇ 2 [k, t]
  • ⁇ 2 mean [t] ⁇ 2 mean [0] is calculated.
  • the PEB component l′ 2 [k] is calculated using the reaction model c [t] shown in FIG. 19, and the in-plane average PEB component l′ 2 mean is calculated.
  • the in-plane average PEB component l′ 2 mean is calculated to be 113.364 nm.
  • the wafer temperature operation magnification G in the first PEB apparatus is calculated as 0.997378. That is, when the wafer temperature ⁇ 1 [k, t] is multiplied by 0.997378 in the first PEB apparatus, a value close to the wafer temperature ⁇ 2 [k, t] in the second PEB apparatus is obtained.
  • the operation amount ⁇ 1 mean of the wafer temperature in the first PEB apparatus is calculated as ⁇ 0.20978 ° C. That is, when ⁇ 0.20978 ° C. is added to the wafer temperature ⁇ 1 [k, t] in the first PEB apparatus, a value close to the wafer temperature ⁇ 2 [k, t] in the second PEB apparatus is obtained.
  • the heating temperature ⁇ b of the PEB process in the first PEB apparatus is 100 ° C.
  • the wafer temperature manipulated variable ⁇ 1 mean of ⁇ 0.20978 ° C. is divided by a coefficient a of 0.4317 to obtain a hot plate temperature manipulated variable ⁇ b.
  • ⁇ b is calculated to be ⁇ 0.48593 ° C.
  • ⁇ b + ⁇ b is calculated, and the temperature of the hot plate in the first PEB apparatus is updated. As described above, in this embodiment, the temperature of the hot plate in the first PEB apparatus is updated from 100 ° C. to 99.5407 ° C.

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Abstract

基板処理方法は、熱処理を行う複数の熱処理装置において基板温度を経時的に測定して熱処理装置間における基板温度の差を算出し、基板上にレジストパターンを形成後、レジストパターン寸法を測定し、熱処理装置間におけるレジストパターン寸法の差を算出し、基板温度差とレジストパターン寸法差を用いて、基板温度をレジストパターン寸法に変換するための反応速度を算出し、当該反応速度についての時間の関数である反応モデルを導出し、導出するにあたり、熱処理開始時及び熱処理終了時の反応速度をゼロとし、反応速度が時間方向に連続し、且つ基板温度差と反応モデルの積和がレジストパターン寸法の差に近くなるように、評価関数を定めて反応モデルについての最適化問題を解いて、当該反応モデルを決定し、当該反応モデルを用いて基板処理の処理条件を設定する。

Description

基板処理方法、コンピュータ記憶媒体及び基板処理システム
（関連出願の相互参照）
　本願は、２０１７年２月１日に日本国に出願された特願２０１７－０１６４３３号に基づき、優先権を主張し、その内容をここに援用する。
　本発明は、基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成する基板処理方法、コンピュータ記憶媒体及び基板処理システムに関する。
　例えば半導体デバイスの製造プロセスにおけるフォトリソグラフィー工程では、例えば半導体ウェハ（以下、「ウェハ」という。）上にレジスト液を塗布してレジスト膜を形成するレジスト塗布処理、当該レジスト膜に所定のパターンを露光する露光処理、露光後にレジスト膜の化学反応を促進させるために加熱するポストエクスポージャーベーキング処理（以下、「ＰＥＢ処理」という。）、露光されたレジスト膜を現像する現像処理などが順次行われ、ウェハ上に所定のレジストパターンが形成される。
　ところで近年、半導体デバイスのさらなる高集積化に伴い、レジストパターンの微細化が求められている。そして、かかる微細化の中、レジストパターンは、下地の被処理膜のパターン形状を定めるものであり、厳格な寸法でウェハ面内均一に形成する必要がある。
　そこで、特許文献１には、化学増幅型のレジストを使用するフォトリソグラフィー処理を行ってウェハ上にレジストパターンを形成し、レジストパターンの線幅などの寸法を測定した後、その寸法測定結果に基づいて、例えばＰＥＢ処理の加熱温度を補正して、レジストパターンの寸法の適正化を図ることが提案されている。かかる場合、加熱温度の補正は、例えばウェハを載置して加熱する熱板の温度を補正することにより行われる。すなわち、熱板温度とパターンプロファイル（特徴的な構成成分であるゼルニケ係数）との相関式を用いて、ＰＥＢ処理の安定状態における熱板温度を調節する。
　また、このようにＰＥＢ処理の加熱温度を補正するシステム、すなわち処理装置の処理条件を補正するシステムとして、従来、例えば製造ラインにおける処理装置の処理条件を自動制御して適正に補正変更するＡＰＣ（Ａｄｖａｎｃｅｄ　Ｐｒｏｃｅｓｓ　Ｃｏｎｔｒｏｌ：先端プロセス制御）システムがある。
　このＡＰＣシステムに関し、特許文献２には、管理対象の選択と異常判定の定義設定を行うＳＰＣ（Ｓｔａｔｉｓｔｉｃａｌ　Ｐｒｏｃｅｓ　Ｃｏｎｔｒｏｌ：統計的傾向管理）手法を用いた工程管理が提案されている。具体的には、例えば品質特性（レジストパターンの寸法）に異常が発生した際に、予め定めた定義式を用いて処理装置の処理パラメータ（ＰＥＢ処理の加熱温度）を修正する。
　また、特許文献３には、ウェハの処理及び検査を行い、トライアンドチェックを繰り返すことで、ウェハの処理条件（ＰＥＢ処理の加熱温度）を示すレシピを最適化する方法が提案されている。具体的には、複数の候補レシピをデータベース部に記憶させ、各候補レシピを順次に使用して、ウェハの処理および検査を行い、その検査結果に基づいて、複数の候補レシピの中から最良レシピを選択する。かかる場合、トライアンドチェックを自動的に繰り返すことで、オペレータの作業負担の軽減が図られている。
日本国特開２００７－３１１６９０号公報 日本国特開２０１２－４３２４５号公報 日本国特開２０１０－６７８１２号公報
　特許文献１に記載された方法では、最終仕上がりパターンからＰＥＢ処理で相殺可能なばらつき成分を求め、必要な分だけ熱板温度を操作するという考え方である。このため、フォトリソグラフィー処理を行うシステム内に並列処理可能な他の処理装置、例えばレジスト塗布処理装置や現像処理装置などが複数搭載されていて、それら処理装置間に機差が存在する場合には、ＰＥＢ処理を含めたウェハ処理を行う一連の搬送経路が１パスに限られる。その結果、搬送経路に制限が生じたり、ＰＥＢ装置の交換時の代替パス設定において汎用性が課題となると予想される。さらに、特許文献１に記載された方法では、熱板温度とパターンプロファイとの相関式を予め準備する工程が必要となり、ウェハ処理が煩雑となる。
　特許文献２に記載された方法には、材料（レジスト材料）や装置状態が変化した場合の定義式をどのように定め、見直しを行うかまでは言及はなく、またその示唆もない。さらに、これら定義式の見直しにかかる手間についての言及も当然にない。
　特許文献３に記載された方法では、オペレータの作業負担は軽減されるが、複数候補レシピを用いたウェハ処理と結果の検査、さらに候補レシピの見直しを繰り返すことから、処理条件の最適化に時間がかかる。
　以上のように、従来の方法では、フォトリソグラフィー処理を行う処理装置間の機差を考慮しつつ、ウェハ面内でレジストパターンを均一に形成するには改善の余地がある。
　本発明は、かかる点に鑑みてなされたものであり、基板上にレジストパターンを基板面内で均一に形成することを目的とする。
　前記の目的を達成するため、本発明の一態様は、基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成する基板処理方法であって、フォトリソグラフィー処理における熱処理を行う複数の熱処理装置において基板温度を経時的に測定し、熱処理装置間における基板温度の差を算出する温度差算出工程と、前記複数の熱処理装置を用いた熱処理を含むフォトリソグラフィー処理を基板に行い、当該基板上にレジストパターンを形成後、レジストパターン寸法を測定し、熱処理装置間におけるレジストパターン寸法の差を算出する寸法差算出工程と、前記基板温度の差と前記レジストパターン寸法の差を用いて、基板温度をレジストパターン寸法に変換するための反応速度を算出し、当該反応速度についての時間の関数である反応モデルを導出するモデル導出工程と、前記反応モデルを用いて基板処理の処理条件を設定する条件設定工程と、を有している。そして前記モデル導出工程において、熱処理開始時及び熱処理終了時の反応速度をゼロとし、前記反応速度が時間方向に連続し、且つ、前記基板温度の差と前記反応モデルの積和が前記レジストパターン寸法の差に近くなるように、評価関数を定めて前記反応モデルについて最適化問題を解き、当該反応モデルを決定する。
　本発明の一態様によれば、温度差算出工程における基板温度の測定と寸法差算出工程におけるレジストパターン寸法の測定は、例えばフォトリソグラフィー処理を行う処理装置のセットアップやメンテナンス、或いはレジスト液など薬液投入後の処理条件を調整する際に収集することができる。すなわち、これら基板温度とレジストパターン寸法には、通常時の検査データを流用できる。そして、モデル導出工程においては、前記温度差と寸法差を用いて自動的に反応速度についての時間の関数、すなわち、熱処理工程における時々刻々のパターン潜像形成過程をモデル化することができる。このように、本発明の一態様における反応モデルを導出するには、特別なデータ収集や相関定式化など、通常時とは異なるイレギュラーな作業はほぼ必要がない。
　そして、このように反応モデルが導出されると、条件設定工程において当該反応モデルを用いて基板の処理条件を設定することができる。この処理条件の詳細については後述するが、例えば熱処理装置個々に適用する熱処理レシピ（熱板温度）を自動的に調節することができる。また、かかる熱処理と、熱処理装置以外の処理装置、例えばレジスト塗布処理装置や現像処理装置などで行われる処理とを組み合わせた際、良好なレジストパターン寸法が得られるように、基板処理経路の選択を行うことができる。その結果、処理装置間の機差を軽減しつつ、基板上にレジストパターンを基板面内で均一に形成することができる。しかも、反応モデルの導出に際して、上述した従来技術のような手間をかける必要がないので、基板処理のスループットを向上させ、生産性を向上させることができる。
　別な観点による本発明の一態様は、前記基板処理方法を基板処理システムによって実行させるように、当該基板処理システムを制御する制御部のコンピュータ上で動作するプログラムを格納した読み取り可能なコンピュータ記憶媒体である。
　また別な観点による本発明の一態様は、基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成する基板処理システムであって、基板に熱処理を行う複数の熱処理装置と、基板上のレジストパターン寸法を測定する寸法測定装置と、基板処理の処理条件を設定する制御部と、を有し、前記制御部は、前記複数の熱処理装置において基板温度を経時的に測定し、熱処理装置間における基板温度の差を算出する温度差算出工程と、前記複数の熱処理装置を用いて基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成後、前記寸法測定装置においてレジストパターン寸法を測定し、熱処理装置間におけるレジストパターン寸法の差を算出する寸法差算出工程と、前記基板温度の差と前記レジストパターン寸法の差を用いて、基板温度をレジストパターン寸法に変換するための反応速度を算出し、当該反応速度についての時間の関数である反応モデルを導出するモデル導出工程と、前記反応モデルを用いて基板処理の処理条件を設定する条件設定工程と、を有している。そして前記モデル導出工程において、熱処理開始時及び熱処理終了時の反応速度をゼロとし、前記反応速度が時間方向に連続し、且つ、前記基板温度の差と前記反応モデルの積和が前記レジストパターン寸法の差に近くなるように、評価関数を定めて前記反応モデルについて最適化問題を解き、当該反応モデルを決定する。
　本発明の一態様によれば、処理装置間の機差を軽減しつつ、基板上にレジストパターンを基板面内で均一に形成することができる。また、基板処理のスループットを向上させ、生産性を向上させることができる。
本実施形態にかかる基板処理システムの構成の概略を模式的に示す平面図である。 本実施形態にかかる基板処理システムの構成の概略を模式的に示す正面図である。 本実施形態にかかる基板処理システムの構成の概略を模式的に示す背面図である。 熱処理装置の構成の概略を模式的に示す縦断面図である。 熱処理装置の構成の概略を模式的に示す平面図である。 熱板に設けられる温度センサの配置（ウェハの測定点の配置）を示す説明図である。 ＰＥＢ処理におけるウェハ温度の経時変化を測定点毎に示したグラフである。 ウェハの測定点に対応した位置におけるレジストパターン寸法を抽出する様子を示す説明図である。 ウェハ温度とレジストパターン寸法の関係を示す説明図である。 ＰＥＢ装置間のウェハ温度差とレジストパターン寸法差を示す説明図である。 反応モデルを示す説明図である。 反応モデルの第１の利用方法において、ＰＥＢ処理時間を短縮する様子を示す説明図である。 反応モデルの第２の利用方法において、ＰＥＢ成分を算出する様子を示す説明図である。 反応モデルの第２の利用方法において、熱板温度の操作量とウェハ温度の変化量との相関を示す説明図である。 反応モデルの第３の利用方法において、ウェハ温度とレジストパターン寸法の関係を示す説明図である。 反応モデルの第３の利用方法において、ＰＥＢ成分と他処理成分を算出する様子を示す説明図である。 反応モデルの第３の利用方法において、レジストパターン寸法を推定する様子を示す説明図である。 反応モデルの第３の利用方法において、レジストパターン寸法を推定した様子を示す説明図である。 実施例において、反応モデルを示す説明図である。 実施例において、第１のＰＥＢ装置の面内平均ＰＥＢ成分を算出する様子を示す説明図である。 実施例において、第２のＰＥＢ装置の面内平均ＰＥＢ成分を算出する様子を示す説明図である。 実施例において、ＰＥＢ装置間の面内平均ＰＥＢ成分の差分から第１のＰＥＢ装置における熱板温度を更新する様子を示す説明図である。 実施例において、熱板温度の操作量とウェハ温度の変化量との相関を示す説明図である。
　以下、本発明の実施形態について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する要素においては、同一の符号を付することにより重複説明を省略する。
＜基板処理システム＞
　先ず、本実施形態にかかる基板処理システムの構成について説明する。図１は、基板処理システム１の構成の概略を模式的に示す平面図である。図２及び図３は、各々基板処理システム１の内部構成の概略を模式的に示す、各々正面図と背面図である。本実施形態では、基板処理システム１が基板としてのウェハＷに対してフォトリソグラフィー処理を行う塗布現像処理システムである場合を一例として説明する。
　基板処理システム１は、図１に示すように複数枚のウェハＷを収容したカセットＣが搬入出されるカセットステーション１０と、ウェハＷに所定の処理を施す複数の各種処理装置を備えた処理ステーション１１と、処理ステーション１１に隣接する露光装置１２との間でウェハＷの受け渡しを行うインターフェイスステーション１３とを一体に接続した構成を有している。
　カセットステーション１０には、カセット載置台２０が設けられている。カセット載置台２０には、基板処理システム１の外部に対してカセットＣを搬入出する際に、カセットＣを載置するカセット載置板２１が複数設けられている。
　カセットステーション１０には、図１に示すようにＸ方向に延びる搬送路２２上を移動自在なウェハ搬送装置２３が設けられている。ウェハ搬送装置２３は、上下方向及び鉛直軸周り（θ方向）にも移動自在であり、各カセット載置板２１上のカセットＣと、後述する処理ステーション１１の第３のブロックＧ３の受け渡し装置との間でウェハＷを搬送できる。
　処理ステーション１１には、各種装置を備えた複数例えば４つのブロック、すなわち第１のブロックＧ１～第４のブロックＧ４が設けられている。例えば処理ステーション１１の正面側（図１のＸ方向負方向側）には、第１のブロックＧ１が設けられ、処理ステーション１１の背面側（図１のＸ方向正方向側、図面の上側）には、第２のブロックＧ２が設けられている。また、処理ステーション１１のカセットステーション１０側（図１のＹ方向負方向側）には、既述の第３のブロックＧ３が設けられ、処理ステーション１１のインターフェイスステーション１３側（図１のＹ方向正方向側）には、第４のブロックＧ４が設けられている。
　例えば第１のブロックＧ１には、図２に示すように複数の液処理装置、例えばウェハＷを現像処理する現像処理装置３０、ウェハＷのレジスト膜の下層に反射防止膜（以下、「下部反射防止膜」という。）を形成する下部反射防止膜形成装置３１、ウェハＷにレジスト液を塗布してレジスト膜を形成するレジスト塗布装置３２、ウェハＷのレジスト膜の上層に反射防止膜（以下、「上部反射防止膜」という。）を形成する上部反射防止膜形成装置３３が下からこの順に配置されている。
　例えば現像処理装置３０、下部反射防止膜形成装置３１、レジスト塗布装置３２、上部反射防止膜形成装置３３は、それぞれ水平方向に３つ並べて配置されている。なお、これら現像処理装置３０、下部反射防止膜形成装置３１、レジスト塗布装置３２、上部反射防止膜形成装置３３の数や配置は、任意に選択できる。
　これら現像処理装置３０、下部反射防止膜形成装置３１、レジスト塗布装置３２、上部反射防止膜形成装置３３では、例えばウェハＷ上に所定の処理液を塗布するスピンコーティングが行われる。スピンコーティングでは、例えば塗布ノズルからウェハＷ上に処理液を吐出すると共に、ウェハＷを回転させて、処理液をウェハＷの表面に拡散させる。
　例えば第２のブロックＧ２には、図３に示すようにウェハＷの加熱や冷却といった熱処理を行う熱処理装置４０～４３や、レジスト液とウェハＷとの定着性を高めるために疎水化処理を行う疎水化処理装置４４、ウェハＷの外周部を露光する周辺露光装置４５が上下方向と水平方向に並べて設けられている。これら熱処理装置４０～４３、疎水化処理装置４４、周辺露光装置４５の数や配置についても、任意に選択できる。
　熱処理装置４０～４３において、熱処理装置４０は、レジスト塗布処理後のウェハＷを加熱処理するプリベーキング処理（以下、「ＰＡＢ処理」という。）を行い、以下、ＰＡＢ装置４０という場合がある。熱処理装置４１は、露光処理後のウェハＷを加熱処理するポストエクスポージャーベーキング処理（以下、「ＰＥＢ処理」という。）を行い、以下、ＰＥＢ装置４１という場合がある。熱処理装置４２は、現像処理後のウェハＷを加熱処理するポストベーキング処理（以下、「ＰＯＳＴ処理」という。）を行い、以下、ＰＯＳＴ装置４２という場合がある。熱処理装置４３は、その他の熱処理を行う装置である。なお、これら熱処理装置４０～４３の構成については後述する。
　例えば第３のブロックＧ３には、複数の受け渡し装置５０、５１、５２、５３、５４、５５、５６が下から順に設けられている。また、第４のブロックＧ４には、複数の受け渡し装置６０、６１、６２が下から順に設けられている。
　図１に示すように第１のブロックＧ１～第４のブロックＧ４に囲まれた領域には、ウェハ搬送領域Ｄが形成されている。ウェハ搬送領域Ｄには、例えばＹ方向、Ｘ方向、θ方向及び上下方向に移動自在な搬送アーム７０ａを有する、ウェハ搬送装置７０が複数配置されている。ウェハ搬送装置７０は、ウェハ搬送領域Ｄ内を移動し、周囲の第１のブロックＧ１、第２のブロックＧ２、第３のブロックＧ３及び第４のブロックＧ４内の所定の装置にウェハＷを搬送できる。
　また、ウェハ搬送領域Ｄには、図３に示すように、第３のブロックＧ３と第４のブロックＧ４との間で直線的にウェハＷを搬送するシャトル搬送装置８０が設けられている。
　シャトル搬送装置８０は、例えば図３のＹ方向に直線的に移動自在になっている。シャトル搬送装置８０は、ウェハＷを支持した状態でＹ方向に移動し、第３のブロックＧ３の受け渡し装置５２と第４のブロックＧ４の受け渡し装置６２との間でウェハＷを搬送できる。
　図１に示すように第３のブロックＧ３のＸ方向正方向側の隣には、ウェハ搬送装置９０が設けられている。ウェハ搬送装置９０は、例えばＸ方向、θ方向及び上下方向に移動自在な搬送アーム９０ａを有している。ウェハ搬送装置９０は、ウェハＷを支持した状態で上下に移動して、第３のブロックＧ３内の各受け渡し装置にウェハＷを搬送できる。
　インターフェイスステーション１３には、ウェハ搬送装置１００と受け渡し装置１０１が設けられている。ウェハ搬送装置１００は、例えばＹ方向、θ方向及び上下方向に移動自在な搬送アーム１００ａを有している。ウェハ搬送装置１００は、例えば搬送アーム１００ａにウェハＷを支持して、第４のブロックＧ４内の各受け渡し装置、受け渡し装置１０１及び露光装置１２との間でウェハＷを搬送できる。
　以上の基板処理システム１には、図１に示すように制御部２００が設けられている。制御部２００は、例えばコンピュータであり、プログラム格納部（図示せず）を有している。プログラム格納部には、基板処理システム１におけるウェハＷの処理を制御するプログラムが格納されている。なお、前記プログラムは、例えばコンピュータ読み取り可能なハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、コンパクトディスク（ＣＤ）、マグネットオプティカルデスク（ＭＯ）、メモリーカードなどのコンピュータに読み取り可能な記憶媒体に記録されていたものであって、その記憶媒体から制御部２００にインストールされたものであってもよい。
　また、基板処理システム１の外部には、当該基板処理システム１においてウェハＷ上に形成されるレジストパターンの寸法を測定する寸法測定装置２１０が設けられている。寸法測定装置２１０は、例えばスキャトロメトリ（Ｓｃａｔｔｅｒｏｍｅｔｒｙ）法を用いてレジストパターン寸法を測定するものである。具体的には、例えばウェハＷに対して斜方向から光を照射し、当該ウェハＷで反射した光を検出する。この検出された光から得られるウェハ面内の光強度分布と、予め記憶されている仮想の光強度分布とを照合し、その照合された仮想の光強度分布に対応するレジストパターン寸法を求める。本実施形態においては、レジストパターン寸法として、例えばレジストパターンの線幅が測定される。
　なお、寸法測定装置２１０は、基板処理システム１の内部に設けられていてもよい。かかる場合、寸法測定装置２１０は基板処理システム１の内部の任意の位置に配置される。例えばカセットステーション１０と処理ステーション１１の間に検査ステーション（図示せず）を設け、この検査ステーションに寸法測定装置２１０を配置してもよい。
　次に、以上のように構成された基板処理システム１を用いて行われるウェハ処理について説明する。
　先ず、複数のウェハＷを収納したカセットＣが、基板処理システム１のカセットステーション１０に搬入され、カセット載置板２１に載置される。その後、ウェハ搬送装置２３によりカセットＣ内の各ウェハＷが順次取り出され、処理ステーション１１の第３のブロックＧ３の受け渡し装置５３に搬送される。
　次に、ウェハＷは、ウェハ搬送装置７０によって第２のブロックＧ２の熱処理装置４０に搬送され温度調節処理される。その後、ウェハＷは、ウェハ搬送装置７０によって例えば第１のブロックＧ１の下部反射防止膜形成装置３１に搬送され、ウェハＷ上に下部反射防止膜が形成される。その後、ウェハＷは、第２のブロックＧ２の熱処理装置４０に搬送され、加熱処理が行われる。その後、ウェハＷは、第３のブロックＧ３の受け渡し装置５３に戻される。
　次に、ウェハＷは、ウェハ搬送装置９０によって同じ第３のブロックＧ３の受け渡し装置５４に搬送される。その後、ウェハＷは、ウェハ搬送装置７０によって第２のブロックＧ２の疎水化処理装置４４に搬送され、疎水化処理が行われる。
　次に、ウェハＷは、ウェハ搬送装置７０によってレジスト塗布装置３２に搬送され、ウェハＷ上にレジスト液が塗布されレジスト膜を形成が形成される。その後、ウェハＷは、ウェハ搬送装置７０によってＰＡＢ装置４０に搬送されて、ＰＡＢ処理される。その後、ウェハＷは、ウェハ搬送装置７０によって第３のブロックＧ３の受け渡し装置５５に搬送される。
　次に、ウェハＷは、ウェハ搬送装置７０によって上部反射防止膜形成装置３３に搬送され、ウェハＷ上に上部反射防止膜が形成される。その後、ウェハＷは、ウェハ搬送装置７０によって熱処理装置４３に搬送されて、加熱され、温度調節される。その後、ウェハＷは、周辺露光装置４５に搬送され、周辺露光処理される。
　その後、ウェハＷは、ウェハ搬送装置７０によって第３のブロックＧ３の受け渡し装置５６に搬送される。
　次に、ウェハＷは、ウェハ搬送装置９０によって受け渡し装置５２に搬送され、シャトル搬送装置８０によって第４のブロックＧ４の受け渡し装置６２に搬送される。その後、ウェハＷは、インターフェイスステーション１３のウェハ搬送装置１００によって露光装置１２に搬送され、所定のパターンで露光処理される。
　次に、ウェハＷは、ウェハ搬送装置１００によって第４のブロックＧ４の受け渡し装置６０に搬送される。その後、ウェハＷは、ウェハ搬送装置７０によってＰＥＢ装置４１に搬送され、ＰＥＢ処理される。
　次に、ウェハＷは、ウェハ搬送装置７０によって現像処理装置３０に搬送され、現像される。現像終了後、ウェハＷは、ウェハ搬送装置９０によってＰＯＳＴ装置４２に搬送され、ＰＯＳＴ処理される。
　その後、ウェハＷは、ウェハ搬送装置７０によって第３のブロックＧ３の受け渡し装置５０に搬送され、その後カセットステーション１０のウェハ搬送装置２３によって所定のカセット載置板２１のカセットＣに搬送される。こうして、一連のフォトリソグラフィー工程が終了する。
＜熱処理装置＞
　次に、熱処理装置であるＰＥＢ装置４１の構成について説明するが、他の熱処理装置であるＰＡＢ装置４０、ＰＯＳＴ装置４２、熱処理装置４３の構成もＰＥＢ装置４１と同様である。図４は、ＰＥＢ装置４１の構成の概略を模式的に示す縦断面図である。図５は、ＰＥＢ装置４１の構成の概略を模式的に示す平面図である。
　ＰＥＢ装置４１は、内部を閉鎖可能な処理容器３００を有している。処理容器３００のウェハ搬送領域Ｄ側の側面には、ウェハＷの搬入出口（図示せず）が形成され、当該搬入出口には開閉シャッタ（図示せず）が設けられている。
　処理容器３００の内部には、ウェハＷを加熱処理する加熱部３１０と、ウェハＷを冷却して温度調節する冷却部３１１が設けられている。加熱部３１０と冷却部３１１はＹ方向に並べて配置されている。
　加熱部３１０は、上側に位置して上下動自在な蓋体３２０と、下側に位置して蓋体３２０と一体となって処理室Ｒを形成する熱板収容部３２１を備えている。
　蓋体３２０は、下面が開口した略円筒形状を有している。蓋体３２０の上面中央部には、排気部３２０ａが設けられている。処理室Ｒ内の雰囲気は、排気部３２０ａから均一に排気される。
　熱板収容部３２１は、熱板３３０を収容して熱板３３０の外周部を保持する環状の保持部材３３１と、その保持部材３３１の外周を囲む略筒状のサポートリング３３２を備えている。熱板３３０は、厚みのある略円盤形状を有し、ウェハＷを載置して加熱することができる。また、熱板３３０には、例えば給電により発熱するヒータ３３３が内蔵されている。熱板３３０の加熱温度は例えば制御部２００により制御され、熱板３３０上に載置されたウェハＷが所定の温度に加熱される。
　図６に示すように熱板３３０には、当該熱板３３０に載置されたウェハＷの温度を測定する温度センサ３３４～３３８が設けられている。温度センサ３３４は熱板３３０の中心部に配置され、温度センサ３３５～３３８は熱板３３０の同心円上に等間隔（９０度間隔）に配置されている。そして、温度センサ３３４はウェハＷの中心部における測定点ｋ１の温度を測定し、温度センサ３３５～３３８はそれぞれウェハＷの外周部における測定点ｋ２～ｋ５の温度を測定する。なお、熱板３３０の温度センサ（ウェハＷの測定点）の配置や数は本実施形態に限定されず、任意に設定できる。
　図４及び図５に示すように熱板３３０の下方には、ウェハＷを下方から支持し昇降させるための昇降ピン３４０が例えば３本設けられている。昇降ピン３４０は、昇降駆動部３４１により上下動できる。熱板３３０の中央部付近には、当該熱板３３０を厚み方向に貫通する貫通孔３４２が例えば３箇所に形成されている。そして、昇降ピン３４０は貫通孔３４２を挿通し、熱板３３０の上面から突出可能になっている。
　冷却部３１１は、冷却板３５０を有している。冷却板３５０は、略方形の平板形状を有し、熱板３３０側の端面が円弧状に湾曲している。冷却板３５０には、Ｙ方向に沿った２本のスリット３５１が形成されている。スリット３５１は、冷却板３５０の熱板３３０側の端面から冷却板３５０の中央部付近まで形成されている。このスリット３５１により、冷却板３５０が、加熱部３１０の昇降ピン３４０及び後述する冷却部３１１の昇降ピン３６０と干渉するのを防止できる。また、冷却板３５０には、例えば冷却水やペルチェ素子などの冷却部材（図示せず）が内蔵されている。冷却板３５０の冷却温度は例えば制御部２００により制御され、冷却板３５０上に載置されたウェハＷが所定の温度に冷却される。
　冷却板３５０は、支持アーム３５２に支持されている。支持アーム３５２には、駆動部３５３が取り付けられている。駆動部３５３は、Ｙ方向に延伸するレール３５４に取り付けられている。レール３５４は、冷却部３１１から加熱部３１０まで延伸している。この駆動部３５３により、冷却板３５０は、レール３５４に沿って加熱部３１０と冷却部３１１との間を移動可能になっている。
　冷却板３５０の下方には、ウェハＷを下方から支持し昇降させるための昇降ピン３６０が例えば３本設けられている。昇降ピン３６０は、昇降駆動部３６１により上下動できる。そして、昇降ピン３６０はスリット３５１を挿通し、冷却板３５０の上面から突出可能になっている。
　次に、以上のように構成されたＰＥＢ装置４１を用いて行われるＰＥＢ処理について説明する。
　先ず、ウェハ搬送装置７０によってＰＥＢ装置４１にウェハＷが搬入されると、ウェハＷはウェハ搬送装置７０から予め上昇して待機していた昇降ピン３６０に受け渡される。続いて昇降ピン３６０を下降させ、ウェハＷを冷却板３５０に載置する。
　次に、駆動部３５３により冷却板３５０をレール３５４に沿って熱板３３０の上方まで移動させ、ウェハＷは予め上昇して待機していた昇降ピン３４０に受け渡される。その後、蓋体３２０が閉じられた後、昇降ピン３４０が下降して、ウェハＷが熱板３３０上に載置される。そして、熱板３３０上のウェハＷは、所定の温度に加熱される。
　次に、蓋体３２０が開かれた後、昇降ピン３４０が上昇すると共に、冷却板３５０が熱板３３０の上方に移動する。続いてウェハＷが昇降ピン３４０から冷却板３５０に受け渡され、冷却板３５０が搬入出口側に移動する。この冷却板３５０の移動中に、ウェハＷは所定の温度に冷却される。
＜ＰＥＢ装置の反応モデル＞
　本発明者は、基板処理システム１における処理装置間の機差を低減しつつ、ウェハＷ上にレジストパターンをウェハ面内で均一に形成するため、化学増幅型レジストに対して高い操作感度を有するＰＥＢ処理に着目し、当該ＰＥＢ処理の反応メカニズムを明らかにすべくモデル化を行った。具体的には、ＰＥＢ処理において、経時的に変化するウェハ温度とレジストパターン寸法の相関をモデル化した。
　そして、この反応モデルによればＰＥＢ処理中の反応進行が推定でき、反応モデルから得られる情報をウェハ処理にフィードバックすることができる。また、この反応モデルを用いることで、レジストパターン寸法に対する、ＰＥＢ処理とそれ以外の工程（レジスト塗布処理、ＰＡＢ処理、露光処理、現像処理など）の影響を分離することが可能となる。そうすると、ウェハ処理を最適化することも可能となる。
　以下、反応モデルと、当該反応モデルの利用方法（第１の利用方法～第３の利用方法）について説明する。先ず、反応モデルの導出方法について説明する。反応モデルは、ＰＥＢ処理におけるウェハ温度と、フォトリソグラフィー処理を行って得られるレジストパターン寸法とを用いる。
　ＰＥＢ処理は、化学増幅型レジストを用いるフォトリソグラフィー処理において高精度な温度管理を必要とする。このため、図６に示したようにＰＥＢ装置４１には、熱板３３０に載置されたウェハＷの温度を測定する温度センサ３３４～３３８が設けられている。そして、ＰＥＢ装置４１のセットアップやメンテナンスの際、これら温度センサ３３４～３３８を用いてウェハＷの測定点ｋ１～ｋ５の温度を測定し、熱板３３０の温度プロファイルを調節している。また、基板処理システム１には複数のＰＥＢ装置４１が設けられ、ＰＥＢ装置４１毎にウェハ温度が取得される。
　図７は、上述のように取得したＰＥＢ処理におけるウェハ温度の経時変化を測定点ｋ１～ｋ５毎に示したグラフである。図７の横軸は時間ｔを示し、横軸はウェハ温度θ［ｋ、ｔ］を示す。ｋはウェハＷの測定点の番号である。通常、図７に示すウェハ温度θ［ｋ、ｔ］が予め設定された許容範囲内に収まるように、熱板温度プロファイルが調節される。この際取得したウェハ温度θ［ｋ、ｔ］を、熱板温度プロファイルが調節されたＰＥＢ装置４１毎に紐づけて記録する。そして、これらＰＥＢ装置４１毎のウェハ温度θ［ｋ、ｔ］を反応モデルの導出に用いる。
　また、上述したようにＰＥＢ装置４１における熱板温度プロファイルが調節され、レジスト液をはじめとする薬液が各処理装置に投入及び通液されると、続いて基板処理システム１における各処理装置の処理条件（処理レシピやパラメータ）の調節が行われる。そして、基板処理システム１において一連のフォトリソグラフィー処理を行い、ウェハＷ上にレジストパターンを形成した後、寸法測定装置２１０においてレジストパターン寸法を測定し、そのレジストパターンの仕上がりを確認する。
　また、基板処理システム１には複数種の処理装置がそれぞれ複数設けられており、例えばＰＡＢ装置４０が複数設けられ、ＰＥＢ装置４１が複数設けられている。そして、フォトリソグラフィー処理における各処理工程は、それぞれ複数の処理装置から１つの処理装置を選択して行われる。以下、このように各処理工程を行う際にウェハＷが経由する処理装置の経路を「処理経路」という。そして、処理経路毎にレジストパターン寸法が取得される。
　図８に示すようにレジストパターン寸法は、露光処理におけるショット毎に取得される。ウェハＷの測定点ｋ１～ｋ５と一致するショットがあれば、そのショットにおけるレジストパターン寸法ｌ［ｋ］を抽出する。また、ウェハＷの測定点ｋ１～ｋ５と一致するショットがなければ、例えば測定点ｋ１～ｋ５の隣接最近傍のショットにおけるレジストパターン寸法を代用するか、或いは測定点ｋ１～ｋ５の周囲のショットにおけるレジストパターン寸法を適当な２次元補完によって算出する。そして、ウェハＷの測定点ｋ１～ｋ５に対応するレジストパターン寸法ｌ［ｋ］を取得する。
　このように取得したレジストパターン寸法ｌ［ｋ］を、処理経路毎に紐づけて記録する。そして、これらレジストパターン寸法ｌ［ｋ］を反応モデルの導出に用いる。
　以上のように、ウェハ温度θ［ｋ、ｔ］とレジストパターン寸法ｌ［ｋ］はそれぞれ、ＰＥＢ装置４１のセットアップやメンテナンス、或いはレジスト液などの薬液投入後の処理条件を取得する際に取得することができる。すなわち、ウェハ温度θ［ｋ、ｔ］とレジストパターン寸法ｌ［ｋ］には、通常時に取得される検査データが用いられる。このため、反応モデルを導出するには、特別なデータ収集や相関定式化など、通常時とは異なるイレギュラーな作業はほぼ必要がない。
　ウェハ温度θ［ｋ、ｔ］とレジストパターン寸法ｌ［ｋ］の一例を図９に示す。基板処理システム１にはフォトリソグラフィー処理を行う各種処理装置が複数設けられているが、ここでは、処理経路として、２つの第１のＰＡＢ装置４０（Ａ１）と第２のＰＡＢ装置４０（Ａ２）、２つの第１のＰＥＢ装置４１（Ｅ１）と第２のＰＥＢ装置４１（Ｅ２）、２つの第１の現像処理装置３０（Ｄ１）と第２の現像処理装置３０（Ｄ２）を組み合わせ、その他の処理装置を共通とした処理経路を例示している。
　そして、図１０に示すように第１のＰＥＢ装置４１（Ｅ１）のウェハ温度θ［ｋ、ｔ］から第２のＰＥＢ装置４１（Ｅ２）のウェハ温度θ［ｋ、ｔ］を差し引き、ＰＥＢ装置４１間におけるウェハ温度差Δθ［ｋ、ｔ］を算出する。
　また、図９に示したレジストパターン寸法ｌ［ｋ］について、第１のＰＥＢ装置４１（Ｅ１）と第２のＰＥＢ装置４１（Ｅ２）のグループ単位で平均化する。その後、図１０に示すように第１のＰＥＢ装置４１（Ｅ１）の平均レジストパターン寸法ｌ［ｋ］から第２のＰＥＢ装置４１（Ｅ２）の平均レジストパターン寸法ｌ［ｋ］を差し引き、ＰＥＢ装置４１間におけるレジストパターン寸法差Δｌ［ｋ］を算出する。
　そして、このように第１のＰＥＢ装置４１（Ｅ１）と第２のＰＥＢ装置４１（Ｅ２）の差分を取ることにより、ＰＡＢ装置４０や現像処理装置３０の影響が排除され、直接的にＰＥＢ処理におけるウェハ温度と、ＰＥＢ処理に起因するレジストパターン寸法の相関を得ることができる。
　なお、以下の説明において、これらウェハ温度差Δθ［ｋ、ｔ］とレジストパターン寸法差Δｌ［ｋ］を総称して「差分データ」という場合がある。
　また、図９及び図１０に示した処理経路は例示であり、処理経路の選択は任意に行うことができる。例えば上記例ではＰＥＢ装置４１は２つであり、ＰＥＢ装置４１間の差分データは１つであるが、例えばＰＥＢ装置４１が３つの場合、差分データは３つとなる。また、例えばＰＥＢ装置４１が４つの場合、差分データは６つとなる。このように差分データの数は、ＰＥＢ装置４１の組み合わせの数となる。以下、この差分データの数をｉとする。
　反応モデルｃ［ｔ］は、ウェハ温度差Δθ［ｋ、ｔ］とレジストパターン寸法差Δｌ［ｋ］から導出される。この反応モデルｃ［ｔ］は、ウェハ温度差Δθ［ｋ、ｔ］についての時間方向の重み係数である。具体的には、反応モデルｃ［ｔ］とウェハ温度差Δθ［ｋ、ｔ］の積和、すなわち反応モデルｃ［ｔ］とウェハ温度差Δθ［ｋ、ｔ］の積を時間ｔで積分した値が、レジストパターン寸法差Δｌ［ｋ］に近くなるようにｃ［ｔ］が定まれば、そのｃ［ｔ］が反応モデルとなる。すなわち、反応モデルｃ［ｔ］は、ＰＥＢ処理中に経時推移するレジストパターンの潜像形成速度（以下、「反応速度」という。）の情報そのものである。なお、以下の説明では、ｃ［ｔ］について反応モデルと称呼する場合と、反応速度と称呼する場合があるが、いずれも意味としては同じである。
　反応モデルｃ［ｔ］の導出に際しては、制約条件として、熱処理開始時及び熱処理終了時の反応速度をゼロとし、すなわちｃ［０］＝ｃ［Ｔ］＝０とする。Ｔは加熱及び冷却を含めたＰＥＢ処理時間である。そして、反応速度ｃ［ｔ］が時間方向に連続し、且つ、上述したように反応モデルｃ［ｔ］とウェハ温度差Δθ［ｋ、ｔ］の積和がレジストパターン寸法差Δｌ［ｋ］に近くなるように、反応モデルｃ［ｔ］を決定する。
　具体的には、下記式（１）で示される評価関数がゼロに近づくように最適化問題を解き、反応モデルｃ［ｔ］を決定する。すなわち、反応モデルｃ［ｔ］を数パターン用意し、制約条件を満たして、且つ、下記式（１）の評価関数がゼロに近づくところを最適化計算すると、反応モデルｃ［ｔ］は１つに決定される。
Figure JPOXMLDOC01-appb-M000005
 但し、Ｆ：評価関数、Ｃ［ｔ］：反応モデル、Δθ［ｔ、ｋ］：ウェハ温度差、Δｌ［ｋ］：レジストパターン寸法差、ｔ：ＰＥＢ処理開始をゼロとしたＰＥＢ処理の経過時間、Ｔ：ＰＥＢ処理終了時の時間、ｋ：ウェハ温度の測定点の番号（レジストパターン寸法の測定点の番号）、Ｋ：ウェハ温度の測定点の総数（レジストパターン寸法の測定点の総数）、ｉ：複数のＰＥＢ装置から取得される差分データの総数（ウェハ温度の差の総数、レジストパターン寸法の差の総数）
　上記式（１）の右辺第１項は、反応速度ｃ［ｔ］が時間方向に連続するという条件を示している。１つのデータ取得区間（サンプリング時区間）におけるｃ［ｔ］の変化量の二乗和であって、その値が小さいとｃ［ｔ］の時間変化が滑らかであることを示している。
　上記式（１）の右辺第２項は、反応モデルｃ［ｔ］とウェハ温度差Δθ［ｋ、ｔ］の積和がレジストパターン寸法差Δｌ［ｋ］に近くなるという条件を示している。積和Σｃ［ｔ］・Δθ［ｋ、ｔ］とΔｌ［ｋ］の偏差二乗和であって、その値が小さいと、ウェハ温度から、ＰＥＢ処理に起因するレジストパターンの寸法成分（以下、「ＰＥＢ成分」という。）を予測する精度が高いことを示している。
　また、上記式（１）に加えて、さらにレジスト液に関して、ＰＥＢ処理を行った際の、ウェハ温度に対するレジストパターン寸法の変化率を示す感度情報γが予めわかっていれば、その感度情報γを評価関数に加えてもよい。感度情報γは、ウェハ温度が１℃変化するとレジストパターン寸法がどれだけ変化するかを示す情報である。
　具体的には、下記式（２）で示される評価関数がゼロに近づくように最適化問題を解き、反応モデルｃ［ｔ］を決定する。
Figure JPOXMLDOC01-appb-M000006
 但し、γ：感度情報（単位はｎｍ／℃）
　上記式（２）の右辺第３項は、実感度情報γと、反応モデルｃ［ｔ］から推定される感度、すなわち反応モデルｃ［ｔ］の時間積分値との偏差の二乗和であって、反応モデルｃ［ｔ］の時間積分値が感度情報γに近くなるという条件を示している。
　以上の式（１）又は式（２）の評価関数を用いて自動的に、図１１に示す反応モデルｃ［ｔ］を導出することができる。図１１の横軸は時間ｔを示し、縦軸は反応モデルｃ［ｔ］を示す。そして、このように自動的にＰＥＢ処理の反応メカニズムがモデル化されるので、従来のように手間をかける必要がなく、ウェハ処理のスループットを向上させ、生産性を向上させることができる。
　なお、本発明者が鋭意検討したところ、差分データ数ｉが大きいほど、確度の高い反応モデルｃ［ｔ］が求まることが経験的に分かっている。
　また、反応モデルｃ［ｔ］はレジストの種類に対して一義的に決まるものである。したがって、反応モデルｃ［ｔ］は、複数のＰＥＢ装置４１に共通のモデルである。
＜反応モデルの第１の利用方法＞
　次に、ＰＥＢ処理の反応モデルｃ［ｔ］の第１の利用方法について説明する。反応モデルｃ［ｔ］がゼロに近い場合、反応速度がゼロに近いことを意味する。そして、ＰＥＢ処理においてレジストパターンの潜像形成速度が遅い時間帯は、化学反応が進んでいないことを示し、ＰＥＢ処理のプロセス上の観点からはあまり意味を持たない。特に加熱後の冷却過程において反応速度がゼロの時間は、プロセス上、無駄な時間であり、積極的にＰＥＢ処理から除外しても問題はない。
　図１２に示すようにＰＥＢ処理において冷却開始後、反応モデルｃ［ｔ］がほぼゼロとなる時間帯ｔｃをカットする。例えばＰＥＢ処理の熱処理条件（レシピ設定など）にウェハＷの冷却時間が指定されている場合、当該冷却時間から時間帯ｔｃをカットする。そうすると、ＰＥＢ処理全体の処理時間が短縮され、ウェハ処理のスループットを向上させて、生産性を向上させることができる。
＜反応モデルの第２の利用方法＞
　次に、ＰＥＢ処理の反応モデルｃ［ｔ］の第２の利用方法について説明する。ここでは、各ＰＥＢ装置４１における熱板３３０の温度操作量を導出し、ＰＥＢ装置４１間の機差をキャンセルしつつ、レジストパターンをウェハ面内で均一に形成する。
　先ず、ＰＥＢ装置４１毎に記録されたウェハ温度θ［ｋ、ｔ］について面内平均を算出する。以下、Ｎｏ．ｐのＰＥＢ装置４１における面内平均ウェハ温度をθｐｍｅａｎ［ｔ］とする。すなわち、第１のＰＥＢ装置４１（Ｅ１）における面内平均ウェハ温度はθ１ｍｅａｎ［ｔ］となり、第２のＰＥＢ装置４１（Ｅ２）における面内平均ウェハ温度はθ２ｍｅａｎ［ｔ］となる。
　一方、図１３に示すように反応モデルｃ［ｔ］とＰＥＢ装置４１毎に記録したウェハ温度θ［ｋ、ｔ］の積和、すなわち反応モデルｃ［ｔ］とウェハ温度差θ［ｋ、ｔ］の積を時間ｔで積分した値を算出する。この積和は、レジストパターン寸法ｌ［ｋ］のうち、ＰＥＢ処理に起因して形成されるレジストパターンの寸法成分（以下、「ＰＥＢ成分」という。）ｌ’［ｋ］と推定される。以下、Ｎｏ．ｐのＰＥＢ装置４１におけるＰＥＢ成分をｌ’ｐ［ｋ］とする。すなわち、第１のＰＥＢ装置４１（Ｅ１）におけるＰＥＢ成分はｌ’１［ｋ］となり、第２のＰＥＢ装置４１（Ｅ２）におけるＰＥＢ成分はｌ’２［ｋ］となる。
　そして、各ＰＥＢ装置４１について、ＰＥＢ成分の面内平均を算出する。以下、Ｎｏ．ｐのＰＥＢ装置４１における面内平均ＰＥＢ成分をｌ’ｐｍｅａｎとする。すなわち、第１のＰＥＢ装置４１（Ｅ１）における面内平均ＰＥＢ成分はｌ’１ｍｅａｎとなり、第２のＰＥＢ装置４１（Ｅ２）における面内平均ＰＥＢ成分はｌ’２ｍｅａｎとなる。
　そして、ＰＥＢ装置４１間に機差がある場合、面内平均ウェハ温度θｐｍｅａｎ［ｔ］と、面内平均ＰＥＢ成分ｌ’ｐｍｅａｎと、反応モデルｃ［ｔ］を用いれば、機差のキャンセルに必要なウェハ温度の操作量を導出することができる。
　具体的には、例えば第２のＰＥＢ装置４１（Ｅ２）に対する第１のＰＥＢ装置４１（Ｅ１）の機差をキャンセルしたい場合、下記式（３）で求められるウェハ温度操作倍率を用いる。
Figure JPOXMLDOC01-appb-M000007
 但し、Ｇ：ウェハ温度操作倍率、ｌ’１ｍｅａｎ：第１のＰＥＢ装置４１（Ｅ１）における面内平均ＰＥＢ成分、ｌ’２ｍｅａｎ：第２のＰＥＢ装置４１における面内平均ＰＥＢ成分、Ｃ［ｔ］：反応モデル、θ１ｍｅａｎ［ｔ］：第１のＰＥＢ装置４１（Ｅ１）における面内平均ウェハ温度、ｔ：ＰＥＢ処理開始をゼロとしたＰＥＢ処理の経過時間、Ｔ：ＰＥＢ処理終了時の時間
　そして、第１のＰＥＢ装置４１（Ｅ１）におけるウェハ温度の操作量Δθ１ｍｅａｎは、下記式（６）で算出される。かかる場合、ＰＥＢ装置４１間の機差をキャンセルすることができ、第１のＰＥＢ装置（Ｅ１）における面内平均ウェハ温度θ１ｍｅａｎ［ｔ］を、第２のＰＥＢ装置４１（Ｅ２）における面内平均ウェハ温度θ２ｍｅａｎ［ｔ］に近づけることができる。
Figure JPOXMLDOC01-appb-M000008
 但し、Δθ１ｍｅａｎ：第１のＰＥＢ装置４１（Ｅ１）におけるウェハ温度の操作量、θ１ｍｅａｎ［ｔ］：第１のＰＥＢ装置４１（Ｅ１）における面内平均ウェハ温度、θｂ：ＰＥＢの加熱温度、Ｇ：ウェハ温度操作倍率
　さらに、図１４に示すようにＰＥＢ装置４１における熱板温度の操作量とウェハ温度の変化量との相関を予め求めておく。通常ごく狭い範囲であれば、熱板温度操作量ｘとウェハ温度変化量ｙの間には直線的な相関がある。そして、図１４に示した相関式ｙ＝ａ・ｘに基づき、上記式（３）のウェハ温度操作倍率を用いて得られる第１のＰＥＢ装置４１（Ｅ１）におけるウェハ温度操作量Δθ１ｍｅａｎを、熱板温度操作量に換算し、熱板３３０の温度を設定する。
　本実施形態によれば、オペレータを介することなく、第１のＰＥＢ装置４１（Ｅ１）における熱板３３０の温度を設定することができる。そして、面内平均ＰＥＢ成分ｌ’１ｍｅａｎとｌ’２ｍｅａｎの差分を用いて、ＰＥＢ装置４１間の機差をキャンセルすることができ、レジストパターンをウェハ面内で均一に形成することができる。
　なお、上記実施形態では、式（３）において面内平均ＰＥＢ成分ｌ’１ｍｅａｎとｌ’２ｍｅａｎの差分を用いて、第２のＰＥＢ装置４１（Ｅ２）に対する第１のＰＥＢ装置４１（Ｅ１）の機差をキャンセルしたが、面内平均ＰＥＢ成分ｌ’１ｍｅａｎとｌ’２ｍｅａｎの平均値を用いてもよい。
　具体的には、下記式（４）を用いてウェハ温度操作倍率Ｇを算出し、上記式（６）を用いて第１のＰＥＢ装置４１（Ｅ１）におけるウェハ温度の操作量Δθ１ｍｅａｎを算出する。また、下記式（５）を用いてウェハ温度操作倍率Ｇを算出し、上記式（６）に相当する式を用いて第２のＰＥＢ装置４１（Ｅ２）におけるウェハ温度の操作量Δθ２ｍｅａｎを算出する。
Figure JPOXMLDOC01-appb-M000009
　かかる場合でも、オペレータを介することなく、ＰＥＢ装置４１間の機差をキャンセルすることができ、レジストパターンをウェハ面内で均一に形成することができる。
　なお、この反応モデルｃ［ｔ］の第２の利用方法については、後述する実施例においても説明する。
＜反応モデルの第３の利用方法＞
　次に、ＰＥＢ処理の反応モデルｃ［ｔ］の第３の利用方法について説明する。ここでは、レジストパターンをウェハ面内で均一に形成するように処理経路を選択する。
　図９に示したウェハ温度θ［ｋ、ｔ］とレジストパターン寸法ｌ［ｋ］において、現実的には時間的制約などがあり、すべての処理経路のレジストパターン寸法ｌ［ｋ］を測定できるとは限らない。例えば図１５に示すように、第１のＰＥＢ装置４１（Ｅ１）において第２のＰＡＢ装置（Ａ２）を経由する処理経路のレジストパターン寸法ｌ［ｋ］が取得されていない場合や、第２のＰＥＢ装置４１（Ｅ２）において第１のＰＡＢ装置（Ａ１）を経由する処理経路のレジストパターン寸法ｌ［ｋ］が取得されていない場合がある。本実施形態では、このような処理経路のレジストパターン寸法ｌ［ｋ］を推定し、最適な処理経路を選択する。
　先ず、図１６に示すように第１のＰＥＢ装置４１（Ｅ１）におけるＰＥＢ成分ｌ’１［ｋ］と、第２のＰＥＢ装置４１（Ｅ２）におけるＰＥＢ成分ｌ’２［ｋ］とを算出する。これらＰＥＢ成分ｌ’１［ｋ］、ｌ’２［ｋ］の算出方法は、第２の利用法用における算出方法と同様であるので詳細な説明を省略する。
　次に、第１のＰＥＢ装置４１（Ｅ１）におけるレジストパターン寸法ｌ［ｋ］からＰＥＢ成分ｌ’１［ｋ］を差し引く。そうすると、第１のＰＥＢ装置４１（Ｅ１）以外の処理、すなわち第１のＰＡＢ装置４０（Ａ１）に起因して起因されるレジストパターンの寸法成分（以下、他処理成分）ｌ”１［ｋ］が推定される。
　同様に、第２のＰＥＢ装置４１（Ｅ２）におけるレジストパターン寸法ｌ［ｋ］からＰＥＢ成分ｌ’２［ｋ］を差し引くと、第２のＰＥＢ装置４１（Ｅ２）以外の処理、すなわち第２のＰＡＢ装置４０（Ａ２）に起因して起因されるレジストパターンの寸法成分（以下、他処理成分）ｌ”２［ｋ］が推定される。
　そして、図１７に示すようにＰＥＢ成分ｌ’１［ｋ］と他処理成分ｌ”２［ｋ］を足し合わせると、第１のＰＥＢ装置４１（Ｅ１）と第２のＰＡＢ装置４０（Ｅ２）を経由する処理経路のレジストパターン寸法が算出される。そうすると、図１８に示すように第１のＰＥＢ装置４１（Ｅ１）に対し、すべての処理経路のレジストパターン寸法ｌ［ｋ］が得られる。そして、レジストパターン寸法ｌ［ｋ］が面内均一になる最適な処理経路を選択することができる。図示の例においては、第１のＰＥＢ装置４１（Ｅ１）に対し、第２のＰＡＢ装置４０（Ａ２）と第１の現像処理装置３０（Ｄ１）が選択される。
　同様に、図１７に示すようにＰＥＢ成分ｌ’２［ｋ］と他処理成分ｌ”１［ｋ］を足し合わせると、第２のＰＥＢ装置４１（Ｅ２）と第１のＰＡＢ装置４０（Ｅ１）を経由する処理経路のレジストパターン寸法が算出される。そうすると、図１８に示すように第２のＰＥＢ装置４２（Ｅ２）に対し、すべての処理経路のレジストパターン寸法ｌ［ｋ］が得られる。そして、レジストパターン寸法ｌ［ｋ］が面内均一になる最適な処理経路を選択することができる。図示の例においては、第２のＰＥＢ装置４１（Ｅ２）に対し、第１のＰＡＢ装置４０（Ａ１）と第２の現像処理装置３０（Ｄ２）が選択される。
　本実施形態によれば、予めすべての処理経路のレジストパターン寸法ｌ［ｋ］が取得されていない場合でも、すべての処理経路のレジストパターン寸法ｌ［ｋ］を推定することができる。したがって、できるだけ多くの処理経路の中から最適な処理経路を選択することができるので、レジストパターンの面内均一性を向上させることができる。
　また、かかる場合、例えば１つのＰＥＢ装置４１をメンテナンスや故障のために交換する場合でも、その代替となるＰＥＢ装置４１で測定したウェハ温度を取得すれば、当該代替となるＰＥＢ装置４１に対する最適な処理経路を選択することができる。したがって、ウェハ処理の効率性を向上させることができる。
　以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
　以上の実施形態では、ＰＥＢ装置４１における熱板３３０の平均温度を調節して、レジストパターンを面内均一にしていた。この点、熱板３３０を複数の領域に区画し、各領域毎に上記実施形態を行って、当該領域毎に温度を調節してもよい。
　上述した反応モデルｃ［ｔ］の第２の利用方法について、具体的なデータを用いて説明する。なお、本実施例で示すデータは仮想のデータである。
　図１９に示すように、予め反応モデルｃ［ｔ］を導出しておく。
　図２０に示すように第１のＰＥＢ装置におけるウェハ温度θ１［ｋ、ｔ］を取得する。そして、ウェハ温度θ１［ｋ、ｔ］から面内平均ウェハ温度をθ１ｍｅａｎ［ｔ］を算出し、さらにθ１ｍｅａｎ［ｔ］－θ１ｍｅａｎ［０］を算出する。そして、図１９に示した反応モデルｃ［ｔ］を用いてＰＥＢ成分ｌ’１［ｋ］を算出し、さらに面内平均ＰＥＢ成分ｌ’１ｍｅａｎを算出する。こうして面内平均ＰＥＢ成分ｌ’１ｍｅａｎは１１３．６ｎｍと算出される。
　第２のＰＥＢ装置に対しても同様の工程を行う。図２１に示すように第２のＰＥＢ装置におけるウェハ温度θ２［ｋ、ｔ］を取得する。そして、ウェハ温度θ２［ｋ、ｔ］から面内平均ウェハ温度をθ２ｍｅａｎ［ｔ］を算出し、さらにθ２ｍｅａｎ［ｔ］－θ２ｍｅａｎ［０］を算出する。そして、図１９に示した反応モデルｃ［ｔ］を用いてＰＥＢ成分ｌ’２［ｋ］を算出し、さらに面内平均ＰＥＢ成分ｌ’２ｍｅａｎを算出する。こうして面内平均ＰＥＢ成分ｌ’２ｍｅａｎは１１３．３６４ｎｍと算出される。
　かかる場合、図２２に示すようにＰＥＢ装置間の面内平均ＰＥＢ成分の差分（＝ｌ’２ｍｅａｎ－ｌ’１ｍｅａｎ）は、－０．２３６ｎｍとなる。
　次に、下記式（３）を用いて、第１のＰＥＢ装置におけるウェハ温度操作倍率Ｇは、０．９９７３７８と算出される。すなわち、第１のＰＥＢ装置においてウェハ温度θ１［ｋ、ｔ］を０．９９７３７８倍すると、第２のＰＥＢ装置におけるウェハ温度θ２［ｋ、ｔ］に近い値が得られる。
Figure JPOXMLDOC01-appb-M000010
　次に、下記式（６）を用いて、第１のＰＥＢ装置におけるウェハ温度の操作量Δθ１ｍｅａｎは、－０．２０９７８℃と算出される。すなわち、第１のＰＥＢ装置においてウェハ温度θ１［ｋ、ｔ］に－０．２０９７８℃を足し合わせると、第２のＰＥＢ装置におけるウェハ温度θ２［ｋ、ｔ］に近い値が得られる。なお、本実施例において、第１のＰＥＢ装置におけるＰＥＢ処理の加熱温度θｂは１００℃である。
Figure JPOXMLDOC01-appb-M000011
　ここで、図２３に示すようにＰＥＢ装置における熱板温度の操作量とウェハ温度の変化量との相関を予め求めておく。本実施例では、（ウェハ温度変化量ｙ）＝（係数ａ）×（熱板温度操作量ｘ）について、ａ＝０．４３１７である。
　そして、この相関式を用いて、図２２に示すようにウェハ温度の操作量Δθ１ｍｅａｎである－０．２０９７８℃を、係数ａである０．４３１７で除して、熱板温度操作量Δθｂに換算すると、Δθｂは－０．４８５９３℃と算出される。そして、θｂ＋Δθｂを計算し、第１のＰＥＢ装置における熱板の温度を更新する。以上のように本実施例では、第１のＰＥＢ装置における熱板の温度が、１００℃から９９．５１４０７℃に更新される。
　　１　　　基板処理システム
　　１２　　露光装置
　　３０　　現像処理装置
　　３２　　レジスト塗布装置
　　４０　　ＰＡＢ装置
　　４１　　ＰＥＢ装置
　　４２　　ＰＯＳＴ装置
　　４３　　熱処理装置
　　２００　制御部
　　２１０　寸法測定装置
　　３１０　加熱部
　　３１１　冷却部
　　３３０　熱板
　　３３４～３３８　温度センサ
　　３５０　冷却板
　　Ｗ　　　ウェハ

Claims (12)

  1. 基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成する基板処理方法であって、
    フォトリソグラフィー処理における熱処理を行う複数の熱処理装置において基板温度を経時的に測定し、熱処理装置間における基板温度の差を算出する温度差算出工程と、
    前記複数の熱処理装置を用いた熱処理を含むフォトリソグラフィー処理を基板に行い、当該基板上にレジストパターンを形成後、レジストパターン寸法を測定し、熱処理装置間におけるレジストパターン寸法の差を算出する寸法差算出工程と、
    前記基板温度の差と前記レジストパターン寸法の差を用いて、基板温度をレジストパターン寸法に変換するための反応速度を算出し、当該反応速度についての時間の関数である反応モデルを導出するモデル導出工程と、
    前記反応モデルを用いて基板処理の処理条件を設定する条件設定工程と、を有し、
    前記モデル導出工程において、
    熱処理開始時及び熱処理終了時の反応速度をゼロとし、
    前記反応速度が時間方向に連続し、且つ、前記基板温度の差と前記反応モデルの積和が前記レジストパターン寸法の差に近くなるように、評価関数を定めて前記反応モデルについて最適化問題を解き、当該反応モデルを決定する、基板処理方法。
  2. 請求項１に記載の基板処理方法において、
    前記モデル導出工程において、前記評価関数は下記式（１）で表され、当該評価関数がゼロに近づくように前記反応モデルを決定することを特徴とする、請求項１に記載の基板処理方法。
    Figure JPOXMLDOC01-appb-M000001
     但し、Ｆ：評価関数、Ｃ［ｔ］：反応モデル、Δθ［ｔ、ｋ］：基板温度の差、Δｌ［ｋ］：レジストパターン寸法の差、ｔ：熱処理開始をゼロとした熱処理の経過時間、Ｔ：熱処理終了時の時間、ｋ：基板温度の測定点の番号（レジストパターン寸法の測定点の番号）、Ｋ：基板温度の測定点の総数（レジストパターン寸法の測定点の総数）、ｉ：複数の熱処理装置から取得される基板温度の差の総数（レジストパターン寸法の差の総数）
  3. 請求項１に記載の基板処理方法において、
    前記熱処理を行った際の、基板温度に対するレジストパターン寸法の変化率を示す感度情報を予め取得し、
    前記モデル導出工程において、さらに前記反応モデルの時間積分値が前記感度情報に近くなるように、前記反応モデルについて最適化問題を解き、当該反応モデルを決定する。　　
  4. 請求項３に記載の基板処理方法において、
    前記モデル導出工程において、前記評価関数は下記式（２）で表され、当該評価関数がゼロに近づくように前記反応モデルを決定する。
    Figure JPOXMLDOC01-appb-M000002
     但し、Ｆ：評価関数、Ｃ［ｔ］：反応モデル、Δθ［ｔ、ｋ］：基板温度の差、Δｌ［ｋ］：レジストパターン寸法の差、ｔ：熱処理開始をゼロとした熱処理の経過時間、Ｔ：熱処理終了時の時間、ｋ：基板温度の測定点の番号（レジストパターン寸法の測定点の番号）、Ｋ：基板温度の測定点の総数（レジストパターン寸法の測定点の総数）、ｉ：複数の熱処理装置から取得される基板温度の差の総数（レジストパターン寸法の差の総数）、γ：感度情報
  5. 請求項１に記載の基板処理方法において、
    前記条件設定工程において設定される前記処理条件は、熱処理の処理時間であって、
    基板の冷却を開始後、前記反応モデルがゼロになる時間を除外して熱処理を終了する。
  6. 請求項１に記載の基板処理方法において、
    前記条件設定工程において設定される前記処理条件は、前記熱処理装置の熱板の温度操作量であって、
    前記条件設定工程は、
    　前記熱処理装置毎に基板温度を経時的に測定して、当該基板温度の面内平均である面内平均基板温度を算出する工程と、
    　前記反応モデルと前記熱処理装置毎に測定した基板温度の積和を算出して、前記レジストパターン寸法のうち、当該熱処理装置での熱処理に起因して形成されるレジストパターンの寸法成分である熱処理成分を推定し、さらに当該熱処理成分の面内平均である面内平均熱処理成分を算出する工程と、
    　第１の熱処理装置における前記面内平均基板温度及び前記面内平均熱処理成分と、第２の熱処理装置における前記面内平均基板温度及び前記面内平均熱処理成分と、を用いて、少なくとも前記第１の熱処理装置又は前記第２の熱処理装置における基板温度の操作量を算出する工程と、
    　予め求められた熱板温度と基板温度の相関を用いて、前記基板温度の操作量に基づき、前記熱板温度の操作量を算出する工程と、を有する。
  7. 請求項６に記載の基板処理方法において、
    下記式（３）で求められる基板温度操作倍率に基づいて、前記第１の熱処理装置における基板温度の操作量を算出する。
    Figure JPOXMLDOC01-appb-M000003
     但し、Ｇ：基板温度操作倍率、ｌ’１ｍｅａｎ：第１の熱処理装置における面内平均熱処理成分、ｌ’２ｍｅａｎ：第２の熱処理装置における面内平均熱処理成分、Ｃ［ｔ］：反応モデル、θ１ｍｅａｎ［ｔ］：第１の熱処理装置における面内平均基板温度、ｔ：熱処理開始をゼロとした熱処理の経過時間、Ｔ：熱処理終了時の時間
  8. 請求項６に記載の基板処理方法において、
    下記式（４）で求められる基板温度操作倍率に基づいて、前記第１の熱処理装置における基板温度の操作量を算出し、
    下記式（５）で求められる基板温度操作倍率に基づいて、前記第２の熱処理装置における基板温度の操作量を算出する。
    Figure JPOXMLDOC01-appb-M000004
     但し、Ｇ：基板温度操作倍率、ｌ’１ｍｅａｎ：第１の熱処理装置における面内平均熱処理成分、ｌ’２ｍｅａｎ：第２の熱処理装置における面内平均熱処理成分、Ｃ［ｔ］：反応モデル、θ１ｍｅａｎ［ｔ］：第１の熱処理装置における面内平均基板温度、θ２ｍｅａｎ［ｔ］：第２の熱処理装置における面内平均基板温度、ｔ：熱処理開始をゼロとした熱処理の経過時間、Ｔ：熱処理終了時の時間
  9. 請求項１に記載の基板処理方法において、
    フォトリソグラフィー処理は前記熱処理装置の他に複数種の処理装置を用いて行われ、
    前記条件設定工程において設定される前記処理条件は、前記熱処理装置に対する前記処理装置の選択方法であって、
    前記条件設定工程は、
    　第１の熱処理装置と第１の処理装置を用いてフォトリソグラフィー処理を行って第１のレジストパターンを形成後、第１のレジストパターン寸法を測定する工程と、
    　前記反応モデルと前記第１の熱処理装置で測定した基板温度の積和を算出して、前記第１のレジストパターン寸法のうち、当該第１の熱処理装置での熱処理に起因して形成される第１のレジストパターンの寸法成分である第１の熱処理成分を推定する工程と、
    　前記第１のレジストパターン寸法から前記第１の熱処理成分を差し引いて、前記第１の熱処理装置での熱処理以外の他の処理に起因して形成される第１のレジストパターンの寸法成分である第１の他処理成分を推定する工程と、
    　第２の熱処理装置と第２の処理装置を用いてフォトリソグラフィー処理を行って第２のレジストパターンを形成後、第２のレジストパターン寸法を測定する工程と、
    　前記反応モデルと前記第２の熱処理装置で測定した基板温度の積和を算出して、前記第２のレジストパターン寸法のうち、当該第２の熱処理装置での熱処理に起因して形成される第２のレジストパターンの寸法成分である第２の熱処理成分を推定する工程と、
    　前記第２のレジストパターン寸法から前記第２の熱処理成分を差し引いて、前記第２の熱処理装置での熱処理以外の他の処理に起因して形成される第２のレジストパターンの寸法成分である第２の他処理成分を推定する工程と、
    　前記第１の熱処理成分と前記第２の他処理成分を足し合わせて、前記第１の熱処理装置と前記第２の処理装置を用いてフォトリソグラフィー処理を行った場合の第３のレジストパターン寸法を算出する工程と、
    　前記第１のレジストパターン寸法と前記第３のレジストパターン寸法を比較して、前記第１の熱処理装置に対して前記第１の処理装置又は前記第２の処理装置を選択する工程と、
    　前記第２の熱処理成分と前記第１の他処理成分を足し合わせて、前記第２の熱処理装置と前記第１の処理装置を用いてフォトリソグラフィー処理を行った場合の第４のレジストパターン寸法を算出する工程と、
    　前記第２のレジストパターン寸法と前記第４のレジストパターン寸法を比較して、前記第２の熱処理装置に対して前記第１の処理装置又は前記第２の処理装置を選択する工程と、を有する。
  10. 請求項１に記載の基板処理方法において、
    前記熱処理は、フォトリソグラフィー処理における露光処理後であって現像処理前に行われる加熱処理である。
  11. 基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成する基板処理方法を基板処理システムによって実行させるように、当該基板処理システムを制御する制御部のコンピュータ上で動作するプログラムを格納した読み取り可能なコンピュータ記憶媒体であって、
    前記基板処理方法は、
    フォトリソグラフィー処理における熱処理を行う複数の熱処理装置において基板温度を経時的に測定し、熱処理装置間における基板温度の差を算出する温度差算出工程と、
    前記複数の熱処理装置を用いた熱処理を含むフォトリソグラフィー処理を基板に行い、当該基板上にレジストパターンを形成後、レジストパターン寸法を測定し、熱処理装置間におけるレジストパターン寸法の差を算出する寸法差算出工程と、
    前記基板温度の差と前記レジストパターン寸法の差を用いて、基板温度をレジストパターン寸法に変換するための反応速度を算出し、当該反応速度についての時間の関数である反応モデルを導出するモデル導出工程と、
    前記反応モデルを用いて基板処理の処理条件を設定する条件設定工程と、を有し、
    前記モデル導出工程において、
    熱処理開始時及び熱処理終了時の反応速度をゼロとし、
    前記反応速度が時間方向に連続し、且つ、前記基板温度の差と前記反応モデルの積和が前記レジストパターン寸法の差に近くなるように、評価関数を定めて前記反応モデルについて最適化問題を解き、当該反応モデルを決定する。
  12. 基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成する基板処理システムであって、
    基板に熱処理を行う複数の熱処理装置と、
    基板上のレジストパターン寸法を測定する寸法測定装置と、
    基板処理の処理条件を設定する制御部と、を有し、
    前記制御部は、
    　前記複数の熱処理装置において基板温度を経時的に測定し、熱処理装置間における基板温度の差を算出する温度差算出工程と、
    　前記複数の熱処理装置を用いて基板にフォトリソグラフィー処理を行い、当該基板上にレジストパターンを形成後、前記寸法測定装置においてレジストパターン寸法を測定し、熱処理装置間におけるレジストパターン寸法の差を算出する寸法差算出工程と、
    　前記基板温度の差と前記レジストパターン寸法の差を用いて、基板温度をレジストパターン寸法に変換するための反応速度を算出し、当該反応速度についての時間の関数である反応モデルを導出するモデル導出工程と、
    　前記反応モデルを用いて基板処理の処理条件を設定する条件設定工程とを、実行し、
    前記モデル導出工程において、
    　熱処理開始時及び熱処理終了時の反応速度をゼロとし、
    　前記反応速度が時間方向に連続し、且つ、前記基板温度の差と前記反応モデルの積和が前記レジストパターン寸法の差に近くなるように、評価関数を定めて前記反応モデルについて最適化問題を解き、当該反応モデルを決定する、
    ように構成されている。
     
     
     
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