WO2018105744A1 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- WO2018105744A1 WO2018105744A1 PCT/JP2017/044252 JP2017044252W WO2018105744A1 WO 2018105744 A1 WO2018105744 A1 WO 2018105744A1 JP 2017044252 W JP2017044252 W JP 2017044252W WO 2018105744 A1 WO2018105744 A1 WO 2018105744A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- region
- layer
- storage
- mesa
- accumulation
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 238000009825 accumulation Methods 0.000 claims abstract description 126
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 238000003860 storage Methods 0.000 claims description 272
- 239000010410 layer Substances 0.000 description 435
- 230000000052 comparative effect Effects 0.000 description 58
- 238000009826 distribution Methods 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 239000002019 doping agent Substances 0.000 description 19
- 229910052698 phosphorus Inorganic materials 0.000 description 15
- 239000011574 phosphorus Substances 0.000 description 15
- 238000006073 displacement reaction Methods 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- 230000007423 decrease Effects 0.000 description 13
- 239000000969 carrier Substances 0.000 description 11
- 238000004088 simulation Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000000137 annealing Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000002441 reversible effect Effects 0.000 description 7
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- -1 phosphorous ions Chemical class 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- NPZMMBWYMYQGDF-FSLOTICMSA-N (2,5-dioxopyrrolidin-1-yl) (4r)-4-[(3r,5r,10s,13r,17s)-3-hydroxy-10,13-dimethyl-2,3,4,5,6,7,8,9,11,12,14,15,16,17-tetradecahydro-1h-cyclopenta[a]phenanthren-17-yl]pentanoate Chemical compound C([C@@H](C)[C@H]1[C@]2(CCC3[C@@]4(C)CC[C@@H](O)C[C@H]4CCC3C2CC1)C)CC(=O)ON1C(=O)CCC1=O NPZMMBWYMYQGDF-FSLOTICMSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910001195 gallium oxide Inorganic materials 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 150000003609 titanium compounds Chemical class 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0664—Vertical bipolar transistor in combination with diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66136—PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
Definitions
- the present invention relates to a semiconductor device.
- Patent Document 1 Japanese Patent Application Laid-Open No. 2007-31627
- the carrier storage layer is also called a storage layer.
- the accumulation layer has a function of reducing an on-voltage (Von), which is a collector-emitter voltage when the IGBT is on, by accumulating carriers (for example, holes). However, when the IGBT is turned off, the carrier contributes to turn-off loss (Eoff).
- Von on-voltage
- Eoff turn-off loss
- a semiconductor device may include a semiconductor substrate.
- the semiconductor substrate may include two trench portions, a mesa portion, and a drift layer.
- the two trench portions may extend in a predetermined direction.
- the mesa portion may be provided between the two trench portions.
- the drift layer may be provided below the mesa portion.
- the drift layer may be of the first conductivity type.
- the mesa portion may include an emitter region, a contact region, and a plurality of storage layers.
- the emitter region may have a higher doping concentration than the drift layer. Further, at least a part of the emitter region may be located on the upper surface of the semiconductor substrate. Further, the emitter region may be of the first conductivity type.
- the contact region may be at least partially located on the upper surface of the semiconductor substrate.
- the contact region may be of the second conductivity type.
- the plurality of storage layers may be provided side by side in the depth direction of the semiconductor substrate below the emitter region and the contact region. The depth direction may be a direction from the upper surface to the lower surface of the semiconductor substrate.
- the plurality of storage layers may have a first conductivity type doping concentration higher than a first conductivity type doping concentration of the drift layer. At least one of the plurality of storage layers is provided below at least a part of the emitter region, but may not be provided below a part of the contact region.
- the emitter region and the contact region may be alternately provided in a predetermined direction.
- the at least one storage layer may not be provided below each partial region in the plurality of contact regions.
- the at least one accumulation layer may be an island accumulation layer.
- the island-shaped accumulation layer may include a plurality of accumulation regions.
- the plurality of accumulation regions may have a first conductivity type doping concentration higher than a first conductivity type doping concentration of the drift layer.
- the plurality of accumulation regions may be provided discretely on a plane orthogonal to the depth direction.
- Each of the plurality of storage regions is provided below at least a part of the emitter region, but may be separated without being provided below a part of the contact region. All the storage layers other than the storage layer closest to the upper surface in the depth direction may be island-shaped storage layers.
- the mesa unit may further include a base region.
- the base region may have a second conductivity type doping concentration lower than that of the contact region.
- the emitter region may have a bottom region.
- the bottom region may not be in direct contact with the contact region and may be in direct contact with the base region inside the semiconductor substrate.
- the length of each of the plurality of accumulation regions in the predetermined direction may be longer than the length of the bottom region in the predetermined direction. Alternatively, the length of each of the plurality of accumulation regions in the predetermined direction may be shorter than the length of the bottom region in the predetermined direction.
- L CHS length of each of the plurality of storage regions in the predetermined direction
- L 0 length of the bottom region in the predetermined direction of the emitter region
- a semiconductor device in a second aspect of the present invention, may have a semiconductor substrate.
- the semiconductor substrate may include a transistor region.
- the semiconductor substrate may include a plurality of trench portions, a mesa portion, and a drift layer in the transistor region.
- the plurality of trench portions may extend in a predetermined direction.
- the mesa portion may be provided between two adjacent trench portions in the plurality of trench portions.
- the drift layer may be provided below the mesa portion.
- the drift layer may be of the first conductivity type.
- the plurality of trench portions may include a gate trench portion and a dummy trench portion.
- the gate trench part may have a gate conductive part. A gate potential may be supplied to the gate conductive portion.
- the dummy trench part may have a dummy trench conductive part.
- An emitter potential may be supplied to the dummy trench conductive part.
- the mesa portion may include an emitter region, a contact region, and a storage layer.
- the emitter region may have a higher doping concentration than the drift layer.
- the emitter region may be at least partially located on the upper surface of the semiconductor substrate.
- the emitter region may be of the first conductivity type.
- the contact region may be at least partially located on the upper surface of the semiconductor substrate.
- the contact region may be of the second conductivity type.
- the storage layer may be provided below the emitter region and the contact region.
- the storage layer may have a first conductivity type doping concentration that is higher than a doping concentration of the first conductivity type of the drift layer.
- the number of storage layers provided in the depth direction in the mesa portion adjacent to the gate trench portion may be larger than the number of storage layers provided in the depth direction in the mesa portion between the two dummy trench portions.
- the depth direction may be a direction from the upper surface to the lower surface of the semiconductor substrate.
- the storage layer may not be provided in the mesa portion between the two dummy trench portions. Instead, one storage layer may be provided in the mesa portion between the two dummy trench portions.
- the first distance between the two dummy trench portions in the direction orthogonal to the predetermined direction is greater than the second distance between the dummy trench portion and the gate trench portion in the direction orthogonal to the predetermined direction. It can be big.
- FIG. 1 shows partially the upper surface of the semiconductor device 100 in 1st Embodiment. It is a perspective view which shows an example in the AA cross section of FIG. It is sectional drawing which shows an example in the BB cross section of FIG. It is sectional drawing which shows an example in CC cross section of FIG. (A), (B), and (C) are the perspective views of the comparative example 1, the comparative example 2, and 1st Embodiment in the unit structure length of a Y-axis direction, respectively. It is a figure which shows the simulation of Vge and Vce at the time of low current turn-on.
- FIG. 6 is a diagram showing an electron current and a displacement current at turn-on in a semiconductor device 100 including a first storage layer 62, a second storage layer 64, and a third storage layer 66. It is a figure which shows the example of a waveform of the collector current Ic at the time of turn-on.
- A) And (B) is a figure which shows the YZ surface of FIG.
- A) is a simulation result showing the Von for L CHS / L 0.
- (B) is a simulation result showing dV / dt with respect to L CHS / L 0 .
- C is a simulation result showing Eoff for L CHS / L 0 . It is a simulation result which shows Eoff with respect to Vce.
- FIG. 3 is a flowchart showing an example of a method for manufacturing the semiconductor device 100. It is a figure which shows the YZ surface of FIG. 2 in a 1st modification. It is a figure which shows the YZ surface of FIG. 2 in a 2nd modification. It is a figure which shows the YZ surface of FIG. 2 in a 3rd modification. It is a perspective view corresponding to the AA section of Drawing 1 in a 2nd embodiment. It is a figure which shows partially the upper surface of the semiconductor device 100 in 3rd Embodiment. It is a perspective view which shows an example in the DD cross section of 3rd Embodiment. It is a figure which shows partially the upper surface of the semiconductor device 100 in 4th Embodiment.
- FIG. 15A It is a figure which shows an example of doping concentration distribution in the aa cross section and bb cross section of FIG. 15B. It is a figure which shows the other example of doping concentration distribution in the aa cross section and bb cross section of FIG. 15B. It is a perspective view of an AA section in a 5th embodiment.
- FIG. 1 is a view partially showing an upper surface of the semiconductor device 100 according to the first embodiment.
- the semiconductor device 100 may be a reverse conducting IGBT (Reverse Conducting IGBT).
- the semiconductor device 100 of this example includes a transistor unit 70 including a transistor such as an IGBT, and a diode unit including a diode such as a FWD (Free Wheeling Diode) that is a diode portion in which a current flows in the opposite direction to the transistor unit 70.
- a semiconductor substrate In FIG. 1, the upper surface around the edge of the semiconductor substrate is shown, and other regions are omitted. In FIG. 1, only a part of the active region including the transistor portion 70 is shown.
- the semiconductor device 100 may be a transistor such as an IGBT that does not include a reverse conducting diode.
- the semiconductor device 100 may have an edge termination region surrounding the active region.
- the active region refers to a region having the transistor portion 70 and the diode portion.
- the edge termination region has a function of relaxing electric field concentration near the upper surface of the semiconductor substrate.
- the edge termination region has, for example, one or more of a guard ring, a field plate, a RESURF, and a combination thereof.
- the semiconductor substrate of this example includes a plurality of trench portions and a mesa portion 19 in the transistor portion 70.
- the transistor unit 70 is a virtual region in which the collector layer is projected perpendicularly to the upper surface of the semiconductor substrate in the active region, and a predetermined unit configuration including the emitter region 12 and the contact region 15 is regularly arranged. It may be an area.
- the mesa portion 19 is a partial region of the semiconductor substrate provided between two adjacent trench portions. The mesa portion 19 is a part of the semiconductor substrate located in a region closer to the upper surface than the bottom portion of the trench portion.
- the mesa portion 19 adjacent to the gate trench portion 40 is a mesa portion 19-1
- the mesa portion 19 between the two dummy trench portions 30 is a mesa portion 19-2.
- the mesa portion 19-1 and the mesa portion 19-2 have the same length in the X-axis direction.
- the dummy trench portion 30 and the gate trench portion 40 may be collectively referred to as a trench portion.
- the trench part may extend in a predetermined direction.
- the predetermined direction in which the trench portion extends is a direction parallel to the Y axis. This direction may be referred to as the extending direction of the trench portion for convenience.
- the trench portions may be arranged at predetermined intervals in a direction orthogonal to the extending direction.
- the direction in which the trench portions are arranged is a direction parallel to the X axis.
- the direction may be referred to as an arrangement direction of the trench portions.
- the X axis and the Y axis are axes orthogonal to each other in a plane parallel to the upper surface of the semiconductor substrate.
- An axis orthogonal to the X axis and the Y axis is taken as a Z axis.
- a direction from the upper surface to the lower surface of the semiconductor substrate is referred to as a depth direction.
- the depth direction is a direction parallel to the Z axis.
- the terms “upper”, “lower”, “upper” and “lower” are not limited to the vertical direction in the direction of gravity. These terms only refer to the direction relative to a predetermined axis.
- the gate trench portions 40 and the dummy trench portions 30 are alternately provided along the arrangement direction.
- Each of the gate trench portion 40 and the dummy trench portion 30 has a longitudinal portion extending along the extending direction.
- the gate trench portion 40 of the present example has two long portions and a short portion connecting the two long portions. It is preferable that at least a part of the short part is provided in a curved shape. By connecting the ends of the two longitudinal portions of the gate trench portion 40, the electric field concentration at the ends of the longitudinal portions can be alleviated.
- the gate runner 48 may be connected to the gate conductive part at the short part of the gate trench part 40.
- the dummy trench part 30 may be provided between the longitudinal parts of the gate trench part 40.
- one dummy trench portion 30 is provided between two longitudinal portions of the gate trench portion 40 that are continuously provided by the long portion and the short portion in a plane parallel to the upper surface of the semiconductor substrate. .
- the mesa portion 19 of the semiconductor substrate may include an emitter region 12, a base region 14, a contact region 15, a plurality of storage layers 60, and a well region 11 provided from the upper surface to a predetermined depth.
- the plurality of storage layers 60 may include one or more storage layers. Two or more accumulation layers may be provided side by side in the depth direction.
- the plurality of storage layers 60 include a first storage layer 62, a second storage layer 64, and a third storage layer 66.
- the plurality of storage layers 60 are provided below the emitter region 12 and the contact region 15. Therefore, in FIG. 1, the first storage layer 62 is indicated by a broken line, and the second storage layer 64 and the third storage layer 66 are indicated by hatching the broken line.
- a plurality of storage layers 60 are provided in the mesa portion 19-1 located between the longitudinal portion of the gate trench portion 40 and the longitudinal portion of the dummy trench portion 30.
- the first accumulation layer 62 is provided in the mesa unit 19-2.
- Some of the plurality of accumulation layers 60 may be continuously provided in the extending direction of the trench portion.
- the first accumulation layer 62 is continuously provided from the contact region 15 closest to the well region 11 in the extending direction of the trench portion.
- At least one of the plurality of storage layers 60 is provided below at least a part of the emitter region 12, but is provided below a part of the contact region 15. It is not necessary.
- the at least one accumulation layer may not be provided below a partial region of each contact region 15 provided in the extending direction of the trench portion.
- the second storage layer 64 and the third storage layer 66 are provided intermittently so as to be interrupted immediately below the contact region 15 in the extending direction of the trench portion. Note that the second storage layer 64 and the third storage layer 66 of this example are provided in the same range on the XY plane parallel to the upper surface of the semiconductor substrate.
- the first storage layer 62 is provided at a position closest to the upper surface of the semiconductor substrate in the depth direction. That is, the first accumulation layer 62 is provided at the shallowest position in the depth direction.
- the third accumulation layer 66 is provided at the deepest position in the depth direction.
- the second accumulation layer 64 is provided between the first accumulation layer 62 and the third accumulation layer 66 in the depth direction.
- the first storage layer 62 is provided in a wider range than the second storage layer 64 and the third storage layer 66. That is, in this example, when the semiconductor substrate is viewed from above, the first storage layer 62 of this example covers the second storage layer 64 and the third storage layer 66.
- the semiconductor device 100 of this example further includes a gate metal layer 50 and an emitter electrode 52 provided above the upper surface of the semiconductor substrate.
- the gate metal layer 50 and the emitter electrode 52 are provided separately from each other.
- an interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50 and the upper surface of the semiconductor substrate, it is omitted in FIG.
- the interlayer insulating film of this example has contact holes 49, 54 and 56.
- the contact holes 49, 54, and 56 in this example are provided through the interlayer insulating film. In FIG. 1, the contact holes 49, 54 and 56 are shown with dots.
- the emitter electrode 52 may be in contact with the emitter region 12 and the contact region 15 on the upper surface of the semiconductor substrate via the contact hole 54.
- the emitter electrode 52 may be electrically connected to the base region 14 through the contact region 15.
- the emitter electrode 52 may be connected to the dummy trench conductive part in the dummy trench part 30 through the contact hole 56.
- a connection portion 21 formed of a conductive material such as polysilicon doped with impurities may be provided between the emitter electrode 52 and the dummy trench conductive portion.
- Each connection part 21 may be provided on the upper surface of the semiconductor substrate via an insulating film.
- the gate metal layer 50 may contact the gate runner 48 through the contact hole 49.
- the gate runner 48 may be formed of polysilicon doped with impurities.
- the gate runner 48 may be connected to the gate conductive portion in the gate trench portion 40 on the upper surface of the semiconductor substrate.
- the gate runner 48 of this example is not connected to the dummy trench conductive part of the dummy trench part 30.
- the gate runner 48 of this example is provided from the lower part of the contact hole 49 to the short part of the gate trench part 40. In the short portion of the gate trench portion 40, the gate conductive portion of this example is exposed on the upper surface of the semiconductor substrate and contacts the gate runner 48.
- the emitter electrode 52 and the gate metal layer 50 are formed of a material containing metal.
- each electrode is formed of aluminum or an aluminum-silicon alloy.
- Each electrode may have a barrier metal formed of titanium, a titanium compound, or the like under a region formed of aluminum or the like. By providing the barrier metal, diffusion of aluminum atoms into the semiconductor substrate can be reduced.
- plugs may be provided in the contact holes 49, 54 and 56 between the respective electrodes and the semiconductor substrate.
- the plug may include a barrier metal that is in contact with the semiconductor substrate, and tungsten that is embedded so as to be in contact with the barrier metal. In the plug, tungsten and the barrier metal may be in contact with each other.
- the emitter electrode 52 is provided above the well region 11, the emitter region 12, the base region 14, the contact region 15, and the trench portion.
- the well region 11 in this example is provided in a predetermined range from the vicinity of the short portion of the trench portion to the outer end portion of the gate metal layer 50 located outside the gate runner 48.
- the depth at which the well region 11 is provided in the semiconductor substrate may be deeper than the depth of the trench portion.
- a partial region of the trench portion that is close to the gate metal layer 50 may be provided in the well region 11.
- the bottoms of the end portions in the extending direction of the dummy trench portion 30 and the gate trench portion 40 may be covered with the well region 11.
- the mesa unit 19 in this example has a base region 14.
- the base region 14 may be a second conductivity type having a lower doping concentration than the contact region 15.
- the base region 14 in this example is P-type.
- the first conductivity type is N-type and the second conductivity type is P-type.
- the first conductivity type may be P-type and the second conductivity type may be N-type.
- the mesa unit 19 has a second conductivity type contact region 15 having a higher doping concentration than the base region 14 on the upper surface of the base region 14.
- the contact region 15 is selectively provided in the semiconductor substrate so that at least a part thereof is located on the upper surface of the semiconductor substrate.
- the contact region 15 in this example is P + type. In FIG. 1, the base region 14 located under the contact region 15 is not shown.
- the mesa portion 19 has a first conductivity type emitter region 12 provided adjacent to the contact region 15 on the upper surface of the base region 14.
- the emitter region 12 is also selectively provided in the semiconductor substrate so that at least a part thereof is located on the upper surface of the semiconductor substrate.
- the emitter region 12 of this example has a first conductivity type doping concentration that is higher than the first conductivity type doping concentration of the drift layer of the semiconductor substrate.
- the emitter region 12 of this example is N + type.
- the plurality of storage layers 60 have a first conductivity type doping concentration higher than the first conductivity type doping concentration of the drift layer of the semiconductor substrate.
- each of the plurality of storage layers 60 is N + type.
- Each of the plurality of storage layers 60 may have a doping concentration peak position at a predetermined depth position, and the doping concentration may gradually decrease in the vertical direction around the peak position. Therefore, each of the accumulation layers can be specified as a different layer in the depth direction of the mesa portion 19.
- Each of the contact region 15 and the emitter region 12 is provided from the gate trench portion 40 to the dummy trench portion 30 adjacent to each other in the X-axis direction.
- the emitter regions 12 and contact regions 15 of this example are provided alternately along the extending direction of the trench portion.
- the contact hole 54 is provided above each of the contact region 15 and the emitter region 12. Contact hole 54 is not provided in a region corresponding to base region 14 and well region 11 shown in FIG.
- the well region 11 is a second conductivity type region having a doping concentration higher than that of the base region 14.
- the well region 11 in this example is a P + type region.
- FIG. 2 is a perspective view showing an example of the AA cross section of FIG.
- the configuration above the upper surface 92 and below the lower surface 94 of the semiconductor substrate 10 is omitted in FIG.
- a semiconductor substrate 10, a drift layer 18, a buffer layer 20, and a collector layer 22 are additionally shown.
- the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a gallium oxide substrate, or a nitride semiconductor substrate such as gallium nitride.
- the semiconductor substrate 10 in this example is a silicon substrate.
- the first conductivity type drift layer 18 may be provided below the mesa portion 19. Note that the drift layer 18 in this example is N-type.
- the buffer layer 20 and the collector layer 22 will be described later.
- the mesa portion 19-1 has an N + type emitter region 12 and a P + type contact region 15, a P ⁇ type base region 14, and a plurality of storage layers 60 in order from the upper surface 92 to the lower surface 94.
- the first storage layer 62, the second storage layer 64, and the third storage layer 66 In particular, by providing a plurality of storage layers 60 between the base region 14 and the drift layer 18 of the mesa portion 19-1, the carrier injection promoting effect (Injection Enhancement effect: IE effect) is enhanced and Von is reduced. Can do.
- the mesa portion 19-2 of this example includes a P + type contact region 15, a P ⁇ type base region 14, and a first accumulation layer 62 in order from the upper surface 92 to the lower surface 94.
- the first accumulation layer 62 of the present example is provided between the trench portions and is provided so as to extend in the extending direction of the trench portions.
- the second accumulation layer 64 and the third accumulation layer 66 are provided across the dummy trench portion 30 and the gate trench portion 40, and are provided discretely in the extending direction of the trench portion.
- the upper part of the first accumulation layer 62 closest to the uppermost surface 92 may be in contact with the base region 14.
- the lower part of the third accumulation layer 66 formed on the lowermost surface 94 side may be closer to the upper surface 92 side than the end of the bottom of the trench portion. That is, the plurality of accumulation layers 60 may be provided in the mesa portion 19 on the upper surface 92 side than the bottom portion of the trench portion.
- the plurality of storage layers 60 are provided, Von can be reduced as compared with the case where only the first storage layer 62 is provided. Furthermore, in this example, the second storage layer 64 and the third storage layer 66 are provided intermittently so as to be interrupted below a part of the contact region 15. Thereby, compared with the case where all the layers of the plurality of accumulation layers 60 are continuous in the extending direction of the trench portion like the first accumulation layer 62 (when all the layers are continuous in the extending direction), the contact region is more efficiently performed. Carriers (holes in this example) can be discharged to 15.
- Eoff which is a loss at the time of turn-off of the IGBT, can be reduced as compared with the case where all of the plurality of storage layers 60 are continuous in the extending direction.
- the trade-off between Von and Eoff can be improved.
- the at least one storage layer that is discontinuous immediately below the contact region 15 may be an island-shaped storage layer.
- the island-shaped accumulation layer means a layer including a plurality of accumulation regions that are discretely provided on a plane orthogonal to the depth direction.
- the plurality of accumulation regions mean regions having an N-type doping concentration higher than the N-type doping concentration of the drift layer 18.
- Each of the plurality of storage regions provided in an island shape is provided below at least a part of the emitter region 12 but is not provided below a part of the region of the contact region 15 and is separated from each other.
- all the storage layers other than the first storage layer 62 are island-shaped storage layers. That is, the second storage layer 64 has a plurality of second storage regions 64R, and the third storage layer 66 has a plurality of third storage regions 66R.
- Eoff can be reduced compared with the case where the 2nd accumulation layer 64 and the 3rd accumulation layer 66 continue in the extending direction.
- the second storage layer 64 may be provided continuously in the extending direction, and the first storage layer 62 and the third storage layer 66 may be island-shaped storage layers.
- the first storage layer 62 and the second storage layer 64 may be provided continuously in the extending direction, and the third storage layer 66 may be an island-shaped storage layer.
- all of the first storage layer 62, the second storage layer 64, and the third storage layer 66 may be island-shaped storage layers.
- the N-type doping concentration of the accumulation region in the accumulation layer and the island-like accumulation layer provided continuously is 10 times, 30 times, 100 times, or 300 times the doping concentration of the drift layer 18. It may have a concentration.
- the first storage layer 62, the second storage region 64R, and the third storage region 66R of this example may have an N-type doping concentration that is 100 times or more the doping concentration of the drift layer 18.
- the peak value in the depth direction of the N-type doping concentration in the third storage region 66R may be higher than the peak value in the depth direction of the N-type doping concentration in the first storage layer 62 and the second storage region 64R.
- the peak value in the depth direction of the N-type doping concentration in the first storage layer 62 and the second storage region 64R may be approximately the same.
- the position of the peak concentration in the depth direction can be determined by the acceleration energy when the N-type impurity is ion-implanted.
- the doping concentration of the drift layer 18 may be a doping concentration between the lower end of the trench portion and the buffer layer 20 in the depth direction.
- the doping concentration of the drift layer 18 is, for example, a net doping concentration at an intermediate position between the lower end of the trench portion and the buffer layer 20 in the depth direction.
- the doping concentration of the drift layer 18 may be an average value of the doping concentration in a predetermined depth range. In one example, the doping concentration of the drift layer 18 is an average value of the doping concentration from a position 1 ⁇ m below the lower end of the gate trench portion 40 to a position 1 ⁇ m above the boundary between the drift layer 18 and the buffer layer 20. It may be.
- a region between the accumulation regions may have a first conductivity type doping concentration lower than a first conductivity type doping concentration in the accumulation region.
- the N-type doping concentration in the region between the two accumulation regions 64R is lower than the N-type doping concentration in the second accumulation region 64R.
- a region between the accumulation regions may have a doping concentration equal to or higher than the doping concentration of the first conductivity type in the drift layer 18.
- the N-type doping concentration in the region between the two second accumulation regions 64R is the same as the N-type doping concentration in the drift layer 18. Therefore, the carrier can more easily pass through the region between the two storage regions and travel from the lower side to the upper side than when the carrier passes through the storage region and travels from below to above.
- the number of storage layers in the mesa unit 19-1 adjacent to the gate trench unit 40 may be larger than the number of storage layers in the mesa unit 19-2 between the two dummy trench units 30.
- the number of storage layers of the mesa unit 19-1 is three (first storage layer 62, second storage layer 64, and third storage layer 66).
- the number of storage layers in the mesa unit 19-2 is one (only the first storage layer 62).
- the carriers from the contact regions 15 between the dummy trench portions 30 at the turn-off time can be pulled out efficiently. Thereby, Eoff can be reduced.
- the mesa unit 19-2 may not have a storage layer. As a result, carriers can be more efficiently extracted at the time of turn-off than when one storage layer is provided in the mesa unit 19-2.
- An N + type buffer layer 20 is provided on the lower surface of the drift layer 18.
- the doping concentration of the buffer layer 20 may be higher than the doping concentration of the drift layer 18.
- the buffer layer 20 of this example includes an N + type dopant implantation region having a plurality of doping concentration peaks in the depth direction.
- the buffer layer 20 may function as a field stop layer that prevents a depletion layer extending from the lower surface of the base region 14 from reaching the P + type collector layer 22.
- the dummy trench portion 30 and the gate trench portion 40 penetrate the base region 14 from the upper surface 92 of the semiconductor substrate 10 and reach the drift layer 18.
- the dummy trench portion 30 and the gate trench portion 40 are those regions. Also reaches the drift layer 18.
- the trench portion penetrates the dopant implantation region is not limited to the one manufactured in the order in which the trench portion is formed after the dopant implantation region is formed. What formed the dopant injection
- the gate trench portion 40 includes a gate trench 43 provided in the semiconductor substrate 10, a gate insulating film 42, and a gate conductive portion 44.
- the gate insulating film 42 is provided so as to cover the inner wall of the gate trench 43.
- the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench 43.
- the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10.
- the gate conductive portion 44 is provided inside the gate trench 43 inside the gate insulating film 42.
- the gate conductive portion 44 is formed of a conductive material such as polysilicon. A gate potential is supplied from the gate metal layer 50 to the gate conductive portion 44.
- a part of the gate conductive portion 44 faces the base region 14 in the arrangement direction.
- a portion of the base region 14 that faces the gate conductive portion 44 may function as a channel formation region.
- the dummy trench portion 30 may have the same structure as the gate trench portion 40.
- the dummy trench conductive part 34 may have the same length as the gate conductive part 44 in the depth direction.
- the dummy trench portion 30 includes a dummy trench 33 provided in the semiconductor substrate 10, a dummy trench insulating film 32, and a dummy trench conductive portion 34.
- the dummy trench insulating film 32 is provided so as to cover the inner wall of the dummy trench 33.
- the dummy trench insulating film 32 insulates the dummy trench conductive portion 34 from the semiconductor substrate 10.
- the dummy trench conductive part 34 is provided inside the dummy trench 33 and is provided inside the dummy trench insulating film 32.
- the dummy trench conductive part 34 may be formed of the same material as the gate conductive part 44.
- An emitter potential may be supplied from the emitter electrode 52 to the dummy trench conductive portion 34.
- FIG. 3 is a cross-sectional view showing an example of the BB cross section of FIG.
- the BB cross section is an XZ cross section passing through the emitter region 12.
- an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24 are additionally shown.
- the gate trench portion 40 and the dummy trench portion 30 are covered with an interlayer insulating film 38 on the upper surface 92 of the semiconductor substrate 10.
- Interlayer insulating film 38 electrically insulates gate conductive portion 44 and dummy trench conductive portion 34 from emitter electrode 52.
- the dummy trench conductive portion 34 is electrically connected to the emitter electrode 52 through the contact hole 56 provided in the interlayer insulating film 38.
- the emitter electrode 52 is in contact with the upper surface 92 of the semiconductor substrate 10 and the interlayer insulating film 38.
- the collector electrode 24 is in contact with the lower surface 94 of the semiconductor substrate 10.
- the emitter electrode 52 and the collector electrode 24 are formed of a conductive material such as metal.
- FIG. 4 is a cross-sectional view showing an example of the CC cross section of FIG.
- the CC cross section passes through the contact region 15 of the mesa portion 19-1, and passes through the region between the two second storage regions 64R and the region between the two third storage regions 66R. It is. Therefore, in the CC cross section, only the first storage layer 62 is shown, and the second storage layer 64 and the third storage layer 66 are not shown.
- FIG. 5A, 5B, and 5C are perspective views of Comparative Example 1, Comparative Example 2, and the first embodiment, respectively, in the unit structure length in the Y-axis direction.
- FIG. 5 corresponds to the AA cross section (FIG. 2) of the first embodiment. That is, in FIG. 5, two adjacent dummy trench portions 30 and one gate trench portion 40 are shown.
- (A) shows Comparative Example 1 having only the first accumulation layer 62.
- (B) shows Comparative Example 2 in which the plurality of accumulation layers 60 have three accumulation layers, and all the layers are continuous in the stretching direction.
- (C) shows this example which is 1st Embodiment.
- the unit structure length in the Y-axis direction may be half the sum of the lengths of the emitter region 12 and the contact region 15 in the Y-axis direction.
- the unit structure length in the Y-axis direction is 1.4 [ ⁇ m].
- the unit structure length in the Y-axis direction in this example is merely an example, and it is needless to say that the unit structure length may be variously changed according to the design and specifications. Note that (L CHS ) / 2 in (C) means half of the length in the Y-axis direction of the accumulation region of this example.
- FIG. 6A is a diagram showing a simulation of Vge and Vce at the time of low current turn-on.
- the left side of the vertical axis is Vce [V]
- the right side of the vertical axis is Vge [V].
- the horizontal axis is time [s].
- Vge is a potential difference between the gate metal layer 50 and the emitter electrode 52
- Vce is a potential difference between the collector electrode 24 and the emitter electrode 52. In this example, the emitter electrode 52 is grounded.
- Vge and Vce in FIG. 5A (that is, Comparative Example 1) are indicated by dotted lines
- Vge and Vce in FIG. 5B (that is, Comparative Example 2) are indicated by broken lines
- Vge and Vce in FIG. 5C (that is, this example) are indicated by solid lines.
- L CSH /2 0.2 [ ⁇ m] (this example 1), 0.6 [ ⁇ m] (this example 2), 1.0 [ ⁇ m] (this example 3) Indicates.
- Vge in Comparative Example 1 once rose to about 8.0 [V], and then settled to about 7 [V] by time 1.03E-5 [s].
- the instantaneous increase of Vge is hereinafter referred to as “instantaneous increase (rapid spike)”.
- Vge in Comparative Example 1 remained at about 7 [V] until time 1.04E-5 [s], and the potential gradually increased after time 1.04E-5 [s].
- Vge of the comparative example 1 temporarily settles at a constant value of about 7 [V].
- a period in which Vge is a constant value is referred to as a mirror period.
- the magnitude (absolute value) of the voltage decrease rate dV / dt of Vce in Comparative Example 1 is about 23000 [V / ⁇ s] from time 1.01E-5 [s] to time 1.02E-5 [s]. . Until the voltage drops below 40 [V], Vce substantially maintains this dV / dt.
- Vge in Comparative Example 2 temporarily increased to about 8.0 [V], and then settled to about 7 [V] by time 1.03E-5 [s]. However, the instantaneous increase value of Vge in Comparative Example 2 was lower than that of Comparative Example 1. In Comparative Example 2, dV / dt at Vce of 200 [V] or less was about 8800 [V / ⁇ s], which was 1/3 or less of Comparative Example 1.
- Vge in this example also temporarily increased to about 8.0 [V], and then settled to about 7 [V] by time 1.03E-5 [s].
- dV / dt of Vce is approximately equal to that in Comparative Example 2 around 1.015E-5 [s] to about 1.02E-5 [s] where the voltage starts to fall at the maximum decrease rate. It was close. Thereafter, the magnitude of dV / dt gradually decreased.
- dV / dt could be suppressed as compared with Comparative Example 1.
- the present example and the comparative example 2 are more advantageous than the comparative example 1 in that electromagnetic noise caused by dV / dt can be reduced.
- the main current at the beginning of low current turn-on is not a hole current but an electron current.
- the initial stage when the low current is turned on is a period from immediately before the gate voltage Vge reaches the threshold voltage to before the mirror period in which Vge is substantially constant at the threshold voltage value.
- Vge approaches the threshold voltage
- a channel begins to form in the base region 14 and electrons begin to be injected into the drift layer 18. Therefore, as Vge approaches the threshold voltage, Vce begins to drop rapidly.
- holes When electrons injected into the drift layer 18 reach the collector layer 22, holes begin to be injected from the collector layer 22 to the buffer layer 20 and the drift layer 18. The holes gather at the lower ends of the gate trench part 40 and the dummy trench part 30. However, since the dummy trench conductive portion 34 has the same potential as the emitter electrode 52, holes are particularly collected near the dummy trench portion 30. That is, a hole inversion layer is formed in the vicinity of the dummy trench portion 30.
- Displacement current resulting from hole accumulation charges the gate conductive portion 44. It is considered that the charging of the gate conductive portion 44 causes an instantaneous increase in Vge. The larger the displacement current is, the faster the gate conductive portion 44 is charged, so that the potential of the gate conductive portion 44 rises more quickly. As a result, the potential of the gate conductive portion 44 instantaneously exceeds the gate threshold value. As a result, a large amount of electrons and holes are injected, and the collector-emitter current increases.
- the voltage decrease rate (dV / dt) of Vce increases according to the current change rate due to the increase of the collector-emitter current.
- Comparative Example 1 the number of storage layers is smaller than in Comparative Example 2 and this example. However, as a result of sufficient accumulation of carriers in the dummy trench portion 30 as described above, the displacement current of Comparative Example 1 is the largest among the three of Comparative Example 1, Comparative Example 2, and this Example. Therefore, Comparative Example 1 has the largest dV / dt among the three. Although it is conceivable to increase the gate resistance Rg in order to suppress dV / dt, it is not desirable to increase Rg because the turn-on loss Eon increases.
- Comparative Example 2 and this example a plurality of storage layers of Comparative Example 2 and this example are provided from directly below the base region 14 to the vicinity of the bottom of the dummy trench portion 30.
- it can suppress that a hole concentrates in the side part of the dummy trench part 30.
- FIG. Note that holes are concentrated near the bottom of the dummy trench portion 30 as in the first comparative example.
- the number of carriers gathering at the bottom and side portions of the dummy trench portion 30 is smaller than that in Comparative Example 1.
- the displacement current flowing through the gate conductive portion 44 in Comparative Example 2 and this example is sufficiently smaller than that in Comparative Example 1.
- dV / dt can be made small compared with the comparative example 1.
- the mesa portions 19-1 and 19-2 have storage layers continuously in the extending direction of the trench portion.
- the side portion of the dummy trench portion 30 is exposed to the gate trench portion 40. That is, in Comparative Example 2, carriers accumulated by a plurality of continuous accumulation layers 60 can form a displacement current, and in this example, exposed side portions of the dummy trench portion 30 can form a displacement current.
- dV / dt it may be possible to make dV / dt smaller than Comparative Example 2 by adjusting the length of LCHS in this example.
- the second storage layer 64 and the third storage layer 66 are discretely provided immediately below a part of the contact region 15 in the mesa portion 19-1. Therefore, at the time of turn-off, the carrier passes between the two adjacent second regions 64R and between the two adjacent third regions 66R, and more mesa portion 19- than in the comparative example 2. 1 to the contact area 15. Further, more carriers are discharged from the mesa portion 19-2 to the contact region 15 than in the second comparative example. Therefore, this example can reduce Eoff as compared with Comparative Example 2.
- the mesa unit 19-2 of the present example includes only the first storage layer 62 as a storage layer or a storage region.
- the mesa unit 19-2 has a smaller number of accumulation layers and accumulation regions than the mesa unit 19-1, or a smaller number of accumulation layers or accumulation regions than the mesa unit 19-1. May be.
- the mesa unit 19-2 has one storage layer and one storage region. It's okay.
- FIG. 6B is a diagram showing an electron current and a displacement current when the semiconductor device 100 including the first storage layer 62, the second storage layer 64, and the third storage layer 66 is turned on.
- the electrons that have passed through the channel travel in the arrangement direction (X-axis direction) in the first accumulation layer 62.
- the second storage layer 64 and the third storage layer 66 are provided below the first storage layer 62.
- the impedance for the electron current is from the first storage layer 62 to the second storage layer 64 rather than the path flowing from the vicinity of the center of the first storage layer 62 to the vicinity of the gate trench portion 40 and flowing to the second storage layer 64.
- the route that flows directly into the is lower.
- the path directly flowing from the second accumulation layer 64 to the third accumulation layer 66 is lower than the path flowing from the vicinity of the center of the second accumulation layer 64 to the vicinity of the gate trench portion 40 and flowing to the third accumulation layer 66.
- Holes are accumulated in the high hole concentration region 87 adjacent to the gate trench portion 40 between the first accumulation layer 62 and the second accumulation layer 64 and between the second accumulation layer 64 and the third accumulation layer 66.
- Cheap accumulation of holes in the high hole concentration region 87 is promoted by the electron current flowing not in the vicinity of the gate trench part 40 but in the vicinity of the center of the mesa part 19. For this reason, it is promoted that an electronic current flows in the vicinity of the center of the mesa portion 19.
- 6B schematically shows the hole high concentration region 87 in which holes are accumulated, but the hole high concentration region 87 exists only in the vicinity of the boundary between the gate trench portion 40 and the semiconductor substrate 10. It may be.
- the electron current in this example travels downward near the center of the mesa portion 19 sandwiched between the gate trench portion 40 and the dummy trench portion 30 without returning to the vicinity of the gate trench portion 40. That is, the electron current in this example flows not in the vicinity of the gate trench portion 40 but in the vicinity of the center of the mesa portion 19.
- the effect of the electron current flowing in the vicinity of the center of the mesa portion 19 is caused by arranging the first accumulation layer 62, the second accumulation layer 64, and the third accumulation layer 66 in the depth direction.
- the hole distribution near the bottom of the mesa portion 19 is divided near the center of the mesa portion 19. For this reason, holes on the dummy trench portion 30 side of the electron current path do not flow to the gate trench portion 40 side.
- the division of the hole distribution at the central portion of the mesa portion 19 suppresses the accumulation of holes at the lower end of the gate trench portion 40.
- the displacement current can be reduced. Since the displacement current can be reduced, charging of the gate conductive portion 44 is also reduced, and an instantaneous increase in the gate electrode Vge is also suppressed. Thereby, the voltage reduction rate (dV / dt) between the collector electrode 24 and the emitter electrode 52 can also be suppressed.
- the hole distribution in the example of FIG. 6B is considered to be due to the hole distribution between the gate trench part 40 and the dummy trench part 30 being divided by the electron current. Further, due to the hole distribution, the displacement current flowing from the vicinity of the lower end of the dummy trench portion 30 to the vicinity of the lower end of the gate trench portion 40 can be reduced at the time of turn-on.
- the second storage layer 64 and the third storage layer 66 may not be in contact with the dummy trench portion 30. In this case, holes can exist from the lower end of the dummy trench portion 30 to just below the first accumulation layer 62 on the side portion of the dummy trench portion 30.
- the second storage layer 64 and the third storage layer 66 are not in contact with the dummy trench portion 30, it is possible to promote the extraction of holes to the emitter electrode 52 at the time of turn-off.
- FIG. 6C is a diagram illustrating a waveform example of the collector current Ic at the time of turn-on.
- a waveform 103 indicates the collector current Ic when none of the first storage layer 62, the second storage layer 64, and the third storage layer 66 is provided.
- a waveform 104 indicates the collector current Ic when the first storage layer 62 is provided without providing the second storage layer 64 and the third storage layer 66. Since the first accumulation layer 62 is provided in the vicinity of the base region 14, it increases the negative capacitance between the gate and the collector. For this reason, di / dt of the collector current Ic at the time of turn-on increases.
- the trade-off between the ON voltage and the turn-off loss can be improved.
- di / dt at turn-on increases as compared with the case where the first storage layer 62, the second storage layer 64, and the third storage layer 66 are provided.
- turn-on loss increases.
- Waveform 101 shows the collector current Ic when the first storage layer 62 and the third storage layer 66 are provided without providing the second storage layer 64. Since the third storage layer is provided at a position away from the base region 14, the capacitance between the gate and the collector is increased. For this reason, di / dt of the collector current Ic at the time of turn-on decreases. Therefore, the turn-on loss can be reduced while improving the trade-off between the on-voltage and the turn-off loss.
- a waveform 102 indicates the collector current Ic when the first storage layer 62, the second storage layer 64, and the third storage layer 66 are provided.
- FIG. 7A and 7B are views showing the YZ plane of FIG. (A) and (B) differ in the relationship between the length L 0 of the bottom region of the emitter region 12 in the extending direction of the trench portion and the length L CHS of each of the plurality of accumulation regions in the extending direction.
- the bottom region of the emitter region 12 in this example is a region that does not directly contact the contact region 15 but directly contacts the base region 14 inside the semiconductor substrate 10.
- a region that does not directly contact the emitter region 12 and directly contacts the base region 14 in the semiconductor substrate 10 is defined as a bottom region of the contact region 15.
- it describes a Y-axis direction length of the bottom region of the contact regions 15 and L 1.
- the length L CHS of the storage region is longer than the length L 0 of the bottom region. That is, the second storage region 64R and the third storage region 66R cover the emitter region 12 in the direction from the lower surface 94 to the upper surface 92.
- L CHS / L 0 is larger than 1. As L CHS / L 0 is increased, carriers are more likely to accumulate, so Von can be reduced.
- the length L CHS of the accumulation region is shorter than the length L 0 of the bottom region. That is, the emitter region 12 covers the second accumulation region 64R and the third accumulation region 66R in the depth direction from the upper surface 92 to the lower surface 94.
- L CHS / L 0 is smaller than 1. As L CHS / L 0 is decreased, carriers are more easily discharged to the contact region 15, so that Eoff can be reduced.
- the ends of the second accumulation region 64R and the third accumulation region 66R in the extending direction (Y direction) may be curved surfaces such as spherical surfaces.
- the second storage layer 64 and the third storage layer 66 are formed by selectively ion-implanting an n-type dopant.
- the doping concentration distribution at the edge shielded by the resist mask follows a Gaussian distribution.
- the end portion shielded by the resist mask can be a curved surface instead of a rectangular shape.
- (A) in FIG. 8 is a simulation result showing the Von for L CHS / L 0.
- (B) is a simulation result showing dV / dt with respect to L CHS / L 0 .
- (C) is a simulation result showing Eoff for L CHS / L 0 .
- the horizontal axes of (A), (B), and (C) are common and L CHS / L 0 .
- the vertical axis of (A) is Von [V].
- the vertical axis of (C) is Eoff [mJ].
- the space between the two corresponds to the above-described example.
- Eoff decreases as L CHS / L 0 decreases. This is because the smaller the L CHS / L 0 , the weaker the carrier accumulation effect, so that the tail current at turn-off decreases, thereby reducing the loss at off.
- L CHS / L 0 in this example may be 0.36 or more and may be 0.4 or more. Further, L CHS / L 0 may be 2.5 or less, and may be 2.2 or less. Note that L CHS / L 0 may be smaller than ⁇ 1+ (L 1 / L 0 ) ⁇ . In one example, L CHS / L 0 may satisfy 0.5 ⁇ L CHS / L 0 ⁇ 2. Thereby, Von and dV / dt can be reduced as compared with Comparative Example 1, and Eoff can be reduced as compared with Comparative Example 2.
- L CHS / L 0 may satisfy 1.45 ⁇ L CHS / L 0 ⁇ 2.54, and may satisfy 1.82 ⁇ L CHS / L 0 ⁇ 2.54.
- FIG. 9 is a simulation result showing Eoff with respect to Vce.
- the horizontal axis represents the collector-emitter saturation voltage Vce (sat.) [V] when the IGBT is on.
- the vertical axis represents Eoff [mJ].
- Vce (sat.) And Eoff are in a trade-off relationship.
- Eoff is relatively low, but Vce (sat.) Is relatively high.
- Comparative Example 2 Vce (sat.) Is relatively low, but Eoff is relatively high.
- Vce (sat.) And Eoff can be appropriately reduced to improve the trade-off between the two.
- FIG. 10 is a flowchart showing an example of a method for manufacturing the semiconductor device 100.
- step S100 an upper surface structure near the upper surface 92 of the semiconductor substrate 10 is formed.
- Step S100 includes a dopant implantation region forming step for forming the emitter region 12 and the base region 14.
- the base region 14 may be formed by implanting a dopant such as phosphorus.
- the step S100 includes a trench portion forming step of forming each trench portion after the dopant implantation region forming step.
- the step S100 includes an interlayer insulating film forming step of forming an interlayer insulating film 38 that covers each trench portion.
- step S110 a barrier metal is formed over the semiconductor substrate 10 and the interlayer insulating film 38.
- step S120 protons or phosphorus is implanted from the upper surface 92 of the semiconductor substrate 10 to form the second accumulation layer 64 and the third accumulation layer 66.
- protons are injected a plurality of times with different proton injection ranges. Part of the injected protons becomes a donor, and the second accumulation layer 64 and the third accumulation layer 66 are formed. In this case, the second storage layer 64 and the third storage layer 66 contain hydrogen as a dopant.
- protons may be injected from the lower surface 94 of the semiconductor substrate 10.
- Protons can be easily implanted deeper than phosphorous ions, etc., and variations in implantation positions are small. By using protons, the storage layer can be formed more easily than when phosphorus is used. Further, since the peak of the doping concentration distribution of the accumulation layer can be formed steeply, the accumulation layer having a narrow depth width can be easily formed. In addition, by injecting protons from the upper surface 92 of the semiconductor substrate 10 after forming the barrier metal, it is possible to suppress the escape of protons or hydrogen from the upper surface 92 of the semiconductor substrate 10.
- step S122 a resist is applied to the upper surface 92 of the semiconductor substrate 10, and the resist is patterned into a predetermined shape.
- step S ⁇ b> 124 protons or phosphorus is implanted into the semiconductor substrate 10 in order to form the first accumulation layer 62. In this example, protons are injected.
- step S126 annealing is performed at a temperature of about 800 ° C. to 1000 ° C. for phosphorus and about 350 ° C. to 450 ° C. for protons to activate phosphorus or protons. In this example, annealing is performed at a temperature corresponding to protons.
- the emitter electrode 52 is formed.
- the emitter electrode 52 may be formed by sputtering. During sputtering, the temperature of the semiconductor substrate 10 may be about 350 ° C. to 450 ° C. Therefore, annealing after proton implantation may be omitted, and instead, protons may be activated when the emitter electrode 52 is formed. Note that the order of step S120 and step S130 may be interchanged. By injecting protons after forming the emitter electrode 52, it is possible to further suppress the protons from escaping from the upper surface of the semiconductor substrate 10. Further, after the emitter electrode 52 is formed, the semiconductor substrate 10 may be irradiated with helium ions or an electron beam to adjust the carrier lifetime.
- step S140 the surface opposite to the upper surface 92 of the semiconductor substrate 10 is ground to adjust the thickness of the semiconductor substrate 10.
- the thickness of the semiconductor substrate 10 is set according to the breakdown voltage that the semiconductor device 100 should have.
- step S150 a lower surface structure near the lower surface 94 of the semiconductor substrate 10 is formed.
- the lower surface structure is, for example, the collector layer 22.
- step S ⁇ b> 160 protons are injected from the lower surface 94 of the semiconductor substrate 10 to form the buffer layer 20.
- step S170 the semiconductor substrate 10 is annealed to activate protons implanted into the buffer layer 20.
- the proton may be injected into the buffer layer 20 a plurality of times at different depth positions. Thereby, a plurality of peaks are formed in the doping concentration distribution in the depth direction of the buffer layer 20.
- the peak value at the deepest position when viewed from the lower surface 94 of the semiconductor substrate 10 is larger than the peak value at the next deepest position.
- the dopant of the first accumulation layer 62 may be phosphorus.
- the first accumulation layer 62 may be formed by implanting a dopant. Since the first accumulation layer 62 is formed at a relatively shallow position, it can be formed of phosphorus.
- the second storage layer 64 and the third storage layer 66 are formed at relatively deep positions. By setting the dopant of the second storage layer 64 and the third storage layer 66 to hydrogen, the second storage layer 64 and the third storage layer 66 can be easily formed, and the width in the depth direction is narrowed. be able to.
- phosphorus may be used as at least one dopant of the second storage layer 64 and the third storage layer 66.
- the dopant of the second storage layer 64 closest to the first storage layer 62 is phosphorus.
- a dopant may be implanted into the second storage layer 64 at step S100.
- annealing may be performed at 1000 ° C. to 1200 ° C., for example, about 1150 ° C. for about 3 hours.
- phosphorus is implanted into the positions of the first accumulation layer 62 and the third accumulation layer 66. At this time, the valence of phosphorus ions implanted into a deeper position may be made higher. Thus, phosphorus ions can be implanted at a deep position without significantly increasing the acceleration voltage.
- annealing is performed at a lower temperature and for a shorter time than annealing of the base region 14. The annealing is performed at 900 ° C. to 1100 ° C., for example, about 1000 ° C. for about 30 minutes. Other steps are the same as those shown in FIG.
- FIG. 11A is a diagram showing the YZ plane of FIG. 2 in the first modification.
- the second accumulation layer 64 is continuously provided in the extending direction of the trench portion. This is different from the first embodiment.
- FIG. 11B is a diagram showing the YZ plane of FIG. 2 in the second modified example.
- the first storage layer 62 and the third storage layer 66 are provided below at least a part of the emitter region 12, but are not provided below a part of the contact region 15. .
- the first storage layer 62 is an island-shaped storage layer including a plurality of first storage regions 62R.
- the second accumulation layer 64 is continuously provided in the extending direction of the trench portion. This is different from the first embodiment.
- FIG. 11C is a diagram showing the YZ plane of FIG. 2 in the third modified example.
- the first storage layer 62, the second storage layer 64, and the third storage layer 66 are provided below at least a part of the emitter region 12, but in a part of the contact region 15. It is not provided below.
- all the accumulation layers are island-like accumulation layers including a plurality of accumulation regions.
- FIGS. 11A to 11C show an example in which the number of storage layers is three, the present invention may be applied to the case where the number of storage layers is three or more.
- FIG. 12 is a perspective view corresponding to the AA cross section of FIG. 1 in the second embodiment.
- no accumulation layer is provided in the mesa portion 19-2 between the two dummy trench portions 30 in the transistor portion 70. That is, in the mesa unit 19-2 of the transistor unit 70 of this example, not only the second storage layer 64 and the third storage layer 66 are provided, but also the first storage layer 62 is not provided.
- carriers can be more efficiently extracted when the IGBT is turned off than in the first embodiment in which the first storage layer 62 is provided in the mesa portion 19-2. Thereby, Eoff can be further reduced.
- This example is the same as the first embodiment in other respects, and can enjoy the same advantageous effects as the first embodiment.
- FIG. 13 is a view partially showing an upper surface of the semiconductor device 100 according to the third embodiment.
- the emitter region 12 of this example includes a stripe-shaped portion extending in parallel with the extending direction and a portion extending in the arrangement direction.
- a plurality of portions extending in the arrangement direction are provided at regular intervals apart from each other in the stretching direction.
- the plurality of contact regions 15 are provided at regular intervals apart from each other in the extending direction.
- This example is different from the first embodiment in this respect, but is the same as the first embodiment in other points.
- FIG. 14 is a perspective view showing an example in the DD section of the third embodiment.
- FIG. 14 corresponds to the perspective view of FIG.
- the mesa portion 19-1 of this example at least one of the plurality of storage layers 60 is provided below at least a part of the emitter region 12, but below a part of the contact region 15. Is not provided.
- the first accumulation layer 62 is provided in the mesa unit 19-2. Even in this configuration, the same advantageous effects as in the first embodiment can be obtained. Further, this example may be combined with the modification of the first embodiment (FIGS. 11A to 11C) or the second embodiment.
- FIG. 15A is a diagram partially showing an upper surface of the semiconductor device 100 according to the fourth embodiment.
- the diode unit 80 is clearly shown. This is different from the first embodiment.
- the diode portion 80 may be a region of the lower surface 94 that coincides with a region where the cathode layer 82 is provided in the active region, or a virtual region in which the cathode layer 82 is projected perpendicularly to the upper surface 92 in the active region.
- the dummy trench portion 30 of the transistor portion 70 is provided.
- a plurality of dummy trench portions 30 are provided at the boundary with the diode portion 80.
- the boundary region of the transistor part 70 between the dummy trench part 30 located at the end part on the transistor part 70 side in the diode part 80 and the gate trench part 40 located on the end part on the diode part 80 side in the transistor part 70 A plurality of mesa portions 19 may be provided.
- the plurality of mesa portions 19 in the boundary region may include one or more boundary mesa portions 19-3.
- three mesa portions 19 are arranged. One of the three mesa portions 19 is a mesa portion 19-1 adjacent to the gate trench portion 40, and two are boundary mesa portions 19-3.
- the boundary mesa portion 19-3 of this example includes a boundary mesa portion 19-3A that is relatively far from the diode portion 80 and a boundary mesa portion 19-3B that is relatively close to the diode portion 80.
- the boundary mesa portion 19-3A in this example has the same configuration as the mesa portion 19-2. That is, the boundary mesa portion 19-3A has the contact region 15 on the base region 14 (not shown). The contact region 15 is exposed on the upper surface 92.
- Two trench portions sandwiching the boundary mesa portion 19-3A in the X-axis direction are dummy trench portions 30.
- the emitter region 12 of the mesa portion 19-1 adjacent to the boundary mesa portion 19-3A is in contact with the dummy trench portion 30 in the X-axis direction.
- the base region 14 is exposed on the upper surface 92 of the semiconductor substrate 10 in the same manner as the mesa portion 19-4 of the diode portion 80.
- the contact hole 54 is provided above the contact region 15 and the base region 14.
- the contact hole 54 of this example is not provided above the base region 14 closest to the gate metal layer 50 among the plurality of base regions 14 in the mesa portion 19-4 of the diode portion 80.
- the contact hole 54 of the transistor unit 70 and the contact hole 54 of the diode unit 80 have the same length in the extending direction.
- the mesa portion 19-4 of the diode portion 80 has a P ⁇ type base region 14 exposed on the upper surface 92.
- the contact region 15 is exposed on the upper surface 92 so as to be sandwiched between the base regions 14 along the extending direction on the upper surface 92 of the mesa portion 19-4.
- the mesa unit 19 of the diode unit 80 may or may not include a plurality of storage layers 60.
- the mesa portion 19 of the diode portion 80 has one first accumulation layer 62 in the Z-axis direction.
- the first storage layer 62 is provided between the dummy trench units 30 and extends in the extending direction of the trench unit.
- the second storage layer 64 and the third storage layer 66 are provided, the second storage layer 64 and the third storage layer 66 are provided between the dummy trench portions 30 and the trench portions are extended.
- the directions may be provided discretely.
- a P-type high concentration region shallower than the contact region 15 may be provided near the upper surface of the base region 14 and below the contact hole 54. The P-type high concentration region reduces the contact resistance between the base region 14 and the emitter electrode 52. Particularly when plugs are formed, the effect of reducing contact resistance is great.
- the dummy trench conductive part 34 in the dummy trench part 30 of the diode part 80 may be connected to the emitter electrode 52 through the connection part 25 and the contact hole 56 provided on the connection part 25.
- the connection part 25 may be made of the same material as the connection part 21.
- the contact hole 56 is a contact hole provided in the interlayer insulating film 38.
- FIG. 15B is a cross-sectional view showing an example of the EE cross section of FIG. 15A.
- the EE cross section is an XZ cross section passing through the emitter region 12.
- an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24 are additionally shown.
- the diode unit 80 has a buffer layer 20 below the drift layer 18.
- the buffer layer 20 may be a layer common to the transistor unit 70.
- the diode unit 80 includes an N + type cathode layer 82 below the buffer layer 20.
- the cathode layer 82 may be a layer provided at the same depth as the collector layer 22 of the transistor unit 70.
- the diode unit 80 is a power conversion circuit such as an inverter, and when the transistor unit 70 of another semiconductor device is turned off, the diode unit 80 is used as a freewheeling diode (Free Wheeling Diode, FWD) that allows a reverse current to flow in the reverse direction. May function.
- FWD Free Wheeling Diode
- a collector layer 22 exposed on the lower surface 94 of the semiconductor substrate 10 is provided below the boundary mesa portion 19-3A and the boundary mesa portion 19-3B.
- the collector layer 22 may be the collector layer 22 extending from the transistor unit 70.
- the semiconductor substrate 10 includes a cathode layer 82 exposed at the lower surface 94 in the diode portion 80. Since the collector layer 22 extends to the lower surface 94 of the boundary mesa portion 19-3B, the distance between the emitter region 12 of the mesa portion 19-1 adjacent to the boundary mesa portion 19-3A and the cathode layer 82 of the diode portion 80. Can be secured.
- the emitter region 12 of the mesa portion 19-1 is in contact with the dummy trench portion 30 in the X-axis direction. As described above, electrons injected from the gate structure portion of the transistor portion 70 into the drift layer 18 can be prevented from flowing out to the cathode layer 82 of the diode portion 80.
- the distance between the contact region 15 of the boundary mesa portion 19-3A and the cathode layer 82 of the diode portion 80 is also larger than when the cathode layer 82 is provided directly below the boundary mesa portion 19-3A. Can be long. Thereby, when the diode part 80 is conducted, injection of holes from the contact region 15 having a higher doping concentration than the base region 14 into the cathode layer 82 can be suppressed.
- the emitter region 12 and the contact region 15 of this example may be formed in a stripe shape as in the second embodiment.
- the shape or the like of the contact hole 54 may be changed as appropriate in accordance with the deformation.
- this example may be combined with the modification of the first embodiment (FIGS. 11A to 11C) or the third embodiment.
- FIG. 16 is a diagram showing an example of the doping concentration distribution in the aa cross section and the bb cross section in FIG. 15B.
- the aa cross section is a cross section in the mesa portion 19-1 of the transistor portion 70
- the bb cross section is a cross section in the mesa portion 19-4 of the diode portion 80.
- the doping concentration distribution in the depth direction of the semiconductor substrate 10 has at least one peak.
- the storage layer is sandwiched between a plurality of peaks (maximum values) and a plurality of peaks in the depth direction in the doping concentration distribution in the depth direction.
- the minimum value is provided at the specified position. In other words, a region between a plurality of minimum values may be regarded as one storage layer.
- Each of the one or more accumulation layers may be formed by implanting impurities from the upper surface 92 or the lower surface 94.
- FIG. 16 shows a doping concentration distribution from the emitter region 12 to the vicinity of the upper end of the drift layer 18.
- the vertical axis of the graph showing the doping concentration is a logarithmic axis. One scale on the vertical axis indicates 10 times.
- the doping concentration refers to the concentration of a donor or an acceptor-converted dopant.
- the doping concentration shown in FIG. 16 corresponds to the difference between the donor and acceptor concentrations.
- the transistor unit 70 includes a first storage layer 62, a second storage layer 64, and a third storage layer 66.
- the doping concentration of the first storage layer 62 is D1
- the doping concentration of the second storage layer 64 is D2
- the doping concentration of the third storage layer 66 is D3.
- the peak values may be used as the values of the doping concentrations D1 to D3 (and D4 described later).
- the doping concentration Dv at the boundary of each storage layer is a minimum value of the doping concentration distribution of the storage layer.
- the doping concentration Dv is higher than the doping concentration Dd of the drift layer 18.
- the doping concentration Dv may be 1/10 or less of the doping concentration D1, and may be 1/100 or less.
- the plurality of storage layers 60 there may be a plurality of boundaries between the storage layers. There may be a plurality of minimum values (Dv) of the doping concentration at the boundary of each storage layer.
- the minimum values (Dv) of the plurality of doping concentrations may be different from each other. In this example, the two doping concentrations Dv are substantially the same value.
- the minimum values (Dv) of the plurality of doping concentrations may decrease along the depth direction from the upper surface side to the lower surface side.
- the dopant concentration (acceptor concentration in this example) of the base region 14 and the dopant concentration (donor concentration in this example) of the first accumulation layer 62 are equal.
- the acceptor concentration or the donor concentration at the position J1 where the acceptor concentration and the donor concentration are equal is assumed to be Dj.
- the acceptor concentration or donor concentration Dj at the position J1 may be lower than at least one of the minimum values Dv of the plurality of doping concentrations.
- the acceptor concentration or donor concentration Dj at the position J1 may be higher than at least one of the minimum values Dv of the plurality of doping concentrations.
- Each mesa unit 19 of the diode unit 80 of the present example has one storage layer (first storage layer 62).
- the doping concentration of the first accumulation layer 62 is D4.
- the number of storage layers formed in the depth direction in each mesa unit 19 of the diode unit 80 is smaller than the number of storage layers formed in the depth direction in each mesa unit 19 of the transistor unit 70. Good.
- the integrated concentration of one or more storage layers in each mesa unit 19 of the diode unit 80 can be easily made smaller than the integrated concentration of one or more storage layers in each mesa unit 19 of the transistor unit 70.
- the storage layer of the diode unit 80 may be provided at the same depth as that of any storage layer of the transistor unit 70.
- the depth position of each layer may be a peak position in the doping concentration distribution of the layer.
- the first storage layer 62 of the transistor unit 70 is provided at the same depth as the first storage layer 62 of the diode unit 80.
- the same depth position may have a predetermined error. For example, even if the peak position has an error within 10% of the half-value width of the chevron-shaped doping concentration distribution including the peak, it may be regarded as the same depth position.
- the doping concentration of the storage layer of the diode unit 80 may be equal to the doping concentration of the storage layer provided at the same depth in the transistor unit 70.
- the doping concentration may be a peak value of the doping concentration in the layer.
- the doping concentration D4 of the first accumulation layer 62 is equal to the doping concentration D1 of the first accumulation layer 62.
- the same doping concentration may have a predetermined error. For example, even if the doping concentration has an error within 10%, the same doping concentration can be obtained.
- the storage layer of the diode unit 80 becomes the same as the storage layer of the transistor unit 70. It can be formed by the same manufacturing process. For this reason, a manufacturing process can be simplified.
- the doping concentration of any of the storage layers may be higher than the doping concentration of other storage layers formed at different depth positions.
- the doping concentration D3 of the third storage layer 66 provided at the deepest position is higher than any doping concentration (D1, D2) of the other storage layers of the transistor unit 70.
- the doping concentration D3 may be about 3 to 7 times the doping concentration D1.
- the doping concentrations D1 and D2 may be the same.
- the plurality of doping concentrations Dv may decrease as the depth increases from the upper surface 92.
- the doping concentration Dv corresponds to the valley of the doping concentration distribution with respect to the peak concentrations D1, D2, and D3.
- the peak positions of the doping concentration of each storage layer are arranged at equal intervals in the depth direction.
- the peak positions of the doping concentration of each storage layer may be arranged at unequal intervals in the depth direction.
- by providing a plurality of storage layers 60 in the transistor portion 70 it is possible to increase the transient capacitance between the gate conductive portion 44 and the collector electrode 24 when turning on. Thereby, the turn-on loss can be reduced while improving the trade-off between the on-voltage and the turn-off loss in the transistor unit 70.
- the diode unit 80 may not have a storage layer corresponding to the layer having the highest doping concentration among the plurality of storage layers 60 of the transistor unit 70. Thereby, the integrated concentration of the storage layer of the diode unit 80 can be made sufficiently lower than the integrated concentration of the storage layer in the transistor unit 70.
- the diode unit 80 of this example has a storage layer located at the same depth as the first storage layer 62 provided at the shallowest position in the transistor unit 70. However, the diode part 80 of this example is the same as the storage layer located at the same depth as the second storage layer 64 in the transistor part 70 and the third storage layer 66 provided at the deepest position in the transistor part 70. There is no accumulation layer located at the depth.
- the plurality of doping concentrations Dv may decrease as the depth increases from the upper surface 92.
- the plurality of doping concentrations Dv may decrease as the depth increases from the upper surface 92.
- FIG. 17 is a view showing another example of the doping concentration distribution in the aa cross section and the bb cross section in FIG. 15B.
- the doping concentration distribution in the transistor unit 70 is the same as in the example of FIG.
- the diode portion 80 of this example also has one high concentration layer 68 in each mesa portion 19. That is, between the base region 14 and the drift layer 18, the N-type doping concentration distribution having a higher concentration than the drift layer 18 has one peak.
- the high concentration layer 68 of this example is formed in a longer range in the depth direction than any of the accumulation layers.
- the doping concentration D6 of the high concentration layer 68 is set so that the integrated concentration of the high concentration layer 68 is lower than the integrated concentration of one or more accumulation layers in the transistor unit 70.
- the doping concentration D6 of the high concentration layer 68 may be lower or higher than the doping concentration D1 of the first accumulation layer 62.
- the reverse recovery characteristic can be improved while suppressing the deterioration of the on-voltage-off loss characteristic in the transistor unit 70. Further, it is possible to suppress the deterioration of the trade-off between the switching loss at the time of reverse recovery and the on loss with respect to the forward voltage in the diode unit 80.
- FIG. 18 is a perspective view of an AA cross section in the fifth embodiment.
- the first distance W E between two dummy trench portion 30 in the X-axis direction is greater than the second distance W M between the dummy trench 30 and the gate trench 40 in the X-axis direction .
- the length of the mesa portion 19-2 in the X-axis direction is larger than the length of the mesa portion 19-1 in the X-axis direction. This is different from the first to fourth embodiments described above.
- the first distance W E is the distance between the side walls of the dummy trench 33 that face each other in the X-axis direction.
- the second distance W M the distance between the side wall and the side wall of the gate trench 43 of the dummy trench 33 that face each other in the X-axis direction.
- the first distance W E to be greater than the second distance W M can be pulled out at the time of turn-off from the contact area 15 between each of the dummy trench 30 may carrier efficiency. Thereby, Eoff can be reduced.
- the distance between the two dummy trench portions 30 is increased while the total distance between the trenches (that is, the total length of the mesa portions 19 in the X-axis direction) is constant, and the dummy trench The space between the portion 30 and the gate trench portion 40 can be reduced.
- the gate charge at the turn-on time that is, the gate-emitter charge Qg
- the trade-off between Von and Eoff can be improved. Note that this example may be combined with one or more of the first to fourth embodiments.
- Contact hole 60 .. Multiple storage layers, 62 .. First storage layer, 62 R... First storage region, 64. Layer, 64R ... second storage region, 66 ... third storage layer, 66R ... third storage region, 68 ... high concentration layer, 70 ... transistor part, 80 ... diode part, 82 cathode layer , 87... Hole high concentration region, 92 .. upper surface, 94 .. lower surface, 100 .. semiconductor device, 101, 102, 103, 104.
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
蓄積層は、キャリアを蓄積することにより、IGBTのオン時のコレクタ・エミッタ間電圧であるオン電圧(Von)を低減する機能を有する。しかし、IGBTのターン・オフ時には、当該キャリアはターン・オフ損失(Eoff)に寄与する。予め定められた方向に延伸する複数のトレンチ部と、複数のトレンチ部における隣接する2つのトレンチ部の間に各々設けられたメサ部と、ドリフト層とを備える半導体基板を含み、複数のトレンチ部は、ゲートトレンチ部と、ダミートレンチ部とを含み、メサ部は、エミッタ領域と、コンタクト領域と、エミッタ領域およびコンタクト領域よりも下方に設けられる蓄積層とを有し、ゲートトレンチ部に隣接するメサ部において深さ方向に設けられる蓄積層の数は、2つのダミートレンチ部間のメサ部において深さ方向設けられる蓄積層の数よりも多い、半導体装置を提供する。
Description
本発明は、半導体装置に関する。
従来、キャリア蓄積層を有する絶縁ゲート型バイポーラトランジスタ(IGBT)が知られている(例えば、特許文献1参照)。
[先行技術文献]
[特許文献]
[特許文献1] 特開2007-311627号公報
[先行技術文献]
[特許文献]
[特許文献1] 特開2007-311627号公報
キャリア蓄積層は、蓄積層とも呼ばれる。蓄積層は、キャリア(例えば、正孔)を蓄積することにより、IGBTのオン時のコレクタ・エミッタ間電圧であるオン電圧(Von)を低減する機能を有する。しかし、IGBTのターン・オフ時には、当該キャリアはターン・オフ損失(Eoff)に寄与する。
本発明の第1の態様においては、半導体装置を提供する。半導体装置は、半導体基板を有してよい。半導体基板は、2つのトレンチ部と、メサ部と、ドリフト層とを備えてよい。2つのトレンチ部は、予め定められた方向に延伸してよい。メサ部は、2つのトレンチ部の間に設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は、第1導電型であってよい。メサ部は、エミッタ領域と、コンタクト領域と、複数の蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。また、エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。さらに、エミッタ領域は、第1導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。また、コンタクト領域は、第2導電型であってよい。複数の蓄積層は、エミッタ領域およびコンタクト領域よりも下方において半導体基板の深さ方向に並んで設けられてよい。深さ方向は、半導体基板の上面から下面へ向かう方向であってよい。複数の蓄積層は、ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有してよい。複数の蓄積層のうち少なくとも一つの蓄積層は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられなくてよい。
エミッタ領域とコンタクト領域とは、予め定められた方向において交互に設けられてよい。
少なくとも一つの蓄積層は、複数のコンタクト領域における各々の一部の領域の下方においては設けられなくてよい。
少なくとも一つの蓄積層は、島状蓄積層であってよい。島状蓄積層は、複数の蓄積領域を含んでよい。複数の蓄積領域は、ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有してよい。複数の蓄積領域は、深さ方向に直交する平面において各々離散的に設けられてよい。複数の蓄積領域の各々は、エミッタ領域の少なくとも一部の下には設けられるが、コンタクト領域の一部の領域の下方においては設けられずに離間してよい。深さ方向において最も上面に近い蓄積層以外の全ての蓄積層は、島状蓄積層であってよい。
メサ部は、ベース領域をさらに有してよい。ベース領域は、コンタクト領域よりも低い第2導電型のドーピング濃度を有してよい。エミッタ領域は、底部領域を有してよい。底部領域は、半導体基板の内部において、コンタクト領域に直接接せず、かつ、ベース領域と直接接してよい。予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも長くてよい。これに代えて、予め定められた方向における複数の蓄積領域の各々の長さは、予め定められた方向における底部領域の長さよりも短くてもよい。
予め定められた方向における複数の蓄積領域の各々の長さをLCHSとし、エミッタ領域の予め定められた方向における底部領域の長さをL0とした場合に、LCHSおよびL0は、0.5≦LCHS/L0≦2を満たしてよい。
本発明の第2の態様においては、半導体装置を提供する。半導体装置は半導体基板を有してよい。半導体基板はトランジスタ領域を含んでよい。半導体基板は、前記トランジスタ領域において、複数のトレンチ部と、メサ部と、ドリフト層とを備えてよい。複数のトレンチ部は、予め定められた方向に延伸してよい。メサ部は、複数のトレンチ部における隣接する2つのトレンチ部の間に各々設けられてよい。ドリフト層は、メサ部の下方に設けられてよい。ドリフト層は第1導電型であってよい。複数のトレンチ部は、ゲートトレンチ部とダミートレンチ部とを含んでよい。ゲートトレンチ部は、ゲート導電部を有してよい。ゲート導電部には、ゲート電位が供給されてよい。ダミートレンチ部は、ダミートレンチ導電部を有してよい。ダミートレンチ導電部には、エミッタ電位が供給されてよい。メサ部は、エミッタ領域と、コンタクト領域と、蓄積層とを有してよい。エミッタ領域は、ドリフト層よりもドーピング濃度が高くてよい。エミッタ領域は、少なくとも一部が半導体基板の上面に位置してよい。エミッタ領域は、第1導電型であってよい。コンタクト領域は、少なくとも一部が半導体基板の上面に位置してよい。コンタクト領域は、第2導電型であってよい。蓄積層は、エミッタ領域およびコンタクト領域よりも下方に設けられてよい。蓄積層は、ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有してよい。ゲートトレンチ部に隣接するメサ部において深さ方向に設けられる蓄積層の数は、2つのダミートレンチ部間のメサ部において深さ方向設けられる蓄積層の数よりも多くてよい。深さ方向は、半導体基板の上面から下面への方向であってよい。
2つのダミートレンチ部の間のメサ部には、蓄積層が設けられなくてよい。これに代えて、2つのダミートレンチ部の間のメサ部には、1つの蓄積層が設けられてもよい。
トランジスタ領域において、予め定められた方向と直交する方向における2つのダミートレンチ部間の第1距離は、予め定められた方向と直交する方向におけるダミートレンチ部およびゲートトレンチ部間の第2距離よりも大きくてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、第1実施形態における半導体装置100の上面を部分的に示す図である。半導体装置100は、逆導通IGBT(Reverse Conducting IGBT)であってよい。本例の半導体装置100は、IGBT等のトランジスタを含むトランジスタ部70と、トランジスタ部70とは逆方向に電流が流れるダイオード部であってFWD(Free Wheeling Diode)等のダイオードを含むダイオード部とを有する半導体基板を備える。なお、図1においては半導体基板の端部周辺の上面を示しており、他の領域を省略している。また、図1においては、トランジスタ部70を含む活性領域の一部のみを示す。また、半導体装置100は、逆導通のダイオードを含まないIGBT等のトランジスタであってもよい。
図1においては活性領域を示すが、半導体装置100は、活性領域を囲むエッジ終端領域を有してよい。本例において活性領域は、トランジスタ部70およびダイオード部を有する領域を指す。エッジ終端領域は、半導体基板の上面近傍の電界集中を緩和する機能を有する。エッジ終端領域は、例えば、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造の一以上を有する。
本例の半導体基板は、トランジスタ部70において、複数のトレンチ部とメサ部19とを備える。トランジスタ部70は、活性領域において半導体基板の上面に対して垂直にコレクタ層を投影した仮想的な領域であって、エミッタ領域12およびコンタクト領域15を含む所定の単位構成が規則的に配置された領域であってよい。メサ部19は、隣接する2つのトレンチ部の間に設けられる半導体基板の一部の領域である。メサ部19は、トレンチ部の底部よりも上面に近い領域に位置する半導体基板の一部である。なお、本明細書では、ゲートトレンチ部40に隣接するメサ部19をメサ部19‐1とし、2つのダミートレンチ部30間のメサ部19をメサ部19‐2とする。本例において、メサ部19‐1およびメサ部19‐2のX軸方向の長さは同じである。
なお、本明細書においては、ダミートレンチ部30およびゲートトレンチ部40を総称してトレンチ部と称する場合がある。トレンチ部は、予め定められた方向に延伸してよい。本例において、トレンチ部が延伸する予め定められた方向は、Y軸と平行な方向である。当該方向を、便宜的にトレンチ部の延伸方向と称する場合がある。
また、トレンチ部は、延伸方向と直交する方向において、予め定められた間隔で配列されてよい。本例において、トレンチ部が配列される方向は、X軸と平行な方向である。本明細書においては、当該方向をトレンチ部の配列方向と称する場合がある。
本例において、X軸およびY軸は、半導体基板の上面と平行な面内において互いに直交する軸である。また、X軸およびY軸と直交する軸をZ軸とする。なお、本明細書においては、半導体基板の上面から下面へ向かう方向を深さ方向と称する。深さ方向は、Z軸と平行な方向である。
なお、本明細書において、「上」、「下」、「上方」および「下方」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。
本例においては、ゲートトレンチ部40およびダミートレンチ部30が、配列方向に沿って交互に設けられる。ゲートトレンチ部40およびダミートレンチ部30は、それぞれ延伸方向に沿って延伸する長手部を有する。本例のゲートトレンチ部40は、2つの長手部と、この2つの長手部を接続する短手部とを有する。短手部の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部40の2つの長手部の端部を接続することで、長手部の端部における電界集中を緩和できる。ゲートランナー48は、ゲートトレンチ部40の短手部において、ゲート導電部と接続してよい。
トランジスタ部70において、ダミートレンチ部30は、ゲートトレンチ部40の長手部の間に設けられてよい。本例において、1つのダミートレンチ部30は、半導体基板の上面と平行な平面において、長手部と短手部とにより一続きに設けられたゲートトレンチ部40における2つの長手部の間に設けられる。
半導体基板のメサ部19は、上面から各々予め定められた深さまで設けられたエミッタ領域12、ベース領域14、コンタクト領域15、複数の蓄積層60およびウェル領域11を有してよい。複数の蓄積層60は、1以上の蓄積層を有してよい。2つ以上の蓄積層は、深さ方向に並んで設けられてよい。本例において複数の蓄積層60は、第1蓄積層62、第2蓄積層64および第3蓄積層66を有する。複数の蓄積層60はエミッタ領域12およびコンタクト領域15よりも下方に設けられる。それゆえ、図1においては第1蓄積層62を破線で示し、第2蓄積層64および第3蓄積層66を破線に斜線を付して示す。
本例においては、ゲートトレンチ部40の長手部とダミートレンチ部30の長手部と間に位置するメサ部19‐1に複数の蓄積層60が設けられる。ただし、メサ部19‐2には第1蓄積層62のみが設けられる。複数の蓄積層60のうちいくつかは、トレンチ部の延伸方向において連続的に設けられてよい。本例においては、第1蓄積層62が、ウェル領域11に最も近いコンタクト領域15から、トレンチ部の延伸方向において連続的に設けられる。
これに対して、複数の蓄積層60のうち少なくとも一つの蓄積層は、エミッタ領域12の少なくとも一部の下には設けられているが、コンタクト領域15の一部の領域の下方においては設けられなくてよい。当該少なくとも一つの蓄積層は、トレンチ部の延伸方向に設けられた各コンタクト領域15の一部の領域の下方においては設けられなくてよい。本例においては、第2蓄積層64および第3蓄積層66が、トレンチ部の延伸方向においてコンタクト領域15の直下で途切れるように断続的に設けられる。なお、本例の第2蓄積層64および第3蓄積層66は、半導体基板の上面と平行なXY平面において同じ範囲に設けられる。
本例において、複数の蓄積層60のうち、第1蓄積層62は深さ方向において最も半導体基板の上面に近い位置に設けられる。つまり、第1蓄積層62は深さ方向において最も浅い位置に設けられる。これに対して、第3蓄積層66は深さ方向において最も深い位置に設けられる。第2蓄積層64は、深さ方向において、第1蓄積層62と第3蓄積層66との間に設けられる。
このように、本例においては、第1蓄積層62が、第2蓄積層64および第3蓄積層66よりも広い範囲に設けられる。つまり、本例において、半導体基板を上面から見た場合に、本例の第1蓄積層62は、第2蓄積層64および第3蓄積層66を覆う。
本例の半導体装置100は、半導体基板の上面の上方に設けられたゲート金属層50およびエミッタ電極52をさらに備える。ゲート金属層50およびエミッタ電極52は互いに分離して設けられる。エミッタ電極52およびゲート金属層50と、半導体基板の上面との間には層間絶縁膜が設けられるが、図1では省略している。本例の層間絶縁膜は、コンタクトホール49、54および56を有する。本例のコンタクトホール49、54および56は、当該層間絶縁膜を貫通して設けられる。図1において、コンタクトホール49、54および56にはドットを付して示す。
エミッタ電極52は、コンタクトホール54を介して、半導体基板の上面におけるエミッタ領域12およびコンタクト領域15に接触してよい。また、エミッタ電極52は、コンタクト領域15を介してベース領域14と電気的に接続してよい。また、エミッタ電極52は、コンタクトホール56を通じて、ダミートレンチ部30内のダミートレンチ導電部と接続してよい。エミッタ電極52とダミートレンチ導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部21が設けられてよい。接続部21は、それぞれ絶縁膜を介して半導体基板の上面に設けられてよい。
ゲート金属層50は、コンタクトホール49を介して、ゲートランナー48と接触してよい。ゲートランナー48は、不純物がドープされたポリシリコン等で形成されてよい。ゲートランナー48は、半導体基板の上面において、ゲートトレンチ部40内のゲート導電部に接続してよい。本例のゲートランナー48は、ダミートレンチ部30のダミートレンチ導電部には接続しない。本例のゲートランナー48は、コンタクトホール49の下方から、ゲートトレンチ部40の短手部まで設けられる。ゲートトレンチ部40の短手部において、本例のゲート導電部は半導体基板の上面に露出しており、ゲートランナー48と接触する。
エミッタ電極52およびゲート金属層50は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金等で形成される。各電極は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。バリアメタルを設けることにより、アルミニウム原子が半導体基板へ拡散することを低減することができる。
また、各電極と半導体基板との間のコンタクトホール49、54および56内には、プラグが設けられてよい。プラグは、半導体基板に接するバリアメタルと、当該バリアメタル上に接するように埋め込み形成されたタングステンとを有してよい。プラグにおいて、タングステンとバリアメタルとは互いに接してよい。
エミッタ電極52は、ウェル領域11、エミッタ領域12、ベース領域14、コンタクト領域15およびトレンチ部の上方に設けられる。本例のウェル領域11は、トレンチ部の短手部の近傍からゲートランナー48の外側に位置するゲート金属層50の外側端部までの予め定められた範囲で設けられる。半導体基板においてウェル領域11が設けられる深さは、トレンチ部の深さよりも深くてよい。トレンチ部の一部の領域であって、ゲート金属層50に近接する当該一部の領域は、ウェル領域11に設けられてよい。ダミートレンチ部30およびゲートトレンチ部40の延伸方向の端部の底は、ウェル領域11に覆われていてよい。
本例のメサ部19は、ベース領域14を有する。ベース領域14は、コンタクト領域15よりもドーピング濃度の低い第2導電型であってよい。本例のベース領域14はP-型である。なお、本例においては、第1導電型をN型として、第2導電型をP型とする。ただし、他の例においては、第1導電型をP型として、第2導電型をN型としてもよい。
メサ部19は、ベース領域14の上面に、ベース領域14よりもドーピング濃度の高い第2導電型のコンタクト領域15を有する。コンタクト領域15は、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のコンタクト領域15はP+型である。なお、図1において、コンタクト領域15の下に位置するベース領域14は図示されていない。
また、メサ部19は、ベース領域14の上面において、コンタクト領域15に隣接して設けられる第1導電型のエミッタ領域12を有する。エミッタ領域12も、少なくとも一部が半導体基板の上面に位置するように、半導体基板内に選択的に設けられる。本例のエミッタ領域12は、半導体基板のドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する。本例のエミッタ領域12はN+型である。
複数の蓄積層60は、半導体基板のドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する。本例において、複数の蓄積層60の各々はN+型である。複数の蓄積層60の各々は、予め定められた深さ位置にドーピング濃度のピーク位置を有し、当該ピーク位置を中心として上下方向にドーピング濃度が徐々に減少してよい。それゆえ、蓄積層の各々は、メサ部19の深さ方向において異なる層として特定することができる。
コンタクト領域15およびエミッタ領域12の各々は、X軸方向において互いに隣接するゲートトレンチ部40からダミートレンチ部30まで設けられる。本例のエミッタ領域12およびコンタクト領域15は、トレンチ部の延伸方向に沿って交互に設けられる。
コンタクトホール54は、コンタクト領域15およびエミッタ領域12の各領域の上方に設けられる。コンタクトホール54は、図1に示すベース領域14およびウェル領域11に対応する領域には設けられない。なお、ウェル領域11は、ベース領域14よりもドーピング濃度の高い第2導電型の領域である。本例のウェル領域11はP+型の領域である。
図2は、図1のA‐A断面における一例を示す斜視図である。なお、理解を容易にすることを目的として、図2において、半導体基板10の上面92よりも上および下面94よりも下の構成は省略する。図2においては、半導体基板10、ドリフト層18、バッファ層20およびコレクタ層22を追加的に示す。
半導体基板10は、シリコン基板であってよく、炭化シリコン基板であってよく、酸化ガリウム基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板10は、シリコン基板である。第1導電型のドリフト層18は、メサ部19の下方に設けられてよい。なお、本例のドリフト層18は、N-型である。バッファ層20およびコレクタ層22については後述する。
本例のメサ部19‐1は、上面92から下面94へ向かって順番に、N+型のエミッタ領域12およびP+型のコンタクト領域15と、P-型のベース領域14と、複数の蓄積層60(本例では、第1蓄積層62、第2蓄積層64および第3蓄積層66)とを有する。特に、メサ部19‐1のベース領域14とドリフト層18との間に複数の蓄積層60を設けることで、キャリア注入促進効果(Injection Enhancement効果:IE効果)を高めて、Vonを低減することができる。なお、本例のメサ部19‐2は、上面92から下面94へ向かって順番に、P+型のコンタクト領域15、P-型のベース領域14および第1蓄積層62を有する。
上述の様に、本例の第1蓄積層62は各トレンチ部の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。これに対して、第2蓄積層64および第3蓄積層66は、ダミートレンチ部30とゲートトレンチ部40との間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられる。最も上面92に近接する第1蓄積層62は、その上部がベース領域14に接してよい。また、最も下面94側に形成される第3蓄積層66は、その下部がトレンチ部の底部の端部よりも上面92側に近接してよい。すなわち、複数の蓄積層60は、トレンチ部の底部よりも上面92側のメサ部19に設けられてよい。
本例では、複数の蓄積層60が設けられるので、第1蓄積層62のみが設けられる場合に比べてVonを低減することができる。さらに、本例では、第2蓄積層64および第3蓄積層66がコンタクト領域15の一部の領域の下方において途切れるように断続的に設けられる。これにより、複数の蓄積層60の全層が第1蓄積層62のようにトレンチ部の延伸方向に連続する場合(全層が延伸方向に連続する場合)に比べて、より効率的にコンタクト領域15へキャリア(本例では正孔)を排出することができる。したがって、複数の蓄積層60の全層が延伸方向に連続する場合に比べて、IGBTのターン・オフ時の損失であるEoffを低減することができる。このように、本例では、VonおよびEoffのトレード・オフを改善することができる。
コンタクト領域15の直下で不連続となる少なくとも一つの蓄積層は、島状蓄積層であってよい。本明細書において、島状蓄積層とは、深さ方向に直交する平面において各々離散的に設けられた複数の蓄積領域を含む層を意味する。また、本明細書において、複数の蓄積領域は、ドリフト層18のN型ドーピング濃度よりも高いN型ドーピング濃度を有する領域を意味する。島状に設けられた複数の蓄積領域の各々は、エミッタ領域12の少なくとも一部の下には設けられるが、コンタクト領域15の一部の領域の下方においては設けられずに互いに離間する。
本例においては、第1蓄積層62以外の全ての蓄積層は、島状蓄積層である。つまり、第2蓄積層64は複数の第2蓄積領域64Rを有し、第3蓄積層66は複数の第3蓄積領域66Rを有する。これにより、第2蓄積層64および第3蓄積層66が延伸方向に連続する場合に比べて、Eoffを低減することができる。
なお、他の例において後述するように、第2蓄積層64が延伸方向に連続して設けられ、かつ、第1蓄積層62および第3蓄積層66が島状蓄積層であってもよい。これに代えて、第1蓄積層62および第2蓄積層64が延伸方向において連続的に設けられ、かつ、第3蓄積層66が島状蓄積層であってもよい。さらに、これに代えて、第1蓄積層62、第2蓄積層64および第3蓄積層66の全てが、島状蓄積層であってもよい。
連続して設けられる蓄積層および島状蓄積層における蓄積領域のN型ドーピング濃度は、ドリフト層18のドーピング濃度の10倍以上、30倍以上、100倍以上、または、300倍以上のN型ドーピング濃度を有してよい。例えば、本例の第1蓄積層62、第2蓄積領域64Rおよび第3蓄積領域66Rは、ドリフト層18のドーピング濃度の100倍以上のN型ドーピング濃度を有してよい。
また、第3蓄積領域66RにおけるN型ドーピング濃度の深さ方向のピーク値は、第1蓄積層62および第2蓄積領域64RにおけるN型ドーピング濃度の深さ方向のピーク値よりも高くてよい。第1蓄積層62および第2蓄積領域64RにおけるN型ドーピング濃度の深さ方向のピーク値は同程度であってよい。深さ方向におけるピーク濃度の位置は、N型不純物をイオン注入する際の加速エネルギーにより決定することができる。
なお、ドリフト層18のドーピング濃度とは、深さ方向においてトレンチ部の下端とバッファ層20と間におけるドーピング濃度であってよい。ドリフト層18のドーピング濃度は、例えば、深さ方向においてトレンチ部の下端とバッファ層20との中間位置におけるネットドーピング濃度である。ドリフト層18のドーピング濃度は、予め定められた深さ範囲におけるドーピング濃度の平均値であってもよい。一例において、ドリフト層18のドーピング濃度は、ゲートトレンチ部40の下端よりもだけ1μm下の位置から、ドリフト層18とバッファ層20との境界よりも1μmだけ上の位置までにおけるドーピング濃度の平均値であってもよい。
1つの島状蓄積層において、蓄積領域の間の領域は、蓄積領域における第1導電型のドーピング濃度よりも低い第1導電型のドーピング濃度を有してよい。例えば、第2蓄積層において、2つの蓄積領域64Rの間の領域のN型ドーピング濃度は、第2蓄積領域64RのN型ドーピング濃度よりも低い。また、1つの島状蓄積層において、蓄積領域の間の領域は、ドリフト層18における第1導電型のドーピング濃度以上のドーピング濃度を有してよい。例えば、第2蓄積層において、2つの第2蓄積領域64Rの間の領域のN型ドーピング濃度は、ドリフト層18のN型ドーピング濃度と同じである。したがって、キャリアは、蓄積領域を貫通して下方から上方に進む場合に比べて、より容易に2つの蓄積領域の間の領域を貫通して下方から上方に進むことができる。
また、ゲートトレンチ部40に隣接するメサ部19‐1における蓄積層の数は、2つのダミートレンチ部30間のメサ部19‐2における蓄積層の数よりも多くてよい。本例においては、メサ部19‐1の蓄積層の数は3つである(第1蓄積層62、第2蓄積層64および第3蓄積層66)。これに対して、メサ部19‐2における蓄積層の数は、1つ(第1蓄積層62のみ)である。
これにより、メサ部19‐2における蓄積層の数がメサ部19‐1の蓄積層の数以上である場合と比較して、ターン・オフ時において各ダミートレンチ部30間のコンタクト領域15からキャリア効率よく引き抜くことができる。これにより、Eoffを低減することができる。
なお、他の例において、メサ部19‐2は蓄積層を有しなくてもよい。これにより、メサ部19‐2に1つの蓄積層が設けられる場合に比べて、ターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。
ドリフト層18の下面にはN+型のバッファ層20が設けられる。バッファ層20のドーピング濃度は、ドリフト層18のドーピング濃度よりも高くてよい。本例のバッファ層20は、深さ方向において複数のドーピング濃度のピークを有するN+型のドーパント注入領域を含む。バッファ層20は、ベース領域14の下面から広がる空乏層が、P+型のコレクタ層22に到達することを防ぐフィールドストップ層として機能してよい。
ダミートレンチ部30およびゲートトレンチ部40は、半導体基板10の上面92から、ベース領域14を貫通して、ドリフト層18に到達する。半導体基板10の上面92の平面視で、エミッタ領域12、コンタクト領域15、蓄積層および蓄積領域の少なくともいずれかが設けられている領域においては、ダミートレンチ部30およびゲートトレンチ部40はこれらの領域も貫通して、ドリフト層18に到達する。なお、トレンチ部がドーパント注入領域を貫通するとは、ドーパント注入領域を形成した後にトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーパント注入領域を形成したものも、トレンチ部がドーパント注入領域を貫通しているものに含まれるものとする。
ゲートトレンチ部40は、半導体基板10に設けられたゲートトレンチ43と、ゲート絶縁膜42と、ゲート導電部44とを有する。ゲート絶縁膜42は、ゲートトレンチ43の内壁を覆って設けられる。ゲート絶縁膜42は、ゲートトレンチ43の内壁の半導体を酸化または窒化することにより形成してよい。ゲート絶縁膜42は、ゲート導電部44と半導体基板10とを絶縁する。ゲート導電部44は、ゲートトレンチ43の内部においてゲート絶縁膜42よりも内側に設けられる。ゲート導電部44は、ポリシリコン等の導電材料で形成される。ゲート導電部44には、ゲート金属層50からゲート電位が供給される。
ゲート導電部44の一部は、配列方向においてベース領域14と対向する。ベース領域14のうち、ゲート導電部44と対向する部分は、チャネル形成領域として機能してよい。ゲート導電部44に予め定められた電圧が印加されると、ベース領域14のうちゲートトレンチ43に接する界面の表層にチャネルが形成される。
ダミートレンチ部30は、ゲートトレンチ部40と同様の構造を有してよい。ダミートレンチ導電部34は、深さ方向においてゲート導電部44と同一の長さを有してよい。ダミートレンチ部30は、半導体基板10に設けられたダミートレンチ33と、ダミートレンチ絶縁膜32と、ダミートレンチ導電部34とを有する。ダミートレンチ絶縁膜32は、ダミートレンチ33の内壁を覆って設けられる。ダミートレンチ絶縁膜32は、ダミートレンチ導電部34と半導体基板10とを絶縁する。ダミートレンチ導電部34は、ダミートレンチ33の内部に設けられ、且つ、ダミートレンチ絶縁膜32よりも内側に設けられる。ダミートレンチ導電部34は、ゲート導電部44と同一の材料で形成されてよい。ダミートレンチ導電部34には、エミッタ電極52からエミッタ電位が供給されてよい。
図3は、図1のB‐B断面における一例を示す断面図である。B‐B断面は、エミッタ領域12を通るXZ断面である。図3においては、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を追加的に示す。図3においては、ゲートトレンチ部40およびダミートレンチ部30は、半導体基板10の上面92において層間絶縁膜38により覆われる。層間絶縁膜38は、ゲート導電部44およびダミートレンチ導電部34をエミッタ電極52から電気的に絶縁する。なお、上述のように、ダミートレンチ導電部34は、層間絶縁膜38に設けられたコンタクトホール56を介して、エミッタ電極52に電気的に接続する。
エミッタ電極52は、半導体基板10の上面92上および層間絶縁膜38上に接する。コレクタ電極24は、半導体基板10の下面94下に接する。エミッタ電極52およびコレクタ電極24は、金属等の導電材料で形成される。
図4は、図1のC‐C断面における一例を示す断面図である。C‐C断面は、メサ部19‐1のコンタクト領域15を通り、かつ、2つの第2蓄積領域64Rの間の領域と、2つの第3蓄積領域66Rの間の領域とを通る、XZ断面である。それゆえ、C‐C断面においては、第1蓄積層62のみが示され、第2蓄積層64および第3蓄積層66は示されない。
図5の(A)、(B)および(C)はそれぞれ、Y軸方向の単位構造長さにおける、比較例1、比較例2および第1実施形態の斜視図である。図5は、第1実施形態のA‐A断面(図2)に対応する。つまり、図5においては、隣接する2つのダミートレンチ部30と1つのゲートトレンチ部40とを示す。
(A)は、第1蓄積層62のみを有する比較例1を示す。これに対して、(B)は、複数の蓄積層60が三つの蓄積層を有し、その全層が延伸方向に連続する比較例2を示す。そして、(C)は、第1実施形態である本例を示す。
Y軸方向の単位構造長さは、Y軸方向におけるエミッタ領域12とコンタクト領域15との長さの和の半分の長さであってよい。本例において、Y軸方向の単位構造長さは、1.4[μm]である。本例のY軸方向の単位構造長さは一例に過ぎず、設計および仕様に応じて様々に変更してよいのは勿論である。なお、(C)における(LCHS)/2は、本例の蓄積領域のY軸方向の長さの半分を意味する。
図6Aは、低電流ターン・オン時のVgeおよびVceのシミュレーションを示す図である。縦軸の左側はVce[V]であり、縦軸の右側はVge[V]である。横軸は、時間[s]である。Vgeは、ゲート金属層50とエミッタ電極52との間の電位差であり、Vceは、コレクタ電極24とエミッタ電極52との間の電位差である。本例において、エミッタ電極52は接地される。
図5の(A)(即ち、比較例1)におけるVgeおよびVceを点線で示し、図5の(B)(即ち、比較例2)におけるVgeおよびVceを破線で示す。また、図5の(C)(即ち、本例)におけるVgeおよびVceを実線で示す。なお、本例においては、LCSH/2=0.2[μm](本例1)、0.6[μm](本例2)、1.0[μm](本例3)とした場合を示す。
図6Aに示す様に、時間1.00E-5[s]において、ゲート金属層50に正電位が印加された。比較例1におけるVgeは、一旦、約8.0[V]まで上昇した後に、時間1.03E-5[s]までに7[V]程度に落ち着いた。このようにVgeが瞬間的に増加することを、以降においては、「瞬増(ラピッドスパイク)」と呼ぶことにする。比較例1におけるVgeは、時間1.04E-5[s]まで約7[V]のままであり、時間1.04E-5[s]より後においては、徐々に電位が上昇した。なお、比較例1のVgeは一時的に約7[V]の一定値に落ち着くが、このVgeが一定値の期間をミラー期間と称する。
比較例1におけるVceの電圧減少率dV/dtの大きさ(絶対値)は、時間1.01E-5[s]から時間1.02E-5[s]において約23000[V/μs]である。40[V]を下回るまで、VceはほぼこのdV/dtを維持している。
比較例2におけるVgeは、一旦、約8.0[V]まで瞬増した後に、時間1.03E-5[s]までに約7[V]に落ち着いた。ただし、比較例2におけるVgeの瞬増値は、比較例1よりも低かった。また、比較例2においては、Vceが200[V]以下におけるdV/dtは、約8800[V/μs]であり、比較例1の1/3以下であった。
本例におけるVgeも、一旦、約8.0[V]まで瞬増した後に、時間1.03E-5[s]までに約7[V]に落ち着いた。ただし、本例においては、VceのdV/dtは、最大の減少率で電圧が立下り始める約1.015E-5[s]から約1.02E-5[s]あたりにおいて各々比較例2に近い値であった。その後、dV/dtの大きさは徐々に減少した。
このように、本例および比較例2においては、比較例1に比べてdV/dtを抑制することができた。dV/dtの絶対値が大きいほど、半導体装置100において発生する電磁ノイズが大きくなる。本例および比較例2では、dV/dtに起因する電磁ノイズを低減できる点においても、比較例1に比べて有利である。
低電流ターン・オン時の初期における電流の主体は、正孔電流ではなく電子電流である。低電流ターン・オン時の初期とは、ゲート電圧Vgeが、閾値電圧に達する直前から、Vgeがほぼ閾値電圧の値で一定となるミラー期間に入る前までの期間である。Vgeが閾値電圧に近くなると、ベース領域14中にチャネルが形成され始め、電子はドリフト層18へ注入され始める。それゆえ、Vgeが閾値電圧に近くなると、Vceは急激に低下し始める。
ドリフト層18に注入された電子がコレクタ層22に達すると、コレクタ層22からバッファ層20およびドリフト層18にかけて、正孔が注入され始める。正孔は、ゲートトレンチ部40とダミートレンチ部30とのそれぞれの下端に集まる。ただし、ダミートレンチ導電部34はエミッタ電極52と同電位であるため、ダミートレンチ部30の近傍には特に正孔が集まる。つまり、ダミートレンチ部30の近傍には、正孔の反転層が形成される。
正孔は、ダミートレンチ部30からゲートトレンチ部40の下端にかけて蓄積する。この正孔分布に起因して、低電流ターン・オン時に、ゲートトレンチ部40の下端近傍へ、変位電流が流れる。
正孔の蓄積に起因する変位電流は、ゲート導電部44を充電する。このゲート導電部44の充電が、Vgeの瞬増を引き起こすと考えられる。当該変位電流が大きいほど、ゲート導電部44が早く充電されるため、ゲート導電部44の電位がよりすばやく上昇する。その結果、ゲート導電部44の電位がゲート閾値を瞬間的に超える。これにより、電子と正孔の大量の注入が始まり、コレクタ・エミッタ間電流が増加する。
コレクタ・エミッタ間電流の増加による電流変化率に応じてVceの電圧減少率(dV/dt)が増加する。変位電流が大きいほど、電流変化率は大きくなる。これにより、dV/dtが大きくなる。
比較例1においては、比較例2および本例に比べて、蓄積層の数は少ない。しかし、上述のようにダミートレンチ部30にキャリアが十分に蓄積された結果、比較例1、比較例2および本例の三者のうちで、比較例1の変位電流は最も大きい。それゆえ、比較例1は当該三者のうちで最もdV/dtが大きい。また、dV/dtを抑えるべくゲート抵抗Rgを増加させることも考えられるが、Rgを増加させる場合には、ターン・オン損失Eonが大きくなるので望ましくない。
これに対して、比較例2および本例の蓄積層は、ベース領域14の直下からダミートレンチ部30の底部近傍までに渡って複数設けられる。これにより、比較例1に比べて、ダミートレンチ部30の側部に正孔が密集することを抑制することができる。なお、ダミートレンチ部30の底部近傍には、比較例1と同様に正孔が密集する。ただし、比較例2および本例においては、ダミートレンチ部30の底部および側部に集まるキャリアの数が、比較例1よりも少ない。結果として、比較例2および本例においてゲート導電部44に流れる変位電流は、比較例1よりも十分に小さくなる。これにより、比較例2および本例においては、比較例1に比べてdV/dtを小さくすることができる。
比較例2はメサ部19‐1および19‐2においてトレンチ部の延伸方向に連続的に蓄積層を有する。これに対して、本例のメサ部19‐1においては、ダミートレンチ部30の側部がゲートトレンチ部40に対して露出される。つまり、比較例2においては連続する複数の蓄積層60により蓄積されたキャリアが変位電流を形成し得て、本例においては露出されるダミートレンチ部30の側部が変位電流を形成し得る。詳細は後述するが、本例のLCHSの長さを調整することにより、比較例2よりもdV/dtを小さくすることができる場合がある。
加えて、本例においては、メサ部19‐1におけるコンタクト領域15の一部の直下において、第2蓄積層64および第3蓄積層66が離散的に設けられている。それゆえ、ターン・オフ時において、キャリアは、隣接する2つの第2領域64R間と、隣接する2つの第3領域66R間とを通過して、比較例2に比べてより多くメサ部19‐1からコンタクト領域15へ排出される。また、キャリアは、比較例2に比べてより多くメサ部19‐2からコンタクト領域15へ排出される。それゆえ、本例は、比較例2に比べてEoffを低減することができる。
なお、本例のメサ部19‐2は、蓄積層または蓄積領域として第1蓄積層62のみを有する。ただし、他の例において、メサ部19‐2は、メサ部19‐1よりも少ない個数の蓄積層および蓄積領域、または、メサ部19‐1よりも少ない個数の蓄積層もしくは蓄積領域を有してもよい。例えば、本例のようにメサ部19‐1が1個の蓄積層と2個の蓄積領域とを有する場合、メサ部19‐2は1個の蓄積層と1個の蓄積領域とを有してよい。
図6Bは、第1蓄積層62、第2蓄積層64および第3蓄積層66を備える半導体装置100におけるターン・オン時の電子電流および変位電流を示す図である。チャネルを通過した電子は、第1蓄積層62において配列方向(X軸方向)に行きかける。ただし本例においては、第1蓄積層62の下方に第2蓄積層64および第3蓄積層66が設けられている。
本例において、電子電流にとってのインピーダンスは、第1蓄積層62の中央近傍からゲートトレンチ部40近傍に戻って第2蓄積層64に流れる経路よりも、第1蓄積層62から第2蓄積層64に直接流れる経路の方が低い。同様に、第2蓄積層64の中央近傍からゲートトレンチ部40近傍に戻って第3蓄積層66に流れる経路よりも、第2蓄積層64から第3蓄積層66に直接流れる経路の方が低い。
第1蓄積層62および第2蓄積層64の間ならびに第2蓄積層64および第3蓄積層66の間のうち、ゲートトレンチ部40に隣接する正孔高濃度領域87には正孔が蓄積されやすい。また、電子電流がゲートトレンチ部40の近傍ではなく、メサ部19中央近傍を流れることで、正孔高濃度領域87への正孔の蓄積が促進される。このため、電子電流がメサ部19中央近傍に流れることが促進される。図6Bにおいては、正孔が蓄積された正孔高濃度領域87を模式的に示しているが、正孔高濃度領域87は、ゲートトレンチ部40と半導体基板10との境界近傍だけに存在していてもよい。
上述したように、本例の電子電流は、ゲートトレンチ部40近傍に戻ることなく、ゲートトレンチ部40とダミートレンチ部30に挟まれたメサ部19の中央付近を下方に進む。つまり、本例の電子電流は、ゲートトレンチ部40近傍ではなくメサ部19の中央付近を流れる。この電子電流がメサ部19の中央付近を流れる効果は、第1蓄積層62、第2蓄積層64および第3蓄積層66を深さ方向に配列することで生じる。
電子電流がメサ部19の中央付近を流れると、メサ部19の底部近傍における正孔分布は、メサ部19中央付近で分断される。このため電子電流の経路よりもダミートレンチ部30側の正孔は、ゲートトレンチ部40側には流れない。このメサ部19中央部における正孔分布の分断が、ゲートトレンチ部40の下端における正孔の蓄積を抑制する。その結果、変位電流を小さくできる。変位電流を小さくできるので、ゲート導電部44の充電も小さくなり、ゲート電極Vgeの瞬間的な増加も抑制される。これにより、コレクタ電極24とエミッタ電極52との間の電圧減少率(dV/dt)も抑制できる。
図6Bの例における正孔分布は、ゲートトレンチ部40およびダミートレンチ部30間の正孔分布が電子電流により分断されたことに起因すると考えられる。また、当該正孔分布に起因して、ターン・オン時には、ダミートレンチ部30の下端近傍からゲートトレンチ部40の下端近傍へ流れる変位電流を低減できる。
なお、第2蓄積層64および第3蓄積層66は、ダミートレンチ部30に接していなくてもよい。この場合、正孔は、ダミートレンチ部30の下端からダミートレンチ部30の側部における第1蓄積層62の直下まで存在することができる。第2蓄積層64および第3蓄積層66がダミートレンチ部30に接していない場合には、ターン・オフ時における、エミッタ電極52への正孔の引き抜きを促進することができる。
図6Cは、ターン・オン時におけるコレクタ電流Icの波形例を示す図である。波形103は、第1蓄積層62、第2蓄積層64および第3蓄積層66のいずれも設けない場合のコレクタ電流Icを示している。波形104は、第2蓄積層64および第3蓄積層66を設けずに、第1蓄積層62を設けた場合のコレクタ電流Icを示している。第1蓄積層62は、ベース領域14の近傍に設けられるので、ゲート・コレクタ間における負性容量を増加させる。このため、ターン・オン時のコレクタ電流Icのdi/dtが増加する。第2蓄積層64および第3蓄積層66を設けずに、第1蓄積層62を設けることで、オン電圧とターン・オフ損失とのトレード・オフを改善することができる。但し、第1蓄積層62のみを設ける場合、第1蓄積層62、第2蓄積層64および第3蓄積層66を設ける場合に比べてターン・オン時のdi/dtが増大する。ただし、これに対処するべくゲート抵抗を大きくすることによりdi/dt増加を抑えようとすると、ターン・オン損失が増大してしまう。
波形101は、第2蓄積層64を設けずに、第1蓄積層62および第3蓄積層66を設けた場合のコレクタ電流Icを示している。第3蓄積層は、ベース領域14から離れた位置に設けられるので、ゲート・コレクタ間における容量を増加させる。このため、ターン・オン時のコレクタ電流Icのdi/dtが減少する。従って、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
波形102は、第1蓄積層62、第2蓄積層64および第3蓄積層66を設けた場合のコレクタ電流Icを示している。第2蓄積層64を設けることで、ゲート・コレクタ間の容量が更に増大する。このため、オン電圧とターン・オフ損失のトレード・オフを改善しつつ、ターン・オン損失を更に低減することができる。
図7の(A)および(B)は、図2のYZ面を示す図である。(A)および(B)は、トレンチ部の延伸方向におけるエミッタ領域12の底部領域の長さL0と、当該延伸方向における複数の蓄積領域の各々の長さLCHSとの関係が異なる。なお、本例のエミッタ領域12の底部領域とは、半導体基板10の内部において、コンタクト領域15に直接接せず、かつ、ベース領域14と直接接する領域である。
また、本例においては、半導体基板10の内部において、エミッタ領域12に直接接せず、かつ、ベース領域14と直接接する領域を、コンタクト領域15の底部領域とする。本例においては、コンタクト領域15の底部領域のY軸方向の長さをL1と記載する。なお、一例において、L0=1.1[μm]であり、L1=1.7[μm]であるが、設計および仕様に応じてL0およびL1の値を様々に変更してよいのは勿論である。
(A)においては、蓄積領域の長さLCHSが底部領域の長さL0よりも長い。つまり、下面94から上面92に向かう方向において、第2蓄積領域64Rおよび第3蓄積領域66Rは、エミッタ領域12を覆う。(A)の例においては、LCHS/L0が1よりも大きい。LCHS/L0を大きくするほどキャリアを蓄積しやすいので、Vonを小さくすることができる。
これに対して、(B)においては、蓄積領域の長さLCHSが底部領域の長さL0よりも短い。つまり、上面92から下面94に向かう深さ方向において、エミッタ領域12は、第2蓄積領域64Rおよび第3蓄積領域66Rを覆う。(B)の例においては、LCHS/L0が1よりも小さい。LCHS/L0を小さくするほどコンタクト領域15へキャリアを排出しやすいので、Eoffを小さくすることができる。なお、図7に示す様に、第2蓄積領域64Rおよび第3蓄積領域66Rの延伸方向(Y方向)の端部は、球面等の曲面状であってよい。前述したように、第2蓄積層64および第3蓄積層66は、n型のドーパントを選択的にイオン注入することで形成する。このイオン注入では、レジストマスクで遮蔽される端部のドーピング濃度分布は、ガウス分布に従う。このため、レジストマスクで遮蔽される端部は矩形状ではなく曲面となり得る。
図8の(A)は、LCHS/L0に対するVonを示すシミュレーション結果である。(B)は、LCHS/L0に対するdV/dtを示すシミュレーション結果である。(C)は、LCHS/L0に対するEoffを示すシミュレーション結果である。(A)、(B)および(C)の横軸は、共通であり、LCHS/L0である。(A)の縦軸はVon[V]である。(B)の縦軸は、LCHS=0(即ち、上述の比較例1)の場合のdV/dtの値で各々規格化されたdV/dtの値である。(C)の縦軸は、Eoff[mJ]である。
なお、LCHS/L0=0は、上述の比較例1に相当し、LCHS/L0=2.55は、上述の比較例2に相当する。両者の間が、上述の本例に対応する。(A)に示す様に、LCHS/L0が大きくなるほどVonは小さくなる。これは、LCHS/L0が増加するほど1つの蓄積層における蓄積領域の面積が大きくなることから明らかである。
(B)に示す様に、LCHS/L0=0においてdV/dtは最も高い。これは、上述の変位電流に起因すると考えられる。これに対して、LCHS/L0が大きくなるにつれて、dV/dtは小さくなる。ただし、LCHS/L0=2.55においてわずかに上昇する。LCHS/L0=2.55のdV/dtは、LCHS/L0=1.82のdV/dtとほぼ同じである。つまり、本例のようにコンタクト領域15の直下において分離された蓄積層を少なくとも一層有する方が、比較例2よりもdV/dtを小さくすることができることが定量的に明らかである。
また、(C)に示す様に、LCHS/L0が小さくなる程Eoffは小さくなる。これは、LCHS/L0が小さくなる程、キャリアの蓄積効果が弱くなるので、ターン・オフ時のテール電流が減少し、これによりオフ時の損失が減少するからである。
本例のLCHS/L0は、0.36以上であってよく、0.4以上であってもよい。また、LCHS/L0は、2.5以下であってよく、2.2以下であってもよい。なお、LCHS/L0は、{1+(L1/L0)}より小さいとしてもよい。一例において、LCHS/L0は、0.5≦LCHS/L0≦2を満たしてよい。これにより、比較例1に比べてVonおよびdV/dtを低減し、比較例2に比べてEoffを低減することができる。
さらに、LCHS/L0は、1.45<LCHS/L0<2.54を満たしてよく、1.82≦LCHS/L0<2.54を満たしてもよい。これにより、比較例1と比較したVonおよびdV/dtならびに比較例2と比較したEoffの各優位性に加えて、比較例2に比べてdV/dtも低減することができる。
図9は、Vceに対するEoffを示すシミュレーション結果である。横軸は、IGBTがオン時のコレクタ・エミッタ間飽和電圧Vce(sat.)[V]を示す。縦軸は、Eoff[mJ]を示す。図9中の各点は、図5の(A)~(C)の各点に対応する。図9において最も下に位置するドットは、比較例1(図5の(A)、LCHS/L0=0)に対応する。図9において最も上に位置するドットは、比較例2(図5の(B)、LCHS/L0=2.54)に対応する。
比較例1に対応するドットと比較例2に対応するドットとの間に位置する6つのドットは、本例(図5の(C))に対応する。本例の6つのドットのうち、下から上の順に、図8に示したLCHS/L0は大きくなる。なお、各ドットを通過する線分は、各例において、コレクタ層22の濃度を変化させることでVce(sat.)を変化させた場合のEoffの計算値である。
一般的に、Vce(sat.)とEoffとはトレード・オフの関係にある。例えば比較例1において、Eoffは相対的に低いが、Vce(sat.)は相対的に高い。これに対して、比較例2において、Vce(sat.)は相対的に低いが、Eoffは相対的に高い。本例においては、Vce(sat.)およびEoffを適度に低減することにより、両者のトレード・オフを改善することができる。
図10は、半導体装置100の製造方法の一例を示すフローチャートである。まず工程S100において、半導体基板10の上面92近傍の上面構造を形成する。工程S100には、エミッタ領域12およびベース領域14を形成するドーパント注入領域形成段階が含まれる。ベース領域14は、リン等のドーパントを注入して形成してよい。また、工程S100には、ドーパント注入領域形成段階の後に各トレンチ部を形成するトレンチ部形成段階が含まれる。また、工程S100には、各トレンチ部を覆う層間絶縁膜38を形成する層間絶縁膜形成段階が含まれる。
次に工程S110において、半導体基板10および層間絶縁膜38の上方全体にバリアメタルを形成する。次に工程S120において、半導体基板10の上面92からプロトンまたはリンを注入して第2蓄積層64および第3蓄積層66を形成する。S120においては、プロトンを注入する飛程を異ならせて、プロトンを複数回注入する。注入したプロトンの一部がドナー化して、第2蓄積層64および第3蓄積層66を形成する。この場合、第2蓄積層64および第3蓄積層66には、ドーパントとして水素が含まれる。また、工程S120においては、半導体基板10の下面94からプロトンを注入してもよい。
プロトンは、リンイオン等に比べて容易に深い位置まで注入することができ、注入位置のばらつきも小さい。プロトンを用いることにより、リンを用いる場合に比べて蓄積層をより容易に形成することができる。また、蓄積層のドーピング濃度分布のピークを急峻に形成できるので、狭い深さ幅を有する蓄積層を容易に形成できる。また、バリアメタルを形成した後に半導体基板10の上面92からプロトンを注入することで、プロトンまたは水素が半導体基板10の上面92から抜け出てしまうことを抑制することができる。
次に、工程S122において、半導体基板10の上面92にレジストを塗布して、当該レジストを予め定められた形状にパターニングする。次に工程S124において、第1蓄積層62を形成するべく、半導体基板10にプロトンまたはリンを注入する。本例では、プロトンを注入する。次に工程S126において、リンの場合は800℃から1000℃程度、プロトンの場合は350℃から450℃程度の温度でアニールを行ってリンまたはプロトンを活性化する。本例ではプロトンに対応した範囲の温度でアニールを行う。
次に工程S130において、エミッタ電極52を形成する。エミッタ電極52はスパッタリングにより形成してよい。スパッタリングの際、半導体基板10の温度を350℃から450℃程度としてよい。そこで、プロトン注入後のアニールを省略して、その代わりに、エミッタ電極52の形成時にプロトンを活性化させてもよい。なお、工程S120および工程S130の順番は入れ替えてもよい。エミッタ電極52を形成した後にプロトンを注入することで、プロトンが半導体基板10の上面から抜け出ることを更に抑制できる。また、エミッタ電極52を形成した後に、半導体基板10にヘリウムイオンまたは電子線を照射して、キャリアライフタイムを調整してもよい。
次に工程S140において、半導体基板10の上面92と反対側の面を研削して、半導体基板10の厚みを調整する。半導体基板10の厚みは、半導体装置100が有するべき耐圧に応じて設定される。
次に工程S150において、半導体基板10の下面94近傍の下面構造を形成する。下面構造とは、例えばコレクタ層22である。次に、工程S160において、半導体基板10の下面94からプロトンを注入して、バッファ層20を形成する。次に工程S170において半導体基板10をアニールして、バッファ層20に注入したプロトンを活性化させる。
バッファ層20には、深さ位置を異ならせて複数回プロトンを注入してよい。これにより、バッファ層20の深さ方向におけるドーピング濃度分布には、複数のピークが形成される。バッファ層20のドーピング濃度分布において、半導体基板10の下面94から見て最も深い位置のピーク値は、次に深い位置のピーク値よりも大きい。このような方法により、半導体装置100を製造することができる。
他の製造方法の例では、第1蓄積層62のドーパントをリンとしてもよい。この場合、工程S100において、ドーパントを注入して第1蓄積層62を形成してよい。第1蓄積層62は、比較的浅い位置に形成するので、リンで形成することができる。これに対して第2蓄積層64および第3蓄積層66は、比較的に深い位置に形成される。第2蓄積層64および第3蓄積層66のドーパントを水素とすることで、第2蓄積層64および第3蓄積層66を容易に形成することができ、また、深さ方向の幅を狭くすることができる。
また、他の製造方法では、第2蓄積層64および第3蓄積層66の少なくとも一つのドーパントとしてリンを用いてもよい。例えば、第1蓄積層62に最も近い第2蓄積層64のドーパントをリンとする。この場合、工程S100において、第2蓄積層64の位置にドーパントを注入してよい。工程S100においては、ベース領域14にリンを注入した後、1000℃以上1200℃以下、例えば1150℃程度のアニールを3時間程度行ってよい。
次に、第1蓄積層62および第3蓄積層66の位置にリンを注入する。このとき、より深い位置に注入するリンイオンの価数を、より高くしてよい。これにより、加速電圧をそれほど向上させなくとも、深い位置にリンイオンを注入することができる。リンを注入した後、ベース領域14のアニールに比べて、低温かつ短時間のアニールを行う。アニールは、900℃以上1100℃以下、例えば1000℃程度で30分程度行う。他の工程は、図10に示した工程と同様である。
図11Aは、第1変形例における図2のYZ面を示す図である。本例は、第2蓄積層64がトレンチ部の延伸方向において連続的に設けられる。係る点が第1実施形態と異なる。
図11Bは、第2変形例における図2のYZ面を示す図である。本例においては、第1蓄積層62および第3蓄積層66が、エミッタ領域12の少なくとも一部の下には設けられているが、コンタクト領域15の一部の領域の下方においては設けられない。このように、本例においては、第1蓄積層62が、複数の第1蓄積領域62Rを含む島状蓄積層である。また、本例にいては、第2蓄積層64がトレンチ部の延伸方向において連続的に設けられる。係る点が第1実施形態と異なる。
図11Cは、第3変形例における図2のYZ面を示す図である。本例においては、第1蓄積層62、第2蓄積層64および第3蓄積層66が、エミッタ領域12の少なくとも一部の下には設けられているが、コンタクト領域15の一部の領域の下方においては設けられない。このように、本例においては、全ての蓄積層が、複数の蓄積領域を含む島状蓄積層である。
図11A~図11Cの例においても、図1~図10において説明した有利な効果を享受することができる。なお、各蓄積領域62R、64Rおよび66Rの底部領域が上述のLCHSの長さを有する場合に、上述したLCHS/L0の数値範囲におけるシミュレーション結果と同様の結果が得られるとしてよい。また、図11A~図11Cにおいては、蓄積層の数が3つである例を示したが、蓄積層の数が3つ以上の場合に適用してもよい。
図12は、第2実施形態における図1のA‐A断面に対応する斜視図である。本例においては、トランジスタ部70における2つのダミートレンチ部30の間のメサ部19‐2には、蓄積層が設けられない。つまり、本例のトランジスタ部70のメサ部19‐2においては、第2蓄積層64および第3蓄積層66が設けられないだけではなく、第1蓄積層62も設けられない。これにより、メサ部19‐2に第1蓄積層62を設ける第1実施形態に比べて、IGBTのターン・オフ時においてさらに効率的にキャリアを引き抜くことができる。これにより、Eoffを更に低減することができる。本例は、その他の点については、第1実施形態と同じであり、第1実施形態と同じ有利な効果を享受することができる。
図13は、第3実施形態における半導体装置100の上面を部分的に示す図である。本例のエミッタ領域12は、延伸方向と平行に伸びるストライプ形状部分と、配列方向に伸びる部分とを含む。当該配列方向に伸びる部分は、延伸方向において離間して等間隔で複数設けられる。これにより、複数のコンタクト領域15が、延伸方向において互いに離間して等間隔で設けられる。本例は、係る点において第1実施形態と異なるが、その他の点においては第1実施形態と同じである。
図14は、第3実施形態のD‐D断面における一例を示す斜視図である。図14は、図2の斜視図に対応する。本例のメサ部19‐1においても、複数の蓄積層60のうち少なくとも一つの蓄積層は、エミッタ領域12の少なくとも一部の下には設けられるが、コンタクト領域15の一部の領域の下方においては設けられない。また、メサ部19‐2には第1蓄積層62のみが設けられる。当該構成においても、第1実施形態と同じ有利な効果を得ることができる。また、本例と、第1実施形態の変形例(図11A~図11C)、または、第2実施形態とを組み合わせてもよい。
図15Aは、第4実施形態における半導体装置100の上面を部分的に示す図である。本例においては、ダイオード部80を明示する。係る点が第1実施形態と異なる。ダイオード部80は、活性領域においてカソード層82が設けられる領域に一致する下面94の領域、または、活性領域において上面92に対して垂直にカソード層82を投影した仮想的な領域であってよい。本例のダイオード部80には、トランジスタ部70のダミートレンチ部30が設けられる。
また、本例のトランジスタ部70において、ダイオード部80との境界には、複数のダミートレンチ部30が設けられる。ダイオード部80のうちトランジスタ部70側の端部に位置するダミートレンチ部30と、トランジスタ部70のうちダイオード部80側の端部に位置するゲートトレンチ部40との間におけるトランジスタ部70の境界領域には、複数のメサ部19が設けられてよい。境界領域における当該複数のメサ部19は、1つ以上の境界メサ部19‐3を含んでよい。本例の境界領域においては、3つのメサ部19が配置されている。3つのメサ部19のうち1つはゲートトレンチ部40に隣接するメサ部19‐1であり、2つは境界メサ部19‐3である。
本例の境界メサ部19‐3は、相対的にダイオード部80から遠い境界メサ部19‐3Aと、相対的にダイオード部80に近い境界メサ部19‐3Bとを含む。本例の境界メサ部19‐3Aは、メサ部19‐2と同じ構成である。すなわち、当該境界メサ部19‐3Aは、不図示のベース領域14上にコンタクト領域15を有する。当該コンタクト領域15は、上面92に露出する。X軸方向において境界メサ部19‐3Aを挟む2本のトレンチ部は、ダミートレンチ部30である。そのため、境界メサ部19‐3Aに隣接するメサ部19‐1のエミッタ領域12は、X軸方向においてダミートレンチ部30に接する。一方、相対的にダイオード部80に近い境界メサ部19‐3Bは、ダイオード部80のメサ部19‐4と同様に、ベース領域14が半導体基板10の上面92に露出する。
ダイオード部80において、コンタクトホール54は、コンタクト領域15およびベース領域14の上方に設けられる。本例のコンタクトホール54は、ダイオード部80のメサ部19‐4における複数のベース領域14のうち、最もゲート金属層50に近いベース領域14の上方には設けられない。本例において、トランジスタ部70のコンタクトホール54と、ダイオード部80のコンタクトホール54とは、延伸方向において同一の長さを有する。
ダイオード部80のメサ部19‐4は、上面92に露出するP-型のベース領域14を有する。コンタクト領域15は、メサ部19‐4の上面92において、延伸方向に沿ってベース領域14に挟まれるように、上面92に露出する。なお、ダイオード部80のメサ部19は、複数の蓄積層60を有してよいし、有さなくてもよい。本例では、ダイオード部80のメサ部19は、Z軸方向において第1蓄積層62を1つ有する。また、トランジスタ部70と同様に、第1蓄積層62は各ダミートレンチ部30の間に渡って設けられ、かつ、トレンチ部の延伸方向に延在して設けられる。さらに、第2蓄積層64および第3蓄積層66が設けられる場合、第2蓄積層64および第3蓄積層66は、各ダミートレンチ部30の間に渡って設けられ、かつ、トレンチ部の延伸方向においては離散的に設けられてよい。
なお、図示しないが、ベース領域14の上面近傍であってコンタクトホール54の下方に、コンタクト領域15よりも浅いP型の高濃度領域を設けてもよい。当該P型の高濃度領域は、ベース領域14とエミッタ電極52とのコンタクト抵抗を低減する。特にプラグを形成する場合に、コンタクト抵抗の低減効果が大きい。
なお、図示しないが、ベース領域14の上面近傍であってコンタクトホール54の下方に、コンタクト領域15よりも浅いP型の高濃度領域を設けてもよい。当該P型の高濃度領域は、ベース領域14とエミッタ電極52とのコンタクト抵抗を低減する。特にプラグを形成する場合に、コンタクト抵抗の低減効果が大きい。
ダイオード部80のダミートレンチ部30におけるダミートレンチ導電部34は、接続部25および接続部25上に設けられたコンタクトホール56を介してエミッタ電極52に接続してよい。接続部25は、接続部21と同じ材料であってよい。コンタクトホール56は、層間絶縁膜38に設けられたコンタクトホールである。
図15Bは、図15AのE‐E断面における一例を示す断面図である。E‐E断面は、エミッタ領域12を通るXZ断面である。図15Bにおいては、層間絶縁膜38、エミッタ電極52およびコレクタ電極24を追加的に示す。
ダイオード部80は、ドリフト層18の下方にバッファ層20を有する。バッファ層20は、トランジスタ部70と共通する層であってよい。また、ダイオード部80は、バッファ層20の下方に、N+型のカソード層82を有する。カソード層82は、トランジスタ部70のコレクタ層22と同じ深さ位置に設けられる層であってよい。これにより、ダイオード部80は、インバータ等の電力変換回路で、他の半導体装置のトランジスタ部70がターン・オフする時に、逆方向に導通する還流電流を流す還流ダイオード(Free Wheeling Diode、FWD)として機能してよい。
境界メサ部19‐3Aおよび境界メサ部19‐3Bの下方には、半導体基板10の下面94に露出するコレクタ層22が設けられる。当該コレクタ層22は、トランジスタ部70から延伸するコレクタ層22であってよい。半導体基板10は、ダイオード部80において、下面94に露出するカソード層82を備える。境界メサ部19‐3Bの下面94までコレクタ層22が延伸しているため、境界メサ部19‐3Aに隣接するメサ部19‐1のエミッタ領域12と、ダイオード部80のカソード層82との距離を確保することができる。また、上述のように当該メサ部19‐1のエミッタ領域12は、X軸方向においてダミートレンチ部30に接する。以上により、トランジスタ部70のゲート構造部からドリフト層18に注入される電子が、ダイオード部80のカソード層82に流出するのを防ぐことができる。
さらに、本例においては、カソード層82が境界メサ部19‐3Aの直下まで設けられる場合と比べて、境界メサ部19‐3Aのコンタクト領域15と、ダイオード部80のカソード層82との距離も長くすることができる。これにより、ダイオード部80が導通するときに、ベース領域14よりも高いドーピング濃度のコンタクト領域15からカソード層82への正孔の注入を抑えることができる。
なお、本例のエミッタ領域12およびコンタクト領域15を、第2実施形態のようにストライプ形状にしてもよい。この場合に、当該変形に対応して、コンタクトホール54の形状等は適宜変更してよい。また、本例と、第1実施形態の変形例(図11A~図11C)、または、第3実施形態とを組み合わせてもよい。
図16は、図15Bのa‐a断面およびb‐b断面におけるドーピング濃度分布の一例を示す図である。a‐a断面はトランジスタ部70のメサ部19‐1における断面であり、b‐b断面はダイオード部80のメサ部19‐4における断面である。
トランジスタ部70における複数の蓄積層60の各々とダイオード部80における第1蓄積層62とにおいて、半導体基板10の深さ方向におけるドーピング濃度分布は少なくとも1つのピークを有する。蓄積層が半導体基板10の深さ方向において複数個形成される場合、蓄積層は当該深さ方向のドーピング濃度分布において、複数のピーク(極大値)と、深さ方向において当該複数のピークに挟まれた位置に極小値とを備える。言い換えると、複数の極小値の間の領域を、一つの蓄積層と見なしてよい。一以上の蓄積層の各々は、上面92または下面94から不純物を注入することにより形成してよい。
図16においては、エミッタ領域12からドリフト層18の上端近傍までのドーピング濃度分布を示す。図16のように、ドーピング濃度を示す図の縦軸は対数軸である。縦軸における一つの目盛が10倍を示している。本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。図16に示すドーピング濃度は、ドナーおよびアクセプタの濃度差に対応する。
図16の例では、トランジスタ部70は、第1蓄積層62、第2蓄積層64および第3蓄積層66を有する。第1蓄積層62のドーピング濃度をD1、第2蓄積層64のドーピング濃度をD2、第3蓄積層66のドーピング濃度をD3とする。ドーピング濃度D1からD3(および後述するD4)の値は、ピーク値を用いてよい。
また、それぞれの蓄積層の境界におけるドーピング濃度Dvは、蓄積層のドーピング濃度分布の極小値である。本例においてドーピング濃度Dvは、ドリフト層18のドーピング濃度Ddより大きい。ドーピング濃度Dvは、ドーピング濃度D1の1/10以下であってよく、1/100以下であってもよい。
複数の蓄積層60において、それぞれの蓄積層の境界も複数存在してよい。それぞれの蓄積層の境界におけるドーピング濃度の極小値(Dv)も複数存在してよい。複数のドーピング濃度の極小値(Dv)は、それぞれ異なる値であってもよい。本例では、2つのドーピング濃度Dvは略同じ値である。複数のドーピング濃度の極小値(Dv)は、上面側から下面側への深さ方向に沿って、減少してもよい。
ベース領域14と第1蓄積層62とのpn接合においては、ベース領域14のドーパント濃度(本例ではアクセプタ濃度)と第1蓄積層62のドーパント濃度(本例ではドナー濃度)とが等しくなる。このアクセプタ濃度とドナー濃度が等しくなる位置J1での、アクセプタ濃度またはドナー濃度をDjとする。位置J1におけるアクセプタ濃度またはドナー濃度Djは、複数のドーピング濃度の極小値Dvの少なくとも1つより、低くてよい。これにより、ゲート電圧がゲート閾値を越えて電子が流れるときに、電子にとってのインピーダンスがメサ部19において低くなるので、電子電流がメサ部の中央部に流れやすくできる。
また、位置J1におけるアクセプタ濃度またはドナー濃度Djは、複数のドーピング濃度の極小値Dvの少なくとも1つより、高くてもよい。これにより、複数の蓄積層60の深さ方向に沿った積分濃度が高くなりすぎたとしても、オフ時の電界強度の増加を抑えることができる。
また、位置J1におけるアクセプタ濃度またはドナー濃度Djは、複数のドーピング濃度の極小値Dvの少なくとも1つより、高くてもよい。これにより、複数の蓄積層60の深さ方向に沿った積分濃度が高くなりすぎたとしても、オフ時の電界強度の増加を抑えることができる。
本例のダイオード部80の各メサ部19は、1つの蓄積層(第1蓄積層62)を有する。第1蓄積層62のドーピング濃度をD4とする。ただし、ダイオード部80の各メサ部19において、深さ方向に形成された蓄積層の数は、トランジスタ部70の各メサ部19において、深さ方向に形成された蓄積層の数よりも少なくてよい。これにより、ダイオード部80の各メサ部19における1つ以上の蓄積層の積分濃度を、トランジスタ部70の各メサ部19における1つ以上の蓄積層の積分濃度よりも、容易に小さくできる。
ダイオード部80の蓄積層は、トランジスタ部70のいずれかの蓄積層と、同一の深さ位置に設けられていてよい。各層の深さ位置とは、当該層のドーピング濃度分布におけるピーク位置であってよい。本例では、トランジスタ部70の第1蓄積層62が、ダイオード部80の第1蓄積層62と同一の深さ位置に設けられている。なお、同一の深さ位置とは、所定の誤差を有していてよい。例えば、ピークの位置が、当該ピークを含む山形のドーピング濃度分布の半値幅の10%以内の誤差を有していても、同一の深さ位置と見なしてよい。それぞれの層を同一の深さ位置に形成することで、製造工程を簡略化することが容易となる。
また、ダイオード部80の蓄積層のドーピング濃度は、トランジスタ部70において同一の深さに設けられている蓄積層のドーピング濃度と等しくてよい。ここでドーピング濃度とは、当該層におけるドーピング濃度のピーク値であってよい。本例では、第1蓄積層62のドーピング濃度D4は、第1蓄積層62のドーピング濃度D1と等しい。なお、ドーピング濃度が等しいとは、所定の誤差を有してよい。例えば、ドーピング濃度が10%以内の誤差を有していても、同一のドーピング濃度とすることができる。
このように、ダイオード部80の蓄積層の深さ位置およびドーピング濃度を、トランジスタ部70のいずれかの蓄積層と同一にすることで、ダイオード部80の蓄積層を、トランジスタ部70の蓄積層と同一の製造工程で形成できる。このため、製造工程を簡略化できる。
トランジスタ部70の各メサ部19における複数の蓄積層60のうち、いずれかの蓄積層のドーピング濃度は、異なる深さ位置に形成された他の蓄積層のドーピング濃度よりも高くてよい。本例のトランジスタ部70においては、最も深い位置に設けられた第3蓄積層66のドーピング濃度D3は、トランジスタ部70の他の蓄積層のいずれのドーピング濃度(D1、D2)よりも高い。ドーピング濃度D3は、ドーピング濃度D1の3倍以上、7倍以下程度であってよい。ドーピング濃度D1およびD2は同一であってよい。
なお、トランジスタ部70の各メサ部19における複数の蓄積層60において、複数のドーピング濃度Dvは、上面92から深くなるにつれて低くなってよい。ドーピング濃度Dvは、ピーク濃度D1、D2、D3に対して、ドーピング濃度分布の谷に相当する。複数のドーピング濃度の谷の濃度が深さ方向に対して低くなることで、ゲート・コレクタ間における容量を所定の大きさに調節することができる。
一例として、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において等間隔に配置される。他の例では、それぞれの蓄積層のドーピング濃度のピーク位置は、深さ方向において不等間隔に配置されてもよい。なお、トランジスタ部70において複数の蓄積層60を設けることで、ゲート導電部44とコレクタ電極24との間のターン・オン時の過渡的な容量を増加させることができる。これにより、トランジスタ部70におけるオン電圧とターン・オフ損失とのトレード・オフを改善しつつ、ターン・オン損失を低減することができる。
ダイオード部80は、トランジスタ部70の複数の蓄積層60のうち、最もドーピング濃度が高い層に対応する蓄積層を有さなくてよい。これにより、ダイオード部80の蓄積層の積分濃度を、トランジスタ部70における蓄積層の積分濃度よりも十分低くすることができる。本例のダイオード部80は、トランジスタ部70において最も浅い位置に設けられた第1蓄積層62と同一の深さに位置する蓄積層を有する。ただし、本例のダイオード部80は、トランジスタ部70において第2蓄積層64と同一の深さに位置する蓄積層と、トランジスタ部70において最も深い位置に設けられた第3蓄積層66と同一の深さに位置する蓄積層とを有さない。
ダイオード部80の蓄積層を3つ以上形成する場合は、複数のドーピング濃度Dvは、上面92から深くなるにつれて低くなってよい。蓄積層を3つ以上形成する場合、上面92から深くなるにつれて、複数のドーピング濃度Dvは低くなってよい。
図17は、図15Bのa‐a断面およびb‐b断面におけるドーピング濃度分布の他の例を示す図である。本例において、トランジスタ部70におけるドーピング濃度分布は、図16の例と同一である。
本例のダイオード部80も、それぞれのメサ部19において一つの高濃度層68を有する。つまり、ベース領域14およびドリフト層18の間において、ドリフト層18よりも高濃度のN型のドーピング濃度分布が、1つのピークを有する。ただし、本例の高濃度層68は、いずれの蓄積層よりも、深さ方向において長い範囲に形成される。高濃度層68のドーピング濃度D6は、高濃度層68の積分濃度が、トランジスタ部70における1つ以上の蓄積層の積分濃度よりも低くなるように設定される。高濃度層68のドーピング濃度D6は、第1蓄積層62のドーピング濃度D1よりも低くてよく、高くてもよい。
本例の構成によっても、トランジスタ部70におけるオン電圧‐オフ損失特性の悪化を抑制しつつ、逆回復特性を改善できる。また、ダイオード部80における順方向電圧に対する、逆回復時のスイッチング損失と、オン損失とのトレード・オフの悪化を抑制できる。
図18は、第5実施形態におけるA‐A断面の斜視図である。本例のトランジスタ部70において、X軸方向における2つのダミートレンチ部30間の第1距離WEは、X軸方向におけるダミートレンチ部30およびゲートトレンチ部40間の第2距離WMよりも大きい。つまり、メサ部19‐2のX軸方向の長さは、メサ部19‐1のX軸方向の長さよりも大きい。係る点で、上述した第1から第4の実施形態と異なる。
本例において、第1距離WEは、X軸方向において互いに対向するダミートレンチ33の側壁間の距離である。また、本例において、第2距離WMは、X軸方向において互いに対向するダミートレンチ33の側壁とゲートトレンチ43の側壁と間の距離である。本例においては、第1距離WEを第2距離WMよりも大きくすることにより、ターン・オフ時において各ダミートレンチ部30間のコンタクト領域15からキャリア効率よく引き抜くことができる。これにより、Eoffを低減することができる。
本実施形態においては、他の実施形態に比べて第2距離WMを大きくしつつも第1距離WEを小さくする。本実施形態においては、トレンチ間の距離の合計(即ち、X軸方向におけるメサ部19の長さの合計)は一定としながら、2つのダミートレンチ部30間の距離を大きくし、かつ、ダミートレンチ部30およびゲートトレンチ部40間を小さくすることができる。本実施形態においては、第1から第4実施形態に比べて、ターン・オン時のゲート充電(即ち、ゲート‐エミッタ間の充電Qg)は増加しない。本例においても、VonおよびEoffのトレード・オフを改善することができる。なお、本例と、第1から第4実施形態の一以上を組み合わせてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
10・・半導体基板、11・・ウェル領域、12・・エミッタ領域、14・・ベース領域、15・・コンタクト領域、18・・ドリフト層、19・・メサ部、20・・バッファ層、21・・接続部、22・・コレクタ層、24・・コレクタ電極、25・・接続部、30・・ダミートレンチ部、32・・ダミートレンチ絶縁膜、33・・ダミートレンチ、34・・ダミートレンチ導電部、38・・層間絶縁膜、40・・ゲートトレンチ部、42・・ゲート絶縁膜、43・・ゲートトレンチ、44・・ゲート導電部、48・・ゲートランナー、49・・コンタクトホール、50・・ゲート金属層、52・・エミッタ電極、54、56・・コンタクトホール、60・・複数の蓄積層、62・・第1蓄積層、62R・・第1蓄領域、64・・第2蓄積層、64R・・第2蓄積領域、66・・第3蓄積層、66R・・第3蓄積領域、68・・高濃度層、70・・トランジスタ部、80・・ダイオード部、82・・カソード層、87・・正孔高濃度領域、92・・上面、94・・下面、100・・半導体装置、101、102、103、104・・波形
Claims (10)
- トランジスタ領域を含む半導体基板を有する半導体装置であって、
前記半導体基板は、前記トランジスタ領域において、
予め定められた方向に延伸する複数のトレンチ部と、
前記複数のトレンチ部における隣接する2つのトレンチ部の間に各々設けられたメサ部と、
前記メサ部の下方に設けられた第1導電型のドリフト層と
を備え、
前記複数のトレンチ部は、
ゲート導電部を有し、前記ゲート導電部にゲート電位が供給されるゲートトレンチ部と、
ダミートレンチ導電部を有し、前記ダミートレンチ導電部にエミッタ電位が供給されるダミートレンチ部と
を含み、
前記メサ部は、
前記ドリフト層よりもドーピング濃度が高く、少なくとも一部が前記半導体基板の上面に位置する第1導電型のエミッタ領域と、
少なくとも一部が前記半導体基板の上面に位置する第2導電型のコンタクト領域と、
前記エミッタ領域および前記コンタクト領域よりも下方に設けられ、前記ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する、蓄積層と
を有し、
前記ゲートトレンチ部に隣接する前記メサ部において前記半導体基板の前記上面から下面への深さ方向に設けられる前記蓄積層の数は、2つの前記ダミートレンチ部間の前記メサ部において前記深さ方向設けられる前記蓄積層の数よりも多い
半導体装置。 - 2つの前記ダミートレンチ部の間の前記メサ部には、前記蓄積層が設けられない
請求項1に記載の半導体装置。 - 2つの前記ダミートレンチ部の間の前記メサ部には、1つの前記蓄積層が設けられる
請求項1に記載の半導体装置。 - 前記エミッタ領域と前記コンタクト領域とは、前記予め定められた方向において交互に設けられ、
前記ゲートトレンチ部に隣接する前記メサ部は、複数の蓄積層を有し、
前記複数の蓄積層のうち少なくとも一つの蓄積層は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられない
請求項1から3のいずれか一項に記載の半導体装置。 - 前記少なくとも一つの蓄積層は、複数の前記コンタクト領域における各々の一部の領域の下方においては設けられない
請求項4に記載の半導体装置。 - 前記少なくとも一つの蓄積層は、前記ドリフト層の第1導電型のドーピング濃度よりも高い第1導電型のドーピング濃度を有する複数の蓄積領域であって、前記深さ方向に直交する平面において各々離散的に設けられた前記複数の蓄積領域を含む、島状蓄積層であり、
前記複数の蓄積領域の各々は、前記エミッタ領域の少なくとも一部の下には設けられるが、前記コンタクト領域の一部の領域の下方においては設けられずに離間し、
前記深さ方向において最も前記上面に近い蓄積層以外の全ての蓄積層は、前記島状蓄積層である
請求項5に記載の半導体装置。 - 前記メサ部は、前記コンタクト領域よりも低い第2導電型のドーピング濃度を有するベース領域をさらに有し、
前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を有し、
前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも長い
請求項6に記載の半導体装置。 - 前記メサ部は、前記コンタクト領域よりも低い第2導電型のドーピング濃度を有するベース領域をさらに有し、
前記エミッタ領域は、前記半導体基板の内部において、前記コンタクト領域に直接接せず、かつ、前記ベース領域と直接接する底部領域を有し、
前記予め定められた方向における前記複数の蓄積領域の各々の長さは、前記予め定められた方向における前記底部領域の長さよりも短い
請求項6に記載の半導体装置。 - 前記予め定められた方向における前記複数の蓄積領域の各々の長さをLCHSとし、前記エミッタ領域の前記予め定められた方向における前記底部領域の長さをL0とした場合に、前記LCHSおよび前記L0は、
0.5≦LCHS/L0≦2
を満たす
請求項7または8に記載の半導体装置。 - 前記トランジスタ領域において、前記予め定められた方向と直交する方向における2つの前記ダミートレンチ部間の第1距離は、前記予め定められた方向と直交する方向における前記ダミートレンチ部および前記ゲートトレンチ部間の第2距離よりも大きい
請求項1から9のいずれか一項に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201780034563.4A CN109314141B (zh) | 2016-12-08 | 2017-12-08 | 半导体装置 |
JP2018555087A JP6673502B2 (ja) | 2016-12-08 | 2017-12-08 | 半導体装置 |
US16/200,583 US10797045B2 (en) | 2016-12-08 | 2018-11-26 | Semiconductor device |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016238469 | 2016-12-08 | ||
JP2016-238469 | 2016-12-08 | ||
JP2017111107 | 2017-06-05 | ||
JP2017-111107 | 2017-06-05 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US16/200,583 Continuation US10797045B2 (en) | 2016-12-08 | 2018-11-26 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2018105744A1 true WO2018105744A1 (ja) | 2018-06-14 |
Family
ID=62491850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2017/044252 WO2018105744A1 (ja) | 2016-12-08 | 2017-12-08 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US10797045B2 (ja) |
JP (1) | JP6673502B2 (ja) |
CN (1) | CN109314141B (ja) |
WO (1) | WO2018105744A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112018000050T5 (de) * | 2017-01-17 | 2019-02-28 | Fuji Electric Co., Ltd. | Halbleitervorrichtung |
WO2018151227A1 (ja) * | 2017-02-15 | 2018-08-23 | 富士電機株式会社 | 半導体装置 |
DE112019007159T5 (de) | 2019-04-01 | 2021-12-16 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
JP7337619B2 (ja) * | 2019-09-17 | 2023-09-04 | 株式会社東芝 | 半導体装置 |
JP7352437B2 (ja) * | 2019-10-25 | 2023-09-28 | 株式会社東芝 | 半導体装置 |
JP2022042904A (ja) * | 2020-09-03 | 2022-03-15 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN113871470A (zh) * | 2021-09-16 | 2021-12-31 | 上海擎茂微电子科技有限公司 | 一种调节igbt开通和关断损耗比例的新型结构 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005210047A (ja) * | 2003-12-24 | 2005-08-04 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2007311627A (ja) * | 2006-05-19 | 2007-11-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2008205500A (ja) * | 2008-04-14 | 2008-09-04 | Toshiba Corp | 絶縁ゲート型半導体装置 |
JP2013201360A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体装置 |
US20150021658A1 (en) * | 2013-07-22 | 2015-01-22 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2015053400A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | 半導体装置 |
JP2015056482A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4575713B2 (ja) * | 2004-05-31 | 2010-11-04 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
JP2007266134A (ja) | 2006-03-27 | 2007-10-11 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2008078397A (ja) | 2006-09-21 | 2008-04-03 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
JP5089191B2 (ja) | 2007-02-16 | 2012-12-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
DE102011079747A1 (de) * | 2010-07-27 | 2012-02-02 | Denso Corporation | Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür |
JP5634318B2 (ja) * | 2011-04-19 | 2014-12-03 | 三菱電機株式会社 | 半導体装置 |
JP6102092B2 (ja) | 2012-06-22 | 2017-03-29 | サンケン電気株式会社 | 半導体装置及びその製造方法 |
JP6421570B2 (ja) | 2013-12-20 | 2018-11-14 | 株式会社デンソー | 半導体装置 |
US9761702B2 (en) * | 2014-02-04 | 2017-09-12 | MaxPower Semiconductor | Power MOSFET having planar channel, vertical current path, and top drain electrode |
CN105870187A (zh) * | 2016-04-18 | 2016-08-17 | 晶科华兴集成电路(深圳)有限公司 | 沟槽式金属氧化物半导体场效应晶体管及其制作方法 |
-
2017
- 2017-12-08 WO PCT/JP2017/044252 patent/WO2018105744A1/ja active Application Filing
- 2017-12-08 JP JP2018555087A patent/JP6673502B2/ja active Active
- 2017-12-08 CN CN201780034563.4A patent/CN109314141B/zh active Active
-
2018
- 2018-11-26 US US16/200,583 patent/US10797045B2/en active Active
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005210047A (ja) * | 2003-12-24 | 2005-08-04 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
JP2007311627A (ja) * | 2006-05-19 | 2007-11-29 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2008205500A (ja) * | 2008-04-14 | 2008-09-04 | Toshiba Corp | 絶縁ゲート型半導体装置 |
JP2013201360A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体装置 |
US20150021658A1 (en) * | 2013-07-22 | 2015-01-22 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2015053400A (ja) * | 2013-09-06 | 2015-03-19 | 株式会社東芝 | 半導体装置 |
JP2015056482A (ja) * | 2013-09-11 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
CN109314141B (zh) | 2021-09-14 |
JPWO2018105744A1 (ja) | 2019-04-25 |
US10797045B2 (en) | 2020-10-06 |
CN109314141A (zh) | 2019-02-05 |
US20190109131A1 (en) | 2019-04-11 |
JP6673502B2 (ja) | 2020-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6673501B2 (ja) | 半導体装置 | |
WO2018105744A1 (ja) | 半導体装置 | |
US11552185B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP6311723B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP7279770B2 (ja) | 半導体装置 | |
US8841699B2 (en) | Semiconductor device including insulated gate bipolar transistor and diode | |
US10833182B2 (en) | Semiconductor device | |
CN104995738A (zh) | 半导体装置 | |
CN110785852B (zh) | 半导体装置 | |
JP7435645B2 (ja) | 半導体装置 | |
JP2023099104A (ja) | 半導体装置 | |
CN113838917B (zh) | 一种三维分离栅沟槽电荷存储型igbt及其制作方法 | |
JP7325931B2 (ja) | 半導体装置 | |
US20220320323A1 (en) | Reverse conducting igbt with controlled anode injection | |
CN113838919B (zh) | 三维沟槽栅电荷存储型igbt及其制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ENP | Entry into the national phase |
Ref document number: 2018555087 Country of ref document: JP Kind code of ref document: A |
|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 17879617 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
122 | Ep: pct application non-entry in european phase |
Ref document number: 17879617 Country of ref document: EP Kind code of ref document: A1 |