WO2018105475A1 - 固体撮像装置、及びそれを用いる撮像装置 - Google Patents

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裕之 網川
崇泰 鬼頭
進一 荻田
純一 松尾
遠藤　康行
克巳 徳山
阿部　哲也
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    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present disclosure relates to a solid-state imaging device and an imaging device.
  • Patent Document 1 In order to realize a test circuit for a pixel unit and an ADC (Analog Digital Converter), for example, a method shown in Patent Document 1 has been proposed.
  • ADCs for solid-state imaging devices have been increasing in bit rate and speed. For example, a resolution of 12 bits or more and an AD conversion frequency of several hundred MHz or more are mounted.
  • a tester that inputs high-speed and high-precision analog data and outputs a high-speed, high-bit digital signal output from the solid-state imaging device is required.
  • the present disclosure provides a solid-state imaging device and an imaging device that perform a test during an imaging operation.
  • a solid-state imaging device includes a pixel array unit having a plurality of pixel circuits arranged in a matrix, and a column of the plurality of pixel circuits for converting an analog pixel signal into a digital pixel signal.
  • a column processing unit having a column ADC provided for each; a test signal generation circuit for generating a first digital signal for testing; and converting the first digital signal into a first analog signal; The difference between the DAC supplied to the pixel array unit or the column processing unit as an alternative to the analog pixel signal, the first digital signal, and the second digital signal converted from the first analog signal by the column processing unit And a determination circuit that determines whether or not the value is within an expected value range, wherein the test signal generation circuit generates the first digital signal.
  • the column processing unit executes the conversion operation from the first analog signal to the second digital signal within one horizontal scanning period included in the vertical blanking interval during the imaging operation. It is executed within the one horizontal scanning period included in the line section.
  • a test can be performed during the imaging operation.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2A is a diagram illustrating a circuit example of the pixel circuit in Embodiment 1.
  • FIG. 2B is a time chart illustrating the reading operation of the pixel circuit in Embodiment 1.
  • FIG. 3A is a time chart illustrating a normal pixel signal readout operation of the pixel circuit according to Embodiment 1.
  • FIG. 3B is a time chart illustrating a pixel signal reading operation during a test of the pixel circuit in the first embodiment.
  • FIG. 4 is a diagram illustrating an example of a first analog signal as a test signal updated every vertical scanning period.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device according to the first embodiment.
  • FIG. 2A is a diagram illustrating a circuit example of the pixel circuit in Embodiment 1.
  • FIG. 2B is a time chart illustrating the reading operation of the
  • FIG. 5 is a diagram illustrating another example of the first analog signal as a test signal updated every vertical scanning period.
  • FIG. 6 is a block diagram illustrating a configuration example of the solid-state imaging device according to the second embodiment.
  • FIG. 7 is a block diagram illustrating a configuration example of the solid-state imaging device according to the third embodiment.
  • FIG. 8 is a circuit diagram illustrating a configuration example of part of the vertical scanning circuit according to the third embodiment.
  • FIG. 9 is a time chart showing a normal pixel signal readout operation in the third embodiment.
  • FIG. 10 is a time chart showing the pixel signal readout operation during the test in the third embodiment.
  • FIG. 11 is a time chart showing a pixel signal readout operation during a test in the third embodiment.
  • FIG. 12 is a circuit diagram illustrating a configuration example of the voltage comparator according to the third embodiment.
  • FIG. 13 is a block diagram illustrating a configuration example of the solid-state imaging device according to the fourth embodiment.
  • FIG. 14A is a block diagram illustrating a configuration example of an imaging apparatus according to Embodiment 5.
  • FIG. 14B is a block diagram illustrating another configuration example of the imaging apparatus according to Embodiment 5.
  • FIG. 15A is a diagram illustrating an example in which the imaging apparatus according to Embodiment 5 is mounted on an automobile.
  • FIG. 15B is a diagram illustrating an example of an imaging range in the mounting example of FIG. 15A according to the fifth embodiment.
  • FIG. 1 is a block diagram illustrating a configuration example of the solid-state imaging device 1 according to the first embodiment.
  • the solid-state imaging device 1 shown in FIG. 1 includes a pixel array unit 10, a horizontal scanning circuit 12, a vertical scanning circuit 14, a plurality of vertical signal lines 19, a timing control unit 20, a column processing unit 26, a reference signal generation unit 27, and an output circuit. 28 and a signal processing unit 80.
  • the solid-state imaging device 1 also includes an MCLK terminal that receives an input of a master clock signal from the outside, a DATA terminal for transmitting / receiving commands or data to / from the outside, a D1 terminal for transmitting video data to the outside, and the like. In addition to this, terminals for supplying a power supply voltage and a ground voltage are provided.
  • the pixel array unit 10 has a plurality of pixel circuits 3 arranged in a matrix.
  • the plurality of pixel circuits 3 are arranged in n rows and m columns in FIG.
  • FIG. 2A is a diagram illustrating a circuit example of the pixel circuit 3 according to the first embodiment.
  • FIG. 2B is a time chart showing the reading operation of the pixel circuit 3 in the first embodiment.
  • the pixel circuit 3 includes a photodiode PD, a floating diffusion layer FD, a readout transistor TR, a reset transistor RS, an amplification transistor SF, and a selection transistor SEL.
  • the photodiode PD is a light receiving element that performs photoelectric conversion, and generates a charge corresponding to the amount of light received.
  • the floating diffusion layer FD temporarily holds the charge read from the photodiode PD via the read transistor TR.
  • the read transistor TR reads (i.e., transfers) charges from the photodiode PD to the floating diffusion layer FD in accordance with the read control signal on the read control line ⁇ TR.
  • the reset transistor RS resets the charge of the floating diffusion layer FD according to the reset control signal of the reset control line ⁇ RS. Thereby, the floating diffusion layer FD is reset to the power supply voltage.
  • the reset transistor RS has a source connected to the floating diffusion layer FD, a drain connected to the reset power supply line ⁇ VDCL, and a gate connected to the reset control line ⁇ RS.
  • the reset power supply line ⁇ VDCL may be a fixed power supply voltage. However, as shown in FIG. 2B, the reset power supply line ⁇ VDCL may be a power supply voltage only when selected, and may be a ground level or a low level when not selected. Further, the exposure period is from the positive pulse of the reset control line ⁇ RS to the positive pulse of the read control line ⁇ TR in FIG. 2B.
  • the amplification transistor SF outputs the voltage of the floating diffusion layer FD as an analog pixel signal to the vertical signal line 19 via the selection transistor SEL.
  • the analog pixel signal includes a reset level output from the amplification transistor SF to the vertical signal line 19 immediately after resetting by the reset transistor RS, and a signal level output from the amplification transistor SF to the vertical signal line 19 immediately after reading by the readout transistor TR. including.
  • the selection transistor SEL selects whether or not to output the pixel signal of the amplification transistor SF to the vertical signal line 19 in accordance with the selection control signal of the selection control line ⁇ SEL.
  • the pixel circuit 3 may have a so-called multi-pixel 1-cell structure.
  • the pixel circuit of the multi-pixel 1-cell structure has, for example, a plurality of photodiodes PD, and any one or all of the floating diffusion layer FD, the reset transistor RS, the amplification transistor SF, and the selection transistor SEL are included in the unit cell. It may be a structure shared by the photodiodes.
  • the horizontal scanning circuit 12 shown in FIG. 1 scans the memory 256 in the column processing unit 26 in order, and outputs AD converted pixel signals. This scanning may be the same as the arrangement order of the column AD circuits.
  • the vertical scanning circuit 14 scans a horizontal scanning line group 15 (also referred to as a row control line group) provided for each row of the pixel circuit 3 in the pixel array unit 10 in units of rows. As a result, the vertical scanning circuit 14 selects the pixel circuits 3 in units of rows, and simultaneously outputs pixel signals from the pixel circuits 3 belonging to the selected row to m vertical signal lines 19.
  • the horizontal scanning line groups 15 are provided in the same number as the row of pixel circuits. In FIG. 1, n horizontal scanning line groups 15 (V1, V2,..., Vn in FIG. 1) are provided.
  • Each of the horizontal scanning line groups 15 includes a reset control line ⁇ RS, a read control line ⁇ TR, a selection control line ⁇ SEL, and a reset power supply line ⁇ VDCL.
  • the vertical signal line 19 is provided for each column of the pixel circuits 3 in the pixel array unit 10, and propagates pixel signals from the pixel circuits 3 belonging to the selected row to the column AD circuit 25.
  • the plurality of vertical signal lines 19 are composed of m vertical signal lines H1 to Hm in FIG. In FIG. 1, the plurality of ADC input lines are composed of m ADC input lines ADIN1 to ADINm.
  • the timing control unit 20 controls the entire solid-state imaging device 1 by generating various control signal groups.
  • the various control signal groups include control signal groups CN1, CN2, CN4, CN5, CN8, and a counter clock signal CK0.
  • the timing control unit 20 receives the master clock MCLK via a terminal, generates various internal clocks, and controls a horizontal scanning circuit, a vertical scanning circuit, and the like.
  • the column processing unit 26 includes a column AD circuit 25 provided for each column and a test circuit 25t.
  • Each column AD circuit 25 AD converts the pixel signal from the vertical signal line 19. More specifically, the column AD circuit 25 digitizes the reset level and signal level of the analog pixel signal and detects the difference between the digitized reset level and the digitized signal level as a digital pixel signal. I do.
  • Each column AD circuit 25 includes a voltage comparator 252, a counter unit 254, and a memory 256.
  • the voltage comparator 252 compares the analog pixel signal from the vertical signal line 19 with the reference signal RAMP including a ramp waveform (that is, a triangular wave) generated by the reference signal generation unit 27. For example, the former is more than the latter. When it becomes larger, the output signal indicating the comparison result is inverted. The comparison is performed for each of the reset level and signal level of the analog pixel signal.
  • a ramp waveform that is, a triangular wave
  • the counter unit 254 counts the time from the start of the change of the triangular wave in the reference signal RAMP until the output signal of the voltage comparator 252 is inverted. Since the time until inversion is determined according to the value of the analog pixel signal, the count value becomes the value of the digitized pixel signal.
  • the memory 256 holds a count value of the counter unit 254, that is, a digital pixel signal.
  • the test circuit 25t has the same internal configuration as the column AD circuit 25, except that it is connected to the test signal line 8 instead of the vertical signal line 19. Specifically, the test circuit 25 t receives the first analog signal for testing from the test signal line 8 instead of inputting the analog pixel signal from the vertical signal line 19. The first analog signal is converted into a digital value by the test circuit 25t and output to the signal processing unit 80 as a second digital signal.
  • the reference signal generation unit 27 generates a reference signal RAMP including a triangular wave, and outputs the reference signal RAMP to the plus input terminal of the voltage comparator 252 in each column AD circuit 25.
  • the output circuit 28 outputs a digital pixel signal to the video data terminal D1.
  • the signal processing unit 80 includes a test signal generation circuit 81, a DAC (Digital Analog Converter) 82, and a determination circuit 83.
  • DAC Digital Analog Converter
  • Test signal generation circuit 81 generates a first digital signal D1 for testing.
  • the first digital signal D1 includes a first digital value (Dr) and a second digital value (Ds) that change in time.
  • the DAC82 is a digital-analog converter for functional safety. Specifically, the DAC 82 converts the first digital signal generated by the test signal generation circuit 81 into the first analog signal A1, and uses the converted first analog signal A1 as a substitute for the analog pixel signal. Alternatively, it is supplied to the column processing unit 26.
  • FIG. 1 shows an example in which the first analog signal is supplied to the test circuit 25 t of the column processing unit 26.
  • the first analog signal includes a first analog value (Ar) and a second analog value (As) that change in time.
  • the first analog value (Ar) is a DA conversion result of the first digital value (Dr).
  • the second analog value (As) is a DA conversion result of the second digital value (Ds).
  • the determination circuit 83 determines whether or not the difference between the first digital signal and the second digital signal converted from the first analog signal by the column processing unit 26 is within an expected value range. Specifically, the determination circuit 83 determines that the difference between the first digital signal and the second digital signal is within the expected value range, and determines that the difference is outside the range, and determines that the difference is abnormal.
  • the expected value is set to a value of 0 or more according to the performance required for the solid-state imaging device 1.
  • FIG. 3A is a time chart showing a normal pixel signal reading operation of the solid-state imaging device 1 according to the embodiment.
  • the reference signal RAMP becomes a triangular wave in each of the down-count period (t10 to t14) and the up-count period (t20 to t24) in FIG. 3A.
  • the down-count period (t10 to t12) is a period for AD converting the level of the reset component Vrst in the analog pixel signal output from the amplification transistor SF.
  • the counter unit 254 counts down the time from the start of the down count period (start of change of the triangular wave) until the output of the voltage comparator 252 is inverted. This count value is the AD conversion result itself of the reset component Vrst of the analog pixel signal.
  • the period from t4 to t14 including the downcount period (t10 to t12) is referred to as a reset level read period Tr.
  • the up-count period (t20 to t22) is a period for AD converting the level of the data component (signal component Vsig + reset component Vrst) of the analog pixel signal output from the amplification transistor SF.
  • the counter unit 254 up-counts the time from the start of the up-count period (start of change of the triangular wave) until the output of the voltage comparator 252 is inverted. This up-count converts the data component (Vsig + Vrst) of the analog pixel signal into a digital value.
  • the count value at the end of the up-count period is a CDS (Correlated Double Sampling) that subtracts the reset component from the data component. Represents the result of. That is, the count value at the end of the up-count period is a digital value itself representing the signal component Vsig of the analog pixel signal.
  • the period from t14 to t24 including the up-count period (t20 to t22) is referred to as a signal level reading period Ts.
  • the column AD circuit 25 eliminates variations such as clock skew and counter delay of each column that cause an error, and extracts only the true signal component Vsig, that is, performs digital CDS.
  • An image of one frame can be obtained by sequentially performing such an operation in one horizontal scanning period for n rows.
  • FIG. 3B is a time chart illustrating a pixel signal reading operation during a test of the pixel circuit 3 according to the first embodiment. This operation is executed within one horizontal scanning period included in the vertical blanking interval during the imaging operation of the solid-state imaging device 1.
  • FIG. 3A shows the reading operation in one horizontal scanning period other than the vertical blanking interval
  • FIG. 3B shows the test operation in one horizontal scanning period in the vertical blanking interval.
  • 3B is mainly different from FIG. 3A in that the test signal A1 (Ar, As) is shown instead of the vertical signal line 19.
  • the same points as in FIG. 3A will not be described repeatedly, and different points will be mainly described.
  • the test signal indicates the first analog signal A1 supplied from the DAC 82 to the test circuit 25t as an alternative to the analog pixel signal.
  • the first analog signal A1 is a signal obtained by DA-converting the first digital signal D1 generated by the test signal generation circuit 81.
  • the first analog value Ar and the second analog value As included in the first analog signal A1 correspond to the first digital value Dr and the second digital value Ds included in the first digital value D1.
  • the voltage comparator 252 in the test circuit 25t compares the first ramp waveform of the reference signal RAMP with the first analog value Ar, and in the signal level reading period Ts, The two-ramp waveform is compared with the second analog value As.
  • the counter unit 254 includes a first count value indicating the time from the start of change of the first ramp waveform in the reset level readout period Tr to the inversion of the determination result of the voltage comparator 252 and the two ramp waveforms in the signal level readout period Ts.
  • the difference from the second count value indicating the time from the start of change until the determination result of the voltage comparator 252 is inverted is output as the second digital signal D2.
  • the second digital signal D2 corresponds to the difference between the first digital value Dr and the second digital value Ds of the first digital signal D1, and is the difference between the first analog value Ar and the second analog value As of the first analog signal A1. Corresponds to the difference. If there is no abnormality in the solid-state imaging device 1, the second digital value matches the difference between the first digital value Dr and the second digital value Ds or falls within an error range.
  • the solid-state imaging device 1 of FIG. 1 can perform the loop-back test during the imaging operation using the test signal generation circuit 81, the DAC 82, the determination circuit 83, and the test circuit 25t.
  • the test circuit 25t has the same configuration as the column AD circuit 25, and as a representative of the column AD circuit 25, a failure detection of linearity of AD conversion is tested.
  • test signal Next, a specific example of the test signal will be described.
  • FIG. 4 is a diagram illustrating an example of the first analog signal A1 as a test signal updated every vertical scanning period.
  • FIG. 5 is a diagram illustrating another example of the first analog signal A1 as a test signal that is updated every vertical scanning period.
  • the horizontal axis indicates time. 1V in the figure indicates one vertical scanning period. 1H in the drawing indicates one horizontal scanning period in the vertical blanking interval.
  • the vertical axis represents the first analog value Ar and the second analog value As included in the first analog signal.
  • the first analog value Ar and the second analog value As are values obtained by DA-converting the first digital value D1 and the second digital value D2 generated by the test signal generation circuit 81.
  • the test signal generation circuit 81 increases or decreases the first digital signal D1 for each vertical blanking interval during the imaging operation or for each horizontal scanning period within the vertical blanking interval during the imaging operation.
  • the test signal generation circuit 81 increases the first digital value Dr by a predetermined step amount and sets the second digital value Ds to a fixed value of 0 for each vertical blanking interval during the imaging operation.
  • the predetermined step amount may be larger than the minimum step amount of a digital-analog conversion circuit that generates a reference signal in the reference signal generation unit 27.
  • the test signal generation circuit 81 repeatedly increases the first digital signal sequentially from the lower limit value to the upper limit value or sequentially decreases the upper limit value to the lower limit value.
  • the test signal generation circuit 81 repeatedly increases the first digital value Dr sequentially from a lower limit value (for example, 0) to an upper limit value (for example, a value corresponding to the full range) over a plurality of vertical operation periods.
  • the test signal generation circuit 81 generates the first digital value Dr as a fixed value for each vertical blanking interval during the imaging operation, and decreases the second digital value Ds by a predetermined step amount.
  • the fixed value of the first digital value Dr may be, for example, a value corresponding to the power supply voltage AVVDD that is the reset level of the analog pixel signal.
  • the test signal generation circuit 81 repeats causing the second digital value Ds to sequentially cause an upper limit value (for example, a value corresponding to the power supply voltage AVDP) to a lower limit value (for example, 0) over a plurality of vertical operation periods.
  • the AD conversion linearity test in the column processing unit 26 can be performed with high accuracy.
  • the solid-state imaging device 1 includes the pixel array unit 10 having a plurality of pixel circuits 3 arranged in a matrix, and the plurality of the plurality of pixel circuits 3 for converting analog pixel signals into digital pixel signals.
  • a column processing unit 26 having a column AD circuit 25 provided for each column of the pixel circuit 3, a test signal generation circuit 81 for generating a first digital signal D1 for testing, and a first analog signal for the first digital signal.
  • a DAC 82 that converts the first analog signal A1 to the pixel array unit 10 or the column processing unit 26 as an alternative to the analog pixel signal, converts the first analog signal A1 to the pixel processing unit 26, the first digital signal D1, and the column processing unit.
  • a determination time for determining whether or not a difference between the first digital signal A1 and the second digital signal D2 converted from the first analog signal A1 is within an expected value range.
  • the test signal generation circuit 81 executes the generation operation of the first digital signal D1 within one horizontal scanning period included in the vertical blanking interval during the imaging operation, and the column processing unit 26 Performs the conversion operation from the first analog signal A1 to the second digital signal D2 within the one horizontal scanning period included in the vertical blanking interval during the imaging operation.
  • a test can be performed during an imaging operation. In other words, there is no need to provide a test mode for testing at a timing different from that during the imaging operation.
  • the column processing unit 26 further includes a test circuit 25t having the same internal configuration as that of the column ADC, and the first analog signal A1 is supplied to the test circuit 25t as an alternative to the analog pixel signal. May be.
  • the test circuit can detect, for example, a fault of linearity of AD conversion.
  • the solid-state imaging device 1 includes a reference signal generation unit 27 that generates a reference signal having a ramp waveform that changes with time, and the column AD circuit 25 outputs the reference signal and the analog pixel signal.
  • the DAC 82 may adjust the output gain of the first analog signal A1 in conjunction with the reference signal generation unit 27 so that the first analog signal A1 does not become larger than the amplitude of the ramp waveform.
  • test signal generation circuit 81 increases or decreases the first digital signal D1 for each vertical blanking interval during the imaging operation or for each horizontal scanning period within the vertical blanking interval during the imaging operation. You may let them.
  • test signal generation circuit 81 repeatedly increases the first digital signal D1 sequentially from the lower limit value to the upper limit value, or sequentially decreases the upper limit value to the lower limit value, and the predetermined range is
  • the input range of the column AD circuit 25 may be supported.
  • the analog pixel signal includes a reset level and a signal level
  • the column AD circuit 25 digitizes the reset level and the signal level of the analog pixel signal, respectively, and the digitized reset level and the digitized signal.
  • Correlated double detection is performed to detect a difference from a level as the digital pixel signal
  • the test signal generation circuit 81 generates a first digital signal D1 including a first digital value Dr and a second digital value Ds
  • One horizontal scanning period includes a reset level reading period Tr and a signal reading period Ts
  • the test signal generation circuit 81 includes the reset level reading period Tr in the one horizontal scanning period included in the vertical blanking interval.
  • a first digital value Dr is generated, and the first digital value Dr included in the vertical blanking interval It may generate the second digital value Ds in the signal level reading period Ts in flat scanning period.
  • the test signal generation circuit 81 generates the first digital value Dr as a fixed value corresponding to the power supply voltage, and each vertical blanking interval during the imaging operation or the vertical blanking interval during the imaging operation.
  • the second digital value Ds may be increased or decreased every horizontal scanning period.
  • test signal generation circuit 81 increases or decreases the first digital value Dr for each vertical blanking interval during the imaging operation or for each horizontal scanning period within the vertical blanking interval during the imaging operation.
  • the second digital value Ds may be generated as a fixed value indicating the ground level.
  • the DAC 25 converts the first digital value Dr into a first analog value Ar
  • the pixel array unit 10 or the column processing unit uses the first analog value Ar as an alternative to the reset level of the analog pixel signal.
  • the second digital value Ds is converted into a second analog value As
  • the second analog value As is used as an alternative to the signal level of the analog pixel signal to the pixel array unit 10 or the column processing unit 26.
  • the solid-state imaging device 1 supplies a reference signal having a first ramp waveform that temporally changes in the reset level readout period Tr and a second ramp waveform that temporally changes in the signal level readout period Ts.
  • the column AD circuit 25 includes the one horizontal signal included in the vertical blanking interval.
  • the first ramp waveform is compared with the first analog value Ar in the reset level readout period Tr within the inspection period, and the second ramp waveform and the second analog value As are compared in the signal level readout period Ts.
  • the voltage comparator 252 to be compared, the first count value indicating the time from the start of change of the first ramp waveform until the determination result of the voltage comparator 252 is inverted, and the voltage from the start of change of the second ramp waveform
  • a counter unit 254 that outputs a difference from a second count value indicating a time until the determination result of the comparator 252 is inverted as the digital pixel signal.
  • the determination circuit 83 determines normal if the difference between the first digital signal D1 and the second digital signal D2 is within an expected value range, and determines that it is abnormal if the difference is outside the range. Also good.
  • the test signal generation circuit 81 performs the first digital value Dr and the second digital value for each vertical blanking interval during the imaging operation or for each horizontal scanning period within the vertical blanking interval during the imaging operation. At least one of the values Ds is increased or decreased, and the output gain of the DAC 82 is such that the first analog value Ar does not become larger than the amplitude of the first ramp waveform, and the second analog value As is the second value. It may be adjusted so as not to be larger than the amplitude of the ramp waveform.
  • the reference signal generation unit 27 includes a digital-analog conversion circuit that generates the reference signal, and the test signal generation circuit 81 is provided for each vertical blanking interval during the imaging operation or during the imaging operation.
  • the first digital signal D1 is increased or decreased by a predetermined step amount every horizontal scanning period in the vertical blanking interval, and the predetermined step amount may be larger than the minimum step amount in the digital-analog conversion circuit. Good.
  • the test area 101 includes the test pixel circuits 3 corresponding to the N rows farthest from the column processing unit 26, and the test signal generation circuit 81 includes one vertical blanking interval during the imaging operation.
  • the first digital signal may be increased or decreased N times during N horizontal scanning periods.
  • the maximum amplitude of the DAC 82 may be adjusted in conjunction with the gain signal when the reference signal generation unit 27 generates the reference control signal and the gain signal of the DAC 82.
  • the maximum amplitudes of the reference signals of the DAC 82 and the reference signal generation unit 27 are aligned so that the test can be performed with the first analog signal corresponding to the maximum amplitude of the analog pixel signal during the imaging operation. If the gain of the DAC 82 is determined in advance, there is no need for gain interlocking.
  • the DA resolution and range of the DAC 82 may be determined so as to satisfy the value.
  • FIG. 6 is a block diagram illustrating a configuration example of the solid-state imaging device 1 according to the second embodiment. 6 is different from FIG. 1 in that the test circuit 25t is deleted and the selection circuit 84 is added.
  • the same points will not be described repeatedly, and different points will be mainly described.
  • the selection circuit 84 includes a selector 85 provided for each column of the plurality of pixel circuits 3.
  • Each selector 85 selects one of the analog pixel signal from the vertical signal line 19 and the first analog signal A1 from the DAC 82, and outputs it to the corresponding column AD circuit 25. Selection of the selector 85 is based on a selection control signal from the signal processing unit 80. Each selector 85 selects, for example, the first analog signal A1 from the DAC 82 in one or more horizontal scanning periods included in the vertical blanking interval in the vertical scanning period during the imaging operation, and the vertical scanning period during the imaging operation. In the horizontal scanning period other than the vertical blanking interval, the analog pixel signal from the vertical signal line 19 is selected.
  • the first analog signal A1 as a test signal output from the DAC 82 is supplied to the column AD circuit 25 in each column. Therefore, it is possible to detect a failure in AD conversion linearity in the column AD circuits 25 of all columns.
  • the solid-state imaging device 1 further includes a selector 85 provided for each column of the plurality of pixel circuits 3, and the selector 85 includes the analog pixel signal and the first pixel.
  • the selector 85 includes the analog pixel signal and the first pixel.
  • One of the analog signals A1 is selected and output to the corresponding column ADC, and in the one horizontal scanning period included in the vertical blanking interval during the imaging operation, the first analog signal A1 is selected and the imaging operation is being performed. In one horizontal scanning period not included in the vertical blanking interval, the analog pixel signal is selected.
  • a test can be performed during an imaging operation. In other words, there is no need to provide a test mode for testing at a timing different from that during the imaging operation. In addition, it is possible to detect a failure in AD conversion linearity in the column AD circuits 25 of all the columns.
  • FIG. 7 is a block diagram illustrating a configuration example of the solid-state imaging device 1 according to the third embodiment. 7 is different from FIG. 1 in that the test circuit 25t is deleted, the pixel array unit 10 has the test area 101, and the first analog signal A1 that is a test signal from the DAC 82 is a vertical scanning circuit. 14 in that it is supplied to the test area via 14.
  • the test circuit 25t is deleted
  • the pixel array unit 10 has the test area 101
  • the first analog signal A1 that is a test signal from the DAC 82 is a vertical scanning circuit. 14 in that it is supplied to the test area via 14.
  • different points will be mainly described.
  • the pixel array unit 10 includes a test region 101 including the pixel circuits 3 constituting at least one of the plurality of pixel circuits 3.
  • the pixel circuit 3 in the test area 101 has the same internal configuration as the other pixel circuits 3, and may be the same as that in FIG. 2A.
  • the first analog signal A1 which is a test signal from the DAC 82 is supplied to the pixel circuit 3 in the test area 101 via the vertical scanning circuit 14. Specifically, the first analog signal A1 is supplied to the drain of the reset transistor RS in the test area 101 during the one horizontal scanning period included in the vertical blanking interval during the imaging operation. Thus, the first analog signal A1 is supplied to the gates of the floating diffusion layer FD and the amplification transistor SF via the reset transistor RS as an alternative to the analog pixel signal.
  • FIG. 8 is a circuit diagram showing a configuration example of a part of the vertical scanning circuit 14 according to the third embodiment.
  • FIG. 8 shows only the circuit portion that outputs the reset power supply line ⁇ VDCL in the internal configuration of the vertical scanning circuit 14, and the other configuration is omitted.
  • the vertical scanning circuit 14 of FIG. 8 includes a plurality of drivers 141 that drive reset power supply signals to these reset power supply lines ⁇ VDCL1 to ⁇ VDCLn and ⁇ VDCLt.
  • the reset power supply lines ⁇ VDCL1 to ⁇ VDCLn are connected to the drains of the reset transistors RS in the first to nth rows of the pixel circuit 3 in the pixel array section 10.
  • the reset power supply line ⁇ VDCLt is connected to the drain of the reset transistor RS of the pixel circuit 3 in the test area 101.
  • the driver 141 connected to the reset power line ⁇ VDCLt is supplied with the first analog signal A1 as a power supply voltage, and as a result, outputs the first analog signal A1 to the reset power line ⁇ VDCLt.
  • FIG. 9 is a time chart showing a normal pixel signal readout operation in the third embodiment.
  • the reset control line ⁇ RS, the read control signal ⁇ TR, and the selection control line ⁇ SEL in the same figure are the same as those in FIG. 3A.
  • the reset power line ⁇ VDCLi (i is any one of 1 to n) is driven by the same signal as the selection control line, and the drain of the reset transistor RS is set to the high level or the power supply voltage (VDCL) over the selected period. To do.
  • FIG. 10 is a time chart showing the pixel signal readout operation during the test in the third embodiment. That is, the test operation in the vertical blanking interval during the imaging operation is shown.
  • FIG. 10 shows that the signal of the reset power supply line ⁇ VDCLt is not at a constant level over the period selected by the selection control line ⁇ SEL, and the first analog value Ar and the second analog of the first analog signal. The difference is that the level is the value As.
  • the reset control line ⁇ RS is at a high level over a period selected by the selection control line ⁇ SEL. That is, the reset transistor RS is kept on during the period selected by the selection control line ⁇ SEL.
  • the first analog signal A1 is supplied to the floating diffusion layer FD and the gate of the amplification transistor SF.
  • the floating diffusion layer FD has the first analog value Ar in the reset level reading period Tr and the second analog value As in the signal level reading period Ts.
  • the difference between the first analog value Ar and the second analog value As is the value of the first analog signal A1.
  • FIG. 11 is a time chart showing the pixel signal readout operation during the test in the third embodiment. 11 differs from FIG. 3B in that the reset signal ⁇ RS and the test signal supply destination are different. Hereinafter, different points will be mainly described.
  • the reset signal ⁇ RS is at the high level for the same period as the selection signal ⁇ SEL. Thereby, the reset transistor RS is always on during the period selected by the selection control line ⁇ SEL.
  • the first analog signal A1 which is a test signal, is supplied to the floating diffusion layer FD via the reset transistor RS. Similar to FIG. 10, the floating diffusion layer FD has the first analog value Ar in the reset level read period Tr and the second analog value As in the signal level read period Ts.
  • the solid-state imaging device 1 supplies the first analog signal A1 that is a test signal to the floating diffusion layer FD in the pixel circuit 3.
  • the failure detection of the column AD circuit 25 but also the failure detection of the pixel circuit, the disconnection detection of the vertical signal line 19 and the short circuit detection can be performed.
  • FIG. 12 is a circuit diagram showing a configuration example of the voltage comparator 252 in the third embodiment.
  • the voltage comparator 252 shown in the figure includes input capacitance elements C1 and C2, a differential circuit 252a, an output circuit 252b, and a comparator current source 253.
  • the input capacitive element C1 receives an analog pixel signal from the vertical signal line 19.
  • a reference signal RAMP is input to the input capacitive element C2.
  • the differential circuit 252a includes four transistors T21 to T24.
  • the analog pixel signal from the vertical signal line 19 is input to the gate terminal of the transistor T21 through the input capacitance element C1.
  • the reference signal RAMP is input to the gate terminal of the transistor T22 via the input capacitive element C2.
  • switches SW1 and SW2 for resetting the input capacitance elements C1 and C2 are added to the differential circuit 252a.
  • the input capacitance elements C1 and C2 are reset by a reset signal PSET in FIGS. 3A, 3B, and 11.
  • the comparator current source 253 is connected to the source terminals of the transistors T21 and T22 of the differential circuit 252a.
  • the pixel array unit 10 includes the test area 101 including the pixel circuits 3 constituting at least one row among the rows of the plurality of pixel circuits 3.
  • Each of the plurality of pixel circuits 3 includes a floating diffusion layer FD that holds a signal charge corresponding to the analog pixel signal, a reset transistor RS that sets a reset potential in the floating diffusion layer FD, and the floating diffusion
  • An amplification transistor SF having a gate connected to the layer FD and outputting the potential of the gate to the vertical signal line 19, and the source of the reset transistor RS is connected to the floating diffusion layer FD, and the test region
  • the drain of the reset transistor RS in 101 is in the one horizontal scanning period included in the vertical blanking interval during the imaging operation.
  • the first analog signal A1 is supplied.
  • the disconnection detection of the vertical signal line 19 and the short circuit detection can be performed during the imaging operation.
  • the at least one row configuring the test area 101 may include a row farthest from the column processing unit 26.
  • disconnection detection and short circuit detection of the vertical signal line 19 can be more reliably performed.
  • FIG. 13 is a block diagram illustrating a configuration example of the solid-state imaging device 1 according to the fourth embodiment.
  • the 13th point is mainly provided with two column processing units 26A and 26B instead of the column processing unit 26 and with two test regions 101A and 101B instead of the test region 101. Is different.
  • different points will be mainly described.
  • the column processing unit 26 ⁇ / b> A includes a column AD circuit 25 corresponding to half of the columns of the plurality of pixel circuits 3.
  • the half column is, for example, a set of odd columns, a set of two consecutive columns skipped, a set of four consecutive columns skipped, a continuous half column on one end side in the row direction, or a continuous column on the other end side. Half of the rows may be used.
  • the column processing unit 26B includes a column AD circuit 25 corresponding to the remaining half of the plurality of pixel circuit 3 columns.
  • the column processing unit 26A and the column processing unit 26B are arranged with the pixel array unit 10 interposed therebetween in the column direction.
  • the pixel array unit 10 includes a test area 101A and a test area 101B.
  • the test area 101A includes pixel circuits 3 corresponding to the above half of the pixel circuits 3 included in at least one row farthest from the column processing unit 26A.
  • the test area 101B is composed of the pixel circuits 3 corresponding to the other half of the columns of the pixel circuits 3 included in at least one row farthest from the column processing unit 26B.
  • the first analog signal A1 is supplied to the drains of the reset transistors RS in the test area 101A and the test area 101B in one horizontal scanning period included in the vertical blanking interval during the imaging operation.
  • the solid-state imaging device 1 according to the fourth embodiment can be about twice as fast as the first to third embodiments.
  • the column processing unit 26 includes the first column processing unit 26A corresponding to half of the columns of the plurality of pixel circuits 3, and the A second column processing unit 26B corresponding to the remaining half of the columns of the plurality of pixel circuits 3, and the first column processing unit 26A and the second column processing unit 26B are arranged in the column direction in the pixel array.
  • the reset transistor RS has a source connected to the floating diffusion layer FD, and the first test region 101A and the second test region 101A are connected to the floating diffusion layer FD.
  • the first analog signal A1 is supplied to the drain of the reset transistor RS in the test region 101B during the one horizontal scanning period included in the vertical blanking interval during the imaging operation.
  • the disconnection detection of the vertical signal line 19 and the short circuit detection can be performed during the imaging operation.
  • Embodiment 5 an imaging apparatus according to Embodiment 5 will be described with reference to the drawings.
  • the imaging device provided in the present embodiment includes one or more solid-state imaging devices 1 according to Embodiments 1 to 4 described above. Details will be described below.
  • FIG. 14A is a block diagram illustrating a configuration example of an imaging apparatus according to Embodiment 5.
  • the imaging apparatus shown in the figure includes a CIS (CMOS Image Sensor) 91, an ISP (Image Signal Processor) 92, and a monitor 93, and is, for example, a digital camera or a smartphone camera.
  • CIS CMOS Image Sensor
  • ISP Image Signal Processor
  • CIS 91 is the solid-state imaging device 1 shown in each embodiment.
  • the ISP 92 receives the image signal from the CIS 91 and performs image processing such as image enlargement, reduction, compression encoding, and decoding.
  • the monitor 93 is a monitor for user confirmation at the time of imaging.
  • the CIS 91 and the ISP 92 may be one-chip SoC (System on Chip) 90 or another chip.
  • SoC System on Chip
  • the signal processing unit 80 may be provided in the CIS 91 or may be provided in the CIS 92.
  • a part of the signal processing unit 80 may be realized by software instead of a circuit.
  • FIG. 14B is a block diagram illustrating another configuration example of the imaging apparatus according to Embodiment 5.
  • the image pickup apparatus shown in FIG. 1 includes a CIS (CMOS Image Sensor) 91, an ISP (Image Signal Processor) 92, a sensor 94, a sensor ECU (Electronic Control Unit) 95, a warning unit 96, and a control unit 97. This is a camera system to be installed.
  • CIS CMOS Image Sensor
  • ISP Image Signal Processor
  • CIS 91 and ISP 92 are the same as in FIG. 14A.
  • the sensor 94 is, for example, a radar sensor for ranging and a rider for measuring distance (Lidal: Light Detection and Ranging).
  • the sensor ECU 95 controls the warning unit 96 and the control unit 97 that have received signals from the ISP 92 and the sensor 94.
  • the warning unit 96 is, for example, various status display lights or warning lights in an instrument panel of a car.
  • the control unit 97 controls, for example, an actuator that moves an automobile steering, a brake, or the like.
  • a sensing system such as a view system, ADAS (Advanced Driver Assistance System) or automatic driving, and is connected to a monitor in the view system, and a sensor ECU in the sensing system. Warning or control (steering, braking, etc.) may be performed via ADAS (Advanced Driver Assistance System) or automatic driving.
  • ADAS Advanced Driver Assistance System
  • Warning or control may be performed via
  • FIG. 15A is a diagram illustrating an example in which the imaging apparatus according to Embodiment 5 is mounted on the automobile M1.
  • FIG. 15B is a diagram illustrating an example of an imaging range in the mounting example of FIG. 15A according to the fifth embodiment.
  • the attachment location C1 is a front portion of the automobile M1.
  • the attachment location C2 is a left side portion of the vehicle body of the automobile M1.
  • the attachment location C3 is a right side portion of the vehicle body of the automobile M1.
  • the attachment location C4 is a left door mirror.
  • the attachment location C5 is a right door mirror.
  • the attachment location C6 is a room mirror.
  • the attachment location C7 is a rear center portion of the automobile M1.
  • the attachment location C8 is a rear left portion of the automobile M1.
  • the attachment location C9 is a rear right side portion of the automobile M1.
  • the imaging ranges S1 to S9 shown in FIG. 15B correspond to the imaging cameras at the attachment points C1 to C9.
  • the imaging device as a view camera or a sensing camera can operate the front, surround, side, rear, and intelligent rear of the transportation device (vehicle, automobile) according to the imaging target range. Can be in the mounting position.
  • the imaging apparatus includes the solid-state imaging apparatus 1 described above, and is any one of a view system, an ADAS (advanced driving support system) sensing system, and an automatic driving sensing system.
  • ADAS advanced driving support system
  • the imaging device may be mounted on one or more of the front, left side, right side, left door mirror, right door mirror, and room mirror of the transport device.
  • the solid-state imaging device of the present disclosure and the imaging device using the solid-state imaging device have been described based on the above-described embodiment.
  • the solid-state imaging device of the present disclosure and the imaging device using the solid-state imaging device are limited to the above-described embodiment. Is not to be done.
  • the solid-state imaging device of the present disclosure, and various devices including the imaging device using the solid-state imaging device are also included in the present disclosure.
  • the present disclosure can be used for a solid-state imaging device and an imaging device.

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Abstract

固体撮像装置（１）は、画素アレイ部（１０）と、カラム処理部（２６）と、テスト用の第１デジタル信号を生成するテスト信号生成回路（８１）と、第１デジタル信号を第１アナログ信号に変換し、アナログ画素信号の代替として画素アレイ部（１０）またはカラム処理部（２６）に供給するＤＡＣ（８２）と、判定回路（８３）とを備え、テスト信号生成回路（８１）は、第１デジタル信号の生成動作を、撮像動作中の垂直帰線区間に含まれる１水平走査期間内に実行し、カラム処理部（２６）は、第１アナログ信号から第２デジタル信号への変換動作を、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間内に実行する。

Description

固体撮像装置、及びそれを用いる撮像装置
　本開示は、固体撮像装置および撮像装置に関する。
　従来、固体撮像装置では、画素部とＡＤＣ（Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）のテスト回路を実現するために、例えば、特許文献１に示すような方法が提案されている。
　特許文献１の方法は、テストモード時に、テスト用画素で生成した信号を全列のＡＤＣの入力し、ＡＤＣのテストを行っている。
米国特許第８８２３８５０号公報
　しかしながら、この特許文献１によれば、テストモードと通常モードとを使い分け、テストモードにおいてテストを行っているが、通常モードつまり実際の撮像動作中にテストを行うことができない。
　近年、固体撮像装置のＡＤＣは、高ビット、高速化が進んでいる。例えば、分解能は１２ビット以上、ＡＤ変換周波数が数１００ＭＨｚ以上のものが搭載されている。このようなＡＤＣのテストを行うためには、高速で精度の高いアナログデータを入力し、かつ、固体撮像装置から出力される高速で高ビットのデジタル信号を行うテスタが必要となる。
　しかしながら、外部からこのような精度の高いアナログ信号を入力し、外部へこのようなデジタル信号を高速に出力し、そして判定するというテストを行うことを、撮像動作中に撮像動作に同期して行うことは極めて困難である。
　本開示は、撮像動作中にテストを行う固体撮像装置および撮像装置を提供する。
　上記課題を解決するため本開示における固体撮像装置は、行列状に配置された複数の画素回路を有する画素アレイ部と、アナログ画素信号をデジタル画素信号に変換するために前記複数の画素回路の列毎に設けられた列ＡＤＣを有するカラム処理部と、テスト用の第１デジタル信号を生成するテスト信号生成回路と、前記第１デジタル信号を第１アナログ信号に変換し、前記第１アナログ信号を前記アナログ画素信号の代替として前記画素アレイ部または前記カラム処理部に供給するＤＡＣと、前記第１デジタル信号と、前記カラム処理部によって前記第１アナログ信号から変換された第２デジタル信号との差分が期待値の範囲内であるか否かを判定する判定回路と、を備え、前記テスト信号生成回路は、前記第１デジタル信号の生成動作を、撮像動作中の垂直帰線区間に含まれる１水平走査期間内に実行し、前記カラム処理部は、前記第１アナログ信号から第２デジタル信号への変換動作を、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間内に実行する。
　本開示の固体撮像装置および撮像装置によれば、撮像動作中にテストを行うことができる。
図１は、実施の形態１における固体撮像装置の構成例を示すブロック図である。 図２Ａは、実施の形態１における画素回路の回路例を示す図である。 図２Ｂは、実施の形態１における画素回路の読み出し動作を示すタイムチャートである。 図３Ａは、実施の形態１における画素回路の通常の画素信号の読み出し動作を示すタイムチャートである。 図３Ｂは、実施の形態１における画素回路のテスト時の画素信号の読み出し動作を示すタイムチャートである。 図４は、１垂直走査期間毎に更新されるテスト信号としての第１アナログ信号の例を示す図である。 図５は、１垂直走査期間毎に更新されるテスト信号としての第１アナログ信号の他の例を示す図である。 図６は、実施の形態２における固体撮像装置の構成例を示すブロック図である。 図７は、実施の形態３における固体撮像装置の構成例を示すブロック図である。 図８は、実施の形態３における垂直走査回路の一部の構成例を示す回路図である。 図９は、実施の形態３における通常の画素信号の読み出し動作を示すタイムチャートである。 図１０は、実施の形態３におけるテスト時の画素信号の読み出し動作を示すタイムチャートである。 図１１は、実施の形態３におけるテスト時の画素信号の読み出し動作を示すタイムチャートである。 図１２は、実施の形態３における電圧比較器の構成例を示す回路図である。 図１３は、実施の形態４における固体撮像装置の構成例を示すブロック図である。 図１４Ａは、実施の形態５に係る撮像装置の構成例を示すブロック図である。 図１４Ｂは、実施の形態５に係る撮像装置の他の構成例を示すブロック図である。 図１５Ａは、実施の形態５に係る撮像装置の自動車への搭載例を示す図である。 図１５Ｂは、実施の形態５に係る図１５Ａの搭載例における撮像範囲の一例を示す図である。
　以下、本開示を実施するための形態に係る固体撮像装置を、図面を参照しながら説明する。
　但し、必要以上に詳細な説明は省略する場合がある。
　例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。つまり、以下の実施の形態は、いずれも本開示の一具体例を示すものであり、数値、形状、構成要素、構成要素の配置位置および接続形態、処理の順序などは、一例であり、本開示を限定するものではない。
　（実施の形態１）
　［固体撮像装置の構成例］
　図１は、実施の形態１に係る固体撮像装置１の構成例を示すブロック図である。
　同図に示す固体撮像装置１は、画素アレイ部１０、水平走査回路１２、垂直走査回路１４、複数の垂直信号線１９、タイミング制御部２０、カラム処理部２６、参照信号生成部２７、出力回路２８、および、信号処理部８０を備える。また、固体撮像装置１は、外部からマスタークロック信号の入力を受けるＭＣＬＫ端子、外部との間でコマンドまたはデータを送受信するためのＤＡＴＡ端子、外部へ映像データを送信するためのＤ１端子等を備え、これ以外にも電源電圧、グラウンド電圧が供給される端子類を備える。
　画素アレイ部１０は、行列状に配置された複数の画素回路３を有する。複数の画素回路３は、図１ではｎ行ｍ列に配置されている。
　ここで、画素回路３の構成例および動作について説明する。
　図２Ａは、実施の形態１に係る画素回路３の回路例を示す図である。また、図２Ｂは、実施の形態１における画素回路３の読み出し動作を示すタイムチャートである。
　図２Ａにおいて画素回路３は、フォトダイオードＰＤ、浮遊拡散層ＦＤ、読み出しトランジスタＴＲ、リセットトランジスタＲＳ、増幅トランジスタＳＦおよび選択トランジスタＳＥＬを備える。
　フォトダイオードＰＤは、光電変換する受光素子であり、受光量に応じた電荷を生成する。
　浮遊拡散層ＦＤは、フォトダイオードＰＤから読み出しトランジスタＴＲを介して読み出された電荷を一時的に保持する。
　読み出しトランジスタＴＲは、読み出し制御線φＴＲの読出し制御信号に従って、フォトダイオードＰＤから浮遊拡散層ＦＤに電荷を読み出す（つまり転送する）。
　リセットトランジスタＲＳは、リセット制御線φＲＳのリセット制御信号に従って、浮遊拡散層ＦＤの電荷をリセットする。これにより、浮遊拡散層ＦＤは電源電圧にリセットされる。リセットトランジスタＲＳのソースは浮遊拡散層ＦＤに接続され、ドレインはリセット電源線φＶＤＣＬに接続され、ゲートは、リセット制御線φＲＳに接続される。リセット電源線φＶＤＣＬは、固定的な電源電圧でよいが、図２Ｂに示すように、選択時のみ電源電圧になり、非選択時には接地レベルまたはローレベルになってもよい。また、図２Ｂにおけるリセット制御線φＲＳの正パルスから読み出し制御線φＴＲの正パルスまでが露光期間になる。
　増幅トランジスタＳＦは、浮遊拡散層ＦＤの電圧をアナログ画素信号として選択トランジスタＳＥＬを介して垂直信号線１９に出力する。アナログ画素信号は、リセットトランジスタＲＳによるリセット直後に増幅トランジスタＳＦから垂直信号線１９に出力されるリセットレベルと、読み出しトランジスタＴＲによる読み出し直後に増幅トランジスタＳＦから垂直信号線１９に出力される信号レベルとを含む。
　選択トランジスタＳＥＬは、選択制御線φＳＥＬの選択制御信号に従って、増幅トランジスタＳＦの画素信号を垂直信号線１９に出力するか否かを選択する。
　なお、図２Ａでは、いわゆる１画素１セル構造の画素回路の例を示したが、画素回路３は、いわゆる多画素１セル構造であってもよい。多画素１セル構造の画素回路は、例えば、複数のフォトダイオードＰＤを有し、浮遊拡散層ＦＤ、リセットトランジスタＲＳ、増幅トランジスタＳＦおよび選択トランジスタＳＥＬのいずれか、あるいは、すべてを単位セル内で複数のフォトダイオードが共有する構造であってもよい。
　図１の水平走査回路１２は、カラム処理部２６内のメモリ２５６を順に走査することにより、ＡＤ変換された画素信号を出力する。この走査は、カラムＡＤ回路の並び順と同じでよい。
　垂直走査回路１４は、画素アレイ部１０内の画素回路３の行毎に設けられた水平走査線群１５（行制御線群とも呼ぶ）を行単位に走査する。これにより、垂直走査回路１４は、画素回路３を行単位に選択し、選択した行に属する画素回路３から画素信号をｍ本の垂直信号線１９に同時に出力させる。水平走査線群１５は、画素回路の行と同数設けられる。図１では、ｎ個の水平走査線群１５（図１ではＶ１、Ｖ２、・・・、Ｖｎ）が設けられている。水平走査線群１５のそれぞれは、リセット制御線φＲＳ、読み出し制御線φＴＲ、選択制御線φＳＥＬ、リセット電源線φＶＤＣＬを含む。
　垂直信号線１９は、画素アレイ部１０内の画素回路３の列毎に設けられ、選択された行に属する画素回路３からの画素信号をカラムＡＤ回路２５に伝播する。複数の垂直信号線１９は、図１では垂直信号線Ｈ１～Ｈｍのｍ本からなる。複数のＡＤＣ入力線は、図１ではＡＤＣ入力線ＡＤＩＮ１～ＡＤＩＮｍのｍ本からなる。
　タイミング制御部２０は、種々の制御信号群を生成することにより、固体撮像装置１の全体を制御する。種々の制御信号群には、制御信号群ＣＮ１、ＣＮ２、ＣＮ４、ＣＮ５、ＣＮ８、カウンタクロック信号ＣＫ０が含まれる。例えば、タイミング制御部２０は、端子を介してマスタークロックＭＣＬＫを受け取り、種々の内部クロックを生成し水平走査回路や垂直走査回路などを制御する。
　カラム処理部２６は、列毎に設けられたカラムＡＤ回路２５と、テスト用回路２５ｔとを備える。各カラムＡＤ回路２５は、垂直信号線１９からの画素信号をＡＤ変換する。より詳しくは、カラムＡＤ回路２５は、アナログ画素信号のリセットレベルおよび信号レベルそれぞれをデジタル化して、デジタル化したリセットレベルとデジタル化した信号レベルとの差分をデジタル画素信号として検出する相関二重検出を行う。
　カラムＡＤ回路２５のそれぞれは、電圧比較器２５２、カウンタ部２５４、およびメモリ２５６を備える。
　電圧比較器２５２は、垂直信号線１９からのアナログの画素信号と、参照信号生成部２７で生成される、ランプ波形（つまり三角波）を含む参照信号ＲＡＭＰとを比較し、例えば、前者が後者より大きくなった時に比較結果を示す出力信号を反転する。比較は、アナログ画素信号のリセットレベルと信号レベルのそれぞれに対して行われる。
　カウンタ部２５４は、参照信号ＲＡＭＰ中の三角波の変化開始から電圧比較器２５２の出力信号が反転するまでの時間をカウントする。反転するまでの時間は、アナログ画素信号の値に応じて定まるので、カウント値はデジタル化された画素信号の値になる。
　メモリ２５６は、カウンタ部２５４のカウント値つまりデジタルの画素信号を保持する。
　テスト用回路２５ｔは、カラムＡＤ回路２５と同一の内部構成であるが、垂直信号線１９の代わりにテスト信号線８に接続されている点が異なる。具体的には、テスト用回路２５ｔは、垂直信号線１９からのアナログの画素信号を入力する代わりに、テスト信号線８からのテスト用の第１アナログ信号を入力する。第１アナログ信号は、テスト用回路２５ｔによりデジタル値に変換され、第２デジタル信号として信号処理部８０に出力される。
　参照信号生成部２７は、三角波を含む参照信号ＲＡＭＰを生成し、各カラムＡＤ回路２５内の電圧比較器２５２のプラス入力端子に参照信号ＲＡＭＰを出力する。
　出力回路２８は、デジタルの画素信号を映像データ端子Ｄ１に出力する。
　信号処理部８０は、テスト信号生成回路８１と、ＤＡＣ（Ｄｉｇｉｔａｌ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）８２と、判定回路８３とを備える。
　テスト信号生成回路８１は、テスト用の第１デジタル信号Ｄ１を生成する。第１デジタル信号Ｄ１は、時間的に前後する第１デジタル値（Ｄｒ）および第２デジタル値（Ｄｓ）を含む。
　ＤＡＣ８２は、機能安全用のデジタル－アナログコンバーターである。具体的には、ＤＡＣ８２は、テスト信号生成回路８１で生成された第１デジタル信号を第１アナログ信号Ａ１に変換し、変換した第１アナログ信号Ａ１を、アナログ画素信号の代替として画素アレイ部１０またはカラム処理部２６に供給する。図１では、第１アナログ信号は、カラム処理部２６のテスト用回路２５ｔに供給される例を示している。第１アナログ信号は、時間的に前後する第１アナログ値（Ａｒ）および第２アナログ値（Ａｓ）を含む。第１アナログ値（Ａｒ）は、第１デジタル値（Ｄｒ）のＤＡ変換結果である。第２アナログ値（Ａｓ）は、第２デジタル値（Ｄｓ）のＤＡ変換結果である。
　判定回路８３は、第１デジタル信号と、カラム処理部２６によって第１アナログ信号から変換された第２デジタル信号との差分が期待値の範囲内であるか否かを判定する。具体的には、判定回路８３は、第１デジタル信号と、第２デジタル信号との差分が期待値の範囲内であれば正常と判定し、範囲外であれば異常と判定する。期待値は、固体撮像装置１に要求される性能に応じて０以上の値に設定される。
　また、図３Ａは、実施の形態に係る固体撮像装置１の通常の画素信号の読み動作を示すタイムチャートである。
　１水平走査期間のそれぞれにおいて参照信号ＲＡＭＰは、図３Ａのダウンカウント期間（ｔ１０～ｔ１４）およびアップカウント期間（ｔ２０～ｔ２４）のそれぞれにおいて三角波となる。
　ダウンカウント期間（ｔ１０～ｔ１２）は、増幅トランジスタＳＦから出力されるアナログ画素信号のうちのリセット成分ＶｒｓｔのレベルをＡＤ変換するための期間である。ダウンカウント期間の開始（三角波の変化開始）から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりダウンカウントされる。このカウント値はアナログ画素信号のリセット成分ＶｒｓｔのＡＤ変換結果そのものである。以下、ダウンカウント期間（ｔ１０～ｔ１２）を含むｔ４～ｔ１４の期間をリセットレベル読み出し期間Ｔｒと呼ぶ。
　アップカウント期間（ｔ２０～ｔ２２）は、増幅トランジスタＳＦから出力される、アナログ画素信号のうちのデータ成分（信号成分Ｖｓｉｇ＋リセット成分Ｖｒｓｔ）のレベルをＡＤ変換するための期間である。アップカウント期間の開始（三角波の変化開始）から電圧比較器２５２の出力が反転するまでの時間がカウンタ部２５４によりアップカウントされる。このアップカウントは、アナログ画素信号のデータ成分（Ｖｓｉｇ＋Ｖｒｓｔ）をデジタル値に変換する。このアップカウントは、リセット成分Ｖｒｓｔを示すダウンカウント値を初期値とするので、アップカウント期間の終了時のカウント値は、データ成分からリセット成分を減算するＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関二重検出）の結果を表す。つまり、アップカウント期間の終了時のカウント値は、アナログ画素信号の信号成分Ｖｓｉｇを表すデジタル値そのものである。以下、アップカウント期間（ｔ２０～ｔ２２）を含むｔ１４～ｔ２４の期間を信号レベル読み出し期間Ｔｓと呼ぶ。
　このように、カラムＡＤ回路２５は、誤差となる各列のクロックスキューやカウンタディレイ等のばらつきを排除して、真の信号成分Ｖｓｉｇのみを取り出す、つまり、デジタルＣＤＳを行う。
　このような１水平走査期間の動作をｎ行に対して順次行うことにより１フレームの画像が得られる。
　図３Ｂは、実施の形態１における画素回路３のテスト時の画素信号の読み出し動作を示すタイムチャートである。この動作は、固体撮像装置１の撮像動作中の垂直帰線区間に含まれる１水平走査期間内に実行される。言い換えれば、図３Ａが垂直帰線区間以外の１水平走査期間の読み出し動作を示すのに対して、図３Ｂは垂直帰線区間内の１水平走査期間のテスト動作を示す。図３Ｂは、図３Ａと比べて、垂直信号線１９の代わりにテスト信号Ａ１（Ａｒ、Ａｓ）を図示している点が主に異なっている。以下、図３Ａと同じ点は説明を繰り返さないで、異なる点を中心に説明する。
　テスト信号は、アナログ画素信号の代替として、ＤＡＣ８２からテスト用回路２５ｔに供給される第１アナログ信号Ａ１を示している。第１アナログ信号Ａ１は、テスト信号生成回路８１に生成された第１デジタル信号Ｄ１がＤＡ変換された信号である。第１アナログ信号Ａ１に含まれる第１アナログ値Ａｒ、第２アナログ値Ａｓは、第１デジタル値Ｄ１に含まれる第１デジタル値Ｄｒ、第２デジタル値Ｄｓに対応する。
　リセットレベル読み出し期間Ｔｒにおいて、テスト用回路２５ｔ内の電圧比較器２５２は、参照信号ＲＡＭＰの第１ランプ波形と、第１アナログ値Ａｒとを比較し、信号レベル読み出し期間Ｔｓにおいて参照信号ＲＡＭＰの第２ランプ波形と第２アナログ値Ａｓとを比較する。
　カウンタ部２５４は、リセットレベル読み出し期間Ｔｒにおける第１ランプ波形の変化開始から電圧比較器２５２の判定結果が反転するまでの時間を示す第１カウント値と、信号レベル読み出し期間Ｔｓにおける２ランプ波形の変化開始から電圧比較器２５２の判定結果が反転するまでの時間を示す第２カウント値との差分を第２デジタル信号Ｄ２として出力する。第２デジタル信号Ｄ２は、第１デジタル信号Ｄ１の第１デジタル値Ｄｒと第２デジタル値Ｄｓとの差分に対応し、第１アナログ信号Ａ１の第１アナログ値Ａｒと第２アナログ値Ａｓとの差分に対応する。固体撮像装置１に異常がなければ、第２デジタル値は、第１デジタル値Ｄｒと第２デジタル値Ｄｓとの差分に一致するか、または、誤差の範囲内に収まる。
　このように、図１の固体撮像装置１は、テスト信号生成回路８１、ＤＡＣ８２、判定回路８３、テスト用回路２５ｔを用いて、ループバック方式のテストを、撮像動作中に行うことができる。テスト用回路２５ｔは、カラムＡＤ回路２５と同一構成であり、カラムＡＤ回路２５の代表として、ＡＤ変換のリニアリティの故障検出などがテストされる。
　次に、テスト信号の具体例について説明する。
　図４は、１垂直走査期間毎に更新されるテスト信号としての第１アナログ信号Ａ１の例を示す図である。また、図５は、１垂直走査期間毎に更新されるテスト信号としての第１アナログ信号Ａ１の他の例を示す図である。
　図４および図５において横軸は時間を示す。図中の１Ｖは、１垂直走査期間を示す。図中の１Ｈは、垂直帰線区間内の１水平走査期間を示す。縦軸は第１アナログ信号に含まれる第１アナログ値Ａｒおよび第２アナログ値Ａｓを示す。第１アナログ値Ａｒおよび第２アナログ値Ａｓは、テスト信号生成回路８１に生成された第１デジタル値Ｄ１および第２デジタル値Ｄ２がＤＡ変換された値である。
　テスト信号生成回路８１は、例えば、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、第１デジタル信号Ｄ１を増加または減少させる。
　図４の例では、テスト信号生成回路８１は、撮像動作中の垂直帰線区間毎に、第１デジタル値Ｄｒを所定ステップ量だけ増加させ、第２デジタル値Ｄｓを固定値の０としている。所定ステップ量は、例えば、参照信号生成部２７内で参照信号を生成するデジタル－アナログ変換回路の最小ステップ量よりも大きくてよい。また、テスト信号生成回路８１は、第１デジタル信号を、下限値から上限値まで順次増加させること、または、上限値から下限値まで順次減少させることを繰り返す。また、テスト信号生成回路８１は、複数の垂直動作期間に渡って、第１デジタル値Ｄｒを下限値（例えば０）から上限値（例えばフルレンジ対応する値）まで順次増加させることを繰り返す。
　また、図５の例では、テスト信号生成回路８１は、撮像動作中の垂直帰線区間毎に、第１デジタル値Ｄｒを固定値として生成し、第２デジタル値Ｄｓを所定ステップ量だけ減少させる。第１デジタル値Ｄｒの固定値は、例えば、アナログ画素信号のリセットレベルである電源電圧ＡＶＤＤＰに対応する値でよい。また、テスト信号生成回路８１は、複数の垂直動作期間に渡って、第２デジタル値Ｄｓを上限値（例えば電源電圧ＡＶＤＤＰ対応の値）から下限値（例えば０）まで順次現象させることを繰り返す。
　これにより、カラム処理部２６におけるＡＤ変換のリニアリティのテストを高い精度で行うことができる。
　以上説明してきたように実施の形態１における固体撮像装置１は、行列状に配置された複数の画素回路３を有する画素アレイ部１０と、アナログ画素信号をデジタル画素信号に変換するために前記複数の画素回路３の列毎に設けられたカラムＡＤ回路２５を有するカラム処理部２６と、テスト用の第１デジタル信号Ｄ１を生成するテスト信号生成回路８１と、前記第１デジタル信号を第１アナログ信号Ａ１に変換し、前記第１アナログ信号Ａ１を前記アナログ画素信号の代替として前記画素アレイ部１０または前記カラム処理部２６に供給するＤＡＣ８２と、前記第１デジタル信号Ｄ１と、前記カラム処理部によって前記第１アナログ信号Ａ１から変換された第２デジタル信号Ｄ２との差分が期待値の範囲内であるか否かを判定する判定回路８３と、を備え、前記テスト信号生成回路８１は、前記第１デジタル信号Ｄ１の生成動作を、撮像動作中の垂直帰線区間に含まれる１水平走査期間内に実行し、前記カラム処理部２６は、前記第１アナログ信号Ａ１から第２デジタル信号Ｄ２への変換動作を、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間内に実行する。
　これによれば、撮像動作中にテストを行うことができる。言い換えれば、撮像動作時とは異なるタイミングでテストするテストモードを設ける必要がない。
　ここで、前記カラム処理部２６は、さらに、前記列ＡＤＣと同じ内部構成を有するテスト用回路２５ｔを備え、前記第１アナログ信号Ａ１は、前記アナログ画素信号の代替として前記テスト用回路２５ｔに供給されてもよい。
　これによれば、テスト用回路は、列ＡＤＣ（列Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）の代表として、例えばＡＤ変換のリニアリティの故障検出をすることができる。
　ここで、前記固体撮像装置１は、時間的に変化するランプ波形を有する参照信号を生成する参照信号生成部２７を有し、前記カラムＡＤ回路２５は、前記参照信号と前記アナログ画素信号とを比較する電圧比較器２５２と、前記ランプ波形の変化開始から前記電圧比較器の判定結果が反転するまでの時間に応じたカウント値を前記デジタル画素信号として出力するカウンタ部２５４とを有し、前記ＤＡＣ８２は、前記第１アナログ信号Ａ１が前記ランプ波形の振幅より大きくならないように、参照信号生成部２７と連動して前記第１アナログ信号Ａ１の出力ゲインを調整してもよい。
　ここで、前記テスト信号生成回路８１は、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル信号Ｄ１を増加または減少させてもよい。
　ここで、前記テスト信号生成回路８１は、前記第１デジタル信号Ｄ１を、下限値から上限値まで順次増加させること、または、上限値から下限値まで順次減少させることを繰り返し、前記所定の範囲は、前記カラムＡＤ回路２５の入力レンジに対応してもよい。
　ここで、前記アナログ画素信号は、リセットレベルおよび信号レベルを含み、前記カラムＡＤ回路２５は、前記アナログ画素信号のリセットレベルおよび信号レベルそれぞれをデジタル化して、デジタル化したリセットレベルとデジタル化した信号レベルとの差分を前記デジタル画素信号として検出する相関二重検出を行い、前記テスト信号生成回路８１は、第１デジタル値Ｄｒおよび第２デジタル値Ｄｓを含む第１デジタル信号Ｄ１を生成し、前記１水平走査期間は、リセットレベル読み出し期間Ｔｒと信号読み出し期間Ｔｓとを含み、前記テスト信号生成回路８１は、前記垂直帰線区間に含まれる前記１水平走査期間内のリセットレベル読み出し期間Ｔｒにおいて前記第１デジタル値Ｄｒを生成し、前記垂直帰線区間に含まれる前記１水平走査期間内の信号レベル読み出し期間Ｔｓにおいて前記第２デジタル値Ｄｓを生成してもよい。
　ここで、前記テスト信号生成回路８１は、前記第１デジタル値Ｄｒを電源電圧に対応する固定値として生成し、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第２デジタル値Ｄｓを増加または減少させてもよい。
　ここで、前記テスト信号生成回路８１は、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル値Ｄｒを増加または減少させ、前記第２デジタル値Ｄｓを、接地レベルを示す固定値として生成してもよい。
　ここで、前記ＤＡＣ２５は、前記第１デジタル値Ｄｒを第１アナログ値Ａｒに変換し、前記第１アナログ値Ａｒを前記アナログ画素信号のリセットレベルの代替として前記画素アレイ部１０または前記カラム処理部２６に供給し、前記第２デジタル値Ｄｓを第２アナログ値Ａｓに変換し、前記第２アナログ値Ａｓを前記アナログ画素信号の信号レベルの代替として前記画素アレイ部１０または前記カラム処理部２６に供給し、前記固体撮像装置１は、前記リセットレベル読み出し期間Ｔｒにおいて時間的に変化する第１ランプ波形と、前記信号レベル読み出し期間Ｔｓにおいて時間的に変化する第２ランプ波形とを有する参照信号を生成する参照信号生成部２７を有し、前記カラムＡＤ回路２５は、前記垂直帰線区間に含まれる前記１水平走査期間内の前記リセットレベル読み出し期間Ｔｒにおいて前記第１ランプ波形と、前記第１アナログ値Ａｒとを比較し、前記信号レベル読み出し期間Ｔｓにおいて前記第２ランプ波形と前記第２アナログ値Ａｓとを比較する電圧比較器２５２と、前記第１ランプ波形の変化開始から前記電圧比較器２５２の判定結果が反転するまでの時間を示す第１カウント値と、前記第２ランプ波形の変化開始から前記電圧比較器２５２の判定結果が反転するまでの時間を示す第２カウント値との差分を前記デジタル画素信号として出力するカウンタ部２５４とを有していてもよい。
　ここで、前記判定回路８３は、前記第１デジタル信号Ｄ１と、前記第２デジタル信号Ｄ２との差分が期待値の範囲内であれば正常と判定し、範囲外であれば異常と判定してもよい。
　ここで、前記テスト信号生成回路８１は、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル値Ｄｒおよび第２デジタル値Ｄｓの少なくとも一方を増加または減少させ、前記ＤＡＣ８２の出力ゲインは、前記第１アナログ値Ａｒが前記第１ランプ波形の振幅より大きくならないように、かつ、前記第２アナログ値Ａｓが前記第２ランプ波形の振幅より大きくならないように調整されてもよい。
　ここで、前記参照信号生成部２７は、前記参照信号を生成するデジタル－アナログ変換回路を有し、前記テスト信号生成回路８１は、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル信号Ｄ１を所定ステップ量だけ増加または減少させ、前記所定ステップ量は、前記デジタル－アナログ変換回路における最小ステップ量よりも大きくてもよい。
　ここで、前記テスト領域１０１は、前記カラム処理部２６から最も離れたＮ行に対応するテスト用の画素回路３を有し、前記テスト信号生成回路８１は、撮像動作中の１垂直帰線区間内のＮ個の水平走査期間に、前記第１デジタル信号をＮ回増加または減少させてもよい。
　なお、参照信号生成部２７において参照御信号を生成するときのゲイン信号と、ＤＡＣ８２のゲイン信号と連動させてＤＡＣ８２の最大振幅を調整してもよい。
　また、撮像動作中のアナログ画素信号の最大振幅に対応する第１アナログ信号でテストできるように、ＤＡＣ８２と参照信号生成部２７の参照信号の最大振幅を揃えておくことが好ましい。なお、ＤＡＣ８２のゲインは予め決めておればゲイン連動の必要はない。
　ここで、機能安全として、ＦＴＴＩ（フォルトトレラント時間間隔）が設定されていれば、その値を満足するように、ＤＡＣ８２のＤＡ分解能とレンジを決めてもよい。
　（実施の形態２）
　次に実施の形態２における固体撮像装置１について説明する。
　実施の形態２では、テスト用回路２５ｔを備えないで、テスト信号である第１アナログ信号Ａ１を、複数のカラムＡＤ回路２５に供給する構成例について説明する。
　図６は、実施の形態２における固体撮像装置１の構成例を示すブロック図である。図６は、図１と比べて、テスト用回路２５ｔが削除された点と、選択回路８４が追加された点とが異なる。以下、同じ点は説明を繰り返さないで、異なる点を中心に説明する。
　選択回路８４は、複数の画素回路３の列毎に設けられたセレクタ８５を備える。
　各セレクタ８５は、垂直信号線１９からのアナログ画素信号およびＤＡＣ８２からの第１アナログ信号Ａ１の一方を選択して対応するカラムＡＤ回路２５に出力する。セレクタ８５の選択は、信号処理部８０からの選択制御信号による。各セレクタ８５は、例えば、撮像動作中の垂直走査期間内の垂直帰線区間に含まれる１つ以上の水平走査期間ではＤＡＣ８２からの第１アナログ信号Ａ１を選択し、撮像動作中の垂直走査期間内の垂直帰線区間以外の水平走査期間では垂直信号線１９からのアナログ画素信号を選択する。
　この構成により、ＤＡＣ８２から出力されるテスト信号としての第１アナログ信号Ａ１は、各列のカラムＡＤ回路２５に供給される。したがって、全ての列のカラムＡＤ回路２５におけるＡＤ変換のリニアリティの故障検出等を行うことができる。
　以上説明してきたように実施の形態２における固体撮像装置１は、さらに、前記複数の画素回路３の列毎に設けられたセレクタ８５を備え、前記セレクタ８５は、前記アナログ画素信号および前記第１アナログ信号Ａ１の一方を選択して対応する列ＡＤＣに出力し、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間では、前記第１アナログ信号Ａ１を選択し、撮像動作中の前記垂直帰線区間に含まれない１水平走査期間では、前記アナログ画素信号を選択する。
　これによれば、撮像動作中にテストを行うことができる。言い換えれば、撮像動作時とは異なるタイミングでテストするテストモードを設ける必要がない。加えて、全ての列のカラムＡＤ回路２５におけるＡＤ変換のリニアリティの故障検出等を行うことができる。
　（実施の形態３）
　実施の形態３では、ＤＡＣ８２からテスト信号としての第１アナログ信号Ａ１をアナログ画素信号の代替として、画素アレイ部１０に供給する構成例について説明する。
　図７は、実施の形態３における固体撮像装置１の構成例を示すブロック図である。図７は、図１と比べて、テスト用回路２５ｔが削除された点と、画素アレイ部１０がテスト領域１０１を有する点と、ＤＡＣ８２からのテスト信号である第１アナログ信号Ａ１が垂直走査回路１４を介してテスト領域に供給される点とが異なっている。以下、異なる点を中心に説明する。
　画素アレイ部１０は、複数の画素回路３の行のうち少なくとも１行を構成する画素回路３からなるテスト領域１０１を有する。テスト領域１０１内の画素回路３は、他の画素回路３と同じ内部構成であり、図２Ａと同じでよい。
　ＤＡＣ８２からのテスト信号である第１アナログ信号Ａ１は、垂直走査回路１４を介してテスト領域１０１内の画素回路３に供給される。具体的には、テスト領域１０１内のリセットトランジスタＲＳのドレインには、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間では、第１アナログ信号Ａ１が供給される。これにより、第１アナログ信号Ａ１は、アナログ画素信号の代替として、リセットトランジスタＲＳを介して浮遊拡散層ＦＤおよび増幅トランジスタＳＦのゲートに供給される。
　さらに、テスト領域１０１への第１アナログ信号Ａ１の供給について詳しく説明する。
　図８は、実施の形態３における垂直走査回路１４の一部の構成例を示す回路図である。図８では、垂直走査回路１４の内部構成のうちの、リセット電源線φＶＤＣＬを出力する回路部分のみを示し、これ以外の構成は省略している。図８の垂直走査回路１４は、これらのリセット電源線φＶＤＣＬ１～φＶＤＣＬｎ、φＶＤＣＬｔにリセット電源信号を駆動する複数のドライバ１４１を含む。リセット電源線φＶＤＣＬ１～φＶＤＣＬｎは、画素アレイ部１０内の画素回路３の第１行～第ｎ行のリセットトランジスタＲＳのドレインに接続される。リセット電源線φＶＤＣＬｔは、テスト領域１０１内の画素回路３のリセットトランジスタＲＳのドレインに接続される。リセット電源線φＶＤＣＬｔに接続されたドライバ１４１は、電源電圧として第１アナログ信号Ａ１が供給され、その結果、リセット電源線φＶＤＣＬｔに第１アナログ信号Ａ１を出力する。
　図９は、実施の形態３における通常の画素信号の読み出し動作を示すタイムチャートである。同図のリセット制御線φＲＳ、読み出し制御信号φＴＲ、選択制御線φＳＥＬは、図３Ａと同じである。リセット電源線φＶＤＣＬｉ（ｉは１～ｎのいずれか）は、選択制御線と同様の信号が駆動され、選択されている期間に渡ってリセットトランジスタＲＳのドレインをハイレベルまたは電源電圧（ＶＤＣＬ）にする。
　これに対して、図１０は、実施の形態３におけるテスト時の画素信号の読み出し動作を示すタイムチャートである。すなわち、撮像動作中の垂直帰線区間内のテスト動作を示す。図１０は、図９と比べて、リセット電源線φＶＤＣＬｔの信号が、選択制御線φＳＥＬによって選択されている期間に渡って一定レベルではなく、第１アナログ信号の第１アナログ値Ａｒと第２アナログ値Ａｓのレベルになっている点が異なっている。リセット制御線φＲＳは、択制御線φＳＥＬによって選択されている期間に渡ってハイレベルである。つまり、リセットトランジスタＲＳは、択制御線φＳＥＬによって選択されている期間中はずっとオンになっている。その結果、浮遊拡散層ＦＤおよび増幅トランジスタＳＦのゲートには、第１アナログ信号Ａ１が供給される。図１０のように、浮遊拡散層ＦＤは、リセットレベル読み出し期間Ｔｒでは第１アナログ値Ａｒになり、信号レベル読み出し期間Ｔｓでは第２アナログ値Ａｓになる。第１アナログ値Ａｒと第２アナログ値Ａｓとの差分は、第１アナログ信号Ａ１の値となる。
　図１１は、実施の形態３におけるテスト時の画素信号の読み出し動作を示すタイムチャートである。図１１は、図３Ｂと比べて、リセット信号φＲＳと、テスト信号の供給先とが異なっている。以下、異なる点を中心に説明する。
　リセット信号φＲＳは、図１０に示したように、選択信号φＳＥＬと同じ期間ハイレベルになっている。これにより、リセットトランジスタＲＳは、択制御線φＳＥＬによって選択されている期間中は常にオンになっている。
　テスト信号である第１アナログ信号Ａ１に、リセットトランジスタＲＳを介して浮遊拡散層ＦＤに供給される。図１０と同様に、浮遊拡散層ＦＤは、リセットレベル読み出し期間Ｔｒでは第１アナログ値Ａｒになり、信号レベル読み出し期間Ｔｓでは第２アナログ値Ａｓになる。
　このように、実施の形態３における固体撮像装置１は、画素回路３内の浮遊拡散層ＦＤにテスト信号である第１アナログ信号Ａ１を供給する。これにより、カラムＡＤ回路２５の故障検出だけでなく、画素回路の故障検出、垂直信号線１９の断線検出および短絡検出も行うことができる。
　図１２は、実施の形態３における電圧比較器２５２の構成例を示す回路図である。同図の電圧比較器２５２は、入力容量素子Ｃ１、Ｃ２、差動回路２５２ａ、出力回路２５２ｂ、コンパレータ電流源２５３を備える。
　入力容量素子Ｃ１は、垂直信号線１９からのアナログ画素信号が入力される。入力容量素子Ｃ２は、参照信号ＲＡＭＰが入力される。
　差動回路２５２ａは、４つのトランジスタＴ２１～Ｔ２４を備える。垂直信号線１９からのアナログ画素信号は、入力容量素子Ｃ１を介してトランジスタＴ２１のゲート端子に入力される。参照信号ＲＡＭＰは、入力容量素子Ｃ２を介してトランジスタＴ２２のゲート端子に入力される。さらに、差動回路２５２ａには、入力容量素子Ｃ１、Ｃ２をリセットするためのスイッチＳＷ１、ＳＷ２が付加されている。入力容量素子Ｃ１、Ｃ２は、図３Ａ、図３Ｂ、図１１では、リセット信号ＰＳＥＴによってリセットされる。
　コンパレータ電流源２５３は、差動回路２５２ａのトランジスタＴ２１、Ｔ２２のソース端子に接続される。
　以上説明してきたように、実施の形態３における固体撮像装置１は、前記画素アレイ部１０は、前記複数の画素回路３の行のうち少なくとも１行を構成する画素回路３からなるテスト領域１０１を有し、前記複数の画素回路３のそれぞれは、前記アナログ画素信号に対応する信号電荷を保持する浮遊拡散層ＦＤと、前記浮遊拡散層ＦＤにリセット電位を設定するリセットトランジスタＲＳと、前記浮遊拡散層ＦＤに接続されたゲートを有し前記ゲートの電位を垂直信号線１９に出力する増幅トランジスタＳＦと、を備え、前記リセットトランジスタＲＳのソースは、前記浮遊拡散層ＦＤに接続され、前記テスト領域１０１内の前記リセットトランジスタＲＳのドレインには、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間では、前記第１アナログ信号Ａ１が供給される。
　これによれば、撮像動作中に、カラムＡＤ回路２５の故障検出だけでなく、画素回路３の故障検出、垂直信号線１９の断線検出および短絡検出も行うことができる。
　ここで、前記テスト領域１０１を構成する前記少なくとも１行は、前記カラム処理部２６から最も離れた行を含んでいてもよい。
　これによれば、垂直信号線１９の断線検出および短絡検出をより確実に行うことができる。
　（実施の形態４）
　実施の形態４では、実施の形態３におけるテスト領域が、画素アレイ部１０の列方向の両端に２つ設けられる構成例について説明する。
　図１３は、実施の形態４における固体撮像装置１の構成例を示すブロック図である。同１３は、図７と比べると、カラム処理部２６の代わりに、２つのカラム処理部２６Ａ、２６Ｂを備える点と、テスト領域１０１の代わりに２つのテスト領域１０１Ａ、１０１Ｂを備える点とが主に異なっている。以下、異なる点を中心に説明する。
　カラム処理部２６Ａは、複数の画素回路３の列のうち半数の列に対応するカラムＡＤ回路２５を備える。半数の列は、例えば、奇数列の集合、２列飛ばしの連続２列の集合、４列飛ばしの連続４列の集合、行方向の一端側の連続する半数の列または他端側の連続する半数の列などでよい。
　カラム処理部２６Ｂは、複数の画素回路３の列のうち残り半数の列に対応するカラムＡＤ回路２５を有している。
　カラム処理部２６Ａとカラム処理部２６Ｂとは、列方向に画素アレイ部１０を挟んで配置される。
　画素アレイ部１０は、テスト領域１０１Ａとテスト領域１０１Ｂとを有する。
　テスト領域１０１Ａは、カラム処理部２６Ａから最も離れた少なくとも１行に含まれる画素回路３のうち、上記半数の列に対応する画素回路３からなる。
　テスト領域１０１Ｂは、カラム処理部２６Ｂから最も離れた少なくとも１行に含まれる画素回路３のうち、上記の残り半数の列に対応する画素回路３からなる。
　テスト領域１０１Ａおよびテスト領域１０１Ｂ内のリセットトランジスタＲＳのドレインには、撮像動作中の垂直帰線区間に含まれる１水平走査期間では、第１アナログ信号Ａ１が供給される。
　これによれば、実施の形態３と同様に、撮像動作中に、カラムＡＤ回路２５の故障検出だけでなく、画素回路３の故障検出、垂直信号線１９の断線検出および短絡検出も行うことができる。加えて、実施の形態４の固体撮像装置１は、２つのカラム処理部２６Ａ、２６Ｂが並列に同時に動作できるので、実施の形態１～３よりも２倍程度高速化することができる。
　以上説明してきたように、実施の形態４における固体撮像装置１は、前記カラム処理部２６は、前記複数の画素回路３の列のうち半数の列に対応する第１カラム処理部２６Ａと、前記複数の画素回路３の列のうち残り半数の列に対応する第２カラム処理部２６Ｂとを備え、前記第１カラム処理部２６Ａと第２カラム処理部２６Ｂとは、前記列方向に前記画素アレイ部１０を挟んで配置され、前記複数の画素回路３は、前記第１カラム処理部２６Ａから最も離れた少なくとも１行中の前記半数の列に対応するテスト用の画素回路３を有する第１テスト領域１０１Ａと、前記第２カラム処理部２６Ｂから最も離れた少なくとも１行中の前記残り半数の列に対応するテスト用の画素回路３を有する第２テスト領域１０１Ｂとを有し、前記複数の画素回路３のそれぞれは、前記アナログ画素信号に対応する信号電荷を保持する浮遊拡散層ＦＤと、前記浮遊拡散層ＦＤにリセット電位を設定するリセットトランジスタＲＳと、前記浮遊拡散層ＦＤに接続されたゲートを有し前記ゲートの電位を垂直信号線１９に出力する増幅トランジスタＳＦと、を備え、前記リセットトランジスタＲＳのソースは、前記浮遊拡散層ＦＤに接続され、前記第１テスト領域１０１Ａおよび前記第２テスト領域１０１Ｂ内の前記リセットトランジスタＲＳのドレインには、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間では、前記第１アナログ信号Ａ１が供給される。
　これによれば、撮像動作中に、カラムＡＤ回路２５の故障検出だけでなく、画素回路３の故障検出、垂直信号線１９の断線検出および短絡検出も行うことができる。
　（実施の形態５）
　以下、図面を参照しながら、実施の形態５に係る撮像装置について説明する。なお、本実施の形態に備わる撮像装置は、上述した実施の形態１～４に係る固体撮像装置１を１つ以上備える。以下、詳細を説明する。
　図１４Ａは、実施の形態５に係る撮像装置の構成例を示すブロック図である。同図の撮像装置は、ＣＩＳ（ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ）９１、ＩＳＰ（Ｉｍａｇｅ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）９２およびモニタ９３を備え、例えば、デジタルカメラやスマートフォンのカメラである。
　ＣＩＳ９１は、各実施の形態に示した固体撮像装置１である。
　ＩＳＰ９２は、ＣＩＳ９１からの画像信号を受けて、画像の拡大、縮小、圧縮符号化、復号化等々の画像処理を行う。
　モニタ９３は、撮像時のユーザ確認用のモニタである。
　なお、ＣＩＳ９１とＩＳＰ９２とは、１チップのＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ）９０であってもよいし、別チップであってもよい。ＣＩＳ９１とＩＳＰ９２とが別チップある場合、信号処理部８０は、ＣＩＳ９１に備えられてもよいし、ＣＩＳ９２に備えられてもよい。
　また、信号処理部８０の一部は回路ではなくソフトウェアにより実現してもよい。
　さらに、図１４Ｂは、実施の形態５に係る撮像装置の他の構成例を示すブロック図である。同図の撮像装置は、ＣＩＳ（ＣＭＯＳ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ）９１、ＩＳＰ（Ｉｍａｇｅ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）９２、センサー９４、センサーＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）９５、警告部９６、および制御部９７を備え、例えば、自動車に搭載されるカメラシステムである。
　ＣＩＳ９１とＩＳＰ９２とは、図１４Ａと同様である。
　センサー９４は、例えば、測距用のレーダー（ｒａｄａｒ）センサー、測距用のライダー（Ｌｉｄａｒ：　Ｌｉｇｈｔ　Ｄｅｔｅｃｔｉｏｎ　ａｎｄ　Ｒａｎｇｉｎｇ）センサーである。
　センサーＥＣＵ９５は、ＩＳＰ９２、センサー９４からの信号を受けた、警告部９６および制御部９７を制御する。
　警告部９６は、例えば、自動車のインスツルメントパネル内の各種の状態表示灯や警告灯等である。
　制御部９７は、例えば、自動車のステアリングやブレーキ等を動かすアクチュエーター等を制御する。
　なお、図１４Ｂの撮像装置は、ビューシステム、ＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ：先進運転支援システム）や自動運転などのセンシングシステムに対応し、ビューシステムではモニタに接続され、前記センシングシステムではセンサーＥＣＵを介して、警告または制御（ステアリング、ブレーキなど）を実施するようにしてもよい。
　図１５Ａは、実施の形態５に係る撮像装置の自動車Ｍ１への搭載例を示す図である。図１５Ｂは、実施の形態５に係る図１５Ａの搭載例における撮像範囲の一例を示す図である。
　図１５Ａでは、例えば図１４Ａの撮像装置が複数の取り付け箇所Ｃ１～Ｃ９のそれぞれに取り付けられる。取り付け箇所Ｃ１は、自動車Ｍ１の前方部分である。取り付け箇所Ｃ２は、自動車Ｍ１の車体左側部分である。取り付け箇所Ｃ３は、自動車Ｍ１の車体右側部分である。取り付け箇所Ｃ４は、左側ドアミラーである。取り付け箇所Ｃ５は、右側ドアミラーである。取り付け箇所Ｃ６は、ルームミラーである。取り付け箇所Ｃ７は、自動車Ｍ１の後方中央部分である。取り付け箇所Ｃ８は、自動車Ｍ１の後方左側部分である。取り付け箇所Ｃ９は、自動車Ｍ１の後方右側部分である。
　また、図１５Ｂに示す、撮像範囲Ｓ１～Ｓ９は、取り付け箇所Ｃ１～Ｃ９の撮像カメラに対応している。　図１５Ａ、図１５Ｂに示すように、ビュー用カメラやセンシング用カメラとしての撮像装置は、撮像の対象範囲に応じて、輸送機器（車両、自動車）の前方、サラウンド、サイド、リア、インテリジェントリアを取り付け位置にすることが出来る。
　以上のように、実施の形態５における撮像装置は、上記の固体撮像装置１を備え、ビューシステム、ＡＤＡＳ（先進運転支援システム）のセンシングシステム、および、自動運転のセンシングシステムのいずれか１つのシステムを構成する。
　ここで、前記撮像装置は、前記輸送機器の前方、左サイド、右サイド、左ドアミラー、右ドアミラー、ルームミラーの１つ以上に搭載されてもよい。
　（その他の実施の形態）
　以上、本開示の固体撮像装置、及びそれを用いる撮像装置について、上記実施の形態に基づいて説明してきたが、本開示の固体撮像装置、及びそれを用いる撮像装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本開示の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示の固体撮像装置、及びそれを用いる撮像装置を内蔵した各種機器も本開示に含まれる。
　本開示は、固体撮像装置および撮像装置に利用可能である。
１　固体撮像装置
３　画素回路
１０　画素アレイ部
１２　水平走査回路
１４　垂直走査回路
１５　水平走査線群
１８　水平信号線
１９　垂直信号線
２０　タイミング制御部
２５　カラムＡＤ回路
２６　カラム処理部
２７　参照信号生成部
８０　信号処理部
８１　テスト信号生成回路
８２　ＤＡＣ
８３　判定回路
８４　選択回路
８５　セレクタ

Claims (19)

  1. 　行列状に配置された複数の画素回路を有する画素アレイ部と、
    　アナログ画素信号をデジタル画素信号に変換するために前記複数の画素回路の列毎に設けられた列ＡＤＣを有するカラム処理部と、
    　テスト用の第１デジタル信号を生成するテスト信号生成回路と、
    　前記第１デジタル信号を第１アナログ信号に変換し、前記第１アナログ信号を前記アナログ画素信号の代替として前記画素アレイ部または前記カラム処理部に供給するＤＡＣと、
    　前記第１デジタル信号と、前記カラム処理部によって前記第１アナログ信号から変換された第２デジタル信号との差分が期待値の範囲内であるか否かを判定する判定回路と、を備え、
    　前記テスト信号生成回路は、前記第１デジタル信号の生成動作を、撮像動作中の垂直帰線区間に含まれる１水平走査期間内に実行し、
    　前記カラム処理部は、前記第１アナログ信号から第２デジタル信号への変換動作を、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間内に実行する
    固体撮像装置。
  2. 　前記カラム処理部は、さらに、
    　前記列ＡＤＣと同じ内部構成を有するテスト用回路を備え、
    　前記第１アナログ信号は、前記アナログ画素信号の代替として前記テスト用回路に供給される
    請求項１に記載の固体撮像装置。
  3. 　前記固体撮像装置は、さらに、
    　前記複数の画素回路の列毎に設けられたセレクタを備え、
    　前記セレクタは、
    　前記アナログ画素信号および前記第１アナログ信号の一方を選択して対応する列ＡＤＣに出力し、
    　撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間では、前記第１アナログ信号を選択し、
    　撮像動作中の前記垂直帰線区間に含まれない１水平走査期間では、前記アナログ画素信号を選択する
    請求項１に記載の固体撮像装置。
  4. 　前記画素アレイ部は、前記複数の画素回路の行のうち少なくとも１行を構成する画素回路からなるテスト領域を有し、
    　前記複数の画素回路のそれぞれは、
    　前記アナログ画素信号に対応する信号電荷を保持する浮遊拡散層と、
    　前記浮遊拡散層にリセット電位を設定するリセットトランジスタと、
    　前記浮遊拡散層に接続されたゲートを有し前記ゲートの電位を垂直信号線に出力する増幅トランジスタと、を備え、
    　前記リセットトランジスタのソースは、前記浮遊拡散層に接続され、
    　前記テスト領域内の前記リセットトランジスタのドレインには、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間では、前記第１アナログ信号が供給される
    請求項１に記載の固体撮像装置。
  5. 　前記固体撮像装置は、時間的に変化するランプ波形を有する参照信号を生成する参照信号生成部を有し、
    　前記列ＡＤＣは、
    　前記参照信号と前記アナログ画素信号とを比較する電圧比較器と、
    　前記ランプ波形の変化開始から前記電圧比較器の判定結果が反転するまでの時間に応じたカウント値を前記デジタル画素信号として出力するカウンタとを有し、
    　前記ＤＡＣは、前記第１アナログ信号が前記ランプ波形の振幅より大きくならないように、参照信号生成部と連動して前記第１アナログ信号の出力ゲインを調整する
    請求項１から４のいずれか１項に記載の固体撮像装置。
  6. 　前記テスト信号生成回路は、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル信号を増加または減少させる
    請求項１から５のいずれか１項に記載の固体撮像装置。
  7. 　前記テスト信号生成回路は、前記第１デジタル信号を、下限値から上限値まで順次増加させること、または、上限値から下限値まで順次減少させることを繰り返し、
    　前記所定の範囲は、前記列ＡＤＣの入力レンジに対応する
    請求項６に記載の固体撮像装置。
  8. 　前記テスト領域を構成する前記少なくとも１行は、前記カラム処理部から最も離れた行を含む
    請求項４に記載の固体撮像装置。
  9. 　前記カラム処理部は、
    　前記複数の画素回路の列のうち半数の列に対応する第１カラム処理部と、
    　前記複数の画素回路の列のうち残り半数の列に対応する第２カラム処理部とを備え、
    　前記第１カラム処理部と第２カラム処理部とは、前記列方向に前記画素アレイ部を挟んで配置され、
    　前記複数の画素回路は、
    　前記第１カラム処理部から最も離れた少なくとも１行中の前記半数の列に対応するテスト用の画素回路を有する第１テスト領域と、
    　前記第２カラム処理部から最も離れた少なくとも１行中の前記残り半数の列に対応するテスト用の画素回路を有する第２テスト領域とを有し、
    　前記複数の画素回路のそれぞれは、
    　前記アナログ画素信号に対応する信号電荷を保持する浮遊拡散層と、
    　前記浮遊拡散層にリセット電位を設定するリセットトランジスタと、
    　前記浮遊拡散層に接続されたゲートを有し前記ゲートの電位を垂直信号線に出力する増幅トランジスタと、を備え、
    　前記リセットトランジスタのソースは、前記浮遊拡散層に接続され、
    　前記第１テスト領域および前記第２テスト領域内の前記リセットトランジスタのドレインには、撮像動作中の前記垂直帰線区間に含まれる前記１水平走査期間では、前記第１アナログ信号が供給される
    請求項１に記載の固体撮像装置。
  10. 　前記アナログ画素信号は、リセットレベルおよび信号レベルを含み、
    　前記列ＡＤＣは、前記アナログ画素信号のリセットレベルおよび信号レベルそれぞれをデジタル化して、デジタル化したリセットレベルとデジタル化した信号レベルとの差分を前記デジタル画素信号として検出する相関二重検出を行い、
    　前記テスト信号生成回路は、第１デジタル値および第２デジタル値を含む第１デジタル信号を生成し、
    　前記１水平走査期間は、リセットレベル読み出し期間と信号読み出し期間とを含み、
    　前記テスト信号生成回路は、
    　前記垂直帰線区間に含まれる前記１水平走査期間内のリセットレベル読み出し期間において前記第１デジタル値を生成し、
    　前記垂直帰線区間に含まれる前記１水平走査期間内の信号レベル読み出し期間において前記第２デジタル値を生成する
    請求項１に記載の固体撮像装置。
  11. 　前記テスト信号生成回路は、
    　前記第１デジタル値を電源電圧に対応する固定値として生成し、
    　撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第２デジタル値を増加または減少させる
    請求項１０に記載の固体撮像装置。
  12. 　前記テスト信号生成回路は、
    　撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル値を増加または減少させ、
    　前記第２デジタル値を、接地レベルを示す固定値として生成する
    請求項１０に記載の固体撮像装置。
  13. 　前記ＤＡＣは、前記第１デジタル値を第１アナログ値に変換し、前記第１アナログ値を前記アナログ画素信号のリセットレベルの代替として前記画素アレイ部または前記カラム処理部に供給し、前記第２デジタル値を第２アナログ値に変換し、前記第２アナログ値を前記アナログ画素信号の信号レベルの代替として前記画素アレイ部または前記カラム処理部に供給し、
    　前記固体撮像装置は、前記リセットレベル読み出し期間において時間的に変化する第１ランプ波形と、前記信号レベル読み出し期間において時間的に変化する第２ランプ波形とを有する参照信号を生成する参照信号生成部を有し、
    　前記列ＡＤＣは、
    　前記垂直帰線区間に含まれる前記１水平走査期間内の前記リセットレベル読み出し期間において前記第１ランプ波形と、前記第１アナログ値とを比較し、前記信号レベル読み出し期間において前記第２ランプ波形と前記第２アナログ値とを比較する電圧比較器と、
    　前記第１ランプ波形の変化開始から前記電圧比較器の判定結果が反転するまでの時間を示す第１カウント値と、前記第２ランプ波形の変化開始から前記電圧比較器の判定結果が反転するまでの時間を示す第２カウント値との差分を前記デジタル画素信号として出力するカウンタとを有する
    請求項１０から１２のいずれか１項に記載の固体撮像装置。
  14. 　前記判定回路は、前記第１デジタル信号と、前記第２デジタル信号との差分が期待値の範囲内であれば正常と判定し、範囲外であれば異常と判定する
    請求項１から１３のいずれか１項に記載の固体撮像装置。
  15. 　前記テスト信号生成回路は、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル値および第２デジタル値の少なくとも一方を増加または減少させ、
    　前記ＤＡＣの出力ゲインは、前記第１アナログ値が前記第１ランプ波形の振幅より大きくならないように、かつ、前記第２アナログ値が前記第２ランプ波形の振幅より大きくならないように調整される
    請求項１３に記載の固体撮像装置。
  16. 　前記参照信号生成部は、前記参照信号を生成するデジタル－アナログ変換回路を有し、
    　前記テスト信号生成回路は、撮像動作中の垂直帰線区間毎に、または、撮像動作中の垂直帰線区間内の水平走査期間毎に、前記第１デジタル信号を所定ステップ量だけ増加または減少させ、
    　前記所定ステップ量は、前記デジタル－アナログ変換回路における最小ステップ量よりも大きい
    請求項１から１５のいずれか１項に記載の固体撮像装置。
  17. 　前記テスト領域は、前記カラム処理部から最も離れたＮ行に対応するテスト用の画素回路を有し、
    　前記テスト信号生成回路は、撮像動作中の１垂直帰線区間内のＮ個の水平走査期間に、前記第１デジタル信号をＮ回増加または減少させる
    請求項４に記載の固体撮像装置。
  18. 　請求項１～１７のいずれか１項に記載の固体撮像装置を備え、
    　ビューシステム、ＡＤＡＳ（先進運転支援システム）のセンシングシステム、および、自動運転のセンシングシステムのいずれか１つのシステムを構成する
    撮像装置。
  19. 　前記撮像装置は、輸送機器の前方、左サイド、右サイド、左ドアミラー、右ドアミラー、ルームミラーの１つ以上に搭載される
    請求項１８記載の撮像装置。
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