JP5980080B2 - 光電変換装置、撮像システム、光電変換装置の検査方法および撮像システムの製造方法 - Google Patents

Description

本発明は、光電変換装置および撮像システムに関する。

画素の各列にＡ／Ｄ変換器と、Ａ／Ｄ変換結果を保持するメモリを持つ固体撮像素子が知られている。特許文献１には、複数のメモリを複数のブロックに区分して、ブロック毎に列走査回路を備えた構成が記載されている。

特開２００８−２７０４３３号公報

特許文献１に記載の構成で、特定のブロックに属するメモリのみから信号を読み出すことで、撮像領域の中の一部の領域を切り出すことができる。
しかしながら、特定のブロックから信号を読み出した場合には、どのブロックから読み出された信号であるのかを、後段の回路は識別することができない。
本発明は、上記の課題を解決する手段を提供することを目的とする。

本発明の一の側面に係る光電変換装置は、複数の画素が行列状に配列された画素アレイと、前記画素アレイの列に対応して設けられた比較器および前記比較器に対応して設けられたメモリからなる対をそれぞれが複数有する複数のブロックと、前記複数のブロックのうちの一のブロックから読み出した信号と別の一のブロックから読み出した信号とを識別するためのブロック情報を、前記ブロックに含まれる前記複数のメモリに供給するブロック情報供給部と、を有することを特徴とする。

また、本発明の別の側面は、光電変換装置の検査方法であって、前記光電変換装置は、複数の画素が行列状に配列された画素アレイと、前記画素アレイの列に対応して設けられた比較器および前記比較器に対応して設けられたメモリからなる対をそれぞれが複数有する複数のブロックと、前記複数のブロックのうちの一のブロックから読み出した信号と別の一のブロックから読み出した信号とを識別するためのブロック情報を、前記ブロックに含まれる前記複数のメモリに供給するブロック情報供給部と、を有し、予め設定された期待値と、前記光電変換装置から出力された前記ブロック情報と、を比較し、前記期待値と前記ブロック情報とが一致するか否かを判定することを特徴とする。

本発明の光電変換装置によれば、メモリから信号が読み出されるブロックの位置情報を送出できる。

第１の実施例に係る光電変換装置の構成を示すブロック図である。 画素の構成を示す等価回路図である。 増幅回路の構成を示す等価回路図である。 Ａ／Ｄ変換部の構成を示す等価回路図である。 ブロック内走査回路の構成を示す図である。 光電変換装置の動作を示すタイミング図である。 部分読み出しモードにおける光電変換装置の動作を示すタイミング図である。 ブロック情報読み出しモードにおける光電変換装置の動作を示すタイミング図である。 画像表示システムの構成を示す概略図である。 画像表示システムの動作を示すタイミング図である。 第２の実施例に係る光電変換装置の構成を示すブロック図である。 検査モードにおける光電変換装置の動作を示すタイミング図である。 撮像システムの構成を示すブロック図である。

図面を参照しながら本発明の実施形態を以下に説明する。複数の図面を通じて共通する構成要素には同一の参照符号を付して、重複する説明を省略する。

（第１の実施例）
図面を用いて本発明に係る実施例を説明する。

図１は、本実施例に係る光電変換装置１００である。光電変換装置１００は、画素アレイ１１０、増幅部１２０、Ａ／Ｄ変換部１３０、行選択部１４０、ブロック出力部１５０および信号出力部１９０を含む。

画素アレイ１１０は、行列状に配列された複数の画素１１１を含む。同じ列に属する複数の画素１１１は、列信号線１１３に共通に接続される。画素１１１から列信号線１１３に出力された信号は、各列に設けられた増幅部１２０を介してＡ／Ｄ変換部１３０に入力される。

Ａ／Ｄ変換部１３０は、ブロック情報供給部１６０と、複数の比較器１３１に共通に接続された参照信号生成部１７０と、タイミング制御部１９５およびカウンタ１８０を含む。Ａ／Ｄ変換部１３０は、画素の各列に比較器１３１と第１のラッチ回路１３２および第２のラッチ回路１３３を有する。比較器１３１は、増幅部１２０の出力と参照信号生成部１７０から供給される参照信号の大小関係を示す比較結果信号を出力する。タイミング制御部１９５は、参照信号生成部１７０から出力される参照信号の変化の開始に同期して、カウンタ１８０にカウント動作を開始させる。タイミング制御部１９５は、カウンタ１８０の動作を制御するほか、第１のラッチ回路１３２に対して書き込み信号ＷＥＮ１、ＷＥＮ２を供給する。第１のラッチ回路１３２は、比較結果信号または書き込み信号ＷＥＮ１、ＷＥＮ２をトリガとして、カウント１８０の出力を保持する。第２のラッチ回路１３３は第１のラッチ回路１３２からの出力を保持する。

書き込み信号ＷＥＮ１、ＷＥＮ２を供給する信号線群は、ブロック情報供給部１６０の一部を成す。

ブロック出力部１５０−１、１５０−２、１５０−３、・・・は、複数の第２のラッチ回路１３３に対して共通に設けられる。本実施例では、８列を単位とするブロック毎にブロック出力部１５０が設けられる。本明細書では、１５０−１のように枝番を付した部材を総称して１５０と記載する。ブロック出力部１５０は、ブロック出力線１５１とセンスアンプ１５２と、ＯＲ回路１５３と、ブロック内走査回路１５４を含む。センスアンプ１５２は、対応する複数の第２のラッチ回路１３３とブロック出力線１５１を介して接続される。ブロック内走査回路１５４は、第２のラッチ回路１３３の出力を選択的にセンスアンプに供給させるほか、センスアンプ１５２のオンまたはオフを切り替える。選択出力部であるＯＲ回路１５３は、センスアンプ１５２の出力または別のブロック出力部のＯＲ回路１５３の出力を選択的に出力する。この構成により、第２のラッチ回路１３３に保持された信号は、対応するブロックのセンスアンプ１５２と１以上のＯＲ回路を介して信号出力部１９０に伝達される。以上で説明した光電変換装置１００は、画素アレイ１１０を３個の領域に分割し、それぞれの領域の画素はブロック出力部１５０に対応付けられていると言い換えられる。

図２は、画素１１１の構成例を示す等価回路図である。画素１１１は光電変換を行うフォトダイオード１１４および複数のトランジスタを含む。フォトダイオード１１４は転送トランジスタ１１５を介してフローティングディフュージョン部ＦＤに接続される。フローティングディフュージョン部ＦＤはまた、リセットトランジスタ１１６を介して電圧源ＶＤＤに接続されるとともに、増幅トランジスタ１１７の制御電極に接続される。増幅トランジスタ１１７は第１の主電極が電圧源ＶＤＤに接続され、第２の主電極が選択トランジスタ１１８を介して列信号線１１３に接続される。行選択トランジスタ１１８の制御電極には、行選択部から制御信号ＰＳＥＬが与えられる。リセットトランジスタ１１６の制御電極には、制御信号ＰＲＥＳが与えられる。また、転送トランジスタ１１５の制御電極には、制御信号ＰＴＸが与えられる。増幅トランジスタ１１７は、選択トランジスタ１１８がオンすると、列信号線１１３に設けられた不図示の定電流源とともにソースフォロワ回路を構成する。

図３は、増幅部１２０の構成例を示す等価回路図である。増幅部１２０は、増幅器１２１、入力容量Ｃ０、帰還容量Ｃｆ、スイッチ１２２を含んで反転アンプを構成する。増幅器１２１の反転入力端子は入力容量Ｃ０を介して列信号線１１３に接続され、増幅器１２１の非反転入力端子は電圧源ＶＣ０Ｒに接続される。増幅器１２１の出力端子はＡ／Ｄ変換部１３０に接続される。また、増幅器１２１の非反転入力端子と出力端子との間には帰還容量Ｃｆおよびスイッチ１２２が並列に接続される。このようにクランプ回路を構成することにより、増幅部１２０は列信号線１１３を介して入力された信号を入力容量Ｃ０と帰還容量Ｃｆとの容量値の比で増幅して出力する。

図４は、Ａ／Ｄ変換部１３０の構成例を示す図である。ここでは、参照信号生成部１７０、カウンタ１８０、タイミング制御部１９５に加えて、２列分のＡ／Ｄ変換部１３０を示している。

Ａ／Ｄ変換部１３０は、比較器１３１、第１のラッチ回路１３２および第２のラッチ回路１３３を含む。また、比較器１３１は、比較回路ＣＯＭＰ、容量Ｃ１、Ｃ２、スイッチＰＣＭＰＲ、ＳＲラッチ回路ＳＲ１、遅延素子ＤＬ、およびＡＮＤ回路ＡＮＤ１を含む。

比較器１３１の入力端子ＩＮは、増幅部１２０と接続される。比較回路ＣＯＭＰの一方の入力端子は容量Ｃ１を介して参照信号生成部１７０と接続され、他方の入力端子は容量Ｃ２を介して入力端子ＩＮと接続される。また、比較回路ＣＯＭＰの入力端子は、スイッチを介して電源と接続される。比較回路ＣＯＭＰの出力端子ＣＭＰＯは、ＳＲラッチ回路ＳＲ１のＳ端子に接続されるＳＲラッチ回路ＳＲ１の正転出力端子はＡＮＤ回路ＡＮＤ１の一方の入力端子に接続され、反転出力端子は遅延回路ＤＬを介してＡＮＤ回路ＡＮＤ１の他方の入力端子に接続される。ＡＮＤ回路ＡＮＤ１の出力端子は、第１のラッチ回路１３２に接続される。

第１のラッチ回路１３２は、ＯＲ回路ＯＲ１、ＡＮＤ回路ＡＮＤ２、ＡＮＤ３およびラッチ回路Ｎ＿ｌａｔｃｈ１、Ｓ＿ｌａｔｃｈ１を含む。ＯＲ回路ＯＲ１の一方の入力端子はＡＮＤ回路ＡＮＤ１の出力端子と接続され、他方の入力端子はタイミング制御部１９５と接続される。ＯＲ回路ＯＲ１の出力端子はＡＮＤ回路ＡＮＤ２、ＡＮＤ３の一方の入力端子に接続される。ＡＮＤ回路ＡＮＤ２の他方の入力端子は信号ＰＭＳＥＬＮを伝達する信号線と接続され、ＡＮＤ回路ＡＮＤ３の他方の入力端子は信号ＰＭＳＥＬＳを伝達する信号線と接続される。ラッチ回路Ｎ＿ｌａｔｃｈ１は、Ｄ端子がカウント１８０と接続され、Ｇ端子がＡＮＤ回路ＡＮＤ２の出力端子と接続される。ラッチ回路Ｓ＿ｌａｔｃｈ１は、Ｄ端子がカウント１８０と接続され、Ｇ端子がＡＮＤ回路ＡＮＤ３の出力端子と接続される。

第２のラッチ回路１３３は、ラッチ回路Ｎ＿ｌａｔｃｈ２、Ｓ＿ｌａｔｃｈ２を含む。ラッチ回路Ｎ＿ｌａｔｃｈ２およびＳ＿ｌａｔｃｈ２のＤ端子は、ラッチ回路Ｎ＿ｌａｔｃｈ１、Ｓ＿ｌａｔｃｈ１に接続される。ラッチ回路Ｎ＿ｌａｔｃｈ２およびＳ＿ｌａｔｃｈ２のＧ端子はともに、信号ＰＭＴＸを伝達する配線と接続される。なお、ここでは各列について１ビット分のラッチ回路しか示していないが、カウンタのビット数に対応する数だけラッチ回路が設けられている。

図５は、ブロック内走査回路１５４の構成例を示す図である。ブロック内走査回路１５４は、フリップフロップ１５５、ＡＮＤ回路ＡＮＤ４およびデコーダｄｅｃを含む。図を簡単にするために、ＡＮＤ回路ＡＮＤ４を１個しか示していないが、実際には、アドレス信号ＡＤＤＲ［０：８］のビット数分、つまり、本例では９個のＡＮＤ回路４が設けられる。９個のＡＮＤ回路ＡＮＤ４の一方の入力にはフリップフロップ１５５の出力端子Ｑに共通に接続され、他方の端子には、アドレス信号ＡＤＤＲ［０：９］のいずれかが与えられる。フリップフロップ１５５は、基準クロックＨＣＬＫに同期してブロック選択信号ＢＬＫＳＥＬをラッチする。ラッチされたブロック選択信号ＢＬＫＳＥＬがＨレベルであると、ブロック内走査回路１５４は、センスアンプ活性化信号ＰＳＥＮＳＥＮをＨレベルにする。この状態でアドレス信号ＡＤＤＲ［０：８］の対応するビットがＨレベルになると、ＡＮＤ回路ＡＮＤ４の出力がＨレベルとなる。こうして９個のＡＮＤ回路ＡＮＤ４から入力された信号に基づいて、デコーダｄｅｃはアドレス信号ＡＤＤＲ［０：８］をデコードし、アドレス信号［０：８］に相当する列選択信号ＣＬＭＳＥＬｎ（ｎは列を表す数字）をＨにする。当該ブロックの走査が終了すると、ブロック選択信号ＢＬＫＳＥＬがＬレベルとなり、センスアンプ活性化信号ＰＳＥＮＳＥＮと、列選択信号ＣＬＭＳＥＬｎもＬレベルとなる。

次に、光電変換装置１００の動作例を説明する。図６は、画素アレイ１１０の３個の領域から１行分の画素から信号を読み出す場合の動作を示す。

時刻ｔ０において、制御信号ＰＳＥＬがＨレベルとなると、選択された行の各画素１１１が持つ選択トランジスタ１１８がオンし、増幅トランジスタ１１７の出力が列信号線１１３に現れる。

時刻ｔ０〜ｔ１の期間、制御信号ＰＲＥＳがＨとなり、画素リセットスイッチ１１６によって、画素１１１のフローティングディフュージョンＦＤがリセットされる、フローティングディフュージョンＦＤをリセットしたことに対応する出力（以下、画素リセットレベルと呼ぶ）が、列信号線１１３に出力される。

時刻ｔ０〜ｔ２の期間中、制御信号ＰＣ０ＲがＨとなり、上記の画素リセットレベルが入力容量Ｃ０でクランプされる。この時の増幅部１２０の出力を、以下ではＮレベルと呼ぶ。

時刻ｔ２〜ｔ５の期間は、Ａ／Ｄ変換部が１３０において、Ｎレベルをデジタル信号に変換する期間である。この変換動作を以下ではＮ変換と呼ぶ。

時刻ｔ２〜ｔ３において、制御信号ＰＣＭＰＲがＨとなり、増幅部１２０から出力されるＮレベルと、参照信号生成部１７０が生成する基準電圧（以下ランプリセットレベルと呼ぶ）とが、容量Ｃ１とＣ２でクランプされる。

時刻ｔ３に、参照信号はランプリセットレベルより低いレベルに下がり、時刻ｔ３〜ｔ５の間、一定の傾きで上昇する。一方、カウンタ１８０から供給されるカウンタ信号は、時刻ｔ３〜ｔ５の間、クロック信号のカウント動作を行い、カウント値を順次変化させる。また、時刻ｔ３〜ｔ５の間、制御信号ＰＭＳＥＬＮがＨレベルである。

時刻ｔ４に、Ｎレベルと参照信号の電圧が一致すると、比較回路ＣＯＭＰの出力ＣＭＰＯはＬからＨに変化する。これにより、比較器１３１が持つＡＮＤ回路ＡＮＤ１の出力は、遅延素子ＤＬの遅延量で決まる時間に相当する幅を持ったパルスを出力する。これにより、Ｎレベルに対応するカウント信号が、ラッチ回路Ｎ＿ｌａｔｃｈ１にラッチされる。時刻ｔ５にＮ変換が終了する。その後、制御信号ＰＣＭＰＲがＨレベルになり、比較回路ＣＯＭＰの出力ＣＭＰＯはＬレベルになる。

時刻ｔ６〜ｔ７の期間、制御信号ＰＴＸがＨとなり、フォトダイオード１１４に蓄積された電荷がフローティングディフュージョンＦＤに転送される。この結果、列信号線１１３には、フローティングディフュージョンＦＤに転送された電荷量に相当するレベルが画素リセットレベルに重畳したレベルとなる。これに伴って、増幅部１２０の出力も変動する。このときの列アンプ出力を、以下Ｓレベルと呼ぶ。時刻ｔ２〜ｔ３の間に画素リセットレベルをクランプしているので、Ｓレベルは、画素リセットレベルとの差分となる。

時刻ｔ８〜ｔ１０の期間には、時刻ｔ３〜ｔ５の動作と同様の動作が行われる。この期間のＡ／Ｄ変換動作を以下ではＳ変換と呼ぶ。また、時刻ｔ８〜ｔ１０の間、制御信号ＰＭＳＥＬＳがＨレベルである。

時刻ｔ９に、Ｓレベルと参照信号の電圧が一致すると、比較回路ＣＯＭＰの出力ＣＭＰＯはＬからＨに変化する。これにより、比較器１３１が持つＡＮＤ回路ＡＮＤ１の出力は、遅延素子ＤＬの遅延量で決まる時間に相当する幅を持ったパルスを出力する。これにより、Ｓレベルに対応するカウント信号が、ラッチ回路Ｓ＿ｌａｔｃｈ１にラッチされる。時刻ｔ１０にＳ変換が終了する。その後、制御信号ＰＣＭＰＲがＨレベルになり、比較回路ＣＯＭＰの出力ＣＭＰＯはＬレベルになる。

時刻ｔ１１〜ｔ１２の期間に制御信号ＰＭＴＸがＨとなり、ラッチ回路Ｎ＿ｌａｔｃｈ１およびＳ＿ｌａｔｃｈ１に保持されたデジタルデータが、ラッチ回路Ｎ＿ｌａｔｃｈ２およびＳ＿ｌａｔｃｈ２へそれぞれ転送される。

時刻ｔ１３に信号ＢＬＫＳＥＬ１がＨレベルになった後、アドレス信号ＡＤＤＲ［０：８］が順次変化することで、ブロック出力部１５０−１に対応する画素１１１に基づくデジタルデータがラッチ回路Ｎ＿ｌａｔｃｈ２およびＳ＿ｌａｔｃｈ２から読み出される。

同様に、時刻ｔ１４からはブロック出力部１５０−２からデジタルデータが読み出され、時刻ｔ１５からはブロック出力部１５０−３からデジタルデータが読み出される。ラッチ回路Ｎ＿ｌａｔｃｈ２およびＳ＿ｌａｔｃｈ２に格納されたデジタルデータは、ブロック出力部１５０により信号出力部１９０に順次入力され、Ｎ変換結果とＳ変換結果の差分が信号出力部から出力される。

２行目以降の画素１１１についても上記と同様に読み出し動作が行われ、画素アレイ１１０を一通り走査し終わることで、１フレーム分の画像信号が得られる。

以上で説明した動作において、時刻ｔ１１にラッチ回路Ｎ＿ｌａｔｃｈ１およびＳ＿ｌａｔｃｈ１に保持されたデジタルデータが、ラッチ回路Ｎ＿ｌａｔｃｈ２およびＳ＿ｌａｔｃｈ２へそれぞれ転送されると、ラッチ回路Ｎ＿ｌａｔｃｈ１およびＳ＿ｌａｔｃｈ１のデータは消去されても良い状態になる。この点に着目して、１行目の画素に係る時刻ｔ１２以降の動作を、２行目の画素に係る時刻ｔ０からの動作と並行して行うことができる。これにより、信号読み出しを高速にできる。

次に、画素アレイの３個の領域のうち、一部の領域のみから信号を読み出す、いわゆる部分読み出し動作を説明する。

ここでは、ブロック出力部１５０のうち、ブロック出力部１５０−３に対応する画素アレイ１１０−３の画素のみから信号を読み出す場合について説明する。

時刻ｔ１からｔ１２までの動作は、全画素読み出しと同じであるため、説明を省略する。

時刻ｔ１３に、ブロック選択信号はＢＬＫＳＥＬ３がＨとなり、画素アレイ１１０−３の領域に対応するＮ＿ｌａｔｃｈ２およびＳ＿ｌａｔｃｈ２に保持されたデジタルデータのみが、信号出力部１９０に読みだされる。ブロック選択信号ＢＬＫＳＥＬ１およびＢＬＫＳＥＬ２はＬレベルに維持され、これらに対応するブロック出力部１５０−１、１５０−２からはデジタルデータが読み出されない。このように水平走査する領域を限定することで、図６に示した動作と比較して読み出し期間を約３分の１に短縮できる。

図７に係る部分読み出し動作では、ブロック出力部１５０−３のデジタルデータのみを読み出しているが、信号出力部１９０から出力された信号だけを見ると、出力されたデジタルデータがどのブロック出力部１５０に由来するものであるのかが識別できない。そこで、以下ではブロック出力部を識別するのに利用できるブロック情報を読み出す動作について、図８を参照しながら説明を行う。

ブロック情報読み出し動作においては、部分読み出し動作における画素信号のＡ／Ｄ変換結果の替わりに、ブロック情報供給部１６０が第１のラッチ回路１３２にブロック情報を供給する。

本実施例におけるブロック情報は、ブロック情報メモリ１６１に記憶されており、本実施形態の光電変換装置ではマスクＲＯＭの形態をとっており、書き込み信号ＷＥＮ１およびＷＥＮ２を供給する配線と第１のラッチ回路１３２の結線パターンとして表現されている。例えば、ブロック出力部１５０−１については、図示している第１のラッチ回路１３２は２列とも書き込み信号ＷＥＮ１を供給する信号線に接続されているのに対し、ブロック出力部１５０−２は、１列目がＷＥＮ１、２列目がＷＥＮ２を供給する配線に接続され、ブロック読み出し回路１５０−３は１列目がＷＥＮ２を供給する信号線に、２列目がＷＥＮ１を供給する信号線に接続される。個々のブロックで接続パターンが異なる。すなわち、書き込み信号を供給する配線と第１のラッチ回路１３２との結線パターンが、ブロックの位置を示すブロック情報となっている。

ブロック情報読み出し動作においては、画素アレイ１１０から画素信号を読み出す動作は行われず、画素信号のＡ／Ｄ変換動作も行われない。

時刻ｔ３に信号ＰＭＳＥＬＮがＨレベルとなり、ラッチ回路Ｎ＿ｌａｔｃｈ１が、信号書き込みを受け付ける状態になる。

時刻ｔ１６に、書き込み信号ＷＥＮ１およびＷＥＮ２がＨレベルになると、ブロック出力部１５０−１の第１のラッチ回路１３２に含まれる２つのラッチ回路Ｎ＿ｌａｔｃｈ１には、このときのカウント値が書き込まれる。ここでのカウント値は０である。同様にして、ブロック出力部１５０−２および１５０−３のそれぞれに含まれる２つのラッチ回路Ｎ＿ｌａｔｃｈ１にはいずれも０が書き込まれる。

時刻ｔ５に信号ＰＭＳＥＬＮがローレベルになり、時刻ｔ８に信号ＰＭＳＥＬＳがＨレベルになると、ラッチ回路Ｎ＿ｌａｔｃｈ１が、信号書き込みを受け付ける状態になる。

時刻ｔ１７に書き込み信号ＷＥＮ１がＨレベルになると、ブロック出力部１５０−１の第１のラッチ回路１３２に含まれる２つのラッチ回路Ｓ＿ｌａｔｃｈ１には、このときのカウント値が書き込まれる。ここでのカウント値は０である。同様にして、ブロック出力部１５０−２の第１のラッチ回路１３２のうち右側のラッチ回路Ｓ＿ｌａｔｃｈ１には０が書き込まれる。ブロック出力部１５０−３の第１のラッチ回路１３２のうち左側のラッチ回路Ｓ＿ｌａｔｃｈ１には０が書き込まれる。

カウント値がＦになった後、時刻ｔ１８に書き込み信号ＷＥＮ２がＨレベルになると、ブロック出力部１５０−２の第１のラッチ回路１３２のうち、左側のラッチ回路Ｓ＿ｌａｔｃｈ１にＦが書き込まれる。同様にして、ブロック出力部１５０−３の第１のラッチ回路１３２のうち、右側のラッチ回路Ｓ＿ｌａｔｃｈ１にＦが書き込まれる。ブロック出力部１５０−１の第１のラッチ回路１３２は、書き込み信号ＷＥＮ２が供給される配線と結線されていないので、このタイミングでは何も書き込まれない。

この結果、ブロック出力部１５０−１のラッチ回路に書き込まれたデータをＮ＿ｌａｔｃｈ１、Ｓ＿ｌａｔｃｈ１、Ｎ＿ｌａｔｃｈ１、Ｓ＿ｌａｔｃｈ１の順に並べると、００００となる。同様に、ブロック出力部１５０−２は０Ｆ００、ブロック出力部１５０−３は０００Ｆが書き込まれた状態となる。これらのデータがブロック情報となる。

時刻ｔ１０に信号ＰＭＳＥＬＳがＬレベルになった後、時刻ｔ１１〜ｔ１２に信号ＰＭＴＸがＨレベルになり、第１のラッチ回路１３２に保持されたデータが第２のラッチ回路１３３に転送される。

時刻ｔ１３に信号ＢＬＫＳＥＬ３がＨレベルとなり、アドレス信号［０：８］が順次切り替わると、ブロック出力部１５０−３の第２のラッチ回路１３３に保持されたデータが他のブロック出力部１５０−２、１５０−１のｏｒ回路１５３を介して信号出力部１９０へと伝達される。ここでは０００Ｆが得られる。

ブロック情報は、各ブロックに固有の値となるように設定されている。信号出力部あるいはその後段に設けられるメモリに、ブロック情報を記憶させた上で、図７を用いて説明した部分読み出し動作に先立って、図８に示したブロック情報読み出し動作を行うことで、画素アレイのどの領域から読み出された信号であるのかを識別できる。

次に、ブロック情報読み出し動作と部分読み出し動作とを順次実行する応用例を説明する。光電変換装置１００は、図６に示した動作モードの他に、図７に示した部分読み出しモードと図８に示したブロック情報読み出しモードの２つの動作モードを備える。

図１の光電変換装置１００における画素アレイ１１０−３（ブロック３）に、注目被写体４００がある場合に、ブロック３のデータだけを高速に更新する例を考える。

図９は、図１で説明した光電変換装置１００を表示装置３００と接続した画像表示システムの構成例を示す概略図である。説明を簡単にするために、光電変換装置１００の構成のうち、画素アレイ１１０と信号出力部１９０のみを示している。表示装置は表示制御回路３０１、アドレスドライバ３０２、データドライバ３０３および表示領域３０４を有し、表示領域３０４は、画素アレイ１１０−１、１１０２、１１０−３に対応するように表示領域３０４−１、３０４−２、３０４−３に区分して示している。アドレスドライバはアクセスする表示領域の行を示し、データドライバはアクセスする表示領域の列を示す。表示制御回路３０１は、アドレスドライバ３０２およびデータドライバ３０３を制御することで、表示領域３０４を制御して画像を表示させる。

ブロック３に対応する画素アレイ１１０−３の画像のみを更新する場合には、図１０に示すように、ブロック３に係るブロック情報を出力したのち、部分読み出し動作を行うことで、ブロック３の画像データを出力する。表示装置３００は、光電変換装置１００から出力されたデータのうち、先頭のブロック情報を読み込むと、ブロック情報（ここでは０００Ｆ）に基づいて、表示制御部３０１が表示領域３（３０４−３）に対して表示を更新するように、アドレスドライバ３０２、データドライバ３０３の駆動条件を設定する。ブロック情報に引き続いて光電変換装置１００から送出される画像データを表示領域３（３０４−３）に表示することで、表示領域３のみ表示が更新される。これによりデータドライバ３０３がアクセスする領域が全体の約３分の１となるため、図９に示す注目被写体４００を、高フレームレートで撮像して表示することが可能となる。一方、表示領域１（３０４−１）および表示領域２（３０４−２）には注目被写体４００がなく、背景としての画像情報があればよいため、表示領域３よりも低フレームレートで更新すればよい。その場合には、画素アレイ１１０−１、または画素アレイ１１０−２に対する部分読み出し動作を、画素アレイ１１０−３によりも、低い頻度で行えばよい。以上により、注目被写体が撮像面内を高速に移動するような場合でも、その移動に追従して画像を取得することができる。

以上のように、本実施例の光電変換装置によれば、画像データを取得した画素領域の位置情報を送出することができる。なお、本実施例では画素アレイ１１０、およびそれに対応する読み出し回路１５０を３つに分割した例を示したが、２以上の領域であって、画素の全列数未満の数に分割すれば効果が得られる。

本実施例によれば、光電変換装置から送出される読み出しブロックの位置情報に基づいて、表示装置の一部を更新することで、高フレームレートで注目領域の撮像および表示を実現することができる。

また、本実施例ではブロック情報メモリはマスクＲＯＭや、ＥＥＰＲＯＭなどのメモリを使用できる。さらに、ブロック情報入力部１６０は、Ａ／Ｄ変換部１３０や第２のラッチ回路１３３などと兼用されていても良い。すなわち、Ａ／Ｄ変換部１３０において、所定のカウント値を第１のラッチ回路１３２に書き込むように、比較回路ＣＯＭＰに入力されるアナログ信号と、参照信号生成部１７０から供給される参照信号を制御しても良い。この場合のブロック情報入力部は、比較器に入力するアナログ信号を供給する回路と、参照信号生成部１７０および比較回路ＣＯＭＰを含む。このほか、第２のラッチ回路１３３にセット端子およびリセット端子の少なくとも一方を付加することによって、ブロック情報をメモリに書き込めるようにしてもよい。また、ブロック情報メモリ１６１に、例えば補正データのように位置情報以外の情報を付加してもよい。

光電変換装置１００の構成は、説明したものに限られない。例えば増幅部１２０を省略しても良いし、第２のラッチ回路１３３を省略しても良い。

（第２の実施例）
本発明に係る別の実施例を説明する。

図１１は、本実施例に係る光電変換装置１００’の構成例を示すブロック図である。図１に示した光電変換装置１００とは、書き込み信号ＷＥＮ１およびＷＥＮ２を伝達する配線と第１のラッチ回路１３２との結線パターンが異なっている。本実施例では、画素アレイ１１０−１、１１０３に対応する第１のラッチ回路と、画素アレイ１１０−２に対応する第１のラッチ回路とで、結線パターンを変えている。そのため、ブロック出力部１５０−１〜１５０−３からブロック情報を順次読み出すと、周期的なデータが現れる。このことを利用して、回路の故障判定を行える。

図１２を参照して、検査モードにおける動作を説明する。検査モードにおいては、画素アレイ１１０から信号を読み出さないので、画素を制御する信号ならびに参照信号に関するタイミングは省略した。また、説明を簡単にするために、各列のラッチ回路Ｓ＿ｌａｔｃｈ１に書き込まれたブロック情報についてのみ着目する。

時刻ｔ８〜ｔ１３までの動作は、図８に示したブロック情報読み出し動作と同じにできるので、ここでは説明を省略する。

時刻ｔ１３までに、ブロック出力部１５０−１、１５０−３のそれぞれの２つのラッチ回路Ｓ＿ｌａｔｃｈ２には、左側からＦ０がブロック情報として記憶される。一方、ブロック出力部１５０−２の２つのラッチ回路Ｓ＿ｌａｔｃｈ２には、左側から０Ｆがブロック情報として記憶される。

ラッチ回路Ｓ＿ｌａｔｃｈ２に記憶されたデータを、各ブロック出力部１５０から順次出力させると、故障がない場合には、Ｆ０と０Ｆのデータが信号出力部１９０から交互に現れる。後段に設けられた回路のメモリに、Ｆ０と０Ｆのデータが交互に現れることを期待値として設定しておくことで、信号出力部１９０から出力されたデータと期待値とを後段に設けられた回路が比較して、一致していた場合には故障がないと判定することができる。

仮に、ブロック出力部１５０−１のブロック内走査回路１５４が持つフリップフロップ１５５に故障が発生している場合を考える。ここでは、クロック信号ＨＣＬＫが入力されてもフリップフロップ１５５のＤ入力が更新されない故障であったとする。

時刻ｔ１３〜ｔ１４の期間に信号ＢＬＫＳＥＬ１がＨレベルになり、その間にアドレス信号ＡＤＤＲ［０：９］が順次切り替わることにより、ブロック出力部１５０−１内のラッチ回路が走査される。これにより、Ｆ０と０Ｆのデータが交互に出力される。

時刻ｔ１４から時刻ｔ１９の間に、ブロック出力部１５０−１のフリップフロップ１５５のデータが更新されないと、時刻ｔ１９になっても制御信号ＰＳＥＮＳＥＮ１がＨレベルのままとなる。そのため、時刻ｔ１９に、信号ＣＬＭＳＥＬ１がＨレベルになってしまう。この状態では、ブロック読み出し部１５０−１に含まれるＯＲ回路１５３は、正常であれば０のデータが出力されることが期待されるにも関わらず、Ｆのデータが出力される。この様子を図１２のＤＯＵＴ（異常）として示した。後段の回路は、期待値である０とは異なるデータが信号出力部１９０から出力されたことを受けて、故障が発生していると判定する。信号出力部１９０やその後段の回路に補正部を設けて、光電変換装置１００に故障が発生したと判定された場合には、不良が発生したブロック読み出し部のデータを補正しても良い。一方、期待値と光電変換装置から出力されたブロック情報とが一致する、すなわち故障が発生していないとされた場合には、当該光電変換装置を、後述する信号処理部などとともに筐体中に組み込むことで撮像システムを製造する。

上記で説明した故障は、隣接するブロック読み出し部１５０に属するデータが混同される現象であるので、隣接するブロック読み出し部１５０の前後の関係が区別できれば、故障の有無を判断できる。したがって、本例では左から奇数番目と偶数番目のブロック読み出し部１５０に交互に同じブロック情報が記録されていれば、故障の有無を判断できることになる。各ブロック読み出し部に固有のブロック情報を持たせることで、ブロック毎の故障判定を行うとともに、第１の実施例で説明したブロック情報読み出しモードの動作を実行して、部分読み出しモード時に、どの領域に由来するデータなのかを識別することができる。

以上で説明した本実施例に係る光電変換装置によれば、光電変換装置の検査が可能となる。

（第３の実施例）
本発明に係る別の実施例を説明する。撮像システムの概略を、図１３に示す。

撮像システム１１００は、例えば、光学部１１１０、撮像装置１１０１、信号処理部１１３０、記録・通信部１１４０、タイミング制御回路部１１５０、システムコントロール回路部１１６０、および再生・表示部１１７０を含む。撮像装置１１０１は、先述の各実施形態で説明した光電変換装置１００が用いられる。例えば信号処理部１１３０は、第２の実施例で説明した、光電変換装置の後段に設けられた回路の機能を有してもよい。

レンズなどの光学系である光学部は１１１０、被写体からの光を撮像装置１１０１の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１１０１は、タイミング制御回路部１１５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。

撮像装置１１０１から出力された信号は、映像信号処理部である信号処理部１１３０に入力され、信号処理部１１３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。信号処理部での処理によって得られた信号は画像データとして記録・通信部１１４０に送られる。記録・通信部１１４０は、画像を形成するための信号を再生・表示部１１７０に送り、再生・表示部１１７０に動画や静止画像が再生・表示させる。記録通信部は、また、信号処理部１１３０からの信号を受けて、システムコントロール回路部１１６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部１１６０は、撮像システムの動作を統括的に制御するものであり、光学部１１１０、タイミング制御回路部１１５０、記録・通信部１１４０、および再生・表示部１１７０の駆動を制御する。また、システムコントロール回路部１１６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部１１６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。

タイミング制御回路部１１５０は、制御部であるシステムコントロール回路部１１６０による制御に基づいて撮像装置１１０１および信号処理部１１３０の駆動タイミングを制御する。

Claims (11)

1. 複数の画素が行列状に配列された画素アレイと、
   前記画素アレイの列に対応して設けられた比較器および前記比較器に対応して設けられたメモリからなる対をそれぞれが複数有する複数のブロックと、
   前記複数のブロックのうちの一のブロックから読み出した信号と別の一のブロックから読み出した信号とを識別するためのブロック情報を、前記ブロックに含まれる前記複数のメモリに供給するブロック情報供給部と、
   を有することを特徴とする光電変換装置。
2. 前記複数のブロックのうちの隣接するブロックに供給される前記ブロック情報は、異なることを特徴とする請求項１に記載の光電変換装置。
3. 前記ブロック情報は、前記複数のブロックの各々に固有の情報であることを特徴とする請求項１または２に記載の光電変換装置。
4. 前記複数のブロックに供給される前記ブロック情報は、前記複数のブロックから順次読み出した場合に、周期的な情報となることを特徴とする請求項１または２に記載の光電変換装置。
5. 前記ブロック情報供給部は、前記ブロック情報を伝達する複数の信号線を有する信号線群を含み、
   一の前記ブロックに含まれる前記複数のメモリは、別の一の前記ブロックに含まれる前記複数のメモリとは異なるパターンで前記信号線群と接続されること
   を特徴とする請求項１〜４のいずれかに記載の光電変換装置。
6. 各々が、前記複数のブロックに対応して設けられた複数のブロック出力部を有し、
   前記ブロック出力部は、対応する前記ブロックが有する前記複数のメモリに保持されたデータを出力することを特徴とする請求項１〜５のいずれかに記載の光電変換装置。
7. 前記ブロック出力部は、対応するブロック及び別のブロックが有する前記複数のメモリに保持されたデータのいずれかを選択的に出力する選択出力部を有すること
   を特徴とする請求項６に記載の光電変換装置。
8. 前記画素アレイの一部の領域の前記画素から信号を読み出す部分読み出しモードと、前記ブロック情報を読み出すブロック情報読み出しモードとで切り替え可能に動作し、
   前記ブロック情報読み出しモードでの動作と前記部分読み出しモードでの動作とを順次実行することを特徴とする請求項１〜７のいずれかに記載の光電変換装置。
9. 請求項１〜８のいずれかに記載の光電変換装置と、
   信号処理部と、を有し、
   前記信号処理部は、予め保持した期待値と、前記光電変換装置から出力された前記ブロック情報と、を比較すること
   を特徴とする撮像システム。
10. 光電変換装置の検査方法であって、
    前記光電変換装置は、
    複数の画素が行列状に配列された画素アレイと、
    前記画素アレイの列に対応して設けられた比較器および前記比較器に対応して設けられたメモリからなる対をそれぞれが複数有する複数のブロックと、
    前記複数のブロックのうちの一のブロックから読み出した信号と別の一のブロックから読み出した信号とを識別するためのブロック情報を、前記ブロックに含まれる前記複数のメモリにブロック情報を供給するブロック情報供給部と、を有し、
    予め設定された期待値と、前記光電変換装置から出力された前記ブロック情報と、を比較し、前記期待値と前記ブロック情報とが一致するか否かを判定すること
    を特徴とする光電変換装置の検査方法。
11. 請求項１０に記載の検査方法を用いて光電変換装置の検査を行う工程と、
    前記期待値と前記ブロック情報とが一致すると判定された光電変換装置、および、前記光電変換装置から出力された信号を処理する信号処理部を筐体中に設ける工程と、を含むこと
    を特徴とする撮像システムの製造方法。

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