JP5106933B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に半導体素子の外周を囲みチップ内周部への応力の伝播を防止するシールリングの構造に関する。

マイクロプロセッサやメモリ等の半導体装置の微細化の進展によりトランジスタ等の素子レベルの集積度が飛躍的に向上してきている。このため、下地レベルの高集積化に合わせて配線系の高集積化を実現する多層配線が必須となってきている。しかし、配線系の微細化に伴い従来プロセスの延長では配線層における信号の遅延、すなわちＲＣ遅延が大きくなり、動作速度の高速化の妨げとなる。従って、マイクロプロセッサ等の更なる高速化の実現には、配線抵抗Ｒと配線間容量Ｃの低減が必要不可欠となる。配線抵抗Ｒの低減に関しては、配線材料を従来のＡｌからＣｕに変更することで抵抗値を大幅に低減させることが可能である。Ｃｕは、Ａｌと異なりエッチング加工が極めて困難である反面、ステップカバレージに優れた薄膜形成法としてのＣＶＤ法や埋め込みのためのメッキ法で厚膜を形成することが比較的容易である。かかるＣｕのメリットを活かし、デメリットを排除した加工プロセスとしてダマシン法が知られている。ダマシン法とは、層間絶縁膜にあらかじめ配線用の溝を形成し、この溝を埋め込むようにＣｕ膜をウエハ全面に堆積し、溝に埋め込まれた部分以外のＣｕ膜をＣＭＰ法を用いて除去し、層間絶縁膜内にＣｕ配線を形成する技術である。

一方、配線間容量Ｃの低減に関しては、層間絶縁膜の材料として従来のＳｉＯ₂膜の代わりに比誘電率がより低い、いわゆるｌｏｗ−ｋ膜の導入が検討されている。ｌｏｗ−ｋ膜の材料として注目されているメチル含有ポリシロキサン（ＭＳＱ）は、メチル基の存在により分子構造内に間隙を生じるために膜は多孔質となる。このような膜密度の低いｌｏｗ−ｋ膜は、吸湿性が高く、また不純物の侵入による誘電率の増加といった信頼性の影響が懸念される。さらに、ダイシングやＣＭＰ研磨等による応力作用時にｌｏｗ−ｋ膜の機械的強度の脆弱性に起因して破壊が生じ易く、また、ｌｏｗ−ｋ膜の低い界面密着性に起因して層間剥離が生じるおそれもある。このため、ｌｏｗ−ｋ膜を有する半導体装置においては回路素子が形成された活性領域の周囲を金属配線で囲むようにいわゆるシールリングが設けられる。活性領域の周囲を金属配線で囲むことでＣＭＰ研磨時やダイシング時における応力の伝播を防止し、ｌｏｗ−ｋ膜の破壊や層間剥離を防止することができる。
特開２００５−１６７１９８号公報 特開２００６−９３４０７号公報

層間絶縁膜の更なる低誘電率化を達成するべく、現在もｌｏｗ−ｋ膜の開発が活発に検討されており、より誘電率の低いポーラスシリカ等の多孔質膜の採用も検討されている。しかしながら、その機械的強度は誘電率の低下とともに著しく低下する。そのため、ダイシング時等における外部からの応力に対してシールリングに加わる負荷が相対的に増加することとなる。つまり、シールリングは、ダイシング時においてスクライブライン近傍で発生する局所的な応力のチップ内部への伝播を防止するが、シールリング近傍のｌｏｗ−ｋ膜の強度が低下することによりシールリング自体に加わる応力が増加する。これにより、シールリングが応力に耐え切れず、部分的に破壊したり、クラックが発生してシールリングとしての機能を十分発揮できなくなる。その結果、活性領域内部への水分等の不純物の侵入を許容し、性能劣化を引き起こす原因となる。このように、層間絶縁膜の更なる低誘電率化を図るためには、これと同時にシールリング自体の応力耐性を向上させることが不可欠となる。

本発明は、上記した点に鑑みてなされたものであり、応力耐性のより高いシールリング構造を有する半導体装置を提供することを目的とする。

本発明の半導体装置は、複数の半導体素子を含む半導体層と、前記半導体層の上に設けられた絶縁膜と、前記絶縁膜を貫通し且つ前記半導体素子の全体を囲む筒状体と、を含む半導体装置であって、前記筒状体は、その周方向において各々が互いに離間し且つ平行な複数の筒状プラグと、前記筒状プラグの各々と交差する複数の壁部と、を有し、前記筒状プラグの高さと前記壁部の高さとが同一であることを特徴とする。

本発明の半導体装置によれば、従来構造のシールリングに比べてシールリング自体の応力耐性を向上させることが可能となり、従って、配線層を構成する層間絶縁膜の低誘電率化に伴い応力印加時にシールリングに加わる負荷が増すこととなった場合でも、シールリング自体の破壊を防止することができる。

以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
（第１実施例）
図１（ａ）は、本発明の第１実施例に係る半導体装置１が形成されたウエハ１００の一部を示す平面図である。ウエハ１００には、ダイシング時の切りしろとなるスクライブライン２００が格子状に設けられており、スクライブライン２００に沿ってダイシングされることにより半導体装置１は、個片化されたチップとして切り出される。半導体装置１は、その周囲を囲むように形成されたスクライブライン２００の近傍にシールリング１０が形成されている。すなわち、シールリング１０は、チップとして切り出された半導体装置１の端面近傍であり且つ回路部分が形成された活性領域２０を囲むように筒型形状をなして 形成される。これにより、シールリング１０は、ダイシング時等においてチップ端面近傍に生じる局所的な応力が活性領域２０に伝播するのを防止する。

図１（ｂ）は、図１（ａ）において実線で囲まれた領域Ａの拡大図であり、図２は図１（ｂ）における２―２線断面図である。図２に示す如く、半導体装置１は、トランジスタ等の回路素子が形成された半導体層２１と、半導体層２１の上部において複数の層に亘って配線を立体的に形成した配線層によって構成される。配線層には例えば６つの層からなる層間絶縁膜２２〜２７が積層され、この層間絶縁膜２２〜２７内には多層配線を構成するコンタクトプラグ３１、ビアプラグ３３および３５、第１〜第３配線３２、３４、３６が形成され、またチップ端面の近傍には層間絶縁膜２２〜２７を貫通するようにシールリング１０が形成される。

第１の層間絶縁膜２２は、半導体層２１上に形成されるメタル配線形成前の平坦化膜であり、基板工程において形成されたすべての段差が解消される。第１の層間絶縁膜２２の材料としては例えばＢＰＳＧ等が使用される。第１の層間絶縁膜２２内には、半導体層２１に形成された回路素子に電気的に接続されたコンタクトプラグ３１と、シールリング１０の下方に形成されたプラグ１１が形成される。コンタクトプラグ３１およびプラグ１１は例えばタングステン等によって形成される。

第２、第４および第６の層間絶縁膜２３、２５、２７は、それぞれ拡散防止膜２３ａ、２５ａ、２７ａと、ｌｏｗ−ｋ膜２３ｂ、２５ｂ、２７ｂと、キャップ膜２３ｃ、２５ｃ、２７ｃが順次積層された積層構造を有する。一方、第３および第５の層間絶縁膜２４、２６は、それぞれ拡散防止膜２４ａ、２６ａと、ｌｏｗ−ｋ膜２４ｂ、２６ｂが順次積層された積層構造を有する。拡散防止膜２３ａ〜２７ａは、例えばＳｉＮ、又はＳｉＣ等からなり、配線およびシールリングの構成材料であるＣｕの拡散防止のためのバリア層として機能する。キャップ膜２３ｃ、２５ｃ、２７ｃは、例えばＳｉＯ₂、ＳｉＣ、ＳｉＯＣ、ＳｉＣＮ、ＳｉＮ、ＳｉＯＮ等からなりｌｏｗ−ｋ膜２３ｂ〜２７ｂの表面保護膜として機能する。ｌｏｗ−ｋ膜２３ｂ〜２７ｂは、ＲＣ遅延を抑制するべく誘電率の比較的低い例えばメチル含有ポリシロキサン（MSQ:methylsilsesquioxane）、水素含有ポリシロキサン（HSQ:hydrogensilsesquioxane）、ＣＤＯ膜（Carbon-Doped Oxide）、高分子膜（ポリイミド系、パリレン系、テフロン（登録商標）系、その他共重合系）、アモルファスカーボン膜等によって形成される。尚、ｌｏｗ−ｋ膜として使用される材料の比誘電率は３．０以下であることが望ましい。

第１配線３２は、第２の層間絶縁膜２３内に形成され、第２配線３４は、第４の層間絶縁膜２５内に形成され、第３配線３６は、第６の層間絶縁膜２７内に形成される。第１配線３２はコンタクトプラグ３１を介して半導体層２１に形成された回路素子に電気的に接続される。ビアプラグ３３は、第３の層間絶縁膜２４内に形成され、第１配線３２と第２配線３４とを電気的に接続する。ビアプラグ３５は、第５の層間絶縁膜２６内に形成され第２配線３４と第３配線３６とを電気的に接続する。これらの配線およびビアプラグはＲＣ遅延を抑制するべく電気抵抗の比較的低いＣｕが用いられる。Ｃｕは、拡散係数が大きくシリコンや層間絶縁膜内に拡散しやすいため、Ｃｕの拡散を防止するためこれらの配線およびビアプラグの表面は、例えば、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ等からなるバリアメタル層３２ａ〜３６ａが形成される。

シールリング１０は、各層間絶縁膜２２〜２７内において形成された各構成部分が結合されて構成される。すなわち、シールリング１０は第２の層間絶縁膜２３内に形成され且つプラグ１１に接続された第１シール配線１２と、第４の層間絶縁膜２５内に形成された第２シール配線１４と、第６の層間絶縁膜２７内に形成された第３シール配線１６と、第３の層間絶縁膜２４内において第２シール配線１４と一体的に形成され且つ第１シール配線１２にも接続されたシールプラグ１３と、第５の層間絶縁膜２６内において第３シール配線１６と一体的に形成され且つ第２シール配線１４にも接続されたシールプラグ１５によって構成される。つまり、シールリング１０は、シール配線とシールプラグとが交互に積層されることによって、層間絶縁膜２３〜２７内を貫通するように形成される。これらのシール配線およびシールプラグは、活性領域２０上に形成された多層配線と同様、銅によって形成される。従って、シール配線およびシールプラグの表面にもＣｕの層間絶縁膜内への拡散防止を目的としてＴａ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ等からなるバリアメタル層１２ａ〜１６ａが形成される。

ここで、図１（ｂ）は、シールリング１０を含む半導体装置１の上面図であり、シールリング１０が形成された部分には、内部のシールプラグ１３、１５の構造が理解できるようにシールプラグの形成部分を破線で示している。図３は、シールプラグ１３、１５のみを抜き出した斜視図である。図１〜図３に示すように、シールプラグ１３、１５は、シールリング１０が伸長する方向に沿って互いに離間し、且つ平行に設けられた筒型形状をなす２つの筒状プラグ１３−１、１５−１と、かかる二重構造の筒状プラグの間においてこれらと略垂直に交わるように等間隔に配置され、筒状プラグ１３−１、１５−１に接続された壁部１３−２、１５−２によって構成される。すなわち、図１および図３に示すようにシールプラグ１３、１５は、二重構造の筒状プラグ１３−１、１５−１と、これに直交するように接続された壁部１３−２、１５−２とによって梯子状の構造体を構成している。シールプラグ１３、１５がかかる構造をとることによってシールリングの機械的強度を向上させることが可能となる。つまり、シールプラグ１３、１５がシールリング１０に沿った２つの平行な筒状プラグ１３−１、１５−１を構成することにより、シールリング１０は、部分的に２重構造となるので、筒状プラグが単一構造で構成される場合に比べて機械的強度は向上する。さらに平行な２つの構造体からなる筒状プラグ１３−１、１５−１の間にはこれらと略垂直に交わる壁部１３−２、１５−２が等間隔に形成されるので、シールリング全体が補強され、シールリング１０の機械的強度は更に向上することとなる。これにより、脆弱なｌｏｗ−ｋ膜の使用によりシールリング１０に加わる応力が相対的に増加した場合でも、シールリング自体が破壊してしまうといった不具合を回避することが可能となる。

図４は従来のシールリング構造と比較した本実施例に係るシールリング構造の効果を示した図である。ダイシング時等にチップ端面近傍に生じている応力は、シールリング１０に印加されるが、図４に示す如く単一構造で形成されている従来のシールリング構造の場合、外部より印加された応力に対する抗力が小さいため、シールリング１０には、印加された応力の大部分が加わることになる。これに対し、本実施例のシールリング構造の場合、二重構造の筒状プラグ１３−１、１５−１の間に壁部１３−２、１５−２がこれらと略垂直に交わるように形成されているので、印加された応力に対する抗力が働き、シールリング１０を構成する他の部分すなわち、シール配線および筒状プラグに加わる応力は大幅に低減し、シールリング全体としての応力耐性を向上させることができるのである。より詳細には、応力の働く方向と壁部１３−２、１５−２の長手方向は略一致しているため壁部１３−２、１５−２自体の応力耐性は確保される。壁部１３−２、１５−２が外部からの応力を受けその反作用として抗力が生じることとなるので、シールリングの構成部分のうち壁部以外の他の構成部分に加わる応力は大幅に低減し、シールリング全体としての応力耐性は向上することとなるのである。

次に、かかる構造を有する半導体装置１の製造方法について図５に示す製造工程図を参照しつつ説明する。まず、公知の回路素子形成工程を経て半導体層２１（ウエハ）の活性領域２０内にトランジスタ等の回路素子を形成する。次に、回路素子が形成されたウエハ上に例えばＰＢＳＧ膜を堆積した後、約８５０℃のＮ₂雰囲気中でリフロー平坦化処理を施して第１の層間絶縁膜２２を形成する。その後、平坦化されたＢＰＳＧ膜にコンタクトプラグ３１およびプラグ１１を形成するための開口を形成する。次に、ＷＦ₆およびＨ₂を反応ガスとして使用したＣＶＤ法により上記開口内部を埋め込むようにタングステンを堆積させ、コンタクトプラグ３１およびプラグ１１を形成する。その後、第１の層間絶縁膜２２上に堆積した余分なタングステンをＣＭＰ法等により除去するとともに、第１の層間絶縁膜２２を平坦化させる（図５（ａ））。

次に第１の層間絶縁膜２２上に、第２の層間絶縁膜２３を形成する。まず、第１の層間絶縁膜２２上にプラズマＣＶＤ法によりＳｉＮ膜を５〜２００ｎｍ程度堆積し、拡散防止膜２３ａを形成する。この拡散防止膜２３ａを形成することにより配線およびシールリングを構成するＣｕの第１の層間絶縁膜２２内への拡散を防止する。次に、拡散防止膜２３ａ上に厚さ１００〜５０００ｎｍ程度のｌｏｗ−ｋ膜２３ｂを形成する。ｌｏｗ−ｋ膜の材料としては例えば、メチル含有ポリシロキサン（ＭＳＱ）を用いることができ、その形成方法はとしては溶液をスピンコートした後熱処理を施して薄膜を形成するＳＯＤ(Spin on dielectrics）法を用いることができる。尚、Ｌｏｗ−ｋ膜の形成方法としては、塗布法に限らずＣＶＤ法を用いて形成することとしもよい。また、ｌｏｗ−ｋ膜２３ｂを形成した後、ｌｏｗ−ｋ膜２３ｂの表面にヘリウムプラズマを照射して表面改質処理を行うこととしてもよい。これにより、ｌｏｗ−ｋ膜２３ｂの上に形成されるキャップ膜２３ｃとの接着性が改善され界面剥離が生じ難くなる。次に、ＳｉＨ₄とＯ₂を反応ガスとして使用したＣＶＤ法によりｌｏｗ−ｋ膜２３ｂの上にＳｉＯ₂膜を５〜２００ｎｍ程度堆積し、キャップ膜２３ｃを形成する。このキャップ膜２３ｃは、ｌｏｗ−ｋ膜２３ｂの表面保護膜として機能する他、ｌｏｗ−ｋ膜に後述のエッチング処理を施す際のハードマスクとしても機能する。以上の拡散防止膜２３ａ、ｌｏｗ−ｋ膜２３ｂ、キャップ膜２３ｃにより第２の層間絶縁膜２３が形成される。次に、キャップ膜２３ｃ上に第１配線３２および第１シール配線１２を形成すべき箇所に開口を有するフォトマスクを形成し、異方性ドライエッチング処理により、キャップ膜２３ｃ、ｌｏｗ−ｋ膜２３ｂ、拡散防止膜２３ａをエッチングして第１配線３２および第１シール配線１２をダマシン法により形成するための配線溝４０ａおよび４０ｂを形成する（図５（ｂ））。

次に、スパッタ法により先の工程で形成した配線溝４０ａおよび４０ｂの底面および側面に膜厚２〜５０ｎｍのＴｉＮ膜を堆積させ、バリアメタル層１２ａおよび３２ａを形成する。バリアメタル層を形成することにより、配線３２および第１シール配線１２の材料であるＣｕの拡散を防止する。尚、バリアメタル層の形成方法としてはＴｉＣｌ₄とＮＨ₃を反応ガスとして使用したＣＶＤ法を用いることとしてもよい。次に、電界メッキ法により配線溝４０ａおよび４０ｂを充填するようにＣｕ膜を堆積させ、第１配線３２を形成するとともに第１シール配線１２を形成する。尚、Ｃｕメッキを施す前に、バリアメタル層が形成された配線溝４０ａおよび４０ｂ内にＣＶＤ法によりＣｕを堆積させてメッキシード層を形成することとしてもよい。続いて、例えば２５０℃のＮ₂雰囲気中でアニール処理を行う。その後、キャップ層２３ｃ上に堆積したＣｕをＣＭＰ法により除去するとともに表面の平坦化処理を行う。このＣｕ除去工程においては、高研磨レートかつ研磨レートのウエハ面内の均一性を確保できる研磨条件として、例えば研磨圧力２．５〜４．５ｐｓｉ、研磨パッドとウエハ間の相対速度６０〜８０ｍ／ｍｉｎに設定することが好ましい。これにより、配線溝４０ａおよび４０ｂ内にダマシン法による第１配線３２および第１シール配線１２が形成される（図５（ｃ））。

次に、第１配線３２および第１シール配線１２が形成されたウエハ上に第３の層間絶縁膜２４および第４の層間絶縁膜２５を順次形成する。第３の層間絶縁膜は、拡散防止膜２４ａとｌｏｗ−ｋ膜２４ｂとにより構成され、第４の層間絶縁膜２５は、拡散防止膜２４ａとｌｏｗ−ｋ膜２５ｂとキャップ層２５ｃとにより構成される。これら第３および第４の層間絶縁膜を構成する拡散防止膜、ｌｏｗ−ｋ膜およびキャップ膜は、上記第２の層間絶縁膜の形成方法と同様の方法で形成される。第３および第４の層間絶縁膜２４および２５を成膜した後、キャップ膜２５ｃ上にビアプラグ３３およびシールプラグ１３を形成すべき箇所に開口を有するフォトマスクを形成し、異方性ドライエッチング処理により第３および第４の層間絶縁膜２４および２５をエッチングしてビアプラグ３３およびシールプラグ１３を形成するための配線溝４１ａおよび４１ｂを形成する（図５（ｄ））。尚、配線溝４１ａおよび４１ｂの幅寸法は同程度で形成されることが望ましい。

続いて、キャップ膜２５ｃ上に第２配線３４および第２シール配線１４を形成すべき箇所に開口を有するフォトマスクを形成し、異方性ドライエッチング処理により、第４の層間絶縁膜２５をエッチングして第２配線３４および第２シール配線１４を形成するための配線溝４２ａおよび４２ｂを形成する（図５（ｅ））。

次に、上記工程において第３および第４の層間絶縁膜内に形成された配線溝４１ａ、４１ｂ、４２ａ、４２ｂの底面および側面にスパッタ法によりＴｉＮ膜を堆積し、バリアメタル層１３ａ、１４ａ、３３ａ、３４ａを形成する。次に、電界メッキ法により配線溝４１ａ、４１ｂ、４２ａ、４２ｂを充填するようにＣｕ膜を堆積し、ビアプラグ３３および第２配線３４を形成するとともに、シールプラグ１３および第２シール配線１４を形成する。すなわち、ビアプラグ３３と第２配線３４およびシールプラグ１３と第２シール配線１４は、ビア部と配線部を一挙に形成するデュアルダマシン法によって形成される。Ｃｕ膜を形成した後、例えば２５０℃のＮ₂雰囲気中でアニール処理を行う。その後、キャップ層２５ｃ上に堆積したＣｕをＣＭＰ法により除去するとともに表面の平坦化処理を行う（図５（ｆ））。

次に、上記工程を経たウエハ上に第５の層間絶縁膜２６および第６の層間絶縁膜２７を順次形成する。第５の層間絶縁膜は、第３の層間絶縁膜と同様、拡散防止膜２６ａとｌｏｗ−ｋ膜２６ｂとにより構成され、第６の層間絶縁膜２５は、第２および第４の層間絶縁膜と同様、拡散防止膜２７ａとｌｏｗ−ｋ膜２７ｂとキャップ層２７ｃとにより構成される。これら第５および第６の層間絶縁膜を構成する拡散防止膜、ｌｏｗ−ｋ膜およびキャップ膜は、上記第２の層間絶縁膜の形成方法と同様の方法で形成される。次に、第５および第６の層間絶縁膜２６および２７内に第３配線３６を形成するための配線溝４４ｂ、ビアプラグ３５を形成するための配線溝４３ｂ、シール配線１６を形成するための配線溝４４ａ、シールプラグ１５を形成するための配線溝４３ａを形成する。これらの配線溝は、上記した第３および第４の層間絶縁膜２４および２５内に形成された配線溝の形成方法と同様の方法により形成される（図５（ｇ））。

次に、上記工程において第５および第６の層間絶縁膜内に形成された配線溝４３ａ、４３ｂ、４４ａ、４４ｂの底面および側面にスパッタ法によりＴｉＮ膜を堆積し、バリアメタル層１５ａ、１６ａ、３５ａ、３６ａを形成する。次に、電界メッキ法により配線溝４３ａ、４３ｂ、４４ａ、４４ｂを充填するようにＣｕ膜を堆積し、ビアプラグ３５および第３配線３６を形成するとともに、シールプラグ１５およびシール配線１６を形成する。すなわち、ビアプラグ３５と第３配線３６およびシールプラグ１５とシール配線１６は、ビア部と配線部を一挙に形成するデュアルダマシン法によって形成される。Ｃｕ膜を形成した後、例えば２５０℃のＮ₂雰囲気中でアニール処理を行う。その後、キャップ層２５ｃ上に堆積したＣｕをＣＭＰ法により除去するとともに表面の平坦化処理を行う（図５（ｈ））。以上の工程を経ることにより本発明に係る半導体装置１が完成する。

尚、本実施例においては、シールリングおよび多層配線をデュアルダマシン法を用いてシールプラグとシール配線およびビアプラグと回路配線を同時に形成することとしたが、シングルダマシン法を用いることとしてもよい。すなわち、この場合、層間絶縁膜内にシールプラグおよびビアプラグを形成した後、上層の層間絶縁膜を形成し、シール配線および回路配線部分のみをダマシン法によって形成する。
（第２実施例）
次に、本発明の第２実施例に係る半導体装置２の構成について図面を参照しつつ説明する。第２実施例に係る半導体装置２は、シールリングを構成するシールプラグの構造が上記第１実施例のものとは異なる。図６は、本実施例に係る半導体装置のシールリング５０を拡大した上面図であり、図７は、図６における７−７線断面図である。図６においては、上記第１実施例同様、内部のシールプラグの構造が理解できるようにシールプラグの形成部分を破線で示している。図８は、本実施例に係るシールプラグのみを抜き出した斜視図である。図７に示すように、本実施例に係るシールリング５０を構成部分であるシールプラグ５３は、第３の層間絶縁膜２４内に設けられ、第１シール配線５２と第２シール配線５４に接続される。また、シールプラグ５５は、第５の層間絶縁膜２６内に設けられ第２シール配線５４と第３シール配線５６に接続される。図６および図８に示す如く、シールプラグ５３、５５は、シールリング１０が伸長する方向に沿って互いに離間し且つ平行に設けられた筒型形状をなす２つの筒状プラグ５３−１、５５−１と、かかる二重構造の筒状プラグ５３−１、５５−１の間においてこれらと右斜め方向および左斜め方向に交互に交わるように均等配置された壁部５３−２、５５−２とによって構成される。

シールプラグ５３、５５がかかる構造をとることによって、第１実施例同様、シールリングの機械的強度を向上させることが可能となる。つまり、筒状プラグがシールリング５０に沿った２つの平行な構造体を構成することにより、シールリング５０は、部分的に２重構造となるので、筒状プラグが単一構造で構成される場合に比べて、機械的強度は向上する。さらにこの２つの筒状プラグの間には、これらと右斜め方向および左斜め方向に交互に交わる壁部が形成されているので、筒状プラグが補強され、シールリング５０の機械的強度は更に向上する。これにより、第１実施例同様、脆弱なｌｏｗ−ｋ膜の使用によりシールリング５０に加わる応力が従来に比べ増加した場合でも、シールリング自体が破壊してしまうといった不具合を回避することが可能となる。

本実施例の半導体装置２は、上記第１実施例の半導体装置１と同一の製造プロセスによって製造可能であり、シールプラグ５３、５５の配線溝を形成する際に使用されるフォトマスクの形状を第１実施例から変更することで作製することが可能である。

以上の説明から明らかなように、本発明の半導体装置によれば、シール配線とシールプラグとが交互に積層されて構成されるシールリングにおいて、シールプラグを構成する筒状プラグが二重構造をなし、筒状プラグと直交または斜め方向に交差するように壁部が設けられているので、壁部が設けられていない従来構造のシールリングに比べてシールリング自体の強度を向上させることが可能となる。従って、配線層を構成する層間絶縁膜の低誘電率化に伴いその機械的強度がより脆弱となり、応力印加時にシールリングに加わる負荷がさらに増すこととなった場合でも、シールリング自体の破壊を防止することが可能となる。また、シールリングの機械的強度が増すことで、シールリング自体が破壊しにくくなるため、印加された応力がシールリング内部の活性領域に伝播し、回路部分に悪影響を与える可能性も低減される。

（変形例）
図９（ａ）〜（ｄ）はシールプラグの他の構造例を示す上面図である。図９（ａ）は、第１実施例に係るシールプラグの構造と類似しており、筒状プラグが互いに離間し且つ平行な３つの構造体から構成されている点が第１実施例と異なる。図９（ｂ）は、第２実施例に係るシールプラグの構造と類似しており、平行な２つの筒状プラグの間においてこれらと右斜め方向および左斜め方向に交差する壁部の構成部分が筒状プラグの略中央で交差する形態をとっている。すなわち、壁部がＸ字形状で構成される。図９（ｃ）は、図９（ｂ）に示す構造と比較して筒状プラグが互いに離間し且つ平行な３つの構造体により構成されている。図９（ｄ）は、壁部をいわゆるハニカム構造としたものである。シールプラグの構造を上記各変形例の如き構造とすることによりシールリングの機械的強度の更なる向上が期待できる。

（ａ）は本発明の半導体装置が形成されたウエハの一部を示す平面図、（ｂ）は図１（ａ）における破線Ａで囲まれた領域を拡大した平面図である。 図１（ｂ）における２−２線断面図である。 本発明の実施例であるシールプラグの構造を示す斜視図である。 シールリングに印加される応力について従来構造と比較した図であり、本発明の効果を示す図である。 本発明の半導体装置の製造工程図である。 本発明の第２実施例に係る半導体装置の一部を示す平面図である。 図６における７−７線断面図である。 本発明の第２実施例に係るシールプラグの構造を示す斜視図である。 本発明に係るシールプラグの他の構造例を示す上面図である。

符号の説明

１ 半導体装置
１０ シールリング
１１ シールプラグ
１２ 第１シール配線
１３ シールプラグ
１３−１ 筒状プラグ
１３−２ 壁部
１４ 第２シール配線
１５ シールプラグ
１５−１ 筒状プラグ
１５−２ 壁部
１６ 第３シール配線
２１ 半導体層
２２〜２７ 層間絶縁膜

Claims (8)

1. 複数の半導体素子を含む半導体層と、
   前記半導体層の上に設けられた絶縁膜と、
   前記絶縁膜を貫通し且つ前記半導体素子の全体を囲む筒状体と、を含む半導体装置であって、
   前記筒状体は、その周方向において各々が互いに離間し且つ平行な複数の筒状プラグと、前記筒状プラグの各々と交差する複数の壁部と、を有し、
   前記筒状プラグの高さと前記壁部の高さとが同一であることを特徴とする半導体装置。
2. 前記壁部の各々は、前記筒状プラグと直交していることを特徴とする請求項１に記載の半導体装置。
3. 前記壁部の各々は、前記筒状体の周方向に沿って等間隔に設けられていることを特徴とする請求項２に記載の半導体装置。
4. 前記壁部の各々は、前記筒状プラグと右斜め方向および左斜め方向に交互に交差していることを特徴とする請求項１に記載の半導体装置。
5. 前記絶縁膜内において前記半導体素子の少なくとも１つに接続された少なくとも１層からなる金属配線を有し、
   前記筒状体は前記金属配線と同一の金属材料からなることを特徴とする請求項１乃至４のいずれか１に記載の半導体装置。
6. 前記筒状体は銅からなることを特徴とする請求項５に記載の半導体装置。
7. 前記金属配線は、前記絶縁膜内において互いに離間した複数の層に亘って形成されており、互いに隣接する上層の配線と下層の配線を接続するビアプラグを有し、
   前記筒状プラグおよび前記壁部は、前記ピアプラグと同じ深さ位置に設けられていることを特徴とする請求項５又は６に記載の半導体装置。
8. 前記絶縁膜は、比誘電率が３以下の低誘電率膜を含むことを特徴とする請求項１乃至７のいずれか１に記載の半導体装置。

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