JP4675231B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に、半導体の能動領域にボンディングパッド電極を有する半導体集積回路装置に関する。

近年、デジタル社会が進展するに従って、半導体集積回路装置の微細化、高機能化及び高速動作化の要望がますます強まっており、半導体集積回路装置はさらに大規模に高集積化されつつある。これまでチップサイズの縮小を目的として、ボンディングパッドを入出力（Ｉ/Ｏ）セルの素子形成領域上に配置した種々の構造が提案されている。

図１２は従来例に係る半導体装置の断面構成を示す。図１２に示すように、拡散領域１１１と、ゲート電極１１２とゲート絶縁層１１３からなるゲート酸化膜領域１１５と、ゲート用ビア１１４と、ソース、ドレイン用ビア１１８とからなる半導体素子１０２が形成された半導体基板１０４と、半導体素子１０２を分離する分離層１０３と、半導体基板１０４の上に形成される絶縁層１０５と、絶縁層１０５上に形成された複数の配線層及び絶縁層よりなる配線領域１０８と、配線領域１０８上に形成されたパッド１０９と、絶縁層１０５に形成された複数の補強用ビア１１７を有する。

ここで、ゲート酸化膜領域以外に形成された補強用ビア１１７によって、ボンディング時のゲート酸化膜領域への応力を緩和し、特性変動を抑制する。
特開２００５−１６６９５９公報 米国特許５７５１０６５号明細書

しかしながら、上記従来の半導体装置において、微細化に伴って、配線領域１０８を形成する絶縁層にｌｏｗ−ｋ（低比誘電率）膜を用いる場合や、入出力（Ｉ／Ｏ）セル以外の回路上にパッドを配置する場合、パッド１０９へのボンディングにおける衝撃荷重及びプロービングにおける集中加重がパッド直下の配線領域１０８やトランジスタ等の半導体素子１０２に与える影響を防止することができないという問題を有する。

本発明は、上記問題に鑑みて、ボンディングやプローブ検査等により発生する応力から素子を保護し、素子領域の特性変動を抑制することを目的とする。

上記の課題を解決するため、本発明に係る半導体集積回路装置は、パッドの下方に配置する素子間で、グローバル層と基板との間に形成された補強ビアと、グローバル層に形成され、補強ビア間を互いに接続する補強配線を備えることを特徴とする。

本発明の半導体集積回路装置は、複数の半導体素子が形成された半導体基板と、半導体基板の上に形成された複数の絶縁層と、複数の絶縁層中に形成された複数の金属配線層と、金属配線層の上に形成されたパッド電極と、パッド電極と半導体素子との間に形成された配線層と、複数の半導体素子間における複数の絶縁層を貫通し、半導体基板と配線層とを接続する複数の接続部材とを備える。

具体的に本発明に係る半導体集積回路装置は、半導体素子が形成された半導体基板と半導体基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成された１層又は２層以上の配線層と絶縁層とで構成されるファイン層と、ファイン層の上に形成された１層又は２層以上の配線層と絶縁層とで構成されるグローバル層とその上にパッド電極とを備えており、少なくともパッド電極の下に位置する半導体素子間にグローバル層と半導体基板間を貫通する補強ビアと、グローバル層に形成され補強ビア間を互いに接続する複数本の補強配線構造とを備えることを特徴とする。

本発明の半導体装置によれば、パッド電極に加えられる応力が、補強ビアに集中するため、絶縁層に加わる応力を小さくすることができ、絶縁層へのクラックの発生を抑えることができる。また、応力の集中する補強ビアを半導体素子間に形成することで、特性に影響する半導体素子のチャネル部に加わる応力を補強ビアで緩和することができる。さらに、補強ビア間を互いに接続する補強配線により、ボンディングやプロービングプロセスにおいて外部から加えられる応力を分散させることができる。このため、パッド電極下に位置する素子の外部応力による特性変動を抑制することができる。

上述した本発明の半導体集積回路装置において、補強ビアの間隔はプローブ針径と同等又は数倍程度にすることが好ましい。これにより、プロービングのように、押圧部による局所的な集中荷重に対しても、効率よく応力を緩和することが可能となる。

上述した本発明の半導体集積回路装置において、補強ビアは下層のビアと上層のビアが直列になるように配置して構成されていることが好ましい。これにより、半導体基板に垂直方向の外部応力に対し、より強固な構造を実現できる。

上述した本発明の半導体集積回路装置において、補強ビアは下層のビアに対し上層のビアが半導体素子側にズレて配置された、アーチ形状若しくはＶ字形状をしていることが好ましい。これにより、アーチ形状若しくはＶ字形状の補強ビアにより、半導体素子のチャネル部から離れた半導体基板上に上層部に加わる応力を効果的に緩和することができる。

上述した本発明の半導体集積回路装置において、補強ビアは１個又は複数の半導体素子を含む領域を囲む四方に配置されていることが好ましい。このような構成とすることにより、補強ビア間を横切る信号線用の配線の引き回しが容易になる。

上述した本発明の半導体集積回路装置において、補強ビアは１個又は複数の半導体素子を含む領域を囲む三方に配置されていることが好ましい。このような構成により、各補強ビアに加わる応力が均一化され、安定した強い補強ビア構造を実現でき、半導体素子に及ぼすひずみの影響を緩和することが可能となる。

上述した本発明の半導体集積回路装置において、ソース・ドレインへのコンタクトやゲートコンタクト用のビアやその他の導通用のビアは、特性に影響する半導体素子のチャネル部とその上の配線領域に形成しないことが好ましい。このような構成とすることにより、応力の集中するビアの影響が半導体素子のチャネル部に及ばないため、特性変動を抑制することができる。

なお、同様の理由で信号線用の配線をチャネル部とその上の配線領域に形成することは避けたほうが好ましい。また、チャネル部とその上の配線領域に信号線用の配線を形成する場合はファイン層を避け、グローバル層を用いるようにする方が好ましい。

上述した本発明の半導体集積回路装置において、グローバル層に形成される補強ビア間を互いに接続する複数の補強配線は、短辺方向に複数の補強ビアを一体的に連結した構造を有することが好ましい。この補強配線は、パッド電極下の領域のほぼ全面を一体的に覆う構造でもよいし、スリットや孔を有していても良い。このような構成により、外部応力の分散効果を高め、局所的な応力集中を緩和することができる。また、スリットや孔を有する場合は、そこから信号線を通してパッド電極との導通をとることが可能である。

上述した本発明の半導体集積回路装置において、グローバル層に形成される補強ビア間を互いに接続する補強配線は少なくとも１層以上で構成されており、同一層の補強配線は少なくとも一部分が同一方向に配置されている方が好ましい。このような構成とすることにより、補強配線間に、信号線を容易に配置することが可能となり、レイアウトへの影響が少ない応力緩和構造を実現することが可能である。

上述した本発明の半導体集積回路装置において、グローバル層に形成される補強ビア間を互いに接続する補強配線を２層以上で構成する場合は、上層の補強配線は下層の補強配線と交差するように、下層の補強配線が連結する補強ビア間に少なくとも１本以上配置されており、下層の補強配線と連結するビアを備えている方が好ましい。このような構成とすることにより、補強ビアを連結する経路だけでなく、補強ビア間にも補強配線を配置するため、応力の分散効果を高めることが可能となる。

なお、上述した本発明の半導体集積回路装置において、パッド上にＮｉ−Ａｕなどの剛性の高い材料を積層することでより高い応力の分散効果を得ることが可能となる。また、パッド電極にＡｌなどの比較的柔らかい材質を用いてＮｉ−Ａｕなどの剛性の高い材料を積層する場合、応力の分散だけでなく緩和効果も期待できる。

上述した本発明の半導体集積回路装置において、補強ビアと半導体基板の接合はＰ／Ｎ接合する方が好ましい。このような構成とすることにより、補強ビアをソース端子やドレイン端子などの信号線の一部として用いることが可能となる。

上述した本発明の半導体集積回路装置において、補強ビアと半導体基板の接合はＰ／Ｐ接合またはＮ／Ｎ接合とする方が好ましい。このような構成とすることにより、補強ビアをグランドや電源配線の一部として用いることが可能となる。

本発明において、補強ビアと補強配線からなる補強構造は、互いに電気的に分離された多重構造を形成する方が好ましい。補強構造を互いに電位の異なる電源配線と連結し、グローバル層に形成するメッシュ電源配線と電源コンタクトの一部として利用することで、レイアウト上のロスを少なくして、補強構造を形成可能である。

ここで、同一層に異電位の補強配線を混在させて、その間に信号線を配置することで、レイアウトが容易にすることが可能である。
また、電位の異なる補強配線を別々の配線層に配置し、補強ビアを連結する補強配線間を連結する２次的な補強配線を形成することで、高密度に補強配線を配置することができ、応力の分散効果を高めることが可能となる。

本発明に係る半導体集積回路装置によると、ボンディング及びプロービングプロセスにおいて発生する応力による半導体素子の特性変動の抑制効果の高い半導体装置を実現できる。これにより、パッド電極下に配置する回路の自由度が高まり、より一層のチップ面積の縮小化とコストの低減を可能とする。

（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１ａは、本発明の第１の実施形態に係る半導体集積回路装置の要部断面図を示している。図１ａに示すように、第１の実施形態に係る半導体集積回路装置は、シリコン（Ｓｉ）等の半導体よりなる基板４と、基板４の上部に形成された複数の半導体素子２と、複数の半導体素子２を含み基板４の主面を覆う、例えばＳｉＯＣなどのｌｏｗ−ｋ膜や酸化シリコン（ＳｉＯ₂ ）よりなる１層又は複数の絶縁層７と、各絶縁層７に形成された銅（Ｃｕ）等の導電性材料よりなる配線からなるファイン層５と、ファイン層５の主面を覆う、例えば酸化シリコン（ＳｉＯ₂ ）よりなる１層又は複数の絶縁層と、各絶縁層に形成された銅（Ｃｕ）等の導電性材料よりなる配線からなるグローバル層６と、グローバル層６の上に形成されたアルミニウム（Ａｌ）合金等の導電性材料よりなり、信号用配線・導通ビア２１を介して半導体素子２と電気的に接続されたパッド電極であるパッド９とを有している。

ここで、パッド９は、Ａｌ合金又はＣｕ等の導電性材料よりなり、さらに、パッド９は、ニッケル（Ｎｉ）を下地層とした金（Ａｕ）めっき等の表面処理が施されていてもよい。また、グローバル層６の上には、窒化シリコン（ＳｉＮ）又はポリイミド等よりなり、各パッド９を開口する保護膜１０が形成されていてもよい。

また、半導体素子２は、拡散領域１１と、ゲート電極とゲート絶縁層からなるゲート酸化膜領域１５と、ゲート用ビア１４と、ソース、ドレイン用ビア１８とからなるトランジスタ等を含む能動領域と、能動領域を分離する分離層３から成る。

本実施形態に係る半導体集積回路装置は、半導体素子２間におけるファイン層５に、接合部２５で半導体基板４と接続し、グローバル層６に達する接続部材である補強ビア２３と、グローバル層６に形成され、複数の補強ビア２３を連結する補強配線２４からなる補強構造を備えることに特徴を有する。

この補強構造を備えることにより、従来と比べて、トランジスタの飽和電流特性の変動量を約１０％〜４０％削減することができる。

ここで、接続部材の補強ビア２３は、ファイン層５の各絶縁層７に形成された配線層の一部と、各絶縁層７を貫通するビアとから構成される。ここで、配線層の一部は、周辺回路領域に金属配線層を形成するのと同時に形成される。又、補強ビア２３は各絶縁層間を貫通する単一ビアもしくは複数個の集中ビア群から成る。

このような構成とすることにより、パッド９上でのボンディングやプロービングプロセスにおいて、外部からパッド９に加えられる応力を、補強配線２４で分散するとともに、補強ビア２３に応力を集中することができる。そのため、絶縁層７に加わる応力を小さくすることができ、クラックを生じることを抑えることができる。

また、応力の集中する補強ビア２３を半導体素子２間に形成することで、特性に影響する半導体素子２のチャネル部に加わる応力を補強ビア２３に逃がすことができる。このため、パッドの下方に位置する素子における外部応力による特性変動を抑制することができる。

ここで、図１ａに示すように、隣り合う補強ビア２３の接合部２５の間隔は、プローブ針径と同等又は数倍程度とすることが好ましく、例えば約１０μｍ〜４０μm程度とすることが好ましい。これにより、プロービングのような押圧部の局所的な集中荷重に対しても、効果的な応力緩和構造を実現可能となる。

また、補強ビア２３は、下層のビアと上層のビアが直列になるように配置されていることが好ましい。このような構成とすることにより、ボンディングやプロービングプロセスなど垂直方向の圧縮応力が優勢な外部応力に対し、より強固な構造を実現できる。

なお、グローバル層６は、複数の絶縁層で構成されてもよく、この場合、図１ａのようにファイン層５の直上の絶縁層上に補強配線２４を形成し、補強配線２４上の絶縁層上に信号線用の配線２１を形成することが好ましい。このような構成とすることにより、信号線用配線２１の引き回しを容易にすることが可能である。

次に、図１ｂに、本実施形態の変形例である半導体集積回路装置の要部断面図を示す。図１ｂに示すように、補強配線２４をパッド９の直下の絶縁層上に形成し、補強配線２４下の絶縁層上に信号線用の配線２１を形成しても良い。ここで、補強ビア２３と補強配線２４からなる補強構造の少なくとも一部を、接地信号や電源信号等のシールド信号線として用いることができる。これにより、パッドにおける信号ノイズが下層の素子等の信号線２４に影響を与えない構成となるという効果がある。

なお、本発明において、補強ビア２３と補強配線２４からなる補強構造をパッド９を形成しない領域にも用いてもよい。この場合、実装における封止樹脂の収縮応力など半導体集積回路装置全体に加わる外部応力に対しても、効果的な応力緩和構造を実現できる。

次に、図２ａに、本実施形態に係る半導体集積回路の要部断面図を示す。図２ｂに、図２ａにおける半導体素子２の平面図を示す。

図２ａにおいて、破線で示される半導体素子２のチャネル部とその上の配線領域には、ソース・ドレインのコンタクトやゲートのコンタクト用のビアやその他の導通用のビア２１を形成しないことが好ましい。このような構成とすることにより、応力の集中するビアの影響が特性変動に効く半導体素子のチャネル部に及ばないため、特性変動を抑制することができる。

なお、同様の理由で信号線用配線２１を半導体素子２のチャネル部とその上の配線領域に形成することは避けたほうが好ましい。また、チャネル部とその上の配線領域に信号線用の配線２１を形成する場合はファイン層５を避け、グローバル層６を用いるようにする方が好ましい。

図３ａ，３ｂは本実施形態の半導体集積装置の平面図の一例を示す。図３ａ，３ｂに示すように、補強用ビア２３は１個又は複数の半導体素子２を含む領域を囲む四方に配置されていることが好ましい。ここで、図３ａに示すように横方向と縦方向の補強配線２４の交差部に補強ビア２３を配置することが好ましい。このような構成とすることにより、補強ビア間を横切る信号線用の配線２１の引き回しが容易になる。

また、図３ｂに示すように横方向と縦方向の補強配線２４で区切られる領域の各辺の略中央に補強ビア２３を配置することが好ましい。このような構成とすることにより、補強配線２４の交差部に大きな応力が集中することを回避し、四方の補強ビア２３に応力を均一的に分散できる。

図４ａ，４ｂは、本実施形態の半導体集積装置の平面図のまた別の例を示す。図４ａ，４ｂに示すように、補強ビア２３、１個又は複数の半導体素子２を含む領域を囲む三方に配置されていることが好ましい。このような構成とすることにより、各補強ビアに加わる応力が均一化され、安定した強い構造を実現でき、半導体素子に及ぼすひずみの影響を緩和することが可能となる。

ここで、補強配線２４は、図４ａに示すように、補強ビア２３を連結する３角形状に配置することが好ましい。このような構成とすることにより、より一層安定した強い構造を実現できる。

また、補強配線２４は、図４ｂに示すように、補強ビア２３を縦横に連結するように配置することが好ましい。通常、信号用配線２１は縦横に配線されるため、このような構成とすることにより、信号用配線２１の引き回しの制限を緩和できる。

図５ａは、本実施形態の半導体集積回路装置の一例を示す。図５ａは補強ビア２３と補強配線２４からなる補強構造の要部斜視図を示す。図５ｂ〜５ｄは補強ビア２３と補強配線２４からなる補強構造の要部平面図を示す。ここで、補強配線２４は短辺方向に複数の補強ビア２３を一体的に連結した面で形成される。このような構成とすることにより、面で応力を分散することができ、高い緩和効果を得ることが可能となる。

ここで、補強配線２４は、図５ｂに示すようにパッド９下の領域のほぼ全面を一体的に覆うような面で構成されていてもよいし、図５ｃに示すように、パッド９下の領域のほぼ全面を覆うようにスリットで分割された複数の幅広の補強配線２４で構成されていてもよいし、また図５ｄに示すように、パッド９下の領域のほぼ全面を覆うような面で構成され、複数の孔を備えていても良い。図５ｃ、図５ｄのような構成とすることにより、スリットや孔から信号線を通してパッドとの導通をとることが可能である。

なお、図６ａ，６ｂに示すように、パッド９上に例えばＮｉ−Ａｕメッキなど、剛性の高い材料を用いて表面処理を施し、パッド被膜２７を形成することにより、同様の応力の分散効果を得ることが可能である。図６ａに示すように、Ｃｕ等の配線材料を用いて形成されたパッド９上に直接表面処理を施すことにより、Ａｌ等により外部接続用端子を形成するプロセスを省略できる。また、図６ｂに示すように、Ａｌ等の比較的柔らかい材質を用いて形成されたパッド９上に表面処理を施すことにより、パッド被膜２７によって分散した応力をさらにパッド９によって緩和することが可能となる。特に、Ｎｉ−Ａuのような接触抵抗が低く、接合性の良い材料を用いる場合は、ボンディングやプロービングプロセスで加える外部応力を低く抑えることができ、クラックの防止や特性変動の抑制に効果的である。ここで、特性変動の抑制効果の高いＮｉ−Ａｕの膜厚は約５μｍ〜１０μｍ程である。

図７ａ，７ｂは、本実施形態の半導体集積装置のまた別の一例を示す。図７ａ，７ｂは補強ビア２３と補強配線２４からなる補強構造の要部斜視図を示す。ここで、補強配線２４は複数の補強ビア２３を連結する直線で形成される。補強配線２４は少なくとも１層以上で構成されており、同一層の補強配線２４は少なくとも一部分が同一方向に配置されている方が好ましい。このような構成とすることにより、補強配線２４間に、信号用配線２１を容易に配置することが可能となり、レイアウトへの影響が少ない補強構造を実現することが可能である。

補強配線を複数の絶縁層で構成する場合、図７ａのように下層の補強配線２４ａと上層の補強配線２４ｂの交差部に補強ビア２３を配置することが好ましい。このような構成とすることにより、補強ビア２３を支点として縦横に補強配線２４が形成されるため、歪みに強い補強構造を実現することが可能である。

また、図７ｂのように、上層の補強配線２４ｂは下層の補強配線２４ａと交差するように、下層の補強配線２４ａが連結する補強ビア２３間に少なくとも１本以上配置されており、下層の補強配線２４ａとビアで連結されている方が好ましい。このような構成とすることにより、補強ビア２３間に形成された補強配線２４ｂにより、補強ビア２３で囲まれる中央付近の半導体素子上に加わる外部応力に対しても、応力の分散効果を高めることが可能となる。

図８は、本実施形態の半導体集積装置の一例を示す断面図である。補強ビア２３と補強配線２４からなる補強構造は電気的に分離された１つ又は複数の部位からなり、補強ビア２３と半導体基板４の接合部位２５はＰ／Ｎ接合により半導体基板４より電気的に独立している。このような構成とすることにより、補強ビアをソース端子やドレイン端子などの信号線の一部として用いることが可能となる。

図９は、本実施形態の半導体集積装置のまた別の例を示す断面図である。補強ビア２３と補強配線２４からなる補強構造は電気的に分離された１つ又は複数の部位からなり、補強ビア２３と半導体基板４の接合部位２５はＰ／Ｐ接合もしくはＮ／Ｎ接合を有している。このような構成とすることにより、補強ビア２３と補強配線２４からなる補強構造を接地信号用配線２３ａ,２４a,２５aや電源配線２３ｂ,２４ｂ,２５ｂの一部として用いることが可能となる。

ここで、補強ビア２３と補強配線２４からなる補強構造は互いに電気的に分離された多重構造を形成する方が好ましい。補強構造を互いに電位の異なる接地信号用配線や電源配線と連結し、グローバル層に形成するメッシュ電源配線と電源コンタクトの一部として利用することで、レイアウト上のロスを少なくして、補強構造を形成可能である。

図１０ａ，１０ｂは本実施形態の半導体集積装置の一例を示す。図１０ａ，１０ｂは補強ビア２３と補強配線２４からなる補強構造の要部斜視図を示す。図１０ａは同一層に異電位の補強配線２４ａと２４ｂを混在させて、その間に信号用配線２１を配置し、下層と上層で交差するように配線を形成する。このような構成にすることで、レイアウトを容易にすることが可能である。また、図１０ｂは電位の異なる補強配線２４ａ，２４ｂを別々の配線層に配置し、補強配線２４ａ，２４ｂ間を連結する２次的な補強配線２７ａ，２７ｂを形成し、空きスペースに信号用配線２１を通す。このような構成にすることで、高密度に補強配線を配置することができ、応力の分散効果を高めることが可能となる。

（第１の実施形態の第１変形例）
以下に、第１の実施形態の第１変形例について図面を参照して説明する。図１１ａ，１１ｂは本変形例に係る半導体集積回路装置の要部断面図を示している。図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図１１ａ，１１ｂに示すように本変形例の半導体集積回路装置における補強ビア２３は下層のビア（群）に対し上層のビア（群）が半導体素子２を含む領域側にズレて配置されている。このような構成とすることにより、複数の半導体素子２を含む領域を囲むように、補強ビア２３と補強配線２５によりアーチ状の補強構造が形成することで応力の集中箇所を分散させ、外部から加わる応力を均一化するとともに、該補強構造で囲まれる中央付近の半導体素子上に加わる外部応力に対しても、効果的に補強ビア２３と半導体基板４の接合部に応力を逃がすことが可能となる。ここで、隣り合う接合部２５の間隔は、１０〜２５μｍが好ましい。

ここで、アーチ状の補強ビア２３は、補強ビア２３の周辺の半導体素子領域２を網羅するように、同一の基板接合部２５から複数本の補強ビア２３を２方向若しくは４方向又は放射状に複数本構成することが好ましい。該一体化された複数本の補強ビア２３は図１１ａに示すように、補強ビア２３を構成するビア（群）形成用の配線を互いに独立して設けることが好ましい。このような構成とすることにより、該一体化された複数本の補強ビア２３間に信号用配線２１ａを形成することができ、信号線用配線２１の引き回しを容易にすることが可能である。

また、該一体化された複数本の補強ビア２３は図１１ｂに示すように、補強ビア２３を構成するビア（群）形成用の配線を一体化して設けることが好ましい。このような構成とすることにより、より強固な補強構造となり、半導体素子２の保護効果が高まる。

本発明の半導体装置は、ボンディングプロセス及びプロービングプロセスにおいて発生した応力によりパッド下の絶縁膜にクラックが発生することがなく、且つ素子を保護し応力による特性変動の抑制効果の高い半導体装置を実現できるという効果を有し、素子上にパッドを備えた半導体装置等として有用である。

本発明の第１の実施形態に係る半導体集積回路装置の要部断面図。 本発明の第１の実施形態の変形例に係る半導体集積回路装置の要部断面図。 本発明の第１の実施形態に係る半導体集積回路装置の要部断面図。 図２ａにおける半導体素子の平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の要部斜視図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の要部平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の要部平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の要部平面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の要部断面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例の要部断面図。 本発明の第１の実施形態に係る半導体集積回路装置の要部斜視図。 本発明の第１の実施形態に係る半導体集積回路装置の要部斜視図。 本発明の第１の実施形態に係る半導体集積回路装置の一例を示す断面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例を示す断面図。 本発明の第１の実施形態に係る半導体集積回路装置の一例を示す斜視図。 本発明の第１の実施形態に係る半導体集積回路装置の一例を示す斜視図。 本発明の第１の実施形態の第１変形例に係る半導体集積回路装置の要部断面図。 本発明の第１の実施形態の第１変形例に係る半導体集積回路装置の要部断面図。 従来の半導体集積回路装置の要部断面図。

符号の説明

２ 半導体素子
３ 分離層
４ 半導体基板
５ ファイン層
６ グローバル層
９ パッド
２３ 補強ビア
２４ 補強配線
２５ 補強ビアの基板接合

Claims (15)

1. 少なくとも２つの半導体素子が形成された半導体基板と、
   少なくとも２つの前記半導体素子のうち隣接する２つの半導体素子の間に形成され、互いに隣接する２つの素子分離層部と、
   前記隣接する２つの素子分離層部の間に形成された接合部と、
   前記半導体基板の上に形成された複数の絶縁層と、
   前記複数の絶縁層の上に形成されたパッド電極と、
   前記パッド電極と前記半導体素子との間に形成された配線層と、
   前記複数の絶縁層を貫通し、前記接合部と前記配線層とを接続する複数の接続部材とを備えていることを特徴とする半導体集積回路装置。
2. 前記配線層は複数存在し、それぞれが同一の絶縁層内に形成され、且つそれぞれが同一の高さに位置していることを特徴とする請求項１に記載の半導体集積回路装置。
3. 少なくとも２つの半導体素子が形成された半導体基板と、
   少なくとも２つの前記半導体素子のうち隣接する２つの半導体素子の間に形成され、互いに隣接する２つの素子分離層部と、
   前記隣接する２つの素子分離層部の間に形成された接合部と、
   前記半導体基板の上に形成された複数の絶縁層と、
   前記複数の絶縁層の上に形成されたパッド電極と、
   前記パッド電極の下側の領域において、前記半導体素子を覆うように、前記複数の絶縁層の上層に形成された板状の配線層と、
   前記複数の絶縁層を貫通し、前記接合部と前記配線層とを接続する複数の接続部材とを備えていることを特徴とする半導体集積回路装置。
4. 前記配線層には、複数のスリットが形成されていることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記複数の絶縁層中に形成された複数の金属配線層をさらに備え、
   前記配線層は、前記複数の金属配線層とは異なる補強配線層であることを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
6. 前記接合部は、Ｐ／Ｎ接合部位、Ｐ／Ｐ接合部位又はＮ／Ｎ接合部位であることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路装置
7. 前記素子分離層は、ソース及びドレインを有する半導体素子の周囲を囲っていることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路装置。
8. 前記複数の絶縁層には、信号用配線が形成されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体集積回路装置。
9. 前記接合部は、複数個存在し、
   前記複数の接合部は、前記複数の半導体素子の四方を囲むように配置されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路装置。
10. 前記複数の接続部材は、下層のビアと上層のビアとが直列になるように構成されていることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路装置。
11. 前記複数の接続部材は、アーチ状又はＶ字形状であることを特徴とする請求項１〜９のいずれか１項に記載の半導体集積回路装置。
12. 前記複数の絶縁層は、ＳｉＯＣを含むことを特徴とする請求項１〜１１のいずれか１項に記載の半導体集積回路装置。
13. 前記複数の絶縁層は、下層の絶縁層であるファイン層と、上層の絶縁層であるグローバル層とから構成され、
    前記ファイン層は、ＳｉＯＣを含む一方、前記グローバル層は酸化シリコンからなることを特徴とする請求項１〜１２のいずれか１項に記載の半導体集積回路装置。
14. 前記接合部間の距離は、１０μｍ〜４０μｍであることを特徴とする請求項１〜１３のいずれか１項に記載の半導体集積回路装置。
15. 前記パッド電極上には、ＮｉとＡｕとを有するメッキが形成されていることを特徴とする請求項１〜１４のいずれか１項に記載の半導体集積回路装置。

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