WO2018020645A1 - 転送装置およびフレーム転送方法 - Google Patents

転送装置およびフレーム転送方法 Download PDF

Info

Publication number
WO2018020645A1
WO2018020645A1 PCT/JP2016/072213 JP2016072213W WO2018020645A1 WO 2018020645 A1 WO2018020645 A1 WO 2018020645A1 JP 2016072213 W JP2016072213 W JP 2016072213W WO 2018020645 A1 WO2018020645 A1 WO 2018020645A1
Authority
WO
WIPO (PCT)
Prior art keywords
frame
delay frame
output
low
transfer
Prior art date
Application number
PCT/JP2016/072213
Other languages
English (en)
French (fr)
Inventor
礼子 井上
幸子 谷口
悠司 後藤
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to PCT/JP2016/072213 priority Critical patent/WO2018020645A1/ja
Priority to CN201680087819.3A priority patent/CN109496408B/zh
Priority to US16/303,309 priority patent/US10528498B2/en
Priority to EP16910548.3A priority patent/EP3474496B1/en
Priority to JP2016575707A priority patent/JP6211218B1/ja
Publication of WO2018020645A1 publication Critical patent/WO2018020645A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/46—Interconnection of networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L43/00—Arrangements for monitoring or testing data switching networks
    • H04L43/08—Monitoring or testing based on specific metrics, e.g. QoS, energy consumption or environmental parameters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/10—Flow control; Congestion control
    • H04L47/28—Flow control; Congestion control in relation to timing considerations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H04L47/56—Queue scheduling implementing delay-aware scheduling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H04L47/56—Queue scheduling implementing delay-aware scheduling
    • H04L47/564—Attaching a deadline to packets, e.g. earliest due date first
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/20—Support for services
    • H04L49/205—Quality of Service based
    • H04L49/206—Real Time traffic
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/16—Implementation or adaptation of Internet protocol [IP], of transmission control protocol [TCP] or of user datagram protocol [UDP]
    • H04L69/166—IP fragmentation; TCP segmentation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0064—Latency reduction in handling transfers

Definitions

  • the line speed used by each application is different, and the line speed of each port of the transfer device may be different.
  • the transfer device needs to accumulate frame data so that an underrun does not occur when a frame input from the low speed port is output.
  • Patent Document 1 when a frame is transferred from a port with a low line speed to a high-speed port, it waits for a guaranteed time that an underrun of the frame being transferred does not occur, or a frame from a low-speed input port A technique for starting frame transmission to a high-speed port at any timing when reception is completed is disclosed.
  • the present invention is a transfer apparatus in which the input line speed of the input port and the output line speed of the output port may be different in order to solve the above-described problems and achieve the object.
  • the transfer device is a low-delay frame transmission buffer that accumulates low-delay frames received at the input port, and a frame received at the input port, and a transfer delay is allowed more than the low-delay frame.
  • a normal delay frame transmission buffer for storing normal delay frames.
  • the transfer device calculates the output start time of the low delay frame using the frame length information of the low delay frame, the input line speed, and the output line speed.
  • an output contention control unit that controls transfer of a low delay frame and a normal delay frame using the output start time.
  • a normal delay frame is a low delay frame in the transmission unit 17 of the transmission device 8 on the transmission side. Divided when an interrupt occurs. However, after the transfer of the low delay frame is completed, the transfer device 8 on the transmission side transfers the remaining non-transmitted normal delay frame. The transfer device 8 on the receiving side uses the normal delay frame received before the low delay frame is received and the remaining normal delay frame received after the low delay frame is received to form the normal delay frame before the division. Join.
  • the time calculator 21 When receiving the low-delay frame reception notification from the low-delay frame transmission buffer 15, the time calculator 21 receives the low-delay frame length information 31 indicating the maximum frame length of the low-delay frame that can be transferred by the transfer device 8, and the input line speed information.
  • the low delay frame transmission buffer 15 uses the input line speed of the input port 81 to which the low delay frame indicated by (2) is input and the output line speed of the output port 82 that outputs the low delay frame indicated by the output line speed information.
  • the low delay frame output start time T which is the time when the delay frame can be output, is calculated.
  • the output contention control unit 23 determines to transfer the low delay frame
  • the output contention control unit 23 outputs a low delay frame read request to the low delay frame transmission buffer 15.
  • the low-delay frame transmission buffer 15 outputs a low-delay frame output main signal to the output frame selector 24 when receiving a low-delay frame read request from the output contention control unit 23. Thereby, the output frame selector 24 can read out the low-delay frame output main signal.
  • step S109 when the output contention control unit 23 determines that the normal delay frame is not accumulated in the normal delay frame transmission buffer 16 (step S109: No), it does not start the transfer of the normal delay frame (step S115). ).
  • the output contention control unit 23 determines whether or not the low delay frame output start time T has been reached after steps S105, S106, S111, and S113 to S115 (step S116). When the output contention control unit 23 has not reached the low delay frame output start time T (step S116: No), the output contention control unit 23 returns to step S103. When the output contention control unit 23 reaches the low delay frame output start time T (step S116: Yes), the output contention control unit 23 starts outputting the low delay frame and transfers the low delay frame to the end (step S117).
  • the transfer apparatus 8 returns to step S101 after the process of step S117, and repeatedly executes the process described above.
  • the output start time of the maximum length low delay frame can be set to the low delay frame output start times T1 and T2.
  • the transfer device 8 uses the same time as the conventional low-delay frame because the output start time when the low-delay frame is accumulated for one frame is the normal-delay-frame division possibility determination time. Start transferring.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Security & Cryptography (AREA)
  • Environmental & Geological Engineering (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Small-Scale Networks (AREA)

Abstract

入力ポートの入力回線速度と出力ポートの出力回線速度とが異なる場合がある転送装置であって、出力ポート毎に、入力ポートで受信された低遅延フレームを蓄積する低遅延フレーム送信バッファ（１５）と、入力ポートで受信されたフレームであって、低遅延フレームよりも転送遅延が許容される通常遅延フレームを蓄積する通常遅延フレーム送信バッファ（１６）と、低遅延フレームが受信された場合、低遅延フレームのフレーム長の情報、入力回線速度、および出力回線速度を用いて、低遅延フレームの出力開始時刻を計算する時刻計算部（２１）と、出力開始時刻を用いて、低遅延フレームおよび通常遅延フレームの転送を制御する出力競合制御部（２３）と、を備える。

Description

転送装置およびフレーム転送方法
　本発明は、フレームを転送する転送装置およびフレーム転送方法に関する。
　近年、自動車、列車、または工場など、産業分野においてネットワークのイーサネット（登録商標）化が進んでいる。産業用イーサネットネットワークで使用されるフレームには、一般に、機器の制御情報を扱うフレームである制御系フレーム、および映像または音声など制御系以外の情報を扱うフレームがある。高速性および高信頼性の実現のため、制御系フレームには厳しい遅延要求があり、低遅延転送が求められる。このような制御系フレームを、以下、低遅延フレームという。これに対して、遅延要求が比較的厳しくない、制御系以外の情報を扱うフレームを、以下、通常遅延フレームという。
　産業用イーサネットネットワークでは、各アプリケーションが使用する回線速度が異なり、転送装置の各ポートの回線速度が異なる場合がある。転送装置は、回線速度が低速のポートから高速のポートにフレームを転送する場合、低速ポートから入力するフレームの出力時にアンダーランが発生しないようにフレームデータを蓄積する必要がある。特許文献１には、回線速度が低速のポートから高速のポートにフレームを転送する場合に、転送中のフレームのアンダーランが発生しないと保証された時間だけ待機する、または低速の入力ポートからフレーム受信が完了するいずれかのタイミングで、高速のポートへのフレーム送信を開始する技術が開示されている。
　また、転送装置における低遅延フレームの転送遅延時間を低減するＩＥＴ（Interspersing　Express　Traffic）の技術を適用したＭＡＣ（Media　Access　Control）の標準化がＩＥＥＥ（Institute　of　Electrical　and　Electronic　Engineers）８０２．３ｂｒで進められている。ＩＥＴでは、低遅延フレームが転送可能となった場合、通常遅延フレームが転送中のときはイーサネットの最小フレーム長およびイーサネットの最小フレーム長以上で指定された分割後の最小フレーム長を満たす範囲で通常遅延フレームの転送を中断して分割し、低遅延フレームを割り込み転送する。ＩＥＴを適用したＭＡＣを備えた転送装置は、産業用イーサネットネットワークにおける低遅延フレームの転送遅延時間を低減できる。
特開平８－３２６１５号公報
　転送速度の異なる複数のアプリケーション系を収容し、低遅延フレームの遅延時間低減を必要とするネットワークの転送装置は、特許文献１に記載の構成に、ＩＥＴを適用したＭＡＣを備えた構成となる。このような構成の転送装置は、低速ポートから入力された低遅延フレームをＩＥＴに対応する高速ポートから出力する場合、アンダーランが発生しないフレーム長まで低遅延フレームを蓄積してから出力する。このとき、転送装置は、低遅延フレームが出力可能状態となってから通常遅延フレームが分割可能か否かの判定を行う。転送装置は、通常遅延フレームが分割できない場合はその出力完了後に低遅延フレームの出力を開始する。そのため、低遅延フレームの遅延時間が増大してしまう可能性がある、という問題があった。
　本発明は、上記に鑑みてなされたものであって、入力回線速度と出力回線速度とが異なる場合に、低遅延フレームの転送遅延を抑制可能な転送装置を得ることを目的とする。
　本発明は、上述した課題を解決し、目的を達成するための、入力ポートの入力回線速度と出力ポートの出力回線速度とが異なる場合がある転送装置である。転送装置は、出力ポート毎に、入力ポートで受信された低遅延フレームを蓄積する低遅延フレーム送信バッファと、入力ポートで受信されたフレームであって、低遅延フレームよりも転送遅延が許容される通常遅延フレームを蓄積する通常遅延フレーム送信バッファと、を備える。また、転送装置は、出力ポート毎に、低遅延フレームが受信された場合、低遅延フレームのフレーム長の情報、入力回線速度、および出力回線速度を用いて、低遅延フレームの出力開始時刻を計算する時刻計算部と、出力開始時刻を用いて、低遅延フレームおよび通常遅延フレームの転送を制御する出力競合制御部と、を備えることを特徴とする。
　本発明にかかる転送装置は、入力回線速度と出力回線速度とが異なる場合に、低遅延フレームの転送遅延を抑制できる、という効果を奏する。
実施の形態１にかかる通信システムの構成例を示す図 実施の形態１にかかる転送装置の構成例を示すブロック図 実施の形態１にかかる送信部の構成例を示すブロック図 実施の形態１にかかる送信部において、出力ポートの転送速度が入力ポートの転送速度よりも高速の場合のＩＥＴによる低遅延フレームの優先出力制御の処理を示すフローチャート 実施の形態１にかかる転送装置の送信部において出力制御を行ったことによる低遅延フレームの遅延を抑制する効果を示す図 実施の形態１にかかる転送装置をＣＰＵおよびメモリで構成する場合の例を示す図 実施の形態１にかかる転送装置を専用のハードウェアで構成する場合の例を示す図 実施の形態２にかかる転送装置の構成例を示すブロック図
　以下に、本発明の実施の形態にかかる転送装置およびフレーム転送方法を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態１．
　図１は、本発明の実施の形態１にかかる通信システム１の構成例を示す図である。通信システム１は、送信側の通信装置２，３，４と、受信側の通信装置５，６，７と、送信側の通信装置２～４からの信号を受信して受信側の通信装置５～７に信号を転送する転送装置８と、を備える。送信側の通信装置２～４はユーザデータなどのフレームを送信し、受信側の通信装置５～７はユーザデータなどのフレームを受信する。転送装置８は、送信側の通信装置２～４とは入力ポート８１で接続し、受信側の通信装置５～７とは出力ポート８２で接続している。通信装置２～７は、データ転送速度が異なる場合がある。なお、図１では、送信側の通信装置および受信側の通信装置が３つであるが、一例であり、２つ以下または４つ以上であってもよい。また、図１では、通信システム１が転送装置８を１つ備える構成であるが、一例であり、送信側の通信装置２～４と受信側の通信装置５～７との間に、直列に配置された複数の転送装置８を備える構成であってもよい。
　転送装置８の構成について説明する。図２は、実施の形態１にかかる転送装置８の構成例を示すブロック図である。転送装置８は、受信部１１－１～１１－Ｎと、通常遅延フレーム長検出部１２－１～１２－Ｎと、結合バッファ１３－１～１３－Ｎと、スイッチング処理部１４と、低遅延フレーム送信バッファ１５－１～１５－Ｎと、通常遅延フレーム送信バッファ１６－１～１６－Ｎと、送信部１７－１～１７－Ｎと、を備える。転送装置８は、Ｎ個の入力ポート８１および出力ポート８２を備えるが、一例であり、入力ポート８１および出力ポート８２の数はＮ個に限定されるものではない。Ｎは１以上の整数である。Ｎ＝１の場合、各構成の数は１個となる。
　以降の説明において、受信部１１－１～１１－Ｎを区別しない場合は受信部１１と称する。また、通常遅延フレーム長検出部１２－１～１２－Ｎを区別しない場合は通常遅延フレーム長検出部１２と称する。また、結合バッファ１３－１～１３－Ｎを区別しない場合は結合バッファ１３と称する。また、低遅延フレーム送信バッファ１５－１～１５－Ｎを区別しない場合は低遅延フレーム送信バッファ１５と称する。また、通常遅延フレーム送信バッファ１６－１～１６－Ｎを区別しない場合は通常遅延フレーム送信バッファ１６と称する。また、送信部１７－１～１７－Ｎを区別しない場合は送信部１７と称する。
　転送装置８は、入力ポート８１毎に、受信部１１、通常遅延フレーム長検出部１２、および結合バッファ１３を、入力ポート８１と同じＮ個ずつ備える。また、転送装置８は、出力ポート８２毎に、低遅延フレーム送信バッファ１５、通常遅延フレーム送信バッファ１６、および送信部１７を、出力ポート８２と同じＮ個ずつ備える。本実施の形態において、転送装置８では、入力ポート８１の入力回線速度と出力ポート８２の出力回線速度とが異なっており、入力ポート８１の入力回線速度よりも出力ポート８２の出力回線速度の方が高速とする。なお、転送装置８において、入力ポート８１の入力回線速度および出力ポート８２の出力回線速度が同じであってもよい。
　入力ポート８１の受信部１１および出力ポート８２の送信部１７には、ＩＥＥＥ８０２．３ｂｒで標準化が進められているＩＥＴの技術を適用したＭＡＣが実装されている。ＩＥＴでは、通常遅延フレームを転送中の場合は通常遅延フレームの転送を中断して低遅延フレームを割り込み転送することで、低遅延フレームの遅延要求を満たす転送ができる。低遅延フレームは、低遅延転送が要求されるフレームである。通常遅延フレームは、低遅延フレームよりも転送遅延が許容されるフレームである。
　例えば、通信システム１が複数の転送装置８を備え、複数の転送装置８が直列に配置されている場合、ＩＥＴにおいて、通常遅延フレームは、送信側の転送装置８の送信部１７において低遅延フレームの割り込み発生時に分割される。ただし、送信側の転送装置８は、低遅延フレームの転送完了後、残りの未送信部分の通常遅延フレームを転送する。受信側の転送装置８は、低遅延フレームの受信前に受信していた通常遅延フレームと、低遅延フレーム受信後に受信した残りの通常遅延フレームとを用いて、分割前の通常遅延フレームの形に結合する。
　結合バッファ１３は、通常遅延フレームの結合処理を行う。分割された通常遅延フレームの結合処理は、転送装置８において、送信部１７にてＩＥＴによる低遅延フレームとの出力競合制御を開始するまでに完了していればよい。そのため、結合バッファ１３は、送信部１７よりも前段の位置であれば、設置位置に制限はない。そのため、結合バッファ１３は、通常遅延フレーム送信バッファ１６と兼用する構成であってもよい。
　通常遅延フレーム長検出部１２は、通常遅延フレームについて、ＩＥＴによって分割される前の単位でのフレーム長を計測する。通常遅延フレーム長検出部１２は、例えば、入力された通常遅延フレームのｂｙｔｅ数を計測する。通常遅延フレーム長検出部１２は、計測した通常遅延フレームのフレーム長を示す通常遅延フレーム長情報をスイッチング処理部１４に出力する。
　受信部１１は、通信装置２～４などの外部装置と接続し、ＩＥＴの低遅延フレームと通常遅延フレームとが混在したトラフィックを受信する。図２に示す受信フレームは、低遅延フレーム、または通常遅延フレームである。受信部１１は、受信したフレームを、受信したフレーム内の識別情報に基づいて、低遅延フレームと通常遅延フレームとに振り分け、別々の経路から出力する。フレーム内の識別情報とは、例えば、フレームに付与されたヘッダ内のサービス種別の情報である。
　同様に、送信部１７は、通信装置５～７などの外部装置と接続し、ＩＥＴの転送方式により、低遅延フレームと通常遅延フレームとが混在したトラフィックを出力する。図２に示す送信フレームは、低遅延フレーム、または通常遅延フレームである。
　スイッチング処理部１４は、受信した低遅延フレームおよび通常遅延フレームのフレーム内の情報に基づいて、宛先検索処理を行い、決定した出力ポート８２の低遅延フレーム送信バッファ１５、および通常遅延フレーム送信バッファ１６に振り分けを行う。フレーム内の情報とは、例えば、ＭＡＣ宛先アドレス、またはＶＬＡＮ（Virtual　Local　Area　Network）タグ情報などである。また、スイッチング処理部１４は、通常遅延フレーム長検出部１２から取得した通常遅延フレーム長情報を、通常遅延フレーム長情報に該当する通常遅延フレームの出力先となる出力ポート８２の送信部１７に出力する。
　低遅延フレーム送信バッファ１５は、入力ポート８１で受信された低遅延フレームを蓄積する。低遅延フレーム送信バッファ１５は、１フレーム分の蓄積完了を待たずにフレーム出力を開始する、カットスルー出力が可能である。低遅延フレーム送信バッファ１５は、送信部１７からの低遅延フレーム読出要求に従って、低遅延フレームを送信部１７に出力する。また、低遅延フレーム送信バッファ１５は、スイッチング処理部１４から低遅延フレームが入力された場合、低遅延フレームを蓄積したこと、すなわち転送装置８において低遅延フレームが受信されたことを示す低遅延フレーム受信通知を送信部１７に出力する。
　通常遅延フレーム送信バッファ１６は、入力ポート８１で受信された通常遅延フレームを蓄積する。通常遅延フレーム送信バッファ１６は、結合バッファ１３によって結合された後の通常遅延フレームが入力される場合、カットスルー出力が可能である。通常遅延フレーム送信バッファ１６は、前述のように結合バッファ１３と兼用されている場合、結合前の通常遅延フレームが入力されると、１フレーム分を蓄積完了後に出力を開始するストアアンドフォワード出力を行う。通常遅延フレーム送信バッファ１６は、送信部１７からの通常遅延フレーム読出要求に従って、通常遅延フレームを送信部１７に出力する。また、通常遅延フレーム送信バッファ１６は、通常遅延フレーム送信バッファ１６における通常遅延フレームの蓄積状態を示す通常遅延フレーム蓄積情報を送信部１７に出力する。
　つぎに、送信部１７の構成について詳細に説明する。図３は、実施の形態１にかかる送信部１７の構成例を示すブロック図である。送信部１７は、時刻計算部２１と、出力フレーム長管理部２２と、出力競合制御部２３と、出力フレームセレクタ２４と、を備える。
　時刻計算部２１は、低遅延フレーム送信バッファ１５から低遅延フレーム受信通知を受けると、転送装置８で転送し得る低遅延フレームの最大のフレーム長を示す低遅延フレーム長情報３１、入力回線速度情報で示される低遅延フレームが入力された入力ポート８１の入力回線速度、出力回線速度情報で示される低遅延フレームを出力する出力ポート８２の出力回線速度を用いて、低遅延フレーム送信バッファ１５から低遅延フレームの出力が可能となる時刻である低遅延フレーム出力開始時刻Ｔを計算する。低遅延フレーム出力開始時刻Ｔとは、低遅延フレーム送信バッファ１５において、低遅延フレーム送信バッファ１５から低遅延フレームの出力すなわち転送を開始してもエラー、具体的にはアンダーランが発生しない低遅延フレームの蓄積量になるまでの出力開始時刻である。低遅延フレーム長情報３１、入力回線速度情報、および出力回線速度情報については、通信システム１の運用中において変更しない場合、予め通信システム１の管理者が時刻計算部２１に設定しておくことが可能である。なお、時刻計算部２１は、低遅延フレーム長情報３１を、実施の形態２で後述するように、受信した低遅延フレームから取得することも可能である。また、時刻計算部２１は、入力回線速度情報については受信部１１内において入力ポート８１の回線速度を監視する図示しない監視部から取得してもよいし、出力回線速度情報については送信部１７内において出力ポート８２の回線速度を監視する図示しない監視部から取得してもよい。
　時刻計算部２１は、低遅延フレーム受信通知を受けた場合、すなわち、転送装置８において低遅延フレームが受信された場合、低遅延フレーム長情報３１、および入力回線速度と出力回線速度との差分に基づいて、低遅延フレーム出力開始時刻Ｔを計算する。時刻計算部２１は、入力回線速度と出力回線速度との差分、および低遅延フレームの低遅延フレーム長情報３１から、低遅延フレーム出力開始時刻Ｔを一意に決定できる。低遅延フレーム出力開始時刻Ｔは、時刻計算部２１が低遅延フレーム受信通知を受けた時刻に対する差分の時刻すなわち相対時刻であってもよいし、通信システム１または転送装置８などで管理している絶対時刻であってもよい。時刻計算部２１は、低遅延フレーム出力開始時刻Ｔを示す低遅延フレーム出力開始時刻情報を、出力競合制御部２３に通知する。
　出力フレーム長管理部２２は、スイッチング処理部１４経由で通常遅延フレーム長検出部１２から取得した通常遅延フレーム長情報、および通常遅延フレーム送信バッファ１６から出力された通常遅延フレーム出力主信号に基づいて、通常遅延フレームの転送済みフレーム長、および通常遅延フレームの未転送フレーム長を計算する。通常遅延フレームの転送済みフレーム長とは、通常遅延フレーム送信バッファ１６から出力されて転送装置８から転送済みの通常遅延フレームのフレーム長である。通常遅延フレームの未転送フレーム長とは、通常遅延フレーム送信バッファ１６に蓄積されていて、通常遅延フレーム送信バッファ１６から出力されていない転送装置８から未転送の通常遅延フレームのフレーム長である。出力フレーム長管理部２２は、通常遅延フレームの転送済みフレーム長を示す通常遅延フレーム転送済みフレーム長情報、および通常遅延フレームの未転送フレーム長を示す通常遅延フレーム未転送フレーム長情報を、出力競合制御部２３に通知する。
　出力競合制御部２３は、ＩＥＴによる出力制御を行う。出力競合制御部２３は、具体的に、時刻計算部２１から通知された低遅延フレーム出力開始時刻情報、出力フレーム長管理部２２から通知された通常遅延フレーム転送済みフレーム長情報および通常遅延フレーム未転送フレーム長情報、スイッチング処理部１４経由で通常遅延フレーム長検出部１２から取得した通常遅延フレーム長情報、および通常遅延フレーム送信バッファ１６から通知された通常遅延フレーム蓄積情報に基づいて、低遅延フレームおよび通常遅延フレームの転送を制御する。すなわち、出力競合制御部２３は、低遅延フレームまたは通常遅延フレームのいずれを転送するかを決定する。出力競合制御部２３は、低遅延フレーム出力開始時刻情報で示される低遅延フレーム出力開始時刻Ｔに低遅延フレームを開始することで、低遅延フレームの転送遅延を抑制できる。出力競合制御部２３は、低遅延フレームまたは通常遅延フレームのいずれのフレームを転送するかを示す出力フレーム情報を出力フレームセレクタ２４に通知する。
　また、出力競合制御部２３は、低遅延フレームを転送することを決定した場合、低遅延フレーム読出要求を低遅延フレーム送信バッファ１５に出力する。低遅延フレーム送信バッファ１５は、出力競合制御部２３から低遅延フレーム読出要求を受けると、低遅延フレーム出力主信号を出力フレームセレクタ２４に出力する。これにより、出力フレームセレクタ２４は、低遅延フレーム出力主信号を読み出すことができる。
　また、出力競合制御部２３は、通常遅延フレームを転送することを決定した場合、通常遅延フレーム読出要求を通常遅延フレーム送信バッファ１６に出力する。通常遅延フレーム送信バッファ１６は、出力競合制御部２３から通常遅延フレーム読出要求を受けると、通常遅延フレーム出力主信号を出力フレームセレクタ２４に出力する。これにより、出力フレームセレクタ２４は、通常遅延フレーム出力主信号を読み出すことができる。
　出力フレームセレクタ２４は、低遅延フレーム送信バッファ１５から読み出した低遅延フレーム出力主信号、または通常遅延フレーム送信バッファ１６から読み出した通常遅延フレーム出力主信号のいずれかを、出力競合制御部２３で決定された出力フレーム情報に基づいて選択し、出力フレーム主信号として出力ポート８２から出力する。
　なお、本実施の形態において、転送装置８のＩＥＴ制御による出力制御方式で扱うフレームの優先度クラス数およびフレーム長種別数については、特に制限はない。
　つづいて、転送装置８の送信部１７の動作について説明する。前述のように、転送装置８において、送信部１７は出力ポート８２毎に設けられている。以下では、ある１つの出力ポート８２について説明するが、転送装置８の全ての出力ポート８２に対する送信部１７において、同様の動作を行うものとする。図４は、実施の形態１にかかる送信部１７において、出力ポート８２の転送速度が入力ポート８１の転送速度よりも高速の場合のＩＥＴによる低遅延フレームの優先出力制御の処理を示すフローチャートである。
　まず、送信部１７において、時刻計算部２１は、低遅延フレーム送信バッファ１５から低遅延フレーム受信通知があったか否かを確認する（ステップＳ１０１）。時刻計算部２１は、低遅延フレーム送信バッファ１５から低遅延フレーム受信通知があった場合（ステップＳ１０１：Ｙｅｓ）、転送装置８において低遅延フレームを受信し、低遅延フレーム送信バッファ１５に低遅延フレームが蓄積されたことを検知する。
　時刻計算部２１は、低遅延フレーム送信バッファ１５から低遅延フレーム受信通知があった場合（ステップＳ１０１：Ｙｅｓ）、低遅延フレーム長情報３１、および入力ポート８１の入力回線速度と出力ポート８２の出力回線速度との差分に基づいて、低遅延フレーム出力開始時刻Ｔを計算する（ステップＳ１０２）。時刻計算部２１は、算出した低遅延フレーム出力開始時刻Ｔを出力競合制御部２３に通知する。
　出力競合制御部２３は、時刻計算部２１から低遅延フレーム出力開始時刻Ｔの通知を受けると、通常遅延フレームを転送中か否かを判断する（ステップＳ１０３）。出力競合制御部２３は、通常遅延フレームを転送中の場合（ステップＳ１０３：Ｙｅｓ）、出力フレーム長管理部２２から通知された通常遅延フレーム未転送フレーム長情報で示される転送中の通常遅延フレームの未転送フレーム長に基づいて、通常遅延フレームが低遅延フレーム出力開始時刻Ｔ以前に転送完了するか否かを判断する（ステップＳ１０４）。
　出力競合制御部２３は、通常遅延フレームが低遅延フレーム出力開始時刻Ｔ以前に転送完了すると判断した場合（ステップＳ１０４：Ｙｅｓ）、転送中の通常遅延フレームを末尾まで転送し（ステップＳ１０５）、通常遅延フレームの転送を完了させる。
　出力競合制御部２３は、通常遅延フレームが低遅延フレーム出力開始時刻Ｔ以前に転送完了しないと判断した場合（ステップＳ１０４：Ｎｏ）、転送中の通常遅延フレームをＩＥＴの分割可能条件を満たす範囲まで転送した後、通常遅延フレームの転送を中断する（ステップＳ１０６）。すなわち、出力競合制御部２３は、分割可能なフレーム長を残して通常遅延フレームを分割し、通常遅延フレームの転送を中断する。ＩＥＴによる分割後の通常遅延フレームは、分割末尾のフレームのフレーム長がイーサネットの最小フレーム長である６４ｂｙｔｅ以上でなければならない。そのため、分割末尾以外のフレームについては、６４ｂｙｔｅ以上で指定された最小フレーム長を満たす必要がある。出力競合制御部２３は、分割可能条件を満足する範囲で、通常遅延フレームの転送および中断を行う。
　出力競合制御部２３は、通常遅延フレームの転送を中断する場合、低遅延フレーム出力開始時刻Ｔ、または通常遅延フレームの未転送部分から分割可能な最小のフレーム長を除いたフレーム長の転送が完了する時刻のいずれか早い時刻まで、通常遅延フレームの転送を行う。これにより、出力競合制御部２３は、低遅延フレームの転送後に通常遅延フレームの未送信部分を転送する際の通常遅延フレームの転送時間の増大を抑制でき、通常遅延フレームの転送遅延を低減することができる。
　ステップＳ１０１に戻って、時刻計算部２１は、低遅延フレーム送信バッファ１５から低遅延フレーム受信通知がなかった場合（ステップＳ１０１：Ｎｏ）、すなわち、転送装置８において低遅延フレームを受信せず、低遅延フレーム送信バッファ１５に低遅延フレームが蓄積されたことを検知できなかった場合、低遅延フレーム出力開始時刻Ｔを計算しない。そのため、出力競合制御部２３には、時刻計算部２１から低遅延フレーム出力開始時刻情報は通知されない。出力競合制御部２３は、時刻計算部２１から低遅延フレーム出力開始時刻情報が通知されない状況では、通常遅延フレーム送信バッファ１６からの通常遅延フレーム蓄積情報に基づいて、通常遅延フレームが通常遅延フレーム送信バッファ１６に蓄積されているか、または通常遅延フレームを転送中か否かを判断する（ステップＳ１０７）。
　出力競合制御部２３は、通常遅延フレームが通常遅延フレーム送信バッファ１６に蓄積されている、または通常遅延フレームを転送中と判断した場合（ステップＳ１０７：Ｙｅｓ）、通常遅延フレーム送信バッファ１６から通常遅延フレームを転送する（ステップＳ１０８）。出力競合制御部２３は、通常遅延フレームが転送中のときは、通常遅延フレームの転送を継続する。
　転送装置８では、ステップＳ１０７：Ｎｏの場合、およびステップＳ１０８の処理を終了後、ステップＳ１０１の処理に戻る。
　ステップＳ１０３に戻って、出力競合制御部２３は、通常遅延フレームを転送中でない場合（ステップＳ１０３：Ｎｏ）、通常遅延フレーム送信バッファ１６からの通常遅延フレーム蓄積情報に基づいて、通常遅延フレーム送信バッファ１６に通常遅延フレームが蓄積されているか否かを判断する（ステップＳ１０９）。
　出力競合制御部２３は、通常遅延フレーム送信バッファ１６に通常遅延フレームが蓄積されていると判断した場合（ステップＳ１０９：Ｙｅｓ）、スイッチング処理部１４経由で通常遅延フレーム長検出部１２から取得した通常遅延フレーム長情報に基づいて通常遅延フレームを転送開始した場合に転送完了する時刻を計算し、通常遅延フレームの転送完了時刻が低遅延フレーム出力開始時刻Ｔよりも前の時刻か否かを判断する（ステップＳ１１０）。
　出力競合制御部２３は、通常遅延フレームの転送完了時刻が低遅延フレーム出力開始時刻Ｔよりも前の時刻である場合（ステップＳ１１０：Ｙｅｓ）、通常遅延フレームの転送を開始し、通常遅延フレームを末尾まで転送し（ステップＳ１１１）、通常遅延フレームの転送を完了する。
　出力競合制御部２３は、通常遅延フレームの転送完了時刻が低遅延フレーム出力開始時刻Ｔよりも前の時刻でない場合（ステップＳ１１０：Ｎｏ）、通常遅延フレーム長検出部１２から通知された通常遅延フレーム長がＩＥＴで分割可能なフレーム長より大きいか否かを判断する（ステップＳ１１２）。ステップＳ１０６のところで説明したように、ＩＥＴによる分割後の通常遅延フレームには最小フレーム長の条件がある。例えば、分割後の最小フレーム長が６４ｂｙｔｅで指定されていた場合、分割前の通常遅延フレームのフレーム長は１２４ｂｙｔｅ以上でなければならない。分割された先頭もしくは先頭フレームでなくかつ末尾以外の通常遅延フレームには、ＩＥＴの分割フレームのフォーマットで４ｂｙｔｅのＦＣＳ（Frame　Check　Sequence）が付与されるため、６０ｂｙｔｅで分割される。
　出力競合制御部２３は、通常遅延フレーム長がＩＥＴで分割可能なフレーム長より大きい場合（ステップＳ１１２：Ｙｅｓ）、低遅延フレーム出力開始時刻Ｔよりも前の時刻で、かつ、ＩＥＴの分割可能条件を満たす範囲まで通常遅延フレームを転送して、通常遅延フレームの転送を中断する（ステップＳ１１３）。
　出力競合制御部２３は、通常遅延フレーム長がＩＥＴで分割可能なフレーム長以下の場合（ステップＳ１１２：Ｎｏ）、低遅延フレーム出力開始時刻Ｔまでに通常遅延フレームを転送できないので、通常遅延フレームの転送を開始しない（ステップＳ１１４）。
　ステップＳ１０９に戻って、出力競合制御部２３は、通常遅延フレーム送信バッファ１６に通常遅延フレームが蓄積されていないと判断した場合（ステップＳ１０９：Ｎｏ）、通常遅延フレームの転送を開始しない（ステップＳ１１５）。
　出力競合制御部２３は、ステップＳ１０５，Ｓ１０６，Ｓ１１１，およびＳ１１３～Ｓ１１５の後、低遅延フレーム出力開始時刻Ｔに到達したか否かを判断する（ステップＳ１１６）。出力競合制御部２３は、低遅延フレーム出力開始時刻Ｔに到達していない場合（ステップＳ１１６：Ｎｏ）、ステップＳ１０３に戻る。出力競合制御部２３は、低遅延フレーム出力開始時刻Ｔに到達した場合（ステップＳ１１６：Ｙｅｓ）、低遅延フレームの出力を開始し、低遅延フレームを末尾まで転送する（ステップＳ１１７）。
　転送装置８は、ステップＳ１１７の処理の後、ステップＳ１０１に戻って、前述の処理を繰り返し実行する。
　図５は、実施の形態１にかかる転送装置８の送信部１７において出力制御を行ったことによる低遅延フレームの遅延を抑制する効果を示す図である。図５において、（１）、（２）および（３）で示される判断タイミングは図４のフローチャートのステップＳ１０３を示しており、（１）がステップＳ１０６に、（２）がステップＳ１１１に、（３）がステップＳ１１４に分岐する場合である。なお、（３）は（２）の処理の後にステップＳ１１６：Ｎｏを経由したパターンである。図５において、低遅延フレーム受信は、送信部１７が低遅延フレーム送信バッファ１５から低遅延フレーム受信通知を受けたタイミングを示す。図５に示す理想的な低遅延フレームの出力時刻のＴ１およびＴ２が、前述の低遅延フレーム出力開始時刻Ｔである。
　通常遅延フレームが分割可能か否かの判断を低遅延フレーム出力開始時刻Ｔ１，Ｔ２のタイミングで行う場合、低遅延フレーム出力開始時刻Ｔ１，Ｔ２の時点で通常遅延フレームを分割できないと、低遅延フレームの転送開始タイミングは、通常遅延フレームの転送完了後になる。具体的に、低遅延フレームＡは通常遅延フレームＡの後に転送され、低遅延フレームＢは通常遅延フレームＣの後に転送される。そのため、低遅延フレームの転送開始が、理想的な低遅延フレーム出力開始時刻Ｔ１，Ｔ２よりも遅れてしまうことになる。
　一方、本実施の形態では、転送装置８は、通常遅延フレームが分割可能か否かの判断を低遅延フレーム出力開始時刻Ｔ１，Ｔ２よりも早い（１）～（３）のタイミングで実施する。図５に示すように、転送装置８は、低遅延フレーム出力開始時刻Ｔ１よりも前の段階で通常遅延フレームの転送を中断する。また、転送装置８は、低遅延フレーム出力開始時刻Ｔ２よりも前の段階で新たに通常遅延フレームの転送を開始しない。具体的に、低遅延フレームＡは分割された通常遅延フレームＡ－１の後に転送され、低遅延フレームＢは通常遅延フレームＢの後に転送される。分割された未転送の通常遅延フレームＡ－２は低遅延フレームＡの後に転送され、通常遅延フレームＣは低遅延フレームＢの後に転送される。これにより、最大長の低遅延フレームの出力開始時刻を低遅延フレーム出力開始時刻Ｔ１，Ｔ２にできる。転送装置８は、低遅延フレームが最大長でない場合、低遅延フレームを１フレーム分蓄積したときの出力開始時刻が通常遅延フレームの分割可能判断時刻となるため、従来と同様の時刻で低遅延フレームの転送を開始する。
　つづいて、転送装置８のハードウェア構成について説明する。転送装置８において、受信部１１、通常遅延フレーム長検出部１２、結合バッファ１３、スイッチング処理部１４、低遅延フレーム送信バッファ１５、通常遅延フレーム送信バッファ１６、および送信部１７は、処理回路により実現される。すなわち、転送装置８は、受信したフレームを低遅延フレームまたは通常遅延フレームに識別して振り分け、通常遅延フレームのフレーム長を検出し、ＩＥＴによって分割された通常遅延フレームを結合し、フレームの転送先ポートを決定して振り分け、フレーム種別毎にフレームを送信バッファに蓄積し、ＩＥＴによる低遅延フレームおよび通常遅延フレームの出力競合制御を行うための処理回路を備える。処理回路は、専用のハードウェアであってもよいし、メモリに格納されるプログラムを実行するＣＰＵ（Central　Processing　Unit）およびメモリであってもよい。
　図６は、実施の形態１にかかる転送装置８をＣＰＵおよびメモリで構成する場合の例を示す図である。処理回路がＣＰＵ９１およびメモリ９２で構成される場合、転送装置８の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアまたはファームウェアはプログラムとして記述され、メモリ９２に格納される。処理回路では、メモリ９２に記憶されたプログラムをＣＰＵ９１が読み出して実行することにより、各機能を実現する。すなわち、転送装置８は、受信部１１、通常遅延フレーム長検出部１２、結合バッファ１３、スイッチング処理部１４、低遅延フレーム送信バッファ１５、通常遅延フレーム送信バッファ１６、および送信部１７が処理回路により実行されるときに、受信したフレームを低遅延フレームまたは通常遅延フレームに識別して振り分けるステップ、通常遅延フレームのフレーム長を検出するステップ、ＩＥＴによって分割された通常遅延フレームを結合するステップ、フレームの転送先ポートを決定して振り分けるステップ、フレーム種別毎にフレームを送信バッファに蓄積するステップ、ＩＥＴによる低遅延フレームおよび通常遅延フレームの出力競合制御を行うステップが結果的に実行されることになるプログラムを格納するためのメモリ９２を備える。また、これらのプログラムは、転送装置８の手順および方法をコンピュータに実行させるものであるともいえる。ここで、ＣＰＵ９１は、処理装置、演算装置、マイクロプロセッサ、マイクロコンピュータ、プロセッサ、またはＤＳＰ（Digital　Signal　Processor）などであってもよい。また、メモリ９２とは、例えば、ＲＡＭ（Random　Access　Memory）、ＲＯＭ（Read　Only　Memory）、フラッシュメモリ、ＥＰＲＯＭ（Erasable　Programmable　ＲＯＭ）、ＥＥＰＲＯＭ（Electrically　ＥＰＲＯＭ）などの、不揮発性または揮発性の半導体メモリ、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、またはＤＶＤ（Digital　Versatile　Disc）などが該当する。
　図７は、実施の形態１にかかる転送装置８を専用のハードウェアで構成する場合の例を示す図である。処理回路が専用のハードウェアである場合、図７に示す処理回路９３は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Application　Specific　Integrated　Circuit）、ＦＰＧＡ（Field　Programmable　Gate　Array）、またはこれらを組み合わせたものが該当する。転送装置８の各機能を機能別に処理回路９３で実現してもよいし、各機能をまとめて処理回路９３で実現してもよい。
　なお、転送装置８の各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、専用のハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述の各機能を実現することができる。
　以上説明したように、本実施の形態によれば、転送速度の異なる複数のアプリケーション系を収容し、ＩＥＴによる転送制御を行うネットワークで使用する転送装置８では、低遅延フレームを受信すると、低遅延フレーム出力開始時刻Ｔを計算し、低遅延フレーム出力開始時刻Ｔよりも前の段階で、通常遅延フレームの転送を中断するか、または、通常遅延フレームの転送を開始しないかを判断することとした。これにより、転送装置８は、出力回線速度が入力回線速度よりも高速である場合において、低遅延フレーム出力開始時刻Ｔに低遅延フレームの転送を開始でき、低遅延フレームの転送遅延を抑制できる。すなわち、低遅延転送が必要な最大長の低遅延フレームの遅延時間を最小にすることができる。
実施の形態２．
　実施の形態１では、低遅延フレーム長情報３１を時刻計算部２１に設定していた。本実施の形態では、低遅延フレーム長情報３１を、転送装置に到着するフレームの識別情報を用いて取得する。実施の形態１と異なる部分について説明する。
　図８は、実施の形態２にかかる転送装置８ａの構成例を示すブロック図である。転送装置８ａは、転送装置８のスイッチング処理部１４および送信部１７－１～１７－Ｎを、スイッチング処理部１４ａおよび送信部１７ａ－１～１７ａ－Ｎに置き換え、さらに、低遅延フレーム長検出部１８－１～１８－Ｎを追加したものである。以降の説明において、送信部１７ａ－１～１７ａ－Ｎを区別しない場合は送信部１７ａと称する。また、低遅延フレーム長検出部１８－１～１８－Ｎを区別しない場合は低遅延フレーム長検出部１８と称する。
　低遅延フレーム長検出部１８は、転送装置８ａに接続される通信機器が送受信するフレームのＭＡＣ送信元アドレス、またはＶＬＡＮ　ＩＤ（IDentifier）などの識別情報から低遅延フレームのフレーム長が一意に決定できる場合、識別情報とフレーム長との対応関係をテーブルの形式で記憶しておく。低遅延フレーム長検出部１８は、転送装置８ａで受信された低遅延フレームのフレーム内部の識別情報に基づいてテーブルを検索し、対応する低遅延フレームのフレーム長を検出する。低遅延フレーム長検出部１８は、検出した低遅延フレームのフレーム長である低遅延フレーム長情報３１をスイッチング処理部１４ａに出力する。
　スイッチング処理部１４ａは、スイッチング処理部１４の機能に加えて、低遅延フレーム長検出部１８から取得した低遅延フレーム長情報３１を、低遅延フレーム長情報３１に該当する低遅延フレームの出力先となる出力ポート８２の送信部１７ａに出力する。
　送信部１７ａは、低遅延フレーム長情報３１の情報を、予め通信システム１の管理者からの設定により取得するのではなく、スイッチング処理部１４ａ経由で低遅延フレーム長検出部１８から取得する。送信部１７ａは、送信部１７とは低遅延フレーム長情報３１の取得方法が異なるのみであり、その他の処理は送信部１７と同様である。
　以上説明したように、本実施の形態によれば、転送装置８ａは、低遅延フレーム長情報３１を、受信した低遅延フレームの識別情報から取得することとした。この場合においても、実施の形態１と同様の効果を得ることができる。また、転送装置８ａは、複数のＶＬＡＮと接続し、各ＶＬＡＮで転送する低遅延フレームの低遅延フレーム長が異なる場合において、ＶＬＡＮによって低遅延フレーム長を変更することも可能である。
　以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１　通信システム、２～７　通信装置、８，８ａ　転送装置、１１－１～１１－Ｎ　受信部、１２－１～１２－Ｎ　通常遅延フレーム長検出部、１３－１～１３－Ｎ　結合バッファ、１４，１４ａ　スイッチング処理部、１５，１５－１～１５－Ｎ　低遅延フレーム送信バッファ、１６，１６－１～１６－Ｎ　通常遅延フレーム送信バッファ、１７，１７－１～１７－Ｎ，１７ａ－１～１７ａ－Ｎ　送信部、１８－１～１８－Ｎ　低遅延フレーム長検出部、２１　時刻計算部、２２　出力フレーム長管理部、２３　出力競合制御部、２４　出力フレームセレクタ、８１　入力ポート、８２　出力ポート。

Claims (6)

  1. 　入力ポートの入力回線速度と出力ポートの出力回線速度とが異なる場合がある転送装置であって、前記出力ポート毎に、
    　前記入力ポートで受信された低遅延フレームを蓄積する低遅延フレーム送信バッファと、
    　前記入力ポートで受信されたフレームであって、前記低遅延フレームよりも転送遅延が許容される通常遅延フレームを蓄積する通常遅延フレーム送信バッファと、
    　前記低遅延フレームが受信された場合、前記低遅延フレームのフレーム長の情報、前記入力回線速度、および前記出力回線速度を用いて、前記低遅延フレームの出力開始時刻を計算する時刻計算部と、
    　前記出力開始時刻を用いて、前記低遅延フレームおよび前記通常遅延フレームの転送を制御する出力競合制御部と、
    　を備えることを特徴とする転送装置。
  2. 　前記入力回線速度よりも前記出力回線速度の方が高速の場合、
    　前記時刻計算部は、前記低遅延フレームをエラーなく転送可能な前記出力開始時刻を計算し、
    　前記出力競合制御部は、前記出力開始時刻に基づいて前記低遅延フレームの転送を開始する、
    　ことを特徴とする請求項１に記載の転送装置。
  3. 　前記出力競合制御部は、前記通常遅延フレームを転送中の場合、前記出力開始時刻以前に前記通常遅延フレームを転送完了できるときは、前記通常遅延フレームの転送を完了し、前記出力開始時刻以前に前記通常遅延フレームを転送完了できないときは、分割可能なフレーム長を残して前記通常遅延フレームを分割し、前記通常遅延フレームの転送を中断する、
    　ことを特徴とする請求項２に記載の転送装置。
  4. 　前記出力競合制御部は、前記通常遅延フレームの転送を中断する場合、前記出力開始時刻、または前記通常遅延フレームの未転送部分から分割可能な最小のフレーム長を除いたフレーム長の転送が完了する時刻のいずれか早い時刻まで、前記通常遅延フレームの転送を行う、
    　ことを特徴とする請求項３に記載の転送装置。
  5. 　前記出力競合制御部は、前記通常遅延フレームを転送していないが前記通常遅延フレーム送信バッファに前記通常遅延フレームが蓄積されている場合、前記出力開始時刻までに前記通常遅延フレームを転送できるときは前記通常遅延フレームの転送を開始して前記通常遅延フレームの転送を完了し、前記出力開始時刻までに前記通常遅延フレームを転送できないときは前記通常遅延フレームの転送を開始しない、
    　ことを特徴とする請求項２に記載の転送装置。
  6. 　入力ポートの入力回線速度と出力ポートの出力回線速度とが異なる転送装置におけるフレーム転送方法であって、
    　前記転送装置が、前記出力ポート毎に、前記入力ポートで受信された低遅延フレームを蓄積する低遅延フレーム送信バッファと、前記入力ポートで受信されたフレームであって、前記低遅延フレームよりも転送遅延が許容される通常遅延フレームを蓄積する通常遅延フレーム送信バッファと、時刻計算部と、出力競合制御部と、を備える場合に、
    　前記時刻計算部が、前記低遅延フレームが受信された場合、前記低遅延フレームのフレーム長の情報、前記入力回線速度、および前記出力回線速度を用いて、前記低遅延フレームの出力開始時刻を計算する計算ステップと、
    　前記出力競合制御部が、前記出力開始時刻を用いて、前記低遅延フレームおよび前記通常遅延フレームの転送を制御する制御ステップと、
    　を含むことを特徴とするフレーム転送方法。
PCT/JP2016/072213 2016-07-28 2016-07-28 転送装置およびフレーム転送方法 WO2018020645A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
PCT/JP2016/072213 WO2018020645A1 (ja) 2016-07-28 2016-07-28 転送装置およびフレーム転送方法
CN201680087819.3A CN109496408B (zh) 2016-07-28 2016-07-28 传送装置和帧传送方法
US16/303,309 US10528498B2 (en) 2016-07-28 2016-07-28 Transfer apparatus and frame transfer method
EP16910548.3A EP3474496B1 (en) 2016-07-28 2016-07-28 Transfer device and frame transfer method
JP2016575707A JP6211218B1 (ja) 2016-07-28 2016-07-28 転送装置およびフレーム転送方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/072213 WO2018020645A1 (ja) 2016-07-28 2016-07-28 転送装置およびフレーム転送方法

Publications (1)

Publication Number Publication Date
WO2018020645A1 true WO2018020645A1 (ja) 2018-02-01

Family

ID=60040451

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/072213 WO2018020645A1 (ja) 2016-07-28 2016-07-28 転送装置およびフレーム転送方法

Country Status (5)

Country Link
US (1) US10528498B2 (ja)
EP (1) EP3474496B1 (ja)
JP (1) JP6211218B1 (ja)
CN (1) CN109496408B (ja)
WO (1) WO2018020645A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020197720A1 (en) * 2019-03-27 2020-10-01 Fungible, Inc. Low latency packet switch architecture
US11038993B2 (en) 2018-03-14 2021-06-15 Fungible, Inc. Flexible processing of network packets
US11218574B2 (en) 2018-06-08 2022-01-04 Fungible, Inc. Directed graph traversal using content-addressable memory
US11579802B2 (en) 2019-10-04 2023-02-14 Fungible, Inc. Pipeline using match-action blocks

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018029756A1 (ja) * 2016-08-08 2018-02-15 三菱電機株式会社 伝送装置、システム制御装置、列車伝送システムおよび伝送方法
JP6839113B2 (ja) 2018-02-01 2021-03-03 日本電信電話株式会社 転送装置及び転送方法
JP6839112B2 (ja) * 2018-02-01 2021-03-03 日本電信電話株式会社 転送装置及び転送方法
WO2021071088A1 (ko) * 2019-10-07 2021-04-15 엘지전자 주식회사 저지연을 위한 프레임 손실 보고

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832615A (ja) 1994-07-21 1996-02-02 Hitachi Cable Ltd 中継装置
JP2012034047A (ja) * 2010-07-28 2012-02-16 Mitsubishi Electric Corp 中継装置及びコンピュータプログラム及び中継方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144668A (en) * 1997-11-26 2000-11-07 International Business Machines Corporation Simultaneous cut through and store-and-forward frame support in a network device
FR2851708B1 (fr) * 2003-02-24 2005-05-27 At & T Corp Methode pour transmettre des paquets de haute priorite dans un reseau de transmission ip
EP2090003B1 (en) * 2006-08-22 2017-12-13 Juniper Networks, Inc. Apparatus and method of controlled delay packet forwarding
CN101369962B (zh) * 2007-08-13 2011-06-08 华为技术有限公司 转发报文的方法和网络设备
WO2013111285A1 (ja) * 2012-01-25 2013-08-01 三菱電機株式会社 通信装置及び通信方法及びプログラム
WO2015162734A1 (ja) * 2014-04-23 2015-10-29 三菱電機株式会社 中継装置およびデータ転送方法
WO2017082779A1 (en) * 2015-11-09 2017-05-18 Telefonaktiebolaget Lm Ericsson (Publ) Packet processing technique for a communication network

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0832615A (ja) 1994-07-21 1996-02-02 Hitachi Cable Ltd 中継装置
JP2012034047A (ja) * 2010-07-28 2012-02-16 Mitsubishi Electric Corp 中継装置及びコンピュータプログラム及び中継方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
REIKO INOUE ET AL.: "A Prototype Evaluation of Low Latency Ethernet Switch with Frame Preemption", IEICE TECHNICAL REPORT, vol. 115, no. 123, 25 June 2015 (2015-06-25), pages 69 - 74, XP009511763 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038993B2 (en) 2018-03-14 2021-06-15 Fungible, Inc. Flexible processing of network packets
US11218574B2 (en) 2018-06-08 2022-01-04 Fungible, Inc. Directed graph traversal using content-addressable memory
WO2020197720A1 (en) * 2019-03-27 2020-10-01 Fungible, Inc. Low latency packet switch architecture
US11258726B2 (en) 2019-03-27 2022-02-22 Fungible, Inc. Low latency packet switch architecture
US11579802B2 (en) 2019-10-04 2023-02-14 Fungible, Inc. Pipeline using match-action blocks

Also Published As

Publication number Publication date
CN109496408B (zh) 2021-03-12
JP6211218B1 (ja) 2017-10-11
CN109496408A (zh) 2019-03-19
US20190213151A1 (en) 2019-07-11
EP3474496A1 (en) 2019-04-24
US10528498B2 (en) 2020-01-07
EP3474496B1 (en) 2020-09-16
JPWO2018020645A1 (ja) 2018-07-26
EP3474496A4 (en) 2019-07-17

Similar Documents

Publication Publication Date Title
JP6211218B1 (ja) 転送装置およびフレーム転送方法
US7730230B1 (en) Floating frame timing circuits for network devices
US20170171096A1 (en) Distribution node, automation network, and method for transmitting real-time-relevant and non-real-time-relevant data packets
US7987224B2 (en) Audio signal processor and network system
US20210392084A1 (en) Transmission Of Packets Over A TSN Aware Network
CN108353036B (zh) 用于通信网络的分组处理技术
KR102161422B1 (ko) 서비스 패킷 송신 방법 및 노드 디바이스
EP3926901B1 (en) Signal transfer device, signal transfer method, signal transfer control device, signal transfer control method, and signal transfer program
US20190207864A1 (en) Communication apparatus and bandwidth control method
US8891966B2 (en) Optical communication device and signal adjusting method
WO2016132402A1 (ja) 通信フレーム転送装置および通信システム
KR101473144B1 (ko) Can 통신 기반의 반도체 테스트 방법 및 시스템
JP6494880B2 (ja) 転送装置およびフレーム転送方法
KR102025198B1 (ko) 패킷 전달 시스템에서의 메모리 제어를 기반으로 하는 보호 절체 방법 및 장치
US11909658B2 (en) Signal transfer system, path control device, and signal transfer method
US9106985B2 (en) Networking device port multiplexing
EP3253008B1 (en) Transfer apparatus
US9319327B2 (en) Packet transmission method, packet transmission apparatus, and storage medium
WO2023223435A1 (ja) 通信システム、通信装置および通信方法
JPWO2018167838A1 (ja) 中継装置及びデータ転送方法
JP6467877B2 (ja) 伝送フレーム変換回路
JP2012165319A (ja) 伝送装置及び伝送網システム
JP2015207983A (ja) 通信装置、及び、通信方法

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2016575707

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16910548

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2016910548

Country of ref document: EP

Effective date: 20190228