WO2018012241A1 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
Definitions
- the present invention relates to a semiconductor device, and more particularly to a semiconductor device in which a change with time is suppressed.
- the silicon carbide (SiC) semiconductor has a wider band gap than the silicon (Si) semiconductor, and the SiC semiconductor device using the SiC semiconductor has superior pressure resistance compared to the Si semiconductor device using the Si semiconductor, The allowable current density is high and the heat resistance is high, so high temperature operation is possible.
- MOSFET Metal Oxide Semiconductor Field Effect Transistor
- SiC SiC
- JFET Junction Field Effect Transistor
- the P-type impurity concentration in the JFET region of the SiC-MOSFET relatively low P - by providing the region, P - JFET in comparison with the configuration without the space area
- the field strength applied to the upper gate insulating film is suppressed, and the reliability when a high voltage is applied to the device is improved.
- Cited Document 2 an impurity at a location to be ohmic-connected in a semiconductor heterojunction has been developed.
- a technique for reducing the on-resistance of the entire device by increasing the concentration is disclosed.
- Patent Document 1 in an insulated gate semiconductor device using silicon carbide, the reliability of the gate oxide film deteriorates when a high electric field is applied to the oxide film on the JFET region. Therefore, in the insulated gate semiconductor device using silicon carbide, there is a problem that the gate oxide film deteriorates with time due to a high electric field applied to the oxide film on the JFET region.
- the present invention has been made to solve the above-described problems, and provides an insulated gate semiconductor device in which fluctuations with time of a gate insulating film on a JFET region are suppressed as compared with a conventional silicon carbide semiconductor. For the purpose.
- the semiconductor device is selected as a semiconductor substrate, a first semiconductor layer of a first conductivity type disposed on the first main surface of the semiconductor substrate, and an upper layer portion of the first semiconductor layer.
- a second semiconductor layer disposed on a JFET region corresponding between the first semiconductor regions of the semiconductor layer and covering at least a part of the JFET region; and on the first semiconductor region and the second semiconductor layer A gate insulating film provided to cover the gate insulating film; a gate electrode provided on the gate insulating film; an interlayer insulating film provided to cover the gate insulating film and the gate electrode; and the gate insulating film And through the interlayer insulating film, its bottom A contact hole exposing at least the second semiconductor region, a first main electrode provided on the interlayer insulating film and electrically connected to the second semiconductor region via the contact hole;
- a second main electrode disposed on a second main surface of the semiconductor substrate wherein the first semiconductor layer is made of a silicon carbide semiconductor having a first band gap, The semiconductor layer is made of a semiconductor having a second band gap that is narrower than the first band gap.
- the semiconductor device of the present invention since the second semiconductor layer having the second band gap narrower than the first band gap is provided between the gate insulating film in the JFET region, the conventional semiconductor device is provided. In comparison with this, since the band offset at the interface between the gate insulating film and the semiconductor in the JFET region becomes larger, it is possible to suppress the current value flowing into the gate insulating film on the JFET region. For this reason, the temporal change of the gate insulating film on the JFET region can be suppressed.
- the amount of electrons or holes injected into the oxide film based on the FN tunneling phenomenon is determined by the band offset between the oxide film and silicon carbide, the effective mass of electrons or holes in the silicon carbide, and the electric field strength applied to the oxide film. Is done.
- FIG. 1 is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention. More specifically, it is a cross-sectional view schematically showing a partial configuration of a field effect transistor (SiC-MOSFET) 100 having a MOS structure formed on a SiC substrate.
- SiC-MOSFET field effect transistor
- FIG. 1 shows a minimum unit structure of a MOS called “unit cell”, and an actual semiconductor device is composed of a plurality of unit cells.
- MOS Metal-Oxide-Semiconductor
- MOS transistor a field effect transistor having a MOS structure
- materials for a gate insulating film and a gate electrode have been improved from the viewpoint of recent integration and improvement of a manufacturing process.
- polycrystalline silicon is used instead of metal as the material of the gate electrode mainly from the viewpoint of forming the source / drain in a self-aligned manner.
- a material having a high dielectric constant is adopted as a material for the gate insulating film, but the material is not necessarily limited to an oxide.
- MOS is not necessarily limited to the metal / oxide / semiconductor laminated structure, and this specification does not assume such limitation. That is, in view of the common general knowledge, “MOS” is not only an abbreviation derived from the word source, but also has a meaning including widely a laminated structure of a conductor / insulator / semiconductor.
- the conductivity type of the impurity the n-type is defined as “first conductivity type” and the p-type is defined as “second conductivity type”, but the opposite definition may be used.
- SiC-MOSFET 100 is formed on SiC substrate 1 containing n-type (first conductivity type) impurities at a relatively high concentration in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3. ing.
- semiconductor layer 2 (first semiconductor layer) containing n-type impurities at a relatively low concentration in the range of 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 is formed.
- the semiconductor layer 2 is formed by epitaxial growth, for example, and may be referred to as a drift layer or a drain region.
- a well region 4 (first semiconductor region) containing a p-type (second conductivity type) impurity at a relatively high concentration in the range of 1 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3.
- a well contact region 5 containing p-type impurities at a relatively high concentration in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3.
- a source region 6 (second semiconductor region) containing a relatively high concentration of n-type impurities in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 is formed so as to be in contact with the side surface of the well contact region 5. ing.
- the depth of the well region 4 from the outermost surface of the semiconductor layer 2 is formed deeper than the depth of the source region 6 and the well contact region 5 from the outermost surface of the semiconductor layer 2.
- the portion of the semiconductor layer 2 corresponding to the area between the adjacent well regions 4 becomes the JFET region 16, and the JFET region 16 is also included in the unit cell.
- the JFET region 16 may include not only the semiconductor layer 2 between the well regions 4 but also the semiconductor layer 2 below it.
- the semiconductor layer 3 (second semiconductor layer) is formed on one main surface of the semiconductor layer 2 corresponding to the JFET region 16 so as to cover the entire JFET region 16.
- the semiconductor layer 3 covers the JFET region 16 as a whole, the portion of the JFET region 16 where the electric field strength is increased can be reliably protected.
- the upper surface and side surfaces of the semiconductor layer 3 are covered with an insulating film 19.
- a gate insulating film 9 is provided on one main surface of the semiconductor layer 2 outside both side surfaces of the semiconductor layer 3 so as to cover a region from the well region 4 to a part of the source region 6.
- the insulating film 19 covering the upper surface and the side surface of the semiconductor layer 3 does not function as a gate insulating film, but is formed in the same process as the gate insulating film 9 and may be referred to as a gate insulating film.
- the SiC-MOSFET 100 is described as an n-channel type, but may be a p-channel type. In that case, the conductivity type of each semiconductor layer and each semiconductor region described above is reversed. Further, the conductivity type of the semiconductor layer 3 may be p-type or n-type regardless of the conductivity type of the SiC-MOSFET 100.
- a gate electrode 8 is formed so as to cover the insulating film 19 and the gate insulating film 9.
- An interlayer insulating film 7 is formed so as to cover the gate electrode 8, but the contact hole CH penetrates the interlayer insulating film 7 and reaches the upper part of the well contact region 5 and the source region 6.
- a source electrode 10 (first main electrode) is embedded in the contact hole CH.
- a drain electrode 11 (second main electrode) is formed on the back surface of the SiC substrate 1 (the main surface opposite to the side on which the semiconductor layer 2 is provided), and the source electrode 10 and the drain electrode 11 are formed. And a positive voltage is applied to the gate electrode 8 to form a channel in the well region 4 immediately below the gate insulating film 9, and the source region 6 to the channel region, the JFET region 16, Electrons flow along a path that passes through the semiconductor layer 2, the SiC substrate 1, and the drain electrode 11.
- the breakdown voltage is improved by configuring the semiconductor layer 2 with 4H polytype SiC having a high dielectric breakdown electric field.
- the breakdown voltage is improved by 4H—SiC having a high dielectric breakdown electric field, and the gate insulating film 19 and the semiconductor
- the band offset with the layer 3 is larger than the band offset between the gate insulating film 19 and the semiconductor layer 2.
- FIG. 2 shows a band diagram of a conventional insulated gate semiconductor device that does not have the semiconductor layer 3, and the semiconductor layer 2 is in direct contact with the gate insulating film 9.
- the conduction band edge of the semiconductor layer 2 is shown as Ec
- the valence band edge is shown as Ev
- the energy difference (band offset) between the conduction band edge Ec of the semiconductor layer 2 and the energy band edge of the gate insulating film 9 is shown. Is represented by ⁇ Ec.
- FIG. 3 shows a band diagram of an insulated gate semiconductor device having the semiconductor layer 3, and the semiconductor layer 3 is interposed between the gate insulating film 19 and the semiconductor layer 2. Yes.
- the band offset between the conduction band edge Ec of the semiconductor layer 2 and the conduction band edge Ec of the semiconductor layer 3 is shown as ⁇ E.
- the conduction band edge Ec of the semiconductor layer 3 is lower than the conduction band edge Ec of the semiconductor layer 2, and the band offset between the conduction band edge Ec of the semiconductor layer 3 and the energy band edge of the gate insulating film 19.
- ⁇ Ec is larger than in the case of FIG.
- the semiconductor layer 3 made of polytype silicon carbide different from the semiconductor layer 2 in this way, the band offset between the gate insulating film 19 and the semiconductor interface increases, and the semiconductor layer 3
- the electrons or holes injected into the gate insulating film 19 on the JFET region 16 can be suppressed, and the current value flowing through the gate insulating film 19 on the JFET region 16 is suppressed. It becomes possible to do.
- the amount of electrons or holes injected into the gate insulating film 19 is determined by the band offset and the effective mass.
- the band offset between the gate insulating film 19 and the semiconductor interface is determined by the physical property value. If the gate insulating film 19 is the same, by using the semiconductor layer 3 having a conduction band edge or a valence electron edge lower than the semiconductor layer 2, The band offset between the gate insulating film 19 and the semiconductor interface increases. Furthermore, since the effective mass is a physical property value specific to the semiconductor material, it is possible to select a band offset and an effective mass by providing the semiconductor layer 3 different from the semiconductor layer 2, which is injected into the gate insulating film 19 on the JFET region 16. Suppressed electrons or holes can be suppressed. As a result, it is possible to suppress the temporal variation of the gate insulating film 19 on the JFET region 16.
- the band offset ⁇ E between the conduction band edge Ec of the semiconductor layer 2 and the conduction band edge Ec of the semiconductor layer 3 is desirably 0.3 eV or more. That is, it is desirable to select the semiconductor layer 3 and the semiconductor layer 2 so that the conduction band of the semiconductor layer 3 is 0.3 eV or more lower than the conduction band of the semiconductor layer 2. As the band offset increases, the inflow of carriers into the gate insulating film 19 is suppressed.
- the band offset ⁇ E between the conduction band edge Ec of the semiconductor layer 2 and the conduction band edge Ec of the semiconductor layer 3 is obtained. Is about 0.9 eV, and when the semiconductor layer 3 is made of 6H—SiC, the band offset between the conduction band edge Ec of the semiconductor layer 2 and the conduction band edge Ec of the semiconductor layer 3 is ⁇ E is about 0.15 eV.
- FIGS. 4 to 10 are cross-sectional views sequentially showing manufacturing steps.
- an n-type semiconductor layer 2 is epitaxially grown on one main surface (front-side main surface) of the SiC substrate 1 by using, for example, a CVD (chemical vapor deposition) method.
- 1 is a silicon carbide semiconductor layer of the same polytype, here 4H.
- the SiC substrate 1 has a thickness of 10 to 500 ⁇ m and contains n-type impurities in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
- the semiconductor layer 2 has a thickness of 3 to 250 ⁇ m and contains n-type impurities in the range of 1 ⁇ 10 14 to 1 ⁇ 10 17 cm ⁇ 3 . Note that the thickness of the semiconductor layer 2 is determined by a withstand voltage (use voltage) required for the SiC-MOSFET 100.
- an epitaxial layer 31 made of a polytype silicon carbide different from that of the semiconductor layer 2 is grown on the semiconductor layer 2 by CVD.
- the thickness of the epitaxial layer 31 is 3 nm to 3 ⁇ m, and contains n-type impurities or p-type impurities in the range of 1 ⁇ 10 14 to 1 ⁇ 10 19 cm ⁇ 3 .
- the impurity concentration of the semiconductor layer 3 can be easily controlled.
- the electric field applied to the gate insulating film 19 can be relaxed without increasing the resistance of the JFET region 16.
- the film thickness of the semiconductor layer 3 increases, it becomes difficult to form an inversion layer in the upper layer portion of the JFET region 16, effectively increasing the thickness of the gate insulating film 19 on the JFET region 16, and increasing the resistance of the JFET region. Increases, and the on-resistance increases. Therefore, it is desirable to make the semiconductor layer 3 as thin as possible.
- the polytype of the epitaxial layer 31 may be 3C or 6H, but is not limited thereto, and the epitaxial layer 31 is limited to silicon carbide. It is not something. Any semiconductor that has a lower valence band than the semiconductor layer 2 (or a semiconductor with a higher conduction band) and can be formed on the semiconductor layer 2 may be used.
- a mask (not shown) having a pattern that covers only the region that will later become the semiconductor layer 3 is formed on the epitaxial layer 31 by using a photolithography technique.
- the semiconductor layer 3 is patterned on the semiconductor layer 2 by selectively removing the epitaxial layer 31 by etching using the mask.
- a resist mask is used as the mask.
- a mask RM1 that covers the semiconductor layer 3 and has an opening so as to expose a region that becomes the well region 4 later is formed using a photolithographic technique.
- the mask used for patterning the semiconductor layer 3 may be used as the mask RM1.
- p-type impurities are ion-implanted from above the mask RM1 to selectively form the well region 4 in the upper layer portion of the semiconductor layer 2.
- the thickness of the well region 4 is 0.1 to 3 ⁇ m, and the impurity concentration is set in the range of 1 ⁇ 10 15 to 1 ⁇ 10 19 cm ⁇ 3 .
- a resist mask is used as the mask.
- a mask RM3 is formed by using a photoengraving technique so as to cover the semiconductor layer 3 and to have an opening so that a region to be the source region 6 and the well contact region 5 is exposed later. .
- n-type impurities are ion-implanted from above the mask RM2, and the source region 6 is selectively formed in the upper layer portion of the well region 4.
- the thickness of the source region 6 is 0.03 to 2.5 ⁇ m
- the impurity concentration is set in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
- a resist mask is used as the mask.
- a mask RM3 is formed by using a photoengraving technique so as to cover the semiconductor layer 3 and to have an opening so that a region to be the well contact region 5 is exposed later.
- p-type impurities are ion-implanted from above the mask RM3 to selectively form the well contact region 5 in the upper layer portion of the well region 4.
- the thickness of the well contact region 5 is 0.03 to 2.5 ⁇ m
- the impurity concentration is set in the range of 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 .
- a resist mask is used as the mask. After removing the mask RM3, annealing for impurity activation is performed.
- annealing condition for example, heating is performed at 1500 ° C. or higher for 30 minutes or more in a nitrogen or argon atmosphere, but this is only an example.
- the ion implantation and activation of the well region 4, the well contact region 5 and the source region 6 may be performed in any order.
- a silicon oxide film 91 is formed on the entire surface of one main surface of SiC substrate 1.
- the silicon oxide film 91 may be formed using a CVD method or a thermal oxidation method.
- the silicon oxide film 91 is formed so that the thickness of the upper surface and the side surface of the semiconductor layer 3 becomes the insulating film 19 (FIG. 1) thicker than the gate insulating film 9 (FIG. 1). What is necessary is just to selectively remove so that it may become a predetermined thickness.
- the entire silicon oxide film 91 may be formed to have the same thickness as the gate insulating film 9.
- the thickness of the gate insulating film 9 is, for example, about 50 nm.
- the gate insulating film 9 is not limited to the silicon oxide film (SiO 2 ), and SiON, SiN, Al 2 O 3 , HfO 2 , La 2 O 3 or the like may be used.
- n-type impurities or p-type impurities are included in a range of 1 ⁇ 10 17 to 1 ⁇ 10 21 cm ⁇ 3 by, eg, CVD so as to cover the silicon oxide film 91.
- a polycrystalline silicon film 81 is formed.
- the polycrystalline silicon film 81 is selectively removed so that the polycrystalline silicon film 81 remains above the semiconductor layer 3, outside the side surface of the semiconductor layer 3, above the well region 4, and at least part of the source region 6. Then, the gate electrode 8 is patterned.
- a silicon oxide film is formed on the entire surface of one main surface of SiC substrate 1 including on gate electrode 8 to form interlayer insulating film 7, penetrating through interlayer insulating film 7, on well contact region 5 and on source region 6.
- a contact hole CH reaching a part of the upper part is formed.
- the source electrode 10 is formed so as to fill the contact hole CH, and the drain electrode 11 is formed on the back surface of the SiC substrate 1, whereby the SiC-MOSFET 100 shown in FIG. 1 is obtained.
- the source electrode 10 and the drain electrode 11 may be formed of a metal film such as nickel, gold, or copper.
- the impurity region such as the well region 4 is formed after the semiconductor layer 3 is formed on the semiconductor layer 2 has been described.
- the impurity region such as the well region 4 is formed in the semiconductor layer 2.
- the semiconductor layer 3 may be formed.
- the first activation annealing is performed before the semiconductor layer 3 is formed
- the second activation annealing is performed after the semiconductor layer 3 is formed.
- the activation annealing is desirably performed before the formation of the gate insulating film 9. Further, the activation annealing may be performed twice or more.
- the semiconductor layer 3 may be formed by ion implantation of a group IV element into the upper layer portion of the semiconductor layer 2 without using epitaxial growth. When ion implantation is used, the depth of the semiconductor layer 3 can be easily controlled.
- the lattice spacing in the injection region of the semiconductor layer 2 is widened, and a semiconductor having a band gap smaller than that of the semiconductor layer 2 is formed, and the gate insulating film 19, the semiconductor layer 3,
- the band offset between can be increased.
- Germanium, silicon, tin or carbon can be used as the group IV element.
- the band gap becomes smaller from about 0.05 eV to about 0.5 eV with respect to the band gap of 4H—SiC.
- an n-type impurity or a p-type impurity may be introduced into the semiconductor layer 3 by ion implantation or thermal diffusion before or after the ion implantation of the group IV element.
- germanium As shown in FIG. 11, after an n-type semiconductor layer 2 is epitaxially grown on one main surface of the SiC substrate 1 by using, for example, a CVD method, germanium (Ge), for example, is formed on the upper layer portion of the semiconductor layer 2.
- Ge germanium
- a mask (not shown) having a pattern in which only the region that will later become the semiconductor layer 3 is covered is formed on the ion implantation layer 32 by using a photoengraving technique.
- the semiconductor layer 3 is patterned on the semiconductor layer 2 by selectively removing the ion implantation layer 32 using etching.
- the subsequent steps are the same as those described with reference to FIGS.
- a resist mask is used as the mask.
- FIG. 13 is a cross-sectional view showing the configuration of the semiconductor device according to the second embodiment of the present invention.
- the same components as those of the SiC-MOSFET 100 described with reference to FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
- semiconductor layer 3A (second semiconductor layer) is formed on one main surface of semiconductor layer 2 corresponding to JFET region 16 so as to partially cover JFET region 16. ) Is formed.
- the gate insulating film 9 is provided on the JFET region 16, and the connection resistance between the well region 4 and the semiconductor layer 2 is reduced. Can do.
- the breakdown voltage is improved by configuring the semiconductor layer 2 with 4H polytype SiC having a high dielectric breakdown electric field. Further, by using a polytype silicon carbide different from that of the semiconductor layer 2 for the semiconductor layer 3A, it is possible to manufacture in a consistent film forming process.
- the breakdown voltage is improved by 4H—SiC having a high dielectric breakdown electric field, and the gate insulating film 19 and the semiconductor
- the band offset with the layer 3 ⁇ / b> A is larger than the band offset between the gate insulating film 19 and the semiconductor layer 2.
- the band offset between the gate insulating film 19 and the semiconductor interface increases, and the semiconductor
- the electrons or holes injected into the gate insulating film 19 on the JFET region 16 can be suppressed, and the current flowing through the gate insulating film 19 on the JFET region 16 The value can be suppressed.
- the semiconductor layer 3A may be formed by ion implantation of a group IV element into the upper layer portion of the semiconductor layer 2 without using epitaxial growth. Since the formation method has been described in Embodiment Mode 1, description thereof is omitted.
- FIG. 14 is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment of the present invention.
- the same components as those of the SiC-MOSFET 100 described with reference to FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
- semiconductor layer 3 (second semiconductor layer) is formed on one main surface of semiconductor layer 2 corresponding to JFET region 16 so as to cover JFET region 16. Then, a semiconductor layer 13 (third semiconductor layer) is formed so as to cover the semiconductor layer 3.
- the semiconductor layer 13 can also be formed by epitaxial growth. The top and side surfaces of the laminated film of the semiconductor layers 3 and 13 are covered with an insulating film 19.
- the breakdown voltage is improved by configuring the semiconductor layer 2 with 4H polytype SiC having a high dielectric breakdown electric field. Further, by using a polytype silicon carbide different from that of the semiconductor layer 2 for the semiconductor layer 3, it is possible to manufacture the semiconductor layer 3 with a consistent film forming process.
- the breakdown voltage is improved by 4H—SiC having a high dielectric breakdown electric field, and the gate insulating film 19 and the semiconductor
- the band offset with the layer 3 is larger than the band offset between the gate insulating film 19 and the semiconductor layer 2.
- the band offset between the gate insulating film 19 and the semiconductor interface increases, and the semiconductor
- the layer 3 By controlling the effective mass of electrons or holes by the layer 3, it is possible to suppress the electrons or holes injected into the gate insulating film 19 on the JFET region 16, and the current flowing through the gate insulating film 19 on the JFET region 16. The value can be suppressed.
- the semiconductor layer 13 covers the semiconductor layer 3, it is possible to use the semiconductor layer 13, which is difficult to grow directly on the semiconductor layer 2, for example, a nitride semiconductor AlN. .
- the conductivity type of the semiconductor layer 3 may be n-type or p-type, but the conductivity type of the semiconductor layer 13 is the same as that of the semiconductor layer 3.
- the band offset between the gate insulating film 19 and the semiconductor layer 13 is larger than the band offset between the gate insulating film 19 and the semiconductor layer 3, and the semiconductor layer 13 is provided. As a result, the range of selection of the effective mass can be further expanded.
- FIG. 15 shows a band diagram of an insulated gate semiconductor device having the semiconductor layer 13.
- the semiconductor layers 13 and 3 are interposed between the gate insulating film 19 and the semiconductor layer 2. ing.
- the conduction band edge Ec of the semiconductor layer 13 is lower than the conduction band edge Ec of the semiconductor layer 3, and the band offset between the conduction band edge Ec of the semiconductor layer 13 and the energy band edge of the gate insulating film 19.
- ⁇ Ec is larger than in the case of FIG.
- the band offset between the gate insulating film 19 and the semiconductor interface further increases.
- the electrons or holes injected into the gate insulating film 19 on the JFET region 16 can be suppressed, and the gate insulation on the JFET region 16 can be suppressed. It is possible to suppress the current value flowing through the film 19.
- the semiconductor layers 3 and 13 may be formed by ion implantation of a group IV element into the upper layer portion of the semiconductor layer 2 without using epitaxial growth.
- the ion species of the IV group element to be implanted are changed between the semiconductor layer 3 and the semiconductor layer 13, and the implantation energy is changed so that the semiconductor layer 3 is formed deeper than the semiconductor layer 13.
- FIG. 16 is a cross-sectional view showing the configuration of the semiconductor device according to the fourth embodiment of the present invention.
- the same components as those of the SiC-MOSFET 300 described with reference to FIG. 14 are denoted by the same reference numerals, and redundant description is omitted.
- the semiconductor layer 3A (second semiconductor layer 3) is covered so as to partially cover the JFET region 16.
- a semiconductor layer 13A (third semiconductor layer) is formed so as to cover the semiconductor layer 3A.
- the top and side surfaces of the laminated film of the semiconductor layers 3A and 13A are covered with an insulating film 19.
- the gate insulating film 9 is provided on the JFET region 16, and the connection resistance between the well region 4 and the semiconductor layer 2 is reduced. Can be made.
- the breakdown voltage is improved by configuring the semiconductor layer 2 with 4H polytype SiC having a high dielectric breakdown electric field. Further, by using a polytype silicon carbide different from that of the semiconductor layer 2 for the semiconductor layer 3A, it is possible to manufacture in a consistent film forming process.
- the breakdown voltage is improved by 4H—SiC having a high dielectric breakdown electric field, and the gate insulating film 19 and the semiconductor
- the band offset with the layer 3 ⁇ / b> A is larger than the band offset between the gate insulating film 19 and the semiconductor layer 2.
- the band offset between the gate insulating film 19 and the semiconductor interface increases, and the semiconductor
- the electrons or holes injected into the gate insulating film 19 on the JFET region 16 can be suppressed, and the current flowing through the gate insulating film 19 on the JFET region 16 The value can be suppressed.
- the semiconductor layer 3A covers the semiconductor layer 3A, it is possible to use a semiconductor layer 13A that is difficult to grow directly on the semiconductor layer 2, for example, a nitride semiconductor AlN. .
- the conductivity type of the semiconductor layer 3A may be n-type or p-type, but the conductivity type of the semiconductor layer 13A is the same as that of the semiconductor layer 3A.
- the band offset between the gate insulating film 19 and the semiconductor layer 13 is larger than the band offset between the gate insulating film 19 and the semiconductor layer 3, and the semiconductor layer 13 is provided. As a result, the range of selection of the effective mass can be further expanded.
- the semiconductor layer 13 not only the semiconductor layer 13 but also a different semiconductor layer may be formed on the semiconductor layer 3.
- the semiconductor layers 3A and 13A may be formed by ion implantation of a group IV element into the upper layer portion of the semiconductor layer 2 without using epitaxial growth.
- FIG. 17 is a sectional view showing the configuration of the semiconductor device according to the fifth embodiment of the present invention.
- the same components as those of the SiC-MOSFET 100 described with reference to FIG. 1 are denoted by the same reference numerals, and redundant description is omitted.
- channel region 14 (impurity region) is provided from the upper layer portion of JFET region 16 to the upper layer portion of well region 4, and covers channel region 14 in JFET region 16.
- the semiconductor layer 3 (second semiconductor layer) is formed.
- the conductivity type of the channel region 14 is set independently of the conductivity type of the SiC-MOSFET.
- the device threshold can be designed independently of the well region 4.
- the channel region 14 is also formed under the semiconductor layer 3, but no channel is formed in this portion, and the actual channel is formed in the well region 4 and the channel region 14 above the well region 4.
- a semiconductor layer 141 containing an n-type impurity is formed by epitaxial growth.
- the thickness of the semiconductor layer 141 is 3 nm to 5 ⁇ m, and the impurity concentration thereof is 1 ⁇ 10 13 to 5 ⁇ 10 18 cm ⁇ 3 .
- an epitaxial layer 31 made of polytype silicon carbide different from the semiconductor layer 2 is grown on the semiconductor layer 141 by using, for example, a CVD method.
- a mask (not shown) having a pattern in which only the region that will later become the semiconductor layer 3 is covered is formed on the epitaxial layer 31 using photolithography, and the epitaxial layer 31 is etched using the mask.
- the semiconductor layer 3 is patterned on the semiconductor layer 2 as shown in FIG.
- a resist mask is used as the mask.
- a mask RM11 that covers the semiconductor layer 3 and has an opening so as to expose a region that becomes the well region 4 later is formed using a photoengraving technique.
- p-type impurities are ion-implanted from above the mask RM11 to selectively form the well region 4 in the upper layer portion of the semiconductor layer 2.
- the semiconductor layer 141 is an n-type impurity region, the impurity concentration can be reduced by forming the well region 4.
- the formation of the well region 4 may cause the semiconductor layer 141 to become a p-type impurity region.
- a resist mask is used as the mask.
- a resist mask that covers the semiconductor layer 3 and has an opening so as to expose the source region 6 and the region that becomes the well contact region 5 is exposed by photolithography. Then, n-type impurities are ion-implanted from above the resist mask to selectively form the source region 6 in the upper layer portion of the well region 4.
- the channel region 14 is formed from the upper layer portion of the JFET region 16 to the upper layer portion of the well region 4.
- the present invention can also be applied to a free-standing substrate (self-supporting substrate) constituted by only the semiconductor layer 2 by removing the SiC substrate 1 by mechanical, chemical or other methods.
- the IGBT is configured to include a p-type layer instead of the p-type SiC substrate.
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Abstract
本発明は半導体装置に関し、半導体基板の第1の主面上に配設された第1の半導体層と、半導体層の上層部に選択的に複数設けられた第1の半導体領域と、第1の半導体領域の上層部に選択的に設けられた第2の半導体領域と、第1の半導体層の第1の半導体領域間に対応するJFET領域上に配置され、JFET領域の少なくとも一部を覆う第2の半導体層と、第1の半導体領域上、第2の半導体層上を覆うゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ゲート電極、ゲート絶縁膜を覆う層間絶縁膜と、ゲート絶縁膜および層間絶縁膜を貫通して、その底部に少なくとも第2の半導体領域が露出するコンタクトホールと、層間絶縁膜上に設けられ、コンタクトホールを介して第2の半導体領域と電気的に接続される第1の主電極と、半導体基板の第2の主面上に配設された第2の主電極とを備える。
Description
本発明は半導体装置に関し、特に経時変化を抑制した半導体装置に関する。
炭化珪素(SiC)半導体は、シリコン(Si)半導体より広いワイドバンドギャップを有し、SiC半導体を用いたSiC半導体装置は、Si半導体を用いたSi半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。
例えば、SiCを用いたMOSFET(Metal Oxide Semiconductor Field Effect Transistor)では、構造上、高電界が印加されやすいJFET(Junction Field Effect Transistor)領域上部のゲート絶縁膜にかかる電界強度を低く抑えることで、デバイスに高電圧が印加された場合のゲート絶縁膜の破壊を抑制している。
例えば、特許文献1で開示される半導体装置では、SiC-MOSFETのJFET領域内にP型不純物濃度が比較的低いP-領域を設けることで、P-領域を設けない構成と比較してJFET領域上部のゲート絶縁膜にかかる電界強度を抑制し、デバイスに高電圧が印加された場合の信頼性を向上している。
また、半導体装置中にバンドギャップの異なる半導体どうしを部分的にオーミック接続することで、オン抵抗を低減する技術が開発されており、引用文献2においては、半導体ヘテロ接合においてオーミック接続させる箇所の不純物濃度を高濃度とすることで、デバイス全体のオン抵抗を低減する技術が開示されている。
特許文献1によると、炭化珪素を用いた絶縁ゲート型半導体装置ではJFET領域上の酸化膜に高電界が印加されると、ゲート酸化膜の信頼性が劣化するとされている。従って、炭化珪素を用いた絶縁ゲート型半導体装置では、JFET領域上の酸化膜に高電界が加わることでゲート酸化膜が経時的な劣化を起こすという課題が存在する。
本発明は上記のような問題を解決するためになされたものであり、従来の炭化珪素半導体よりも、JFET領域上のゲート絶縁膜の経時的な変動を抑制した絶縁ゲート型半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板の第1の主面上に配設された第1導電型の第1の半導体層と、前記第1の半導体層の上層部に選択的に複数設けられた第2導電型の第1の半導体領域と、前記第1の半導体領域の上層部に選択的に設けられた第1導電型の第2の半導体領域と、前記第1の半導体層の前記第1の半導体領域間に対応するJFET領域上に配置され、前記JFET領域の少なくとも一部を覆う第2の半導体層と、前記第1の半導体領域上および前記第2の半導体層上を覆うように設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第2の半導体領域が露出するコンタクトホールと、前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第2の半導体領域と電気的に接続される第1の主電極と、前記半導体基板の第2の主面上に配設された第2の主電極と、を備え、前記第1の半導体層は、第1のバンドギャップを有する炭化珪素半導体で構成され、前記第2の半導体層は、前記第1のバンドギャップよりも狭い第2のバンドギャップを有する半導体で構成される。
本発明に係る半導体装置によれば、JFET領域においてゲート絶縁膜との間には、第1のバンドギャップよりも狭い第2のバンドギャップを有する第2の半導体層を備えるので、従来の半導体装置に比べて、JFET領域におけるゲート絶縁膜と半導体界面におけるバンドオフセットが大きくなるので、JFET領域上のゲート絶縁膜に流れ込む電流値を抑制することが可能となる。このため、JFET領域上のゲート絶縁膜の経時的な変動を抑制することができる。
<はじめに>
発明者達は、ゲート絶縁膜の経時的な劣化が酸化膜中への電子またはホールの注入によって生じると考えた。すなわち、ゲート電極に高電界を印加した際に、電子またはホールの注入が生じる機構はFN(Fowler-Nordheim)トンネリング現象が考えられる。FNトンネリング現象に基づく、酸化膜中への電子またはホールの注入量は、酸化膜と炭化珪素のバンドオフセット、炭化珪素中の電子またはホールの有効質量、および酸化膜に印加される電界強度で規定される。
発明者達は、ゲート絶縁膜の経時的な劣化が酸化膜中への電子またはホールの注入によって生じると考えた。すなわち、ゲート電極に高電界を印加した際に、電子またはホールの注入が生じる機構はFN(Fowler-Nordheim)トンネリング現象が考えられる。FNトンネリング現象に基づく、酸化膜中への電子またはホールの注入量は、酸化膜と炭化珪素のバンドオフセット、炭化珪素中の電子またはホールの有効質量、および酸化膜に印加される電界強度で規定される。
そして、酸化膜に印加される電界強度を同一とした場合、JFET領域上のゲート酸化膜の劣化を抑制するには、酸化膜中への電子またはホールの注入を抑制する必要がある。しかしながら、バンドギャップの均一な単一の半導体を用いた場合、酸化膜と炭化珪素のバンドオフセットおよび炭化珪素中の電子またはホールの有効質量が変わらないため、酸化膜中への電子またはホールの注入を抑制することはできないという結論に発明者達は到達した。そして、バンドギャップが異なる複数の半導体を用いることで酸化膜中への電子またはホールの注入を抑制すると言う技術思想に到達した。
<実施の形態1>
<装置構成>
図1は、本発明に係る実施の形態1の半導体装置の構成を示す断面図である。より具体的には、SiC基板上に形成されたMOS構造を有する電界効果トランジスタ(SiC-MOSFET)100の部分構成を模式的に示す断面図である。なお、図1では「ユニットセル」と呼称されるMOSの最小単位構造を示しており、実際の半導体装置は、複数のユニットセルによって構成されている。
<装置構成>
図1は、本発明に係る実施の形態1の半導体装置の構成を示す断面図である。より具体的には、SiC基板上に形成されたMOS構造を有する電界効果トランジスタ(SiC-MOSFET)100の部分構成を模式的に示す断面図である。なお、図1では「ユニットセル」と呼称されるMOSの最小単位構造を示しており、実際の半導体装置は、複数のユニットセルによって構成されている。
ここで、「MOS」という用語は、古くは金属/酸化物/半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にMOS構造を有する電界効果トランジスタ(以下、単に「MOSトランジスタ」と称す)においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えばMOSFETにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
従って「MOS」という用語は必ずしも金属/酸化物/半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「MOS」とはその語源に起因した略語としてのみならず、広く導電体/絶縁体/半導体の積層構造をも含む意義を有する。
また、以下の記載では、不純物の導電型に関して、n型を「第1導電型」、p型を「第2導電型」として定義するが、その逆の定義でも構わない。
図1に示すように、SiC-MOSFET100は、n型(第1導電型)不純物を1×1018~1×1021cm-3の範囲で比較的高濃度に含むSiC基板1上に形成されている。
SiC基板1の主面上には、n型不純物を1×1014~1×1017cm-3の範囲で比較的低濃度に含む半導体層2(第1の半導体層)が形成されている。半導体層2は、例えばエピタキシャル成長により形成され、ドリフト層またはドレイン領域と呼称される場合もある。
半導体層2の上層部には、p型(第2導電型)不純物を1×1015~1×1019cm-3の範囲で比較的高濃度に含むウェル領域4(第1の半導体領域)が選択的に複数形成されており、それぞれのウェル領域4の上層部には、p型不純物を1×1018~1×1021cm-3の範囲で比較的高濃度に含むウェルコンタクト領域5が選択的に形成されている。そして、ウェルコンタクト領域5の側面に接するようにn型不純物を1×1018~1×1021cm-3の範囲で比較的高濃度に含むソース領域6(第2の半導体領域)が形成されている。
なお、ウェル領域4の半導体層2の最表面からの深さは、ソース領域6およびウェルコンタクト領域5の半導体層2の最表面からの深さよりも深く形成されている。
そして、互いに隣り合うウェル領域4間に対応する部分の半導体層2はJFET領域16となり、当該JFET領域16もユニットセルに含まれる。なお、JFET領域16はウェル領域4間の半導体層2だけでなく、それよりも下の半導体層2を含む場合もある。
そして、JFET領域16上に対応する半導体層2の一方主面上には、JFET領域16全体を覆うように半導体層3(第2の半導体層)が形成されている。
半導体層3がJFET領域16を全体的に覆うことで、JFET領域16において、電界強度が大きくなる部分を確実に保護することができる。
半導体層3の上面および側面は絶縁膜19で覆われている。また、半導体層3の両側面外方の半導体層2の一方主面上には、ウェル領域4上からソース領域6の一部上部にかけての領域を覆うようにゲート絶縁膜9が設けられている。ここで、半導体層3の上面および側面を覆う絶縁膜19は、ゲート絶縁膜としては機能しないが、ゲート絶縁膜9と同じ工程で形成されるので、ゲート絶縁膜と呼称する場合もある。なお、上記においてはSiC-MOSFET100をnチャネル型として説明したが、pチャネル型であっても良い。その場合は、上述した各半導体層および各半導体領域の導電型は逆転する。また、半導体層3の導電型は、SiC-MOSFET100の導電型に関わらずp型でもn型でも良い。
そして、絶縁膜19上およびゲート絶縁膜9上を覆うようにゲート電極8が形成されている。また、ゲート電極8を覆うように層間絶縁膜7が形成されているが、層間絶縁膜7を貫通してウェルコンタクト領域5上およびソース領域6の一部上部に到達するようにコンタクトホールCHが設けられ、コンタクトホールCHにはソース電極10(第1の主電極)が埋め込まれている。
また、SiC基板1の裏面(半導体層2が設けられた側とは反対の主面)上には、ドレイン電極11(第2の主電極)が形成されており、ソース電極10とドレイン電極11との間に高電圧を印加し、さらにゲート電極8に正電圧を印加することで、ゲート絶縁膜9の直下のウェル領域4にチャネルが形成され、ソース領域6からチャネル領域、JFET領域16、半導体層2、SiC基板1、ドレイン電極11を通る経路で電子が流れる。
ここで、半導体層2を絶縁破壊電界の高い4HのポリタイプのSiCで構成することで耐圧が向上する。
また、半導体層3には半導体層2とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
すなわち、半導体層2を4H-SiCで構成し、半導体層3を3C-SiCまたは6H-SiCで構成した場合、絶縁破壊電界の高い4H-SiCにより耐圧が向上すると共に、ゲート絶縁膜19と半導体層3とのバンドオフセットが、ゲート絶縁膜19と半導体層2とのバンドオフセットよりも拡大する。
図2は、半導体層3を有していない従来の絶縁ゲート型半導体装置のバンド図を示しており、ゲート絶縁膜9には半導体層2が直接に接触している。図2において、半導体層2の伝導帯端をEc、荷電子帯端をEvとして示しており、半導体層2の伝導帯端Ecとゲート絶縁膜9のエネルギーバンド端とのエネルギー差(バンドオフセット)をΔEcで示している。これに対し、図3においては、半導体層3を有した場合の絶縁ゲート型半導体装置のバンド図を示しており、ゲート絶縁膜19と半導体層2との間には半導体層3が介在している。また、半導体層2の伝導帯端Ecと半導体層3の伝導帯端EcとのバンドオフセットをΔEとして示している。
図3に示されるように、半導体層3の伝導帯端Ecは半導体層2の伝導帯端Ecよりも低く、半導体層3の伝導帯端Ecとゲート絶縁膜19のエネルギーバンド端とのバンドオフセットΔEcは、図2の場合よりも大きくなっている。
このようにJFET領域16を、半導体層2とは異なるポリタイプの炭化珪素で構成される半導体層3で覆うことで、ゲート絶縁膜19と半導体界面のバンドオフセットが増加し、また半導体層3によって電子またはホールの有効質量を制御することで、JFET領域16上のゲート絶縁膜19に注入される電子またはホールの抑制が可能となってJFET領域16上のゲート絶縁膜19に流れる電流値を抑制することが可能となる。
すなわち、ゲート絶縁膜19に注入される電子またはホールの量は、バンドオフセットおよび有効質量で決まり、バンドオフセットが大きいほど、または有効質量が大きいほど半導体層2からゲート絶縁膜19に注入される電子またはホールは減少する。
そして、ゲート絶縁膜19と半導体界面のバンドオフセットは物性値で決まり、ゲート絶縁膜19が同じであれば、半導体層2よりも伝導帯端または荷電子端の低い半導体層3を用いることで、ゲート絶縁膜19と半導体界面のバンドオフセットが増加する。さらに、有効質量は半導体材料固有の物性値であるので、半導体層2と異なる半導体層3を設けることで、バンドオフセットおよび有効質量の選択が可能となり、JFET領域16上のゲート絶縁膜19に注入される電子またはホールの抑制が可能となる。この結果、JFET領域16上のゲート絶縁膜19の経時的な変動を抑制することが可能となる。
なお、このような効果を得るには、半導体層2の伝導帯端Ecと半導体層3の伝導帯端EcとのバンドオフセットΔEは0.3eV以上であることが望ましい。すなわち、半導体層3の伝導帯が半導体層2の伝導帯よりも0.3eV以上低くなるように、半導体層3および半導体層2を選択することが望ましい。バンドオフセットが大きいほどゲート絶縁膜19中へのキャリアの流入が抑制される。
なお、半導体層2を4HのポリタイプのSiCで構成し、半導体層3を3C-SiCで構成した場合、半導体層2の伝導帯端Ecと半導体層3の伝導帯端EcとのバンドオフセットΔEは0.9eV程度となり、半導体層3を6H-SiCで構成した場合、半導体層2の伝導帯端Ecと半導体層3の伝導帯端EcとのバンドオフセットをΔEは0.15eV程度となる。
<製造方法>
次に、SiC-MOSFET100の製造方法について、製造工程を順に示す断面図である図4~図10を用いて説明する。
次に、SiC-MOSFET100の製造方法について、製造工程を順に示す断面図である図4~図10を用いて説明する。
まず、図4に示すように、SiC基板1の一方の主面(前面側主面)上に、例えばCVD(chemical vapor deposition)法を用いて、n型の半導体層2をエピタキシャル成長させ、SiC基板1と同じポリタイプ、ここでは4Hの炭化珪素半導体層とする。
なお、SiC基板1の厚さは10~500μmであり、n型不純物を1×1018~1×1021cm-3の範囲で含んでいる。また、半導体層2の厚さは3~250μmであり、n型不純物を1×1014~1×1017cm-3の範囲で含んでいる。なお、半導体層2の厚さはSiC-MOSFET100に必要な耐圧(使用電圧)によって決まる。その後、半導体層2上に、CVD法を用いて半導体層2とは異なるポリタイプの炭化珪素で構成されるエピタキシャル層31を成長させる。エピタキシャル層31の厚さは3nm~3μmであり、n型不純物またはp型不純物を1×1014~1×1019cm-3の範囲で含んでいる。
半導体層3をエピタキシャル成長により形成することで、半導体層3の不純物濃度制御が容易となる。
なお、半導体層3の厚さを200nm以下とすることで、JFET領域16の抵抗を増加させずにゲート絶縁膜19にかかる電界を緩和することができる。
すなわち、半導体層3の膜厚の増加に伴い、JFET領域16の上層部に反転層が形成されにくくなり、実効的にJFET領域16上のゲート絶縁膜19の厚みが厚くなり、JFET領域の抵抗が増加して、オン抵抗が増加することとなる。従って、半導体層3の膜厚はできるだけ薄くすることが望ましい。
ここで、半導体層2のポリタイプを4Hとした場合、エピタキシャル層31のポリタイプは3Cまたは6Hが考えられるが、これらに限定されるものではなく、また、エピタキシャル層31は炭化珪素に限定されるものでもない。半導体層2よりも荷電子帯が低い半導体(または伝導帯が高い半導体)であって、半導体層2上に形成できる半導体であれば良い。
次に、図5に示す工程において、エピタキシャル層31上に、後に、半導体層3となる領域のみが覆われるパターンを有するマスク(図示せず)を写真製版(フォトリソグラフィー)技術を用いて形成し、当該マスクを用いてエピタキシャル層31をエッチングにより選択的に除去することで、半導体層2上に半導体層3をパターニングする。マスクは例えばレジストマスクを用いる。
次に、図6に示す工程において、半導体層3上を覆い、後に、ウェル領域4となる領域が露出するように開口部を有するマスクRM1を写真製版(フォトリソグラフィー)技術を用いて形成する。なお、マスクRM1は半導体層3のパターニングに使用したマスクを流用しても良い。マスクRM1の形成後、当該マスクRM1の上方からp型不純物をイオン注入して、半導体層2の上層部にウェル領域4を選択的に形成する。ここで、ウェル領域4の厚さは0.1~3μmであり、その不純物濃度は、1×1015~1×1019cm-3の範囲に設定される。マスクは例えばレジストマスクを用いる。
次に、図7に示す工程において、半導体層3上を覆い、後に、ソース領域6およびウェルコンタクト領域5となる領域が露出するように開口部を有するマスクRM3を写真製版技術を用いて形成する。マスクRM2の形成後、当該マスクRM2の上方からn型不純物をイオン注入して、ウェル領域4の上層部にソース領域6を選択的に形成する。ここで、ソース領域6の厚さは0.03~2.5μmであり、その不純物濃度は、1×1018~1×1021cm-3の範囲に設定される。マスクは例えばレジストマスクを用いる。
次に、図8に示す工程において、半導体層3上を覆い、後に、ウェルコンタクト領域5となる領域が露出するように開口部を有するマスクRM3を写真製版技術を用いて形成する。マスクRM3の形成後、当該マスクRM3の上方からp型不純物をイオン注入して、ウェル領域4の上層部にウェルコンタクト領域5を選択的に形成する。ここで、ウェルコンタクト領域5の厚さは0.03~2.5μmであり、その不純物濃度は、1×1018~1×1021cm-3の範囲に設定される。マスクは例えばレジストマスクを用いる。マスクRM3除去した後、不純物の活性化のためのアニールを行う。アニールの条件としては、例えば、窒素またはアルゴン雰囲気中で、1500℃以上で30分以上の加熱を行うが、これは一例にすぎない。なお、ウェル領域4、ウェルコンタクト領域5およびソース領域6のイオン注入および活性化はどのような順番で行っても良い。
次に、図9に示す工程において、SiC基板1の一方の主面の全面にシリコン酸化膜91を形成する。シリコン酸化膜91の形成はCVD法を用いても熱酸化法を用いても良い。なお、シリコン酸化膜91は、半導体層3の上面および側面の膜厚がゲート絶縁膜9(図1)よりも厚い絶縁膜19(図1)となるように形成した後、ゲート絶縁膜9が所定の厚さとなるように選択的に除去すれば良い。もちろん、シリコン酸化膜91全体をゲート絶縁膜9と同じ厚さとなるように形成しても良い。なお、ゲート絶縁膜9の厚さは、例えば50nm程度とする。また、ゲート絶縁膜9はシリコン酸化膜(SiO2)に限られず、SiON、SiN、Al2O3、HfO2、La2O3などを使用しても良い。
次に、図10に示す工程において、シリコン酸化膜91上を覆うように、例えばCVD法により、n型不純物、またはp型不純物を1×1017~1×1021cm-3の範囲で含む多結晶シリコン膜81を形成する。
その後、多結晶シリコン膜81が半導体層3の上方と、半導体層3の側面外方、ウェル領域4の上方およびソース領域6の少なくとも一部に残るように多結晶シリコン膜81を選択的に除去してゲート電極8をパターニングする。
その後、ゲート電極8上を含むSiC基板1の一方の主面の全面にシリコン酸化膜を形成して層間絶縁膜7とし、層間絶縁膜7を貫通してウェルコンタクト領域5上およびソース領域6の一部上部に到達するコンタクトホールCHを形成する。
そして、コンタクトホールCHを埋め込むようにソース電極10を形成し、SiC基板1の裏面上にドレイン電極11が形成することで、図1に示したSiC-MOSFET100が得られる。なお、ソース電極10およびドレイン電極11は、ニッケル、金、銅などの金属膜で形成すれば良い。
なお、以上の説明においては、半導体層2上に半導体層3を形成した後にウェル領域4等の不純物領域を形成する例を説明したが、半導体層2内にウェル領域4等の不純物領域を形成した後に半導体層3を形成しても良い。その場合、不純物領域を形成した後、半導体層3の形成前に1回目の活性化アニールを行い、半導体層3を形成した後に2回目の活性化アニールを行う。何れの場合も、活性化アニールはゲート絶縁膜9の形成前に行うことが望ましい。また、活性化アニールの回数は2回以上行っても良い。
<変形例>
半導体層3はエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。イオン注入を用いる場合は、半導体層3の深さの制御が容易となる。
半導体層3はエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。イオン注入を用いる場合は、半導体層3の深さの制御が容易となる。
IV族元素が半導体層2中に注入されることで、半導体層2の注入領域における格子間隔が広がり、半導体層2よりも小さなバンドギャップの半導体が形成され、ゲート絶縁膜19と半導体層3との間のバンドオフセットを大きくすることができる。IV族元素とはゲルマニウム、シリコン、スズまたは炭素を使用することができる。例えばゲルマニウムの添加量を制御することで4H-SiCのバンドギャップに対し0.05eVから0.5eV程度はバンドギャップが小さくなる。
また、IV族元素のイオン注入の前または後にn型不純物またはp型不純物をイオン注入または熱拡散で半導体層3に導入しても良い。
以下、図11および図12を用いてイオン注入により半導体層3を形成する方法を説明する。
図11に示すように、SiC基板1の一方の主面上に、例えばCVD法を用いて、n型の半導体層2をエピタキシャル成長させた後、半導体層2の上層部に、例えばゲルマニウム(Ge)を、注入エネルギー100keV程度でイオン注入してイオン注入層32を形成する。
次に、図12に示す工程において、イオン注入層32上に、後に、半導体層3となる領域のみが覆われるパターンを有するマスク(図示せず)を写真製版技術を用いて形成し、当該マスクを用いてイオン注入層32をエッチングにより選択的に除去することで、半導体層2上に半導体層3をパターニングする。以下の工程は図6~図10を用いて説明した工程と同じである。マスクは例えばレジストマスクを用いる。
<実施の形態2>
<装置構成>
図13は、本発明に係る実施の形態2の半導体装置の構成を示す断面図である。なお、図13においては、図1を用いて説明したSiC-MOSFET100と同一の構成については同一の符号を付し、重複する説明は省略する。
<装置構成>
図13は、本発明に係る実施の形態2の半導体装置の構成を示す断面図である。なお、図13においては、図1を用いて説明したSiC-MOSFET100と同一の構成については同一の符号を付し、重複する説明は省略する。
図13に示すように、SiC-MOSFET200においては、JFET領域16上に対応する半導体層2の一方主面上には、JFET領域16を部分的に覆うように半導体層3A(第2の半導体層)が形成されている。
半導体層3AがJFET領域16を部分的に覆うことで、JFET領域16において、特に電界強度が大きくなる部分を選択的に保護することができる。また、半導体層3Aの幅をJFET領域16の幅よりも小さくすることで、JFET領域16上にゲート絶縁膜9が設けられることとなり、ウェル領域4と半導体層2との接続抵抗を低下させることができる。
ここで、半導体層2を絶縁破壊電界の高い4HのポリタイプのSiCで構成することで耐圧が向上する。また、半導体層3Aには半導体層2とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
すなわち、半導体層2を4H-SiCで構成し、半導体層3Aを3C-SiCまたは6H-SiCで構成した場合、絶縁破壊電界の高い4H-SiCにより耐圧が向上すると共に、ゲート絶縁膜19と半導体層3Aとのバンドオフセットが、ゲート絶縁膜19と半導体層2とのバンドオフセットよりも拡大する。
このようにJFET領域16を、半導体層2とは異なるポリタイプの炭化珪素で構成される半導体層3Aで部分的に覆うことで、ゲート絶縁膜19と半導体界面のバンドオフセットが増加し、また半導体層3Aによって電子またはホールの有効質量を制御することで、JFET領域16上のゲート絶縁膜19に注入される電子またはホールの抑制が可能となってJFET領域16上のゲート絶縁膜19に流れる電流値を抑制することが可能となる。
<変形例>
SiC-MOSFET200においても、半導体層3Aをエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。その形成方法は実施の形態1において説明しているので、説明は省略する。
SiC-MOSFET200においても、半導体層3Aをエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。その形成方法は実施の形態1において説明しているので、説明は省略する。
<実施の形態3>
<装置構成>
図14は、本発明に係る実施の形態3の半導体装置の構成を示す断面図である。なお、なお、図14においては、図1を用いて説明したSiC-MOSFET100と同一の構成については同一の符号を付し、重複する説明は省略する。
<装置構成>
図14は、本発明に係る実施の形態3の半導体装置の構成を示す断面図である。なお、なお、図14においては、図1を用いて説明したSiC-MOSFET100と同一の構成については同一の符号を付し、重複する説明は省略する。
図14に示すように、SiC-MOSFET300においては、JFET領域16上に対応する半導体層2の一方主面上には、JFET領域16を覆うように半導体層3(第2の半導体層)が形成され、半導体層3上を覆うように半導体層13(第3半導体層)が形成されている。なお、半導体層13もエピタキシャル成長により形成することができる。そして、半導体層3および13の積層膜の上面および側面は絶縁膜19で覆われている。
ここで、半導体層2を絶縁破壊電界の高い4HのポリタイプのSiCで構成することで耐圧が向上する。また、半導体層3には半導体層2とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
すなわち、半導体層2を4H-SiCで構成し、半導体層3Aを3C-SiCまたは6H-SiCで構成した場合、絶縁破壊電界の高い4H-SiCにより耐圧が向上すると共に、ゲート絶縁膜19と半導体層3とのバンドオフセットが、ゲート絶縁膜19と半導体層2とのバンドオフセットよりも拡大する。
このようにJFET領域16を、半導体層2とは異なるポリタイプの炭化珪素で構成される半導体層3で部分的に覆うことで、ゲート絶縁膜19と半導体界面のバンドオフセットが増加し、また半導体層3によって電子またはホールの有効質量を制御することで、JFET領域16上のゲート絶縁膜19に注入される電子またはホールの抑制が可能となってJFET領域16上のゲート絶縁膜19に流れる電流値を抑制することが可能となる。
また、半導体層3上を半導体層13が覆う構成を採ることで、半導体層2上には直接成長させることが困難な半導体層13、例えば、窒化物半導体のAlNを使用することが可能となる。なお、半導体層3の導電型はn型でもp型でも良いが、半導体層13の導電型は半導体層3の導電型と同一とする。
半導体層13にAlNを用いた場合、ゲート絶縁膜19と半導体層13とのバンドオフセットは、ゲート絶縁膜19と半導体層3とのバンドオフセットよりも拡大することとなり、また、半導体層13を設けることで、有効質量の選択の範囲をさらに広げることができる。
ここで、図15には、半導体層13を有した場合の絶縁ゲート型半導体装置のバンド図を示しており、ゲート絶縁膜19と半導体層2との間には半導体層13および3が介在している。図15に示されるように、半導体層13の伝導帯端Ecは半導体層3の伝導帯端Ecよりも低く、半導体層13の伝導帯端Ecとゲート絶縁膜19のエネルギーバンド端とのバンドオフセットΔEcは、図3の場合よりも大きくなっている。
このようにJFET領域16を、半導体層2とは異なるポリタイプの炭化珪素で構成される半導体層3および13の積層膜で覆うことで、ゲート絶縁膜19と半導体界面のバンドオフセットがさらに増加し、また半導体層3および13によって電子またはホールの有効質量を制御することで、JFET領域16上のゲート絶縁膜19に注入される電子またはホールの抑制が可能となってJFET領域16上のゲート絶縁膜19に流れる電流値を抑制することが可能となる。
<変形例>
SiC-MOSFET300においても、半導体層3および13をエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。この場合、半導体層3と半導体層13とで、注入するIV族元素のイオン種を変え、また、半導体層3が半導体層13より深く形成されるように、注入エネルギーを変える。
SiC-MOSFET300においても、半導体層3および13をエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。この場合、半導体層3と半導体層13とで、注入するIV族元素のイオン種を変え、また、半導体層3が半導体層13より深く形成されるように、注入エネルギーを変える。
<実施の形態4>
<装置構成>
図16は、本発明に係る実施の形態4の半導体装置の構成を示す断面図である。なお、なお、図16においては、図14を用いて説明したSiC-MOSFET300と同一の構成については同一の符号を付し、重複する説明は省略する。
<装置構成>
図16は、本発明に係る実施の形態4の半導体装置の構成を示す断面図である。なお、なお、図16においては、図14を用いて説明したSiC-MOSFET300と同一の構成については同一の符号を付し、重複する説明は省略する。
図16に示すように、SiC-MOSFET400においては、JFET領域16上に対応する半導体層2の一方主面上には、JFET領域16を部分的に覆うように半導体層3A(第2の半導体層)が形成され、半導体層3A上を覆うように半導体層13A(第3半導体層)が形成されている。そして、半導体層3Aおよび13Aの積層膜の上面および側面は絶縁膜19で覆われている。
半導体層3Aおよび13AがJFET領域16を部分的に覆うことで、JFET領域16において、特に電界強度が大きくなる部分を選択的に保護することができる。また、半導体層3Aおよび13Aの幅をJFET領域16の幅よりも小さくすることで、JFET領域16上にゲート絶縁膜9が設けられることとなり、ウェル領域4と半導体層2との接続抵抗を低下させることができる。
ここで、半導体層2を絶縁破壊電界の高い4HのポリタイプのSiCで構成することで耐圧が向上する。また、半導体層3Aには半導体層2とは異なるポリタイプの炭化珪素を用いることで、一貫した成膜プロセスでの製造が可能となる。
すなわち、半導体層2を4H-SiCで構成し、半導体層3Aを3C-SiCまたは6H-SiCで構成した場合、絶縁破壊電界の高い4H-SiCにより耐圧が向上すると共に、ゲート絶縁膜19と半導体層3Aとのバンドオフセットが、ゲート絶縁膜19と半導体層2とのバンドオフセットよりも拡大する。
このようにJFET領域16を、半導体層2とは異なるポリタイプの炭化珪素で構成される半導体層3Aで部分的に覆うことで、ゲート絶縁膜19と半導体界面のバンドオフセットが増加し、また半導体層3Aによって電子またはホールの有効質量を制御することで、JFET領域16上のゲート絶縁膜19に注入される電子またはホールの抑制が可能となってJFET領域16上のゲート絶縁膜19に流れる電流値を抑制することが可能となる。
また、半導体層3A上を半導体層13Aが覆う構成を採ることで、半導体層2上には直接成長させることが困難な半導体層13A、例えば、窒化物半導体のAlNを使用することが可能となる。なお、半導体層3Aの導電型はn型でもp型でも良いが、半導体層13Aの導電型は半導体層3Aの導電型と同一とする。
半導体層13にAlNを用いた場合、ゲート絶縁膜19と半導体層13とのバンドオフセットは、ゲート絶縁膜19と半導体層3とのバンドオフセットよりも拡大することとなり、また、半導体層13を設けることで、有効質量の選択の範囲をさらに広げることができる。
また、半導体層3の上には、半導体層13だけでなくさらに異なる半導体層を形成しても良い。
<変形例>
SiC-MOSFET400においても、半導体層3Aおよび13Aをエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。
SiC-MOSFET400においても、半導体層3Aおよび13Aをエピタキシャル成長を用いず、IV族元素を半導体層2の上層部にイオン注入することで形成しても良い。
<実施の形態5>
<装置構成>
図17は、本発明に係る実施の形態5の半導体装置の構成を示す断面図である。なお、なお、図17においては、図1を用いて説明したSiC-MOSFET100と同一の構成については同一の符号を付し、重複する説明は省略する。
<装置構成>
図17は、本発明に係る実施の形態5の半導体装置の構成を示す断面図である。なお、なお、図17においては、図1を用いて説明したSiC-MOSFET100と同一の構成については同一の符号を付し、重複する説明は省略する。
図17に示すように、SiC-MOSFET500においては、JFET領域16の上層部からウェル領域4の上層部にかけてチャネル領域14(不純物領域)が設けられており、JFET領域16内のチャネル領域14を覆うように半導体層3(第2の半導体層)が形成されている。
チャネル領域14の導電型は、SiC-MOSFETの導電型とは独立に設定される。
チャネル領域14を設けることで、ウェル領域4とは独立してデバイスの閾値設計が可能となる。
なお、チャネル領域14は半導体層3の下にも形成されているが、この部分ではチャネルは形成されず、実際のチャネルはウェル領域4およびウェル領域4上方のチャネル領域14に形成される。
以下、図18~図20を用いてイオン注入によりチャネル領域14を形成する方法を説明する。
図18に示すように、SiC基板1の一方の主面上に、例えばCVD法を用いて、n型の半導体層2をエピタキシャル成長させた後、半導体層2上に、例えばCVD法を用いて、n型不純物を含む半導体層141をエピタキシャル成長により形成する。半導体層141の厚さは3nm~5μmであり、その不純物濃度は1×1013~5×1018cm-3である。
その後、半導体層141上に、例えばCVD法を用いて半導体層2とは異なるポリタイプの炭化珪素で構成されるエピタキシャル層31を成長させる。
次に、エピタキシャル層31上に、後に、半導体層3となる領域のみが覆われるパターンを有するマスク(図示せず)を写真製版技術を用いて形成し、当該マスクを用いてエピタキシャル層31をエッチングにより選択的に除去することで、図19に示すように半導体層2上に半導体層3をパターニングする。マスクは例えばレジストマスクを用いる。
次に、図20に示す工程において、半導体層3上を覆い、後に、ウェル領域4となる領域が露出するように開口部を有するマスクRM11を写真製版技術を用いて形成する。マスクRM11の形成後、当該マスクRM11の上方からp型不純物をイオン注入して、半導体層2の上層部にウェル領域4を選択的に形成する。ここで、半導体層141はn型不純物領域であるので、ウェル領域4の形成によって、不純物濃度が減少し得る。また、ウェル領域4の形成によって、半導体層141がp型不純物領域となる場合もある。マスクは例えばレジストマスクを用いる。
その後、図7を用いて説明したように、半導体層3上を覆い、後に、ソース領域6およびウェルコンタクト領域5となる領域が露出するように開口部を有するレジストマスクを写真製版技術を用いて形成し、当該レジストマスクの上方からn型不純物をイオン注入して、ウェル領域4の上層部にソース領域6を選択的に形成する。JFET領域16の上層部からウェル領域4の上層部にかけてチャネル領域14が形成されることとなる。以下の工程は図8~図10を用いて説明した工程と同じである。
<IGBTへの適用>
以上説明した実施の形態1~5においては、本発明をSiC-MOSFETに適用した構成を示したが、本発明の適用はMOSFETに限定されず、絶縁ゲート型半導体装置、例えば、IGBT(Insulated Gate Bipolar Transistor)への適用も可能である。
以上説明した実施の形態1~5においては、本発明をSiC-MOSFETに適用した構成を示したが、本発明の適用はMOSFETに限定されず、絶縁ゲート型半導体装置、例えば、IGBT(Insulated Gate Bipolar Transistor)への適用も可能である。
すなわち、図1、図13、図14、図16および図17に示すSiC基板1の導電型をp型(第2導電型)としたIGBTのユニットセルを有するIGBTに本発明を適用した場合も、同様の効果を奏する。
また、本発明は、SiC基板1を機械的または化学的またはその他の方法によって除去し、半導体層2のみによって構成されるフリースタンディング基板(自立基板)に適用することもできる。その場合、IGBTにおいては、p型のSiC基板の代わりに、p型層を備えた構成となる。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
Claims (14)
- 半導体基板と、
前記半導体基板の第1の主面上に配設された第1導電型の第1の半導体層と、
前記第1の半導体層の上層部に選択的に複数設けられた第2導電型の第1の半導体領域と、
前記第1の半導体領域の上層部に選択的に設けられた第1導電型の第2の半導体領域と、
前記第1の半導体層の前記第1の半導体領域間に対応するJFET領域上に配置され、前記JFET領域の少なくとも一部を覆う第2の半導体層と、
前記第1の半導体領域上および前記第2の半導体層上を覆うように設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート絶縁膜および前記ゲート電極を覆うように設けられた層間絶縁膜と、
前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第2の半導体領域が露出するコンタクトホールと、
前記層間絶縁膜上に設けられ、前記コンタクトホールを介して前記第2の半導体領域と電気的に接続される第1の主電極と、
前記半導体基板の第2の主面上に配設された第2の主電極と、を備え、
前記第1の半導体層は、第1のバンドギャップを有する炭化珪素半導体で構成され、
前記第2の半導体層は、前記第1のバンドギャップよりも狭い第2のバンドギャップを有する半導体で構成される、半導体装置。 - 前記第2の半導体層上に設けられ、前記第2のバンドギャップよりも狭い第3のバンドギャップを有する半導体で構成される第3の半導体層をさらに備える、請求項1記載の半導体装置。
- 前記第1の半導体領域の上層部に設けられた不純物領域をさらに有する、請求項1記載の半導体装置。
- 前記第2の半導体層は、前記JFET領域の全体を覆うように設けられる、請求項1から請求項3の何れか1項に記載の半導体装置。
- 前記第2の半導体層は、前記JFET領域の一部を覆うように設けられる、請求項1から請求項3の何れか1項に記載の半導体装置。
- 前記第1の半導体層および前記第2の半導体層は、ポリタイプが異なる炭化珪素半導体で構成される、請求項1記載の半導体装置。
- 前記第1の半導体層は、4H-SiCで構成される、請求項6記載の半導体装置。
- 前記第2の半導体層は、3C-SiCまたは6H-SiCで構成される、請求項7記載の半導体装置。
- 前記第2の半導体層は、添加されたゲルマニウム、シリコン、スズおよび炭素の何れかを含む、請求項7記載の半導体装置。
- 前記第2の半導体層は、厚さが200nm以下である請求項1記載の半導体装置。
- 前記半導体基板は、前記第1のバンドギャップを有する第1導電型の炭化珪素半導体で構成される、請求項1記載の半導体装置。
- 前記半導体基板は、前記第1のバンドギャップを有する第2導電型の炭化珪素半導体で構成される、請求項1記載の半導体装置。
- 請求項1記載の半導体装置の製造方法であって、
(a)前記半導体基板の前記第1の主面上にエピタキシャル成長により第1導電型の前記第1の半導体層を形成する工程と、
(b)前記第1の半導体層上にエピタキシャル成長によりエピタキシャル層を形成した後、前記JFET領域の少なくとも一部を覆うようにパターニングして前記第2の半導体層を形成する工程と、
(c)前記第1の半導体層の上層部に選択的に第2導電型の前記第1の半導体領域および第1導電型の前記第2の半導体領域を形成する工程と、
(d)前記第1の半導体領域上および前記第2の半導体層上を覆うように前記ゲート絶縁膜を形成する工程と、
(e)前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
(f)前記ゲート絶縁膜および前記ゲート電極を覆うように前記層間絶縁膜を形成する工程と、
(g)前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第2の半導体領域が露出する前記コンタクトホールを形成する工程と、
(h)前記層間絶縁膜上に、前記コンタクトホールを介して前記第2の半導体領域と電気的に接続される前記第1の主電極を形成する工程と、
(i)前記半導体基板の第2の主面上に前記第2の主電極を形成する工程と、を備え、
前記工程(a)は、
前記第1の半導体層を前記第1のバンドギャップを有する炭化珪素半導体で形成する工程を含み、
前記工程(b)は、
前記第2の半導体層を前記第1のバンドギャップよりも狭い前記第2のバンドギャップを有する半導体で形成する工程を含む、半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法であって、
(a)前記半導体基板の前記第1の主面上にエピタキシャル成長により第1導電型の前記第1の半導体層を形成する工程と、
(b)前記第1の半導体層の上層部にゲルマニウム、シリコン、スズおよび炭素の何れかをイオン注入してイオン注入層を形成した後、前記JFET領域の少なくとも一部を覆うようにパターニングして前記第2の半導体層を形成する工程と、
(c)前記第1の半導体層の上層部に選択的に第2導電型の前記第1の半導体領域および第1導電型の前記第2の半導体領域を形成する工程と、
(d)前記第1の半導体領域上および前記第2の半導体層上を覆うように前記ゲート絶縁膜を形成する工程と、
(e)前記ゲート絶縁膜上に前記ゲート電極を形成する工程と、
(f)前記ゲート絶縁膜および前記ゲート電極を覆うように前記層間絶縁膜を形成する工程と、
(g)前記ゲート絶縁膜および前記層間絶縁膜を貫通して、その底部に少なくとも前記第2の半導体領域が露出する前記コンタクトホールを形成する工程と、
(h)前記層間絶縁膜上に、前記コンタクトホールを介して前記第2の半導体領域と電気的に接続される前記第1の主電極を形成する工程と、
(i)前記半導体基板の第2の主面上に前記第2の主電極を形成する工程と、を備え、
前記工程(a)は、
前記第1の半導体層を前記第1のバンドギャップを有する炭化珪素半導体で形成する工程を含み、
前記工程(b)は、
前記イオン注入により、注入領域のバンドギャップを狭めて、前記第1のバンドギャップをよりも狭い前記第2のバンドギャップを有する炭化珪素半導体を形成する工程を含む、半導体装置の製造方法。
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