WO2017104751A1 - 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法 - Google Patents

炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法 Download PDF

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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Definitions

  • the present invention relates to a silicon carbide semiconductor substrate, a method of manufacturing a silicon carbide semiconductor substrate, a semiconductor device, and a method of manufacturing a semiconductor device.
  • BPD Basal Plane Dislocation
  • BPD is present on the substrate at a density of hundreds to thousands of cells / cm 2 . Many of them are converted to threading edge dislocations (TEDs) during epitaxial growth, but BPDs remain at a density of 1 to 100 / cm 2 on the substrate after epitaxial growth.
  • TEDs threading edge dislocations
  • FIG. 6 is a top view of photoluminescence emission of a stacking fault generated in a conventional silicon carbide semiconductor substrate.
  • a pin (p-intrinsic-n) diode formed from a conventional silicon carbide semiconductor substrate is bipolar operated at a current density of 600 A / cm 2 for about 1 hour, the anode electrode is peeled off, and a band pass around 420 nm at room temperature It is the result of measuring photoluminescence emission with respect to a board
  • FIG. 6 a state is shown in which both a strip-like stacking fault extended long across the left and right ends of the substrate and a plurality of triangle-like stacking faults emit light in the substrate.
  • a cause of the occurrence of the band-like stacking fault and the triangle-like stacking fault may be electron-hole recombination in the substrate.
  • epi growth an epitaxially grown buffer layer on the substrate
  • a thick buffer layer leads to an increase in cost due to a reduction in the throughput of epi growth, a decrease in yield due to an increase in defect density, and an increase in resistance of the substrate. Therefore, by forming a buffer layer with an impurity concentration similar to that of the substrate, even if the bipolar operation is performed with a large current while suppressing the thickness of the buffer layer, generation of triangular and strip stacking faults in the substrate is effective.
  • a silicon carbide semiconductor substrate hereinafter, abbreviated as a stacking fault suppressed semiconductor substrate which can be suppressed in a controlled manner.
  • FIG. 7 is a cross-sectional view showing the configuration of the stacking fault suppressing semiconductor substrate. As shown in FIG. 7, the stacking fault suppression substrate, the first main surface (front surface) of the n + -type silicon carbide substrate 1, for example (0001) plane (Si face), the n + -type silicon carbide buffer layer 2 has been deposited.
  • the n + -type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen (N).
  • the n + -type silicon carbide buffer layer 2 is a buffer layer doped with, for example, nitrogen at an impurity concentration similar to that of the n + -type silicon carbide substrate 1.
  • An n-type drift layer 3 is formed on the surface side of the n + -type silicon carbide buffer layer 2 opposite to the n + -type silicon carbide substrate 1 side.
  • the n-type drift layer 3 is a drift layer doped with, for example, nitrogen at a lower impurity concentration than the n + -type silicon carbide substrate 1 and the n + -type silicon carbide buffer layer 2.
  • the stacking fault suppression semiconductor substrate promotes electron-hole recombination in the n + -type silicon carbide buffer layer 2 and suppresses the density of holes injected into the n + -type silicon carbide substrate 1, thereby forming triangular and strip stacking faults. Effectively suppress the occurrence of
  • n + -type for the silicon carbide substrate 1 and the n + -type silicon carbide buffer layer 2 is approximately the same impurity concentration, n + -type silicon carbide substrate 1 and the n + -type silicon carbide buffer layer At the interface with 2, the reflection of infrared light decreases.
  • FIG. 8 is a view for explaining the reflection of infrared light of the stacking fault suppressing semiconductor substrate.
  • the infrared rays incident on the stacking fault suppressed semiconductor substrate are reflected by the surface of the stacking fault suppressed semiconductor substrate, and surface reflected light Ref. Will be returned.
  • the infrared radiation, in the n + -type silicon carbide buffer layer 2 and the n-type drift layer 3, since the impurity concentration different, is reflected at the interface between the n + -type silicon carbide buffer layer 2 and the n-type drift layer 3, Interface reflection light C is returned.
  • the n + -type silicon carbide substrate 1 and the n + -type silicon carbide buffer layer 2 since the impurity concentration is comparable, at the interface between the n + -type silicon carbide substrate 1 and the n + -type silicon carbide buffer layer 2 There is little reflection and no interface reflection light is returned.
  • FIG. 9 is a graph schematically showing an FT-IR (Fourier Transform Infrared Spectroscopy) interference waveform of the stacking fault-suppressed semiconductor substrate.
  • the horizontal axis shows film thickness, and the vertical axis shows FT-IR signal spectrum.
  • the interference waveform of the stacked defect-suppressed semiconductor substrate has no surface reflection light at the interface between the n + -type silicon carbide substrate 1 and the n + -type silicon carbide buffer layer 2.
  • the film thickness of the n + -type silicon carbide buffer layer 2 can not be measured.
  • the film thickness of the n + -type silicon carbide buffer layer 2 can not be measured by the conventional FT-IR method (Fourier transform infrared spectroscopy).
  • the film thickness of the buffer layer 2 can not be measured correctly, problems, such as a yield fall of a silicon carbide semiconductor substrate and a resistance increase of a substrate, can not be solved.
  • the buffer layer in order to eliminate the problems caused by the above-described technique, even when the buffer layer having the same impurity concentration as that of the substrate is formed on the substrate to suppress the stacking fault, the buffer layer can It is an object of the present invention to provide a silicon carbide semiconductor substrate capable of measuring the thickness of the film, a method of manufacturing the silicon carbide semiconductor substrate, a semiconductor device, and a method of manufacturing the semiconductor device.
  • the silicon carbide semiconductor substrate includes a silicon carbide substrate of the first conductivity type, an epitaxial layer of the first conductivity type, a buffer layer of the first conductivity type, and a drift layer of the first conductivity type.
  • the epitaxial layer of the first conductivity type is provided on the front surface of the silicon carbide substrate and has a lower impurity concentration than the silicon carbide substrate.
  • the buffer layer of the first conductivity type is provided on the surface of the epitaxial layer opposite to the silicon carbide substrate side, and has an impurity concentration similar to that of the silicon carbide substrate.
  • the drift layer of the first conductivity type is provided on the surface of the buffer layer opposite to the silicon carbide substrate side, and has a lower impurity concentration than the buffer layer.
  • the impurity concentration of the epitaxial layer is 1/3 or less of the impurity concentration of the silicon carbide substrate or the buffer layer.
  • the film thickness of the epitaxial layer is 5 ⁇ m or less.
  • the impurity concentration of the epitaxial layer is 1 ⁇ 10 17 / cm 3 or more, and the film thickness of the epitaxial layer is 0.1 ⁇ m or more. It is characterized by
  • the impurity concentration of the epitaxial layer is 1 ⁇ 10 18 / cm 3 or less, and the film thickness of the epitaxial layer is 1 ⁇ m or more. It features.
  • the method for manufacturing a silicon carbide semiconductor substrate according to the present invention has the following features. First, an epitaxial layer of the first conductivity type having an impurity concentration lower than that of the silicon carbide substrate is formed on the front surface of the silicon carbide substrate. Next, on the surface of the epitaxial layer opposite to the silicon carbide substrate side, a buffer layer of the first conductivity type having the same impurity concentration as that of the silicon carbide substrate is formed. Next, a drift layer of the first conductivity type having a lower impurity concentration than the buffer layer is formed on the surface of the buffer layer opposite to the silicon carbide substrate side.
  • the semiconductor device includes a silicon carbide semiconductor substrate including a silicon carbide substrate of a first conductivity type, an epitaxial layer of a first conductivity type, a buffer layer of a first conductivity type, and a drift layer of a first conductivity type.
  • the epitaxial layer of the first conductivity type is provided on the front surface of the silicon carbide substrate and has a lower impurity concentration than the silicon carbide substrate.
  • the buffer layer of the first conductivity type is provided on the surface of the epitaxial layer opposite to the silicon carbide substrate side, and has an impurity concentration similar to that of the silicon carbide substrate.
  • the drift layer of the first conductivity type is provided on the surface of the buffer layer opposite to the silicon carbide substrate side, and has a lower impurity concentration than the buffer layer.
  • a method of manufacturing a semiconductor device has the following features.
  • a silicon carbide semiconductor substrate including a silicon carbide substrate of a first conductivity type, an epitaxial layer of a first conductivity type, a buffer layer of a first conductivity type, and a drift layer of a first conductivity type
  • the epitaxial layer of the first conductivity type is provided on the front surface of the silicon carbide substrate and has a lower impurity concentration than the silicon carbide substrate.
  • the buffer layer of the first conductivity type is provided on the surface of the epitaxial layer opposite to the silicon carbide substrate side, and has an impurity concentration similar to that of the silicon carbide substrate.
  • the drift layer of the first conductivity type is provided on the surface of the buffer layer opposite to the silicon carbide substrate side, and has a lower impurity concentration than the buffer layer.
  • stacking faults can be suppressed by the impurity concentration and thickness of the buffer layer.
  • the film thickness of the buffer layer is Fourier-transformed based on the interference waveform of the surface reflected light and the interface reflected light. It can measure. Therefore, the thickness of the buffer layer can be measured by the conventional FT-IR method. Thereby, for example, the film thickness of the buffer layer can be evaluated and managed, which can contribute to the improvement of the yield of the silicon carbide semiconductor substrate.
  • the impurity concentration of the epitaxial layer is 1/3 or less of the impurity concentration of the silicon carbide substrate or the buffer layer, the reflected light at the interface becomes stronger, and an interference waveform between surface reflected light and interface reflected light is obtained. be able to.
  • the film thickness of the epitaxial layer to 5 ⁇ m or less, the resistance of the epitaxial layer can be suppressed and the increase in resistance due to the epitaxial layer can be suppressed. Further, by setting the impurity concentration of the epitaxial layer to 1 ⁇ 10 17 / cm 3 or more, the resistance of the epitaxial layer can be suppressed, and the resistance increase due to the epitaxial layer can be suppressed.
  • a silicon carbide semiconductor substrate a method for manufacturing a silicon carbide semiconductor substrate, a semiconductor device and a method for manufacturing a semiconductor device according to the present invention, even when stacking defects are suppressed using a buffer layer having an impurity concentration similar to that of the substrate.
  • 7 is a graph schematically showing an FT-IR interference waveform of the silicon carbide semiconductor substrate according to the embodiment. It is a table
  • 6 is a graph showing an FT-IR signal in an example of the silicon carbide semiconductor substrate according to the embodiment. It is the top view which image
  • stacking defect suppression semiconductor substrate. 5 is a graph schematically showing an FT-IR interference waveform of a stacking fault suppressed semiconductor substrate.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • FIG. 1 is a cross-sectional view showing a configuration of a silicon carbide semiconductor substrate according to the embodiment.
  • the silicon carbide semiconductor substrate according to the embodiment is a first main surface (front surface) of an n + -type silicon carbide substrate (silicon carbide substrate of the first conductivity type), eg, (0001)
  • the n-type epitaxial layer (epitaxial layer of the first conductivity type) 4 is deposited on the) surface (Si surface).
  • the n + -type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen.
  • the impurity concentration of the n + -type silicon carbide substrate 1 is, for example, 1 ⁇ 10 18 / cm 3 or more and 2 ⁇ 10 19 / cm 3 or less.
  • the n-type epitaxial layer 4 is an epitaxial layer doped with, for example, nitrogen at a lower impurity concentration than the n + -type silicon carbide substrate 1 and an n + -type silicon carbide buffer layer (first conductive type buffer layer) 2 described later. is there.
  • the impurity concentration of n-type epitaxial layer 4 is preferably 1/3 or less of the impurity concentration of n + -type silicon carbide substrate 1 or n + -type silicon carbide buffer layer 2. This is because, as explained in detail below, the n + -type surface of the silicon carbide substrate 1 and the n-type epitaxial layer 4, or at the interface of the n + -type silicon carbide buffer layer 2 and the n-type epitaxial layer 4, n + This is to obtain interface reflection light required to measure the film thickness of the silicon carbide buffer layer 2. Further, the film thickness of the n-type epitaxial layer 4 is preferably 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the impurity concentration of the n-type epitaxial layer 4 is preferably 1 ⁇ 10 17 / cm 3 or more. If the impurity concentration is too low, the resistance by the n-type epitaxial layer 4 will increase.
  • the impurity concentration of the n-type epitaxial layer 4 is 1 ⁇ 10 18 / cm 3 or less, and the film thickness of the n-type epitaxial layer 4 is 1 ⁇ m or more.
  • basal plane dislocations generated in the n-type epitaxial layer 4 can be detected by fluorescence due to photoluminescence.
  • the present invention by providing the low concentration n-type epitaxial layer 4, it is possible to detect the generated basal plane dislocation by fluorescence. For this reason, it becomes possible to detect and remove an element which may cause a stacking fault, and it becomes possible to reduce the cost by omitting the inspection which has conventionally been carried out after manufacturing.
  • n + -type silicon carbide buffer layer 2 is provided on the surface side opposite to the n + -type silicon carbide substrate 1 side of the n-type epitaxial layer 4.
  • the n + -type silicon carbide buffer layer 2 is a buffer layer doped with, for example, nitrogen at an impurity concentration similar to that of the n + -type silicon carbide substrate 1.
  • An n-type drift layer (first conductivity type drift layer) 3 is formed on the surface side of the n + -type silicon carbide buffer layer 2 opposite to the n + -type silicon carbide substrate 1 side.
  • the n-type drift layer 3 is a drift layer doped with, for example, nitrogen at a lower impurity concentration than the n + -type silicon carbide substrate 1 and the n + -type silicon carbide buffer layer 2.
  • n + -type silicon carbide substrate 1 made of n-type silicon carbide is prepared.
  • the n + -type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate having an impurity concentration of 5 ⁇ 10 18 / cm 3 .
  • n-type epitaxial layer 4 made of silicon carbide is epitaxially grown on the first main surface of n + -type silicon carbide substrate 1 to a thickness of, for example, about 5 ⁇ m while doping an n-type impurity such as nitrogen atom. .
  • the dose during ion implantation for forming the n-type epitaxial layer 4 may be set, for example, such that the impurity concentration is about 1 ⁇ 10 18 / cm 3 .
  • the n + -type silicon carbide buffer layer 2 is epitaxially grown to a thickness of, for example, about 30 ⁇ m on the surface of the n-type epitaxial layer 4 while doping an n-type impurity such as nitrogen atom.
  • the dose during ion implantation for forming the n + -type silicon carbide buffer layer 2 may be set, for example, so that the impurity concentration is about 5 ⁇ 10 18 / cm 3 . Thereby, the impurity concentration of the n + -type silicon carbide buffer layer 2 becomes approximately the same as the impurity concentration of the n + -type silicon carbide substrate 1.
  • the impurity concentration of the n + -type silicon carbide buffer layer 2 is preferably 1 ⁇ 10 18 / cm 3 or more and 2 ⁇ 10 19 / cm 3 or less.
  • the n-type drift layer 3 is epitaxially grown to a thickness of, for example, about 10 ⁇ m on the surface of the n + -type silicon carbide buffer layer 2 while being doped with an n-type impurity such as nitrogen atom.
  • the dose amount at the time of ion implantation for forming the n-type drift layer 3 may be set, for example, such that the impurity concentration is about 1 ⁇ 10 16 / cm 3 .
  • the silicon carbide semiconductor substrate shown in FIG. 1 is completed.
  • FIG. 2 is a diagram for explaining reflection of infrared light of the silicon carbide semiconductor substrate according to the embodiment.
  • infrared rays incident on the silicon carbide semiconductor substrate according to the embodiment are reflected by the surface of the silicon carbide semiconductor substrate, and surface reflected light Ref. Will be returned.
  • the infrared radiation, in the n + -type silicon carbide substrate 1 and the n-type epitaxial layer 4 since the impurity concentration different, is reflected at the interface between the n + -type silicon carbide substrate 1 and the n-type epitaxial layer 4, the interface reflection Light A comes back.
  • the infrared, in the n-type epitaxial layer 4 and the n + -type silicon carbide buffer layer 2 since the impurity concentration different, it is reflected at the interface between the n-type epitaxial layer 4 and the n + -type silicon carbide buffer layer 2, Interface reflection light B is returned.
  • the infrared, in the n + -type silicon carbide buffer layer 2 and the n-type drift layer 3 since the impurity concentration different, is reflected at the interface between the n + -type silicon carbide buffer layer 2 and the n-type drift layer 3, Interface reflection light C is returned.
  • FIG. 3 is a graph schematically showing the FT-IR interference waveform of the silicon carbide semiconductor substrate according to the embodiment.
  • the horizontal axis shows film thickness
  • the vertical axis shows FT-IR signal spectrum.
  • surface reflected light Ref. Interference waveform (Ref. + A) between the surface reflection light A and the surface reflection light Ref.
  • An interference waveform (Ref. + C) between the light and the interface reflection light C is measured. Therefore, surface reflected light Ref.
  • Interference waveform of light and interface reflected light B, and surface reflected light Ref It becomes possible to measure the film thickness of the n + -type silicon carbide buffer layer 2 by Fourier transform from the interference waveform of the light reflected by the interface C and the interface reflected light C.
  • FIG. 4 is a table showing the impurity concentration and thickness of each layer in the example of the silicon carbide semiconductor substrate according to the embodiment.
  • the impurity concentration and thickness of the n + -type silicon carbide substrate 1 (abbreviated as a substrate in FIG. 4) were fixed to 5.0 ⁇ 10 18 / cm 3 and 350 ⁇ m, respectively.
  • the impurity concentration and thickness of the n-type epitaxial layer 4 (abbreviated as epi layer in FIG. 4) were fixed to 1.0 ⁇ 10 18 / cm 3 and 1 ⁇ m, respectively.
  • the thickness of the n + -type silicon carbide buffer layer 2 (abbreviated as a buffer layer in FIG. 4) was fixed to 30 ⁇ m, and the impurity concentration was changed.
  • the impurity concentration of the n + -type silicon carbide buffer layer 2 is 1.0 ⁇ 10 18 / cm 3 in Example A and 3.0 ⁇ 10 18 / cm 3 in Example B, In Example C, it is 5.0 ⁇ 10 18 / cm 3 , and in Example D, it is 8.5 ⁇ 10 18 / cm 3 .
  • the ratio of the impurity concentration of the n + -type silicon carbide buffer layer 2 to the impurity concentration of the n-type epitaxial layer 4 is 1 in Example A, 3 in Example B, 5 in Example C, and D So I set it to 8.5.
  • FIG. 5 is a graph showing an FT-IR signal in an example of the silicon carbide semiconductor substrate according to the embodiment.
  • the horizontal axis represents film thickness
  • the vertical axis represents FT-IR signal spectrum. The units are ⁇ m and%, respectively.
  • Example A since the impurity concentration of the n + -type silicon carbide buffer layer 2 and the impurity concentration of the n-type epitaxial layer 4 are approximately the same, the surface reflection light Ref. Only the interference waveform A1 between the and the interface reflection C was measured. The interference waveform A1 is shown in FIG. Corresponds to + C. Therefore, in Example A, the film thickness of the n + -type silicon carbide buffer layer 2 can not be measured.
  • Example B the ratio of the impurity concentration of the n + -type silicon carbide buffer layer 2 to the impurity concentration of the n-type epitaxial layer 4 is 3, and the impurity concentrations are different. Therefore, surface reflected light Ref. Interference wave B1 with the interface reflected light C, surface reflected light Ref. An interference waveform B2 between the light and the interface reflected light A and B was measured. The interference waveform B1 is shown in FIG. The interference waveform B2 corresponding to + C is shown in FIG. + A and Ref. Corresponds to + B.
  • the n-type epitaxial layer 4 is thin, surface reflected light Ref.
  • the interference waveform between the and the interface reflected light B is measured as the same interference waveform. Therefore, in Example B, the film thickness of the n + -type silicon carbide buffer layer 2 can be measured from the interference waveform B1 and the interference waveform B2.
  • the ratio of the impurity concentration of the n + -type silicon carbide buffer layer 2 to the impurity concentration of the n-type epitaxial layer 4 is 5 and 8.5, respectively, and the impurity concentrations are different. Therefore, surface reflected light Ref. Interference waveforms C1 and D1 of the interface reflected light C, surface reflected light Ref. The interference waveforms C2 and D2 between A and B and interface reflected light A and B were measured. Therefore, in Examples C and D, the film thickness of the n + -type silicon carbide buffer layer 2 can be measured from the interference waveforms C1 and D1 and the interference waveforms C2 and D2.
  • the FT-IR signal is separated and n + It has been found that it is possible to evaluate the film thickness of the buffer type silicon carbide buffer layer 2. Further, from this result, if the ratio of the impurity concentration of the n + -type silicon carbide substrate 1 to the impurity concentration of the n-type epitaxial layer 4 is three or more, the FT-IR signal is separated to perform n + It is possible to measure the film thickness of the silicon carbide buffer layer 2.
  • n + -type silicon carbide substrate 1 is a cathode region and n + -type silicon carbide buffer layer 2 is a buffer layer.
  • the n-type drift layer 3 functions as an intrinsic semiconductor layer (i layer).
  • a p + -type anode region is formed by implanting a p-type impurity such as aluminum (Al) into the surface layer of n-type drift layer 3 opposite to n + -type silicon carbide buffer layer 2 by ion implantation.
  • an anode electrode is formed of nickel (Ni) or the like on the upper surface of the anode region, and a cathode electrode is formed on the upper surface of the cathode region.
  • Ni nickel
  • a cathode electrode is formed on the upper surface of the cathode region.
  • the impurity concentration of the n-type epitaxial layer 4 is 1/100 or less of the impurity concentration of the n-type drift layer 3, and the film thickness of the n-type epitaxial layer 4 is the film thickness of the n-type drift layer 3 Less than a tenth of Thereby, the resistance of the n-type epitaxial layer 4 is equal to or less than 1/1000 of the resistance of the n-type drift layer 3. For this reason, the n-type epitaxial layer 4 does not have a large resistance component and does not greatly affect the performance of the n-channel pin diode.
  • the semiconductor substrate of the present invention is a bipolar element, an IGBT (insulated gate bipolar transistor) element, a MOS (metal oxidized)
  • the present invention is also applicable to a parasitic diode of a semiconductor) structure.
  • the n-type epitaxial layer 4 the n + -type silicon carbide buffer layer 2 and the n-type drift layer 3 are stacked on the front surface of the n + -type silicon carbide substrate 1.
  • a p-type epitaxial layer, a p + -type silicon carbide buffer layer, and a p-type drift layer may be stacked on the front surface of the p + -type silicon carbide substrate.
  • the n + -type silicon carbide substrate and the n-type epitaxial layer, or the interface between the n-type epitaxial layer and the n + -type silicon carbide buffer layer Since infrared light is reflected, the film thickness of the n + -type silicon carbide buffer layer can be measured by Fourier transform from the interference waveform of surface reflected light and interface reflected light. Therefore, the thickness of the n + -type silicon carbide buffer layer can be measured by the conventional FT-IR method. Thereby, for example, the film thickness of the n + -type silicon carbide buffer layer can be evaluated and managed, which can contribute to the improvement of the yield of the silicon carbide semiconductor substrate.
  • the impurity concentration of the n-type epitaxial layer is 1/3 or less of the impurity concentration of the n + -type silicon carbide substrate or the n + -type silicon carbide buffer layer, the reflected light at the interface is intensified and the surface reflected light An interference waveform between the light and interface reflection light can be obtained.
  • the film thickness of the n-type epitaxial layer to 5 ⁇ m or less, the resistance of the n-type epitaxial layer can be suppressed, and the resistance increase due to the n-type epitaxial layer can be suppressed.
  • the impurity concentration of the n-type epitaxial layer to 1 ⁇ 10 17 / cm 3 or more, the resistance of the n-type epitaxial layer can be suppressed, and the resistance increase due to the n-type epitaxial layer can be suppressed.
  • the semiconductor substrate according to the present invention is useful as a semiconductor substrate of a high breakdown voltage semiconductor device used for a power conversion device or a power supply device such as various industrial machines.

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Abstract

炭化珪素半導体基板は、ｎ+型炭化珪素基板（１）と、ｎ+型炭化珪素基板（１）のおもて面に設けられ、ｎ+型炭化珪素基板（１）より低不純物濃度のｎ型エピタキシャル層（４）と、ｎ型エピタキシャル層（４）のｎ+型炭化珪素基板（１）側に対して反対側の表面に設けられた、ｎ+型炭化珪素基板（１）と同程度の不純物濃度のｎ+型炭化珪素バッファ層（２）と、ｎ+型炭化珪素バッファ層（２）のｎ+型炭化珪素基板（１）側に対して反対側の表面に設けられた、ｎ+型炭化珪素バッファ層（２）より低不純物濃度のｎ型ドリフト層（３）と、を含む。

Description

炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
　この発明は、炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法に関する。
　基板上に炭化珪素（ＳｉＣ）をエピタキシャル成長させたエピタキシャルウェハ（炭化珪素半導体基板、以下、単に基板と略する）には、多くの結晶欠陥・転移が存在しており、これらが炭化珪素半導体装置の特性に悪影響を与えていると考えられている。特に、エピタキシャル成長させた層中の基底面転位（ＢＰＤ：Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎ）は、半導体装置をバイポーラ動作させた際に積層欠陥に拡張し、電流を流れにくくすることにより半導体装置のオン電圧を上昇させ「バイポーラ劣化」の発生につながる。
　ＢＰＤは、基板に数百～数千個／ｃｍ2の密度で存在する。その多くは、エピタキシャル成長中に、貫通刃状転位（ＴＥＤ：Ｔｈｒｅａｄｉｎｇ　Ｅｄｇｅ　Ｄｉｓｌｏｃａｔｉｏｎ）に変換されるが、ＢＰＤは、エピタキシャル成長後、基板に１～１００個／ｃｍ2の密度で残る。この場合、この基板から作製（製造）した炭化珪素半導体装置をバイポーラ動作させる際、過剰に電流を流すと、基板内のＢＰＤが拡張し、三角・帯状の積層欠陥が発生する。
　図６は、従来の炭化珪素半導体基板に発生した積層欠陥のフォトルミネッセンス発光を撮影した上面図である。従来の炭化珪素半導体基板から形成したｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードを、６００Ａ／ｃｍ2の電流密度で１時間程度バイポーラ動作させた後、アノード電極を剥離し、室温で４２０ｎｍ近傍のバンドパスフィルターを用いて、基板に対してフォトルミネッセンス発光の測定を行った結果である。図６には、基板内に、基板の左右両端に亘って長く延びた帯状積層欠陥と複数の三角形状積層欠陥が共に発光した状態が示されている。
　帯状積層欠陥、三角形状積層欠陥が発生する原因として、基板中での電子－ホールの再結合が挙げられる。この再結合を抑制するため、基板上のエピタキシャル成長（以下、エピ成長と略する）させたバッファ層を厚くすることにより、基板への過剰なホール注入を防ぐ技術がある（例えば、非特許文献１参照）。
Ｊ．Ｊ．スマーケリス（Ｓｕｍａｋｅｒｉｓ）他、「バイポーラ型ＳｉＣ半導体装置の順方向電圧安定化へのアプローチ（Ａｐｐｒｏａｃｈｅｓ　ｔｏ　Ｓｔａｂｉｌｉｚｉｎｇ　ｔｈｅ　Ｆｏｒｗａｒｄ　Ｖｏｌｔａｇｅ　ｏｆ　Ｂｉｐｏｌａｒ　ＳｉＣ　Ｄｅｖｉｃｅｓ）」、（米国）、マテリアルサイエンスフォーラム（Ｍａｔｅｒｉａｌｓ　Ｓｃｉｅｎｃｅ　Ｆｏｒｕｍ）、オンライン第４５７－４６０巻、２００４年　ｐ．１１１３－１１１６
　しかしながら、厚いバッファ層の成膜は、エピ成長のスループット低下によるコスト増大、欠陥密度増加による歩留まり低下および基板の抵抗増大につながる。このため、基板と同程度の不純物濃度のバッファ層を成膜することで、バッファ層の厚みを抑制しつつ、大電流でバイポーラ動作させても、基板内の三角・帯状積層欠陥の発生を効果的に抑制することが可能な炭化珪素半導体基板（以下、積層欠陥抑制半導体基板と略する）が提案されている。
　図７は、積層欠陥抑制半導体基板の構成を示す断面図である。図７に示すように、積層欠陥抑制基板は、ｎ+型炭化珪素基板１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ+型炭化珪素バッファ層２が堆積されている。
　ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ+型炭化珪素バッファ層２は、ｎ+型炭化珪素基板１と同程度の不純物濃度で、例えば窒素がドーピングされているバッファ層である。ｎ+型炭化珪素バッファ層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側は、ｎ型ドリフト層３が形成されている。ｎ型ドリフト層３は、ｎ+型炭化珪素基板１およびｎ+型炭化珪素バッファ層２より低不純物濃度で、例えば窒素がドーピングされているドリフト層である。
　積層欠陥抑制半導体基板は、ｎ+型炭化珪素バッファ層２内で電子－ホールの再結合を促進し、ｎ+型炭化珪素基板１に注入されるホール密度を抑えることで、三角・帯状積層欠陥の発生を効果的に抑制する。
　しかしながら、積層欠陥抑制半導体基板は、ｎ+型炭化珪素基板１とｎ+型炭化珪素バッファ層２とが同程度の不純物濃度のため、ｎ+型炭化珪素基板１とｎ+型炭化珪素バッファ層２との界面で赤外光の反射が少なくなる。
　図８は、積層欠陥抑制半導体基板の赤外光の反射を説明する図である。図８に示すように、積層欠陥抑制半導体基板に入射された赤外線は、積層欠陥抑制半導体基板の表面で反射され、表面反射光Ｒｅｆ．が返ってくる。また、この赤外線は、ｎ+型炭化珪素バッファ層２とｎ型ドリフト層３とでは、不純物濃度が異なるため、ｎ+型炭化珪素バッファ層２とｎ型ドリフト層３との界面で反射され、界面反射光Ｃが返ってくる。しかしながら、ｎ+型炭化珪素基板１とｎ+型炭化珪素バッファ層２とでは、不純物濃度が同程度であるため、ｎ+型炭化珪素基板１とｎ+型炭化珪素バッファ層２との界面で反射が少なく、界面反射光は返ってこない。
　図９は、積層欠陥抑制半導体基板のＦＴ－ＩＲ（Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ　Ｉｎｆｒａｒｅｄ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）干渉波形を模式的に示したグラフである。横軸は膜厚を示し、縦軸はＦＴ－ＩＲ信号スペクトルを示す。図９に示すように、積層欠陥抑制半導体基板の干渉波形は、ｎ+型炭化珪素基板１とｎ+型炭化珪素バッファ層２との界面で界面反射光がないため、表面反射光Ｒｅｆ．と、ｎ+型炭化珪素バッファ層２とｎ型ドリフト層３との界面からの界面反射光Ｃの干渉波形（Ｒｅｆ．＋Ｃ）のみとなる。このため、ｎ+型炭化珪素バッファ層２の膜厚を測定することができない。このように、積層欠陥抑制半導体基板では、従来のＦＴ－ＩＲ法（フーリエ変換赤外分光法）でｎ+型炭化珪素バッファ層２の膜厚が測定できないという課題がある。そして、バッファ層２の膜厚を正確に測定できないため、炭化珪素半導体基板の歩留まり低下や基板の抵抗増大等の問題を解決できない。
　この発明は、上述した技術による問題点を解消するため、基板と同程度の不純物濃度のバッファ層を基板上に成膜して積層欠陥を抑制した場合でも、従来のＦＴ－ＩＲ法でバッファ層の膜厚を測定可能とする炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体基板は、次の特徴を有する。炭化珪素半導体基板は、第１導電型の炭化珪素基板と、第１導電型のエピタキシャル層と、第１導電型のバッファ層と、第１導電型のドリフト層と、を含む。第１導電型のエピタキシャル層は、前記炭化珪素基板のおもて面に設けられ、前記炭化珪素基板より低不純物濃度である。第１導電型のバッファ層は、前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられ、前記炭化珪素基板と同程度の不純物濃度である。第１導電型のドリフト層は、前記バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられ、前記バッファ層より低不純物濃度であることを特徴とする。
　また、この発明にかかる炭化珪素半導体基板は、上述した発明において、前記エピタキシャル層の不純物濃度は、前記炭化珪素基板または前記バッファ層の不純物濃度の１／３以下であることを特徴とする。
　また、この発明にかかる炭化珪素半導体基板は、上述した発明において、前記エピタキシャル層の膜厚は、５μｍ以下であることを特徴とする。
　また、この発明にかかる炭化珪素半導体基板は、上述した発明において、前記エピタキシャル層の不純物濃度は、１×１０17／ｃｍ3以上であり、前記エピタキャル層の膜厚は、０．１μｍ以上であることを特徴とする。
　また、この発明にかかる炭化珪素半導体基板は、上述した発明において、前記エピタキシャル層の不純物濃度は、１×１０18／ｃｍ3以下であり、前記エピタキャル層の膜厚は、１μｍ以上であることを特徴とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体基板の製造方法は、次の特徴を有する。まず、炭化珪素基板のおもて面に、前記炭化珪素基板より低不純物濃度の第１導電型のエピタキシャル層を形成する。次に、前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に、前記炭化珪素基板と同程度の不純物濃度の第１導電型のバッファ層を形成する。次に、前記バッファ層の前記炭化珪素基板側に対して反対側の表面に、前記バッファ層より低不純物濃度の第１導電型のドリフト層を形成する。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、第１導電型の炭化珪素基板と、第１導電型のエピタキシャル層と、第１導電型のバッファ層と、第１導電型のドリフト層と、を含む炭化珪素半導体基板を有する。ここで、第１導電型のエピタキシャル層は、前記炭化珪素基板のおもて面に設けられ、前記炭化珪素基板より低不純物濃度である。第１導電型のバッファ層は、前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられ、前記炭化珪素基板と同程度の不純物濃度である。第１導電型のドリフト層は、前記バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられ、前記バッファ層より低不純物濃度である。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体装置の製造方法は、第１導電型の炭化珪素基板と、第１導電型のエピタキシャル層と、第１導電型のバッファ層と、第１導電型のドリフト層と、を含む炭化珪素半導体基板を用いる。ここで、第１導電型のエピタキシャル層は、前記炭化珪素基板のおもて面に設けられ、前記炭化珪素基板より低不純物濃度である。第１導電型のバッファ層は、前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられ、前記炭化珪素基板と同程度の不純物濃度である。第１導電型のドリフト層は、前記バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられ、前記バッファ層より低不純物濃度である。
　上述した発明によれば、バッファ層の不純物濃度と厚さによって積層欠陥を抑制できる。そして、炭化珪素基板とエピタキシャル層、または、エピタキシャル層とバッファ層との界面で赤外光が反射するため、表面反射光と界面反射光との干渉波形から、フーリエ変換によりバッファ層の膜厚を測定できる。このため、従来のＦＴ－ＩＲ法でバッファ層の厚さが測定可能となる。これにより、例えば、バッファ層の膜厚を評価、管理できるため、炭化珪素半導体基板の歩留まり向上に貢献できる。
　また、エピタキシャル層の不純物濃度が、炭化珪素基板またはバッファ層の不純物濃度の１／３以下であることより、界面での反射光が強くなり、表面反射光と界面反射光との干渉波形を得ることができる。
　また、エピタキシャル層の膜厚を５μｍ以下とすることより、エピタキシャル層の抵抗を抑え、エピタキシャル層による抵抗増大を抑えることができる。また、エピタキシャル層の不純物濃度を、１×１０17／ｃｍ3以上とすることより、エピタキシャル層の抵抗を抑え、エピタキシャル層による抵抗増大を抑えることができる。
　本発明にかかる炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法によれば、基板と同程度の不純物濃度のバッファ層を用い積層欠陥の抑制した場合でも、従来のＦＴ－ＩＲ法でバッファ層の膜厚を測定可能であるという効果を奏する。
実施の形態にかかる炭化珪素半導体基板の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体基板の赤外光の反射を説明する図である。 実施の形態にかかる炭化珪素半導体基板のＦＴ－ＩＲ干渉波形を模式的に示したグラフである。 実施の形態にかかる炭化珪素半導体基板の実施例における各層の不純物濃度および厚さを示す表である。 実施の形態にかかる炭化珪素半導体基板の実施例におけるＦＴ－ＩＲ信号を示すグラフである。 従来の炭化珪素半導体基板に発生した積層欠陥のフォトルミネッセンス発光を撮影した上面図である。 積層欠陥抑制半導体基板の構成を示す断面図である。 積層欠陥抑制半導体基板の赤外光の反射を説明する図である。 積層欠陥抑制半導体基板のＦＴ－ＩＲ干渉波形を模式的に示したグラフである。
　以下に添付図面を参照して、この発明にかかる炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、"－"はその直後の指数につくバーを意味しており、指数の前に"－"を付けることで負の指数をあらわしている。
（実施の形態）
　図１は、実施の形態にかかる炭化珪素半導体基板の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体基板は、ｎ+型炭化珪素基板（第１導電型の炭化珪素基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型エピタキシャル層（第１導電型のエピタキシャル層）４が堆積されている。
　ｎ+型炭化珪素基板１は、例えば窒素がドーピングされた炭化珪素単結晶基板である。ｎ+型炭化珪素基板１は、不純物濃度を例えば１×１０18／ｃｍ3以上、２×１０19／ｃｍ3以下とした。ｎ型エピタキシャル層４は、ｎ+型炭化珪素基板１および後述するｎ+型炭化珪素バッファ層（第１導電型のバッファ層）２より低不純物濃度で、例えば窒素がドーピングされているエピタキシャル層である。また、ｎ型エピタキシャル層４の不純物濃度は、ｎ+型炭化珪素基板１またはｎ+型炭化珪素バッファ層２の不純物濃度の１／３以下であることが好ましい。これは、以下で詳細に説明するように、ｎ+型炭化珪素基板１とｎ型エピタキシャル層４の界面、または、ｎ+型炭化珪素バッファ層２とｎ型エピタキシャル層４の界面において、ｎ+型炭化珪素バッファ層２の膜厚を測定するために必要な界面反射光を得るためである。また、ｎ型エピタキシャル層４の膜厚は、０．１μｍ以上５μｍ以下であることが好ましい。厚すぎるとｎ型エピタキシャル層４による抵抗が増大するためである。また、ｎ型エピタキシャル層４の不純物濃度は、１×１０17／ｃｍ3以上であることが好ましい。不純物濃度が薄すぎるとｎ型エピタキシャル層４による抵抗が増大するためである。
　この際、望ましくはｎ型エピタキシャル層４の不純物濃度が、１×１０18／ｃｍ3以下であり、ｎ型エピタキシャル層４の膜厚が１μｍ以上あると良い。これにより、ｎ型エピタキシャル層４の中で発生した基底面転位をフォトルミネッセンスによる蛍光で検出できるようになる。
　ここで、発明者らの経験から、フォトルミネッセンスで基底面転位を高いコントラストで検出するためには、十分な量の自由キャリアが存在することが必要である。しかしながら、従来のように高不純物濃度層を設ける場合、高不純物濃度層における非発光再結合過程が支配的になることで基底面転位の発光に必要なキャリア量が確保できないため、基底面転位の検出が困難である。
　一方、本発明では、低濃度のｎ型エピタキシャル層４を設けることにより、発生した基底面転位を蛍光により検出することが可能になる。このため、積層欠陥が発生する可能性がある素子を検知して除去できるようになり、従来、製造後に実施していた検査を省略することでコスト低減が可能になる。
　ｎ型エピタキシャル層４の、ｎ+型炭化珪素基板１側に対して反対側の表面側は、ｎ+型炭化珪素バッファ層２が設けられている。ｎ+型炭化珪素バッファ層２は、ｎ+型炭化珪素基板１と同程度の不純物濃度で、例えば窒素がドーピングされているバッファ層である。ｎ+型炭化珪素バッファ層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側は、ｎ型ドリフト層（第１導電型のドリフト層）３が形成されている。ｎ型ドリフト層３は、ｎ+型炭化珪素基板１およびｎ+型炭化珪素バッファ層２より低不純物濃度で、例えば窒素がドーピングされているドリフト層である。
（実施の形態にかかる炭化珪素半導体基板の製造方法）
　次に、実施の形態にかかる炭化珪素半導体基板の製造方法について説明する。まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、例えば、不純物濃度が５×１０18／ｃｍ3である炭化珪素単結晶基板である。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ型エピタキシャル層４を、例えば５μｍ程度の厚さまでエピタキシャル成長させる。ｎ型エピタキシャル層４を形成するためのイオン注入時のドーズ量を、例えば不純物濃度が１×１０18／ｃｍ3程度となるように設定してもよい。
　次に、ｎ型エピタキシャル層４の表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながらｎ+型炭化珪素バッファ層２を、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ｎ+型炭化珪素バッファ層２を形成するためのイオン注入時のドーズ量を、例えば、不純物濃度が５×１０18／ｃｍ3程度となるように設定してもよい。これにより、ｎ+型炭化珪素バッファ層２の不純物濃度が、ｎ+型炭化珪素基板１の不純物濃度と同程度になる。ｎ+型炭化珪素バッファ層２の不純物濃度としては、１×１０18／ｃｍ3以上、２×１０19／ｃｍ3以下とするのがよい。ｎ+型炭化珪素バッファ層２の不純物濃度を７×１０18／ｃｍ3以上で３μｍ以上の厚さとすることで、ｎ型エピタキシャル層４の不純物濃度が低くても積層欠陥が抑制される。
　次に、ｎ+型炭化珪素バッファ層２の表面上に、ｎ型の不純物、例えば窒素原子をドーピングしながらｎ型ドリフト層３を、例えば１０μｍ程度の厚さまでエピタキシャル成長させる。ｎ型ドリフト層３を形成するためのイオン注入時のドーズ量を、例えば、不純物濃度が１×１０16／ｃｍ3程度となるように設定してもよい。以上のようにして、図１に示す炭化珪素半導体基板が完成する。
　図２は、実施の形態にかかる炭化珪素半導体基板の赤外光の反射を説明する図である。図２に示すように、実施の形態にかかる炭化珪素半導体基板に入射された赤外線は、炭化珪素半導体基板の表面で反射され、表面反射光Ｒｅｆ．が返ってくる。また、この赤外線は、ｎ+型炭化珪素基板１とｎ型エピタキシャル層４とでは、不純物濃度が異なるため、ｎ+型炭化珪素基板１とｎ型エピタキシャル層４との界面で反射され、界面反射光Ａが返ってくる。さらに、この赤外線は、ｎ型エピタキシャル層４とｎ+型炭化珪素バッファ層２とでは、不純物濃度が異なるため、ｎ型エピタキシャル層４とｎ+型炭化珪素バッファ層２との界面で反射され、界面反射光Ｂが返ってくる。さらに、この赤外線は、ｎ+型炭化珪素バッファ層２とｎ型ドリフト層３とでは、不純物濃度が異なるため、ｎ+型炭化珪素バッファ層２とｎ型ドリフト層３との界面で反射され、界面反射光Ｃが返ってくる。
　図３は、実施の形態にかかる炭化珪素半導体基板のＦＴ－ＩＲ干渉波形を模式的に示したグラフである。横軸は膜厚を示し、縦軸はＦＴ－ＩＲ信号スペクトルを示す。図３に示すように、実施の形態にかかる炭化珪素半導体基板のＦＴ－ＩＲ干渉波形では、表面反射光Ｒｅｆ．と界面反射光Ａとの干渉波形（Ｒｅｆ．＋Ａ）、表面反射光Ｒｅｆ．と界面反射光Ｂとの干渉波形（Ｒｅｆ．＋Ｂ）、および表面反射光Ｒｅｆ．と界面反射光Ｃとの干渉波形（Ｒｅｆ．＋Ｃ）が測定される。このため、表面反射光Ｒｅｆ．と界面反射光Ｂとの干渉波形、および表面反射光Ｒｅｆ．と界面反射光Ｃとの干渉波形から、フーリエ変換によりｎ+型炭化珪素バッファ層２の膜厚を測定することが可能になる。
（実施例）
　図４は、実施の形態にかかる炭化珪素半導体基板の実施例における各層の不純物濃度および厚さを示す表である。実施例においては、ｎ+型炭化珪素基板１（図４では、基板と略する）の不純物濃度、厚さを、それぞれ５．０×１０18／ｃｍ3、３５０μｍに固定した。また、ｎ型エピタキシャル層４（図４では、エピ層と略する）の不純物濃度、厚さを、それぞれ１．０×１０18／ｃｍ3、１μｍに固定した。そして、ｎ+型炭化珪素バッファ層２（図４では、バッファ層と略する）の厚さを３０μｍに固定し、不純物濃度を変化させた。
　ここで、ｎ+型炭化珪素バッファ層２の不純物濃度は、実施例Ａでは、１．０×１０18／ｃｍ3であり、実施例Ｂでは、３．０×１０18／ｃｍ3であり、実施例Ｃでは、５．０×１０18／ｃｍ3であり、実施例Ｄでは、８．５×１０18／ｃｍ3である。このように、ｎ+型炭化珪素バッファ層２の不純物濃度とｎ型エピタキシャル層４の不純物濃度との比を、実施例Ａでは１、実施例Ｂでは３、実施例Ｃでは５、実施例Ｄでは８．５に設定した。
　図５は、実施の形態にかかる炭化珪素半導体基板の実施例におけるＦＴ－ＩＲ信号を示すグラフである。各グラフにおいて、横軸は膜厚を示し、縦軸はＦＴ－ＩＲ信号スペクトルを示す。単位は、それぞれ、μｍ、％である。実施例Ａでは、ｎ+型炭化珪素バッファ層２の不純物濃度とｎ型エピタキシャル層４の不純物濃度が同程度であるため、表面反射光Ｒｅｆ．と界面反射Ｃとの干渉波形Ａ１のみが測定された。干渉波形Ａ１は、図３のＲｅｆ．＋Ｃに対応する。このため、実施例Ａでは、ｎ+型炭化珪素バッファ層２の膜厚を測定することはできない。
　一方、実施例Ｂでは、ｎ+型炭化珪素バッファ層２の不純物濃度とｎ型エピタキシャル層４の不純物濃度との比が３であり、不純物濃度が異なる。このため、表面反射光Ｒｅｆ．と界面反射光Ｃとの干渉波形Ｂ１、表面反射光Ｒｅｆ．と界面反射光Ａ、Ｂとの干渉波形Ｂ２が測定された。干渉波形Ｂ１は、図３のＲｅｆ．＋Ｃに対応し、干渉波形Ｂ２は、図３のＲｅｆ．＋ＡとＲｅｆ．＋Ｂに対応する。ここで、ｎ型エピタキシャル層４は薄いため、表面反射光Ｒｅｆ．と界面反射光Ａとの干渉波形、および表面反射光Ｒｅｆ．と界面反射光Ｂとの干渉波形は、同じ干渉波形として測定される。このため、実施例Ｂでは、干渉波形Ｂ１と干渉波形Ｂ２とから、ｎ+型炭化珪素バッファ層２の膜厚を測定することができる。
　同様に、実施例Ｃ、Ｄでは、ｎ+型炭化珪素バッファ層２の不純物濃度とｎ型エピタキシャル層４の不純物濃度との比が、それぞれ５、８．５であり、不純物濃度が異なる。このため、表面反射光Ｒｅｆ．と界面反射光Ｃとの干渉波形Ｃ１、Ｄ１、表面反射光Ｒｅｆ．と界面反射光Ａ、Ｂとの干渉波形Ｃ２、Ｄ２が測定された。このため、実施例Ｃ、Ｄでは、干渉波形Ｃ１、Ｄ１と干渉波形Ｃ２、Ｄ２とから、ｎ+型炭化珪素バッファ層２の膜厚を測定することができる。
　このように、実施例から、ｎ+型炭化珪素バッファ層２の不純物濃度とｎ型エピタキシャル層４の不純物濃度との比が３倍以上であれば、ＦＴ－ＩＲ信号を分離して、ｎ+型炭化珪素バッファ層２の膜厚を評価することが可能であることが分かった。また、この結果から、ｎ+型炭化珪素基板１の不純物濃度とｎ型エピタキシャル層４の不純物濃度との比が３倍以上であれば、ＦＴ－ＩＲ信号を分離して、フーリエ変換によりｎ+型炭化珪素バッファ層２の膜厚を測定することが可能である。
（半導体装置の製造方法）
　実施の形態にかかる炭化珪素半導体基板から、ｐｉｎダイオードを製造する場合を例に説明する。例えば、実施の形態にかかる炭化珪素半導体基板をｎ型とし、ｎチャネル型ｐｉｎダイオードを製造する場合、ｎ+型炭化珪素基板１はカソード領域となり、ｎ+型炭化珪素バッファ層２はバッファ層として機能し、ｎ型ドリフト層３は真性半導体層（ｉ層）として機能する。まず、ｎ型ドリフト層３のｎ+型炭化珪素バッファ層２と反対側の表面層にｐ型の不純物、例えばアルミニウム（Ａｌ）をイオン注入法により注入することによりｐ+型のアノード領域を形成する。次に、アノード領域の上面に、ニッケル（Ｎｉ）等でアノード電極を形成し、カソード領域の上面にカソード電極を形成する。これにより、ｎチャネル型ｐｉｎダイオードが製造できる。
　ここで、例えば、ｎ型エピタキシャル層４の不純物濃度は、ｎ型ドリフト層３の不純物濃度の１００分の１以下であり、ｎ型エピタキシャル層４の膜厚は、ｎ型ドリフト層３の膜厚の１０分の１以下である。これにより、ｎ型エピタキシャル層４の抵抗は、ｎ型ドリフト層３の抵抗の１０００分の１以下となる。このため、ｎ型エピタキシャル層４は、大きな抵抗成分にはならず、ｎチャネル型ｐｉｎダイオードの性能に大きな影響を及ぼすことはない。
　また、ここでは、ｎチャネル型ｐｉｎダイオードを例にして、半導体装置の製造方法の説明を行ったが、本発明の半導体基板は、パイポーラ素子、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）素子、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｅｄ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の寄生ダイオード等にも適用可能である。また、実施の形態では、ｎ+型炭化珪素基板１のおもて面に、ｎ型エピタキシャル層４、ｎ+型炭化珪素バッファ層２およびｎ型ドリフト層３を積層した例を示したが、ｐ+型炭化珪素基板のおもて面に、ｐ型エピタキシャル層、ｐ+型炭化珪素バッファ層およびｐ型ドリフト層を積層した構成であってもよい。
　以上、説明したように、実施の形態にかかる炭化珪素半導体基板によれば、ｎ+型炭化珪素基板とｎ型エピタキシャル層、または、ｎ型エピタキシャル層とｎ+型炭化珪素バッファ層との界面で赤外光が反射するため、表面反射光と界面反射光との干渉波形から、フーリエ変換によりｎ+型炭化珪素バッファ層の膜厚を測定できる。このため、従来のＦＴ－ＩＲ法でｎ+型炭化珪素バッファ層の厚さが測定可能となる。これにより、例えば、ｎ+型炭化珪素バッファ層の膜厚を評価、管理できるため、炭化珪素半導体基板の歩留まり向上に貢献できる。
　また、ｎ型エピタキシャル層の不純物濃度が、ｎ+型炭化珪素基板またはｎ+型炭化珪素バッファ層の不純物濃度の１／３以下であることにより、界面での反射光が強くなり、表面反射光と界面反射光との干渉波形を得ることができる。
　また、ｎ型エピタキシャル層の膜厚を５μｍ以下とすることにより、ｎ型エピタキシャル層の抵抗を抑え、ｎ型エピタキシャル層による抵抗増大を抑えることができる。また、ｎ型エピタキシャル層の不純物濃度を、１×１０17／ｃｍ3以上とすることにより、ｎ型エピタキシャル層の抵抗を抑え、ｎ型エピタキシャル層による抵抗増大を抑えることができる。
　以上のように、本発明にかかる半導体基板は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置の半導体基板に有用である。
　１　ｎ+型炭化珪素基板
　２　ｎ+型炭化珪素バッファ層
　３　ｎ型ドリフト層
　４　ｎ型エピタキシャル層

Claims (8)

  1. 　第１導電型の炭化珪素基板と、
    　前記炭化珪素基板のおもて面に設けられた、前記炭化珪素基板より低不純物濃度の第１導電型のエピタキシャル層と、
    　前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素基板と同程度の不純物濃度の第１導電型のバッファ層と、
    　前記バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記バッファ層より低不純物濃度の第１導電型のドリフト層と、
    　を含むことを特徴とする炭化珪素半導体基板。
  2. 　前記エピタキシャル層の不純物濃度は、前記炭化珪素基板または前記バッファ層の不純物濃度の１／３以下であることを特徴とする請求項１に記載の炭化珪素半導体基板。
  3. 　前記エピタキシャル層の膜厚は、５μｍ以下であることを特徴とする請求項１に記載の炭化珪素半導体基板。
  4. 　前記エピタキシャル層の不純物濃度は、１×１０17／ｃｍ3以上であり、前記エピタキャル層の膜厚は、０．１μｍ以上であることを特徴とする請求項３に記載の炭化珪素半導体基板。
  5. 　前記エピタキシャル層の不純物濃度は、１×１０18／ｃｍ3以下であり、前記エピタキャル層の膜厚は、１μｍ以上であることを特徴とする請求項３に記載の炭化珪素半導体基板。
  6. 　炭化珪素基板のおもて面に、前記炭化珪素基板より低不純物濃度の第１導電型のエピタキシャル層を形成する工程と、
    　前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に、前記炭化珪素基板と同程度の不純物濃度の第１導電型のバッファ層を形成する工程と、
    　前記バッファ層の前記炭化珪素基板側に対して反対側の表面に、前記バッファ層より低不純物濃度の第１導電型のドリフト層を形成する工程と、
    　を含むことを特徴とする炭化珪素半導体基板の製造方法。
  7. 　第１導電型の炭化珪素基板と、
    　前記炭化珪素基板のおもて面に設けられた、前記炭化珪素基板より低不純物濃度の第１導電型のエピタキシャル層と、
    　前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素基板と同程度の不純物濃度の第１導電型のバッファ層と、
    　前記バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記バッファ層より低不純物濃度の第１導電型のドリフト層と、
    　を含む炭化珪素半導体基板を有することを特徴とする半導体装置。
  8. 　第１導電型の炭化珪素基板と、
    　前記炭化珪素基板のおもて面に設けられた、前記炭化珪素基板より低不純物濃度の第１導電型のエピタキシャル層と、
    　前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記炭化珪素基板と同程度の不純物濃度の第１導電型のバッファ層と、
    　前記バッファ層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記バッファ層より低不純物濃度の第１導電型のドリフト層と、
    　を含む炭化珪素半導体基板を用いることを特徴とする半導体装置の製造方法。
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US15/827,510 US10629432B2 (en) 2015-12-18 2017-11-30 Silicon carbide semiconductor substrate, method of manufacturing silicon carbide semiconductor substrate, semiconductor device, and method of manufacturing semiconductor device
US16/853,683 US10796906B2 (en) 2015-12-18 2020-04-20 Silicon carbide semiconductor substrate, method of manufacturing silicon carbide semiconductor substrate, semiconductor device, and method of manufacturing semiconductor device

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018130046A1 (de) 2017-12-06 2019-06-06 Showa Denko K. K. BEWERTUNGSVERFAHREN UND HERSTELLUNGSVERFAHREN VON SiC-EPITAXIALWAFERN
JP2021143081A (ja) * 2020-03-10 2021-09-24 住友金属鉱山株式会社 炭化ケイ素単結晶基板の製造方法
JP2021187697A (ja) * 2020-05-28 2021-12-13 住友金属鉱山株式会社 炭化珪素単結晶基板の製造方法
WO2024058044A1 (ja) * 2022-09-13 2024-03-21 住友電気工業株式会社 炭化珪素エピタキシャル基板、エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法
JP7505391B2 (ja) 2020-12-14 2024-06-25 住友電気工業株式会社 炭化珪素エピタキシャル基板の評価方法および炭化珪素半導体装置の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6658406B2 (ja) 2016-08-31 2020-03-04 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2018150861A1 (ja) * 2017-02-20 2018-08-23 日立金属株式会社 炭化ケイ素積層基板およびその製造方法
JP6585799B1 (ja) 2018-10-15 2019-10-02 昭和電工株式会社 ＳｉＣ基板の評価方法及びＳｉＣエピタキシャルウェハの製造方法
TWI728498B (zh) * 2018-12-12 2021-05-21 日商闊斯泰股份有限公司 氮化物半導體基板
JP7250538B2 (ja) 2019-01-29 2023-04-03 デンカ株式会社 親水性素材に亜硝酸塩又は固形状酸性試薬を含浸させることにより、検体の展開を制御し得る、糖鎖抗原を抽出し測定するためのイムノクロマト試験片
EP4026828A4 (en) 2019-07-16 2023-09-13 Inter-University Research Institute Corporation Research Organization of Information and Systems KIT FOR AUXIN-INDUCIBLE DEGRON SYSTEM, AND ASSOCIATED APPLICATION
JP7501000B2 (ja) 2020-03-03 2024-06-18 富士電機株式会社 半導体装置
JP7415831B2 (ja) * 2020-07-08 2024-01-17 株式会社プロテリアル 炭化ケイ素半導体エピタキシャル基板の製造方法
JP2022038594A (ja) 2020-08-27 2022-03-10 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250693A (ja) * 2006-03-14 2007-09-27 Mitsubishi Materials Corp ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置
JP2009088223A (ja) * 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP2012031014A (ja) * 2010-07-30 2012-02-16 Denso Corp 炭化珪素単結晶およびその製造方法
WO2012026234A1 (ja) * 2010-08-24 2012-03-01 三菱電機株式会社 エピタキシャルウエハ及び半導体装置
WO2016059670A1 (ja) * 2014-10-14 2016-04-21 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026408A (ja) * 2003-07-01 2005-01-27 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
US7391058B2 (en) * 2005-06-27 2008-06-24 General Electric Company Semiconductor devices and methods of making same
DE102007009914B4 (de) * 2007-02-28 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement in Form eines Feldeffekttransistors mit einem Zwischenschichtdielektrikumsmaterial mit erhöhter innerer Verspannung und Verfahren zur Herstellung desselben
WO2008120469A1 (ja) * 2007-03-29 2008-10-09 Panasonic Corporation 炭化珪素半導体素子の製造方法
DE102007041220B3 (de) * 2007-08-31 2009-01-08 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen von Halbleiterbauelementen mit Feldeffekttransistoren, die seitlich von einem dielektrischen Zwischenschichtmaterial mit einer erhöhten kompressiven Verspannung umschlossen sind
CN102017159B (zh) * 2008-09-12 2013-06-12 住友电气工业株式会社 碳化硅半导体器件及其制造方法
US8436366B2 (en) * 2009-04-15 2013-05-07 Sumitomo Electric Industries, Ltd. Substrate composed of silicon carbide with thin film, semiconductor device, and method of manufacturing a semiconductor device
JP5687422B2 (ja) * 2009-11-30 2015-03-18 株式会社東芝 半導体装置
JP5430677B2 (ja) * 2010-01-08 2014-03-05 三菱電機株式会社 エピタキシャルウエハ及び半導体素子
JP2012028565A (ja) * 2010-07-23 2012-02-09 Kansai Electric Power Co Inc:The バイポーラ半導体素子の製造方法およびバイポーラ半導体素子
US8647952B2 (en) * 2010-12-21 2014-02-11 Globalfoundries Inc. Encapsulation of closely spaced gate electrode structures
JP2012256628A (ja) * 2011-06-07 2012-12-27 Renesas Electronics Corp Ｉｇｂｔおよびダイオード
US8962433B2 (en) * 2012-06-12 2015-02-24 United Microelectronics Corp. MOS transistor process
US20140001561A1 (en) * 2012-06-27 2014-01-02 International Business Machines Corporation Cmos devices having strain source/drain regions and low contact resistance
US9006748B2 (en) * 2012-12-03 2015-04-14 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device and method for manufacturing same
JP2014154666A (ja) * 2013-02-07 2014-08-25 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
JP6239250B2 (ja) * 2013-03-22 2017-11-29 株式会社東芝 半導体装置およびその製造方法
JP2015061001A (ja) * 2013-09-20 2015-03-30 株式会社東芝 半導体装置の製造方法
KR102128450B1 (ko) * 2013-11-12 2020-06-30 에스케이하이닉스 주식회사 트랜지스터의 문턱전압조절을 위한 방법 및 게이트구조물
US9722017B2 (en) * 2014-01-28 2017-08-01 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP2016063190A (ja) * 2014-09-22 2016-04-25 住友電気工業株式会社 炭化珪素エピタキシャル基板の製造方法、炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP2016081981A (ja) * 2014-10-14 2016-05-16 株式会社日立製作所 半導体装置及びその製造方法
CN106463528B (zh) * 2014-11-17 2019-10-11 富士电机株式会社 碳化硅半导体装置的制造方法
JP2016127177A (ja) * 2015-01-06 2016-07-11 住友電気工業株式会社 炭化珪素基板、炭化珪素半導体装置および炭化珪素基板の製造方法
JP2016166112A (ja) * 2015-03-10 2016-09-15 株式会社東芝 半導体基板及び半導体装置
WO2017026068A1 (ja) * 2015-08-12 2017-02-16 新電元工業株式会社 炭化珪素半導体装置の製造方法及び炭化珪素半導体装置
JP6584253B2 (ja) * 2015-09-16 2019-10-02 ローム株式会社 ＳｉＣエピタキシャルウェハ、ＳｉＣエピタキシャルウェハの製造装置、ＳｉＣエピタキシャルウェハの製造方法、および半導体装置
WO2017094764A1 (ja) * 2015-12-02 2017-06-08 三菱電機株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置
JP6703915B2 (ja) * 2016-07-29 2020-06-03 富士電機株式会社 炭化珪素半導体基板、炭化珪素半導体基板の製造方法、半導体装置および半導体装置の製造方法
US10529799B2 (en) * 2016-08-08 2020-01-07 Mitsubishi Electric Corporation Semiconductor device
CN110214362B (zh) * 2017-01-31 2023-07-28 住友电气工业株式会社 碳化硅外延衬底和制造碳化硅半导体器件的方法
JP6904774B2 (ja) * 2017-04-28 2021-07-21 富士電機株式会社 炭化珪素エピタキシャルウェハ、炭化珪素絶縁ゲート型バイポーラトランジスタ及びこれらの製造方法
JP7106881B2 (ja) * 2018-02-09 2022-07-27 株式会社デンソー 炭化珪素基板および炭化珪素半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007250693A (ja) * 2006-03-14 2007-09-27 Mitsubishi Materials Corp ＳｉＣ基板の製造方法及びＳｉＣ基板並びに半導体装置
JP2009088223A (ja) * 2007-09-28 2009-04-23 Hitachi Cable Ltd 炭化珪素半導体基板およびそれを用いた炭化珪素半導体装置
JP2012031014A (ja) * 2010-07-30 2012-02-16 Denso Corp 炭化珪素単結晶およびその製造方法
WO2012026234A1 (ja) * 2010-08-24 2012-03-01 三菱電機株式会社 エピタキシャルウエハ及び半導体装置
WO2016059670A1 (ja) * 2014-10-14 2016-04-21 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018130046A1 (de) 2017-12-06 2019-06-06 Showa Denko K. K. BEWERTUNGSVERFAHREN UND HERSTELLUNGSVERFAHREN VON SiC-EPITAXIALWAFERN
US11315839B2 (en) 2017-12-06 2022-04-26 Showa Denko K.K. Evaluation method and manufacturing method of SiC epitaxial wafer
JP2021143081A (ja) * 2020-03-10 2021-09-24 住友金属鉱山株式会社 炭化ケイ素単結晶基板の製造方法
JP7392526B2 (ja) 2020-03-10 2023-12-06 住友金属鉱山株式会社 炭化ケイ素単結晶基板の製造方法
JP2021187697A (ja) * 2020-05-28 2021-12-13 住友金属鉱山株式会社 炭化珪素単結晶基板の製造方法
JP7505391B2 (ja) 2020-12-14 2024-06-25 住友電気工業株式会社 炭化珪素エピタキシャル基板の評価方法および炭化珪素半導体装置の製造方法
WO2024058044A1 (ja) * 2022-09-13 2024-03-21 住友電気工業株式会社 炭化珪素エピタキシャル基板、エピタキシャル基板の製造方法および炭化珪素半導体装置の製造方法

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