JP2012028565A - バイポーラ半導体素子の製造方法およびバイポーラ半導体素子 - Google Patents

Abstract

【課題】高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができるバイポーラ半導体素子の製造方法およびバイポーラ半導体素子を提供する。
【解決手段】ＳｉＣ ｐｉｎダイオード２０は、その製造工程において、ｎ型４ＨＳｉＣ基板２１のＣ面にｎ型ＳｉＣ成長層であるバッファ層２２,ドリフト層２３,Ｐ型接合層２４, ｐ＋型コンタクト層２５を形成した後、ｎ型４ＨＳｉＣ基板２１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。よって、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。
【選択図】図１

Description

この発明は、電流通電に伴い順方向電圧が経時増加する要因である積層欠陥の核となる欠陥を低減させることが可能なバイポーラ半導体素子の製造方法およびバイポーラ半導体素子に関する。

炭化珪素(ＳｉＣ)などのワイドギャップ半導体材料は、シリコン(Ｓｉ)に比べて絶縁破壊電界強度が約１０倍高い等の優れた特性を有しており、高い耐逆電圧特性を有する高耐圧バイポーラパワー半導体素子に好適な材料として注目されている。

ｐｉｎダイオードやバイポーラトランジスタ、ＧＴＯ(ゲートターンオフトランジスタ)、ＧＣＴ(ゲート転流型ターンオフトランジスタ)などのバイポーラ半導体素子は、ショットキーダイオードやＭＯＳＦＥＴなどのユニポーラ半導体素子に比べてビルトイン電圧が高いが、少数キャリアの注入によるドリフト層の伝導度変調によりオン抵抗が大幅に小さくなる。

したがって、電力用途などの高電圧大電流領域では、損失を小さくするために、バイポーラ半導体素子が用いられている。ＳｉＣでこれらのバイポーラ半導体素子を構成すると、Ｓｉの素子に比べて格段に優れた性能を実現できる。

例えば、ＳｉＣで構成した１０ｋＶの高耐圧ｐｉｎダイオード素子の場合、順方向電圧がＳｉのｐｉｎダイオードの約１／３であり、オフ時の速度に該当する逆回復時間が約１／２０以下と高速である。また、電力損失をＳｉのｐｉｎダイオードの約１／５以下に低減でき省エネルギー化に大きく貢献できる。ＳｉＣのｐｉｎダイオード以外にもＳｉＣのｎｐｎトランジスタやＳｉＣのＳＩＡＦＥＴ、ＳｉＣのＳＩＪＦＥＴなどが開発され同様の電力損失低減効果が報告されている（例えば非特許文献１）。この他、ドリフト層として反対極性のｐ型半導体層を用いたＳｉＣのＧＴＯなども開発されている（例えば非特許文献２）。

ところで、ＳｉＣバイポーラ半導体素子では、順方向に電流を流すと、順方向電圧が増大する「順方向電圧ドリフト」という現象が存在する。この順方向電圧ドリフトは、積層欠陥がドリフト層中に拡大することにより発生する。この積層欠陥の種となる欠陥には、基底面転位(ベーサルプレーン転位)と表面欠陥(ハーフループ)が存在する。このうち、基底面転位は、基板に多数存在する。この基板へ少数キャリアが到達すると、基板から積層欠陥がドリフト層中に向かって拡大する。

そこで、特許文献１(米国特許第６８４９８７４号明細書)では、ドリフト層と基板との間に基板と同程度の不純物濃度のバッファ層を形成して、ドリフト層から基板へ少数キャリアが到達するのを防ぐ技術が示されている。この技術によるＳｉＣバイポーラ半導体素子の半導体積層構造を図５の左側に模式的に示し、上記半導体積層構造の各半導体層に対応する電子密度分布Ｋ１と正孔密度分布Ｋ２を図５の右側に模式的に示す。図５の右側には、室温で電流密度１００Ａ/ｃｍ^２程度の電流を流す場合の電子密度分布Ｋ１と正孔密度分布Ｋ２を示している。

このバッファ層を有するＳｉＣバイポーラ半導体素子では、図５の右側に示すように、室温で電流密度１００Ａ/ｃｍ^２程度の電流を流す場合は、少数キャリアとしての正孔が基板に到達しておらず、基板からの積層欠陥の拡大は見られなかった。

しかし、２００℃を超える高温下や、電流密度２００Ａ/ｃｍ^２以上の電流を通電する場合、図６の右側に符号Ｍで示すように、少数キャリアとしての正孔が基板に到達しており、基板からの積層欠陥の拡大が起こった。すなわち、バッファ層だけでは、正孔(少数キャリア)が基板へ到達するのを防ぐことができず、基板から積層欠陥が拡大し、順方向電圧ドリフトが発生した。

米国特許第６８４９８７４号明細書

松波弘之編著、「半導体ＳｉＣ技術と応用」、２１８−２２１頁、日刊工業新聞社刊 Ａ．Ｋ．Ａｇａｒｗａｌ ｅｔ．ａｌ、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｕｍｅ ３８９−３９３、２０００年、１３４９−１３５２頁

そこで、この発明の課題は、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができるバイポーラ半導体素子の製造方法およびバイポーラ半導体素子を提供することにある。

上記課題を解決するため、この発明のバイポーラ半導体素子の製造方法は、炭化けい素半導体で作製された基板上に炭化けい素半導体で第１導電型のバッファ層を形成し、
上記バッファ層上に炭化けい素半導体で第１導電型のドリフト層を形成し、
上記ドリフト層上に、炭化けい素半導体で第２導電型の半導体層を形成するバイポーラ半導体素子の製造方法であり、
上記第１導電型のバッファ層と上記第１導電型のドリフト層と上記第２導電型の半導体層のうちの少なくとも上記第１導電型のバッファ層と上記第１導電型のドリフト層を上記基板上に形成してから、上記炭化けい素半導体で作製された基板を除去することを特徴としている。

この発明のバイポーラ半導体素子の製造方法によれば、上記炭化けい素半導体で作製された基板を除去するから、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。したがって、この発明によれば、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができるバイポーラ半導体素子を製造できる。

また、一実施形態のバイポーラ半導体素子の製造方法では、上記基板上に上記バッファ層と上記ドリフト層と上記第２導電型の半導体層を形成してから、上記基板を除去する。

この実施形態のバイポーラ半導体素子の製造方法によれば、上記バッファ層,ドリフト層,第２導電型の半導体層による素子構造を容易に形成できる。

また、この発明のバイポーラ半導体素子では、炭化けい素半導体で作製された第１導電型のバッファ層と、
上記バッファ層上に形成されていると共に炭化けい素半導体で作製された第１導電型のドリフト層と、
上記ドリフト層上に形成されていると共に炭化けい素半導体で作製された第２導電型の半導体層とを備え、
上記第１導電型のバッファ層と上記第１導電型のドリフト層と上記第２導電型の半導体層のうちの少なくとも上記第１導電型のバッファ層と上記ドリフト層を炭化けい素半導体で作製された基板上に形成してから、上記基板を除去した。

この発明のバイポーラ半導体素子によれば、上記基板が除去されているから、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。したがって、この発明のバイポーラ半導体素子によれば、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができる。

また、一実施形態のバイポーラ半導体素子の製造方法では、上記基板上に上記バッファ層と上記ドリフト層と上記第２導電型の半導体層を形成してから、上記基板を除去した。

この実施形態のバイポーラ半導体素子によれば、上記バッファ層,ドリフト層,第２導電型の半導体層による素子構造を容易に形成できる。

また、一実施形態のバイポーラ半導体素子では、上記バッファ層の厚さを２.５μｍ以下とした。

この実施形態のバイポーラ半導体素子によれば、結晶成長時間が抑えられると共にバッファ層の抵抗を抑えて素子の損失の増大を抑えることができる。

尚、上記バッファ層の下には電極を形成することや結晶成長の条件を考慮すると上記バッファ層の厚さの下限値は一例として０.５μｍになる。

また、一実施形態のバイポーラ半導体素子では、上記バッファ層がカソードであり、上記ドリフト層の上に形成された第２導電型の半導体層がアノードであるダイオードである。

この実施形態によれば、基板が除去されているので、高温や電流密度が高い条件下でも、基板から積層欠陥が拡大する現象がなくなり、順方向電圧の増大を防止できるダイオードを実現できる。

また、一実施形態のバイポーラ半導体素子では、上記第１導電型のバッファ層がコレクタ層であると共に上記ドリフト層上に形成されている第２導電型の半導体層がベース層であり、
さらに、上記ベース層上に形成されていると共に炭化けい素半導体で作製された第１導電型のエミッタ層を有するトランジスタである。

この実施形態によれば、基板が除去されているので、高温や電流密度が高い条件下でも、基板へ少数キャリアが到達する現象がなく、基板から積層欠陥が拡大する現象がなくなり、順方向電圧の増大を防止できるトランジスタを実現できる。

また、一実施形態のバイポーラ半導体素子では、上記バッファ層がコレクタ層であり、
上記第２導電型の半導体層上に形成されていると共に第１導電型の炭化けい素半導体で作製されたエミッタ層を有するＩＧＢＴである。

この実施形態によれば、基板が除去されているので、高温や電流密度が高い条件下でも、基板へ少数キャリアが到達する現象がなく、基板から積層欠陥が拡大する現象がなくなり、安定した特性を長時間維持できる信頼性が高いＩＧＢＴが得られる。

この発明のバイポーラ半導体素子の製造方法によれば、上記炭化けい素半導体で作製された基板を除去するから、少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができるバイポーラ半導体素子を製造できる。

この発明のバイポーラ半導体素子の第１実施形態としてのＳｉＣ ｐｉｎダイオードの断面を示す断面図である。 この発明のバイポーラ半導体素子の第２実施形態としてのｎｐｎバイポーラトランジスタの断面を示す断面図である。 この発明のバイポーラ半導体素子の第３実施形態としてのＩＧＢＴの断面を示す断面図である。 上記第１実施形態のＳｉＣバイポーラ半導体素子の半導体積層構造と対応するキャリア密度分布を模式的に示す図である。 従来のＳｉＣバイポーラ半導体素子の半導体積層構造と対応するキャリア密度分布(室温,低電流密度)を模式的に示す図である。 従来のＳｉＣバイポーラ半導体素子の半導体積層構造と対応するキャリア密度分布(高温,高電流密度)を模式的に示す図である。

以下、この発明を図示の実施の形態により詳細に説明する。

(第１の実施の形態)
図１に、この発明のバイポーラ半導体素子の第１実施形態としてのｐｎ接合ダイオード(ｐｉｎダイオード)２０の断面図である。この第１実施形態の製造工程では、第１の導電型としてのｎ型の４Ｈ型ＳｉＣで作製した基板２１の上に、以下に説明する半導体層を形成する。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。

この第１実施形態の製造工程では、上記ｎ型の４Ｈ型ＳｉＣ基板２１上に、順次、ｎ型４Ｈ−ＳｉＣ、ｐ型(第２の導電型)４Ｈ−ＳｉＣをエピタキシャル成長させて、後述するように、エピタキシャルｐｉｎダイオード２０を作製する。

図１に示すｎ型の４Ｈ型ＳｉＣ基板２１は、改良レーリー法によって成長させたインゴットをオフ角θを８度にしてスライスし、鏡面研磨することによって作製した。ホール効果測定法によって求めたＳｉＣ基板２１のキャリヤ密度は８×１０^１８ｃｍ^−３、厚さは４００μｍである。

上記基板２１のＣ面(カーボン面)に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層(ｎ型成長層)とアルミニウムドープｐ型ＳｉＣ層(ｐ型成長層)を順次エピタキシャル成長で形成する。上記窒素ドープｎ型ＳｉＣ層であるｎ型成長層が、図１に示すｎ型のバッファ層２２とｎ型のドリフト層２３となる。また、このカソードとなるバッファ層２２はドナー密度７×１０^１７ｃｍ^−３、膜厚は１０μｍである。また、ドリフト層２３はドナー密度約５×１０^１５ｃｍ^−３、膜厚は３００μｍである。

一方、上記アルミニウムドープｐ型ＳｉＣ層であるｐ型成長層が、アノードとなるｐ型接合層２４とｐ＋型コンタクト層２５となる。このｐ型接合層２４はアクセプタ密度５×１０^１７ｃｍ^−３、膜厚は１．５μｍである。また、ｐ＋型コンタクト層２５はアクセプタ密度約１×１０^１８ｃｍ^−３、膜厚は０．５μｍである。

この実施形態のｐｉｎダイオード２０は、その作製の過程において、上記ＳｉＣ基板２１の上に、ｎ型バッファ層２２、ｎ型ドリフト層２３、ｐ型接合層２４およびｐ＋型コンタクト層２５を順次形成しているが、上記作製時の処理条件を以下により詳しく説明する。

先ず、この実施形態のｐｉｎダイオード２０の製造工程では、材料ガスとして、シラン(ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。ドーパントガスとして窒素(Ｎ_２)およびトリメチルアルミニウム(Ａｌ(ＣＨ_３)_３) を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。また、上記ＳｉＣ基板２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。

ｎ型４ＨＳｉＣ基板２１のＣ面にｎ型ＳｉＣ成長層であるバッファ層２２を形成する工程では、シリコン原料ガスとしてのシラン(３０ｓｃｃｍ)、炭素原料ガスとしてのプロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)およびキャリアガスとしての水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。

また、ｎ型ＳｉＣ成長層であるドリフト層２３の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０．２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２００分である。また、Ｐ型接合層２４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(１５ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６分である。また、ｐ＋型コンタクト層２５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は２分である。

次に、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板２１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ドリフト層２３の形成工程の後であると共に上記Ｐ型接合層２４の形成工程の前に、ｎ型４ＨＳｉＣ基板２１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。

上記の各形成工程の処理により、この第１実施形態のｐｉｎダイオード用のＳｉＣエピタキシャルウェハを作製できる。

次に、この第１実施形態となるＳｉＣエピタキシャルウェハに、次に説明する加工を施すことによって、図１に示すこの実施形態のｐｉｎダイオード２０を作製できる。

まず、反応性イオンエッチング(ＲＩＥ)によりＳｉＣエピタキシャルウエハの両端部を除去してメサ構造に加工する。このＲＩＥにおけるエッチングガスとしては、ＣＦ_４(４弗化炭素)とＯ_２を用いて、プラズマ処理装置により、圧力５Ｐａ、高周波電力２６０Ｗの条件で深さ約２．５μｍまでエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ_２膜(厚さ１０μｍ)を用いた。

次に、エッチングにより形成したメサ底部での電界集中を緩和するために、メサ底部に幅２５０μｍ、深さ０．７μｍのｐ型ＪＴＥ(ジャンクション・ターミネーション・エクステンション)２６を設けた。このｐ型ＪＴＥ２６は、Ａｌイオン注入により形成した。このＡｌイオン注入のエネルギーは３０〜４５０ｋｅＶの間で６段階に変え、トータルドーズ量は１．２×１０^１３ｃｍ^−２である。また、このｐ型ＪＴＥ２６の形成時には、ＪＴＥ２６の注入層がボックスプロファイルとなるように設計した。イオン注入は全て室温で行い、イオン注入のマスクには、グラファイト(厚さ５μｍ)を用いた。注入イオンの活性化のための熱処理をアルゴンガス雰囲気中で１７００℃、３分の条件で行った。アニールの後、温度１２００℃、３時間のウェット酸化により保護膜としての熱酸化膜２７を形成した。なお、図１において、３０は、絶縁保護膜(もしくは酸化膜)である。

次に、カソードとなるｎ型ＳｉＣバッファ層２２の下面に、Ｎｉ(厚さ３５０ｎｍ)を形成しカソード電極２８とする。Ｐ＋型コンタクト層２５上に、Ｔｉ(チタン：厚さ３５０ｎｍ)とＡｌ(アルミニウム：厚さ１００ｎｍ)の膜をそれぞれ蒸着し、アノード電極２９とする。アノード電極２９は、Ｔｉ層２９ａとＡｌ層２９ｂから構成されている。最後に、１０００℃で２０分間の熱処理を行って、カソード電極２８およびアノード電極２９をそれぞれオーミック電極にする。ｐｎ接合のサイズは直径が２．６ｍｍφでありほぼ円形である。なお、この実施形態ではアルミニウムイオン注入によってｐ型ＪＴＥ２６を形成したが、ボロン(Ｂ)のイオン注入を用いた場合でも同様の効果がある。

この第１実施形態のｐｉｎダイオード２０の耐電圧は２０ｋＶであり、オン電圧は５．０Ｖである。上記のｐｉｎダイオード２０に順方向に電流密度２００Ａ／ｃｍ^２で１時間通電し、通電開始直後と１時間通電後の室温での電流電圧特性をカーブトレーサで測定した。この測定の結果は、順方向電流密度２００Ａ／ｃｍ^２での通電開始直後の順方向電流電圧特性と、１時間通電後の順方向電流電圧特性との順方向電圧差ΔＶｆは、０．１Ｖ以下であり、ほとんど差がなかった。したがって、この第１実施形態のｐｉｎダイオード２０は、上述の１時間の通電後もほとんど劣化していなかった。

一方、上述したエピタキシャル成長の後、基板２１を除去せずに基板２１を残して、この基板２１の下面にカソード電極２８を形成した比較用ｐｉｎダイオードについて、上記第１実施形態に対して行ったのと同じ上述の条件で通電をして、通電開始直後と１時間通電後の室温での電流電圧特性をカーブトレーサで測定した。この測定の結果、順方向電圧差ΔＶｆは、２０Ｖ以下であり、順方向電圧の増大が見られた。

次に、図４を参照して、上記ｎ型ＳｉＣ基板２１の全ての部分を除去したことによる順方向電圧の増大防止効果を定性的に説明する。図４の左側には、この第１実施形態のｐｉｎダイオード２０の積層構造を模式的に示し、図４の右側には、上記積層構造に対応するキャリア密度分布を模式的に示している。図４において、曲線Ｋ１は電子密度分布を表し、曲線Ｋ２は正孔密度分布を表している。前述の如く、ｎ型ＳｉＣ基板２１を除去したので、順方向通電時に少数キャリア(正孔)が基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。すなわち、ｎ型ＳｉＣ基板２１が除去されているので、図４の右側に符号Ｇで示すように、高温や電流密度が高い条件下でも正孔(少数キャリア)がｎ型ＳｉＣ基板２１へ到達する現象がなくなり、ｎ型ＳｉＣ基板２１から積層欠陥が拡大する現象がなく、順方向電圧の増大を防止できるｐｉｎダイオード２０を実現できる。

以上のように、この第１実施形態のＳｉＣ ｐｉｎダイオード２０によれば、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板２１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。また、この第１実施形態では、順方向の電圧劣化によるオン抵抗の増加がないので、内部損失も増加することがなく、安定した特性を長時間維持できる信頼性が高いｐｉｎダイオードが得られる。

尚、上記第１実施形態では、ｎ型ＳｉＣバッファ層２２の厚さを１０μｍとしたが、このバッファ層２２の厚さを１０μｍ以下にしてもよい。例えば、上記バッファ層２２の厚さを少数キャリアの拡散距離２.５μｍ以下とすることができ、これにより、結晶成長時間が抑えられると共にバッファ層の抵抗を抑えて素子の損失の増大を抑えることができる。

なお、上記バッファ層２２の下にはカソード電極２８を形成することや結晶成長の条件を考慮すると上記バッファ層の厚さの下限値は一例として０.５μｍとされる。

(第２の実施の形態)
次に、図２に、この発明のバイポーラ半導体素子の第２実施形態を示す。図２は、第２実施形態としてのｎｐｎバイポーラトランジスタ５０の断面図である。この第２実施形態の製造工程でも、ｎ型の４Ｈ型ＳｉＣの基板を採用している。このｎ型の４Ｈ型ＳｉＣの基板上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。

この第２実施形態のｎｐｎパイポーラトランジスタは、その製造工程において、ｎ型の４Ｈ型ＳｉＣを用いた基板の(０００−１）カーボン面上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させ、ｎｐｎバイポーラトランジスタ５０を作製した。

ｎ型の４Ｈ型ＳｉＣの基板５１は、改良レーリー法によって成長したインゴットをオフ角θが８度となるようにスライスし、鏡面研磨することによって作製した。上記基板５１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０^１８ｃｍ^−３、厚さは４００μｍである。この基板５１のＣ面上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層５２とドリフト層５３を成膜する。

このドリフト層５３の上にアルミドープｐ型ＳｉＣのｐ型成長層５４、および窒素ドープｎ型ＳｉＣ層のｎ型成長層５５を順番にエピタキシャル成長法で成膜した。バッファ層５２とドリフト層５３がｎ型コレクタ層になる。

上記バッファ層５２はドナー密度７×１０^１７ｃｍ^−３、膜厚は１０μｍである。また、ドリフト層５３はドナー密度約５×１０^１５ｃｍ^−３、膜厚は１５μｍである。また、ｐ型ベース層となるｐ型成長層５４はアクセプタ密度２×１０^１７ｃｍ^−３、膜厚は１μｍである。ｎ型成長層５５はドナー密度約７×１０^１７ｃｍ^−３、膜厚は０．７５μｍである。

次に、この実施形態のｎｐｎバイポーラトランジスタ５０を作製するときの処理条件を説明する。材料ガスとして、シラン（ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。ドーパントガスとして窒素（Ｎ_２)およびトリメチルアルミニウム{Ａｌ(ＣＨ_３)_３}を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。基板の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。

ｎ型４ＨＳｉＣ基板５１のＣ面上にバッファ層５２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４０分である。また、ドリフト層５３を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(０．２ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は６０分である。

また、Ｐ型成長層５４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(６ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は４分である。また、ｎ型成長層５５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。

次に、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板５１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ドリフト層５３の形成工程の後であると共に上記Ｐ型成長層５４の形成工程の前に、ｎ型４ＨＳｉＣ基板５１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。

上記の各工程の処理により、この第２実施形態のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェハを作製できる。

そして、この第２実施形態用のＳｉＣエピタキシャルウエハに以下に説明する加工を施すことにより図２に示す第２実施形態のｎｐｎバイポーラトランジスタ５０を作製できる。

まず、反応性イオンエッチング(ＲＩＥ)によりｎ型成長層５５を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、エミッタとなるｎ型成長層５５を残す。このＲＩＥのエッチングガスとしては、ＣＦ_４とＯ_２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。また、このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ_２膜(厚さ１０μｍ)を用いた。

次に、ベース領域において素子分離を行うために、反応性イオンエッチング(ＲＩＥ)によりメサ構造にする。このＲＩＥのエッチングガスにはＣＦ_４とＯ_２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ_２膜(厚さ１０μｍ)を用いた。

この第２実施形態では、ベース端部での電界集中を緩和するためのガードリング５６と、ベースのコンタクト領域５７を同一プロセスのＡｌ(アルミニウム)イオン注入によって形成した。ベースのコンタクト領域５７は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング５６の幅は１５０μｍである。コンタクト領域５７,ｐ型ガードリング５６の深さは共に０．５μｍである。

ｐ型ガードリング５６、ベースのコンタクト領域５７を形成する時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０^１３ｃｍ^−２である。このイオン注入のマスクとしては、ＣＶＤにより形成したＳｉＯ_２膜(厚さ５μｍ)を用いた。また、イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。

次に、アニールの後、温度１１５０℃で２時間のウェット酸化によって熱酸化膜を形成し、さらにＣＶＤによってＳｉＯ_２膜を堆積させ、合計２μｍの酸化膜５８を形成した。

次に、コレクタとなるｎ型ＳｉＣバッファ層２２の下面に、コレクタ電極５９Ｃを形成する。また、ベースのコンタクト領域５７にベース電極５９Ｂを形成する。また、エミッタ領域５５にＮｉを蒸着してエミッタ電極６９を形成する。次に、１０００℃、２０分間の熱処理を行ってそれぞれオーミック接合を形成した。

最後に、ベース電極５９Ｂおよびエミッタ電極６９をＴｉ／Ａｕ電極７０で覆って各電極端子を形成した。接合部の大きさは３．２ｍｍ×３．２ｍｍである。なお、この第２実施形態では、Ａｌイオン注入によってガードリング５６を形成したが、Ｂ(硼素)イオン注入を用いた場合でも同様の効果がある。

また、ｎｐｎバイポーラトランジスタ５０とその製造工程において、基板５１、バッファ層５２、ドリフト層５３、ｐ型成長層５４及びｎ型成長層５５のそれぞれの接合面（図中水平方向に広がる面）は、すべて（０００−１）カーボン面２から８度のオフ角をもつ面２ａに平行になっている。

こうして作製したｎｐｎバイポーラトランジスタ５０の耐圧は１４００Ｖである。オン抵抗は８．０ｍΩｃｍ^２であり、最大電流増幅率は約１２であった。このｎｐｎバイポーラトランジスタ５０にベース電流０．６Ａ、コレクタ電流１４Ａ(コレクタ電流密度２００Ａ／ｃｍ^２)を１時間通電し、通電前後の室温でのコレクタ特性をカーブトレーサで測定した。この実施形態のｎｐｎバイポーラトランジスタ５０では、通電開始直後と１時間通電後ともオン抵抗は８．０ｍΩ/ｃｍ^２であり、順方向電圧の変化は殆んどなかった。

一方、上述したエピタキシャル成長の後、基板５１を除去せずに基板５１を残して、この基板５１の下面にコレクタ電極５９Ｃを形成した比較例のｎｐｎバイポーラトランジスタについても、ベース電流０．６Ａ、コレクタ電流密度２００Ａ／ｃｍ^２で通電して試験した。この比較用のｎｐｎバイポーラトランジスタの室温でのオン抵抗は、通電開始直後では、８．０ｍΩ/ｃｍ^２であったが、１時間の通電後は１５．０ｍΩ/ｃｍ^２と非常に大きくなった。また、この比較例のｎｐｎバイポーラトランジスタの室温での最大電流増幅率は、通電初期は約１２であったものが、１時間通電後は約６と小さくなってしまった。

これに対し、この第２実施形態のｎｐｎバイポーラトランジスタ５０の最大電流増幅率は通電開始直後と１時間通電後とで殆んど変化がなく、約１２であった。このように、この第２実施形態のｎｐｎバイポーラトランジスタ５０は１時間の通電試験後でも順方向電圧劣化は殆んど生じていなかった。

以上のように、この第２実施形態のＳｉＣ ｎｐｎバイポーラトランジスタ５０によれば、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板５１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。

これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。また、この第２実施形態では、順方向の電圧劣化によるオン抵抗の増加が殆どないので、内部損失も増加することがなく、安定した特性を長時間維持できる信頼性が高いｎｐｎバイポーラトランジスタが得られる。

尚、上記第２実施形態では、ｎ型ＳｉＣバッファ層５２の厚さを１０μｍとしたが、このバッファ層５２の厚さを１０μｍ以下にしてもよい。例えば、上記バッファ層５２の厚さを少数キャリアの拡散距離２.５μｍ以下とすることができ、これにより、結晶成長時間が抑えられると共にバッファ層の抵抗を抑えて素子の損失の増大を抑えることができる。

なお、上記バッファ層５２の下にはコレクタ電極５９Ｃを形成することや結晶成長の条件を考慮すると上記バッファ層の厚さの下限値は一例として０.５μｍとされる。

（第３の実施の形態）
次に、図３に、この発明のバイポーラ半導体素子の第３実施形態としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)８０の断面を示す。

このＩＧＢＴ８０は、製造工程において、ｎ型の６Ｈ型ＳｉＣによる基板７１上に、膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ８０を作製した。このＩＧＢＴ８０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面となっている。

次に、このＩＧＢＴ８０の作製方法を説明する。すなわち、面方位が、(０００−１)カーボン面から３．５度のオフ角θの面をもつｎ型の６Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型６Ｈ−ＳｉＣ層、ｎ型６Ｈ−ＳｉＣ層、ｐ型６Ｈ−ＳｉＣ層を順次形成する。

上記ＳｉＣ基板７１は、改良レーリー法によって成長したインゴットを(０００−１)カーボン面から３．５度傾いた面でスライスし、鏡面研磨することによって作製した。ＳｉＣ基板７１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０^１８ｃｍ^−３である。

このＳｉＣ基板７１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。このｐ型ＳｉＣ層は、図３のバッファ層７２とドリフト層７３となる。上記バッファ層７２はアクセプタ密度が１×１０^１７ｃｍ^−３、膜厚は３μｍである。また、ドリフト層７３はアクセプタ密度が約５×１０^１５ｃｍ^−３、膜厚は１５μｍである。また、ドリフト層７３の上に形成されるｎ型成長層７４はドナー密度２×１０^１７ｃｍ^−３、膜厚は２μｍである。このｎ型成長層７４の上に形成されるｐ型成長層７５はアクセプタ密度が約１×１０^１８ｃｍ^−３、膜厚は０．７５μｍである。

次に、このＩＧＢＴ８０を作製するときの処理条件を説明する。

まず、材料ガスとして、シラン(ＳｉＨ_４)およびプロパン(Ｃ_３Ｈ_８)を用いる。また、ドーパントガスとして窒素(Ｎ_２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ_３)_３｝を用いる。また、キャリアガスとして水素(Ｈ_２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。

ｎ型ＳｉＣ基板７１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。このｎ型ＳｉＣ基板７１のＣ面上に、ｐ型ＳｉＣバッファ層７２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２分である。

次に、ｐ型ＳｉＣドリフト層７３の形成工程では、シラン(３０ｓｃｃｍ）、プロパン(１２ｓｃｃｍ）、トリメチルアルミニウム(０．１５ｓｃｃｍ）及び水素(１０ｓｌｍ)を供給する。処理時間は６０分である。

次に、ｎ型成長層７４の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、窒素(９ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は８分である。また、ｐ型成長層７５の形成工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３０ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は３分である。

次に、上述のようなエピタキシャル成長の後、ｎ型ＳｉＣ基板７１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去した。なお、上記ドリフト層７３の形成工程の後であると共に上記ｎ型成長層７４の形成工程の前に、ｎ型ＳｉＣ基板７１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去してもよい。

上記の各工程での処理により、このＩＧＢＴ８０用のＳｉＣエピタキシャルウェーハができる。

そして、上記第３実施形態用のＳｉＣエピタキシャルウェーハに、次に説明する加工を施すことによって、図３に示すＩＧＢＴ８０を作製できる。

まず、フォトリソグラフ法を用いて、ｐ＋成長層７５の中央部をＲＩＥでエッチングして、孔７６ａを設け、窒素をイオン注入することにより、エミッタとなるコンタクト領域７６を形成する。次に、ゲート領域を形成するために、ＲＩＥによりｐ＋成長層７５とｎ＋成長層７４をエッチングして孔７８ａ(図３では２つ)をあける。次に、孔７８ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ_２膜を堆積させ、絶縁膜７７を形成する。次に、ｎ型ＳｉＣバッファ層７２のコレクタ領域にＮｉを蒸着してコレクタ端子７９Ｃとする。また、コンタクト領域７６にエミッタ電極７９を蒸着する。次に、熱処理を行って、それぞれオーミック接合を形成する。さらに、絶縁膜７７の上にＭｏ電極を形成しゲート電極７８とする。

こうして完成した本実施形態のＩＧＢＴ８０の耐電圧は、９００Ｖ、オン抵抗は１１ｍΩｃｍ^２であり、コレクタエミッタ間電圧は−１４Ｖである。また、このＩＧＢＴ８０に、−４０Ｖのゲート電圧を印加し、コレクタ電流１．４Ａを１時間通電し、通電開始時と１時間通電後の室温でのコレクタ特性をカーブトレーサで測定した。このＩＧＢＴ８０では、通電直後と１時間通電後のコレクタ−エミッタ間電圧はともに−１４Ｖであり、ほとんど変化がなく、従ってほとんど劣化していないことが判った。

一方、上述したエピタキシャル成長の後、基板７１を除去せずに基板７１を残して、この基板７１の下面にコレクタ端子７９Ｃを形成した比較例のＩＧＢＴでは、耐電圧は、９００Ｖ、オン抵抗は１１ｍΩｃｍ^２であり、コレクタエミッタ間電圧は−１４Ｖである。また、この比較例のＩＧＢＴに、−４０Ｖのゲート電圧を印加し、コレクタ電流１．４Ａを１時間通電し、通電開始時と１時間通電後の室温でのコレクタ特性をカーブトレーサで測定した。この比較例のＩＧＢＴでは、通電直後のコレクタ−エミッタ電圧は−１４Ｖだったのに対し、１時間通電後のコレクタ−エミッタ電圧は−２９Ｖと大きくなった。

これに対し、本実施形態のＩＧＢＴ８０によれば、上述のようなエピタキシャル成長の後、ｎ型ＳｉＣ基板７１の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。

これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。また、この第３実施形態では、順方向の電圧劣化によるオン抵抗の増加が殆どないので、内部損失も増加することがなく、安定した特性を長時間維持できる信頼性が高いＩＧＢＴが得られる。

尚、上記第３実施形態では、ｐ型ＳｉＣバッファ層７２の厚さを３μｍとしたが、このバッファ層７２の厚さを３μｍ以下にしてもよい。例えば、上記バッファ層７２の厚さを２.５μｍ以下とすることができ、この場合、結晶成長時間が抑えられると共にバッファ層の抵抗を抑えて素子の損失の増大を抑えることができる。なお、上記バッファ層７２の下にはコレクタ端子７９Ｃを形成することや結晶成長の条件を考慮すると上記バッファ層の厚さの下限値は一例として０.５μｍとされる。

尚、以上では、この発明のＳｉＣ バイポーラ半導体素子の実施形態として、ＳｉＣ ｐｉｎダイオード、ｎｐｎバイポーラトランジスタ、およびＩＧＢＴを説明したが、この発明は、上記実施形態に限定されるものではなく、ＳＩＡＦＥＴ、ＳＩＪＦＥＴ、サイリスタ、ＧＴＯ、ＭＣＴ(Mos Controlled Thyristor)、ＳｉＣＧＴ(ＳｉＣ Commutated Gate Thyristor)、ＥＳＴ(Emitter Switched Thyristor)、ＢＲＴ(Base Resistance Controlled Thyristor)などの各種の４Ｈ−ＳｉＣバイポーラ半導体素子の作製にも応用可能である。当然ながら、反対極性の素子(例えばｎｐｎトランジスタに対するｐｎｐトランジスタ)などの各種の４Ｈ−ＳｉＣバイポーラ素子にも変形応用可能であり、６Ｈ−ＳｉＣなどの多の結晶構造を用いたＳｉＣバイポーラ素子に適用できるものである。

この発明のＳｉＣ バイポーラ半導体素子は、高耐圧でオン電圧が低いことから、通電損失を抑制でき、大電流での使用が可能となるので、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、スイッチング損失を低減でき、大電流での使用が可能となると共に信頼性を向上できる。

２０ ｐｉｎダイオード
２１ ｎ型ＳｉＣ基板
２２ ｎ型ＳｉＣバッファ層
２３ ｎ型ＳｉＣドリフト層
２４ ｐ型接合層
２５ ｐ＋型コンタクト層
２６ ｐ型ＪＴＥ
２７ 熱酸化膜
２８ カソード電極
２９ アノード電極
３０ 絶縁保護膜
５０ ｎｐｎバイポーラトランジスタ
５１ ｎ型ＳｉＣ基板
５２ ｎ型ＳｉＣバッファ層(コレクタ層)
５３ ｎ型ＳｉＣドリフト層(コレクタ層)
５４ ｐ型成長層(ベース層)
５５ ｎ型成長層(エミッタ層)
５６ ｐ型ガードリング
５７ コンタクト領域
５８ 酸化膜
５９Ｂ ベース電極
６９ エミッタ電極
７１ ６Ｈ型ＳｉＣ基板
７２ ｐ型ＳｉＣバッファ層
７３ ｐ型ＳｉＣドリフト層
７４ ｎ型成長層
７５ ｐ型成長層
７６ コンタクト領域
７７ 絶縁膜
７８ ゲート電極
７９ エミッタ電極
８０ ＩＧＢＴ

Claims (8)

1. 炭化けい素半導体で作製された基板上に炭化けい素半導体で第１導電型のバッファ層を形成し、
   上記バッファ層上に炭化けい素半導体で第１導電型のドリフト層を形成し、
   上記ドリフト層上に、炭化けい素半導体で第２導電型の半導体層を形成するバイポーラ半導体素子の製造方法であり、
   上記第１導電型のバッファ層と上記第１導電型のドリフト層と上記第２導電型の半導体層のうちの少なくとも上記第１導電型のバッファ層と上記第１導電型のドリフト層を上記基板上に形成してから、上記炭化けい素半導体で作製された基板を除去することを特徴とするバイポーラ半導体素子の製造方法。
2. 請求項１に記載のバイポーラ半導体素子の製造方法において、
   上記基板上に上記バッファ層と上記ドリフト層と上記第２導電型の半導体層を形成してから、上記基板を除去することを特徴とするバイポーラ半導体素子の製造方法。
3. 炭化けい素半導体で作製された第１導電型のバッファ層と、
   上記バッファ層上に形成されていると共に炭化けい素半導体で作製された第１導電型のドリフト層と、
   上記ドリフト層上に形成されていると共に炭化けい素半導体で作製された第２導電型の半導体層と
   を備え、
   上記第１導電型のバッファ層と上記第１導電型のドリフト層と上記第２導電型の半導体層のうちの少なくとも上記第１導電型のバッファ層と上記ドリフト層を炭化けい素半導体で作製された基板上に形成してから、上記基板を除去したことを特徴とするバイポーラ半導体素子。
4. 請求項３に記載のバイポーラ半導体素子において、
   上記基板上に上記バッファ層と上記ドリフト層と上記第２導電型の半導体層を形成してから、上記基板を除去したことを特徴とするバイポーラ半導体素子。
5. 請求項３または４に記載のバイポーラ半導体素子において、
   上記バッファ層の厚さを２.５μｍ以下としたことを特徴とするバイポーラ半導体素子。
6. 請求項３から５のいずれか１つに記載のバイポーラ半導体素子において、
   上記バッファ層がカソードであり、上記ドリフト層の上に形成された第２導電型の半導体層がアノードであるダイオードであることを特徴とするバイポーラ半導体素子。
7. 請求項３から５のいずれか１つに記載のバイポーラ半導体素子において、
   上記バッファ層がコレクタ層であると共に上記ドリフト層上に形成されている第２導電型の半導体層がベース層であり、
   さらに、上記ベース層上に形成されていると共に炭化けい素半導体で作製された第１導電型のエミッタ層を有するトランジスタであることを特徴とするバイポーラ半導体素子。
8. 請求項３から５のいずれか１つに記載のバイポーラ半導体素子において、
   上記バッファ層がコレクタ層であり、
   上記第２導電型の半導体層上に形成されていると共に第１導電型の炭化けい素半導体で作製されたエミッタ層を有するＩＧＢＴであることを特徴とするバイポーラ半導体素子。

Images