WO2017085753A1 - 表示装置及びその駆動方法 - Google Patents

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WO2017085753A1
WO2017085753A1 PCT/JP2015/005780 JP2015005780W WO2017085753A1 WO 2017085753 A1 WO2017085753 A1 WO 2017085753A1 JP 2015005780 W JP2015005780 W JP 2015005780W WO 2017085753 A1 WO2017085753 A1 WO 2017085753A1
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image data
scanning order
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PCT/JP2015/005780
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中西　英行
純久 大石
Original Assignee
パナソニック液晶ディスプレイ株式会社
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    • G09G3/3614—Control of polarity reversal in general

Definitions

  • the present invention relates to a display device and a driving method thereof.
  • Patent Document 1 discloses that gates based on an input image are driven so that a plurality of source lines are driven with a driving power smaller than a driving power of a plurality of source lines required when a plurality of gate lines are selected in the arrangement order.
  • a technique for determining the scanning order of lines is disclosed.
  • FIG. 18 is a schematic diagram for explaining the principle of occurrence of DC image sticking.
  • (a) to (d) show the input image data of the first frame to the fourth frame
  • (e) to (h) show the scanning order of the first frame to the fourth frame, respectively.
  • the display panel is composed of 8 lines.
  • Each frame image is assumed to be composed of a white image (255 gradations), a gray image (128 gradations), and a black image (0 gradations).
  • the timing chart shown in FIG. 19 shows the gate signal G1 supplied to the first gate line GL1 and the source voltage supplied to the pixels on the first line (Line1).
  • the first to eighth lines are selected in the scanning order shown in (e) to (h)
  • the average value of the source voltage shifts from the common voltage and the DC component remains as shown in the timing chart.
  • burn-in of the display screen occurs.
  • the present invention has been made in view of the above problems, and an object of the present invention is to reduce burn-in of a display screen in a display device that determines the scanning order of gate lines based on an input image.
  • a display device includes a plurality of data lines extending in a first direction, a plurality of gate lines extending in a second direction, and data signals to the plurality of data lines.
  • a source driver that supplies a gate signal
  • a gate driver that supplies a gate signal to the plurality of gate lines
  • a timing for determining a scanning order of the plurality of gate lines and outputting image data to the source driver based on the scanning order
  • the timing controller determines a scanning order of the plurality of gate lines based on an input image corresponding to input image data input from the outside, and sets the scanning order to each other for each of a plurality of frames. A different first scanning order and second scanning order are switched.
  • the first scanning order is the order in which the gradation of the input image data is low
  • the second scanning order is the order in which the gradation of the input image data is high. Also good.
  • the timing controller determines the scanning order in units of N lines (N is an integer of 2 or more), and includes first line data corresponding to a preceding line in the input image data, In a plurality of second line data corresponding to a plurality of lines included in the N line, the timing controller includes pixels corresponding to the same data line in the first line data and each of the second line data.
  • the scanning order may be determined based on the voltage level difference between them.
  • the first line data when determining the first scanning line among the first N lines of each frame includes each pixel.
  • the second scanning order is determined using the first virtual line data in which the voltage level is set to the halftone voltage level
  • the first scanning line of the first N lines of each frame is determined.
  • the second virtual line data in which the voltage level of each pixel is set to a low gradation voltage level or a high gradation voltage level may be used.
  • the timing controller may determine, as a line to be scanned next, a line having a minimum sum of the voltage level differences among the plurality of lines.
  • the timing controller includes a plurality of line memories that store the input image data for each line, and the timing controller sequentially inputs the input images from the plurality of line memories according to the scanning order. Data may be read and output to the source driver.
  • a driving method of a display device includes a plurality of data lines extending in a first direction, a plurality of gate lines extending in a second direction, and the plurality of data.
  • a source driver that supplies a data signal to the line; a gate driver that supplies a gate signal to the plurality of gate lines; and a scanning order of the plurality of gate lines, and image data to the source driver based on the scanning order
  • a timing controller that outputs a plurality of frames, wherein a scanning order of the plurality of gate lines is determined based on an input image corresponding to input image data input from the outside, and a plurality of frames
  • the plurality of gate lines are scanned by switching between the first scanning order and the second scanning order, which are different from each other in the scanning order.
  • the display device and the driving method thereof according to the present invention it is possible to reduce the burn-in of the display screen in the display device that determines the scanning order of the gate lines based on the input image.
  • FIG. 1 It is a top view which shows schematic structure of the liquid crystal display device which concerns on this embodiment. It is a block diagram which shows schematic structure of the timing controller which concerns on this embodiment. It is a block diagram which shows the specific structure of the timing controller which concerns on this embodiment.
  • (A) is a figure which shows input image data
  • (b) is a figure which shows the data polarity corresponding to column inversion drive.
  • (A) is a figure which shows the sum total of the voltage level difference before switching of a scanning order
  • (b) is a figure which shows the sum total of the voltage level difference after switching of a scanning order (1st scanning order). It is a figure which shows the input image data after converting the voltage level in a 5th frame.
  • (A) is a figure which shows the sum total of the voltage level difference before switching of a scanning order
  • (b) is a figure which shows the sum total of the voltage level difference after switching of a scanning order (2nd scanning order).
  • It is a block diagram which shows the specific structure of the gate driver which concerns on this embodiment. 5 is a timing chart showing the operation of the gate driver according to the present embodiment.
  • FIG. 1 It is a timing chart which shows the output timing of the liquid crystal display device which concerns on this embodiment.
  • A is a figure which shows input image data
  • (b) is a figure which shows the data polarity corresponding to dot inversion drive.
  • It is a block diagram which shows the other structure of the timing controller which concerns on this embodiment.
  • It is a figure which shows the example of calculation of the voltage level difference between 2 lines in the case of 4 line units.
  • It is a timing chart which shows the scanning order in the conventional display apparatus.
  • a liquid crystal display device is taken as an example of a display device, but the present invention is not limited to this, and may be, for example, an organic EL display device.
  • FIG. 1 is a plan view showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 100 includes a display panel 10, a source driver 20, a gate driver 30, a timing controller 40, and a backlight device (not shown).
  • the display panel 10 is provided with a plurality of data lines 11 extending in the column direction and a plurality of gate lines 12 extending in the row direction. At each intersection of each data line 11 and each gate line 12, a thin film transistor 13 (TFT) is provided. Each data line 11 is connected to a source driver 20, and each gate line 12 is connected to a gate driver 30. In the display panel 10, a plurality of pixels 14 are arranged in a matrix (row direction and column direction) corresponding to each intersection of each data line 11 and each gate line 12.
  • the display panel 10 includes a thin film transistor substrate (TFT substrate), a color filter substrate (CF substrate), and a liquid crystal layer sandwiched between the substrates.
  • a plurality of pixel electrodes 15 are provided on the TFT substrate corresponding to each pixel 14.
  • a common electrode 16 common to each pixel 14 is provided on the CF substrate. The common electrode 16 may be provided on the TFT substrate.
  • a data signal (data voltage) is supplied from the source driver 20 to each data line 11.
  • a gate signal (gate voltage) is supplied from each gate driver 30 to each gate line 12.
  • a common voltage Vcom is supplied to the common electrode 16 from a common driver (not shown).
  • the ON voltage of the gate signal is supplied to the gate line 12
  • the thin film transistor 13 connected to the gate line 12 is turned ON, and the data voltage is supplied to the pixel electrode 15 via the data line 11 connected to the thin film transistor 13.
  • the An electric field is generated by the difference between the data voltage supplied to the pixel electrode 15 and the common voltage Vcom supplied to the common electrode 16.
  • the liquid crystal is driven by this electric field, and the image display is performed by controlling the light transmittance of the backlight.
  • a desired data voltage is applied to each data line 11 connected to the pixel electrode 15 of each pixel 14 corresponding to red, green, and blue formed by a vertical stripe color filter. This is realized by supplying In order to prevent display burn-in and the like, for example, a positive data voltage and a negative data voltage are alternately supplied to each data line 11.
  • the timing controller 40 generates output image data DA for image display and a plurality of control signals for defining operation timings in the source driver 20 and the gate driver 30. Specifically, the timing controller 40 generates a polarity control signal POL, a data start based on timing signals (clock signal CK, vertical synchronization signal Vsyn, horizontal synchronization signal Hsyn) supplied from an external system (not shown). A plurality of control signals including a pulse DSP, a data clock DCK, a gate start pulse STV, a gate clock CPV, and a gate select signal Gsel are generated. The timing controller 40 supplies the generated plurality of control signals to the source driver 20 and the gate driver 30 and controls driving of the source driver 20 and the gate driver 30.
  • the timing controller 40 supplies the polarity control signal POL, the data start pulse DSP, the data clock DCK, and the output image data DA to the source driver 20.
  • the timing controller 40 also supplies the gate driver 30 with a gate start pulse STV, a gate clock CPV, and a gate select signal Gsel.
  • the polarity control signal POL is a control signal for determining the polarity of the data voltage supplied to the data line 11.
  • the polarity control signal POL is a signal for switching between a high level and a low level every frame (or a plurality of frames) or one line (or a plurality of lines). For example, when the polarity control signal POL is at a low level, the source driver 20 supplies a voltage (positive data voltage) higher than the common voltage Vcom to the data line 11 based on the output image data DA. On the other hand, when the polarity control signal POL is at a high level, the source driver 20 supplies a voltage (negative data voltage) lower than the common voltage Vcom to the data line 11 based on the output image data DA.
  • the source driver 20 supplies the data line 11 with the data voltage corresponding to the output image data DA while switching the polarity in a predetermined cycle. Accordingly, the liquid crystal display device 100 performs image display by column inversion driving or dot inversion driving.
  • FIG. 2 is a block diagram showing a schematic configuration of the timing controller 40.
  • the timing controller 40 includes a memory 41, a calculation unit 42, an image data output unit 43, and a control signal generation unit 44.
  • the memory 41 stores the image signal (input image data Data) supplied from the system in units of one line or one frame. That is, the memory 41 functions as a line memory or a frame memory.
  • the memory 41 may include N line memories that store a plurality of lines (N lines).
  • the calculation unit 42 determines the reading order of the plurality of input image data Data stored in the memory 41 and the scanning order of the plurality of gate lines 12 based on the voltage level of the input image data Data supplied from the system. .
  • the arithmetic unit 42 reads the four lines of input image data Data stored in the four line memories, and the four gate lines 12 that select the pixel lines corresponding to the input image data Data. The scanning order is determined.
  • the image data output unit 43 sequentially reads the input image data Data from the memory 41 according to a predetermined rule based on the calculation result of the calculation unit 42 and outputs the input image data Data to the source driver 20. A specific method for reading the input image data Data from the memory 41 will be described later.
  • the control signal generator 44 Based on the timing signals (clock signal CK, vertical synchronization signal Vsyn, horizontal synchronization signal Hsyn) supplied from the system, the control signal generator 44 generates a polarity control signal POL, a data start pulse DSP, a data clock DCK, and a gate start pulse. STV and gate clock CPV are generated. Further, the control signal generation unit 44 generates a gate select signal Gsel based on the timing signal and the calculation result of the calculation unit 42. The control signal generation unit 44 supplies the polarity control signal POL, the data start pulse DSP, and the data clock DCK to the source driver 20. In addition, the control signal generation unit 44 supplies the gate driver 30 with the gate start pulse STV, the gate clock CPV, and the gate select signal Gsel.
  • the source driver 20 sequentially obtains the output image data DA from the image data output unit 43, the data voltage corresponding to the output image data DA is obtained in the order of the acquisition based on the data start pulse DSP and the timing signal of the data clock DCK. 11 is supplied.
  • the source driver 20 switches the polarity of the data voltage based on the polarity control signal POL.
  • the gate driver 30 sequentially selects the plurality of gate lines 12 based on the gate start pulse STV, the gate clock CPV, and the gate select signal Gsel input from the image data output unit 43 and supplies the gate voltage.
  • the liquid crystal display device 100 determines the reading order of the plurality of input image data Data stored in the memory 41 and the scanning order of the plurality of gate lines 12 based on the input image corresponding to the input image data Data. decide.
  • a specific method for reading the input image data Data from the memory 41 will be described.
  • FIG. 3 is a block diagram showing a specific configuration of the timing controller 40.
  • the timing controller 40 for the input image data Data, in units of N lines (N is an integer of 2 or more), the sum of the voltage level differences for each pixel from the previous line (the sum of the voltage level differences for each line of pixels).
  • the scanning order is determined so that the line with the smallest value becomes the line to be driven next.
  • the voltage level difference refers to a voltage level difference corresponding to each of two pixels connected to (corresponding to) the same data line 11.
  • a 4-line unit is taken as an example. That is, the memory 41 shown in FIG. 3 is composed of four line memories.
  • the timing controller 40 further includes a D / V conversion unit 421, a selector 422, a previous stage line selector 423, a difference summation unit 424, and a difference minimum line determination unit 425, which constitute a calculation unit 42 (see FIG. 2). , A read target memory control unit 426, a write control unit, and a read control unit.
  • the D / V conversion unit 421 converts the input image data Data of digital data into a voltage level that is actually applied to the liquid crystal.
  • the D / V conversion unit 421 converts the voltage level of the input image data Data of the current line supplied from the system, and the voltage level of the input image data Data-L1 read from the first line memory.
  • the selector 422 includes a first selector to which the image data Data-M0 output from the input conversion unit and the image data Data-M1 output from the first conversion unit are input, and the image data Data-M0 and the second conversion unit.
  • the second selector to which the image data Data-M2 output from is input, the third selector to which the image data Data-M0 and the image data Data-M3 output from the third converter are input, and the image data A fourth selector to which Data-M0 and image data Data-M4 output from the fourth conversion unit are input.
  • the first selector outputs one of the image data Data-M0 and the image data Data-M1 as the image data Data-Q1 based on the switching signal output from the read target memory control unit 426.
  • the second selector outputs one of the image data Data-M0 and the image data Data-M2 as the image data Data-Q2 based on the switching signal.
  • the third selector outputs one of the image data Data-M0 and the image data Data-M3 as the image data Data-Q3 based on the switching signal.
  • the fourth selector outputs one of the image data Data-M0 and the image data Data-M4 as the image data Data-Q4 based on the switching signal.
  • the pre-stage line selector 423 selects the image data Data corresponding to the line memory number information output from the minimum difference line determination unit 425 among the image data Data-M1 to M4, and sets the difference summation unit as the image data Data-Q0. Output to 424.
  • the difference summation unit 424 includes a first difference summation unit to which the image data Data-Q0 output from the previous stage line selector 423 and the image data Data-Q1 output from the first selector are input, and the image data Data-Q0.
  • the second difference summing unit to which the image data Data-Q2 output from the second selector is input, and the third difference to which the image data Data-Q0 and image data Data-Q3 output from the third selector are input.
  • the first difference summation unit adds the voltage level differences between pixels corresponding to the same data line 11 in the image data Data-Q0 and the image data Data-Q1, and calculates a difference sum S1 for one line.
  • the second difference summation unit adds the voltage level differences between pixels corresponding to the same data line 11 in the image data Data-Q0 and the image data Data-Q2, and calculates a difference sum S2 for one line.
  • the third difference summation unit adds the voltage level differences for each pixel corresponding to the same data line 11 in the image data Data-Q0 and the image data Data-Q3, and calculates a difference sum S3 for one line.
  • the fourth difference summation unit adds the voltage level differences for each pixel corresponding to the same data line 11 in the image data Data-Q0 and the image data Data-Q4, and calculates a difference sum S4 for one line.
  • the minimum difference line determination unit 425 determines a line memory number having the minimum difference sum value among the difference sums S1 to S4 output from the difference summation unit 424, and outputs line memory number information.
  • the line memory number information is input to the previous stage line selector 423, the read target memory control unit 426, the write control unit, and the output selector 430.
  • the read target memory control unit 426 selects a line to be driven next (a line that minimizes the sum of voltage level differences for each pixel from the previous stage line). Determine the memory. Specifically, the read target memory control unit 426 determines the target line memory by excluding the line memory having the line memory number indicated by the line memory number information from the read target memory one line before. The determined information of the target line memory is input to the read control unit, the selector 422, and the minimum difference line determination unit 425.
  • the writing control unit writes the input image data Data into a desired line memory based on the line memory number information.
  • the output selector 430 reads the input image data Data from the line memory having the line memory number indicated by the line memory number information and outputs it to the source driver 20 as the output image data DA.
  • the output selector 430 is included in the image data output unit 43 (see FIG. 2).
  • FIG. 4 shows input image data Data (digital data) and data polarity corresponding to column inversion driving.
  • the timing controller 40 scans the input image data Data in the order of scanning so that the line in which the sum of the voltage level differences for each pixel from the preceding line is the smallest is the next line in units of four lines. To decide. Further, the timing controller 40 determines the first scanning order by the first method, determines the second scanning order by the second method, and the first scanning order and the second scanning order for each of a plurality of frames. And replace.
  • FIG. 5 is a timing chart showing the operation of the timing controller 40. Line 1 indicates the image data of the first line.
  • the memory 41 stores the first line input image data Data-L1 (Line1) in the first line memory and the second line memory.
  • 2-line input image data Data-L2 Line 2
  • third-line input image data Data-L3 Line 3
  • fourth-line input image data is stored in the fourth-line memory.
  • Data-L4 Line 4
  • the input image data Data-L4 is stored in the fourth line memory and input to the input conversion unit as input image data of the current line.
  • the read control unit based on the line memory number information (here, the first line memory, the second line memory, and the third line memory) output from the read target memory control unit 426, the input image data Data -L1 is read and input to the first conversion unit, input image data Data-L2 is read and input to the second conversion unit, input image data Data-L3 is read and input to the third conversion unit, and input image data Data-L4 is read and input to the fourth conversion unit.
  • Each conversion unit of the D / V conversion unit 421 converts the voltage level of the input image data Data based on, for example, the conversion characteristics shown in FIG. FIG. 7 shows the converted image data Data.
  • the input conversion unit converts the input image data Data-L4 into image data Data-M0 (Line4), and the first conversion unit converts the input image data Data-L1 into image data Data-M1 (Line1), The second conversion unit converts the input image data Data-L2 into image data Data-M2 (Line2), and the third conversion unit converts the input image data Data-L3 into image data Data-M3 (Line3).
  • the 4 conversion unit converts the input image data Data-L4 into image data Data-M4 (Line 4).
  • the image data Data-M0 and the image data Data-M4 are at the same voltage level.
  • the selector 422 selects the converted image data Data based on the line memory number information (first line memory, second line memory, third line memory).
  • the first selector selects the image data Data-M1 (Line1) and outputs it as image data Data-Q1 (Line1)
  • the second selector selects the image data Data-M2 (Line2) and outputs the image data Data- Q2 (Line2) is output
  • the third selector selects the image data Data-M3 (Line3) and outputs it as image data Data-Q3 (Line3)
  • the fourth selector is the image data Data-M0 (Line4). Is selected and output as image data Data-Q4 (Line 4).
  • the pre-stage line selector 423 outputs the input image data Data of the pre-stage line (here, virtual line (Line 0)) among the image data Data-M1 to M4 to the difference summation unit 424 as image data Data-Q0.
  • the first difference summation unit sums the voltage level differences between pixels corresponding to the same data line 11 in the image data Data-Q0 of the previous stage and the image data Data-Q1 (Line1) of the first line.
  • difference sum S1 570
  • the minimum difference line determination unit 425 determines a line memory number having the minimum difference sum value among the difference sums S1 to S4, and outputs line memory number information.
  • the difference minimum line determination unit 425 outputs line memory number information indicating the first line memory.
  • the output selector 430 reads the input image data Data-L1 (Line1) of the first line memory based on the line memory number information (first line memory) and outputs it to the source driver 20 as output image data DA. Output. Simultaneously with the reading of the input image data Data-L1 (Line1), the writing control unit obtains the input image data Data-L5 (Line5) of the fifth line based on the line memory number information (first line memory). Write to the first line memory (see “W / R” of the first line memory in FIG. 5).
  • the minimum difference line determination unit 425 determines the line memory number having the minimum difference sum value from S2 to S4 excluding the difference sum S1 having the minimum value, and outputs the line memory number information.
  • the difference minimum line determination unit 425 outputs line memory number information indicating the third line memory.
  • the output selector 430 reads the input image data Data-L3 (Line3) in the third line memory based on the line memory number information (third line memory) and outputs it to the source driver 20 as output image data DA.
  • the writing control unit obtains the input image data Data-L6 (Line 6) of the sixth line based on the line memory number information (third line memory). Write to the third line memory (see “W / R” in the third line memory in FIG. 5).
  • the writing control unit obtains the input image data Data-L7 (Line7) for the seventh line based on the line memory number information (second line memory). Write to the second line memory (see “W / R” of the second line memory in FIG. 5). Finally, the output selector 430 reads the input image data Data-L4 (Line 4) from the fourth line memory and outputs it to the source driver 20 as output image data DA.
  • the input image data Data-L1 to L4 (Line1 to Line4) of the first to fourth lines of the first frame are output to the source driver 20 in the order of Line1, Line3, Line2, and Line4.
  • the input image data Data-L8 (Line8) of the eighth line is stored in the fourth line memory
  • the input image data Data-L8 is simultaneously converted into the input conversion unit as the input image data of the current line. Is input.
  • the read control unit obtains the input image data Data-L5 based on the line memory number information (first line memory, second line memory, third line memory) output from the read target memory control unit 426.
  • First line memory, second line memory, third line memory read target memory control unit 426.
  • FIG. 7 shows image data Data after voltage level conversion by the D / V conversion unit 421.
  • the input conversion unit converts the input image data Data-L8 into image data Data-M0 (Line8), and the first conversion unit converts the input image data Data-L5 into image data Data-M1 (Line5).
  • the second conversion unit converts the input image data Data-L7 into image data Data-M2 (Line7), and the third conversion unit converts the input image data Data-L6 into image data Data-M3 (Line6).
  • the 4 conversion unit converts the input image data Data-L8 into image data Data-M4 (Line8).
  • the image data Data-M0 and the image data Data-M4 are at the same voltage level.
  • the selector 422 selects the converted image data Data based on the line memory number information (first line memory, second line memory, third line memory).
  • the first selector selects the image data Data-M1 (Line5) and outputs it as image data Data-Q1 (Line5)
  • the second selector selects the image data Data-M2 (Line7) and outputs the image data Data- Q2 (Line 7) is output
  • the third selector selects the image data Data-M3 (Line 6) and outputs it as image data Data-Q3 (Line 6)
  • the fourth selector is the image data Data-M0 (Line 8). Is selected and output as image data Data-Q4 (Line 8).
  • the pre-stage line selector 423 selects image data Data-M4 (Line 4) corresponding to the input image data Data of the pre-stage line (here, the fourth line (Line 4)) from the image data Data-M1 to M4,
  • the image data Data-Q0 (Line 4) is output to the difference summation unit 424.
  • the first difference summation unit compares the voltages of pixels connected to the same data line 11 in the image data Data-Q0 (Line 4) of the previous line and the image data Data-Q1 (Line 5) of the fifth line.
  • the second difference summation unit calculates a voltage level difference between pixels connected to the same data line 11 in the image data Data-Q0 (Line 4) of the previous line and the image data Data-Q2 (Line 7) of the seventh line.
  • the third difference summation unit calculates the voltage level difference between pixels connected to the same data line 11 in the image data Data-Q0 (Line 4) of the previous line and the image data Data-Q3 (Line 6) of the sixth line.
  • the fourth difference summation unit calculates the voltage level difference between pixels connected to the same data line 11 in the image data Data-Q0 (Line 4) of the previous line and the image data Data-Q4 (Line 8) of the eighth line.
  • the minimum difference line determination unit 425 determines a line memory number having the minimum difference sum value among the difference sums S1 to S4, and outputs line memory number information.
  • the difference sum S3 is the minimum value (399)
  • the difference minimum line determination unit 425 outputs line memory number information indicating the third line memory.
  • the output selector 430 reads the input image data Data-L6 (Line 6) of the third line memory based on the line memory number information (third line memory), and outputs it to the source driver 20 as output image data DA. Output. Simultaneously with the reading of the input image data Data-L6 (Line 6), the writing control unit obtains the input image data Data-L9 (Line 9) of the ninth line based on the line memory number information (third line memory). Write to the third line memory (see “W / R” in the third line memory in FIG. 5).
  • the minimum difference line determination unit 425 determines a line memory number having the minimum difference sum value out of S1, S2, and S4 excluding the difference sum S3 having the minimum value, and outputs line memory number information. To do.
  • the difference minimum line determination unit 425 outputs line memory number information indicating the second line memory.
  • the output selector 430 reads the input image data Data-L7 (Line 7) in the second line memory and outputs it to the source driver 20 as output image data DA.
  • the writing control unit obtains the input image data Data-L10 (Line10) of the tenth line based on the line memory number information (second line memory). Write to the second line memory (see “W / R” of the second line memory in FIG. 5).
  • the output selector 430 reads the input image data Data-L8 (Line8) in the fourth line memory based on the line memory number information (fourth line memory), and outputs it to the source driver 20 as output image data DA. Simultaneously with the reading of the input image data Data-L8 (Line8), the writing control unit obtains the input image data Data-L11 (Line11) of the eleventh line based on the line memory number information (fourth line memory). Write to the fourth line memory. Finally, the output selector 430 reads the input image data Data-L5 (Line5) from the first line memory and outputs it to the source driver 20 as the output image data DA.
  • the input image data Data-L5 to L8 (Line5 to Line8) of the fifth to eighth lines of the first frame are output to the source driver 20 in the order of Line6 ⁇ Line7 ⁇ Line8 ⁇ Line5.
  • the previous line selector 423 includes the previous line of the image data Data-M1 to M4.
  • the image data Data-M1 (Line5) corresponding to the input image data Data on the fifth line (Line5) is selected and output to the difference summation unit 424 as image data Data-Q0 (Line5). That is, the image data Data-Q0 (Line 5) of the fifth line (Line 5) becomes the preceding line.
  • the timing controller 40 repeats the above operation in units of 4 lines for the first frame. In this way, the first scanning order is determined.
  • the operation in the first scanning order determined by the first method is executed in a plurality of consecutive frames (for example, the first frame to the fourth frame).
  • the voltage level after the conversion of the pixel data corresponding to the virtual line (Line 0) preceding the first line is set to 512/0 as shown in FIG.
  • the voltage level of the positive (+) column of the virtual line Line0 is set to a high gradation (for example, 512), and the voltage level of the negative ( ⁇ ) column of the virtual line Line0 is set to a lower level.
  • key for example, 0
  • the lines are selected in order from the line close to the black level (in the order of low gradation of the input image data Data).
  • the voltage level of the positive (+) column of the virtual line Line0 is set to 512 and the voltage level of the negative ( ⁇ ) column of the virtual line Line0 is set to 0 (second method)
  • the lines are selected in order from the line (in descending order of the gradation of the input image data Data).
  • the gradation of the input image data Data refers to the sum of the gradations of the pixels corresponding to the image signal (input image data Data) (for one line) input during one horizontal scanning period.
  • the scanning order can be substantially reversed with respect to the scanning order (first scanning order) according to the first method (FIG. 8B). That is, in the above example, in the first frame (first scanning order), the order is Line 1 ⁇ Line 3 ⁇ Line 2 ⁇ Line 4 ⁇ Line 6 ⁇ Line 7 ⁇ Line 8 ⁇ Line 5 (see FIG. 8B). In the second scanning order), the order is Line 4 ⁇ Line 2 ⁇ Line 3 ⁇ Line 1 ⁇ Line 5 ⁇ Line 8 ⁇ Line 7 ⁇ Line 6 (see FIG.
  • the operation in the second scanning order determined by the second method is executed in a plurality of consecutive frames (for example, the fifth to eighth frames). In the subsequent ninth to twelfth frames, the operation in the first scanning order determined by the first method is executed.
  • the line data of the preceding line when determining the first scanning line among the first N lines (here, 4 lines) of each frame includes In the case of determining the second scanning order using the first virtual line data in which the pixel voltage level is set to the halftone voltage level (“256” in the above example), the first N lines of each frame Among the line data of the preceding line when determining the line to be scanned first, the voltage level of each pixel is set to a low gradation level or a high gradation voltage level (in the above example, “512”, “0”). The second virtual line data is used.
  • the timing controller 40 switches the first scanning order determined by the first method and the second scanning order determined by the second method for each of a plurality of frames.
  • the timing controller 40 switches the first scanning order and the second scanning order every even frame.
  • the timing controller 40 switches the first scanning order and the second scanning order every odd frame.
  • the method for reversing the scanning order is not limited to the above method.
  • the first line to be driven first in each frame is determined as the first line or the fourth line
  • the head line is switched between the first line and the fourth line for each of a plurality of frames
  • the scanning order for each N line is changed.
  • the method of deciding may be used.
  • FIG. 11 is a block diagram showing a specific configuration of the gate driver 30.
  • the gate driver 30 includes a plurality of gate selectors and a plurality of shift registers. N gate lines 12 are electrically connected to each gate selector. Each shift register is connected to a plurality of gate selectors.
  • a gate start pulse STV and a gate clock CPV output from the timing controller 40 are input to the first-stage shift register.
  • the shift clock output from the previous shift register and the gate clock CPV output from the timing controller 40 are input to the second and subsequent shift registers.
  • Each shift register sequentially selects a gate selector based on the gate clock CPV.
  • a gate select signal Gsel output from the timing controller 40 is input to the gate selector.
  • FIG. 12 is a timing chart showing the operation of the gate driver 30.
  • the gate selectors of the first to fourth lines are selected by the selector selection signal B1, and the first line G1, the third line G3, the second line G2, and the second line are selected according to the gate selection signal Gsel.
  • the gate lines 12 are selected in the order of the 4 lines G4.
  • the gate selectors of the fifth to eighth lines are selected by the selector selection signal B2, and according to the gate selection signal Gsel, the sixth line G6 ⁇ the seventh line G7 ⁇ the eighth line G8 ⁇ the fifth line G5.
  • the gate line 12 is selected in order.
  • the gate driver 30 is not limited to the above configuration, and a known configuration can also be adopted.
  • FIG. 13 is a timing chart showing the output timing of the liquid crystal display device 100.
  • the 4-line counter is reset at the beginning of every 4 lines of the input image data Data, and cycles through the counter values 0-3.
  • the timing for writing the input image data Data to the line memory and the timing for switching the counter value of the 4-line counter are set to be the same.
  • Each line memory of the memory 41 is provided with a counter value holding unit 410 (see FIG. 3).
  • gate select information (counter value) is added to the head of the input image data Data. Added.
  • the gate clock CPV is generated by inverting the upper bit of the 4-line counter. Since the output image data DA is delayed by 1H by the source driver 20, a 1H delay circuit (see FIG.
  • the output timing of the gate selector 45 and the output timing of the output selector 430 are set to be the same. As a result, the output timing of the source driver 20 and the output timing of the gate select signal Gsel become the same, and the source voltage is supplied to the pixels on a predetermined line.
  • the 4-line counter, the gate selector 45, and the delay circuit shown in FIG. 3 are included in the control signal generation unit 44 (see FIG. 2).
  • the reading order of the plurality of input image data Data stored in the memory 41 and the scanning of the plurality of gate lines 12 are based on the input image corresponding to the input image data Data. The order is determined and the image is displayed.
  • column inversion driving is taken as an example, but the liquid crystal display device 100 is not limited to this, and display operation may be performed by dot inversion driving.
  • the D / V conversion unit 421 converts the input image data Data (see FIG. 4A) to the voltage level shown in FIG.
  • Other operations are the same as those of the liquid crystal display device 100 described above.
  • the sum of the difference in voltage level for each pixel from the previous line is compared.
  • the liquid crystal display device 100 is not limited to this, and the total of the power difference in each pixel from the previous line is compared. May be. In this case, for example, the sum of the squares of the difference in voltage level for each pixel from the preceding line may be obtained and compared.
  • the method for determining the scanning order of the plurality of gate lines 12 is not limited to the above method.
  • the total sum of the voltage level differences between pixels connected to the same data line 11 between two adjacent lines is calculated in units of N lines, and the total sum of the combinations in the scanning order is the smallest.
  • the order may be determined.
  • FIG. 15 is a block diagram showing a specific configuration of the timing controller 40 for realizing this method. 3 is different from the block diagram shown in FIG. 3 in that the voltage sum calculation unit 431 and the scan order determination unit 432 are the same in other configurations.
  • the voltage sum total calculation unit 431 calculates the sum of the voltage level differences between pixels connected to the same data line 11 between two adjacent lines, and calculates the sum of the voltage level differences of all combinations in the scanning order. calculate.
  • the scanning order determination unit 432 determines the scanning order of the gate lines 12 based on the calculation result of the voltage sum calculation unit 431.
  • FIG. 16 shows an example of calculating the voltage level difference between two lines in the case of four lines.
  • FIG. 17 shows a calculation example of all combinations in the scanning order in the case of four lines and the sum of voltage level differences in each scanning order.
  • the voltage level after conversion of the pixel data corresponding to the virtual line (Line 0) preceding the first line is set to 512/0 (second method) ) And determined in the same manner as in the examples of FIGS.
  • the liquid crystal display device 100 scans the gate lines 12 by switching the first scanning order and the second scanning order determined in this way for every plurality of frames.
  • the method of determining the scanning order of the plurality of gate lines 12 may be the following method.
  • the scanning order may be determined so that scanning is performed in ascending order (or descending order) of the total value of the voltage levels of each line (digital data value or gradation of the input image data Data) in units of N lines.
  • the odd-numbered blocks are scanned in ascending order of voltage level (first scanning order)
  • the even-numbered blocks are scanned in order of increasing voltage level (second scanning order). Scan to.
  • the first scanning order and the second scanning order are switched every plural frames.
  • the memory 41 may be composed of a frame memory.
  • the timing controller 40 determines the scanning order in units of frames. For example, in the first to fourth frames, the timing controller 40 scans in the first scanning order determined by the first method (for example, the frame order in which the voltage level (or gradation) is low in four frames), In the fifth to eighth frames, scanning is performed in the second scanning order determined by the second method (for example, the order of frames in which the voltage level (or gradation) is high in four frames).
  • the gradation of the input image data Data refers to the sum of the gradation of each pixel corresponding to the image signal (input image data Data) (for one frame) input during one vertical scanning period.

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Abstract

表示装置は、複数のデータ線と、複数のゲート線と、前記複数のデータ線にデータ信号を供給するソースドライバと、前記複数のゲート線にゲート信号を供給するゲートドライバと、前記複数のゲート線の走査順を決定するとともに、前記走査順に基づいて前記ソースドライバに画像データを出力するタイミングコントローラと、を含み、前記タイミングコントローラは、外部から入力された入力画像データに対応する入力画像に基づいて前記複数のゲート線の走査順を決定するとともに、複数フレーム毎に、互いに前記走査順が異なる第１の走査順と第２の走査順とを切り替える。

Description

表示装置及びその駆動方法
　本発明は、表示装置及びその駆動方法に関する。
　従来、表示装置において、低消費電力化や電源回路の小型化を図るために、入力画像に基づいてゲート線を選択する順序（走査順）を決定する技術が提案されている。例えば特許文献１には、複数のゲート線が配置順に選択される場合に要する複数のソース線の駆動電力よりも小さい駆動電力で複数のソース線が駆動されるように、入力画像に基づいてゲート線の走査順を決定する技術が開示されている。
特許第５３７８６１３号公報
　しかし、上記従来の技術では、所謂ＤＣ焼き付きの問題が生じる。図１８は、ＤＣ焼き付きの発生原理を説明するための模式図である。図１８において、（ａ）～（ｄ）は、第１フレーム～第４フレームの入力画像データを示し、（ｅ）～（ｈ）は、第１フレーム～第４フレームそれぞれの走査順を示している。ここでは、表示パネルは８ラインで構成されていると仮定する。また各フレーム画像は、白画像（２５５階調）とグレー画像（１２８階調）と黒画像（０階調）とで構成されていると仮定する。図１９に示すタイミングチャートは、１番目のゲート線ＧＬ１に供給されるゲート信号Ｇ１と、１ライン目（Ｌｉｎｅ１）の画素に供給されるソース電圧とを示している。第１ライン～第８ラインを（ｅ）～（ｈ）に示す走査順で選択すると、上記タイミングチャートに示すように、ソース電圧の平均値がコモン電圧からシフトし、ＤＣ成分が残留することになる。これにより、表示画面の焼き付きが生じる。
　本発明は、上記問題点に鑑みてなされたものであり、その目的は、入力画像に基づいてゲート線の走査順を決定する表示装置において、表示画面の焼き付きを低減することにある。
　上記課題を解決するために、本発明に係る表示装置は、第１方向に延在する複数のデータ線と、第２方向に延在する複数のゲート線と、前記複数のデータ線にデータ信号を供給するソースドライバと、前記複数のゲート線にゲート信号を供給するゲートドライバと、前記複数のゲート線の走査順を決定するとともに、前記走査順に基づいて前記ソースドライバに画像データを出力するタイミングコントローラと、を含み、前記タイミングコントローラは、外部から入力された入力画像データに対応する入力画像に基づいて前記複数のゲート線の走査順を決定するとともに、複数フレーム毎に、互いに前記走査順が異なる第１の走査順と第２の走査順とを切り替える、ことを特徴とする。
　本発明に係る表示装置では、前記第１の走査順は、前記入力画像データの階調が低い順であり、前記第２の走査順は、前記入力画像データの階調が高い順であってもよい。
　本発明に係る表示装置では、前記タイミングコントローラは、Ｎライン単位（Ｎは２以上の整数）で前記走査順を決定し、前記入力画像データにおける、前段ラインに対応する第１ラインデータと、前記Ｎラインに含まれる複数ラインに対応する複数の第２ラインデータとにおいて、前記タイミングコントローラは、前記第１ラインデータと前記各第２ラインデータのそれぞれとにおける、同一の前記データ線に対応する画素同士の電圧レベルの差に基づいて前記走査順を決定してもよい。
　本発明に係る表示装置では、前記第１の走査順を決定する場合において、各フレームの最初のＮラインのうち１番目に走査するラインを決定する際の前記第１ラインデータには、各画素の電圧レベルが中間調の電圧レベルに設定された第１仮想ラインデータを用い、前記第２の走査順を決定する場合において、各フレームの最初のＮラインのうち１番目に走査するラインを決定する際の前記第１ラインデータには、各画素の電圧レベルを低階調又は高階調の電圧レベルに設定された第２仮想ラインデータを用いてもよい。
　本発明に係る表示装置では、前記タイミングコントローラは、前記複数ラインのうち前記電圧レベルの差の総和が最小となるラインを、次に走査するラインに決定してもよい。
　本発明に係る表示装置では、前記タイミングコントローラは、前記入力画像データを１ライン毎に記憶する複数のラインメモリを含み、前記タイミングコントローラは、前記走査順に従って前記複数のラインメモリから順に前記入力画像データを読み出して、前記ソースドライバに出力してもよい。
　また上記課題を解決するために、本発明に係る表示装置の駆動法は、第１方向に延在する複数のデータ線と、第２方向に延在する複数のゲート線と、前記複数のデータ線にデータ信号を供給するソースドライバと、前記複数のゲート線にゲート信号を供給するゲートドライバと、前記複数のゲート線の走査順を決定するとともに、前記走査順に基づいて前記ソースドライバに画像データを出力するタイミングコントローラと、を含む表示装置の駆動方法であって、外部から入力された入力画像データに対応する入力画像に基づいて前記複数のゲート線の走査順を決定するとともに、複数フレーム毎に、互いに前記走査順が異なる第１の走査順と第２の走査順とを切り替えて、前記複数のゲート線を走査する、ことを特徴とする。
　本発明に係る表示装置及びその駆動方法によれば、入力画像に基づいてゲート線の走査順を決定する表示装置において、表示画面の焼き付きを低減することができる。
本実施形態に係る液晶表示装置の概略構成を示す平面図である。 本実施形態に係るタイミングコントローラの概略構成を示すブロック図である。 本実施形態に係るタイミングコントローラの具体的な構成を示すブロック図である。 （ａ）は入力画像データを示す図であり、（ｂ）はカラム反転駆動に対応するデータ極性を示す図である。 本実施形態に係るタイミングコントローラの動作を示すタイミングチャートである。 画像データの電圧レベルの変換特性を示すグラフである。 第１フレームにおける電圧レベルを変換した後の入力画像データを示す図である。 （ａ）は走査順の入れ替え前の電圧レベル差の総和を示す図であり、（ｂ）は走査順の入れ替え後（第１の走査順）の電圧レベル差の総和を示す図である。 第５フレームにおける電圧レベルを変換した後の入力画像データを示す図である。 （ａ）は走査順の入れ替え前の電圧レベル差の総和を示す図であり、（ｂ）は走査順の入れ替え後（第２の走査順）の電圧レベル差の総和を示す図である。 本実施形態に係るゲートドライバの具体的な構成を示すブロック図である。 本実施形態に係るゲートドライバの動作を示すタイミングチャートである。 本実施形態に係る液晶表示装置の出力タイミングを示すタイミングチャートである。 （ａ）は入力画像データを示す図であり、（ｂ）はドット反転駆動に対応するデータ極性を示す図である。 本実施形態に係るタイミングコントローラの他の構成を示すブロック図である。 ４ライン単位の場合の２ライン間の電圧レベル差の算出例を示す図である。 ４ライン単位の場合の走査順の全組み合わせと、それぞれの走査順における電圧レベル差の総和の算出例を示す図である。 ＤＣ焼き付きの発生原理を説明するための模式図である。 従来の表示装置における走査順を示すタイミングチャートである。
　本発明の一実施形態について、図面を用いて以下に説明する。本発明の実施形態では、表示装置として、液晶表示装置を例に挙げるが、本発明はこれに限定されず、例えば有機ＥＬ表示装置等であってもよい。
　図１は、本実施形態に係る液晶表示装置の概略構成を示す平面図である。液晶表示装置１００は、表示パネル１０と、ソースドライバ２０と、ゲートドライバ３０と、タイミングコントローラ４０と、バックライト装置（図示せず）とを含んでいる。
　表示パネル１０には、列方向に延在する複数のデータ線１１と、行方向に延在する複数のゲート線１２とが設けられている。各データ線１１と各ゲート線１２との各交差部には、薄膜トランジスタ１３（ＴＦＴ）が設けられている。各データ線１１はソースドライバ２０に接続されており、各ゲート線１２はゲートドライバ３０に接続されている。また表示パネル１０には、各データ線１１と各ゲート線１２との各交差部に対応して、複数の画素１４がマトリクス状（行方向及び列方向）に配置されている。なお、図示はしないが、表示パネル１０は、薄膜トランジスタ基板（ＴＦＴ基板）と、カラーフィルタ基板（ＣＦ基板）と、両基板間に挟持された液晶層とを含んでいる。ＴＦＴ基板には、各画素１４に対応して、複数の画素電極１５が設けられている。ＣＦ基板には、各画素１４に共通する共通電極１６が設けられている。なお、共通電極１６はＴＦＴ基板に設けられてもよい。
　各データ線１１には、ソースドライバ２０からデータ信号（データ電圧）が供給される。各ゲート線１２には、ゲートドライバ３０からゲート信号（ゲート電圧）が供給される。共通電極１６には、図示しないコモンドライバから共通電圧Ｖｃｏｍが供給される。ゲート信号のオン電圧がゲート線１２に供給されると、ゲート線１２に接続された薄膜トランジスタ１３がオンし、薄膜トランジスタ１３に接続されたデータ線１１を介して、データ電圧が画素電極１５に供給される。画素電極１５に供給されたデータ電圧と、共通電極１６に供給された共通電圧Ｖｃｏｍとの差により電界が生じる。この電界により液晶を駆動してバックライトの光の透過率を制御することによって画像表示を行う。なお、カラー表示を行う場合は、縦ストライプ状のカラーフィルタで形成された赤色、緑色、青色に対応するそれぞれの画素１４の画素電極１５に接続されたそれぞれのデータ線１１に、所望のデータ電圧を供給することにより実現される。また、表示の焼き付き等を防止するために、例えば、正極性のデータ電圧と負極性のデータ電圧とが、交互に各データ線１１に供給される。
　タイミングコントローラ４０は、画像表示用の出力画像データＤＡと、ソースドライバ２０及びゲートドライバ３０における動作タイミングを規定するための複数の制御信号とを生成する。具体的には、タイミングコントローラ４０は、外部のシステム（図示せず）から供給されるタイミング信号（クロック信号ＣＫ、垂直同期信号Ｖｓｙｎ、水平同期信号Ｈｓｙｎ）に基づいて、極性制御信号ＰＯＬ、データスタートパルスＤＳＰ、データクロックＤＣＫ、ゲートスタートパルスＳＴＶ、ゲートクロックＣＰＶ、ゲートセレクト信号Ｇｓｅｌを含む複数の制御信号を生成する。タイミングコントローラ４０は、生成した複数の制御信号をソースドライバ２０及びゲートドライバ３０に供給し、ソースドライバ２０及びゲートドライバ３０の駆動を制御する。具体的には、タイミングコントローラ４０は、極性制御信号ＰＯＬ、データスタートパルスＤＳＰ、データクロックＤＣＫ、出力画像データＤＡをソースドライバ２０に供給する。また、タイミングコントローラ４０は、ゲートスタートパルスＳＴＶ、ゲートクロックＣＰＶ、ゲートセレクト信号Ｇｓｅｌをゲートドライバ３０に供給する。
　極性制御信号ＰＯＬは、データ線１１に供給されるデータ電圧の極性を決定するための制御信号である。極性制御信号ＰＯＬは、１フレーム（あるいは複数フレーム）又は１ライン（あるいは複数ライン）ごとにハイレベルとローレベルとが切り替わる信号である。例えば、極性制御信号ＰＯＬがローレベルのときは、ソースドライバ２０は、出力画像データＤＡに基づき、共通電圧Ｖｃｏｍよりも高い電圧（正極性のデータ電圧）をデータ線１１に供給する。一方、極性制御信号ＰＯＬがハイレベルのときは、ソースドライバ２０は、出力画像データＤＡに基づき、共通電圧Ｖｃｏｍよりも低い電圧（負極性のデータ電圧）をデータ線１１に供給する。このようにソースドライバ２０は、データ線１１に対して、出力画像データＤＡに応じたデータ電圧を、所定の周期で極性を切り替えて供給する。これにより、液晶表示装置１００は、カラム反転駆動又はドット反転駆動により画像表示を行う。
　図２は、タイミングコントローラ４０の概略構成を示すブロック図である。タイミングコントローラ４０は、メモリ４１と、演算部４２と、画像データ出力部４３と、制御信号生成部４４とを含んでいる。メモリ４１は、システムから供給された画像信号（入力画像データＤａｔａ）を、１ライン単位又は１フレーム単位で記憶する。すなわち、メモリ４１は、ラインメモリ又はフレームメモリとして機能する。例えば、メモリ４１は、複数ライン（Ｎライン）分を記憶するＮ個のラインメモリを含んで構成されていてもよい。
　演算部４２は、システムから供給された入力画像データＤａｔａの電圧レベルに基づいて、メモリ４１に記憶された複数の入力画像データＤａｔａの読み出し順と、複数のゲート線１２の走査順とを決定する。例えば、演算部４２は、４個のラインメモリに記憶された４ライン分の入力画像データＤａｔａの読み出し順と、それぞれの入力画像データＤａｔａに対応する画素ラインを選択する４本のゲート線１２の走査順とを決定する。
　画像データ出力部４３は、演算部４２の演算結果に基づいて、メモリ４１から所定のルールに従って入力画像データＤａｔａを順に読み出して、ソースドライバ２０に出力する。メモリ４１から入力画像データＤａｔａを読み出す具体的な方法は後述する。
　制御信号生成部４４は、システムから供給されたタイミング信号（クロック信号ＣＫ、垂直同期信号Ｖｓｙｎ、水平同期信号Ｈｓｙｎ）に基づいて、極性制御信号ＰＯＬ、データスタートパルスＤＳＰ、データクロックＤＣＫ、ゲートスタートパルスＳＴＶ、ゲートクロックＣＰＶを生成する。また、制御信号生成部４４は、上記タイミング信号と演算部４２の演算結果とに基づいて、ゲートセレクト信号Ｇｓｅｌを生成する。制御信号生成部４４は、極性制御信号ＰＯＬ、データスタートパルスＤＳＰ、データクロックＤＣＫをソースドライバ２０に供給する。また、制御信号生成部４４は、ゲートスタートパルスＳＴＶ、ゲートクロックＣＰＶ、ゲートセレクト信号Ｇｓｅｌをゲートドライバ３０に供給する。
　ソースドライバ２０は、画像データ出力部４３から出力画像データＤＡを順に取得すると、データスタートパルスＤＳＰ及びデータクロックＤＣＫのタイミング信号に基づいて、取得した順に出力画像データＤＡに応じたデータ電圧をデータ線１１に供給する。また、ソースドライバ２０は、極性制御信号ＰＯＬに基づいてデータ電圧の極性を切り替える。
　ゲートドライバ３０は、画像データ出力部４３から入力された、ゲートスタートパルスＳＴＶ、ゲートクロックＣＰＶ、ゲートセレクト信号Ｇｓｅｌに基づいて、複数のゲート線１２を順に選択してゲート電圧を供給する。
　上記構成を有する液晶表示装置１００は、入力画像データＤａｔａに対応する入力画像に基づいて、メモリ４１に記憶された複数の入力画像データＤａｔａの読み出し順と、複数のゲート線１２の走査順とを決定する。以下、メモリ４１から入力画像データＤａｔａを読み出す具体的な方法について説明する。
　図３は、タイミングコントローラ４０の具体的な構成を示すブロック図である。タイミングコントローラ４０は、入力画像データＤａｔａについて、Ｎライン単位（Ｎは２以上の整数）で、前段ラインとの画素毎の電圧レベル差の総和（１ライン分の画素毎の電圧レベル差の総和）が最小となるラインを次に駆動するラインとなるように走査順を決定する。なお、上記電圧レベル差は、同一のデータ線１１に接続される（対応する）２つの画素それぞれに対応する電圧レベルの差をいう。図３では、４ライン単位を例に挙げている。すなわち、図３に示すメモリ４１は、４個のラインメモリで構成されている。タイミングコントローラ４０は、さらに、演算部４２（図２参照）を構成する、Ｄ／Ｖ変換部４２１と、セレクタ４２２と、前段ラインセレクタ４２３と、差分総和部４２４と、差分最小ライン決定部４２５と、読出対象メモリ制御部４２６と、書込制御部と、読出制御部と、を含んでいる。
　Ｄ／Ｖ変換部４２１は、デジタルデータの入力画像データＤａｔａを、実際に液晶に印加する電圧レベルに変換する。Ｄ／Ｖ変換部４２１は、システムから供給された現ラインの入力画像データＤａｔａの電圧レベルを変換する入力変換部と、第１ラインメモリから読み出された入力画像データＤａｔａ－Ｌ１の電圧レベルを変換する第１変換部と、第２ラインメモリから読み出された入力画像データＤａｔａ－Ｌ２の電圧レベルを変換する第２変換部と、第３ラインメモリから読み出された入力画像データＤａｔａ－Ｌ３の電圧レベルを変換する第３変換部と、第４ラインメモリから読み出された入力画像データＤａｔａ－Ｌ４の電圧レベルを変換する第４変換部とを含んでいる。
　セレクタ４２２は、入力変換部から出力された画像データＤａｔａ－Ｍ０と第１変換部から出力された画像データＤａｔａ－Ｍ１とが入力される第１セレクタと、画像データＤａｔａ－Ｍ０と第２変換部から出力された画像データＤａｔａ－Ｍ２とが入力される第２セレクタと、画像データＤａｔａ－Ｍ０と第３変換部から出力された画像データＤａｔａ－Ｍ３とが入力される第３セレクタと、画像データＤａｔａ－Ｍ０と第４変換部から出力された画像データＤａｔａ－Ｍ４とが入力される第４セレクタと、を含んでいる。第１セレクタは、読出対象メモリ制御部４２６から出力される切替信号に基づいて、画像データＤａｔａ－Ｍ０及び画像データＤａｔａ－Ｍ１の何れか一方を画像データＤａｔａ－Ｑ１として出力する。第２セレクタは、上記切替信号に基づいて、画像データＤａｔａ－Ｍ０及び画像データＤａｔａ－Ｍ２の何れか一方を画像データＤａｔａ－Ｑ２として出力する。第３セレクタは、上記切替信号に基づいて、画像データＤａｔａ－Ｍ０及び画像データＤａｔａ－Ｍ３の何れか一方を画像データＤａｔａ－Ｑ３として出力する。第４セレクタは、上記切替信号に基づいて、画像データＤａｔａ－Ｍ０及び画像データＤａｔａ－Ｍ４の何れか一方を画像データＤａｔａ－Ｑ４として出力する。
　前段ラインセレクタ４２３は、画像データＤａｔａ－Ｍ１～Ｍ４のうち、差分最小ライン決定部４２５から出力されるラインメモリ番号情報に対応する画像データＤａｔａを選択して、画像データＤａｔａ－Ｑ０として差分総和部４２４に出力する。
　差分総和部４２４は、前段ラインセレクタ４２３から出力された画像データＤａｔａ－Ｑ０と第１セレクタから出力された画像データＤａｔａ－Ｑ１とが入力される第１差分総和部と、画像データＤａｔａ－Ｑ０と第２セレクタから出力された画像データＤａｔａ－Ｑ２とが入力される第２差分総和部と、画像データＤａｔａ－Ｑ０と第３セレクタから出力された画像データＤａｔａ－Ｑ３とが入力される第３差分総和部と、画像データＤａｔａ－Ｑ０と第４セレクタから出力された画像データＤａｔａ－Ｑ４とが入力される第４差分総和部と、を含んでいる。第１差分総和部は、画像データＤａｔａ－Ｑ０及び画像データＤａｔａ－Ｑ１における、同一のデータ線１１に対応する画素同士の電圧レベル差を合算し１ライン分の差分総和Ｓ１を算出する。第２差分総和部は、画像データＤａｔａ－Ｑ０及び画像データＤａｔａ－Ｑ２における、同一のデータ線１１に対応する画素同士の電圧レベル差を合算し１ライン分の差分総和Ｓ２を算出する。第３差分総和部は、画像データＤａｔａ－Ｑ０及び画像データＤａｔａ－Ｑ３における、同一のデータ線１１に対応する画素毎の電圧レベル差を合算し１ライン分の差分総和Ｓ３を算出する。第４差分総和部は、画像データＤａｔａ－Ｑ０及び画像データＤａｔａ－Ｑ４における、同一のデータ線１１に対応する画素毎の電圧レベル差を合算し１ライン分の差分総和Ｓ４を算出する。
　差分最小ライン決定部４２５は、差分総和部４２４から出力された差分総和Ｓ１～Ｓ４のうち、差分総和値が最小となるラインメモリ番号を決定しラインメモリ番号情報を出力する。ラインメモリ番号情報は、前段ラインセレクタ４２３と、読出対象メモリ制御部４２６と、書込制御部と、出力セレクタ４３０とに入力される。
　読出対象メモリ制御部４２６は、上記ラインメモリ番号情報に基づいて、次に駆動するライン（前段ラインとの画素毎の電圧レベル差の総和が最小となるライン）を選定するために対象となるラインメモリを決定する。具体的には、読出対象メモリ制御部４２６は、１ライン前の読出対象メモリから、上記ラインメモリ番号情報が示すラインメモリ番号のラインメモリを除外して、対象ラインメモリを決定する。決定した対象ラインメモリの情報は、読出制御部とセレクタ４２２と差分最小ライン決定部４２５とに入力される。
　書込制御部は、上記ラインメモリ番号情報に基づいて、入力画像データＤａｔａを所望のラインメモリに書き込む。
　出力セレクタ４３０は、上記ラインメモリ番号情報が示すラインメモリ番号のラインメモリから入力画像データＤａｔａを読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。出力セレクタ４３０は、画像データ出力部４３（図２参照）に含まれる。
　ここで、具体例を挙げてタイミングコントローラ４０の動作について説明する。図４は、入力画像データＤａｔａ（デジタルデータ）とカラム反転駆動に対応するデータ極性とを示している。概略的には、タイミングコントローラ４０は、入力画像データＤａｔａについて、４ライン単位で、前段ラインとの画素毎の電圧レベル差の総和が最小となるラインを次に駆動するラインとなるように走査順を決定する。また、タイミングコントローラ４０は、第１の方法により第１の走査順を決定し、第２の方法により第２の走査順を決定し、複数フレーム毎に第１の走査順と第２の走査順とを入れ替える。図５は、タイミングコントローラ４０の動作を示すタイミングチャートである。なお、Ｌｉｎｅ１は、第１ラインの画像データを示している。
　以下、第１の走査順を決定する第１の方法について説明する。先ず、第１フレームの第１ライン～第４ラインの入力画像データＤａｔａ－Ｌ１（Ｌｉｎｅ１）～Ｌ４（Ｌｉｎｅ４）に対する動作について説明する。
　外部のシステムから入力画像データＤａｔａがタイミングコントローラ４０に入力されると、メモリ４１は、第１ラインメモリに第１ラインの入力画像データＤａｔａ－Ｌ１（Ｌｉｎｅ１）を記憶し、第２ラインメモリに第２ラインの入力画像データＤａｔａ－Ｌ２（Ｌｉｎｅ２）を記憶し、第３ラインメモリに第３ラインの入力画像データＤａｔａ－Ｌ３（Ｌｉｎｅ３）を記憶し、第４ラインメモリに第４ラインの入力画像データＤａｔａ－Ｌ４（Ｌｉｎｅ４）を記憶する。入力画像データＤａｔａ－Ｌ４は、第４ラインメモリに記憶されるとともに、現ラインの入力画像データとして入力変換部に入力される。またこのとき、読出制御部は、読出対象メモリ制御部４２６から出力されるラインメモリ番号情報（ここでは、第１ラインメモリ、第２ラインメモリ、第３ラインメモリ）に基づいて、入力画像データＤａｔａ－Ｌ１を読み出して第１変換部に入力し、入力画像データＤａｔａ－Ｌ２を読み出して第２変換部に入力し、入力画像データＤａｔａ－Ｌ３を読み出して第３変換部に入力し、入力画像データＤａｔａ－Ｌ４を読み出して第４変換部に入力する。Ｄ／Ｖ変換部４２１の各変換部は、例えば図６に示す変換特性に基づいて、入力画像データＤａｔａの電圧レベルを変換する。図７は、変換後の画像データＤａｔａを示している。なお、第１ラインの前段の仮想ライン（Ｌｉｎｅ０）の画素データは、厳密には前フレームの最終ラインの電圧レベルになるが、カラム反転駆動の場合は前フレームのソース電圧は、通常は極性の異なる電圧が印加されているため、変換後の電圧レベルは、全画素について２５６と仮定することができる。入力変換部は、入力画像データＤａｔａ－Ｌ４を画像データＤａｔａ－Ｍ０（Ｌｉｎｅ４）に変換し、第１変換部は、入力画像データＤａｔａ－Ｌ１を画像データＤａｔａ－Ｍ１（Ｌｉｎｅ１）に変換し、第２変換部は、入力画像データＤａｔａ－Ｌ２を画像データＤａｔａ－Ｍ２（Ｌｉｎｅ２）に変換し、第３変換部は、入力画像データＤａｔａ－Ｌ３を画像データＤａｔａ－Ｍ３（Ｌｉｎｅ３）に変換し、第４変換部は、入力画像データＤａｔａ－Ｌ４を画像データＤａｔａ－Ｍ４（Ｌｉｎｅ４）に変換する。なお、ここでは、画像データＤａｔａ－Ｍ０と、画像データＤａｔａ－Ｍ４とは同一の電圧レベルとなる。
　次に、セレクタ４２２は、上記ラインメモリ番号情報（第１ラインメモリ、第２ラインメモリ、第３ラインメモリ）に基づいて、変換後の画像データＤａｔａを選択する。第１セレクタは、画像データＤａｔａ－Ｍ１（Ｌｉｎｅ１）を選択して画像データＤａｔａ－Ｑ１（Ｌｉｎｅ１）として出力し、第２セレクタは、画像データＤａｔａ－Ｍ２（Ｌｉｎｅ２）を選択して画像データＤａｔａ－Ｑ２（Ｌｉｎｅ２）として出力し、第３セレクタは、画像データＤａｔａ－Ｍ３（Ｌｉｎｅ３）を選択して画像データＤａｔａ－Ｑ３（Ｌｉｎｅ３）として出力し、第４セレクタは、画像データＤａｔａ－Ｍ０（Ｌｉｎｅ４）を選択して画像データＤａｔａ－Ｑ４（Ｌｉｎｅ４）として出力する。
　前段ラインセレクタ４２３は、画像データＤａｔａ－Ｍ１～Ｍ４のうち、前段ライン（ここでは、仮想ライン（Ｌｉｎｅ０））の入力画像データＤａｔａを、画像データＤａｔａ－Ｑ０として差分総和部４２４に出力する。
　次に、第１差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０と第１ラインの画像データＤａｔａ－Ｑ１（Ｌｉｎｅ１）とにおける、同一のデータ線１１に対応する画素同士の電圧レベル差の総和（差分総和Ｓ１＝５７０）を算出する。第２差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０と第２ラインの画像データＤａｔａ－Ｑ２（Ｌｉｎｅ２）とにおける、同一のデータ線１１に対応する画素同士の電圧レベル差の総和（差分総和Ｓ２＝５８１）を算出する。第３差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０と第３ラインの画像データＤａｔａ－Ｑ３（Ｌｉｎｅ３）とにおける、同一のデータ線１１に対応する画素同士の電圧レベル差の総和（差分総和Ｓ３＝５７７）を算出する。第４差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０と第４ラインの画像データＤａｔａ－Ｑ４（Ｌｉｎｅ４）とにおける、同一のデータ線１１に対応する画素同士の電圧レベル差の総和（差分総和Ｓ４＝５９５）を算出する。
　次に、差分最小ライン決定部４２５は、上記差分総和Ｓ１～Ｓ４のうち、差分総和値が最小となるラインメモリ番号を決定しラインメモリ番号情報を出力する。ここでは、差分総和Ｓ１が最小値（５７０）となるため、差分最小ライン決定部４２５は、第１ラインメモリを示すラインメモリ番号情報を出力する。
　次に、出力セレクタ４３０は、上記ラインメモリ番号情報（第１ラインメモリ）に基づいて、第１ラインメモリの入力画像データＤａｔａ－Ｌ１（Ｌｉｎｅ１）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。また入力画像データＤａｔａ－Ｌ１（Ｌｉｎｅ１）の読み出しと同時に、書込制御部が、上記ラインメモリ番号情報（第１ラインメモリ）に基づいて、第５ラインの入力画像データＤａｔａ－Ｌ５（Ｌｉｎｅ５）を第１ラインメモリに書き込む（図５の第１ラインメモリの「Ｗ／Ｒ」参照）。
　次に、差分最小ライン決定部４２５は、最小値となった上記差分総和Ｓ１を除いたＳ２～Ｓ４のうち、差分総和値が最小となるラインメモリ番号を決定しラインメモリ番号情報を出力する。ここでは、差分総和Ｓ３が最小値（５１）となるため、差分最小ライン決定部４２５は、第３ラインメモリを示すラインメモリ番号情報を出力する。出力セレクタ４３０は、上記ラインメモリ番号情報（第３ラインメモリ）に基づいて、第３ラインメモリの入力画像データＤａｔａ－Ｌ３（Ｌｉｎｅ３）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。また入力画像データＤａｔａ－Ｌ３（Ｌｉｎｅ３）の読み出しと同時に、書込制御部が、上記ラインメモリ番号情報（第３ラインメモリ）に基づいて、第６ラインの入力画像データＤａｔａ－Ｌ６（Ｌｉｎｅ６）を第３ラインメモリに書き込む（図５の第３ラインメモリの「Ｗ／Ｒ」参照）。
　次に、差分最小ライン決定部４２５は、最小値となった上記差分総和Ｓ１及びＳ３を除いたＳ２及びＳ４のうち、差分総和値が最小（Ｓ２＝７２０）となるラインメモリ番号（第２ラインメモリ）を決定しラインメモリ番号情報を出力する。なお、Ｓ２及びＳ４は同一のため、ここでは、入力順により決定する。出力セレクタ４３０は、上記ラインメモリ番号情報（第２ラインメモリ）に基づいて、第２ラインメモリの入力画像データＤａｔａ－Ｌ２（Ｌｉｎｅ２）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。また入力画像データＤａｔａ－Ｌ２（Ｌｉｎｅ２）の読み出しと同時に、書込制御部が、上記ラインメモリ番号情報（第２ラインメモリ）に基づいて、第７ラインの入力画像データＤａｔａ－Ｌ７（Ｌｉｎｅ７）を第２ラインメモリに書き込む（図５の第２ラインメモリの「Ｗ／Ｒ」参照）。最後に、出力セレクタ４３０は、第４ラインメモリの入力画像データＤａｔａ－Ｌ４（Ｌｉｎｅ４）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。
　このようにして、第１フレームの第１ライン～第４ラインの入力画像データＤａｔａ－Ｌ１～Ｌ４（Ｌｉｎｅ１～Ｌｉｎｅ４）は、Ｌｉｎｅ１→Ｌｉｎｅ３→Ｌｉｎｅ２→Ｌｉｎｅ４の順にソースドライバ２０に出力される。
　次に、第１フレームの第５ライン～第８ラインの入力画像データＤａｔａ－Ｌ５（Ｌｉｎｅ５）～Ｌ８（Ｌｉｎｅ８）に対する動作について説明する。
　上記の動作に続いて第４ラインメモリに第８ラインの入力画像データＤａｔａ－Ｌ８（Ｌｉｎｅ８）が記憶されると、同時に、入力画像データＤａｔａ－Ｌ８は、現ラインの入力画像データとして入力変換部に入力される。またこのとき、読出制御部は、読出対象メモリ制御部４２６から出力されるラインメモリ番号情報（第１ラインメモリ、第２ラインメモリ、第３ラインメモリ）に基づいて、入力画像データＤａｔａ－Ｌ５を読み出して第１変換部に入力し、入力画像データＤａｔａ－Ｌ６を読み出して第３変換部に入力し、入力画像データＤａｔａ－Ｌ７を読み出して第２変換部に入力し、入力画像データＤａｔａ－Ｌ８を読み出して第４変換部に入力する。図７には、Ｄ／Ｖ変換部４２１による電圧レベル変換後の画像データＤａｔａを示している。入力変換部は、入力画像データＤａｔａ－Ｌ８を画像データＤａｔａ－Ｍ０（Ｌｉｎｅ８）に変換し、第１変換部は、入力画像データＤａｔａ－Ｌ５を画像データＤａｔａ－Ｍ１（Ｌｉｎｅ５）に変換し、第２変換部は、入力画像データＤａｔａ－Ｌ７を画像データＤａｔａ－Ｍ２（Ｌｉｎｅ７）に変換し、第３変換部は、入力画像データＤａｔａ－Ｌ６を画像データＤａｔａ－Ｍ３（Ｌｉｎｅ６）に変換し、第４変換部は、入力画像データＤａｔａ－Ｌ８を画像データＤａｔａ－Ｍ４（Ｌｉｎｅ８）に変換する。なお、ここでは、画像データＤａｔａ－Ｍ０と、画像データＤａｔａ－Ｍ４とは同一の電圧レベルとなる。
　次に、セレクタ４２２は、上記ラインメモリ番号情報（第１ラインメモリ、第２ラインメモリ、第３ラインメモリ）に基づいて、変換後の画像データＤａｔａを選択する。第１セレクタは、画像データＤａｔａ－Ｍ１（Ｌｉｎｅ５）を選択して画像データＤａｔａ－Ｑ１（Ｌｉｎｅ５）として出力し、第２セレクタは、画像データＤａｔａ－Ｍ２（Ｌｉｎｅ７）を選択して画像データＤａｔａ－Ｑ２（Ｌｉｎｅ７）として出力し、第３セレクタは、画像データＤａｔａ－Ｍ３（Ｌｉｎｅ６）を選択して画像データＤａｔａ－Ｑ３（Ｌｉｎｅ６）として出力し、第４セレクタは、画像データＤａｔａ－Ｍ０（Ｌｉｎｅ８）を選択して画像データＤａｔａ－Ｑ４（Ｌｉｎｅ８）として出力する。
　前段ラインセレクタ４２３は、画像データＤａｔａ－Ｍ１～Ｍ４のうち、前段ライン（ここでは、第４ライン（Ｌｉｎｅ４））の入力画像データＤａｔａに対応する画像データＤａｔａ－Ｍ４（Ｌｉｎｅ４）を選択して、画像データＤａｔａ－Ｑ０（Ｌｉｎｅ４）として差分総和部４２４に出力する。
　次に、第１差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０（Ｌｉｎｅ４）と第５ラインの画像データＤａｔａ－Ｑ１（Ｌｉｎｅ５）とにおける、同一のデータ線１１に接続される画素同士の電圧レベル差の総和（差分総和Ｓ１＝７９０）を算出する。第２差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０（Ｌｉｎｅ４）と第７ラインの画像データＤａｔａ－Ｑ２（Ｌｉｎｅ７）とにおける、同一のデータ線１１に接続される画素同士の電圧レベル差の総和（差分総和Ｓ２＝４６９）を算出する。第３差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０（Ｌｉｎｅ４）と第６ラインの画像データＤａｔａ－Ｑ３（Ｌｉｎｅ６）とにおける、同一のデータ線１１に接続される画素同士の電圧レベル差の総和（差分総和Ｓ３＝３９９）を算出する。第４差分総和部は、前段ラインの画像データＤａｔａ－Ｑ０（Ｌｉｎｅ４）と第８ラインの画像データＤａｔａ－Ｑ４（Ｌｉｎｅ８）とにおける、同一のデータ線１１に接続される画素同士の電圧レベル差の総和（差分総和Ｓ４＝４７７）を算出する。
　次に、差分最小ライン決定部４２５は、上記差分総和Ｓ１～Ｓ４のうち、差分総和値が最小となるラインメモリ番号を決定しラインメモリ番号情報を出力する。ここでは、差分総和Ｓ３が最小値（３９９）となるため、差分最小ライン決定部４２５は、第３ラインメモリを示すラインメモリ番号情報を出力する。
　次に、出力セレクタ４３０は、上記ラインメモリ番号情報（第３ラインメモリ）に基づいて、第３ラインメモリの入力画像データＤａｔａ－Ｌ６（Ｌｉｎｅ６）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。また入力画像データＤａｔａ－Ｌ６（Ｌｉｎｅ６）の読み出しと同時に、書込制御部が、上記ラインメモリ番号情報（第３ラインメモリ）に基づいて、第９ラインの入力画像データＤａｔａ－Ｌ９（Ｌｉｎｅ９）を第３ラインメモリに書き込む（図５の第３ラインメモリの「Ｗ／Ｒ」参照）。
　次に、差分最小ライン決定部４２５は、最小値となった上記差分総和Ｓ３を除いたＳ１，Ｓ２，Ｓ４のうち、差分総和値が最小となるラインメモリ番号を決定しラインメモリ番号情報を出力する。ここでは、差分総和Ｓ２が最小値（７０）となるため、差分最小ライン決定部４２５は、第２ラインメモリを示すラインメモリ番号情報を出力する。出力セレクタ４３０は、上記ラインメモリ番号情報（第２ラインメモリ）に基づいて、第２ラインメモリの入力画像データＤａｔａ－Ｌ７（Ｌｉｎｅ７）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。また入力画像データＤａｔａ－Ｌ７（Ｌｉｎｅ７）の読み出しと同時に、書込制御部が、上記ラインメモリ番号情報（第２ラインメモリ）に基づいて、第１０ラインの入力画像データＤａｔａ－Ｌ１０（Ｌｉｎｅ１０）を第２ラインメモリに書き込む（図５の第２ラインメモリの「Ｗ／Ｒ」参照）。
　次に、差分最小ライン決定部４２５は、最小値となった上記差分総和Ｓ２及びＳ３を除いたＳ１及びＳ４のうち、差分総和値が最小（Ｓ４＝５４）となるラインメモリ番号（第４ラインメモリ）を決定しラインメモリ番号情報を出力する。出力セレクタ４３０は、上記ラインメモリ番号情報（第４ラインメモリ）に基づいて、第４ラインメモリの入力画像データＤａｔａ－Ｌ８（Ｌｉｎｅ８）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。また入力画像データＤａｔａ－Ｌ８（Ｌｉｎｅ８）の読み出しと同時に、書込制御部が、上記ラインメモリ番号情報（第４ラインメモリ）に基づいて、第１１ラインの入力画像データＤａｔａ－Ｌ１１（Ｌｉｎｅ１１）を第４ラインメモリに書き込む。最後に、出力セレクタ４３０は、第１ラインメモリの入力画像データＤａｔａ－Ｌ５（Ｌｉｎｅ５）を読み出して、出力画像データＤＡとしてソースドライバ２０に出力する。
　このようにして、第１フレームの第５ライン～第８ラインの入力画像データＤａｔａ－Ｌ５～Ｌ８（Ｌｉｎｅ５～Ｌｉｎｅ８）は、Ｌｉｎｅ６→Ｌｉｎｅ７→Ｌｉｎｅ８→Ｌｉｎｅ５の順にソースドライバ２０に出力される。次の第１フレームの第９ライン～第１２ラインの入力画像データＤａｔａ－Ｌ９（Ｌｉｎｅ９）～Ｌ１２（Ｌｉｎｅ１２）に対する動作では、前段ラインセレクタ４２３は、画像データＤａｔａ－Ｍ１～Ｍ４のうち、前段ライン（ここでは、第５ライン（Ｌｉｎｅ５））の入力画像データＤａｔａに対応する画像データＤａｔａ－Ｍ１（Ｌｉｎｅ５）を選択して、画像データＤａｔａ－Ｑ０（Ｌｉｎｅ５）として差分総和部４２４に出力する。すなわち、第５ライン（Ｌｉｎｅ５））の画像データＤａｔａ－Ｑ０（Ｌｉｎｅ５）が前段ラインとなる。以降、タイミングコントローラ４０は、第１フレームについて４ライン単位で上記動作を繰り返す。このようにして、第１の走査順が決定される。
　上記構成によれば、図８に示すように、走査順を入れ替えた後では、Ｎライン（ここでは４ライン）分の画素毎の電圧レベル差の総和が、走査順を入れ替える前よりも小さくなるため、駆動電力を低減することができる。上記第１の方法により決定された第１の走査順による動作は、連続する複数フレーム（例えば、第１フレーム～第４フレーム）で実行される。
　次に、第２の走査順を決定する第２の方法について説明する。ここでは、第５フレームの第１ライン～第４ラインの入力画像データＤａｔａ－Ｌ１（Ｌｉｎｅ１）～Ｌ４（Ｌｉｎｅ４）に対する動作について説明する。第２の方法では、上記第１の方法と異なり、第１ラインの前段の仮想ライン（Ｌｉｎｅ０）に対応する画素データの変換後の電圧レベルは、図９に示すように５１２／０に設定される。具体的には、カラム反転駆動において、仮想ラインＬｉｎｅ０の正極（＋）の列の電圧レベルを高階調（例えば５１２）に設定し、仮想ラインＬｉｎｅ０の負極（－）の列の電圧レベルを低階調（例えば０）に設定する。仮想ラインＬｉｎｅ０の電圧レベルをセンターレベル（中間調；例えば２５６）に設定した場合は（第１の方法）、黒レベルに近いラインから順（入力画像データＤａｔａの階調が低い順）に選択されるが、仮想ラインＬｉｎｅ０の正極（＋）の列の電圧レベルを５１２、仮想ラインＬｉｎｅ０の負極（－）の列の電圧レベルを０に設定した場合は（第２の方法）、白レベルに近いラインから順（入力画像データＤａｔａの階調が高い順）に選択される。なお、入力画像データＤａｔａの階調は、１水平走査期間に入力される画像信号(入力画像データＤａｔａ)（１ライン分）に対応する各画素の階調の総和をいう。これにより、図１０（ｂ）に示すように、走査順を、第１の方法による走査順（第１の走査順）（図８（ｂ））に対して概ね逆転させることができる。すなわち、上記の例では、第１フレーム（第１の走査順）では、Ｌｉｎｅ１→Ｌｉｎｅ３→Ｌｉｎｅ２→Ｌｉｎｅ４→Ｌｉｎｅ６→Ｌｉｎｅ７→Ｌｉｎｅ８→Ｌｉｎｅ５の順になり（図８（ｂ）参照）、第５フレーム（第２の走査順）では、Ｌｉｎｅ４→Ｌｉｎｅ２→Ｌｉｎｅ３→Ｌｉｎｅ１→Ｌｉｎｅ５→Ｌｉｎｅ８→Ｌｉｎｅ７→Ｌｉｎｅ６の順になり（図１０（ｂ）参照）、走査順が互いに逆転する。第２の方法により決定された第２の走査順による動作は、連続する複数フレーム（例えば、第５フレーム～第８フレーム）で実行される。続く第９フレーム～第１２フレームでは、第１の方法により決定された第１の走査順による動作が実行される。このように、第１の走査順を決定する場合において、各フレームの最初のＮライン（ここでは４ライン）のうち１番目に走査するラインを決定する際の前段ラインのラインデータには、各画素の電圧レベルが中間調の電圧レベル（上記の例では「２５６」）に設定された第１仮想ラインデータを用い、第２の走査順を決定する場合において、各フレームの最初のＮラインのうち１番目に走査するラインを決定する際の前段ラインのラインデータには、各画素の電圧レベルを低階調又は高階調の電圧レベル（上記の例では「５１２」，「０」）に設定された第２仮想ラインデータを用いる。
　このようにして、タイミングコントローラ４０は、複数フレーム毎に、第１の方法により決定した第１の走査順と、第２の方法により決定した第２の走査順とを入れ替える。これにより、ソース電圧の平均値がコモン電圧からシフトすること（図１９参照）を抑えることができるため、表示画面の焼き付きを低減することができる。また、極性が奇数フレーム毎に反転する場合（例えば１フレーム反転駆動の場合）、タイミングコントローラ４０は、偶数フレーム毎に第１の走査順と第２の走査順とを入れ替えることが好ましい。また、同様に、極性が偶数フレーム毎に反転する場合（例えば２フレーム反転駆動の場合）、タイミングコントローラ４０は、奇数フレーム毎に第１の走査順と第２の走査順とを入れ替えることが好ましい。これにより、ソース電圧の平均値をコモン電圧により近づけることができる。
　走査順を逆転させる方法は上記の方法に限定されない。例えば、各フレームにおいて最初に駆動する先頭ラインを１ライン目又は４ライン目と決めておき、複数フレーム毎に、先頭ラインを１ライン目と４ライン目で切り替えて、Ｎライン毎の走査順を決定していく方法でもよい。
　次に、ゲートドライバ３０の具体的な構成について説明する。図１１は、ゲートドライバ３０の具体的な構成を示すブロック図である。ゲートドライバ３０は、複数のゲートセレクタと、複数のシフトレジスタとを含んでいる。各ゲートセレクタには、ｎ本のゲート線１２が電気的に接続されている。各シフトレジスタには、複数のゲートセレクタが接続されている。初段のシフトレジスタには、タイミングコントローラ４０から出力されたゲートスタートパルスＳＴＶとゲートクロックＣＰＶとが入力される。２段目以降のシフトレジスタには、前段のシフトレジスタから出力されたシフトクロックと、タイミングコントローラ４０から出力されたゲートクロックＣＰＶとが入力される。各シフトレジスタは、ゲートクロックＣＰＶに基づいて、順次、ゲートセレクタを選択する。ゲートセレクタには、タイミングコントローラ４０から出力されたゲートセレクト信号Ｇｓｅｌが入力される。
　図１２は、ゲートドライバ３０の動作を示すタイミングチャートである。図１２では、上記の例（図５等）に対応して、１つのゲートセレクタに４本のゲート線が接続される場合（ｎ＝４）を例に挙げている。図１２に示すように、セレクタ選択信号Ｂ１により第１ライン～第４ラインのゲートセレクタが選択され、ゲートセレクト信号Ｇｓｅｌに応じて、第１ラインＧ１→第３ラインＧ３→第２ラインＧ２→第４ラインＧ４の順にゲート線１２が選択される。続いて、セレクタ選択信号Ｂ２により第５ライン～第８ラインのゲートセレクタが選択され、ゲートセレクト信号Ｇｓｅｌに応じて、第６ラインＧ６→第７ラインＧ７→第８ラインＧ８→第５ラインＧ５の順にゲート線１２が選択される。ゲートドライバ３０は上記構成に限定されず、周知の構成を採用することもできる。
　次に、タイミングコントローラ４０とソースドライバ２０とゲートドライバ３０の出力タイミングについて説明する。図１３は、液晶表示装置１００の出力タイミングを示すタイミングチャートである。
　４ラインカウンタは、入力画像データＤａｔａの４ライン毎の先頭でリセットされて、カウンタ値０～３を巡回する。入力画像データＤａｔａのラインメモリへの書き込みタイミングと、４ラインカウンタのカウンタ値の切り替えタイミングとは同一に設定される。メモリ４１の各ラインメモリにはカウンタ値保持部４１０（図３参照）が設けられ、入力画像データＤａｔａがラインメモリに書き込まれるときに、入力画像データＤａｔａの先頭にゲートセレクト情報（カウンタ値）が付加される。ゲートクロックＣＰＶは、４ラインカウンタの上位ｂｉｔを反転して生成される。出力画像データＤＡはソースドライバ２０で１Ｈ遅延するため、ゲートクロックＣＰＶのタイミングを合わせるため４ラインカウンタの後段に１Ｈ遅延回路（図３参照）が設けられる。ゲートセレクタ４５の出力タイミングと、出力セレクタ４３０の出力タイミングとは同一に設定される。これによりソースドライバ２０の出力タイミングと、ゲートセレクト信号Ｇｓｅｌの出力タイミングとが同一になり、所定のラインの画素にソース電圧が供給される。図３に示す、４ラインカウンタと、ゲートセレクタ４５と、遅延回路とは、制御信号生成部４４（図２参照）に含まれる。
　液晶表示装置１００は、上記構成を備えることにより、入力画像データＤａｔａに対応する入力画像に基づいて、メモリ４１に記憶された複数の入力画像データＤａｔａの読み出し順と、複数のゲート線１２の走査順とを決定して画像表示を行なう。
　上記構成では、カラム反転駆動を例に挙げたが、液晶表示装置１００はこれに限定されず、ドット反転駆動により表示動作を行ってもよい。ドット反転駆動の場合（図１４（ｂ））、Ｄ／Ｖ変換部４２１は、入力画像データＤａｔａ（図４（ａ）参照）を、図１４（ａ）に示す電圧レベルに変換する。その他の動作は、上述した液晶表示装置１００の動作と同一である。また、上記構成では、前段ラインとの画素毎の電圧レベルの差の総和を比較しているが、液晶表示装置１００はこれに限定されず、前段ラインとの画素毎の電力差の総和を比較してもよい。この場合、例えば前段ラインとの画素毎の電圧レベルの差の２乗の総和を求めて比較すればよい。
　複数のゲート線１２の走査順を決定する方法は、上記の方法に限定されない。例えば、Ｎライン単位で、隣り合う２つのライン間における同一のデータ線１１に接続される画素同士の電圧レベルの差の総和を算出し、走査順の全組み合わせのうち、総和が最小となる走査順を決定してもよい。図１５は、この方法を実現するためのタイミングコントローラ４０の具体的な構成を示すブロック図である。図３に示したブロック図とは、電圧総和算出部４３１と走査順決定部４３２が異なり、その他の構成は同一である。電圧総和算出部４３１は、隣り合う２つのライン間における同一のデータ線１１に接続される画素同士の電圧レベルの差の総和を算出するとともに、走査順の全組み合わせの電圧レベルの差の総和を算出する。走査順決定部４３２は、電圧総和算出部４３１の算出結果に基づいてゲート線１２の走査順を決定する。
　図１６には、４ライン単位の場合の２ライン間の電圧レベル差の算出例を示している。図１７には、４ライン単位の場合の走査順の全組み合わせと、それぞれの走査順における電圧レベル差の総和の算出例を示している。図１６、図１７の例によれば、第１の走査順は、電圧レベル差の総和が最小（Ａ＋Ｄ＋Ｅ＋Ｈ＝１３６３）となる組み合わせ、すなわちＬｉｎｅ１→Ｌｉｎｅ３→Ｌｉｎｅ２→Ｌｉｎｅ４の順になる。また、第２の走査順は、図９に示したように、第１ラインの前段の仮想ライン（Ｌｉｎｅ０）に対応する画素データの変換後の電圧レベルを５１２／０に設定（第２の方法）した上で、図１６、図１７の例と同様にして決定される。液晶表示装置１００は、このようにして決定した第１の走査順と第２の走査順とを、複数フレーム毎に入れ替えてゲート線１２を走査する。
　さらに、複数のゲート線１２の走査順を決定する方法は、以下の方法であってもよい。例えばＮライン単位で、各ラインの電圧レベルの総和値（入力画像データＤａｔａのデジタルデータ値又は階調）の低い順（もしくは高い順）に走査するように走査順を決定してもよい。具体的には、Ｎライン単位で構成されるブロックのうち、奇数ブロックを電圧レベルの低い順（第１の走査順）に走査し、偶数ブロックを電圧レベルの高い順（第２の走査順）に走査する。そして、複数フレーム毎に、第１の走査順と第２の走査順とを入れ替える。
　上記方法では、メモリ４１は、フレームメモリで構成されてもよい。この場合、タイミングコントローラ４０は、フレーム単位で走査順を決定する。例えば、タイミングコントローラ４０は、第１フレーム～第４フレームでは、第１の方法により決定した第１の走査順（例えば４つのフレームにおいて電圧レベル（又は階調）の低いフレーム順）で走査し、第５フレーム～第８フレームでは、第２の方法により決定した第２の走査順（例えば４つのフレームにおいて電圧レベル（又は階調）の高いフレーム順）で走査する。この場合、入力画像データＤａｔａの階調は、１垂直走査期間に入力される画像信号(入力画像データＤａｔａ)（１フレーム分）に対応する各画素の階調の総和をいう。
　以上、本発明の一実施形態について説明したが、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で上記各実施形態から当業者が適宜変更した形態も本発明の技術的範囲に含まれることは言うまでもない。

Claims (7)

  1. 　第１方向に延在する複数のデータ線と、
    　第２方向に延在する複数のゲート線と、
    　前記複数のデータ線にデータ信号を供給するソースドライバと、
    　前記複数のゲート線にゲート信号を供給するゲートドライバと、
    　前記複数のゲート線の走査順を決定するとともに、前記走査順に基づいて前記ソースドライバに画像データを出力するタイミングコントローラと、を含み、
    　前記タイミングコントローラは、
    　外部から入力された入力画像データに対応する入力画像に基づいて前記複数のゲート線の走査順を決定するとともに、複数フレーム毎に、互いに前記走査順が異なる第１の走査順と第２の走査順とを切り替える、
    　ことを特徴とする表示装置。
  2. 　前記第１の走査順は、前記入力画像データの階調が低い順であり、
    　前記第２の走査順は、前記入力画像データの階調が高い順である、
    　ことを特徴とする請求項１に記載の表示装置。
  3. 　前記タイミングコントローラは、Ｎライン単位（Ｎは２以上の整数）で前記走査順を決定し、
    　前記入力画像データにおける、前段ラインに対応する第１ラインデータと、前記Ｎラインに含まれる複数ラインに対応する複数の第２ラインデータとにおいて、
    　前記タイミングコントローラは、前記第１ラインデータと前記各第２ラインデータのそれぞれとにおける、同一の前記データ線に対応する画素同士の電圧レベルの差に基づいて前記走査順を決定する、
    　ことを特徴とする請求項１に記載の表示装置。
  4. 　前記第１の走査順を決定する場合において、各フレームの最初のＮラインのうち１番目に走査するラインを決定する際の前記第１ラインデータには、各画素の電圧レベルが中間調の電圧レベルに設定された第１仮想ラインデータを用い、
    　前記第２の走査順を決定する場合において、各フレームの最初のＮラインのうち１番目に走査するラインを決定する際の前記第１ラインデータには、各画素の電圧レベルを低階調又は高階調の電圧レベルに設定された第２仮想ラインデータを用いる、
    　ことを特徴とする請求項３に記載の表示装置。
  5. 　前記タイミングコントローラは、前記複数ラインのうち前記電圧レベルの差の総和が最小となるラインを、次に走査するラインに決定する、
    　ことを特徴とする請求項３に記載の表示装置。
  6. 　前記タイミングコントローラは、前記入力画像データを１ライン毎に記憶する複数のラインメモリを含み、
    　前記タイミングコントローラは、前記走査順に従って前記複数のラインメモリから順に前記入力画像データを読み出して、前記ソースドライバに出力する、
    　ことを特徴とする請求項１に記載の表示装置。
  7. 　第１方向に延在する複数のデータ線と、
    　第２方向に延在する複数のゲート線と、
    　前記複数のデータ線にデータ信号を供給するソースドライバと、
    　前記複数のゲート線にゲート信号を供給するゲートドライバと、
    　前記複数のゲート線の走査順を決定するとともに、前記走査順に基づいて前記ソースドライバに画像データを出力するタイミングコントローラと、
    　を含む表示装置の駆動方法であって、
    　外部から入力された入力画像データに対応する入力画像に基づいて前記複数のゲート線の走査順を決定するとともに、複数フレーム毎に、互いに前記走査順が異なる第１の走査順と第２の走査順とを切り替えて、前記複数のゲート線を走査する、
    　ことを特徴とする表示装置の駆動方法。
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