JP2009020197A - 表示装置ならびにその駆動回路および駆動方法 - Google Patents

Abstract

【課題】データ書き込み開始時のピーク電流の増大を抑制しつつ充分な書き込み時間を確保することのできる表示装置を提供する。
【解決手段】画素マトリクスの各列を左右両側から挟むようにして、各列につき２本のソースバスラインを表示部に備える。奇数行目の画素のＴＦＴは各列の左側に配設されたソースバスラインに接続され、偶数行目の画素のＴＦＴは各列の右側に配設されたソースバスラインに接続される。ゲートドライバは、２本ずつゲートバスラインＧ１〜Ｇ４を駆動する。ゲートドライバは、その際、偶数行目のゲートバスラインＧ２、Ｇ４の駆動開始タイミングを奇数行目のゲートバスラインＧ１、Ｇ３の駆動開始タイミングよりも所定の期間だけ遅らせる。
【選択図】図１

Description

本発明は、液晶表示装置等の表示装置に関し、特に大型で高精細なパネル（表示部）を有する表示装置ならびにその駆動回路および駆動方法に関する。

従来より、スイッチング素子としてＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）を備えるアクティブマトリクス型の液晶表示装置が知られている。この液晶表示装置は、互いに対向する２枚の絶縁性の基板から構成される液晶パネルを備えている。図２３は、一般的な液晶パネルの断面図である。図２３に示すように、ＴＦＴガラス基板９１と対向ガラス基板９２とが互いに対向するように配置されている。ＴＦＴガラス基板９１には画素電極９３が設けられ、対向ガラス基板９２には液晶層９４を介して画素電極９３との間に電圧を印加するための共通電極（対向電極）９５が設けられている。

ＴＦＴガラス基板９１には、ゲートバスライン（走査信号線）とソースバスライン（映像信号線）とが格子状に設けられ、ゲートバスラインとソースバスラインとの交差点近傍にＴＦＴが設けられている。ＴＦＴはゲート電極、ソース電極、およびドレイン電極からなり、ゲート電極はゲートバスラインと接続され、ソース電極はソースバスラインと接続され、ドレイン電極は画像を形成するために基板上にマトリクス状に配置された上述の画素電極９３と接続されている。そして、画素電極９３と共通電極９５とによって液晶容量が形成されている。また、このような液晶表示装置では、各ゲートバスラインを１水平走査期間ずつ順次に選択するために、アクティブな走査信号の各ゲートバスラインへの印加が１垂直走査期間を周期として繰り返される。このため、各液晶容量に蓄積された電荷は、ほぼ１垂直走査期間保持されなければならない。ところが、液晶容量だけではその蓄積された電荷が保持されないので、液晶容量と並列に補助容量が設けられている。

なお、上述したＴＦＴ、画素電極９３、共通電極９５、液晶層９４などを含み１つの画素を形成するための構成要素群のことを以下の説明において「画素形成部」あるいは単に「画素」という。また、マトリクス状に配置された画素形成部群のことを「画素マトリクス」という。さらに、画素マトリクス全体におけるＴＦＴとソースバスラインとゲートバスラインとの接続関係や位置関係のことを「画素構成」という。

図２４は、従来の液晶表示装置における画素構成を示す図である。画素マトリクスを構成する画素は、カラーフィルタによって、赤（Ｒ）色の画素（副画素）Ｐｘ１と、緑（Ｇ）色の画素（副画素）Ｐｘ２と、青（Ｂ）色の画素（副画素）Ｐｘ３とに分類される（ｘ＝１，２，３，・・・）。表示部５００に表示される画像の１つの画素は、上記赤色の画素、緑色の画素、および青色の画素によって構成される。図２４に示すように、画素マトリクスの各行を構成する画素群（以下、単に「各行」という）とゲートバスラインとは１対１で対応しており、画素マトリクスの各列を構成する画素群（以下、単に「各列」という。）とソースバスラインとは１対１で対応している。各画素に着目すると、ＴＦＴのゲート端子は当該画素の上側に配設されたゲートバスラインに接続され、ＴＦＴのソース端子は当該画素の左側に配設されたソースバスラインに接続されている。なお、ＴＦＴのゲート端子は画素の下側に配設されたゲートバスラインに接続されることもあり、ＴＦＴのソース端子は画素の右側に配設されたソースバスラインに接続されることもある。

図２５は、図２４に示した構成の液晶表示装置における駆動方法を説明するための信号波形図である。なお、図２４および図２５において、各ソースバスラインと当該各ソースバスラインに印加される駆動用映像信号の波形とには同一の参照符号を付し、各ゲートバスラインと当該各ゲートバスラインに印加される走査信号の波形とには同一の参照符号を付している。また、図２５（ｈ）〜（ｓ）に示す波形は、図２４において参照符号Ｐ１１〜Ｐ４３で示した画素の電圧（画素電圧）の変化を示す波形である。

この液晶表示装置においては、図２５（ｄ）〜（ｇ）に示すように、１本ずつゲートバスラインが駆動されている（アクティブな走査信号の印加が行われている）。これにより、図２５（ｈ）〜（ｓ）に示すように、各画素へのデータの書き込みは１行ずつ行われている。ここで、この液晶表示装置に設けられているゲートバスラインの本数がｙ本であると仮定すると、フレーム周波数が６０Ｈｚの場合、各画素へのデータ書き込み時間ｔ０は次式（１）で表される。
ｔ０＝（１／６０）×（１／（ｙ＋α）） ・・・（１）
ここで、αは、垂直帰線期間が何本のゲートバスラインを駆動する期間に相当するかを表す数（ゲートバスラインの本数に相当する数）である。

例えば、フレーム周波数が６０Ｈｚの表示装置でフルハイビジョン画像データ（解像度が１９２０×ＲＧＢ×１０８０のデータ）の表示が行われるとき、各画素へのデータ書き込み時間は、（１／６０）×（１／（１０８０＋４５））＝１４．８μｓとなる。

ところで、近年、パネルの高精細化が進み、「４Ｋ」と呼ばれる仕様の画像データ（解像度が４０９６×ＲＧＢ×２１６０もしくは３８４０×ＲＧＢ×２１６０のデータ）を表示するディスプレイや「８Ｋ」と呼ばれる仕様の画像データ（解像度が７６８０×ＲＧＢ×４３２０のデータ）を表示するディスプレイが実現されつつある。ここで、「４Ｋ」と呼ばれる仕様の画像データを表示する場合には、各画素へのデータ書き込み時間ｔ１は、上記ｔ０の２分の１となる。また、「８Ｋ」と呼ばれる仕様の画像データを表示する場合には、各画素へのデータ書き込み時間ｔ２は、上記ｔ０の４分の１となる。このように、各画素へのデータ書き込み時間が著しく短くなるので、液晶容量への充電が不充分となり得る。

そこで、特開平７−２８１６４８号公報、特開２００１−３４３９４６号公報、および特開平１０−１３３１７５号公報には、例えば図２６に示すように表示部を２分割し、２つのソースドライバ（あるいは２つのゲートドライバ）を用いてデータの書き込みを行うことにより従来よりもデータ書き込み時間を延長させている液晶表示装置の発明が開示されている。また、特開２００２−１２３２１０号公報および特開２００６−１０７４２号公報には、各画素列に対応させるデータ電極の数を増やして複数の走査電極に走査パルスを同時に与えることにより従来よりもデータ書き込み時間を延長させている液晶表示装置の発明が開示されている。
特開平７−２８１６４８号公報 特開２００１−３４３９４６号公報 特開平１０−１３３１７５号公報 特開２００２−１２３２１０号公報 特開２００６−１０７４２号公報

ところが、表示部を２分割する構成によると、分割した境界部分で「スジが視認される」等の表示ムラが生じ、表示品位が低下する。また、装置の構造上、ドライバの設置は一般に表示部の周辺に限られるので、表示部の分割については「上下の２分割」あるいは「左右の２分割」に限られる。このため、データ書き込み時間については、最大でも従来の２倍程度の時間を確保できるにすぎない。

また、特開２００２−１２３２１０号公報等に開示された構成によると、複数のゲートバスラインが同時に駆動されることになる。そうすると、ゲートバスラインの駆動時（データ書き込みの開始時）に電源電流が著しく増大するので、表示不良の発生が懸念される。これについて、以下に説明する。

近年、表示装置のパネル（表示部）の大型化、高精細化が進み、消費電力が増大している。大型のフラットパネルディスプレイにおいては、ゲートバスラインを１本ずつ駆動することによって各画素へのデータ書き込みが行われているところ、データ書き込みの開始時における電源電流（なお、表示装置においては、データ書き込みの開始時における電源電流がピーク電流となる。）の増大が著しい。このため、そのような大きなピーク電流が生じても安定した電圧を供給することのできる電源が必要となる。仮に、電源の能力が不充分であれば、安定した電圧が表示部に供給されず、表示部に供給される映像信号が不安定になって表示不良が生じ得る。パネルの大型化、高精細化が進んだ表示装置において、上述のように複数のゲートバスラインが同時に駆動されると、ピーク電流が更に増大し、表示不良の発生がより一層懸念される。

そこで本発明は、データ書き込み開始時のピーク電流の増大を抑制しつつ充分な書き込み時間を確保することのできる表示装置を提供することを目的とする。

第１の発明は、表示装置であって、
ｍ行×ｎ列の画素マトリクス（ｍおよびｎは自然数）を形成する（ｍ×ｎ）個の画素形成部と、
表示すべき画像を表す映像信号であって前記（ｍ×ｎ）個の画素形成部に書き込まれるべき映像信号を伝達するために前記画素マトリクスの各列につきｋ本設けられた（ｎ×ｋ）本の映像信号線（ｋは２以上の自然数）と、
前記画素マトリクスの各行と１対１で対応するように設けられ、前記（ｎ×ｋ）本の映像信号線と交差するｍ本の走査信号線と、
前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加する映像信号線駆動回路と、
前記ｍ本の走査信号線を駆動するための走査信号線駆動回路と
を備え、
前記ｍ本の走査信号線は、ｋ本の走査信号線を１組として（ｍ／ｋ）個のグループにグループ化され、
各走査信号線は、前記画素マトリクスのうちの当該各走査信号線に対応する行に含まれるｎ個の画素形成部に接続され、
同じグループの走査信号線に接続された画素形成部は、互いに異なる映像信号線に接続され、
前記走査信号線駆動回路は、前記画素マトリクスの各列に含まれるｋ個の画素形成部であって互いに異なる映像信号線に接続されたｋ個の画素形成部の全てに前記映像信号が書き込まれる期間が生じるように、かつ、前記映像信号の書き込み開始のタイミングが前記ｋ個の画素形成部間で少なくとも第１の所定期間だけずれるように、前記ｍ本の走査信号線を駆動することを特徴とする。

第２の発明は、第１の発明において、
前記第１の所定期間は、５０ナノ秒以上の期間であることを特徴とする。

第３の発明は、第１または第２の発明において、
前記走査信号線駆動回路は、同じグループに含まれるｋ本の走査信号線のいずれかに接続された（ｎ×ｋ）個の画素形成部の全てに前記映像信号の書き込みが行われている期間が生じるように、かつ、互いに異なるグループに含まれる走査信号線に接続された２以上の画素形成部に同時に前記映像信号の書き込みが行われている期間が生じないように、前記ｍ本の走査信号線を駆動することを特徴とする。

第４の発明は、第１または第２の発明において、
前記走査信号線駆動回路は、同じグループに含まれるｋ本の走査信号線のいずれかに接続された（ｎ×ｋ）個の画素形成部の全てに前記映像信号の書き込みが行われている期間が生じるように、かつ、異なる２つのグループに含まれる２ｋ本の走査信号線のうち各グループにつき少なくとも１本の走査信号線を含む２本以上ｋ本以下の走査信号線に接続された画素形成部の全てに前記映像信号の書き込みが行われている期間が生じるように、前記ｍ本の走査信号線を駆動することを特徴とする。

第５の発明は、第４の発明において、
前記走査信号線駆動回路は、異なるグループに含まれる任意の２本の走査信号線のうちの一方の走査信号線に接続された画素形成部への前記映像信号の書き込みが開始されるタイミングから他方の走査信号線に接続された画素形成部への前記映像信号の書き込みが終了するタイミングまでの期間が５０ナノ秒以上の期間となるように、前記ｍ本の走査信号線を駆動することを特徴とする。

第６の発明は、第１から第５までのいずれかの発明において、
前記映像信号線駆動回路は、前記映像信号の印加が開始されるタイミングが前記画素マトリクスの各列に対応して設けられているｋ本の映像信号線間で少なくとも前記第１の所定期間だけずれるように、前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加することを特徴とする。

第７の発明は、第１から第６までのいずれかの発明において、
前記画素マトリクスは、前記走査信号線の延びる方向にｘ個（ｘは自然数）、前記映像信号線の延びる方向にｙ個（ｙは自然数）に分割された（ｘ×ｙ）個の分割画素マトリクスによって構成され、
前記走査信号線駆動回路は、前記走査信号線の延びる方向に一列に配置された分割画素マトリクスに含まれる画素形成部に接続された走査信号線を駆動する少なくともｙ個のサブ走査信号線駆動回路によって構成され、
前記映像信号線駆動回路は、前記映像信号線の延びる方向に一列に配置された分割画素マトリクスに含まれる画素形成部に接続された映像信号線に前記映像信号を印加する少なくともｘ個のサブ映像信号線駆動回路によって構成され、
前記少なくともｙ個のサブ走査信号線駆動回路は、同じサブ映像信号線駆動回路によって駆動される複数個の分割画素マトリクス間で前記映像信号の書き込み開始のタイミングが少なくとも前記第１の所定期間だけずれるように、前記走査信号線を駆動することを特徴とする。

第８の発明は、第１から第７までのいずれかの発明において、
前記ｋは２であって、
前記映像信号線駆動回路は、前記画素マトリクスの各列に対応して設けられた２本の映像信号線には互いに異なる極性の映像信号を印加し、かつ、走査信号線の延びる方向に互いに隣接する画素形成部に接続された任意の２本の映像信号線には互いに異なる極性の映像信号を印加することを特徴とする。

第９の発明は、第３の発明において、
前記ｋは２であって、
前記映像信号線駆動回路は、同じグループに含まれる２本の走査信号線のうちの一方の走査信号線に接続された第１の画素形成部には外部から与えられる画像データの示す色よりも明るい色を示す映像信号が書き込まれ、他方の走査信号線に接続された第２の画素形成部には前記画像データの示す色よりも暗い色を示す映像信号が書き込まれ、前記第１の画素形成部に表示される色と前記第２の画素形成部に表示される色とが合成されると前記画像データの示す色が表示されるように、前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加することを特徴とする。

第１０の発明は、ｍ行×ｎ列の画素マトリクス（ｍおよびｎは自然数）を形成する（ｍ×ｎ）個の画素形成部と、表示すべき画像を表す映像信号であって前記（ｍ×ｎ）個の画素形成部に書き込まれるべき映像信号を伝達するために前記画素マトリクスの各列につきＫ本設けられた（ｎ×ｋ）本の映像信号線（ｋは２以上の自然数）と、前記画素マトリクスの各行と１対１で対応するように設けられ前記（ｎ×ｋ）本の映像信号線と交差するｍ本の走査信号線とを備えた表示装置の駆動回路であって、
前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加する映像信号線駆動回路と、
前記ｍ本の走査信号線を駆動するための走査信号線駆動回路と
を備え、
前記ｍ本の走査信号線は、ｋ本の走査信号線を１組として（ｍ／ｋ）個のグループにグループ化され、
各走査信号線は、前記画素マトリクスのうちの当該各走査信号線に対応する行に含まれるｎ個の画素形成部に接続され、
同じグループの走査信号線に接続された画素形成部は、互いに異なる映像信号線に接続され、
前記走査信号線駆動回路は、前記画素マトリクスの各列に含まれるｋ個の画素形成部であって互いに異なる映像信号線に接続されたｋ個の画素形成部の全てに前記映像信号が書き込まれる期間が生じるように、かつ、前記映像信号の書き込み開始のタイミングが前記ｋ個の画素形成部間で少なくとも第１の所定期間だけずれるように、前記ｍ本の走査信号線を駆動することを特徴とする。

第１１の発明は、ｍ行×ｎ列の画素マトリクス（ｍおよびｎは自然数）を形成する（ｍ×ｎ）個の画素形成部と、表示すべき画像を表す映像信号であって前記（ｍ×ｎ）個の画素形成部に書き込まれるべき映像信号を伝達するために前記画素マトリクスの各列につきＫ本設けられた（ｎ×ｋ）本の映像信号線（ｋは２以上の自然数）と、前記画素マトリクスの各行と１対１で対応するように設けられ前記（ｎ×ｋ）本の映像信号線と交差するｍ本の走査信号線とを備えた表示装置の駆動方法であって、
前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加する映像信号線駆動ステップと、
前記ｍ本の走査信号線を駆動するための走査信号線駆動ステップと
を含み、
前記ｍ本の走査信号線は、ｋ本の走査信号線を１組として（ｍ／ｋ）個のグループにグループ化され、
各走査信号線は、前記画素マトリクスのうちの当該各走査信号線に対応する行に含まれるｎ個の画素形成部に接続され、
同じグループの走査信号線に接続された画素形成部は、互いに異なる映像信号線に接続され、
前記走査信号線駆動ステップでは、前記画素マトリクスの各列に含まれるｋ個の画素形成部であって互いに異なる映像信号線に接続されたｋ個の画素形成部の全てに前記映像信号が書き込まれる期間が生じるように、かつ、前記映像信号の書き込み開始のタイミングが前記ｋ個の画素形成部間で少なくとも第１の所定期間だけずれるように、前記ｍ本の走査信号線が駆動されることを特徴とする。

上記第１の発明によれば、画素マトリクスの各列につき複数本（ｋ本）の映像信号線が設けられている。また、ｍ本の走査信号線が設けられているところ、それらはｋ本の走査信号線を１組としてグループ化されている。そして、同じグループに含まれる走査信号線に接続された画素形成部には、互いに異なる映像信号線が接続されている。このため、ｋ本の走査信号線にそれぞれ接続された各列のｋ個の画素形成部にそれぞれ異なる映像信号線から映像信号が供給されるように、最大でｋ本の走査信号線を同時に駆動することができる。このような構成において、走査信号線駆動回路は、各列のｋ個の画素形成部に映像信号が書き込まれる期間が生じるように、ｋ本の走査信号線をまとめて駆動する。このため、１本ずつ走査信号線を駆動する従来の構成と比べて、各画素形成部への映像信号の書き込み時間を長くすることができる。また、ｋ本の走査信号線が駆動される際に、駆動開始のタイミングが第１の所定期間だけずらされている。このため、各画素形成部への映像信号の書き込み開始時に生ずる電流の増大が時間的に分散される。これにより、各画素へのデータ書き込み開始時におけるピーク電流の増大を抑制しつつ充分なデータ書き込み時間を確保することのできる表示装置が実現される。

上記第２の発明によれば、複数の走査信号線をまとめて駆動する際に、駆動開始のタイミングが５０ナノ秒以上の期間ずらされる。このため、各画素形成部への映像信号の書き込み開始時に生ずる電流の増大が確実に時間的に分散される。これにより、ピーク電流の増大が効果的に抑制される。

上記第３の発明によれば、駆動開始タイミングをずらしつつ、ｋ本ずつ走査信号線が駆動される。このため、１本ずつ走査信号線を駆動する従来の構成と比べて、約ｋ倍の書き込み時間が確保される。

上記第４の発明によれば、駆動開始タイミングをずらしつつ、最大でｋ本ずつ走査信号線が駆動される。このため、１本ずつ走査信号線を駆動する従来の構成と比べて、最大で約ｋ倍の書き込み時間が確保される。

上記第５の発明によれば、ピーク電流の増大を抑制しつつ、上記第４の発明と同様、１本ずつ走査信号線を駆動する従来の構成と比べて、最大で約ｋ倍の書き込み時間が確保される。

上記第６の発明によれば、ｋ本の映像信号線間で映像信号の印加タイミングが第１の所定期間だけずらされている。このため、各画素形成部への映像信号の書き込み開始時のピーク電流の増大が、より効果的に抑制される。

上記第７の発明によれば、画素マトリクスはｘ×ｙ個の分割画素マトリクスに分割されており、各分割画素マトリクスは対応するサブ走査信号線駆動回路とサブ映像信号線駆動回路とによって駆動される。このため、例えば４Ｋと呼ばれる仕様の画像データのように分割されたデータが駆動回路に与えられたときに、上記ｘ×ｙ個の分割画素マトリクスへのデータの書き込みを並行的に行うことができる。また、同じサブ映像信号線駆動回路によって駆動される分割画素マトリクス間では書き込み開始タイミングがずらされているので、上記第１の発明と同様、ピーク電流の増大が抑制される。

上記第８の発明によれば、ドット反転駆動が行われる。ここで、２本ずつ走査信号線が駆動されると、１フレーム期間を通して各映像信号線には同極性の映像信号が印加されることになる。このため、１フレーム期間における映像信号の電位の変化は比較的小さくなる。これにより、映像信号の電位の変化に起因する電力の消費が低減される。

上記第９の発明によれば、例えば、本来的に１つの画素を構成する画素形成部が２つの画素形成部に分割され、その一方には比較的明るい色を示す映像信号が書き込まれ、他方には比較的暗い色を示す映像信号が書き込まれる。これにより、本来の色を再現しつつ、視野角を拡大させることができる。

以下、添付図面を参照して本発明の一実施形態について説明する。

＜１．全体構成＞
図２は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００と、ソースドライバ（映像信号線駆動回路）３００と、ゲートドライバ（走査信号線駆動回路）４００と、表示部５００とを備えている。

表示部５００には、複数本のソースバスライン（映像信号線）と、複数本のゲートバスライン（走査信号線）と、複数個の画素形成部とが含まれている。各画素形成部には、スイッチング素子としてのＴＦＴ５０と、そのＴＦＴ５０のドレイン端子に接続された画素電極５１と、上記複数個の画素形成部に共通的に設けられた共通電極Ｅｃおよび補助容量電極Ｃｓと、画素電極５１と共通電極Ｅｃとによって形成される液晶容量５２と、画素電極５１と補助容量電極Ｃｓとによって形成される補助容量５３とが含まれている。そして、液晶容量５２と補助容量５３とによって画素容量が構成されている。

表示制御回路２００は、外部から送られるデータ信号ＤＡＴ、水平同期信号ＨＳＹＮＣ、および垂直同期信号ＶＳＹＮＣを受け取り、デジタル映像信号ＤＶと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫを出力する。

ソースドライバ３００は、表示制御回路２００から出力されるデジタル映像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、表示部５００内の各画素形成部の画素容量を充電するために駆動用映像信号を各ソースバスラインに印加する。なお、ソースドライバ３００の詳細な構成については後述する。ゲートドライバ４００は、表示制御回路２００から出力されるゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫとに基づいて、ゲートバスラインにアクティブな走査信号を印加する。なお、表示部５００の左右両側にゲートドライバを備える構成にすることもできる。

以上のようにして、各ソースバスラインに駆動用映像信号が印加され、各ゲートバスラインに走査信号が印加されることにより、表示部５００に画像が表示される。

＜２．画素構成＞
図３は、本実施形態における画素構成を示す図である。図３には、画素マトリクスのうちの４行×３列分の画素についての構成を示している。画素マトリクスを構成する画素は、カラーフィルタによって、赤（Ｒ）色の画素（副画素）Ｐｘ１と、緑（Ｇ）色の画素（副画素）Ｐｘ２と、青（Ｂ）色の画素（副画素）Ｐｘ３とに分類される（ｘ＝１，２，３，・・・）。表示部５００に表示される画像の１つの画素は、上記赤色の画素、緑色の画素、および青色の画素によって構成される。なお、以下においては、画素マトリクスの１行目を構成する画素のことを「１行目の画素」、２行目を構成する画素のことを「２行目の画素」、・・・、ｊ行目を構成する画素のことを「ｊ行目の画素」という。また、画素マトリクスの１列目を構成する画素のことを「１列目の画素」、２列目を構成する画素のことを「２列目の画素」、・・・、ｉ列目を構成する画素のことを「ｉ列目の画素」という。なお、５行目以降については、図３に示す１〜４行目と同様の構成が繰り返され、４列目以降については、図３に示す１〜３列目と同様の構成が繰り返される。

ゲートバスラインについては、図２４に示した従来例と同様の構成となっている。すなわち、画素マトリクスの各行とゲートバスラインとが１対１で対応するように、ゲートバスラインが設けられている。

ソースバスラインについては、図２４に示した従来例の構成とは異なっている。具体的には、画素マトリクスの各列を左右両側から挟むようにして、各列につき２本のソースバスラインが設けられている。例えば、画素マトリクスの１列目に着目すると、各画素の左側には参照符号Ｓ１１で示すソースバスラインが配設され、各画素の右側には参照符号Ｓ２１で示すソースバスラインが配設されている。各画素のＴＦＴとソースバスラインとの接続関係に着目すると、奇数行目の画素については、ＴＦＴのソース端子は上記２本のソースバスラインのうち左側に配設されたソースバスラインに接続されている。一方、偶数行目の画素については、ＴＦＴのソース端子は上記２本のソースバスラインのうち右側に配設されたソースバスラインに接続されている。これにより、奇数行目の画素には、参照符号Ｓ１１，Ｓ１２，およびＳ１３で示すソースバスラインによってデータの書き込みが行われ、偶数行目の画素には、参照符号Ｓ２１，Ｓ２２，およびＳ２３で示すソースバスラインによってデータの書き込みが行われる。従って、以下においては、参照符号Ｓ１１，Ｓ１２，およびＳ１３で示すソースバスラインに印加される駆動用映像信号のことを「奇数ライン用映像信号」といい、参照符号Ｓ２１，Ｓ２２，およびＳ２３で示すソースバスラインに印加される駆動用映像信号のことを「偶数ライン用映像信号」という。

以上のような構成により、例えば、表示部５００内の画素マトリクスがｍ行×ｎ列であれば、この液晶表示装置に設けられるゲートバスラインの本数はｍ本となり、ソースバスラインの本数は２ｎ本となる。

＜３．ソースドライバの構成および動作＞
図４は、本実施形態におけるソースドライバ３００の構成を示すブロック図である。このソースドライバ３００は、ソースバスラインの数に等しい段のシフトレジスタ３１と、各ソースバスラインにそれぞれ対応する内部画像信号ｄを出力するサンプリング回路３２と、サンプリング回路３２から出力された内部画像信号ｄを表示制御回路２００から送られるラッチストローブ信号ＬＳのパルスのタイミングで取り込んで出力するラッチ回路３３と、各ソースバスラインに印加すべき電圧を選択するための選択回路３４と、選択回路３４で選択された電圧を駆動用映像信号としてソースバスラインに印加する出力回路３５と、上記ラッチストローブ信号ＬＳのパルスのタイミングを遅らせるための遅延回路３６と、各階調レベルにそれぞれ対応する電圧（階調電圧群）Ｖｎを出力する階調電圧発生回路３７とを備えている。

シフトレジスタ３１にはソーススタートパルス信号ＳＳＰとソースクロック信号ＳＣＫとが入力される。シフトレジスタ３１は、これらの信号ＳＳＰ、ＳＣＫに基づき、ソーススタートパルス信号ＳＳＰに含まれるパルスを入力端から出力端へと順次に転送する。このパルスの転送に応じてシフトレジスタ３１から各ソースバスラインに対応するサンプリングパルスが順次に出力され、当該サンプリングパルスはサンプリング回路３２に順次に入力される。サンプリング回路３２は、表示制御回路２００から送られるデジタル映像信号ＤＶをシフトレジスタ３１から出力されるサンプリングパルスのタイミングでサンプリングして出力する。

ラッチ回路３３は、サンプリング回路３２から出力される内部画像信号ｄをラッチストローブ信号ＬＳのパルスのタイミングで取り込み、それを出力する。その際、偶数ライン用映像信号を生成するための内部画像信号ｄの取り込まれるタイミングが、奇数ライン用映像信号を生成するための内部画像信号ｄの取り込まれるタイミングよりも所定の期間（図５のＴａ）だけ遅れるように、遅延回路３６は、当該所定の期間だけラッチストローブ信号ＬＳのパルスのタイミングを遅延させる。

階調電圧発生回路３７は、所定の電源回路（不図示）から与えられる複数個の基準電圧に基づき、各階調レベルに対応する電圧を生成し、これらを階調電圧群Ｖｎとして出力する。選択回路３４は、ラッチ回路３３から出力される内部画像信号ｄに基づき、階調電圧発生回路３７から出力される階調電圧群Ｖｎのいずれかの電圧を選択し、出力する。出力回路３５は、選択回路３４から出力された電圧を例えば電圧ホロアによってインピーダンス変換を行い、変換後の電圧を駆動用映像信号としてソースバスラインに出力する。

なお、奇数ライン用映像信号を生成するためのデジタル映像信号ＤＶと偶数ライン用映像信号を生成するためのデジタル映像信号ＤＶとが異なる入力端子よりソースドライバ３００に入力される構成にしても良い。また、相展開されたデジタル映像信号ＤＶがソースドライバ３００に入力される構成にしても良い。

ゲートドライバ４００については、２行目のゲートバスラインの駆動開始タイミングが１行目のゲートバスラインの駆動開始タイミングよりも上記所定の期間だけ遅れ、４行目のゲートバスラインの駆動開始タイミングが３行目のゲートバスラインの駆動開始タイミングよりも上記所定の期間だけ遅れるよう（５行目以降についても同様）、各ゲートバスラインに走査信号が印加されるように構成されている。

＜４．駆動方法＞
図１は、本実施形態における駆動方法を説明するための信号波形図である。本実施形態においては、図１（ｆ）〜（ｉ）に示すように、２本ずつゲートバスラインが駆動される（ゲートバスラインにアクティブな走査信号が印加される）。具体的には、まず、１行目のゲートバスラインＧ１と２行目のゲートバスラインＧ２とが対になって駆動され、その後、３行目のゲートバスラインＧ３と４行目のゲートバスラインＧ４とが対になって駆動される。このように、本実施形態においては、或る奇数行目のゲートバスラインに着目すると、当該奇数行目のゲートバスラインとその次の行（すなわち偶数行目）のゲートバスラインとが対になって駆動される。このように２本ずつゲートバスラインが駆動される結果、図１（ｊ）〜（ｕ）に示すように、まず、１行目の画素と２行目の画素についてのデータの書き込みが行われ、その後、３行目の画素と４行目の画素についてのデータの書き込みが行われる。このように、本実施形態においては、２行ずつ各画素へのデータの書き込みが行われる。

本実施形態においては、上述のように奇数行目のゲートバスラインと偶数行目のゲートバスラインとが対になって駆動されるところ、偶数行目のゲートバスラインの駆動開始タイミング（偶数行目の画素へのデータ書き込み開始のタイミング）は奇数行目のゲートバスラインの駆動開始タイミング（奇数行目の画素へのデータ書き込み開始のタイミング）よりも所定の期間だけ遅れている。これについて、図５を参照しつつ説明する。図５は、奇数行目のゲートバスラインの駆動開始タイミングと偶数行目のゲートバスラインの駆動開始タイミングとの時間的な差について説明するための信号波形図である。上述したように、ソースドライバ３００内の遅延回路３６において、ラッチストローブ信号ＬＳのパルスのタイミングが所定の期間だけ遅延される。これにより、図５（ａ）および（ｂ）に示すように、偶数ライン用映像信号Ｓ２１〜Ｓ２３の変化するタイミングが奇数ライン用映像信号Ｓ１１〜Ｓ１３の変化するタイミングよりも期間Ｔａだけ時間的に遅れるように、各ソースバスラインに駆動用映像信号が印加される。また、図５（ｃ）および（ｄ）に示すように、走査信号Ｇ２の変化するタイミングが走査信号Ｇ１の変化するタイミングよりも期間Ｔａだけ時間的に遅れるように、１行目のゲートバスラインと２行目のゲートバスラインに走査信号が印加される。さらに、図５（ｅ）および（ｆ）に示すように、走査信号Ｇ４の変化するタイミングが走査信号Ｇ３の変化するタイミングよりも期間Ｔａだけ時間的に遅れるように、３行目のゲートバスラインと４行目のゲートバスラインに走査信号が印加される。なお、走査信号Ｇ２の立ち下がるタイミングと走査信号Ｇ３の立ち上がるタイミングとの間には所定の期間Ｔｂが設けられている。ここで、上記期間Ｔａについては５０ｎｓ（ナノ秒）以上の期間が好ましく、上記期間Ｔｂについても５０ｎｓ以上の期間が好ましい。

＜５．効果＞
本実施形態によれば、画素マトリクスの各列につき２本のソースバスラインが設けられている。また、奇数行目の画素のＴＦＴについては、当該画素の左側に配設されたソースバスラインに接続され、偶数行目の画素のＴＦＴについては、当該画素の右側に配設されたソースバスラインに接続されている。そして、奇数行目のゲートバスラインとその次の行（すなわち偶数行目）のゲートバスラインとが対になって、すなわち、２行ずつ、ゲートバスラインが駆動される。これにより、１本ずつゲートバスラインを駆動する従来の構成と比べて、各画素へのデータ書き込み時間が約２倍となる。このため、大型化、高精細化された表示部５００を有する表示装置においても、充分なデータ書き込み時間が確保され、画質の劣化が抑制される。

また、本実施形態においては、ゲートバスラインを２本ずつ駆動するに際して、奇数行目のゲートバスラインの駆動開始タイミングと偶数行目のゲートバスラインの駆動開始タイミングとは上記期間Ｔａだけずらされている。ここで、比較例として、タイミングをずらすことなく上記２本のゲートバスラインを駆動した場合の信号波形図を図６に示す。なお、図１（ｖ）および図６（ｖ）は、それぞれ電源電流の変化を示している。図６（ｖ）に示すように、タイミングをずらすことなく２本のゲートバスラインを駆動した場合には、ゲートバスラインへのアクティブな走査信号の印加が行われる都度、電源電流Ｉが著しく増大している。一方、本実施形態によれば、２本のゲートバスラインの駆動開始タイミングがずれているため、図１（ｖ）に示すように、電源電流Ｉについてのピーク電流は分散されている。なお、タイミングをずらすことなく上記２本のゲートバスラインを駆動した場合の電源電流Ｉ１の変化を図７（ａ）に示し（このときのピーク電流を参照符号Ｉ１ｐｅａｋで示している）、期間Ｔａだけタイミングをずらして上記２本のゲートバスラインを駆動した場合の電源電流Ｉ２の変化を図７（ｂ）に示している。図７（ａ）および（ｂ）より、本実施形態においてはピーク電流が分散され、ピーク電流の大きさが小さくなくことが把握される。

以上のように、本実施形態によると、各画素へのデータ書き込み開始時におけるピーク電流の増大を抑制しつつ充分なデータ書き込み時間を確保することのできる液晶表示装置が実現される。

＜６．その他＞
一般に、大型の表示装置においては、全ての隣接する画素間において画素電圧の極性が反転する「ドット反転」と呼ばれる駆動方式が採用されている。駆動方式にドット反転駆動方式を採用した場合、或るフレーム期間における画素電圧の極性は、図８に示すようなものとなる。そして、次のフレーム期間になると、全ての画素において、画素電圧の極性は反転する。ここで、上述したように２本ずつゲートバスラインを駆動する場合、１フレーム期間を通して各ソースバスラインには同極性の駆動用映像信号が印加されることになる。例えば、１列目のソースバスラインＳ１１に着目すると、図８に示したフレーム期間においては、当該ソースバスラインＳ１１から駆動用映像信号が供給される画素についての画素電圧の極性は常に正極性となる。従って、当該フレーム期間における駆動用映像信号の電位の変化は比較的小さくなる。次のフレーム期間になると、駆動用映像信号の電位は正極性から負極性に変化するが、このような極性の変化は１フレーム期間につき１回生じるだけである。一方、従来の構成においては、駆動用映像信号についての極性の変化は１水平走査期間につき１回生じている。

以上のように、上記実施形態においてドット反転駆動方式を採用した場合、各フレーム期間における駆動用映像信号の電位の変化が比較的小さくなる。このため、各画素へのデータ書き込みの際に、ソースバスラインの電位が比較的短時間で目標電位に到達する。また、駆動用映像信号についての極性の変化が少なくなるので、消費電力が低減される。

上記実施形態においては、偶数ライン用映像信号の変化するタイミング（データが切り替わるタイミング）が奇数ライン用映像信号の変化するタイミングよりも期間Ｔａだけ遅れているが、本発明はこれに限定されない。偶数行目のゲートバスラインに印加される走査信号の立ち下がるタイミングよりも駆動用映像信号（奇数ライン用映像信号および偶数ライン用映像信号）のデータの切り替わるタイミングの方が時間的に充分に遅くなる場合には、奇数ライン用映像信号の変化するタイミングと偶数ライン用映像信号の変化するタイミングとを同じにしても良い。この場合、ソースドライバ３００には上述した遅延回路３６が不要となるので、構成が簡易になる。

＜７．変形例＞
以下、上記実施形態の変形例について説明する。

＜７．１ 第１の変形例＞
図３に示した構成において１〜４行目の画素へのデータ書き込み期間に着目すると、上記実施形態においては「１行目の画素へのデータ書き込み期間と２行目の画素へのデータ書き込み期間とが重複する期間があり、かつ、３行目の画素へのデータ書き込み期間と４行目の画素へのデータ書き込み期間とが重複する期間があり、かつ、２行目の画素へのデータ書き込み期間と３行目の画素へのデータ書き込み期間とが重複する期間はない」という構成となっている。本発明はこれに限定されず、例えば、図９に示すように「１行目の画素へのデータ書き込み期間と２行目の画素へのデータ書き込み期間とが重複する期間があり、かつ、２行目の画素へのデータ書き込み期間と３行目の画素へのデータ書き込み期間とが重複する期間があり、かつ、３行目の画素へのデータ書き込み期間と４行目の画素へのデータ書き込み期間とが重複する期間がある」という構成にすることもできる。但し、走査信号Ｇ３の立ち上がるタイミングと走査信号Ｇ２の立ち下がるタイミングとの間には、５０ｎｓ以上かつ１水平走査期間の２分の１以下の期間Ｔｃが設けられることが好ましい。

本変形例においても、画素マトリクスの２行分の画素にデータの書き込みが行われている期間があり、従来の構成よりも各画素へのデータ書き込み時間が長くなっている。また、１行目の画素へのデータの書き込みが開始するタイミングから２行目の画素へのデータの書き込みが開始するタイミングまでの期間が上記実施形態よりも長くなっているので、上記実施形態と比べて電源電流の増大が効果的に分散される。これにより、データ書き込み開始時のピーク電流の増大を抑制しつつ充分なデータ書き込み時間を確保することのできる液晶表示装置が実現される。

＜７．２ 第２の変形例＞
上記実施形態においては、図３に示したように、画素マトリクスの各列を左右両側から挟むようにして各列につき２本のソースバスラインが設けられていたが、本発明はこれに限定されない。図１０に示すように各列の左側に２本のソースバスラインが設けられても良いし、各列の右側に２本のソースバスラインが設けられても良い。すなわち、回路としての構成が図３に示した構成と同様の構成になれば、画素マトリクスとソースバスラインとの位置関係は特に限定されない。

＜７．３ 第３の変形例＞
上記実施形態においては、画素マトリクスの各列につき２本のソースバスラインが設けられていたが、本発明はこれに限定されない。例えば、図１１に示すように、各列につき３本のソースバスラインが設けられても良い。この構成の場合、例えば、まず１〜３行目の画素へのデータの書き込みが行われ、その後、４〜６行目の画素へのデータの書き込みが行われれば良い。これにより、画素マトリクスの３行分の画素にデータの書き込みが行われる期間が設けられるので、１本ずつゲートバスラインを駆動する構成と比べて約３倍のデータ書き込み時間が確保される。なお、同様にして、各列につき４本以上のソースバスラインが設けられても良い。以上のような構成により、大型化、高精細化された表示部を有する表示装置であっても、各画素へのデータ書き込み時間が充分に確保され、画質の劣化が抑制される。

＜７．４ 第４の変形例＞
上記実施形態においては、１つのソースドライバ３００によって各ソースバスラインへの駆動用映像信号の印加が行われていたが、本発明はこれに限定されない。例えば、図１２に示すように２つのソースドライバ（第１のソースドライバ３０１および第２のソースドライバ３０２）を備え、第１のソースドライバ３０１によって奇数列目のソースバスラインに駆動用映像信号が印加され、第２のソースドライバ３０２によって偶数列目のソースバスラインに駆動用映像信号が印加される構成にしても良い。本変形例によると、第１のソースドライバ３０１および第２のソースドライバ３０２に従来のソースドライバを適用することができるので、実現が容易となる。

また、図１３に示すように、表示部を２分割し、上側の部分５０１に画像を表示するための構成要素として第１の表示制御回路２０１、第１のソースドライバ３１１、第２のソースドライバ３１２、および第１のゲートドライバ４０１を備え、下側の部分５０２に画像を表示するための構成要素として第２の表示制御回路２０２、第３のソースドライバ３１３、第４のソースドライバ３１４、および第２のゲートドライバ４０２を備える構成としても良い。

さらに、図１４に示すように、２つのゲートドライバ（第１のゲートドライバ４１０および第２のゲートドライバ４２０）を備え、第１のゲートドライバ４１０によって奇数行目のゲートバスラインに走査信号が印加され、第２のゲートドライバ４２０によって偶数行目のゲートバスラインに走査信号が印加される構成にしても良い。また、上述の図１２や図１３に示した構成においても、表示部５００の両側にゲートドライバを備える構成にすることができる。

＜７．５ 第５の変形例＞
従来、上述した４Ｋと呼ばれる仕様の画像データに基づく表示が行われる場合、当該画像データの入力周波数が高いため、図１５に示すように表示部を仮想的に４分割し、分割後の第１〜第４の分割画面５１１〜５１４のそれぞれに、当該第１〜第４の分割画面用のデータが与えられている。本発明を適用する場合には、表示制御回路２００において第１〜第４の分割画面用のデータを生成し、第１〜第４の分割画面５１１〜５１４のそれぞれにおいて上記実施形態と同様にして各ゲートバスラインと各ソースバスラインとを駆動すれば良い。

＜７．６ 第６の変形例＞
上記実施形態においては、ＲＧＢの三原色の画素（副画素）によって画素マトリクスが構成されていたが、本発明はこれに限定されない。例えば、図１６に示すように、赤（Ｒ）色の画素、緑（Ｇ）色の画素、青（Ｂ）色の画素、黄（Ｙ）色の画素、シアン（Ｃ）色の画素、およびマゼンダ（Ｍ）色の画素によって画素マトリクスが構成されている表示装置においても、本発明を適用することができる。図１６に示す画素構成の表示装置においても、図１（ｄ）、（ｅ）に示したような波形の駆動用映像信号Ｓ１１〜Ｓ１３、Ｓ２１〜Ｓ２３、および、図１（ｆ）〜（ｉ）に示したような波形の走査信号Ｇ１〜Ｇ４により表示部５００を駆動することによって、データ書き込み開始時のピーク電流の増大を抑制しつつ充分な書き込み時間を確保することができる。

＜７．７ 第７の変形例＞
従来より、液晶表示装置に関し、視野角を拡大させることが課題となっている。この課題を解決する技術として、「画素分割法」と呼ばれる技術が知られている。画素分割法によると、１つの画素が２つのサブ画素に分割され、一方のサブ画素には比較的明るい色のデータが書き込まれ、他方のサブ画素には比較的暗い色のデータが書き込まれる。ここで、以下のようにして、上記技術を採用した液晶表示装置に本発明を適用することができる。すなわち、図１７に示すように、１つの画素Ｐを２つのサブ画素Ｐａ、Ｐｂに分割する。そして、サブ画素Ｐａには、外部から与えられる画像データの示す輝度（以下、「目標輝度」という。）の明るさよりも明るい色のデータ（以下、「明データ」という。）を書き込み、サブ画素Ｐｂには、目標輝度よりも暗い色のデータ（以下、「暗データ」という。）を書き込む。なお、明データと暗データとを平均すると目標輝度の明るさの色のデータとなるように設定された、内部画像信号の示す目標輝度と明データと暗データとの対応付けを格納するルックアップテーブルを図１８に示すようにソースドライバ３００内に備えておく。ソースドライバ３００ではルックアップテーブルに基づいて明データと暗データとが生成され、明データについては奇数ライン用映像信号として奇数列目のソースバスラインに印加され、暗データについては偶数ライン用映像信号として偶数列目のソースバスラインに印加されれば良い。以上のような構成により、奇数行目の画素と偶数行目の画素とが補間しあって、視野角が拡大する。

＜７．８ 第８の変形例＞
次に、本発明をインターレース駆動に適用する例について説明する。一般に液晶表示装置においては、外部からインターレース信号が与えられると、Ｉ／Ｐ変換（インターレース信号からプログレッシブ信号への変換）後、プログレッシブ方式によって表示部が駆動されている。ここで、外部からインターレース信号が与えられる場合に本発明を適用すると、図１９に示すように、奇数フレームでは、奇数行目の画素には有効なデータの書き込みが行われ、偶数行目の画素には黒データの書き込みが行われる。また、偶数フレームでは、奇数行目の画素には黒データの書き込みが行われ、偶数行目の画素には有効なデータの書き込みが行われる。このように、本変形例によると、外部からインターレース信号が与えられる場合に、Ｉ／Ｐ変換を施すことなく表示部を駆動することができる。なお、上記黒データについては、完全な黒色を表示するデータでなくても良く、黒色に近い色を表示するデータであれば良い。

＜７．９ 第９の変形例＞
４Ｋと呼ばれる仕様の画像データに基づく表示が行われる場合、図１５に示したように４分割されたデータが表示制御回路２００から送られる。本変形例においては、図２０に示すように、第１〜第４の分割画面５１１〜５１４に対応するように画素マトリクスが４つに分割された画素構成となっている。

図２０に示すように、ゲートバスラインについては、上記実施形態や従来例と同様の構成となっている。すなわち、画素マトリクスの各行とゲートバスラインとが１対１で対応するように、ゲートバスラインが設けられている。但し、参照符号Ｇ１２＿ｐ（Ｇ１２＿１，Ｇ１２＿２，・・・、Ｇ１２＿ｍ）で示すゲートバスラインは第１および第２の分割画面５１１，５１２を駆動するために用いられ、参照符号Ｇ３４＿ｐで示すゲートバスラインは第３および第４の分割画面５１３，５１４を駆動するために用いられる。

また、ゲートバスラインＧ１２＿ｐを駆動するために第１のゲートドライバ４３１が設けられ、ゲートバスラインＧ３４＿ｐを駆動するために第２のゲートドライバ４３２が設けられている。なお、図２０には、表示部５００の片側にゲートドライバが設けられている構成を示しているが、表示部５００の両側にゲートドライバを備える構成にすることもできる。

ソースバスラインについては、上記実施形態と同様、画素マトリクスの各列につき２本ずつ設けられている。但し、参照符号Ｓ１ｑ（Ｓ１１，Ｓ１２，Ｓ１３，・・・）で示すソースバスラインは第１の分割画面５１１を駆動するために用いられ、参照符号Ｓ２ｑで示すソースバスラインは第２の分割画面５１２を駆動するために用いられ、参照符号Ｓ３ｑで示すソースバスラインは第３の分割画面５１３を駆動するために用いられ、参照符号Ｓ４ｑで示すソースバスラインは第４の分割画面５１４を駆動するために用いられる。

また、ソースバスラインＳ１ｑ，Ｓ３ｑを駆動するために第１のソースドライバ３３１が設けられ、ソースバスラインＳ２ｑ，Ｓ４ｑを駆動するために第２のソースドライバ３３２が設けられている。ここで、第１のソースドライバ３３１の構成に関し、第１の分割画面５１１用のデータ（デジタル映像信号）と第３の分割画面５１３用のデータとが相展開されて当該第１のソースドライバ３３１に同時に（並列に）入力される構成にしても良いし、第１の分割画面５１１用のデータを処理するドライバと第３の分割画面５１３用のデータを処理するドライバとからなる構成にしても良い。第２のソースドライバ３３２の構成についても同様である。なお、図２０には、表示部５００の片側にソースドライバが設けられている構成を示しているが、表示部５００の両側にソースドライバを備える構成にすることもできる。

なお、本変形例においては、第１のゲートドライバ４３１および第２のゲートドライバ４３２がサブ走査信号線駆動回路に相当し、第１のソースドライバ３３１と第２のソースドライバ３３２とがサブ映像信号線駆動回路に相当する。

図２１は、本変形例における駆動方法を説明するための信号波形図である。本変形例においては、図２１（ｆ）〜（ｉ）に示すように、２本ずつゲートバスラインが駆動される。具体的には、まず、第１および第２の分割画面５１１，５１２についての１行目のゲートバスラインＧ１２＿１と第３および第４の分割画面５１３，５１４についての１行目のゲートバスラインＧ３４＿１とが対になって駆動される。その後、第１および第２の分割画面５１１，５１２についての２行目のゲートバスラインＧ１２＿２と第３および第４の分割画面５１３，５１４についての２行目のゲートバスラインＧ３４＿２とが対になって駆動される。このように、本変形例においては、第１および第２の分割画面５１１，５１２に含まれるゲートバスラインのうちの１本と第３および第４の分割画面５１３，５１４に含まれるゲートバスラインのうちの１本とが対になって駆動される。このように２本ずつゲートバスラインが駆動される結果、図２１（ｊ）〜（ｕ）に示すように、まず、各分割画面５１１〜５１４における１行目の画素についてのデータの書き込みが行われ、その後、各分割画面５１１〜５１４における２行目の画素についてのデータの書き込みが行われる。このように、本変形例においては、４分割されたそれぞれの分割画面において、１行ずつ各画素へのデータの書き込みが行われる。

以上のような構成により、各ドライバ（ゲートドライバおよびソースドライバ）において、表示制御回路２００から送られる信号（入力信号）についての特別な処理を施すことなく、入力信号に基づく（画素への）データ書き込みを行うことができる。すなわち、例えば「１フレーム分のデータに対して何らかの画像処理を施し、分割画面毎に順次に複数ライン駆動を行う」というようなことが不要となる。このため、特別な処理のための画像メモリが不要となり、回路規模が低減される。これにより、コストダウンや低消費電力化が実現される。

なお、本変形例においても、第３および第４の分割画面５１３，５１４に含まれるゲートバスラインの駆動開始タイミングは、第１および第２の分割画面５１１，５１２に含まれるゲートバスラインの駆動開始タイミングよりも所定の期間だけ遅れている。このため、上記実施形態と同様、ピーク電流の増大を抑制しつつ、充分なデータ書き込み時間が確保される。

また、８Ｋと呼ばれる仕様の画像データに基づく表示が行われる場合、１６分割されたデータが表示制御回路２００からドライバに送られる。この場合には、例えば、画素マトリクスの各列につき４本のソースバスラインを備え、図２２に示すように４分割されたゲートドライバ、ソースドライバをそれぞれ表示部５００の片側に備える構成とすることで、４Ｋ仕様の画像データがドライバに送られた時と同様に、すべての分割画面において１行ずつデータの書き込みを行うことができる。なお、この場合についても、ゲートドライバを表示部５００の両側に備える構成にしても良いし、各列につき２本のソースバスラインを備えて表示部５００の両側にソースドライバを備える構成にしても良い。

さらに、上記と同様にして、分割数を更に増やすことができ、データ書き込み時間を更に長くすることができる。

本発明の一実施形態に係るアクティブマトリクス型液晶表示装置における駆動方法を説明するための信号波形図である。 上記実施形態において、アクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。 上記実施形態において、画素構成を示す図である。 上記実施形態において、ソースドライバの構成を示すブロック図である。 上記実施形態において、奇数行目のゲートバスラインの駆動開始タイミングと偶数行目のゲートバスラインの駆動開始タイミングとの時間的な差について説明するための信号波形図である。 上記実施形態の比較例について説明するための信号波形図である。 上記実施形態において、ピーク電流の増大を抑制する効果について説明するための図である。 上記実施形態において、ドット反転駆動方式を採用した場合の画素電圧の極性を示す図である。 上記実施形態の第１の変形例における駆動方法を説明するための信号波形図である。 上記実施形態の第２の変形例における画素構成を示す図である。 上記実施形態の第３の変形例における画素構成を示す図である。 上記実施形態の第４の変形例において、２つのソースドライバを備えた構成例を示すブロック図である。 上記実施形態の第４の変形例において、表示部を２分割した構成例を示すブロック図である。 上記実施形態の第４の変形例において、２つのゲートドライバを備えた構成例を示すブロック図である。 上記実施形態の第５の変形例について説明するための図である。 上記実施形態の第６の変形例における画素構成を示す図である。 上記実施形態の第７の変形例において、画素へのデータ書き込みについて説明するための図である。 上記実施形態の第７の変形例において、ソースドライバの構成を説明するための図である。 上記実施形態の第８の変形例における駆動方法を説明するための信号波形図である。 上記実施形態の第９の変形例における画素構成を示す図である。 上記実施形態の第９の変形例における駆動方法を説明するための信号波形図である。 上記実施形態の第９の変形例において、８Ｋ仕様の画像データに基づく表示を行う際のドライバの構成を模式的に示す図である。 一般的な液晶パネルの断面図である。 従来例における画素構成を示す図である。 従来例における駆動方法を説明するための信号波形図である。 特開平７−２８１６４８号公報に開示された液晶表示装置の構成を示すブロック図である。

符号の説明

２００…表示制御回路
３００…ソースドライバ（映像信号線駆動回路）
４００…ゲートドライバ（走査信号線駆動回路）
５００…表示部
Ｇ１〜Ｇ４…ゲートバスライン、走査信号
Ｓ１１〜Ｓ１３，Ｓ２１〜Ｓ２３…ソースバスライン、駆動用映像信号

Claims (11)

1. 表示装置であって、
   ｍ行×ｎ列の画素マトリクス（ｍおよびｎは自然数）を形成する（ｍ×ｎ）個の画素形成部と、
   表示すべき画像を表す映像信号であって前記（ｍ×ｎ）個の画素形成部に書き込まれるべき映像信号を伝達するために前記画素マトリクスの各列につきｋ本設けられた（ｎ×ｋ）本の映像信号線（ｋは２以上の自然数）と、
   前記画素マトリクスの各行と１対１で対応するように設けられ、前記（ｎ×ｋ）本の映像信号線と交差するｍ本の走査信号線と、
   前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加する映像信号線駆動回路と、
   前記ｍ本の走査信号線を駆動するための走査信号線駆動回路と
   を備え、
   前記ｍ本の走査信号線は、ｋ本の走査信号線を１組として（ｍ／ｋ）個のグループにグループ化され、
   各走査信号線は、前記画素マトリクスのうちの当該各走査信号線に対応する行に含まれるｎ個の画素形成部に接続され、
   同じグループの走査信号線に接続された画素形成部は、互いに異なる映像信号線に接続され、
   前記走査信号線駆動回路は、前記画素マトリクスの各列に含まれるｋ個の画素形成部であって互いに異なる映像信号線に接続されたｋ個の画素形成部の全てに前記映像信号が書き込まれる期間が生じるように、かつ、前記映像信号の書き込み開始のタイミングが前記ｋ個の画素形成部間で少なくとも第１の所定期間だけずれるように、前記ｍ本の走査信号線を駆動することを特徴とする、表示装置。
2. 前記第１の所定期間は、５０ナノ秒以上の期間であることを特徴とする、請求項１に記載の表示装置。
3. 前記走査信号線駆動回路は、同じグループに含まれるｋ本の走査信号線のいずれかに接続された（ｎ×ｋ）個の画素形成部の全てに前記映像信号の書き込みが行われている期間が生じるように、かつ、互いに異なるグループに含まれる走査信号線に接続された２以上の画素形成部に同時に前記映像信号の書き込みが行われている期間が生じないように、前記ｍ本の走査信号線を駆動することを特徴とする、請求項１または２に記載の表示装置。
4. 前記走査信号線駆動回路は、同じグループに含まれるｋ本の走査信号線のいずれかに接続された（ｎ×ｋ）個の画素形成部の全てに前記映像信号の書き込みが行われている期間が生じるように、かつ、異なる２つのグループに含まれる２ｋ本の走査信号線のうち各グループにつき少なくとも１本の走査信号線を含む２本以上ｋ本以下の走査信号線に接続された画素形成部の全てに前記映像信号の書き込みが行われている期間が生じるように、前記ｍ本の走査信号線を駆動することを特徴とする、請求項１または２に記載の表示装置。
5. 前記走査信号線駆動回路は、異なるグループに含まれる任意の２本の走査信号線のうちの一方の走査信号線に接続された画素形成部への前記映像信号の書き込みが開始されるタイミングから他方の走査信号線に接続された画素形成部への前記映像信号の書き込みが終了するタイミングまでの期間が５０ナノ秒以上の期間となるように、前記ｍ本の走査信号線を駆動することを特徴とする、請求項４に記載の表示装置。
6. 前記映像信号線駆動回路は、前記映像信号の印加が開始されるタイミングが前記画素マトリクスの各列に対応して設けられているｋ本の映像信号線間で少なくとも前記第１の所定期間だけずれるように、前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加することを特徴とする、請求項１から５までのいずれか１項に記載の表示装置。
7. 前記画素マトリクスは、前記走査信号線の延びる方向にｘ個（ｘは自然数）、前記映像信号線の延びる方向にｙ個（ｙは自然数）に分割された（ｘ×ｙ）個の分割画素マトリクスによって構成され、
   前記走査信号線駆動回路は、前記走査信号線の延びる方向に一列に配置された分割画素マトリクスに含まれる画素形成部に接続された走査信号線を駆動する少なくともｙ個のサブ走査信号線駆動回路によって構成され、
   前記映像信号線駆動回路は、前記映像信号線の延びる方向に一列に配置された分割画素マトリクスに含まれる画素形成部に接続された映像信号線に前記映像信号を印加する少なくともｘ個のサブ映像信号線駆動回路によって構成され、
   前記少なくともｙ個のサブ走査信号線駆動回路は、同じサブ映像信号線駆動回路によって駆動される複数個の分割画素マトリクス間で前記映像信号の書き込み開始のタイミングが少なくとも前記第１の所定期間だけずれるように、前記走査信号線を駆動することを特徴とする、請求項１から６までのいずれか１項に記載の表示装置。
8. 前記ｋは２であって、
   前記映像信号線駆動回路は、前記画素マトリクスの各列に対応して設けられた２本の映像信号線には互いに異なる極性の映像信号を印加し、かつ、走査信号線の延びる方向に互いに隣接する画素形成部に接続された任意の２本の映像信号線には互いに異なる極性の映像信号を印加することを特徴とする、請求項１から７までのいずれか１項に記載の表示装置。
9. 前記ｋは２であって、
   前記映像信号線駆動回路は、同じグループに含まれる２本の走査信号線のうちの一方の走査信号線に接続された第１の画素形成部には外部から与えられる画像データの示す色よりも明るい色を示す映像信号が書き込まれ、他方の走査信号線に接続された第２の画素形成部には前記画像データの示す色よりも暗い色を示す映像信号が書き込まれ、前記第１の画素形成部に表示される色と前記第２の画素形成部に表示される色とが合成されると前記画像データの示す色が表示されるように、前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加することを特徴とする、請求項３に記載の表示装置。
10. ｍ行×ｎ列の画素マトリクス（ｍおよびｎは自然数）を形成する（ｍ×ｎ）個の画素形成部と、表示すべき画像を表す映像信号であって前記（ｍ×ｎ）個の画素形成部に書き込まれるべき映像信号を伝達するために前記画素マトリクスの各列につきＫ本設けられた（ｎ×ｋ）本の映像信号線（ｋは２以上の自然数）と、前記画素マトリクスの各行と１対１で対応するように設けられ前記（ｎ×ｋ）本の映像信号線と交差するｍ本の走査信号線とを備えた表示装置の駆動回路であって、
    前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加する映像信号線駆動回路と、
    前記ｍ本の走査信号線を駆動するための走査信号線駆動回路と
    を備え、
    前記ｍ本の走査信号線は、ｋ本の走査信号線を１組として（ｍ／ｋ）個のグループにグループ化され、
    各走査信号線は、前記画素マトリクスのうちの当該各走査信号線に対応する行に含まれるｎ個の画素形成部に接続され、
    同じグループの走査信号線に接続された画素形成部は、互いに異なる映像信号線に接続され、
    前記走査信号線駆動回路は、前記画素マトリクスの各列に含まれるｋ個の画素形成部であって互いに異なる映像信号線に接続されたｋ個の画素形成部の全てに前記映像信号が書き込まれる期間が生じるように、かつ、前記映像信号の書き込み開始のタイミングが前記ｋ個の画素形成部間で少なくとも第１の所定期間だけずれるように、前記ｍ本の走査信号線を駆動することを特徴とする、駆動回路。
11. ｍ行×ｎ列の画素マトリクス（ｍおよびｎは自然数）を形成する（ｍ×ｎ）個の画素形成部と、表示すべき画像を表す映像信号であって前記（ｍ×ｎ）個の画素形成部に書き込まれるべき映像信号を伝達するために前記画素マトリクスの各列につきＫ本設けられた（ｎ×ｋ）本の映像信号線（ｋは２以上の自然数）と、前記画素マトリクスの各行と１対１で対応するように設けられ前記（ｎ×ｋ）本の映像信号線と交差するｍ本の走査信号線とを備えた表示装置の駆動方法であって、
    前記映像信号を前記（ｎ×ｋ）本の映像信号線に印加する映像信号線駆動ステップと、
    前記ｍ本の走査信号線を駆動するための走査信号線駆動ステップと
    を含み、
    前記ｍ本の走査信号線は、ｋ本の走査信号線を１組として（ｍ／ｋ）個のグループにグループ化され、
    各走査信号線は、前記画素マトリクスのうちの当該各走査信号線に対応する行に含まれるｎ個の画素形成部に接続され、
    同じグループの走査信号線に接続された画素形成部は、互いに異なる映像信号線に接続され、
    前記走査信号線駆動ステップでは、前記画素マトリクスの各列に含まれるｋ個の画素形成部であって互いに異なる映像信号線に接続されたｋ個の画素形成部の全てに前記映像信号が書き込まれる期間が生じるように、かつ、前記映像信号の書き込み開始のタイミングが前記ｋ個の画素形成部間で少なくとも第１の所定期間だけずれるように、前記ｍ本の走査信号線が駆動されることを特徴とする、駆動方法。

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