WO2017030091A1 - 半導体装置、オペアンプ及び電子機器 - Google Patents
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
Definitions
- This technology relates to semiconductor devices, operational amplifiers, and electronic devices.
- FIG. 13 is a diagram showing a basic configuration of a conventional transconductance circuit.
- the transconductance circuit shown in FIG. 1 includes a PMOS 1 serving as a load MOS provided on a line L1 connecting between the high potential side power supply VDD and the low potential side power supply Gnd, and the high potential side power supply VDD and the low potential side.
- the common-source differential circuit has a common-mode feedback circuit 5 for setting an output common-mode potential and an NMOS 6 as a current source.
- the common-mode feedback circuit 5 connects the drain of the PMOS 1 and the drain of the PMOS 2 with the resistors Rfb1 and Rfb2 connected in series, and connects the connection points of the resistors Rfb1 and Rfb2 to the gates of the PMOS1 and PMOS2, respectively. It is.
- the resistance values of the resistors Rfb1 and Rfb2 are the same. As a result, the common-mode potential of the output of a transconductance circuit that generally receives a differential signal can be set.
- the resistors Rfb1 and Rfb2 detect the common-mode potential and feed back to the gates of the PMOS1 and PMOS2. Thereby, the output common-mode potential is set.
- the range of the output common-mode potential is the voltage (VDD ⁇ Vdpsat) obtained by subtracting the voltage Vdpsat necessary for the saturation region operation of the PMOSs 1 and 2 from the high potential side power supply VDD, and the voltage necessary for the saturation region operation of the NMOS 3 or NMOS 4. It is between Vdnsat and a voltage (2Vdnsat) obtained by adding a voltage Vdnsat necessary for the operation of the NMOS 6 in the saturation region.
- the resistors Rfb1 and Rfb2 do not feed back differential components, but become loads between the differential outputs, so they must be set to a sufficiently high value so as not to reduce the voltage gain of the transconductance circuit.
- Vgsp which is the gate-source potential of PMOS 1 and 2
- Vgsn which is the gate-source potential of NMOS 3 and 4
- the drain of NMOS 6 When the source-source potential is 150 mV, the operating lower limit voltage is 1.05 V, and the minimum operating voltage as a specification is about 1.2 to 1.3 V.
- FIG. 14 there is a configuration shown in FIG. 14, for example, as a configuration in which the input / output operating point is set to such an extent that VDD does not drop to Vgsp (for example, VDD ⁇ 200 mV).
- Vgsp for example, VDD ⁇ 200 mV.
- the current branch increases and the low current consumption characteristics deteriorate.
- the transconductance circuit should have a characteristic that the output impedance is extremely high, and the transconductance Gm should be a certain value and the voltage gain should be extremely large.
- the following equation (1) is an equation representing the output impedance Zout of the transconductance circuit shown in FIG.
- R FB is the resistance value of the resistors Rfb1 and Rfb2
- R DSN is the drain-source resistance of the NMOS 3 and 4
- R DSP is the drain-source resistance of the PMOS 1 and 2.
- the output impedances of the PMOS 1, 2 and NMOS 3 and 4 are dominant, and the resistors Rfb1 and Rfb2 of the common-mode feedback circuit further lower the output impedance.
- the present technology has been made in view of the above problems, and aims to increase the output impedance of the semiconductor device, and more desirably to further reduce the operating voltage and / or power consumption of the semiconductor device. With the goal.
- One aspect of the present technology includes a first transistor element of a first conductivity type interposed on a first line connecting a high potential side power source and a low potential side power source, the high potential side power source, A second transistor element of a first conductivity type interposed on a second line connecting between the low potential side power supplies and a second transistor interposed on the first line and constituting one of the differential pairs.
- a conductive third transistor element A conductive third transistor element; a second conductive fourth transistor element interposed on the second line and constituting the other of the differential pair; the first transistor element and the third transistor element; A first output connected to the first line between, a second output connected to the second line between the second transistor element and the fourth transistor element, and A first connecting the control terminal and the first output unit; A resistor, a second resistor connecting the control terminal of the second transistor element and the second output unit, and a connection between the control terminal of the first transistor element and the control terminal of the second transistor element; And a third resistor.
- Another aspect of the present technology includes a first transistor element of a first conductivity type interposed on a first line connecting a high potential side power source and a low potential side power source, and the high potential side
- a second transistor element of a first conductivity type interposed on a second line connecting between a power source and the low potential side power source, and constitutes one of a differential pair interposed on the first line.
- Another aspect of the present technology includes a first transistor element of a first conductivity type interposed on a first line connecting a high potential side power source and a low potential side power source, and the high potential side
- a second transistor element of a first conductivity type interposed on a second line connecting between a power source and the low potential side power source, and constitutes one of a differential pair interposed on the first line.
- semiconductor device operational amplifier, and electronic device described above include various modes such as being implemented in another device or being implemented together with another method.
- the present technology it is possible to increase the output impedance of the semiconductor device, and it is also possible to reduce the operating voltage and / or power consumption of the semiconductor device. Note that the effects described in the present specification are merely examples and are not limited, and may have additional effects.
- FIG. 1 is a diagram showing a configuration of a transconductance circuit 100 as a semiconductor device according to the present embodiment.
- the transconductance circuit 100 is a transconductance circuit based on a common source-common differential circuit, and includes a pair of transistor elements 10 serving as a load, a differential pair 20, a first output unit 30, a second output unit 40, and a current source. 50, a first resistor 60, a second resistor 70, and a third resistor 80.
- a pair of transistor elements 10 serving as a load is configured by a PMOS 11 as a first transistor element of a first conductivity type and a PMOS 12 as a second transistor of a first conductivity type.
- the PMOS 11 is interposed on the line L1 as the first line
- the PMOS 12 is interposed on the line L2 as the second line.
- the first line and the second line are lines respectively connecting a constant voltage source VDD as a high potential side power source and a ground GND as a low potential side power source.
- the differential pair 20 includes an NMOS 21 as a second conductivity type third transistor element and an NMOS 22 as a second conductivity type fourth transistor element.
- the NMOS 21 is interposed downstream of the PMOS 11 on the line L1
- the NMOS 22 is interposed downstream of the PMOS 12 on the line L2.
- the voltage Vinp constituting one of the differential input voltages is input to the gate as the control terminal of the NMOS 21, and the voltage Vinn constituting the other of the differential input voltages is input to the gate as the control terminal of the NMOS 22. .
- the current source 50 is constituted by an NMOS 51 which is a transistor element of the second conductivity type that connects between the NMOS 21 and NMOS 22 constituting the differential pair and the ground GND.
- a constant voltage Vgsn is applied to the gate of the NMOS 51.
- the current flowing through the NMOS 51 is set to 2 ⁇ I0.
- the PMOS 11 and 12 and the NMOSs 21 and 22 described above each have an on-resistance.
- Rdsp is indicated as the on-resistance of the PMOSs 11 and 12
- Rdsn is indicated as the on-resistance of the NMOSs 21 and 22. .
- the first output unit 30 is connected to a line L1 between the PMOS 11 and the NMOS 21, and the voltage of the first output unit 30 constitutes a voltage Voutp that constitutes one of the differential output voltages.
- the second output unit 40 is connected to a line L2 between the PMOS 12 and the NMOS 22, and the voltage of the second output unit 40 constitutes a voltage Voutn that constitutes the other of the differential output voltages.
- the first resistor 60 connects between the gate of the PMOS 11 and the first output unit 30, and the second resistor 70 connects between the gate of the PMOS 12 and the second output unit 40.
- the first resistor 60 applies positive feedback to the gate of the PMOS 11
- the second resistor 70 applies positive feedback to the gate of the PMOS 12.
- the third resistor 80 is connected between the gate of the PMOS 11 and the gate of the PMOS 12. That is, the third resistor 80 connects between the terminal of the first resistor 60 on the side connected to the gate of the PMOS 11 and the terminal of the second resistor 70 on the side connected to the gate of the PMOS 12.
- FIG. 2 is a small signal equivalent circuit of the current source load of the transconductance circuit 100 provided with the third resistor 80 as described above.
- Rfb indicates the resistance value of the first resistor 60 and the second resistor 70
- Rx indicates half of the resistance value of the third resistor 80
- Gm indicates transconductance.
- the output impedance between the first output unit 30 and the second output unit 40 can be expressed by the following equation (2).
- (k ⁇ Gm) / 2 indicates a negative resistance.
- the transconductance circuit 100 described above may be configured to directly connect the source terminals of the NMOSs 21 and 22 to the ground GND without providing the current source 50, as shown in FIG. Thus, even in the transconductance circuit 100 in which the current source 50 is not provided, a high low-frequency gain can be realized.
- FIG. 4 is a diagram showing a configuration of a transconductance circuit 200 as a semiconductor device according to the present embodiment.
- the transconductance circuit 200 has the same configuration as that of the transconductance circuit 100 according to the first embodiment except that a resistor 81 and a resistor 82 are provided in series instead of the third resistor 80 and a current source 210 is provided. Therefore, the common configuration is denoted by the same reference numeral as that of the transconductance circuit 100, and detailed description of each component is omitted.
- resistance values of the resistor 81 and the resistor 82 will be described as Rx in order to correspond to the resistance value of the third resistor 80 according to the first embodiment described above in the calculation formula of the output impedance.
- the current source 210 is connected between the connection point C of the resistor 81 and the resistor 82 which is the middle point of the third resistor 80 and the ground GND, and the current 2 ⁇ Ib is drawn from the connection point C.
- the current Ib flows through each of the resistors 81 and 82, and the current Ib also flows through the first resistor 60 and the second resistor 70, so that the outputs Voutp and Voutn can be increased by Rfb ⁇ Ib.
- a high output impedance can be realized. Thereby, it is possible to realize a transconductance circuit that can achieve both low voltage, low current consumption, and high output impedance.
- the transconductance circuit 200 described above may have a configuration in which the current source 50 is not provided and the source terminals of the NMOSs 21 and 22 are directly connected to the ground GND as shown in FIG. Even in the transconductance circuit 200 in which the current source 50 is not provided, it is possible to realize low voltage, low current consumption, high output impedance, and high low frequency gain.
- FIG. 6 is a diagram showing a specific example of the current source 210.
- the current source 210 shown in the figure includes a resistor 211, a current source 212, a PMOS 213, a resistor 214, a current source 215, an operational amplifier 216, and NMOSs 217, 218, and 219.
- the resistor 211 and the current source 212 are circuits that generate a desired constant voltage V1.
- the resistor 211 and the current source 212 are connected in series, and the resistor 211 is connected to the constant voltage source VDD side, the current source 212 is connected to the ground Gnd side, and the constant voltage source VDD and the ground Gnd are connected. .
- a desired constant voltage V1 corresponding to the current values of the resistor 211 and the current source 212 is generated.
- the PMOS 213, the resistor 214, and the current source 215 are replicas simulating the PMOS 11, the current source 50, and the first resistor 60 (or the PMOS 12, the current source 50, and the second resistor 70) as either one of the left and right sides of the transconductance circuit 200.
- This is a circuit for generating a current source Ib that is a source of the current value of the current source 210 in the NMOS 217 having a configuration corresponding to the current source 210.
- the PMOS 213 and the current source 215 are also connected in series.
- the source terminal of the PMOS 213 is the constant voltage source VDD side
- the current source 215 is the ground Gnd side
- the constant voltage source VDD and the ground Gnd are connected. Yes.
- the gate and drain of the PMOS 213 are connected by a resistor 214 having the same resistance value as the first resistor 60 and the second resistor 70.
- An NMOS 217 is connected between the gate of the PMOS 213 and the ground GND.
- the current source 215 is set to a current value half that of the current source 50.
- a voltage V2 is generated between the drain of the PMOS 213 and the current source 215, and a current corresponding to the voltage V2 flows to the NMOS 217.
- the operational amplifier 216 receives the voltage V2 and the constant voltage V1, and applies a voltage at which the potential difference between the constant voltage V1 and the voltage V2 becomes zero to the gate of the NMOS 217.
- the current Ib flowing through the NMOS 217 has a current value corresponding to the constant voltage V1.
- the current Ib generated in the NMOS 217 is current mirrored in the NMOSs 218 and 219.
- the NMOSs 218 and 219 are configured to generate a current twice that of the NMOS 217 by, for example, doubling the transistor size.
- a current 2 ⁇ Ib generated in the NMOSs 218 and 219 corresponding to the current source 210 of FIG. 5 is generated as a current supplied from the current source 210 to the transconductance circuit 200.
- VDD ⁇ Vgs + Rfb ⁇ Ib which is the input / output common-mode voltage.
- FIG. 7 is a diagram showing a configuration of a transconductance circuit 300 as a semiconductor device according to the present embodiment.
- the transconductance circuit 300 has the same configuration as that of the transconductance circuit 200 according to the second embodiment except that the current source 210 is not provided and the resistor 310 is provided instead.
- one terminal is connected to a connection point C between the resistor 81 and the resistor 82 which is the middle point of the third resistor 80, and the voltage Vcm is input to the other terminal.
- the current flowing through the resistor 310 acts on the transconductance circuit 300 as the above-described current 2 ⁇ Ib.
- the common-mode voltage Ib of the transconductance circuit 300 can be set with higher accuracy by generating the common-mode current Ib with the resistor 310 having higher current accuracy than the transistor without using a current source including a transistor element. .
- the transconductance circuit 300 described above may be configured to directly connect the source terminals of the NMOSs 21 and 22 to the ground GND without providing the current source 50 as shown in FIG. Thus, even in the transconductance circuit 300 without the current source 50, the same current accuracy and high low frequency gain can be realized.
- FIG. 9 is a diagram showing a specific example of a Vcm generation circuit that generates the voltage Vcm.
- the Vcm generation circuit 310 shown in the figure includes a resistor 311, a current source 312, a PMOS 313, a resistor 314, a current source 315, a resistor 316, and an operational amplifier 317.
- the resistor 311 and the current source 312 are circuits that generate a desired constant voltage V1.
- the resistor 311 and the current source 312 are connected in series, and the resistor 311 is connected to the constant voltage source VDD side, the current source 312 is connected to the ground Gnd side, and the constant voltage source VDD and the ground Gnd are connected. .
- a desired constant voltage V1 corresponding to the current values of the resistor 311 and the current source 312 is generated.
- the PMOS 313, the resistor 314, the current source 315, the resistor 316, and the operational amplifier 317 are the PMOS 11, the current source 50, and the first resistor 60 (or the PMOS 12, the current source 50, and the second one as the left or right of the transconductance circuit 300).
- This is a replica circuit simulating the resistor 70), and is a circuit for generating the voltage Vcm at one terminal of the resistor 316 having a configuration corresponding to the resistor 310.
- the PMOS 313 and the current source 315 are also connected in series.
- the source terminal of the PMOS 313 is the constant voltage source VDD side
- the current source 315 is the ground Gnd side
- the constant voltage source VDD and the ground Gnd are connected. Yes.
- the gate and drain of the PMOS 313 are connected by a resistor 314 having the same resistance value as the first resistor 60 and the second resistor 70.
- the other terminal of the resistor 316 is connected to the gate of the PMOS 313.
- the resistance value of the resistor 316 is twice that of the resistor 310.
- the current source 315 is set to a current value half that of the current source 50. As a result, a voltage V 2 is generated between the drain of the PMOS 313 and the current source 315.
- the operational amplifier 317 receives the voltage V2 and the constant voltage V1, has an output terminal connected to the gate of the PMOS 313 via the resistor 316, and an output terminal of the operational amplifier 317 via the resistors 314 and 316 connected in series. And the inverting input terminal are connected to each other.
- the Vcm generation circuit 310 can supply a voltage Vcm through which a positive current or a negative current flows to the resistor 310 by adjusting the value of the voltage Vcm.
- VDD ⁇ Vgs + Rfb ⁇ Ib which is the input / output common-mode voltage.
- FIG. 10 is a diagram showing a configuration of a transconductance circuit 400 as a semiconductor device according to the present embodiment.
- the transconductance circuit 400 has the same configuration as that of the transconductance circuit 100 according to the first embodiment except that a resistor 81 and a resistor 82 are provided in series instead of the third resistor 80 and a current source 410 is provided. Therefore, the common components are denoted by the same reference numerals as those of the transconductance circuit 100, and detailed description of each component is omitted.
- resistance values of the resistor 81 and the resistor 82 will be described as Rx in order to correspond to the resistance value of the third resistor 80 according to the first embodiment described above in the calculation formula of the output impedance.
- the current source 410 is connected between the connection point C of the resistors 81 and 82, which is the middle point of the third resistor 80, and the constant voltage source VDD, and the current 2 ⁇ Ib flows into the connection point C.
- the current Ib flows through each of the resistors 81 and 82, and the current Ib also flows through the first resistor 60 and the second resistor 70, so that the constant voltage source VDD can be lowered by Rfb ⁇ Ib.
- a high output impedance can be realized. Thereby, it is possible to realize a transconductance circuit that can achieve both low voltage, low current consumption, and high output impedance.
- the transconductance circuit 400 described above may be configured to directly connect the source terminals of the NMOSs 21 and 22 to the ground GND without providing the current source 50 as shown in FIG. Even in the transconductance circuit 400 in which the current source 50 is not provided, a low voltage, a low current consumption, a high output impedance, and a high low frequency gain can be realized.
- FIG. 12 is a diagram showing a specific example of the current source 410.
- the current source 410 shown in the figure includes a resistor 411, a current source 412, a PMOS 413, a resistor 414, a current source 415, an operational amplifier 416, and PMOSs 417, 418, and 419.
- the resistor 411 and the current source 412 are circuits that generate a desired constant voltage V1 corresponding to the current 2 ⁇ I0 generated by the current source 50.
- the resistor 411 and the current source 412 are connected in series, and the resistor 411 is connected to the constant voltage source VDD side, the current source 412 is connected to the ground Gnd side, and the constant voltage source VDD and the ground Gnd are connected. .
- a desired constant voltage V1 corresponding to the current values of the resistor 411 and the current source 412 is generated.
- the PMOS 413, the resistor 414, and the current source 415 are replicas simulating the PMOS 11, the current source 50, and the first resistor 60 (or the PMOS 12, the current source 50, and the second resistor 70) as either one of the left and right sides of the transconductance circuit 400.
- This is a circuit that generates a current source Ib that is a source of the current value of the current source 410 in a PMOS 417 that has a configuration corresponding to the current source 410.
- the PMOS 413 and the current source 415 are also connected in series.
- the source terminal of the PMOS 413 is the constant voltage source VDD side
- the current source 415 is the ground Gnd side
- the constant voltage source VDD and the ground Gnd are connected. Yes.
- the gate and drain of the PMOS 413 are connected by a resistor 414 having the same resistance value as that of the first resistor 60 and the second resistor 70.
- An NMOS 417 is connected between the gate of the PMOS 413 and the ground GND.
- the current source 415 has a current value that is half that of the current source 50. As a result, a voltage V2 is generated between the drain of the PMOS 413 and the current source 415, and a current corresponding to the voltage V2 flows to the NMOS 417.
- the operational amplifier 416 receives the voltage V2 and the constant voltage V1, and applies a voltage at which the potential difference between the constant voltage V1 and the voltage V2 becomes zero to the gate of the NMOS 417. Thereby, the current Ib flowing through the NMOS 417 becomes a current value corresponding to the constant voltage V1.
- the current Ib generated in the NMOS 417 in this way is current mirrored in the NMOSs 418 and 419.
- the NMOSs 418 and 419 are configured to generate a current twice that of the NMOS 417 by, for example, doubling the transistor size. As a result, a current 2 ⁇ Ib generated in the NMOSs 418 and 419 corresponding to the current source 410 in FIG. 11 is generated as a current supplied from the current source 410 to the transconductance circuit 400.
- VDD ⁇ Vgs + Rfb ⁇ Ib which is the input / output common-mode voltage.
- the transconductance circuits 100 to 400 according to the present technology described above are implemented in various modes such as being implemented as an operational amplifier with an output stage or being incorporated in a circuit of an electronic device.
- Examples of suitable electronic circuits incorporating the transconductance circuit according to the present technology include those having digital circuits and analog circuits that are required to be miniaturized, low power supply voltage, and low power consumption.
- the present technology is not limited to the above-described embodiments, and the configurations disclosed in the above-described embodiments are replaced with each other or the combination thereof is changed, disclosed in the known technology, and in the above-described embodiments. A configuration in which each configuration is mutually replaced or a combination is changed is also included.
- the technical scope of the present technology is not limited to the above-described embodiment, but extends to the matters described in the claims and equivalents thereof.
- An electronic apparatus comprising the semiconductor device according to any one of (1) to (4).
- DESCRIPTION OF SYMBOLS 10 ... A pair of transistor element used as load, 20 ... Differential pair, 30 ... 1st output part, 40 ... 2nd output part, 50 ... Current source, 60 ... 1st resistance, 70 ... 2nd resistance, 80 ... 1st 3 resistors, 81... Resistors, 82. Resistors, 100 .. transconductance circuit, 200... Transconductance circuit, 210... Current source, 300... Transconductance circuit, 310.
Landscapes
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Abstract
半導体装置を高出力インピーダンス化する。 高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ(Tr)素子と、高電位側電源と低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2Tr素子と、第1ライン上に介設され、差動対の一方を構成する第2導電型の第3Tr素子と、第2ライン上に介設され、差動対の他方を構成する第2導電型の第4Tr素子と、第1Tr素子と第3Tr素子との間の第1ラインに接続した第1出力部と、第2Tr素子と第4Tr素子との間の第2ラインに接続した第2出力部と、第1Tr素子の制御端子と第1出力部との間を接続する第1抵抗と、第2Tr素子の制御端子と第2出力部との間を接続する第2抵抗と、第1Tr素子の制御端子と第2Tr素子の制御端子との間を接続する第3抵抗と、を備える半導体装置。
Description
本技術は、半導体装置、オペアンプ及び電子機器に関する。
図13は、従来のトランスコンダクタンス回路の基本的な構成を示す図である。
同図に示すトランスコンダクタンス回路は、高電位側電源VDDと低電位側電源Gndとの間を接続するラインL1上に介設された負荷MOSとなるPMOS1と、高電位側電源VDDと低電位側電源Gndの間を接続するラインL2上に介設された負荷MOSとなるPMOS2と、ラインL1上に介設されたNMOS3とラインL2上に介設されたNMOS4とにより構成された差動ペアと、出力の同相電位を設定するための同相帰還回路5と、電流源としてのNMOS6と、を有するソース共通差動回路の構成である。
同相帰還回路5は、PMOS1のドレインとPMOS2のドレインとの間を、直列接続した抵抗Rfb1と抵抗Rfb2で接続し、抵抗Rfb1と抵抗Rfb2の接続点をPMOS1のゲート及びPMOS2のゲートにそれぞれ接続してある。なお、抵抗Rfb1と抵抗Rfb2の抵抗値は同一である。これにより、一般的に差動信号を入力とするトランスコンダクタンス回路の出力の同相電位を設定することができる。
上述した同相帰還回路5においては、抵抗Rfb1,Rfb2が同相電位を検出してPMOS1,2のゲートに帰還することになる。これにより、出力同相電位が設定される。
このとき、出力同相電位の範囲は、高電位側電源VDDからPMOS1,2の飽和領域動作に必要な電圧Vdpsatを差し引いた電圧(VDD-Vdpsat)と、NMOS3又はNMOS4の飽和領域動作に必要な電圧VdnsatにNMOS6の飽和領域動作に必要な電圧Vdnsatを加えた電圧(2Vdnsat)との間となる。
このとき、出力同相電位の範囲は、高電位側電源VDDからPMOS1,2の飽和領域動作に必要な電圧Vdpsatを差し引いた電圧(VDD-Vdpsat)と、NMOS3又はNMOS4の飽和領域動作に必要な電圧VdnsatにNMOS6の飽和領域動作に必要な電圧Vdnsatを加えた電圧(2Vdnsat)との間となる。
抵抗Rfb1、Rfb2は、差動成分を帰還させないが、差動出力間の負荷となるため、トランスコンダクタンス回路の電圧利得を減じないよう充分高い値に設定しなければならない。例えば、入出力同相電位が同一の場合、PMOS1,2のゲート-ソース間電位であるVgspとNMOS3,4のゲート-ソース間電位であるVgsnを450mV(Vth(400mV)+50mV)とし、NMOS6のドレイン-ソース間電位を150mVとすると、動作下限電圧は、1.05Vとなり、仕様としての最低動作電圧は1.2~1.3V程度になってしまう。これを避けるべく、入出力の動作点がVDDよりもVgspまで下がらない程度(例えば、VDD-200mV)に設定した構成として、例えば図14に示す構成があるが、このように構成すると低電源電圧で動作できるものの電流ブランチが増えて低消費電流特性が悪化する。
また、トランスコンダクタンス回路は、出力インピーダンスが極めて高い特性を有するべきであり、トランスコンダクタンスGmがある一定値で、電圧利得が極めて大きくなるべきである。下記(1)式は、図13に示すトランスコンダクタンス回路の出力インピーダンスZoutを示す式である。下記(1)式において、RFBは抵抗Rfb1,Rfb2の抵抗値、RDSNはNMOS3,4のドレイン-ソース間抵抗、RDSPはPMOS1,2のドレイン-ソース間抵抗を示す。
前記(1)式から分かるように、図13に示すトランスコンダクタンス回路では、PMOS1,2やNMOS3,4の出力インピーダンスが支配的である上、同相帰還回路の抵抗Rfb1,Rfb2が出力インピーダンスを更に低下させる。しかも、LSI技術の進化によるデバイスの微細化に伴い、トランジスタの出力インピーダンスは低下傾向にあり、トランスコンダクタンス回路の出力インピーダンスも低下傾向にある。
本技術は、前記課題に鑑みてなされたもので、半導体装置を高出力インピーダンス化することを目的とし、より望ましくは、更に半導体装置の低動作電圧化及び/又は低消費電力化を実現することを目的とする。
本技術の態様の1つは、高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を備える半導体装置である。
本技術の他の態様の1つは、高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を差動入力段として備えるオペアンプである。
本技術の他の態様の1つは、高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を備える半導体装置を備える電子機器である。
なお、以上説明した半導体装置、オペアンプ、電子機器は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。
本技術によれば、半導体装置を高出力インピーダンス化することが可能となり、更に半導体装置の低動作電圧化及び/又は低消費電力化を実現することも可能となる。なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また付加的な効果があってもよい。
以下、下記の順序に従って本技術を説明する。
(A)第1の実施形態:
(B)第2の実施形態:
(C)第3の実施形態:
(D)第4の実施形態:
(A)第1の実施形態:
(B)第2の実施形態:
(C)第3の実施形態:
(D)第4の実施形態:
(A)第1の実施形態:
図1は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路100の構成を示す図である。
図1は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路100の構成を示す図である。
トランスコンダクタンス回路100は、ソース共通の差動回路を基本とするトランスコンダクタンス回路であり、負荷となる一対のトランジスタ素子10、差動ペア20、第1出力部30、第2出力部40、電流源50、第1抵抗60、第2抵抗70、及び、第3抵抗80を備える。
負荷となる一対のトランジスタ素子10は、第1導電型の第1トランジスタ素子としてのPMOS11と第1導電型の第2トランジスタとしてのPMOS12により構成される。PMOS11は、第1ラインとしてのラインL1上に介設され、PMOS12は、第2ラインとしてのラインL2上に介設されている。第1ライン及び第2ラインは、高電位側電源としての定電圧源VDDと低電位側電源としてのグランドGNDとの間をそれぞれ接続するラインである。
差動ペア20は、第2導電型の第3トランジスタ素子としてのNMOS21と、第2導電型の第4トランジスタ素子としてのNMOS22とにより構成される。NMOS21は、ラインL1上のPMOS11よりも下流側に介設され、NMOS22は、ラインL2上のPMOS12よりも下流側に介設されている。NMOS21の制御端子としてのゲートには、差動入力電圧の一方を構成する電圧Vinpが入力され、NMOS22の制御端子としてのゲートには、差動入力電圧の他方を構成する電圧Vinnが入力される。
電流源50は、差動ペアを構成するNMOS21及びNMOS22と、グランドGNDとの間を接続する第2導電型のトランジスタ素子であるNMOS51により構成されている。NMOS51のゲートには、定電圧Vgsnが印加されている。これにより、NMOS51に流れる電流を2×I0とする。
なお、上述したPMOS11,12及びNMOS21,22は、それぞれオン抵抗を有しており、図1には、PMOS11,12のオン抵抗としてRdspを示し、NMOS21,22のオン抵抗としてRdsnを示してある。
第1出力部30は、PMOS11とNMOS21との間のラインL1に接続されており、第1出力部30の電圧は、差動出力電圧の一方を構成する電圧Voutpを構成する。
第2出力部40は、PMOS12とNMOS22との間のラインL2に接続されており、第2出力部40の電圧は、差動出力電圧の他方を構成する電圧Voutnを構成する。
第2出力部40は、PMOS12とNMOS22との間のラインL2に接続されており、第2出力部40の電圧は、差動出力電圧の他方を構成する電圧Voutnを構成する。
第1抵抗60は、PMOS11のゲートと第1出力部30との間を接続し、第2抵抗70は、PMOS12のゲートと第2出力部40との間を接続する。これにより、第1抵抗60はPMOS11のゲートに正帰還をかけ、第2抵抗70はPMOS12のゲートに正帰還をかける。
第3抵抗80は、PMOS11のゲートとPMOS12のゲートとの間を接続している。すなわち、第3抵抗80は、PMOS11のゲートに接続された側の第1抵抗60の端子と、PMOS12のゲートに接続された側の第2抵抗70の端子と、の間を接続している。
図2は、このように第3抵抗80を設けたトランスコンダクタンス回路100の電流源負荷の小信号等価回路である。同図において、Rfbは第1抵抗60及び第2抵抗70の抵抗値を示し、Rxは第3抵抗80の抵抗値の半分を示し、Gmはトランスコンダクタンスを示す。
第1出力部30と第2出力部40の間の出力インピーダンスは、下記(2)式により表すことができる。式(2)において、(k・Gm)/2は負性抵抗を示している。
すなわち、負性抵抗を示す項が、Rfb、Rx、Rdsn、Rdspのみで構成される各項を打ち消すようにkとGmを設定すれば、Rfbをドレイン-ソース間抵抗より十分に大きくする必要なく、非常に高いインピーダンスを得ることができることが分かる。また、抵抗数は従来回路に比べて増えているものの、第1抵抗60、第2抵抗70の抵抗値を小さくできるため、従来のトランスコンダクタンス回路と同等の出力インピーダンスを実現する場合には回路面積を1/10以下で実現可能である。
以上説明したトランスコンダクタンス回路100は、図3に示すように、電流源50を設けず、NMOS21,22のソース端子を直接にグランドGNDへ接続する構成としてもよい。このように電流源50を設けないトランスコンダクタンス回路100においても、高い低周波利得を実現できる。
(B)第2の実施形態:
図4は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路200の構成を示す図である。
図4は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路200の構成を示す図である。
トランスコンダクタンス回路200は、第3抵抗80に代えて抵抗81と抵抗82の直列接続を設けるとともに電流源210を設けた点を除くと、第1の実施形態に係るトランスコンダクタンス回路100と同一構成であるため、共通構成についてはトランスコンダクタンス回路100と同じ符号を付して各構成要素の詳細な説明は省略する。
なお、抵抗81と抵抗82の抵抗値は、出力インピーダンスの計算式において、上述した第1の実施形態に係る第3抵抗80の抵抗値と対応させるため各々の抵抗値をRxとして説明を行う。
電流源210は、第3抵抗80の中点である抵抗81と抵抗82の接続点CとグランドGNDの間を接続しており、電流2×Ibを接続点Cから引き抜く構成である。これにより、各抵抗81,82にそれぞれ電流Ibが流れ、第1抵抗60及び第2抵抗70にもそれぞれ電流Ibが流れることとなり、出力Voutp,VoutnをRfb×Ibだけ上昇させることができる。
これにより、VDDをRfb×Ibだけ下げても電流源50のドレイン-ソース間電圧を同一に保つことが可能であり、低電源電圧化することが可能となる。なお、消費電流は2×Ib分増加するが、この2×Ibが流れる抵抗Rfbは必然的に高抵抗になるため、2×Ibの電流値は2×I0の電流値の約10分の1程度又はそれ以下であり、消費電流の増加は極めて少なくて済む。
また、上述した第1の実施形態と同様に、高出力インピーダンスを実現できる。これにより、低電圧化と低消費電流化および高出力インピーダンス化を両立可能なトランスコンダクタンス回路を実現することができる。
以上説明したトランスコンダクタンス回路200は、図5に示すように、電流源50を設けず、NMOS21,22のソース端子を直接にグランドGNDへ接続する構成としてもよい。電流源50を設けないトランスコンダクタンス回路200においても、低電圧化と低消費電流化および高出力インピーダンス化、並びに、高い低周波利得を実現できる。
図6は、電流源210の具体的な一例を示す図である。
同図に示す電流源210は、抵抗211、電流源212、PMOS213、抵抗214、電流源215、演算増幅器216、NMOS217,218,219を有する。
抵抗211と電流源212は、所望の定電圧V1を発生する回路である。
具体的には、抵抗211と電流源212は直列接続されており、抵抗211を定電圧源VDD側、電流源212をグランドGnd側として、定電圧源VDDとグランドGndの間を接続している。これにより、抵抗211と電流源212の電流値に応じた所望の定電圧V1が発生する。
PMOS213、抵抗214及び電流源215は、トランスコンダクタンス回路200の左右いずれか一方としての、PMOS11、電流源50及び第1抵抗60(又は、PMOS12、電流源50及び第2抵抗70)を模したレプリカ回路であり、電流源210に対応する構成であるNMOS217に、電流源210の電流値の元となる電流源Ibを発生させる回路である。
具体的には、PMOS213と電流源215も直列接続されており、PMOS213のソース端子を定電圧源VDD側、電流源215をグランドGnd側として、定電圧源VDDとグランドGndの間を接続している。PMOS213のゲートードレイン間は第1抵抗60及び第2抵抗70と抵抗値が等しい抵抗214で接続されている。PMOS213のゲートとグランドGNDの間は、NMOS217で接続されている。電流源215には、電流源50の半分の電流値に設定してある。これにより、PMOS213のドレインと電流源215の間に電圧V2が発生し、この電圧V2に応じた電流がNMOS217に流れる。
演算増幅器216は、電圧V2と定電圧V1とを入力されており、定電圧V1と電圧V2の電位差がゼロとなる電圧をNMOS217のゲートに与える。これにより、NMOS217に流れる電流Ibは、定電圧V1に応じた電流値となる。
NMOS217に発生した電流Ibは、NMOS218,219にカレントミラーされる。NMOS218,219には、例えばトランジスタサイズを2倍にする等により、NMOS217の2倍の電流が発生するように構成されている。これにより、図5の電流源210に相当するNMOS218,219に発生する電流2×Ibが電流源210がトランスコンダクタンス回路200に供給する電流として生成される。
このようにして生成された電流2×Ibは、入出力の同相電圧である「VDD-Vgs+Rfb×Ib」が、デバイスのバラつき等に依存せず一定とすることができる。
(C)第3の実施形態:
図7は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路300の構成を示す図である。
図7は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路300の構成を示す図である。
トランスコンダクタンス回路300は、電流源210を設けず、代わりに抵抗310を設けた点を除くと、第2の実施形態に係るトランスコンダクタンス回路200と同一構成であるため、共通構成についてはトランスコンダクタンス回路200と同じ符号を付して各構成要素の詳細な説明は省略する。
抵抗310は、第3抵抗80の中点である抵抗81と抵抗82の接続点Cに一方の端子を接続されており、他方の端子には電圧Vcmが入力されている。このとき、抵抗310に流れる電流が上述した電流2×Ibとしてトランスコンダクタンス回路300に作用する。
このように、トランジスタ素子を含んで構成される電流源を用いることなくトランジスタより電流精度が高い抵抗310で同相電流Ibを生成することで、トランスコンダクタンス回路300の同相電圧をより高精度に設定できる。
以上説明したトランスコンダクタンス回路300は、図8に示すように、電流源50を設けず、NMOS21,22のソース端子を直接にグランドGNDへ接続する構成としてもよい。このように電流源50を設けないトランスコンダクタンス回路300においても、同様の電流精度及び高い低周波利得を実現できる。
図9は、電圧Vcmを生成するVcm生成回路の具体的な一例を示す図である。
同図に示すVcm生成回路310は、抵抗311、電流源312、PMOS313、抵抗314、電流源315、抵抗316、及び、演算増幅器317を有する。
抵抗311と電流源312は、所望の定電圧V1を発生する回路である。
具体的には、抵抗311と電流源312は直列接続されており、抵抗311を定電圧源VDD側、電流源312をグランドGnd側として、定電圧源VDDとグランドGndの間を接続している。これにより、抵抗311と電流源312の電流値に応じた所望の定電圧V1が発生する。
PMOS313、抵抗314、電流源315、抵抗316及び演算増幅器317は、トランスコンダクタンス回路300の左右いずれか一方としての、PMOS11、電流源50及び第1抵抗60(又は、PMOS12、電流源50及び第2抵抗70)を模したレプリカ回路であり、抵抗310に対応する構成である抵抗316の一方の端子に電圧Vcmを発生させる回路である。
具体的には、PMOS313と電流源315も直列接続されており、PMOS313のソース端子を定電圧源VDD側、電流源315をグランドGnd側として、定電圧源VDDとグランドGndの間を接続している。PMOS313のゲート-ドレイン間は第1抵抗60及び第2抵抗70と抵抗値が等しい抵抗314で接続されている。PMOS313のゲートには抵抗316の他方の端子が接続されている。抵抗316の抵抗値は、抵抗310の2倍としてある。電流源315には、電流源50の半分の電流値に設定してある。
これにより、PMOS313のドレインと電流源315の間に電圧V2が発生する。
これにより、PMOS313のドレインと電流源315の間に電圧V2が発生する。
演算増幅器317は、電圧V2と定電圧V1とを入力されており、出力端子が抵抗316を介してPMOS313のゲートに接続され、直列接続された抵抗314,316を介して演算増幅器317の出力端子と反転入力端子が互いに接続されている。
このとき抵抗316に流れる電流がIbに相当し、演算増幅器317の出力端子側の抵抗316の端子に発生する電圧Vcmは定電圧V1に応じた値となる。Vcm生成回路310は、電圧Vcmの値を調整することにより、抵抗310に正の電流又は負の電流が流れる電圧Vcmを供給することが可能である。
このようにして生成されたVcmによって抵抗310に流れる電流2×Ibは、入出力の同相電圧である「VDD-Vgs+Rfb×Ib」がデバイスのバラつき等に依存せず一定となる。
(D)第4の実施形態:
図10は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路400の構成を示す図である。
図10は、本実施形態に係る半導体装置としてのトランスコンダクタンス回路400の構成を示す図である。
トランスコンダクタンス回路400は、第3抵抗80に代えて抵抗81と抵抗82の直列接続を設けるとともに、電流源410を設けた点を除くと、第1の実施形態に係るトランスコンダクタンス回路100と同一構成であるため、共通構成についてはトランスコンダクタンス回路100と同じ符号を付して各構成要素の詳細な説明は省略する。
なお、抵抗81と抵抗82の抵抗値は、出力インピーダンスの計算式において、上述した第1の実施形態に係る第3抵抗80の抵抗値と対応させるため各々の抵抗値をRxとして説明を行う。
電流源410は、第3抵抗80の中点である抵抗81と抵抗82の接続点Cと定電圧源VDDの間を接続しており、電流2×Ibを接続点Cへ流し込む構成である。これにより、各抵抗81,82にそれぞれ電流Ibが流れ、第1抵抗60及び第2抵抗70にもそれぞれ電流Ibが流れることとなり、定電圧源VDDをRfb×Ibだけ下げることができる。
これにより、出力同相基準電位をVDD/2付近に調整して広いダイナミックレンジを確保することが可能となる。なお、消費電流は2×Ib分増加するが、この2×Ibが流れる抵抗Rfbは必然的に高抵抗になるため、2×Ibの電流値は2×I0の電流値の約10分の1程度又はそれ以下であり、消費電流の増加は極めて少なくて済む。
また、上述した第1の実施形態と同様に、高出力インピーダンスを実現できる。これにより、低電圧化と低消費電流化および高出力インピーダンス化を両立可能なトランスコンダクタンス回路を実現することができる。
以上説明したトランスコンダクタンス回路400は、図11に示すように、電流源50を設けず、NMOS21,22のソース端子を直接にグランドGNDへ接続する構成としてもよい。電流源50を設けないトランスコンダクタンス回路400においても、低電圧化と低消費電流化および高出力インピーダンス化、並びに、高い低周波利得を実現できる。
図12は、電流源410の具体的な一例を示す図である。
同図に示す電流源410は、抵抗411、電流源412、PMOS413、抵抗414、電流源415、演算増幅器416、PMOS417,418,419を有する。
抵抗411と電流源412は、電流源50が発生する電流2×I0に応じた所望の定電圧V1を発生する回路である。
具体的には、抵抗411と電流源412は直列接続されており、抵抗411を定電圧源VDD側、電流源412をグランドGnd側として、定電圧源VDDとグランドGndの間を接続している。これにより、抵抗411と電流源412の電流値に応じた所望の定電圧V1が発生する。
PMOS413、抵抗414及び電流源415は、トランスコンダクタンス回路400の左右いずれか一方としての、PMOS11、電流源50及び第1抵抗60(又は、PMOS12、電流源50及び第2抵抗70)を模したレプリカ回路であり、電流源410に対応する構成であるPMOS417に、電流源410の電流値の元となる電流源Ibを発生させる回路である。
具体的には、PMOS413と電流源415も直列接続されており、PMOS413のソース端子を定電圧源VDD側、電流源415をグランドGnd側として、定電圧源VDDとグランドGndの間を接続している。PMOS413のゲートードレイン間は、第1抵抗60及び第2抵抗70と抵抗値が等しい抵抗414で接続されている。PMOS413のゲートとグランドGNDの間は、NMOS417で接続されている。電流源415には、電流源50の半分の電流値に設定してある。これにより、PMOS413のドレインと電流源415の間に電圧V2が発生し、この電圧V2に応じた電流がNMOS417に流れる。
そして、演算増幅器416は、電圧V2と定電圧V1とを入力されており、定電圧V1と電圧V2の電位差がゼロとなる電圧をNMOS417のゲートに与える。これにより、NMOS417に流れる電流Ibは、定電圧V1に応じた電流値となる。このようにしてNMOS417に発生した電流Ibは、NMOS418,419にカレントミラーされる。
NMOS418,419には、例えばトランジスタサイズを2倍にする等により、NMOS417の2倍の電流が発生するように構成されている。これにより、図11の電流源410に相当するNMOS418,419に発生する電流2×Ibが、電流源410からトランスコンダクタンス回路400へ供給する電流として生成される。
このようにして生成された電流2×Ibは、入出力の同相電圧である「VDD-Vgs+Rfb×Ib」が、デバイスのバラつき等に依存せず一定とすることができる。
なお、以上説明した本技術に係るトランスコンダクタンス回路100~400は、出力段を付加してオペアンプとして実施されたり、電子機器の回路中に組み込まれて実施されたりするなど各種の態様で実施される。本技術に係るトランスコンダクタンス回路を組み込んで好適な電子回路としては、デバイスの微細化 低電源電圧化、低消費電力化の要請あるデジタル回路及びアナログ回路を有するものが例示される。
なお、本技術は上述した実施形態に限られず、上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また,本技術の技術的範囲は上述した実施形態に限定されず,特許請求の範囲に記載された事項とその均等物まで及ぶものである。
そして、本技術は、以下のような構成を取ることができる。
(1)
高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、
前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、
前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、
前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、
前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、
前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、
前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、
前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を備える半導体装置。
高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、
前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、
前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、
前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、
前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、
前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、
前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、
前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を備える半導体装置。
(2)
前記第3抵抗の中点から電流を引き抜く第1電流源を更に備える、前記(1)に記載の半導体装置。
前記第3抵抗の中点から電流を引き抜く第1電流源を更に備える、前記(1)に記載の半導体装置。
(3)
前記第3抵抗の中点へ電流を流し込む第2電流源を更に備える、前記(1)に記載の半導体装置。
前記第3抵抗の中点へ電流を流し込む第2電流源を更に備える、前記(1)に記載の半導体装置。
(4)
前記第3抵抗の中点と所定の定電圧源との間を接続する抵抗を更に備える、前記(1)に記載の半導体装置。
前記第3抵抗の中点と所定の定電圧源との間を接続する抵抗を更に備える、前記(1)に記載の半導体装置。
(5)
高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、
前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、
前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、
前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、
前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、
前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、
前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、
前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を差動入力段として備えるオペアンプ。
高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、
前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、
前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、
前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、
前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、
前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、
前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、
前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を差動入力段として備えるオペアンプ。
(6)
前記(1)~前記(4)の何れか1つに記載の半導体装置を備える電子機器。
前記(1)~前記(4)の何れか1つに記載の半導体装置を備える電子機器。
10…負荷となる一対のトランジスタ素子、20…差動ペア、30…第1出力部、40…第2出力部、50…電流源、60…第1抵抗、70…第2抵抗、80…第3抵抗、81…抵抗、82…抵抗、100…トランスコンダクタンス回路、200…トランスコンダクタンス回路、210…電流源、300…トランスコンダクタンス回路、310…抵抗、400…トランスコンダクタンス回路、410…電流源
Claims (6)
- 高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、
前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、
前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、
前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、
前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、
前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、
前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、
前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を備える半導体装置。 - 前記第3抵抗の中点から電流を引き抜く第1電流源を更に備える、請求項1に記載の半導体装置。
- 前記第3抵抗の中点へ電流を流し込む第2電流源を更に備える、請求項1に記載の半導体装置。
- 前記第3抵抗の中点と所定の定電圧源との間を接続する抵抗を更に備える、請求項1に記載の半導体装置。
- 高電位側電源と低電位側電源との間を接続する第1ライン上に介設された第1導電型の第1トランジスタ素子と、
前記高電位側電源と前記低電位側電源の間を接続する第2ライン上に介設された第1導電型の第2トランジスタ素子と、
前記第1ライン上に介設され、差動対の一方を構成する第2導電型の第3トランジスタ素子と、
前記第2ライン上に介設され、差動対の他方を構成する第2導電型の第4トランジスタ素子と、
前記第1トランジスタ素子と前記第3トランジスタ素子との間の前記第1ラインに接続した第1出力部と、
前記第2トランジスタ素子と前記第4トランジスタ素子との間の前記第2ラインに接続した第2出力部と、
前記第1トランジスタ素子の制御端子と前記第1出力部との間を接続する第1抵抗と、
前記第2トランジスタ素子の制御端子と前記第2出力部との間を接続する第2抵抗と、
前記第1トランジスタ素子の制御端子と前記第2トランジスタ素子の制御端子との間を接続する第3抵抗と、を差動入力段として備えるオペアンプ。 - 請求項1に記載の半導体装置を備える電子機器。
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WO2017030091A1 true WO2017030091A1 (ja) | 2017-02-23 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2016/073759 WO2017030091A1 (ja) | 2015-08-19 | 2016-08-12 | 半導体装置、オペアンプ及び電子機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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KR102048150B1 (ko) * | 2018-06-28 | 2019-11-22 | 주식회사 에프램 | 출력 Level Detection 회로 장치 |
KR102064081B1 (ko) * | 2018-07-29 | 2020-01-08 | 주식회사 에프램 | 전류 제한 저항 제어 증폭 회로 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5073365U (ja) * | 1973-11-07 | 1975-06-27 | ||
JPH09147573A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 半導体記憶装置 |
JPH11506580A (ja) * | 1995-05-30 | 1999-06-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 中間周波増幅器/リミッタ |
JP2009049585A (ja) * | 2007-08-16 | 2009-03-05 | Renesas Technology Corp | 差動増幅回路、ミキサ回路および受信装置 |
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2015
- 2015-08-19 JP JP2015162234A patent/JP2018157238A/ja active Pending
-
2016
- 2016-08-12 WO PCT/JP2016/073759 patent/WO2017030091A1/ja active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5073365U (ja) * | 1973-11-07 | 1975-06-27 | ||
JPH11506580A (ja) * | 1995-05-30 | 1999-06-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 中間周波増幅器/リミッタ |
JPH09147573A (ja) * | 1995-11-21 | 1997-06-06 | Seiko Epson Corp | 半導体記憶装置 |
JP2009049585A (ja) * | 2007-08-16 | 2009-03-05 | Renesas Technology Corp | 差動増幅回路、ミキサ回路および受信装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102048150B1 (ko) * | 2018-06-28 | 2019-11-22 | 주식회사 에프램 | 출력 Level Detection 회로 장치 |
KR102064081B1 (ko) * | 2018-07-29 | 2020-01-08 | 주식회사 에프램 | 전류 제한 저항 제어 증폭 회로 장치 |
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JP2018157238A (ja) | 2018-10-04 |
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