WO2016067374A1 - 半導体装置、パワーモジュール、および電力変換装置 - Google Patents

半導体装置、パワーモジュール、および電力変換装置 Download PDF

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渡辺　直樹
広行 吉元
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Definitions

  • the present invention relates to power conversion using a semiconductor switching element, and more particularly to improvement of short circuit tolerance.
  • low-loss power semiconductor switching elements using wide gap semiconductor materials such as silicon carbide (SiC) and gallium nitride (GaN) are being studied. Since SiC and GaN have a breakdown electric field strength about 10 times higher than that of silicon (Si), the thickness of the drift layer can be reduced to 1/10 of Si in the case of switching elements having the same breakdown voltage. By thinning the drift layer in this manner, the drift layer resistance can be greatly reduced, so that the on-resistance of the entire element can be reduced.
  • Power semiconductor switching elements are used in power conversion devices such as inverters.
  • power conversion devices such as inverters.
  • the control system monitors the load current, and when the load short circuit occurs, the circuit is shut off to protect the device. To do.
  • the semiconductor switching element is exposed to high voltage and large current stress during this time.
  • the load short-circuit tolerance is an index indicating a period during which a high-voltage and large-current stress can be sustained during the time until the protection circuit operates when the load is short-circuited.
  • the on-state continues for 10 microseconds when the load is short-circuited.
  • the element is required not to be broken.
  • the cause of the destruction of the element when the load is short-circuited is that the temperature of the element rapidly rises due to a large power loss that occurs when the load is short-circuited.
  • Si since the band gap of Si is about 1.1 eV, at a temperature of 200 ° C. or higher, Si becomes an intrinsic state, loses rectification, causes thermal runaway, and destroys the element.
  • the thickness of the drift layer can be reduced to one-tenth of that of Si, but this reduces the heat capacity of the element, so that heat generation is 10 times that of Si when the load is short-circuited.
  • the temperature rises markedly as compared with an element using Si.
  • the intrinsic carrier density is low and theoretically does not become intrinsic even at a high temperature of 1000 ° C.
  • the reliability of the elements other than the semiconductor, such as electrodes and insulating films deteriorates remarkably, so it is necessary to perform heat dissipation design and loss control different from those using Si elements. is there.
  • Patent Document 1 discloses a structure in which a load short-circuit resistance is increased in a semiconductor switching element using a wide gap semiconductor.
  • an electrode having a thickness of 50 ⁇ m or more made of aluminum or an aluminum alloy is brought into contact with the element surface to enhance a heat dissipation effect, and a current detection transistor is connected in parallel with the main semiconductor switching element.
  • a load short circuit is detected, and when the load is short circuited, the gate voltage of the main semiconductor switching element is limited.
  • Patent Document 2 discloses a technique for improving the short-circuit resistance by limiting the interval between well regions.
  • Patent Document 1 includes the formation of a very thick electrode of 50 ⁇ m or more, and the number of parts is increased to limit the current when the load is short-circuited. Disadvantageous.
  • the depletion layer extends from the well region to the drift layer even during normal operation, and the current path flowing from the channel to the drift layer is limited by the depletion layer extending from the opposite well region.
  • the on-resistance during normal operation increases.
  • the impurity concentration of the drift layer is lowered in order to ensure the breakdown voltage of the device, the depletion layer extends to the drift layer, which is disadvantageous for increasing the breakdown voltage.
  • an object of the present invention is to provide a semiconductor device, a power module, and a power conversion device that can reduce saturation current without increasing on-resistance, and have low loss and a large short-circuit tolerance. It is.
  • the above-described problem is solved by having a constriction region in which the body region and the insulating film face each other across the drift region.
  • a semiconductor switching element capable of reducing a saturation current without increasing an on-resistance, and having a low loss and a large short-circuit tolerance. Therefore, it is possible to suppress element destruction at the time of load short-circuiting of a power conversion device using this element, and it is possible to provide a power module and a power conversion device with low loss and high reliability.
  • FIG. 4 is a diagram corresponding to the A-A ′ cross section of FIG. 3 for explaining a unit active cell. It is an expanded sectional view for demonstrating a constriction area
  • FIG. 2 is a top view of an n-channel insulated gate bipolar transistor (IGBT) chip which is a semiconductor device according to an embodiment of the present invention.
  • a termination region 101 is provided in the peripheral region of the semiconductor chip so as to go around the end of the chip, and most of the inner region is an active region 102 and a gate pad region 103.
  • unit active cells 104 of transistors are laid. Note that the unit active cells 104 are spread over the entire active area 102, but in FIG. 2, the unit active cells 104 are displayed only in the central portion for easy viewing of the drawing.
  • FIG. 3 is an enlarged top view for explaining the unit active cell 104.
  • FIG. 4 is a diagram corresponding to the A-A ′ cross section of FIG. 3 for explaining the unit active cell 104.
  • an n ⁇ type drift region 4 containing nitrogen, phosphorus, etc. is formed in the SiC substrate on the first main surface side of the SiC substrate, That is, an n-type buffer region 3 containing nitrogen, phosphorus or the like is formed on the second main surface side of the SiC substrate.
  • ⁇ and “+” are signs representing the relative impurity concentration of the n-type or p-type conductivity. For example, in the case of the n-type, “n ⁇ ”, “n”, “n” The impurity concentration of the n-type impurity increases in the order of “ + ” and “n ++ ”.
  • the buffer region 3 is not necessarily required, but is provided for improving the breakdown voltage and suppressing conduction loss.
  • a p + -type collector region 2 containing aluminum or boron is formed below the buffer region 3, and a collector electrode 1 is provided below the p + -type collector region 2.
  • a p-type body region 5 containing aluminum, boron, or the like is formed inside the drift region 4.
  • An n + -type emitter region 6 containing nitrogen, phosphorus, etc., and aluminum, boron, etc. are formed inside the body region 5.
  • a p + -type emitter region 7 is formed.
  • a gate insulating film 8 is formed so as to cover a part of the n + -type emitter region 6, the body region 5, and the drift region 4, and a gate electrode 9 is provided so as to cover the gate insulating film 8. ing.
  • An emitter electrode 10 is formed so as to cover the remaining part of the n + -type emitter region 6 and the p + -type emitter region 7, and an interlayer insulating film 11 is formed to insulate the gate electrode 9 from the emitter electrode 10. Is formed.
  • a trench structure 12 is formed in an intermediate region between adjacent body regions 5 inside the drift region 4, and a constriction region 13 is provided in which the body region 5 and the gate insulating film 8 face each other with the drift region 4 interposed therebetween. It has been.
  • the side walls and the bottom surface of the trench structure 12 are boundaries between the gate insulating film 8 and the drift layer 4. That is, the sidewall of the trench structure 12 has the gate insulating film 8.
  • the end portion 14 in the longitudinal direction of the trench structure 12 is in contact with the body region 5.
  • the gate insulating film 8 and the body region 5 are in contact with each other at the end portion 14 in the longitudinal direction of the trench structure 12, and it is possible to prevent current from flowing through the end portion 14 in the longitudinal direction. Can be improved.
  • the body region 5 is continuously formed up to the portion in contact with the end portion 14 in the longitudinal direction of the trench structure 12, but the impurity concentration in the vicinity of the end portion 14 is made higher than that of the body region 5. Thus, the effect of suppressing the saturation current can be further improved.
  • the collector electrode 1 can be formed using a metal such as aluminum, titanium, nickel, or gold by a method such as sputtering or metal vapor deposition.
  • the collector region 2, the buffer region 3, and the drift region 4 may be formed by epitaxially growing the collector region 2, the buffer region 3, and the drift region 4 on the n-type or p-type bulk substrate in this order and then grinding the bulk substrate. It can be formed by grinding the bulk substrate after epitaxial growth in the order of the drift region 4, the buffer region 3, and the collector region 2 on the n-type or p-type bulk substrate.
  • the impurity concentration of the collector region 2 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more.
  • the impurity concentration of the buffer region 3 is, for example, a value lower than the impurity concentration of the collector region 2.
  • the impurity concentration of the drift region 4 is, for example, less than 5 ⁇ 10 15 cm ⁇ 3 .
  • the body region 5 can be formed in the drift layer by, for example, impurity implantation or epitaxial growth.
  • the emitter region 6 is a region formed by, for example, implanting impurities so as to have a high concentration of 1 ⁇ 10 19 cm ⁇ 3 or more.
  • the trench structure 12 can be formed by, for example, dry etching.
  • the gate insulating film 8 can be formed, for example, by wet oxidation, dry oxidation, or CVD (Chemical Vapor Deposition) of a silicon oxide film (SiO 2 film) after dry etching for forming the trench structure 12.
  • the gate electrode 9 is an electrode region formed by, after forming the gate insulating film 8, directly after CVD of polysilicon or CVD of amorphous silicon, and denatured into polysilicon by heat treatment.
  • the interlayer insulating film 11 can be formed by CVD or the like of a silicon oxide film (SiO 2 film), and the emitter electrode 10 is formed by sputtering or metal vapor deposition using a metal such as aluminum, titanium, or nickel. can do.
  • FIG. 5 shows an enlarged cross-sectional view in the vicinity of the stenosis region 13.
  • the length L of the gate insulating film 8 facing the body region 5 in the narrowed region 13 is made longer than the interval W between the body region 5 and the gate insulating film 8 in the narrowed region 13.
  • the length L of the gate insulating film facing the body region 5 corresponds to the depth of the trench structure 12.
  • the length L of the gate insulating film is, for example, 0.65 ⁇ m, and the interval W is, for example, 0.5 ⁇ m.
  • the current flowing at that time is usually determined by the saturation current characteristics of the channel part.
  • the current flowing from the emitter region 6 through the channel to the drift region 4 is restricted by the constriction region 13, whereby the current flowing to the element when the load is short-circuited can be suppressed. Since the path of the current flowing from the channel to the drift region 4 spreads within the drift region 4 at an angle of about 45 °, the path of the current flowing to the drift region 4 is limited by making the length L longer than the interval W. be able to.
  • the trench structure 12 and the body region 5 are in contact with each other at the end portion 14 in the longitudinal direction of the trench structure 12, and the current path other than the constriction region 13 can be narrowed.
  • the suppression effect can be further improved.
  • FIG. 6 shows the relationship between the interval W and the saturation current density.
  • the saturation current density is calculated when the length L is 0.65 ⁇ m, the gate voltage is 15 V, and the collector voltage is half the withstand voltage.
  • the saturation current density decreases only slightly even if the interval W decreases.
  • the saturation current density decreases as the interval W decreases, and when the interval W is near 0.65 ⁇ m, the saturation current density decreases rapidly.
  • the effect of reducing the saturation current density can be obtained by setting the interval W, which is the width of the constriction region, to less than 1 ⁇ m, that is, by setting the interval W to a submicron or less. Further, by making the length L longer than the interval W, it is possible to sufficiently suppress the current flowing through the element when the load is short-circuited.
  • FIG. 7 shows the relationship between the collector-emitter voltage and the collector current density. When the length L is 0.65 ⁇ m and the interval W is 1.0 ⁇ m is indicated by a one-dot chain line, the interval W is 0.5 ⁇ m is indicated by a broken line, and the IGBT structure without the constriction region shown in FIG. The solid lines indicate the calculation results. For example, the ON voltage at a collector current density of 100 A / cm 2 is 3.6 V.
  • the semiconductor device of this embodiment has a constricted region in which the body region and the insulating film are opposed to each other with the drift region interposed therebetween, thereby sufficiently reducing the saturation current and suppressing an increase in on-voltage. It becomes possible. Since the present invention relates to an insulated gate structure on the element surface, the present invention is not limited to an IGBT, and can be applied to a semiconductor switching element having an insulated gate structure such as a metal oxide semiconductor field effect transistor (MOSFET). When applied to the MOSFET, the p + -type collector region 2 of this embodiment is not provided. Further, the present invention is not limited to the n-type channel structure but can be applied to a p-type channel structure. As a semiconductor material used in the semiconductor device, for example, Si or GaN can be applied in addition to the SiC of this embodiment.
  • a semiconductor material used in the semiconductor device for example, Si or GaN can be applied in addition to the SiC of this embodiment.
  • FIG. 8 shows a cross-sectional structure of an n-channel IGBT according to the second embodiment of the present invention.
  • FIG. 9 shows an enlarged view of the vicinity of the constriction region 13 of this embodiment.
  • the length L of the gate insulating film in the narrowed region 13 is set to the length of the body region in the narrowed region 13, that is, the depth of the body region 5. It is shorter than the length D.
  • Others are the same as those in the first embodiment, and thus the description thereof is omitted.
  • the end portion of the gate insulating film 8 is present in the region sandwiched between the body regions 5, so that the electric field generated in the gate insulating film 8 during the off operation can be relaxed and the reliability of the gate insulating film 8 can be reduced. It becomes possible to improve the property.
  • FIG. 10 shows a cross-sectional structure of an n-channel IGBT according to the third embodiment of the present invention.
  • an n ⁇ type drift region 4 containing nitrogen, phosphorus or the like is formed on a SiC substrate, and an n type buffer region 3 containing nitrogen, phosphorus or the like is formed below the n ⁇ type drift region 4.
  • a p + -type collector region 2 containing aluminum or boron is formed below the buffer region, and a collector electrode 1 is provided below the p + -type collector region 2.
  • a p-type body region 5 containing aluminum, boron, or the like is formed inside the drift region 4.
  • the body region 5 contains an n + -type emitter region 6 containing nitrogen, phosphorus, etc., and aluminum, boron, etc.
  • a p + -type emitter region 7 is formed.
  • the constriction region 13 in which the body region 5 and the gate insulating film 8 are opposed to each other across the drift region 4 is provided.
  • Gate insulating film 8 is formed so as to cover part of emitter region 6, body region 5, and drift region 4.
  • a first gate electrode 9 a is provided so as to cover the gate insulating film 8, and a second gate electrode 9 b is provided so as to cover the gate insulating film 8 in the narrowed region 13.
  • the first gate electrode 9a and the second gate electrode 9b can be formed, for example, by depositing polysilicon or the like and patterning it by dry etching, as in the first embodiment.
  • an emitter electrode 10 is formed so as to cover the remaining part of the emitter region 6 and the p + -type emitter region 7, and the first gate electrode 9a, the second gate electrode 9b, and the emitter electrode 10 are connected to each other.
  • An interlayer insulating film 11 is formed for insulation.
  • the gate electrode is separated into two, the inversion layer is controlled by one gate electrode, and the storage layer is controlled by the other gate electrode, so that the gate capacitance is reduced and the inversion layer is controlled. It is possible to improve the switching speed.
  • the structure of the gate electrode of the present embodiment can be applied to other semiconductor switching elements having an insulated gate structure such as a MOSFET, and is not limited to the n-type channel structure but can be applied to a p-type channel structure.
  • the semiconductor material can be applied to, for example, Si or GaN other than the SiC exemplified in this embodiment.
  • the gate voltage 111 is always applied to the second gate electrode 9b for controlling the storage layer, and the first gate electrode 9a is applied to the semiconductor device of the third embodiment.
  • This is a power conversion device for switching elements by connecting the output of the gate drive circuit 110.
  • the storage layer is always generated during the device operation using the second gate electrode 9b, and the element is switched by repeating generation and disappearance of the inversion layer using the first gate electrode 9a.
  • an increase in gate capacitance can be suppressed and the switching speed can be improved.
  • a first gate electrode 9a and a second gate electrode 9b are connected via a resistor 112 and an inductor 113, and the first gate electrode 9a is driven by a gate.
  • the output of the circuit 110 is connected.
  • the power module is provided with a single gate terminal, and the output of the gate drive circuit 110 is connected to the gate terminal.
  • the gate control signal from the gate drive circuit 110 is input to the first gate electrode 9a.
  • a second gate electrode 9b is connected to the gate terminal via a resistor 112 and an inductor 113, and a gate control signal delayed by the resistor 112 and the inductor 113 is input to the second gate electrode 9b.
  • the gate voltage is set to be applied to the second gate electrode 9b in the initial state, and the gate control signal is switched faster than the delay due to the resistor 112 and the inductor 113 during the operation of the element, so that the second gate electrode 9b is always switched. It can be kept on. Therefore, it is possible to input different control signals to the first gate electrode 9a and the second gate electrode 9b using one gate terminal of the power module, thereby suppressing an increase in gate capacitance and improving the switching speed. It becomes possible.
  • the resistor 112 and the inductor 113 can be incorporated in a power module using a semiconductor switching element, the gate drive circuit 110 provided outside can be simplified. Therefore, the cost of the power conversion device can be reduced.
  • the sixth embodiment is a three-phase motor system to which the semiconductor switching element, power module, or power converter according to the first to fifth embodiments of the present invention is applied.
  • FIG. 13 shows the circuit configuration of the three-phase motor system of this embodiment.
  • the inverter converts the electric energy of the DC power source into an AC current and controls the rotation speed of the three-phase motor 206 at a variable speed.
  • the upper arm portion 201a and the lower arm portion 201b are connected in series, and three series connection circuits thereof are connected in parallel.
  • Each arm unit 201 includes a semiconductor switching element 202 such as an IGBT and a free wheel diode 203, for example.
  • FIG. 14 shows a block diagram of an example of a three-phase motor system applied to a railway vehicle.
  • a high voltage alternating current of 25 kV or 15 kV flows through the overhead line 301, and electric power is supplied to the railway vehicle via the pantograph 302.
  • the high-voltage alternating current supplied to the railway vehicle is stepped down to, for example, 3.3 kV alternating current by the insulated main transformer 303 and then forward converted to 3.3 kV direct current by the converter 305. Thereafter, this direct current is converted into alternating current by the inverter 307 via the capacitor 306, and a desired three-phase alternating current is output to the three-phase motor 206 to drive the three-phase motor 206.

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Abstract

　半導体スイッチング素子単体で飽和電流を減少させて負荷短絡時の損失を抑制する場合に、チャネル長を長くするなどの方法では、飽和電流とオン抵抗がトレードオフの関係にあり、飽和電流を減少させるとオン抵抗が増大する。半導体スイッチング素子の低損失化のため、オン抵抗を増大させずに飽和電流を減少させることが課題である。　本発明では、ボディ領域と絶縁膜がドリフト領域を挟んで対向している狭窄領域を有することで、上述の課題を解決する。

Description

半導体装置、パワーモジュール、および電力変換装置
　本発明は半導体スイッチング素子を用いた電力変換に関し，特に短絡耐量の向上に関する。
　パワーエレクトロニクス機器の省エネルギー化のため、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドギャップ半導体材料を用いた低損失パワー半導体スイッチング素子が研究されている。ＳｉＣやＧａＮは絶縁破壊電界強度がシリコン（Ｓｉ）より１０倍程度高いため、同じ耐圧のスイッチング素子の場合、ドリフト層の膜厚をＳｉの１０分の１にすることができる。このようにドリフト層を薄くすることにより、ドリフト層抵抗が大幅に下げられるため、素子全体のオン抵抗を下げることができる。
　パワー半導体スイッチング素子はインバータなどの電力変換装置に用いられる。電力変換装置では誤動作や接続ミスなどにより負荷短絡が発生する可能性があるが、通常は制御システムが負荷電流を監視し、負荷短絡が発生した場合には回路を遮断するなどして装置を保護する。しかし、制御システムが負荷短絡を検出して保護回路を動作させるまでには数マイクロ秒程度の時間が必要となるため、この間半導体スイッチング素子は高電圧かつ大電流のストレスに曝される。
　負荷短絡耐量は、負荷短絡時に保護回路が動作するまでの時間において、高電圧かつ大電流のストレスに耐えられる期間を示す指標であり、一般的には負荷短絡時にオン状態が１０マイクロ秒続いても素子が壊れないことが求められる。
　負荷短絡時に素子が破壊する原因は、負荷短絡時に発生する多大な電力損失により素子の温度が急激に上昇することである。Ｓｉを用いたスイッチング素子の場合、Ｓｉのバンドギャップが１．１ｅＶ程度であるため、２００℃以上の温度ではＳｉが真性状態となり整流性を失って熱暴走を起こし、素子が破壊する。
　ＳｉＣやＧａＮを用いた半導体スイッチング素子の場合、ドリフト層の膜厚をＳｉの１０分の１にすることができるが、それにより素子の熱容量が減少するため、負荷短絡時にはＳｉの１０倍の発熱が生じ、Ｓｉを用いた素子に比べ格段に温度が上昇する。ＳｉＣやＧａＮなどのワイドギャップ半導体の場合、真性キャリア密度が低く、理論的には１０００℃の高温でも真性状態にはならない。しかしそのような高温では、電極や絶縁膜など、素子を構成する要素のうち半導体以外の部分の信頼性が著しく悪化するため、Ｓｉを用いた素子とは異なる放熱設計や損失制御を行う必要がある。
　特許文献１では、ワイドギャップ半導体を用いた半導体スイッチング素子において、負荷短絡耐量を高めた構造が開示されている。特許文献１に開示の技術では、素子表面にアルミニウムもしくはアルミニウム合金でできた厚さ５０μｍ以上の電極を接触させて放熱効果を高めるとともに、電流検出用トランジスタを主半導体スイッチング素子と並列に接続して負荷短絡を検出し、負荷短絡時には主半導体スイッチング素子のゲート電圧を制限するように動作させている。
　特許文献２では、ウエル領域の間隔を制限することで、短絡耐量を向上させる技術が開示されている。
特開２００６－３１９２１３号公報 特開２０１２－３３７３１号公報
　上述のように、半導体スイッチング素子を用いてインバータ等の電力変換装置を動作させる場合、負荷短絡時に生じる発熱により素子が壊れる可能性がある。特にＳｉＣなどのワイドギャップ半導体では負荷短絡時の温度上昇幅が大きくなるため、半導体スイッチング素子の破壊を防ぐため、素子の短絡耐量を確保する必要がある。半導体スイッチング素子単体で飽和電流を減少させて負荷短絡時の損失を抑制する場合に、チャネル長を長くするなどの方法では、飽和電流とオン抵抗がトレードオフの関係にあり、飽和電流を減少させるとオン抵抗が増大する。半導体スイッチング素子の低損失化のため、オン抵抗を増大させずに飽和電流を減少させることが課題である。
　特許文献１に開示の技術では、５０μｍ以上という非常に厚い電極の形成が含まれており、また、負荷短絡時の電流制限のために部品点数を増やしているため、コストや信頼性の面で不利となる。
　特許文献２に開示の技術では、通常動作時もウエル領域からドリフト層に空乏層が伸び、チャネルからドリフト層を流れる電流の経路は、相対するウエル領域から伸びた空乏層により制限されるため、通常動作時のオン抵抗が増大する。さらに、素子の耐圧を確保するために、ドリフト層の不純物濃度を下げれば、ドリフト層への空乏層の伸びが大きくなるため、高耐圧化に不利である。
　以上の課題を鑑み、本発明の目的は、オン抵抗を増大させずに飽和電流を減少させ、低損失かつ大きな短絡耐量を持つことが可能な半導体装置、パワーモジュールおよび電力変換装置を提供することである。
　本発明では、ボディ領域と絶縁膜がドリフト領域をはさんで対向している狭窄領域を有することで、上述の課題を解決する。
　本発明によれば、オン抵抗を増大させずに飽和電流を減少させ、低損失かつ大きな短絡耐量を持つことが可能な半導体スイッチング素子が提供される。したがってこの素子を用いた電力変換装置の負荷短絡時の素子破壊を抑制することが可能となり、低損失かつ信頼性の高いパワーモジュールおよび電力変換装置を提供することが可能となる。
本発明の実施例の比較例のＩＧＢＴの構造を示す図である。 本発明の実施例の半導体装置であるｎチャネルＩＧＢＴチップの上面図である。 単位アクティブセルを説明するための拡大上面図である。 単位アクティブセルを説明するための、図３のＡ－Ａ’断面に対応する図である。 狭窄領域を説明するための拡大断面図である。 狭窄領域中のボディ領域とゲート絶縁膜の間隔Ｗと飽和電流の関係を示す図である。 狭窄領域中のボディ領域とゲート絶縁膜の間隔Ｗを変化させた場合のｎチャネルＩＧＢＴの電流－電圧特性を示す図である。 本発明の第２の実施例に係るｎチャネルＩＧＢＴの断面構造を説明するための図である。 本発明の第２の実施例に係るｎチャネルＩＧＢＴの狭窄領域を説明するための図である。 本発明の第３の実施例に係るｎチャネルＩＧＢＴの断面構造を説明するための図である。 本発明の第４の実施例に係る電力変換装置を説明するための図である。 本発明の第５の実施例に係る電力変換装置を説明するための図である。 本発明の第６の実施例に係る三相モータシステムの回路構成を示す図である。 本発明の第７の実施例に係る鉄道車両のモータ駆動システムを示す図である。
　以下、本発明の実施例について、図面を参照して詳細に説明する。図２は本発明の実施例の半導体装置であるｎチャネル絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）チップの上面図である。半導体チップの周辺領域には、チップの端部を周回するようにターミネーション領域１０１が設けられており、その内側のほとんどの領域はアクティブ領域１０２およびゲートパッド領域１０３となっている。アクティブ領域１０２内はトランジスタの単位アクティブセル１０４が敷き詰められている。なお、単位アクティブセル１０４はアクティブ領域１０２全体に敷き詰められているが、図２では図面を見やすくするために中央部のみに表示した。図３は、単位アクティブセル１０４を説明するための拡大上面図である。図４は、単位アクティブセル１０４を説明するための、図３のＡ－Ａ’断面に対応する図である。
　図４に示したように本実施例の半導体装置には、ＳｉＣ基板の第１主面側のＳｉＣ基板内に、窒素やリンなどを含むｎ－型ドリフト領域４が形成されており、その下部、すなわちＳｉＣ基板の第２主面側には窒素やリンなどを含むｎ型バッファ領域３が形成されている。ここで、「－」および「＋」は、導電型がｎ型またはｐ型の相対的な不純物濃度を表記した符号であり、例えばｎ型の場合、「ｎ－」、「ｎ」、「ｎ＋」、「ｎ＋＋」の順にｎ型不純物の不純物濃度が高くなる。なお、バッファ領域３は必ずしも必要なものではないが、耐圧の向上と導通損失の抑制のために設けられている。バッファ領域３の下部にはアルミニウムやボロンなどを含むｐ＋型コレクタ領域２が形成されており、その下部にはコレクタ電極１が備えられている。
　ドリフト領域４内部には、アルミニウムやボロンなどを含むｐ型ボディ領域５が形成されており、ボディ領域５内部には、窒素やリンなどを含むｎ＋型エミッタ領域６、およびアルミニウムやボロンなどを含むｐ＋型エミッタ領域７が形成されている。ｎ＋型エミッタ領域６の一部と、ボディ領域５と、ドリフト領域４とを被覆するようにゲート絶縁膜８が形成されており、ゲート絶縁膜８を被覆するようにゲート電極９が備えられている。ｎ＋型エミッタ領域６の残りの一部とｐ＋型エミッタ領域７とを被覆するようにエミッタ電極１０が形成されており、ゲート電極９とエミッタ電極１０を絶縁するために層間絶縁膜１１が形成されている。
　ドリフト領域４内部の隣り合うボディ領域５が相対する中間の領域にトレンチ構造１２が形成されており、ボディ領域５とゲート絶縁膜８がドリフト領域４を挟んで対向している狭窄領域１３が設けられている。ここで、トレンチ構造１２の側壁および底面は、ゲート絶縁膜８とドリフト層４の境界である。すなわち、トレンチ構造１２の側壁は、ゲート絶縁膜８を有している。素子構造を上面から見た場合、図３に示すように、トレンチ構造１２の長手方向に沿って、ドリフト層４、ボディ領域５、およびエミッタ領域６が存在する。したがって、トレンチ構造１２の短手方向に、トレンチ構造１２と間隔を空けてボディ領域５が存在する。また、図３に示すように、トレンチ構造１２の長手方向の終端部１４はボディ領域５と接していることが望ましい。これにより、トレンチ構造１２の長手方向の終端部１４でゲート絶縁膜８とボディ領域５が接し、長手方向の終端部１４で電流が流れることを防ぐことができ、後述する飽和電流の抑制の効果を向上させることができる。また本実施例では、ボディ領域５が、トレンチ構造１２の長手方向の終端部１４に接する箇所まで連続して形成されているが、終端部１４近傍の不純物濃度をボディ領域５よりもさらに高くすることで、より飽和電流の抑制の効果を向上させることもできる。
　コレクタ電極１は、例えばアルミニウム、チタン、ニッケル、または金などの金属を用いて、スパッタや金属蒸着法などの方法により形成することができる。コレクタ領域２、バッファ領域３、およびドリフト領域４は、例えば、ｎ型またはｐ型のバルク基板上にコレクタ領域２、バッファ領域３、ドリフト領域４の順番でエピタキシャル成長した後にバルク基板を研削する、あるいは、ｎ型またはｐ型のバルク基板上にドリフト領域４、バッファ領域３、コレクタ領域２の順番でエピタキシャル成長した後にバルク基板を研削することで形成することができる。
　コレクタ領域２の不純物濃度は、例えば１×１０１８ｃｍ－３以上である。バッファ領域３の不純物濃度は、例えばコレクタ領域２の不純物濃度より低い値である。ドリフト領域４の不純物濃度は、例えば５×１０１５ｃｍ－３未満である。ボディ領域５は例えば不純物注入またはエピタキシャル成長などでドリフト層中に形成することができる。エミッタ領域６は、例えば不純物を１×１０１９ｃｍ－３以上などの高濃度になるよう注入するなどして形成した領域である。トレンチ構造１２は例えばドライエッチングなどにより形成することができる。ゲート絶縁膜８は、トレンチ構造１２の形成のためのドライエッチング後に、例えばウェット酸化、ドライ酸化あるいはシリコン酸化膜（ＳｉＯ２膜）のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって形成することができる。
　ゲート電極９は、ゲート絶縁膜８の形成後、その直上にポリシリコンのＣＶＤまたはアモルファスシリコンのＣＶＤ後，熱処理でポリシリコンに変性させるなどして形成された電極領域である。層間絶縁膜１１は、シリコン酸化膜（ＳｉＯ２膜）のＣＶＤなどによって形成することができ、エミッタ電極１０は、アルミニウム、チタン、またはニッケルなどの金属を用いて、スパッタや金属蒸着法などにより形成することができる。
　図５に狭窄領域１３付近の断面拡大図を示す。本実施例では、狭窄領域１３における、ボディ領域５と対向するゲート絶縁膜８の長さＬを、狭窄領域１３中のボディ領域５とゲート絶縁膜８の間隔Ｗよりも長くする。本実施例では、ボディ領域５と対向するゲート絶縁膜の長さＬは、トレンチ構造１２の深さに対応する。ゲート絶縁膜の長さＬは例えば０．６５μｍであり、間隔Ｗは例えば０．５μｍである。
　負荷短絡時は素子のコレクタとエミッタの間に電源電圧が印加されるが、通常その時に流れる電流はチャネル部の飽和電流特性により決定される。本実施例では、エミッタ領域６からチャネルを通ってドリフト領域４に流れた電流の経路を、狭窄領域１３により制限することで、負荷短絡時に素子に流れる電流を抑制することができる。チャネルからドリフト領域４に流れる電流の経路は、ドリフト領域４内をおよそ４５°の角度で広がるため、長さＬを間隔Ｗよりも長くすることにより、ドリフト領域４に流れる電流の経路を制限することができる。さらに本実施例では、上述のように、トレンチ構造１２の長手方向の終端部１４でトレンチ構造１２とボディ領域５が接しており、狭窄領域１３以外の電流経路を狭めることができ、飽和電流の抑制の効果をさらに向上させることができる。
　次に、通常動作時について考えると、狭窄領域１３においてボディ領域５からドリフト領域４中に向けて空乏層が伸びるため、狭窄領域１３を流れる電流が抑制される。一方、ゲート電極に電圧が印加されている場合、ドリフト領域４中のゲート絶縁膜８と接している領域に電子濃度の高い蓄積層が形成されるため、エミッタ領域６からチャネルを通ってドリフト領域４に流れる電流は、チャネルを流れた後、蓄積層を通ってドリフト層４に流れる。蓄積層は電子濃度が高いため、電流はほとんど抑制されることなく狭窄領域１３中を流れ、オン抵抗の増大を防ぐことができる。
　本実施例のＩＧＢＴをモデル化した計算機実験の結果を図６および図７に示す。図６は間隔Ｗと飽和電流密度の関係を示している。本計算機実験では、長さＬを０．６５μｍとし、ゲート電圧を１５Ｖ、コレクタ電圧を耐圧の２分の１とした場合の飽和電流密度を計算している。図６に示されるように、間隔Ｗがミクロンオーダーと大きい領域では、間隔Ｗが減少しても飽和電流密度は僅かにしか減少しない。それに対し、間隔Ｗが１μｍ未満になると間隔Ｗの減少に応じて飽和電流密度が減少し、さらに間隔Ｗが０．６５μｍ近傍になると飽和電流密度が急激に減少している。このように、狭窄領域の幅である間隔Ｗを１μｍ未満とする、すなわち間隔Ｗをサブミクロン以下にすることで、飽和電流密度を減少させる効果が得られる。また、長さＬを間隔Ｗよりも長くすることで、負荷短絡時に素子に流れる電流を十分に抑制することができる。図７はコレクタ‐エミッタ間電圧とコレクタ電流密度の関係を示している。長さＬを０．６５μｍとし、間隔Ｗが１．０μｍの場合を一点鎖線で、間隔Ｗが０．５μｍの場合を破線で、図１に比較例として示した狭窄領域がないＩＧＢＴ構造の場合を実線で、それぞれ計算結果を示しているが、例えばコレクタ電流密度１００Ａ／ｃｍ２のときのオン電圧はいずれも３．６Ｖである。
　以上のように、本実施例の半導体装置は、ボディ領域と絶縁膜がドリフト領域を挟んで対向している狭窄領域を有することで、飽和電流を十分減少させるとともに、オン電圧の増大を抑制することが可能となる。なお、本発明は素子表面の絶縁ゲート構造に関する発明であるため、ＩＧＢＴに限らず、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの絶縁ゲート構造を有する半導体スイッチング素子に適用可能である。ＭＯＳＦＥＴに適用した場合には、本実施例のｐ＋型コレクタ領域２が無い構成になる。また、本発明はｎ型チャネル構造に限らず、ｐ型チャネル構造に適用可能である。半導体装置の用いる半導体材料には、本実施例のＳｉＣ以外に、例えばＳｉやＧａＮなどが適用可能である。
　本発明の第２の実施例に係るｎチャネルＩＧＢＴの断面構造を図８に示す。また、図９に、本実施例の狭窄領域１３付近の拡大図を示す。本実施例は、第１の実施例に対して、図９に示すように、狭窄領域１３のゲート絶縁膜の長さＬを、狭窄領域１３のボディ領域の長さ、すなわちボディ領域５の深さＤよりも短くしたものである。その他については第１の実施例と同様であるため、説明を省略する。
　本実施例のように、ゲート絶縁膜８の端部をボディ領域５で挟まれた領域内に存在させることで、オフ動作時にゲート絶縁膜８に生じる電界を緩和させ、ゲート絶縁膜８の信頼性を向上させることが可能となる。
　本発明の第３の実施例に係るｎチャネルＩＧＢＴの断面構造を図１０に示す。第３の実施例ではＳｉＣ基板に窒素やリンなどを含むｎ－型ドリフト領域４が形成されており、その下部には窒素やリンなどを含むｎ型バッファ領域３が形成されている。バッファ領域の下部にはアルミニウムやボロンなどを含むｐ＋型コレクタ領域２が形成されており、その下部にはコレクタ電極１が備えられている。ドリフト領域４内部にはアルミニウムやボロンなどを含むｐ型ボディ領域５が形成されており、ボディ領域５内部には、窒素やリンなどを含むｎ＋型エミッタ領域６、およびアルミニウムやボロンなどを含むｐ＋型エミッタ領域７が形成されている。ドリフト領域４内部のボディ領域５が相対する領域にトレンチ構造１２を形成することにより、ボディ領域５とゲート絶縁膜８がドリフト領域４をはさんで対向している狭窄領域１３が備えられている。そして、エミッタ領域６の一部と、ボディ領域５、およびドリフト領域４を被覆するようにゲート絶縁膜８が形成されている。ゲート絶縁膜８を被覆するように第１ゲート電極９ａが備えられ、狭窄領域１３のゲート絶縁膜８を被覆するように第２ゲート電極９ｂが備えられている。第１ゲート電極９ａおよび第２ゲート電極９ｂは、例えば、第１の実施例と同様にポリシリコンなどを成膜し、それをドライエッチングでパターニングするなどして形成することができる。
　さらに、エミッタ領域６の残りの一部とｐ＋型エミッタ領域７とを被覆するようにエミッタ電極１０が形成されており、第１ゲート電極９ａ、第２ゲート電極９ｂ、およびエミッタ電極１０を互いに絶縁するために、層間絶縁膜１１が形成されている。
　本実施例のようにゲート電極を２つに分離し、一方のゲート電極で反転層の制御を行い、他方のゲート電極で蓄積層の制御を行うことで、ゲート容量を小さくして、反転層のスイッチング速度を向上させることが可能となる。
　本実施例のゲート電極の構造は、ＭＯＳＦＥＴなどの絶縁ゲート構造を有する他の半導体スイッチング素子にも適用可能であり、また、ｎ型チャネル構造に限らず、ｐ型チャネル構造に適用可能である。半導体材料は本実施例で例示したＳｉＣ以外に、例えばＳｉやＧａＮなどに適用可能である。
　本実施例は、第３の実施例の半導体装置に対して、図１１に示すように、蓄積層の制御を行う第２ゲート電極９ｂに常時ゲート電圧１１１を印加し、第１ゲート電極９ａにゲート駆動回路１１０の出力を接続して素子のスイッチングを行う電力変換装置である。
　本実施例の電力変換装置では、第２ゲート電極９ｂを用いて蓄積層をデバイス動作中に常に生じさせ、第１ゲート電極９ａを用いて反転層の生成と消滅を繰り返させることで素子をスイッチングさせることにより、ゲート容量の増大を抑制し、スイッチング速度を向上させることが可能となる。
　本実施例の電力変換装置は、図１２に示すように、第１ゲート電極９ａと第２ゲート電極９ｂが抵抗１１２およびインダクタ１１３を介して接続されており、第１ゲート電極９ａにはゲート駆動回路１１０の出力が接続されている。
　本実施例の電力変換装置では、パワーモジュールには１つにまとめたゲート端子を設け、該ゲート端子にゲート駆動回路１１０の出力を接続する。これにより、第１ゲート電極９ａには、ゲート駆動回路１１０からのゲート制御信号が入力される。さらに、該ゲート端子に抵抗１１２およびインダクタ１１３を介して第２ゲート電極９ｂが接続されており、抵抗１１２とインダクタ１１３により遅延させたゲート制御信号が第２ゲート電極９ｂに入力される。初期状態で第２ゲート電極９ｂにゲート電圧が印加されるように設定し、素子動作時は抵抗１１２とインダクタ１１３による遅延よりも速くゲート制御信号をスイッチングさせることで、第２ゲート電極９ｂを常にオンの状態に保つことが可能となる。したがって、パワーモジュールの１つのゲート端子を用いて、第１ゲート電極９ａおよび第２ゲート電極９ｂに異なる制御信号を入力することができ、ゲート容量の増大を抑制し、スイッチング速度を向上させることが可能となる。
　また、抵抗１１２とインダクタ１１３は半導体スイッチング素子を用いたパワーモジュールの中に組み込むことができるため、外部に設けるゲート駆動回路１１０の簡素化が可能となる。したがって、電力変換装置の低コスト化が可能となる。
　第６の実施例は、本発明の第１から第５の実施例による半導体スイッチング素子、パワーモジュール、または電力変換装置を適用した三相モータシステムである。
　図１３に、本実施例の三相モータシステムの回路構成を示す。本実施例の三相モータシステムでは、インバータで直流電源の電気エネルギーを交流電流に変換し、三相モータ２０６の回転数を可変速制御する。Ｕ端子２０５、Ｖ端子２０６、およびＷ端子２０７の各相において、それぞれ上アーム部２０１ａと下アーム部２０１ｂが直列に接続されており、その直列接続回路が３つ並列に接続されている。各アーム部２０１は、例えばＩＧＢＴなどの半導体スイッチング素子２０２とフリーホイールダイオード２０３で構成されている。
　図１３の上アーム部２０１ａおよび下アーム部２０１ｂに、本発明の第１乃至第５の実施例の半導体スイッチング素子、パワーモジュール、または電力変換装置を適用することにより、例えばノイズによる誤動作や接続ミスなどの要因により負荷短絡が発生した場合、負荷短絡時に発生する素子の発熱を抑制することが可能となる。したがって、負荷短絡時に保護回路が動作するまでの間、熱による素子の破壊を防ぐことができ、電力変換装置の信頼性を向上させることが可能となる。
　本発明の短絡耐量を増大させた半導体スイッチング素子を適用した電力変換装置は、例えば鉄道車両に適用することができる。鉄道車両に適用される三相モータシステムの一例のブロック図を図１４に示す。架線３０１には例えば２５ｋＶまたは１５ｋＶの高圧交流が流れており、鉄道車両にはパンタグラフ３０２を介して電力が供給される。鉄道車両に供給された高圧交流は、絶縁型の主変圧器３０３により、例えば３．３ｋＶの交流に降圧され、次にコンバータ３０５により３．３ｋＶの直流に順変換される。その後、この直流はキャパシタ３０６を介してインバータ３０７によって交流に変換され、三相モータ２０６に所望の三相交流が出力されて、三相モータ２０６が駆動する。
　鉄道車両の三相モータシステムを構成するコンバータ３０５またはインバータ３０７に、第１乃至第５の実施例の半導体スイッチング素子、パワーモジュール、または電力変換装置を適用することで、低消費電力で信頼性の高い鉄道車両を提供することが可能となる。
　１：コレクタ電極、２：ｐ＋型コレクタ領域、３：ｎ型バッファ領域、４：ｎ－型ドリフト領域、５：ｐ型ボディ領域、６：ｎ＋型エミッタ領域、７：ｐ＋型エミッタ領域、８：ゲート絶縁膜、９：ゲート電極、１０：エミッタ電極、１１：層間絶縁膜、１２：トレンチ構造、１３：狭窄領域、１４：トレンチ構造の長手方向の終端部。

Claims (15)

  1. 　第１主面および第２主面を有する半導体基板と、
    　前記半導体基板内の前記第１主面側に設けられているドリフト領域と、
    　前記第２主面側に設けられている第１電極と、
    　前記ドリフト領域内に設けられているボディ領域と、
    　前記ドリフト領域内に前記ボディ領域と間隔を空けて設けられ、絶縁膜の側壁を有するトレンチと、
    　前記トレンチの内部に設けられている第２電極と、を有し、
    　前記間隔が１μｍ未満であり、且つ前記トレンチの深さよりも短いことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記トレンチの長手方向の端部が前記ボディ領域に接していることを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記ボディ領域の深さが前記トレンチの深さよりも大きいことを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記第２主面側に設けられており、前記ドリフト層とは異なる導電型を有するコレクタ領域を有し、
    　前記コレクタ領域は前記第１電極に接続されていることを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記半導体基板は炭化ケイ素を含むことを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置を有し、
    　前記第２電極が、ゲート駆動回路の出力に接続する端子とインダクタを介して接続されていることを特徴とするパワーモジュール。
  7. 　請求項１に記載の半導体装置を有し、
    　前記第２電極が、ゲート駆動回路の出力とインダクタを介して接続されていることを特徴とする電力変換装置。
  8. 　第１主面および第２主面を有する半導体基板と、
    　前記半導体基板内の前記第１主面側に設けられている第１導電型を有する第１半導体領域と、
    　前記第２主面側に設けられている第１電極と、
    　前記第１半導体領域内に設けられている前記第１導電型とは異なる第２導電型を有する第２半導体領域と、
    　前記第１半導体領域内に設けられ、絶縁膜の側壁を有するトレンチと、
    　前記トレンチの内部に設けられている第２電極と、を有し、
    　前記トレンチの短手方向には、前記トレンチと間隔を空けて前記第２半導体領域が存在し、
    　前記トレンチの長手方向の端部が前記第２導電型を有する第３半導体領域に接していることを特徴とする半導体装置。
  9. 　請求項８に記載の半導体装置において、
    　前記第２半導体領域と前記第３半導体領域とが連続していることを特徴とする半導体装置。
  10. 　請求項８に記載の半導体装置において、
    　前記第２主面側に設けられている前記第２導電型を有する第４半導体領域を有し、
    　前記第４半導体領域は前記第１電極に接続されていることを特徴とする半導体装置。
  11. 　請求項８に記載の半導体装置において、
    　前記半導体基板は炭化ケイ素を含むことを特徴とする半導体装置。
  12. 　請求項８に記載の半導体装置を有し、
    　前記第２電極が、ゲート駆動回路の出力に接続する端子とインダクタを介して接続されていることを特徴とするパワーモジュール。
  13. 　請求項８に記載の半導体装置を有し、
    　前記第２電極が、ゲート駆動回路の出力とインダクタを介して接続されていることを特徴とする電力変換装置。
  14. 　第１主面および第２主面を有する半導体基板と、
    　前記半導体基板内の前記第１主面側に設けられているドリフト領域と、
    　前記第２主面側に設けられている第１電極と、
    　前記ドリフト領域内に設けられているボディ領域と、
    　前記ボディ領域および前記ドリフト領域上に設けられているゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられている第２電極と、を有し、
    　前記ボディ領域と前記ドリフト領域上の前記ゲート絶縁膜とが、１μｍ未満の間隔で対向していることを特徴とする半導体装置。
  15. 　請求項１４に記載の半導体装置の前記第２電極が、ゲート駆動回路に接続されていることを特徴とする電力変換装置。
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