WO2016039205A1

WO2016039205A1 - 電子回路および電子回路の制御方法

Info

Publication number: WO2016039205A1
Application number: PCT/JP2015/074668
Authority: WO
Inventors: 森下　貞治; 浩二鷹取; 正仁庄山; 晴臣高下
Original assignee: オムロン株式会社; 国立大学法人九州大学
Priority date: 2014-09-10
Filing date: 2015-08-31
Publication date: 2016-03-17
Also published as: US20170237338A1; CN106537751A; EP3193439A1; JP2016059178A; EP3193439A4; TW201618443A

Abstract

　電子回路は、交流電源から入力される交流電圧を整流する整流回路と、第１スイッチング素子を含み、第１スイッチング素子が駆動されることにより交流電源から整流回路に入力される電流を整形するための力率改善回路と、第１スイッチング素子がターンオフする前に、整流回路からの電流を引き込むことにより、第１スイッチング素子を流れる電流を低減することによって、第１スイッチング素子のスイッチングロスを低減するための補助回路と、交流電源の半周期内における一部の期間では補助回路を作動させ、交流電源の半周期内における一部の期間を除く他の期間では補助回路を作動させない制御回路とを備える。

Description

電子回路および電子回路の制御方法

　本発明は、電子回路および電子回路の制御方法に関する。

　従来、交流電源から入力される交流電圧を直流電圧に変換して負荷に出力する電源装置（電子回路）が知られている。電源装置の一例としては、全波整流回路と、全波整流回路の出力側に設けられた平滑コンデンサとを備えるものがある。しかしながら、この電源装置では、入力電流の波形が歪むという不都合があった。そこで、従来では、入力電流の波形を正弦波に整形するための力率改善回路（ＰＦＣ）を備える電源装置が提案されている。力率改善回路は、たとえば、インダクタと、インダクタに流れる電流を制御するスイッチング素子とを含んでいる。

Mohammad Mahdavi, Hosein Farzanehfard "Zero-Current-Transition Bridgeless PFC Without Extra Voltage and Current Stress" IEEE TRANSACTIONS ON INDUSTRIAL ELECTRONICS, VOL.56, NO.7, JULY 2009

　ここで、上記のような力率改善回路を備える電源装置では、電流が流れているときにスイッチング素子がターンオフするので、スイッチングロスが発生する。そこで、スイッチングロスを低減するために、非特許文献１に開示された補助回路を電源装置に適用することが考えられる。

　そして、電源装置に補助回路を設けた場合には、補助回路によりスイッチング素子の電流を引き抜くことができるので、電流が流れていないときにスイッチング素子がターンオフされ、ＺＣＳ（Zero Current Switching：ゼロ電流スイッチング）になる。これにより、スイッチングロスを低減することが可能である。

　しかしながら、補助回路を作動させると、スイッチングロスを低減することが可能であるが、補助回路での損失（導通損）が発生する。

　本発明は、上記の課題を解決するためになされたものであり、本発明の目的は、装置全体での損失を低減することが可能な電子回路および電子回路の制御方法を提供することである。

　本発明による電子回路は、交流電源から入力される交流電圧を整流する整流回路と、第１スイッチング素子を含み、第１スイッチング素子が駆動されることにより交流電源から整流回路に入力される電流を整形するための力率改善回路と、第１スイッチング素子がターンオフする前に、整流回路からの電流を引き込むことにより、第１スイッチング素子を流れる電流を低減することによって、第１スイッチング素子のスイッチングロスを低減するための補助回路と、交流電源の半周期内における一部の期間では補助回路を作動させ、交流電源の半周期内における一部の期間を除く他の期間では補助回路を作動させない制御回路とを備える。

　上記電子回路において、一部の期間は、補助回路の作動時の損失がスイッチングロスよりも小さい期間であり、他の期間は、補助回路の作動時の損失がスイッチングロスよりも大きい期間であってもよい。なお、第１スイッチング素子のスイッチングロスとは、電子回路を作動させた場合において、補助回路を作動させないことにより、第１スイッチング素子で発生する損失である。このため、第１スイッチング素子のスイッチングロスは、たとえば、ターンオフ時間における電流および電圧の積の積分値である。また、補助回路の作動時の損失とは、電子回路を作動させた場合において、補助回路を作動させることによって発生する損失である。このため、補助回路の作動時の損失は、たとえば、補助回路内に設けられた各素子の導通損の和である。

　上記電子回路において、一部の期間は、交流電源からの入力電圧の絶対値が最大となる期間を含み、他の期間は、交流電源からの入力電圧の絶対値が最小となる期間を含むようにしてもよい。

　上記電子回路において、制御回路は、交流電源からの入力電圧の絶対値が所定値を超えている場合に、一部の期間であると判断し、交流電源からの入力電圧の絶対値が所定値以下である場合に、他の期間であると判断するように構成されていてもよい。なお、所定値は、たとえば、回路設計や動作条件などに応じて決まる値である。

　上記電子回路において、補助回路は、正極ラインに配置されるインダクタと、インダクタの一方端側に配置される第２スイッチング素子およびダイオードと、インダクタの他方端側に配置されるコンデンサとを含み、コンデンサは、正極ラインと負極ラインとの間に接続され、第２スイッチング素子およびダイオードは、正極ラインと負極ラインとの間に直列に接続され、補助回路の作動時には、第１スイッチング素子がターンオンしてからターンオフする前に、第２スイッチング素子がターンオンするように構成されていてもよい。

　本発明による電子回路の制御方法は、交流電源から入力される交流電圧を整流する整流回路と、第１スイッチング素子を含み、第１スイッチング素子が駆動されることにより交流電源から整流回路に入力される電流を整形するための力率改善回路と、第１スイッチング素子がターンオフする前に、整流回路からの電流を引き込むことにより、第１スイッチング素子を流れる電流を低減することによって、第１スイッチング素子のスイッチングロスを低減するための補助回路とを備える電子回路の制御方法であり、交流電源の半周期内における一部の期間であるか、一部の期間を除く他の期間であるかを判定するステップと、一部の期間である場合に補助回路を作動させ、他の期間である場合に補助回路を作動させないステップとを備える。

　上記電子回路の制御方法において、一部の期間は、補助回路の作動時の損失がスイッチングロスよりも小さい期間であり、他の期間は、補助回路の作動時の損失がスイッチングロスよりも大きい期間であってもよい。

　本発明の電子回路および電子回路の制御方法によれば、装置全体での損失を低減することができる。

本発明の一実施形態による電源装置の回路図である。図１の電源装置の制御回路を示したブロック図である。図１の電源装置の動作を説明するためのタイミングチャートである。シミュレーションによって求めたトランジスタの電流波形および電圧波形を示したグラフである。シミュレーションによって求めたターンオフロスおよび補助回路での損失の関係を示したグラフである。

　以下、本発明の実施形態について図面を参照して説明する。

　まず、図１および図２を参照して、本発明の一実施形態による電源装置１００の回路構成について説明する。なお、電源装置１００は、本発明の「電子回路」の一例である。

　電源装置１００は、図１に示すように、整流回路１と、力率改善回路２と、補助回路３と、平滑コンデンサ４と、制御回路５（図２参照）とを備えている。この電源装置１００は、入力側に交流電源（商用電源）１５０が接続されるとともに、出力側に負荷１６０が接続されており、交流電源１５０から入力される交流電圧を直流電圧に変換して負荷１６０に出力するように構成されている。

　整流回路１は、交流電源１５０から入力される正負の電圧を正方向に整流するために設けられている。整流回路１は、交流電源１５０と力率改善回路２との間に配置されている。この整流回路１は、たとえば、４つのダイオード１１～１４を含むブリッジ型の全波整流回路である。

　ダイオード１１および１３は、直列に接続され、そのダイオード１１および１３の間に交流電源１５０の一方の出力端が接続されている。ダイオード１１のカソードは、素子（具体的には、後述するインダクタ２１、ダイオード２３、インダクタ３１およびダイオード３５）を介して正極ライン５０に接続され、ダイオード１３のアノードは、負極ライン６０に接続されている。ダイオード１２および１４は、直列に接続され、そのダイオード１２および１４の間に交流電源１５０の他方の出力端が接続されている。ダイオード１２のカソードは、素子（具体的には、後述するインダクタ２１、ダイオード２３、インダクタ３１およびダイオード３５）を介して正極ライン５０に接続され、ダイオード１４のアノードは、負極ライン６０に接続されている。

　力率改善回路２は、交流電源１５０から整流回路１に入力される入力電流を正弦波に整形するために設けられている。力率改善回路２は、整流回路１と補助回路３との間に配置されている。この力率改善回路２は、インダクタ２１と、インダクタ２１に流れる電流を制御するトランジスタ２２と、昇圧用のダイオード２３とを含んでいる。なお、トランジスタ２２は、本発明の「第１スイッチング素子」の一例である。

　インダクタ２１およびダイオード２３は、正極ライン５０に直列に配置されている。インダクタ２１は、一方端が整流回路１に接続され、他方端がダイオード２３のアノードに接続されている。ダイオード２３のカソードは、補助回路３に接続されている。すなわち、インダクタ２１が整流回路１側に配置されるとともに、ダイオード２３が補助回路３側に配置されている。

　トランジスタ２２は、正極ライン５０と負極ライン６０との間に接続されている。このトランジスタ２２は、ソースが負極ライン６０に接続され、ドレインがインダクタ２１およびダイオード２３の間の正極ライン５０に接続されている。トランジスタ２２のゲートには、制御回路５が接続され、駆動信号が入力されるようになっている。また、トランジスタ２２には、ダイオード２２ａが逆並列に接続されている。たとえば、トランジスタ２２は、ＭＯＳＦＥＴであり、ダイオード２２ａは、寄生ダイオードである。

　補助回路３は、トランジスタ２２のスイッチングロスを低減するために設けられている。具体的には、補助回路３は、トランジスタ２２がターンオフする前に、整流回路１からの電流を引き込むことにより、そのトランジスタ２２を流れる電流を低減することによって、電流が流れていないときにトランジスタ２２がターンオフするようになっている。すなわち、補助回路３は、トランジスタ２２のターンオフをＺＣＳにするために設けられている。この補助回路３は、力率改善回路２と平滑コンデンサ４との間に配置されている。

　補助回路３は、共振回路を構成するインダクタ３１およびコンデンサ３２と、その共振を制御するトランジスタ３３およびダイオード３４と、逆流防止用のダイオード３５とを含んでいる。なお、トランジスタ３３は、本発明の「第２スイッチング素子」の一例である。

　インダクタ３１およびダイオード３５は、正極ライン５０に直列に配置されている。インダクタ３１は、一方端がダイオード２３のカソードに接続され、他方端がダイオード３５のアノードに接続されている。ダイオード３５のカソードは、平滑コンデンサ４に接続されている。すなわち、インダクタ３１が力率改善回路２側に配置されるとともに、ダイオード３５が平滑コンデンサ４側に配置されている。コンデンサ３２は、インダクタ３１の他方端側に配置され、インダクタ３１およびダイオード３５の間の正極ライン５０と負極ライン６０との間に接続されている。

　トランジスタ３３およびダイオード３４は、インダクタ３１の一方端側に配置され、正極ライン５０と負極ライン６０との間に直列に接続されている。トランジスタ３３は、ソースが負極ライン６０に接続され、ドレインがダイオード３４のカソードに接続されている。トランジスタ３３のゲートには、制御回路５が接続され、駆動信号が入力されるようになっている。また、トランジスタ３３には、ダイオード３３ａが逆並列に接続されている。たとえば、トランジスタ３３は、ＭＯＳＦＥＴであり、ダイオード３３ａは、寄生ダイオードである。ダイオード３４のアノードは、インダクタ３１およびダイオード２３の間の正極ライン５０に接続されている。すなわち、コンデンサ３２とインダクタ３１とダイオード３４とトランジスタ３３とが直列に接続されている。

　ここで、本実施形態では、補助回路３は、作動状態と非作動状態とを切替可能であり、作動時の損失（導通損）がトランジスタ２２のスイッチングロスよりも小さい場合に作動状態になり、作動時の損失がトランジスタ２２のスイッチングロスよりも大きい場合に非作動状態になるように構成されている。なお、詳細については後述する。

　平滑コンデンサ４は、整流回路１の出力を平滑化するために設けられている。平滑コンデンサ４は、たとえば電解コンデンサであり、補助回路３と負荷１６０との間に配置され、正極ライン５０と負極ライン６０との間に接続されている。なお、負荷１６０は、両端がそれぞれ正極ライン５０および負極ライン６０に接続されている。

　制御回路５は、電源装置１００を作動させるために設けられている。この制御回路５は、トランジスタ２２を駆動することにより力率改善回路２を作動させるように構成されている。また、制御回路５は、トランジスタ３３を駆動して補助回路３を作動状態にするとともに、トランジスタ３３を駆動しないようにして補助回路３を非作動状態にするように構成されている。

　具体的には、制御回路５は、たとえば、図２に示すように、ＣＰＵ５１と、ＲＯＭ５２と、ＲＡＭ５３と、入力インターフェース５４と、出力インターフェース５５とを備えている。なお、制御回路５は、上述のデジタル素子以外のものによって構成されていてもよい。

　ＣＰＵ５１は、ＲＯＭ５２に記憶されたプログラムなどを実行するように構成されている。ＲＯＭ５２には、プログラムやそのプログラムの実行の際に用いられる設定値などが記憶されている。ＲＡＭ５３は、センサの検出結果などを一時的に記憶する機能を有する。

　入力インターフェース５４には、入力電圧センサ５ａ、入力電流センサ５ｂおよび出力電圧センサ５ｃなどが接続されており、各センサの検出結果が入力されるようになっている。出力インターフェース５５には、力率改善回路２および補助回路３などが接続されており、トランジスタ２２および３３を駆動する駆動信号が出力されるようになっている。

　入力電圧センサ５ａは、交流電源１５０から出力され、整流回路１に入力される入力電圧を検出するために設けられている。入力電流センサ５ｂは、整流回路１に入力される入力電流を検出するために設けられている。出力電圧センサ５ｃは、負荷１６０に出力される出力電圧を検出するために設けられている。

　そして、本実施形態では、制御回路５は、交流電源１５０の半周期内における一部の期間では補助回路３を作動させ、交流電源１５０の半周期内における一部の期間を除く他の期間では補助回路３を作動させないように構成されている。

　たとえば、一部の期間は、補助回路３の作動時の損失がトランジスタ２２のスイッチングロスよりも小さい期間であり、他の期間は、補助回路３の作動時の損失がトランジスタ２２のスイッチングロスよりも大きい期間である。また、一部の期間は、交流電源１５０からの入力電圧の絶対値が最大となる期間を含み、他の期間は、交流電源１５０からの入力電圧の絶対値が最小となる期間を含む。

　そして、制御回路５は、交流電源１５０からの入力電圧の絶対値が所定値を超えている場合に、一部の期間であると判断して補助回路３を作動状態にし、交流電源１５０からの入力電圧の絶対値が所定値以下である場合に、他の期間であると判断して補助回路３を非作動状態にするように構成されている。なお、所定値は、たとえば、回路設計や動作条件などに応じて決まる値であり、ＲＯＭ５２などに予め記憶されていてもよいし、ＲＯＭ５２などに記憶された情報からＣＰＵ５１が算出するようにしてもよい。

　次に、図１～図３を参照して、電源装置１００の動作について説明する。この電源装置１００では、制御回路５によりトランジスタ２２が所定の周期でスイッチングされることにより、整流回路１に入力される入力電流が正弦波に整形される。そして、交流電源１５０の半周期内における一部の期間であれば、補助回路３が作動されるため、トランジスタ２２がターンオンしてからターンオフする前に、トランジスタ３３がターンオンすることにより、トランジスタ２２の電流が引き抜かれ、トランジスタ２２のターンオフがＺＣＳになる。以下では、一部の期間である場合における所定の１周期の動作について説明する。

　なお、図３における波形図は、上から順に、Ｔｒ_２２がトランジスタ２２のオンオフ状態を示し、Ｔｒ_３３がトランジスタ３３のオンオフ状態を示し、Ｖ_Ｃ３２がコンデンサ３２の電圧を示し、Ｉ_Ｌ３１がインダクタ３１の電流を示し、Ｉ_Ｔｒ２２がトランジスタ２２のドレイン－ソース間の電流を示し、Ｖ_Ｔｒ２２がトランジスタ２２のドレイン－ソース間の電圧を示し、Ｉ_Ｔｒ３３がトランジスタ３３のドレイン－ソース間の電流を示し、Ｖ_Ｔｒ３３がトランジスタ３３のドレイン－ソース間の電圧を示し、Ｉ_Ｄ２３がダイオード２３の電流を示し、Ｖ_Ｄ２３がダイオード２３の端子間の電圧を示し、Ｉ_Ｄ３５がダイオード３５の電流を示し、Ｖ_Ｄ３５がダイオード３５の端子間の電圧を示している。なお、Ｉ_Ｔｒ２２には、寄生ダイオードであるダイオード２２ａを流れる電流が含まれている。

　まず、時点ｔ０の前では、トランジスタ２２および３３がターンオフされており、整流回路１からの電流が、インダクタ２１、ダイオード２３、インダクタ３１およびダイオード３５を介して平滑コンデンサ４側に出力されている。

　そして、時点ｔ０でトランジスタ２２がターンオンすると、インダクタ２１からの電流がトランジスタ２２に流れるので、ダイオード２３、インダクタ３１およびダイオード３５を介して平滑コンデンサ４に出力される電流が低下する。なお、このトランジスタ２２のターンオンは、トランジスタ２２に電流が流れていない状態で行われるため、ＺＣＳである。

　そして、ダイオード２３、インダクタ３１およびダイオード３５に電流が流れなくなった時点ｔ１からは、インダクタ２１からの電流が全てトランジスタ２２に流れるようになる。なお、このとき、インダクタ２１にエネルギが蓄積され、インダクタ２１およびトランジスタ２２を流れる電流が増加する。

　その後、時点ｔ２でトランジスタ３３がターンオンすると、インダクタ３１およびコンデンサ３２が共振を開始する。このため、コンデンサ３２が放電され、インダクタ３１、ダイオード３４およびトランジスタ３３に電流が流れる。そして、共振周期の１／２が経過した時点ｔ３でインダクタ３１を流れる電流の向きが反転される。このとき、ダイオード３４により逆流が妨げられることから、インダクタ２１からトランジスタ２２に流れていた電流がダイオード２３を介してインダクタ３１に流れるようになり、トランジスタ２２の電流が急速に低下する。

　そして、トランジスタ２２を流れる電流がゼロになった時点ｔ４からは、ダイオード２２ａが導通する。このように、ダイオード２２ａに電流が流れているときには、トランジスタ２２には電流が流れない。そして、共振周期の３／４が経過したとき（ダイオード２２ａを流れる電流が最大になったとき）に、トランジスタ２２がターンオフすることにより、トランジスタ２２のターンオフがＺＣＳになる。なお、トランジスタ３３はトランジスタ２２と同時にターンオフされる。

　その後、時点ｔ５でダイオード２２ａに電流が流れなくなり、時点ｔ６でコンデンサ３２の充電が完了される。そして、時点ｔ６からは、電流がダイオード３５を介して平滑コンデンサ４側に出力される。

　上記した動作が繰り返し行われる。

　本実施形態では、上記のように、補助回路３を設けることによって、トランジスタ２２がターンオフする前に補助回路３によりトランジスタ２２の電流を引き抜くことができるので、ターンオフロスを低減することができる。

　次に、本実施形態の効果を確認するために行ったシミュレーションについて説明する。シミュレーションは、回路シミュレータＬＴｓｐｉｃｅを用いて行った。

　シミュレーション条件は、出力電力を２４０Ｗとした。そして、入力電圧（交流電源１５０の出力電圧）Ｖ_ＡＣを１００Ｖｒｍｓとし、交流電源１５０の周波数ｆ_ＡＣを６０Ｈｚとした。電源装置１００の出力電圧Ｖ_Ｏを３８５Ｖとし、平滑コンデンサ４の静電容量を１ｍＦとした。力率改善回路２のトランジスタ２２のスイッチング周波数ｆ_ＳＷを２００ｋＨｚとし、力率改善回路２のインダクタ２１のインダクタンスを８００μＨとした。補助回路３のインダクタ３１のインダクタンスを３．３μＨとし、補助回路３のコンデンサ３２の静電容量を０．５ｎＦとした。これにより、共振周期Ｔａが０．２５５μｓとなった。

　そして、シミュレーション結果を図４に示す。図４は、トランジスタ２２のドレイン－ソース間の電流Ｉ_Ｔｒ２２および電圧Ｖ_Ｔｒ２２の関係を示したグラフである。図４に示した電流波形および電圧波形から、トランジスタ２２のターンオフの際にＺＣＳになっていることが確認できた。

　ここで、本実施形態のように、補助回路３を設け、その補助回路３を作動させた場合には、共振による電流がインダクタ３１、ダイオード３４およびトランジスタ３３に流れるので、補助回路３において損失（導通損）が発生する。

　そこで、本実施形態の電源装置１００では、交流電源１５０の半周期内における一部の期間である場合（補助回路３での損失がトランジスタ２２のターンオフロスよりも小さい場合）に補助回路３を作動状態にし、交流電源１５０の半周期内における他の期間である場合（補助回路３での損失がトランジスタ２２のターンオフロスよりも大きい場合）に補助回路３を非作動状態にするようになっている。

　なお、補助回路３の作動時には、制御回路５によりトランジスタ３３がスイッチングされることにより、トランジスタ２２のターンオフロスを低減することができるものの、補助回路３で共振による導通損が発生する。これに対して、補助回路３の非作動時には、トランジスタ３３がターンオフされたままであり、補助回路３で共振による導通損が発生しないものの、トランジスタ２２のターンオフロスが発生する。

　このように構成することによって、一部の期間である場合（補助回路３での損失がターンオフロスよりも小さい場合）に、補助回路３を作動状態にしてターンオフロスを低減するとともに、他の期間である場合に（補助回路３での損失がターンオフロスよりも大きい場合）に、補助回路３を非作動状態にして補助回路３での損失が発生しないようにすることができる。これにより、電源装置１００における装置全体での損失を低減することができる。すなわち、ターンオフロスを低減するための補助回路３を設けた場合において、補助回路３での損失がターンオフロスよりも大きいときに、補助回路３を非作動状態にすることによって、常に補助回路３を作動させる場合に比べて、電源装置１００の装置全体での損失をより低減することができる。なお、一部の期間であるか、他の期間であるかは、たとえば、交流電源１５０からの入力電圧の絶対値に基づいて判断される。

　具体的には、補助回路３での損失Ｐ_{３＿ＬＯＳＳ}は以下の式（１）で表される。

　なお、上記式（１）において、Ｐ_{Ｌ３１＿ＬＯＳＳ}は、インダクタ３１での導通損であり、Ｐ_{Ｄ３４＿ＬＯＳＳ}は、ダイオード３４での導通損であり、Ｐ_{Ｔｒ３３＿ＬＯＳＳ}は、トランジスタ３３での導通損である。

　また、インダクタ３１の導通損Ｐ_{Ｌ３１＿ＬＯＳＳ}は、以下の式（２）で表される。

　なお、上記式（２）において、Ｔａは、共振周期であり、Ｉ_Ｌ３１は、インダクタ３１を流れる電流であり、Ｒ_Ｌ３１は、インダクタ３１の銅線の抵抗である。

　また、ダイオード３４の導通損Ｐ_{Ｄ３４＿ＬＯＳＳ}は、以下の式（３）で表される。

　なお、上記式（３）において、Ｔａは、共振周期であり、Ｖ_Ｄ３４は、ダイオード３４の端子間の電圧（順方向電圧降下）であり、Ｉ_Ｄ３４は、ダイオード３４を流れる電流である。

　また、トランジスタ３３の導通損Ｐ_{Ｔｒ３３＿ＬＯＳＳ}は、以下の式（４）で表される。

　なお、上記式（４）において、Ｔａは、共振周期であり、Ｉ_Ｔｒ３３は、トランジスタ３３を流れる電流であり、Ｒ_Ｔｒ３３は、トランジスタ３３のオン抵抗である。

　その一方、トランジスタ２２のターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}は、以下の式（５）で表される。

　なお、上記式（５）において、Ｔｓｗｏｆｆは、ターンオフ時間であり、Ｉ_Ｔｒ２２は、トランジスタ２２のドレイン－ソース間の電流であり、Ｖ_Ｔｒ２２は、トランジスタ２２のドレイン－ソース間の電圧である。

　そして、電源装置１００では、交流電源１５０から入力される正弦波の入力電圧Ｖ_ＡＣの絶対値の値によってトランジスタ２２を流れる電流値が変化するため、ターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}の値も変化する。

　そこで、補助回路３での損失Ｐ_{３＿ＬＯＳＳ}とターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}との関係をシミュレーションによって求めた。なお、シミュレーション条件は、上記したものに加えて、補助回路３内の合成抵抗を０．８Ωとし、ダイオード３４の順方向電圧降下を０．８６７Ｖとした。そして、その結果を図５に示す。

　図５のグラフから、補助回路３での損失Ｐ_{３＿ＬＯＳＳ}は、入力電圧Ｖ_ＡＣの絶対値の値にかかわらず、ほぼ一定であることが判明した。これに対して、入力電圧Ｖ_ＡＣの絶対値が大きくなるほど、ターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}が大きくなることが判明した。そして、入力電圧Ｖ_ＡＣの絶対値が４５Ｖ以下の場合には、補助回路３での損失Ｐ_{３＿ＬＯＳＳ}がターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}よりも大きくなり、入力電圧Ｖ_ＡＣの絶対値が４５Ｖを超えている場合には、補助回路３での損失Ｐ_{３＿ＬＯＳＳ}がターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}よりも小さくなっていた。

　したがって、入力電圧Ｖ_ＡＣの絶対値が所定値（たとえば、４５Ｖ）以下の場合には、他の期間であると判断することにより、補助回路３を非作動状態にしてターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}を発生させる方が効率的であり、入力電圧Ｖ_ＡＣの絶対値が所定値を超えている場合には、一部の期間であると判断することにより、補助回路３を作動状態にしてターンオフロスＰ_{ＳＷＯＦＦ＿ＬＯＳＳ}を低減する方が効率的であることが判明した。すなわち、入力電圧Ｖ_ＡＣの絶対値が所定値を超えている場合に補助回路３を作動状態にするとともに、入力電圧Ｖ_ＡＣの絶対値が所定値以下である場合に補助回路３を非作動状態にすることによって、電源装置１００の装置全体での損失をより低減することができる。

　なお、今回開示した実施形態は、すべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施形態のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、本発明の技術的範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

　たとえば、本実施形態では、電源装置１００に本発明を適用する例を示したが、これに限らず、その他の電子回路に本発明を適用してもよい。

　また、本実施形態では、電源装置１００が単相用である例を示したが、これに限らず、３相用の電源装置に本発明を適用してもよい。

　また、本実施形態において、交流電源１５０と整流回路１との間に入力電流の高周波成分を除去するローパスフィルタ（図示省略）が設けられていてもよい。

　また、本実施形態では、交流電源１５０からの入力電圧の絶対値に基づいて、一部の期間であるか、他の期間であるかを判断する例を示したが、これに限らず、整流回路からの出力電圧に基づいて、一部の期間であるか、他の期間であるかを判断するようにしてもよい。

　本発明は、力率改善回路を備える電子回路および電子回路の制御方法に利用可能である。

　１　　　整流回路
　２　　　力率改善回路
　３　　　補助回路
　５　　　制御回路
　２２　　トランジスタ（第１スイッチング素子）
　３１　　インダクタ
　３２　　コンデンサ
　３３　　トランジスタ（第２スイッチング素子）
　３４　　ダイオード
　５０　　正極ライン
　６０　　負極ライン
　１００　電源装置（電子回路）
　１５０　交流電源

Claims

　交流電源から入力される交流電圧を整流する整流回路と、
　第１スイッチング素子を含み、前記第１スイッチング素子が駆動されることにより前記交流電源から前記整流回路に入力される電流を整形するための力率改善回路と、
　前記第１スイッチング素子がターンオフする前に、前記整流回路からの電流を引き込むことにより、前記第１スイッチング素子を流れる電流を低減することによって、前記第１スイッチング素子のスイッチングロスを低減するための補助回路と、
　前記交流電源の半周期内における一部の期間では前記補助回路を作動させ、前記交流電源の半周期内における前記一部の期間を除く他の期間では前記補助回路を作動させない制御回路とを備えることを特徴とする電子回路。
　請求項１に記載の電子回路において、
　前記一部の期間は、前記補助回路の作動時の損失が前記スイッチングロスよりも小さい期間であり、
　前記他の期間は、前記補助回路の作動時の損失が前記スイッチングロスよりも大きい期間であることを特徴とする電子回路。
　請求項１または２に記載の電子回路において、
　前記一部の期間は、前記交流電源からの入力電圧の絶対値が最大となる期間を含み、
　前記他の期間は、前記交流電源からの入力電圧の絶対値が最小となる期間を含むことを特徴とする電子回路。
　請求項１～３のいずれか１つに記載の電子回路において、
　前記制御回路は、前記交流電源からの入力電圧の絶対値が所定値を超えている場合に、前記一部の期間であると判断し、前記交流電源からの入力電圧の絶対値が所定値以下である場合に、前記他の期間であると判断するように構成されていることを特徴とする電子回路。
　請求項１～４のいずれか１つに記載の電子回路において、
　前記補助回路は、正極ラインに配置されるインダクタと、前記インダクタの一方端側に配置される第２スイッチング素子およびダイオードと、前記インダクタの他方端側に配置されるコンデンサとを含み、
　前記コンデンサは、前記正極ラインと負極ラインとの間に接続され、前記第２スイッチング素子および前記ダイオードは、前記正極ラインと前記負極ラインとの間に直列に接続され、
　前記補助回路の作動時には、前記第１スイッチング素子がターンオンしてからターンオフする前に、前記第２スイッチング素子がターンオンするように構成されていることを特徴とする電子回路。
　交流電源から入力される交流電圧を整流する整流回路と、
　第１スイッチング素子を含み、前記第１スイッチング素子が駆動されることにより前記交流電源から前記整流回路に入力される電流を整形するための力率改善回路と、
　前記第１スイッチング素子がターンオフする前に、前記整流回路からの電流を引き込むことにより、前記第１スイッチング素子を流れる電流を低減することによって、前記第１スイッチング素子のスイッチングロスを低減するための補助回路とを備える電子回路の制御方法であって、
　前記交流電源の半周期内における一部の期間であるか、前記一部の期間を除く他の期間であるかを判定するステップと、
　前記一部の期間である場合に前記補助回路を作動させ、前記他の期間である場合に前記補助回路を作動させないステップとを備えることを特徴とする電子回路の制御方法。
　請求項６に記載の電子回路の制御方法において、
　前記一部の期間は、前記補助回路の作動時の損失が前記スイッチングロスよりも小さい期間であり、
　前記他の期間は、前記補助回路の作動時の損失が前記スイッチングロスよりも大きい期間であることを特徴とする電子回路の制御方法。