WO2015004883A1 - 半導体装置 - Google Patents

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gate electrode
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勝重 山下
成剛 青木
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パナソニックＩｐマネジメント株式会社
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    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate

Definitions

  • the present disclosure relates to a semiconductor device.
  • the lithium ion battery has a charge / discharge protection device for preventing the overcharge and overdischarge in addition to the battery cells in the battery pack.
  • This charge / discharge protection device has a bidirectional switch, and it is necessary to perform bidirectional current on / off control. Generally, it is composed of two power MOSFETs (Metal Oxide Semiconductor Field Effect Transistor). .
  • a positive voltage is applied to the gate with respect to the source of the first MOSFET to turn on between the drain and the source in the first condition, and the second MOSFET is turned on.
  • the diode By using the diode, a current flows from the source of the second MOSFET to the source of the first MOSFET.
  • a positive voltage is applied to the gate of the second MOSFET to turn on between the drain and the source, and the first MOSFET is a diode, so that the first MOSFET Current flows to the source of the second MOSFET.
  • bidirectional current is controlled by the above operation, the above configuration uses two power MOSFETs, and is not suitable for downsizing required for a mobile phone or the like.
  • a source region is provided over the entire operation region, a first back gate region is provided below the source region between the trenches, and connected to the first back gate region outside the source region.
  • a second back gate region is provided, a first electrode layer in contact with the source region is provided over the entire operation region, and a second electrode layer in contact with the second back gate region is provided on the outer periphery of the first electrode layer.
  • Patent Document 2 discloses a method of forming with doped polysilicon.
  • a first back gate region is provided below a source region between trenches, and the source region and the first back gate region are adjacent to each other. Therefore, when a positive voltage is applied to the source with respect to the drain, the applied voltage is applied to the source region and the first back gate region, so that breakdown voltage breakdown occurs at a low voltage.
  • the source region and the first back gate region are electrically connected. Therefore, when a positive voltage is applied to the source with respect to the drain, it operates as a diode, and bidirectional current control cannot be performed. Since the charge / discharge protection device performs bidirectional current control, bidirectional breakdown voltage is required.
  • the semiconductor device of the present disclosure employs the following technical means to solve the above problems.
  • a first conductivity type semiconductor substrate to be a drain region, a drift region formed on the drain region, a second conductivity type body region formed on the drift region, and an upper portion of the body region.
  • a source region of the first conductivity type a trench penetrating the source region and the body region and reaching the drift region, an insulating film formed on the inner wall of the trench, and a gate formed inside the insulating film
  • An electrode, and a second conductivity type back gate electrode formed inside the body region and electrically connected to the body region, a high voltage is applied to the drain region, and the source region and the source region When a low voltage that is lower than the high voltage is applied to the body region, and a voltage equal to or higher than a first threshold is applied between the gate electrode and the source region.
  • a current flows from the source region to the drain region the sheet resistance value of the back gate electrode is smaller than the sheet resistance value of the body region, and the source region and the back gate electrode are A maximum operating voltage is applied between the source region and the drain region, so that a breakdown phenomenon does not occur between the source region and the back gate electrode. Thereby, a semiconductor device having a good bidirectional breakdown voltage can be provided.
  • the source electrode and the back gate electrode are not adjacent to each other, bidirectional control can be performed with a single transistor, and a MOSFET with low ON resistance can be provided.
  • FIG. 1 is a plan view illustrating the configuration of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line II-II ′ of FIG. 3 is a cross-sectional view taken along the line III-III 'of FIG. 4 is a cross-sectional view taken along the line IV-IV 'of FIG. 5A to 5C are cross-sectional views illustrating the manufacturing process of the semiconductor device according to the first embodiment.
  • 6A to 6C are cross-sectional views illustrating the manufacturing process of the semiconductor device according to the first embodiment.
  • 7A and 7B are cross-sectional views illustrating the manufacturing process of the semiconductor device according to the first embodiment.
  • FIG. 8 is a cross-sectional view illustrating the configuration of the semiconductor device according to the second embodiment.
  • FIG. 9 is a plan view illustrating the configuration of the semiconductor device according to the third embodiment.
  • FIG. 10 is a plan view illustrating the configuration of the semiconductor device according to the fourth embodiment.
  • FIG. 11 is a cross-sectional view taken along line XI-XI ′ of FIG. 12 is a plan view taken along line XII-XII ′ of FIG.
  • FIG. 13 is a plan view illustrating the configuration of the semiconductor device according to the fifth embodiment.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV ′ of FIG.
  • FIG. 15 is a cross-sectional view taken along line XV-XV ′ of FIG.
  • Example 1 The semiconductor device according to Example 1 will be described below with reference to FIGS.
  • the present disclosure is embodied by an N-channel vertical gate semiconductor device.
  • the first conductivity type referred to in the present disclosure is N-type
  • the second conductivity type is P-type. Note that the following description can be applied to a P-channel vertical gate semiconductor device by reversing the conductivity type of each impurity region in the element.
  • FIG. 1 is a plan view showing an example of a vertical gate semiconductor device of the present disclosure.
  • 2 is a cross-sectional view taken along the line II-II ′ of FIG. 1, which is a plan view showing the vertical gate semiconductor device of the present disclosure.
  • FIG. 3 is a cross-sectional view taken along line III-III ′ of FIG. 1, which is a plan view showing the vertical gate semiconductor device of the present disclosure.
  • 4 is a cross-sectional view taken along line IV-IV ′ of FIG. 1, which is a plan view showing the vertical gate semiconductor device of the present disclosure.
  • a source terminal 34, a gate terminal 36, a back gate terminal 40, a gate electrode 22, and a back gate electrode 12 are provided on a substrate 2.
  • the vertical gate semiconductor device has a drift region composed of an N-type impurity region having a lower concentration than the semiconductor substrate 4 on a semiconductor substrate 4 that is an N-type drain region on the substrate 2. 6 is provided.
  • a body region 26 made of a P-type impurity region having a higher concentration than the N-type drift region 6 is provided shallower than the N-type drift region 6.
  • a source region 28 made of an N-type impurity region having a higher concentration than the body region 26 is provided shallower than the body region 26.
  • a second trench 18 that penetrates through the body region 26 and reaches the drift region 6 is formed from the surface of the substrate 2 including the drift region 6, the body region 26, and the source region 28.
  • a gate insulating film 20 is formed on the inner surface of the second trench 18, and a gate electrode 22 made of polysilicon doped in N-type is buried and covered with a gate cap oxide film 24.
  • the body region 26 is electrically isolated from the semiconductor substrate 4, the source region 28, and the gate electrode 22.
  • the first trench 10 reaching the body region 26 from the surface of the substrate 2 including the drift region 6, the body region 26, and the source region 28 is formed.
  • the back gate electrode 12 having a sheet resistance value smaller than that of the body region 26 formed in the body region 26 made of P-type doped polysilicon is buried at a position not adjacent to the source region 28.
  • the back gate cap oxide film 14 is covered.
  • the second trench 18 is sandwiched between the first trenches 10.
  • a silicon oxide film 30 and an interlayer insulating film 32 are formed on the surface of the substrate 2.
  • a contact is formed in a region including the source region 28, the first trench 10 and the second trench 18, and is connected to the source terminal 34.
  • a drain terminal 38 is formed on the back surface of the substrate 2.
  • the gate electrode 22 made of N-type doped polysilicon embedded in the second trench 18 is formed up to the surface of the substrate 2.
  • a contact is formed in the silicon oxide film 30 and the interlayer insulating film 32 and connected to the gate terminal 36.
  • the back gate electrode 12 made of P-type doped polysilicon embedded in the first trench 10 is formed up to the surface of the substrate 2.
  • a contact is formed between the silicon oxide film 30 and the interlayer insulating film 32 and connected to the back gate terminal 40.
  • a positive voltage is applied to the drain terminal 38 with respect to the source terminal 34, a positive voltage higher than the first threshold is applied to the gate terminal 36 with respect to the source terminal 34, and the same as the source terminal 34 is applied to the back gate terminal 40. Apply voltage. Then, electrons are induced in the vicinity of the gate insulating film 20 facing the gate electrode 22, the drift region 6 and the source region 28 are conducted, the vertical gate semiconductor device is turned on, and current flows from the drain terminal 38 to the source terminal 34. Flowing. When a positive voltage is applied to the drain terminal 38 with respect to the source terminal 34 and the same voltage as the source terminal 34 is applied to the gate terminal 36 and the back gate terminal 40, the vertical gate semiconductor device is turned off and no current flows. In this state, when the positive voltage applied to the drain terminal 38 is increased with respect to the source terminal 34, the drift region 6 and the body region 26 are reverse-biased, and breakdown breakdown occurs when the critical electric field strength is exceeded.
  • a positive voltage is applied to the source terminal 34 with respect to the drain terminal 38, a positive voltage higher than the second threshold is applied to the gate terminal 36 with respect to the drain terminal 38, and the same as the drain terminal 38 with respect to the back gate terminal 40. Apply voltage. Then, electrons are induced in the vicinity of the gate insulating film 20 facing the gate electrode 22, the source region 28 and the drift region 6 are conducted, the vertical gate semiconductor device is turned on, and current flows from the source terminal 34 to the drain terminal 38. Flowing. When a positive voltage is applied to the source terminal 34 with respect to the drain terminal 38 and the same voltage as the drain terminal 38 is applied to the gate terminal 36 and the back gate terminal 40, the vertical gate semiconductor device is turned off and no current flows.
  • the source region 28 and the body region 26 are reverse-biased, and breakdown breakdown occurs when the critical electric field strength is exceeded.
  • the back gate electrode 12 having a higher impurity concentration than the body region 26 is not adjacent to the source region 28. Further, the source region 28 and the back gate electrode 12 are spaced so that no falling phenomenon occurs between the source region 28 and the back gate electrode 12 even when a maximum operating voltage is applied between the source terminal 34 and the drain terminal 38. Therefore, a semiconductor device having a good breakdown voltage can be provided.
  • FIGS. 5 to 7 are process cross-sectional views sequentially showing a process of forming a vertical gate semiconductor device having the above structure. Like FIG. 2, FIGS. 5 to 7 are schematic views, and the dimensional ratio of each part does not show the actual dimensional ratio.
  • an N-type drift region 6 having a concentration lower than that of the N-type semiconductor substrate 4 is formed on the N-type semiconductor substrate 4 by an epitaxial growth method.
  • a silicon oxide film 8 having a thickness of 200 to 1000 nm is formed on the surface of the drift region 6 by a thermal oxidation method.
  • a resist pattern having an opening in a region where the first trench 10 is formed in a subsequent process is formed by a lithography technique, and the first trench 10 is etched by using the resist pattern as a mask.
  • the silicon oxide film 8 on the region where is formed is removed.
  • the first trench 10 reaching the body region 26 is formed by etching using the patterned silicon oxide film 8 as a mask.
  • the natural oxide film formed on the inner surface of the formed first trench 10 is etched, and the non-doped polysilicon film is removed from the surface of the substrate 2 and the first trench 10. Boron is ion-implanted into the entire surface at about 1.0 ⁇ 10 16 cm ⁇ 2, and boron is diffused into the non-doped polysilicon film by heat treatment.
  • a resist pattern that covers a back gate polysilicon wiring formation region such as a back gate lead-out wiring is formed, and polysilicon on the silicon oxide film 8 and a part of the first trench 10 are etched by etching the polysilicon film.
  • the polysilicon is removed and the back gate electrode 12 is formed. By this polysilicon etching, the upper surface of the back gate electrode 12 is etched to a position not adjacent to the source region 28 formed in the subsequent process.
  • non-doped polysilicon is deposited to fill the first trench 10, but P-type doped polysilicon can also be deposited.
  • a natural oxide film formed on the inner surface of the first trench 10 is etched has been described, but other means may be used.
  • an oxide film is formed on the inner surface of the first trench 10 by thermal oxidation or the like, the oxide film formed on the bottom surface of the first trench 10 is removed by anisotropic etching, and the first trench 10
  • the back gate electrode 12 may be lengthened by leaving the oxide film formed on the side surface.
  • the source region 28 and the back gate electrode 12 are insulated by the oxide film, it can have a good breakdown voltage, and the cross-sectional area of the back gate electrode 12 becomes large and the resistance of the back gate electrode 12 is lowered. It is done. Therefore, the potential of the body region can be stabilized, and low ON resistance, improved avalanche resistance, and high-speed operation can be achieved.
  • a back gate cap oxide film 14 is formed on the surface of the substrate 2 and the back gate electrode 12 by a CVD (Chemical Vapor Deposition) technique, and the surface of the substrate 2 by an etch back technique. To flatten.
  • CVD Chemical Vapor Deposition
  • a silicon oxide film 16 having a thickness of 50 to 500 nm is formed on the surface of the substrate 2.
  • a resist pattern having an opening in a region where the second trench 18 is formed in a subsequent process is formed by a lithography technique, and the second trench 18 is etched by using the resist pattern as a mask.
  • the silicon oxide film 16 on the region where the is to be formed is removed.
  • the second trench 18 is formed by dry etching using the patterned silicon oxide film 16 as a mask.
  • a gate insulating film 20 having a thickness of 8 to 100 nm is formed on the inner surface of the second trench 18.
  • an N-type polysilicon film having conductivity of 200 to 800 nm is deposited inside the substrate 2 and the second trench 18 to form a resist pattern that covers a gate polysilicon wiring formation region such as a gate lead-out wiring.
  • the polysilicon film on the silicon oxide film 16 is removed by etching the polysilicon film using the resist pattern as a mask, and the gate electrode 22 is formed.
  • a gate cap oxide film 24 is formed on the surface of the substrate 2 and the gate electrode 22 by a CVD technique.
  • a resist pattern that covers the region other than the body region 26 is formed, and boron is ion-implanted to form the body region 26.
  • a resist pattern that covers the region other than the source region 28 is formed, and phosphorus is ion-implanted to form the source region 28.
  • a silicon oxide film 30 and an interlayer insulating film 32 are formed by a CVD method.
  • a resist pattern having openings in regions where the contacts of the source terminal 34, the gate terminal 36, and the back gate terminal 40 are formed in the silicon oxide film 30 and the interlayer insulating film 32 is formed. Then, contact between the source, the gate, and the back gate is formed by etching. Next, an electrically conductive film is formed, a resist pattern is formed in a region where the source terminal 34, the gate terminal 36, and the back gate terminal 40 are formed, and the source terminal 34, the gate terminal 36, and the back gate terminal are etched. 40 is formed.
  • the back surface of the substrate 2 is polished to form a conductive film for electrical connection, and a drain terminal 38 is formed.
  • the vertical gate semiconductor device of the present disclosure can provide a semiconductor device having a good bidirectional breakdown voltage by forming the back gate electrode 12 away from the source region 28.
  • the back gate electrode 12 of P-type doped polysilicon, the sheet resistance of the back gate electrode 12 can be lowered as compared with the case where it is formed by impurity diffusion, so that the potential of the body region can be stabilized. , Low ON resistance, improved avalanche resistance, and high speed operation.
  • FIG. 8 is a cross-sectional view illustrating a first modification of the vertical gate semiconductor device of the present disclosure.
  • the first trench 10 and the back gate electrode 12 reach the drift region 6.
  • the back gate electrode 12 is provided across the body region 26 and the drift region 6.
  • the manufacturing method is the same as in Example 1, and is formed by adjusting the time of each process.
  • the cross-sectional area of the back gate electrode 12 increases, and the back gate electrode 12 The resistance can be further reduced. Therefore, it is possible to further reduce the ON resistance, improve the avalanche resistance, and operate at high speed.
  • FIG. 9 is a plan view illustrating a second modification of the vertical gate semiconductor device of the present disclosure.
  • a source terminal 34, a gate terminal 36, a back gate terminal 40, a gate electrode 22, and a back gate electrode 12 are provided on a substrate 2.
  • the back gate electrode 12 is connected to the back gate terminal 40 through a contact.
  • the back gate electrode 12 is sequentially moved from the near end portion to the far end portion as the contact position.
  • Voltage driven The voltage driving distance at this time is the distance from the near end to the far end.
  • the gate electrode 22 is contact-connected to the gate terminal 36 at a plurality of locations as in the gate electrode 22 of FIG. 9, voltage drive is performed from all the contact locations simultaneously toward the far end portion. At this time, the far end is at the midpoint between adjacent contacts, and the voltage driving distance is half of the distance between adjacent contacts.
  • the voltage driving distance of the back gate electrode 12 is shorter than the voltage driving distance of the gate electrode 22, and the back gate electrode 12 is driven faster than the gate electrode 22. Since the potential of the body region 26 can be stabilized, low ON resistance, improved avalanche resistance, and high-speed operation can be achieved.
  • FIG. 10 is a plan view illustrating a third modification of the vertical gate semiconductor device of the present disclosure.
  • FIG. 11 is a cross-sectional view taken along line XI-XI ′ of FIG. 10, showing a third modification of the vertical gate semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a plan view taken along line XII-XII ′ of FIG. 11 illustrating a third modification of the vertical gate semiconductor device according to the embodiment of the present disclosure.
  • a source terminal 34, a gate terminal 36, a back gate terminal 40, a gate electrode 22, and a back gate electrode 12 are provided on a substrate 2.
  • the vertical gate semiconductor device of this embodiment is different from the vertical gate semiconductor device of this embodiment shown in the first embodiment in that the arrangement of the gate electrode 22 and the back gate electrode 12 is the same. Different.
  • the gate electrode 22 is surrounded by the back gate electrode 12.
  • the potential of the body region 26 around the gate electrode 22 is further stabilized, and avalanche resistance can be improved and high-speed operation can be achieved.
  • FIG. 13 is a plan view illustrating a fourth modification of the vertical gate semiconductor device of the present disclosure.
  • FIG. 14 is a cross-sectional view taken along line XIV-XIV ′ of FIG. 13 illustrating a fourth modification of the vertical gate semiconductor device according to an embodiment of the present disclosure.
  • FIG. 15 is a cross-sectional view taken along line XV-XV ′ of FIG. 13 showing a fourth modification of the vertical gate semiconductor device according to an embodiment of the present disclosure.
  • a source terminal 34, a gate terminal 36, a back gate terminal 40, a gate electrode 22, and a P + back gate electrode 42 are provided on a substrate 2.
  • a P + back gate electrode 42 made of a P-type impurity region is provided.
  • a back gate contact electrode 44 made of a P-type impurity region is provided in order to make the P + back gate electrode 42 and the back gate terminal 40 conductive.
  • the P + back gate electrode 42 is formed by ion implantation of boron after the formation of the first trench and thermal diffusion.
  • the back gate contact electrode 44 forms a resist pattern having an opening in a region where the back gate contact electrode 44 is formed in the subsequent process, and boron is ion-implanted using the resist pattern as a mask. And formed by thermal diffusion.
  • the P + back gate electrode 42 stabilizes the potential of the body region 26 around the gate electrode 22, thereby improving the avalanche resistance and enabling high-speed operation.
  • Examples 1 to 5 have been described as examples of the technology disclosed in the present application. However, the technology in the present disclosure is not limited to this, and can be applied to forms in which changes, replacements, additions, omissions, and the like are appropriately performed.
  • the semiconductor device of the present disclosure can be applied to a semiconductor device, and is particularly useful as a semiconductor device for a bidirectional switch.

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Abstract

　半導体装置は、ボディ領域内部に形成され、ボディ領域と電気的に接続された第二導電型のバックゲート電極を有し、ドレイン領域からソース領域、ソース領域からドレイン領域への、双方向の電流制御がなされ、バックゲート電極のシート抵抗値はボディ領域のシート抵抗値より小さく、ソース領域とドレイン領域は、ソース領域－ドレイン領域間に最大動作電圧を印加してもソース領域とバックゲート電極との間で降伏現象が発生しない間隔で配置されている。

Description

半導体装置
　本開示は、半導体装置に関する。
　リチウムイオン電池は、過充電や過放電を防止するために、電池パック内に電池のセルに加えて、その過充電や過放電を防止する充放電保護装置を有する。この充放電保護装置には双方向スイッチを有しており、双方向の電流のオンオフ制御を行う必要があり、一般的には２個のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）で構成される。
　２個のパワーＭＯＳＦＥＴを使用した充放電保護装置では、第１の条件時には、第１のＭＯＳＦＥＴのソースに対してゲートに正電圧を印加してドレインとソース間をオンし、第２のＭＯＳＦＥＴをダイオードとすることで、第２のＭＯＳＦＥＴのソースから第１のＭＯＳＦＥＴのソースへ電流を流す。第２の条件時には、第２のＭＯＳＦＥＴのソースに対してゲートに正電圧を印加してドレインとソース間をオンし、第１のＭＯＳＦＥＴをダイオードとすることで、第１のＭＯＳＦＥＴのソースから第２のＭＯＳＦＥＴのソースへ電流を流す。前記動作により双方向の電流を制御するが、前記構成では、２個のパワーＭＯＳＦＥＴを用いるため、携帯電話、等で要求されている小型化には適さない。
　この対策として、例えば、特許文献１の半導体装置では、動作領域全面にソース領域を設け、トレンチ間のソース領域下方に第１バックゲート領域を設け、ソース領域外に第１バックゲート領域と接続する第２バックゲート領域を設け、ソース領域にコンタクトする第１電極層を動作領域全面に、第１電極層の外周に第２バックゲート領域にコンタクトする第２電極層を設ける。このように構成することにより、第１電極層と第２電極層に個別に電圧を印加でき、１個のパワーＭＯＳＦＥＴで双方向の電流制御が行える。
　第１バックゲート電極の形成方法としては、特許文献１ではイオン注入を用いているが、例えば、特許文献２では、ドープされたポリシリコンで形成する方法が開示されている。
特開２００８－５３３７８号公報 特開２００２－２７０８４１号公報
　上記従来技術には以下の問題点がある。
　特許文献１が開示する半導体装置では、トレンチ間のソース領域下方に第１バックゲート領域を設けており、ソース領域と第１バックゲート領域が隣接している。そのため、ドレインに対してソースに正電圧を印加した場合に、印加電圧がソース領域と第１バックゲート領域に印加されるため、低い電圧で耐圧破壊が発生する。
　特許文献２が開示する半導体装置では、ソース領域と第１バックゲート領域が導通している。そのため、ドレインに対してソースに正電圧を印加した場合に、ダイオードとして動作するため、双方向の電流制御ができない。充放電保護装置では双方向の電流制御を行うため、双方向の破壊耐圧が必要である。
　本開示の半導体装置は、以下の技術的手段を採用し、上述の問題を解決している。
　すなわち、ドレイン領域となる第一導電型の半導体基板と、ドレイン領域上に形成されたドリフト領域と、前記ドリフト領域上部に形成された第二導電型のボディ領域と、前記ボディ領域上部に形成された第一導電型のソース領域と、前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチと、前記トレンチ内壁に形成された絶縁膜と、前記絶縁膜の内側に形成されたゲート電極と、前記ボディ領域内部に形成され、かつ前記ボディ領域と電気的に接続された第二導電型のバックゲート電極とを有し、前記ドレイン領域に高電圧が印加され、前記ソース領域と前記ボディ領域に前記高電圧より低い電圧である低電圧が印加され、かつ前記ゲート電極と前記ソース領域の間に第１の閾値以上の電圧が印加されると、前記ドレイン領域から前記ソース領域に電流が流れ、前記ソース領域に前記高電圧、前記ドレイン領域と前記ボディ領域に前記低電圧が印加され、かつ前記ゲート電極と前記ドレイン領域の間に第２の閾値以上の電圧が印加されると、前記ソース領域から前記ドレイン領域に電流が流れ、前記バックゲート電極のシート抵抗値は前記ボディ領域のシート抵抗値より小さく、前記ソース領域と前記バックゲート電極とは、前記ソース領域と前記ドレイン領域の間に最大動作電圧が印加されて、前記ソース領域と前記バックゲート電極の間で降伏現象が発生しない間隔で配置されている。これにより、良好な双方向の破壊耐圧を有する半導体装置を提供できる。
　本開示の半導体装置は、ソース電極とバックゲート電極が隣接しないため、トランジスタ単体で双方向制御ができ、ＯＮ抵抗の低いＭＯＳＦＥＴを提供できる。
図１は、実施例１に係る半導体装置の構成を示す平面図である。 図２は、図１のＩＩ－ＩＩ’線における断面図である。 図３は、図１のＩＩＩ－ＩＩＩ’線における断面図である。 図４は、図１のＩＶ－ＩＶ’線における断面図である。 図５（ａ）～（ｃ）は、実施例１に係る半導体装置の製造過程を示す断面図である。 図６（ａ）～（ｃ）は、実施例１に係る半導体装置の製造過程を示す断面図である。 図７（ａ）（ｂ）は、実施例１に係る半導体装置の製造過程を示す断面図である。 図８は、実施例２に係る半導体装置の構成を示す断面図である。 図９は、実施例３に係る半導体装置の構成を示す平面図である。 図１０は、実施例４に係る半導体装置の構成を示す平面図である。 図１１は、図１０のＸＩ－ＸＩ’線における断面図である。 図１２は、図１１のＸＩＩ－ＸＩＩ’線における平面図である。 図１３は、実施例５に係る半導体装置の構成を示す平面図である。 図１４は、図１３のＸＩＶ－ＸＩＶ’線における断面図である。 図１５は、図１３のＸＶ－ＸＶ’線における断面図である。
　以下、本開示の半導体装置について図面を参照しながら説明する。但し、詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
　なお、添付図面および以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（実施例１）
　以下、実施例１に係る半導体装置について、図１～７を参照しながら説明する。
　以下の実施形態では、Ｎチャネル型の縦型ゲート半導体装置により本開示を具体化している。この事例では、本開示にいう第１導電型がＮ型であり、第２導電型がＰ型である。なお、Ｐチャネル型の縦型ゲート半導体装置に対しても、素子内の各不純物領域の導電型を反対にすることで、以下の説明が同様に適用できる。
　図１は、本開示の縦型ゲート半導体装置の一例を示す平面図である。図２は、本開示の縦型ゲート半導体装置を示す平面図である図１のＩＩ－ＩＩ’線における断面図である。図３は、本開示の縦型ゲート半導体装置を示す平面図である図１のＩＩＩ－ＩＩＩ’線における断面図である。図４は、本開示の縦型ゲート半導体装置を示す平面図である図１のＩＶ－ＩＶ’線における断面図である。
　図１に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。
　図２に示すように、本実施例の縦型ゲート半導体装置は、基板２にＮ型のドレイン領域である半導体基板４上に、半導体基板４よりも低濃度のＮ型不純物領域からなるドリフト領域６を備える。Ｎ型のドリフト領域６には、Ｎ型のドリフト領域６よりも高濃度のＰ型不純物領域からなるボディ領域２６がＮ型のドリフト領域６よりも浅く設けられる。Ｐ型のボディ領域２６には、ボディ領域２６よりも高濃度のＮ型不純物領域からなるソース領域２８がボディ領域２６よりも浅く設けられる。ドリフト領域６、ボディ領域２６、ソース領域２８からなる基板２の表面から、ボディ領域２６を貫通してドリフト領域６に達する第２のトレンチ１８が形成される。第２のトレンチ１８の内部表面にはゲート絶縁膜２０が形成され、Ｎ型にドープされたポリシリコンからなるゲート電極２２が埋め込まれて、ゲートキャップ酸化膜２４で覆われている。前記ボディ領域２６は、前記半導体基板４、前記ソース領域２８及び前記ゲート電極２２と電気的に分離されている。
　ボディ領域２６には、ドリフト領域６、ボディ領域２６、ソース領域２８からなる基板２の表面から、ボディ領域２６に達する第１のトレンチ１０が形成される。第１のトレンチ１０の内部にはＰ型にドープされたポリシリコンからなる前記ボディ領域２６に形成されたボディ領域２６よりシート抵抗値が小さいバックゲート電極１２がソース領域２８に隣接しない位置に埋め込まれ、バックゲートキャップ酸化膜１４で覆われている。第２のトレンチ１８は第１のトレンチ１０で挟まれている。基板２の表面にはシリコン酸化膜３０と層間絶縁膜３２が形成され、ソース領域２８と第１のトレンチ１０と第２のトレンチ１８を含む領域にコンタクトが形成されソース端子３４と接続される。基板２の裏面には、ドレイン端子３８が形成される。
　図３に示すように、本実施例の縦型ゲート半導体装置は、第２のトレンチ１８に埋め込まれたＮ型にドープされたポリシリコンからなるゲート電極２２は、基板２の表面まで形成され、シリコン酸化膜３０と層間絶縁膜３２にコンタクトが形成されゲート端子３６と接続される。
　図４に示すように、本実施例の縦型ゲート半導体装置は、第１のトレンチ１０に埋め込まれたＰ型にドープされたポリシリコンからなるバックゲート電極１２は、基板２の表面まで形成され、シリコン酸化膜３０と層間絶縁膜３２にコンタクトが形成されバックゲート端子４０と接続される。
　以下、本実施例の縦型ゲート半導体装置の動作を説明する。
　まず、ソース端子３４に対してドレイン端子３８に正電圧を印加し、ソース端子３４に対してゲート端子３６に第１の閾値以上の正電圧を印加し、バックゲート端子４０にソース端子３４と同じ電圧を印加する。すると、ゲート電極２２に対向するゲート絶縁膜２０の近傍に電子が誘起され、ドリフト領域６とソース領域２８が導通し、縦型ゲート半導体装置はオンしてドレイン端子３８からソース端子３４へ電流が流れる。ソース端子３４に対してドレイン端子３８に正電圧を印加し、ゲート端子３６とバックゲート端子４０にソース端子３４と同じ電圧を印加すると、縦型ゲート半導体装置はオフして電流は流れない。この状態でソース端子３４に対してドレイン端子３８に印加する正電圧を上げていくと、ドリフト領域６とボディ領域２６が逆バイアスされ、臨界電界強度を超えると耐圧破壊が発生する。
　次いで、ドレイン端子３８に対してソース端子３４に正電圧を印加し、ドレイン端子３８に対してゲート端子３６に第２の閾値以上の正電圧を印加し、バックゲート端子４０にドレイン端子３８と同じ電圧を印加する。すると、ゲート電極２２に対向するゲート絶縁膜２０の近傍に電子が誘起され、ソース領域２８とドリフト領域６が導通し、縦型ゲート半導体装置はオンしてソース端子３４からドレイン端子３８へ電流が流れる。ドレイン端子３８に対してソース端子３４に正電圧を印加し、ゲート端子３６とバックゲート端子４０にドレイン端子３８と同じ電圧を印加すると、縦型ゲート半導体装置はオフして電流は流れない。この状態でドレイン端子３８に対してソース端子３４に印加する正電圧を上げていくと、ソース領域２８とボディ領域２６が逆バイアスされ、臨界電界強度を超えると耐圧破壊が発生する。本開示では、ボディ領域２６よりも不純物濃度が高いバックゲート電極１２はソース領域２８と隣接しない。また、ソース領域２８とバックゲート電極１２とは、ソース端子３４とドレイン端子３８の間に最大動作電圧を印加しても、ソース領域２８とバックゲート電極１２の間で降状現象が発生しない間隔で配置されるため、良好な破壊耐圧を有する半導体装置を提供できる。
　図５～図７は、上記構造を有する縦型ゲート半導体装置の形成過程を順に示す工程断面図である。図２と同様に、図５～図７は概略図であり、各部の寸法比は現実の寸法比を示すものではない。
　図５（ａ）に示すように、まず、Ｎ型の半導体基板４上に、エピタキシャル成長法によりＮ型の半導体基板４よりも低濃度のＮ型のドリフト領域６が形成される。次いで、ドリフト領域６の表面に、熱酸化法により２００～１０００ｎｍの膜厚を有するシリコン酸化膜８が形成される。シリコン酸化膜８上には、リソグラフィ技術により、以降の工程で第１のトレンチ１０が形成される領域に開口を有するレジストパターンが形成され、レジストパターンをマスクとしたエッチングにより、第１のトレンチ１０が形成される領域上のシリコン酸化膜８が除去される。レジストパターンが除去された後、パターンニングされたシリコン酸化膜８をマスクとしたエッチングにより、ボディ領域２６に到達する第１のトレンチ１０が形成される。
　次いで、図５（ｂ）に示すように、形成された第１のトレンチ１０の内部表面に形成される自然酸化膜をエッチングし、ノンドープポリシリコン膜を基板２の表面および第１のトレンチ１０内に堆積させ、ボロンを全面に１．０×１０１６ｃｍ－２程度イオン注入し、熱処理によりノンドープポリシリコン膜中にボロンを拡散する。次いで、バックゲート引き出し配線等のバックゲートポリシリコン配線形成領域を被覆するレジストパターンを形成し、ポリシリコン膜のエッチングにより、シリコン酸化膜８上のポリシリコンと第１のトレンチ１０内の一部のポリシリコンを除去し、バックゲート電極１２を形成する。このポリシリコンのエッチングにより、バックゲート電極１２の上面は、以降の工程で形成されるソース領域２８に隣接しない位置までエッチングされる。
　なお、本開示では、第１のトレンチ１０内の埋め込みにノンドープポリシリコンを堆積させたが、Ｐ型にドープされたポリシリコンを堆積することもできる。なお、本開示では、特に第１のトレンチ１０の内部表面に形成される自然酸化膜をエッチングした例を説明したが、他の手段を用いてもよい。例えば、熱酸化、等により酸化膜を第１のトレンチ１０の内部表面に形成し、異方性エッチングにより第１のトレンチ１０の底部表面に形成した酸化膜を除去し、第１のトレンチ１０の側面に形成された酸化膜を残すことにより、バックゲート電極１２を長くしてもよい。この場合、ソース領域２８とバックゲート電極１２は酸化膜により絶縁されているため良好な破壊耐圧を有することができるとともに、バックゲート電極１２の断面積が大きくなり、バックゲート電極１２の抵抗を下げられる。そのため、ボディ領域の電位を安定させることができ、低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
　次いで、図５（ｃ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）技術により基板２の表面とバックゲート電極１２上にバックゲートキャップ酸化膜１４を形成し、エッチバック技術により、基板２の表面を平坦にする。
　次いで、図６（ａ）に示すように、基板２の表面に５０～５００ｎｍの膜厚を有するシリコン酸化膜１６が形成される。シリコン酸化膜１６上には、リソグラフィ技術により、以降の工程で第２のトレンチ１８が形成される領域に開口を有するレジストパターンが形成され、レジストパターンをマスクとしたエッチングにより、第２のトレンチ１８が形成される領域上のシリコン酸化膜１６が除去される。レジストパターンが除去された後、パターンニングされたシリコン酸化膜１６をマスクとしたドライエッチングにより、第２のトレンチ１８が形成される。
　次いで、図６（ｂ）に示すように、第２のトレンチ１８の内部表面に、８～１００ｎｍの膜厚を有するゲート絶縁膜２０が形成される。その後、２００～８００ｎｍの導電性を有するＮ型のポリシリコン膜を基板２と第２のトレンチ１８の内部に堆積し、ゲート引き出し配線等のゲートポリシリコン配線形成領域を被覆するレジストパターンを形成する。次いで、当該レジストパターンをマスクとしたポリシリコン膜のエッチングにより、シリコン酸化膜１６上のポリシリコン膜が除去され、ゲート電極２２が形成される。次いで、ＣＶＤ技術により基板２の表面とゲート電極２２上にゲートキャップ酸化膜２４を形成する。
　次いで、図６（ｃ）に示すように、酸化膜をエッチング後に、ボディ領域２６以外を被覆するレジストパターンを形成し、ボロンをイオン注入しボディ領域２６を形成する。次いで、ソース領域２８以外を被覆するレジストパターンを形成し、リンをイオン注入しソース領域２８を形成する。次いで、ＣＶＤ法によりシリコン酸化膜３０と層間絶縁膜３２を形成する。
　次いで、図７（ａ）に示すように、シリコン酸化膜３０と層間絶縁膜３２にソース端子３４とゲート端子３６とバックゲート端子４０とのコンタクトが形成される領域に開口を有するレジストパターンを形成し、エッチングによりソースとゲートとバックゲートのコンタクトを形成する。次いで、電気的に接続する導電膜が形成され、ソース端子３４とゲート端子３６とバックゲート端子４０が形成される領域にレジストパターンを形成し、エッチングによりソース端子３４とゲート端子３６とバックゲート端子４０を形成する。
　次いで、図７（ｂ）に示すように、基板２の裏面を研磨し、電気的に接続する導電膜が形成され、ドレイン端子３８が形成される。
　本開示の縦型ゲート半導体装置は、バックゲート電極１２をソース領域２８から離れて形成することにより、良好な双方向の破壊耐圧を有する半導体装置を提供できる。また、バックゲート電極１２をＰ型にドープしたポリシリコンで形成することにより、不純物拡散で形成した場合よりもバックゲート電極１２のシート抵抗を下げられるため、ボディ領域の電位を安定させることができ、低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
　（実施例２）
　図８は、本開示の縦型ゲート半導体装置の第１の変形例を示す断面図である。
　図８に示すように、本実施例の縦型ゲート半導体装置では、第１のトレンチ１０とバックゲート電極１２がドリフト領域６に達している。そして、バックゲート電極１２は、ボディ領域２６とドリフト領域６にまたがって設けられている。
　製造方法は、実施例１と同じであり、各工程の時間調整により形成する。
　以上のように、本開示の縦型ゲート半導体装置は、第１のトレンチ１０とバックゲート電極１２がドリフト領域６に達しているため、バックゲート電極１２の断面積が大きくなり、バックゲート電極１２の抵抗を更に下げられる。そのため、更に低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
　（実施例３）
　図９は、本開示の縦型ゲート半導体装置の第２の変形例を示す平面図である。
　図９に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。
　バックゲート電極１２はバックゲート端子４０とコンタクトで接続されており、バックゲート端子４０に電圧が印加されると、バックゲート電極１２は該コンタクト位置である近端部から遠端部に向かって順次電圧駆動される。このときの電圧駆動距離は近端部から遠端部までの距離となる。また図９のゲート電極２２の様に、ゲート電極２２がゲート端子３６と複数個所でコンタクト接続されている場合は、全コンタクト箇所から同時に近端部から遠端部に向かって電圧駆動される。このとき遠端部は隣り合うコンタクト間の中点の位置になり、電圧駆動距離は隣り合うコンタクト間距離の半分となる。
　図９に示すように、本実施例の縦型ゲート半導体装置では、バックゲート電極１２の電圧駆動距離がゲート電極２２の電圧駆動距離より短く、バックゲート電極１２をゲート電極２２よりも高速に駆動することができ、ボディ領域２６の電位を安定させることができるので、低ＯＮ抵抗化、アバランシェ耐量の向上、高速動作が可能となる。
　（実施例４）
　図１０は、本開示の縦型ゲート半導体装置の第３の変形例を示す平面図である。図１１は、本発明の一実施形態における縦型ゲート半導体装置の第３の変形例を示す図１０のＸＩ－ＸＩ’線における断面図である。図１２は、本開示の一実施形態における縦型ゲート半導体装置の第３の変形例を示す図１１のＸＩＩ－ＸＩＩ’線における平面図である。
　図１０に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、バックゲート電極１２が設けられる。
　図１０～図１２に示すように、本実施例の縦型ゲート半導体装置は、第１の実施例に示す本実施例の縦型ゲート半導体装置と、ゲート電極２２とバックゲート電極１２の配置が異なる。本実施例の縦型ゲート半導体装置では、ゲート電極２２はバックゲート電極１２により囲まれている。このバックゲート電極１２により、ゲート電極２２周辺のボディ領域２６の電位が更に安定し、アバランシェ耐量の向上、高速動作が可能となる。
　（実施例５）
　図１３は、本開示の縦型ゲート半導体装置の第４の変形例を示す平面図である。図１４は、本開示の一実施形態における縦型ゲート半導体装置の第４の変形例を示す図１３のＸＩＶ－ＸＩＶ’線における断面図である。図１５は、本開示の一実施形態における縦型ゲート半導体装置の第４の変形例を示す図１３のＸＶ－ＸＶ’線における断面図である。
　図１３に示すように、本実施例の縦型ゲート半導体装置は、基板２にソース端子３４、ゲート端子３６、バックゲート端子４０、ゲート電極２２、Ｐ＋バックゲート電極４２が設けられる。
　図１４に示すように、本実施例の縦型ゲート半導体装置では、Ｐ型不純物領域からなるＰ＋バックゲート電極４２を設けている。
　図１５に示すように、本実施例の縦型ゲート半導体装置では、Ｐ＋バックゲート電極４２とバックゲート端子４０を導通させるため、Ｐ型不純物領域からなるバックゲートコンタクト電極４４を設けている。
　Ｐ＋バックゲート電極４２は、第１のトレンチ形成後に、ボロンをイオン注入し、熱拡散により形成する。バックゲートコンタクト電極４４は、第１のトレンチを形成する前に、以降の工程でバックゲートコンタクト電極４４が形成される領域に開口を有するレジストパターンを形成し、レジストパターンをマスクとしてボロンをイオン注入し、熱拡散により形成する。
　このＰ＋バックゲート電極４２により、ゲート電極２２周辺のボディ領域２６の電位が安定し、アバランシェ耐量の向上、高速動作が可能となる。
　以上のように、本出願において開示する技術の例示として、実施例１～５を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った形態にも適用可能である。
　以上のように、本開示における技術の例示として、実施の形態および変形例を説明した。そのために、添付図面および詳細な説明を提供した。
　したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
　また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
　本開示の半導体装置は、半導体装置に適用可能で、特に双方向スイッチの半導体装置として有用である。
　２　　基板
　４　　半導体基板
　６　　ドリフト領域
　８　　シリコン酸化膜
　１０　　第１のトレンチ
　１２　　バックゲート電極
　１４　　バックゲートキャップ酸化膜
　１６　　シリコン酸化膜
　１８　　第２のトレンチ
　２０　　ゲート絶縁膜
　２２　　ゲート電極
　２４　　ゲートキャップ酸化膜
　２６　　ボディ領域
　２８　　ソース領域
　３０　　シリコン酸化膜
　３２　　層間絶縁膜
　３４　　ソース端子
　３６　　ゲート端子
　３８　　ドレイン端子
　４０　　バックゲート端子
　４２　　Ｐ＋バックゲート電極
　４４　　バックゲートコンタクト電極

Claims (7)

  1. ドレイン領域となる第一導電型の半導体基板と、
    ドレイン領域上に形成されたドリフト領域と、
    前記ドリフト領域上部に形成された第二導電型のボディ領域と、
    前記ボディ領域上部に形成された第一導電型のソース領域と、
    前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチと、
    前記トレンチ内壁に形成された絶縁膜と、
    前記絶縁膜の内側に形成されたゲート電極と、
    前記ボディ領域内部に形成され、かつ前記ボディ領域と電気的に接続された第二導電型のバックゲート電極とを有し、
    前記ドレイン領域に高電圧が印加され、前記ソース領域と前記ボディ領域に前記高電圧より低い電圧である低電圧が印加され、かつ前記ゲート電極と前記ソース領域の間に第１の閾値以上の電圧が印加されると、前記ドレイン領域から前記ソース領域に電流が流れ、
    前記ソース領域に前記高電圧、前記ドレイン領域と前記ボディ領域に前記低電圧が印加され、かつ前記ゲート電極と前記ドレイン領域の間に第２の閾値以上の電圧が印加されると、前記ソース領域から前記ドレイン領域に電流が流れ、
    前記バックゲート電極のシート抵抗値は前記ボディ領域のシート抵抗値より小さく、
    前記ソース領域と前記バックゲート電極とは、前記ソース領域と前記ドレイン領域の間に最大動作電圧を印加されても、前記ソース領域と前記バックゲート電極の間で降伏現象が発生しない間隔で配置された
    ことを特徴とする半導体装置。
  2. 前記バックゲート電極と前記ソース領域の間に絶縁膜が形成された請求項１記載の半導体装置。
  3. 前記バックゲート電極がポリシリコンからなる請求項１または２記載の半導体装置。
  4. 前記バックゲート電極が拡散層からなる請求項１または２記載の半導体装置。
  5. 前記バックゲート電極はバックゲート端子と第１のコンタクトで接続され、
    前記ゲート電極はゲート端子と第２のコンタクトで接続され、
    前記バックゲート端子に電圧が印加されると前記第１のコンタクトから電圧駆動される前記バックゲート電極の電圧駆動距離が、前記ゲート端子に電圧が印加されると前記第２のコンタクトから電圧駆動される前記ゲート電極の電圧駆動距離よりも短い
    ことを特徴とする請求項１または２記載の半導体装置。
  6. 平面視において、前記ゲート電極が前記バックゲート電極に囲まれた請求項１または２記載の半導体装置。
  7. 前記バックゲート電極が前記ボディ領域と前記ドリフト領域にまたがって設けられた請求項１または２記載の半導体装置。
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