WO2014139851A1 - Trägerbauteil mit einem halbleiter-substrat für elektronische bauelemente und verfahren zu dessen herstellung - Google Patents

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WO2014139851A1
WO2014139851A1 PCT/EP2014/054303 EP2014054303W WO2014139851A1 WO 2014139851 A1 WO2014139851 A1 WO 2014139851A1 EP 2014054303 W EP2014054303 W EP 2014054303W WO 2014139851 A1 WO2014139851 A1 WO 2014139851A1
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semiconductor substrate
cores
layer
compensation
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Harry Hedler
Markus Schieber
Jörg ZAPF
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Siemens Aktiengesellschaft
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Definitions

  • the invention relates to a support member with a semiconducting ⁇ ter-substrate having a first side and a second side for SMD mounting.
  • ⁇ is an assembly of so-called SMD components (ie
  • the carrier component is provided with vias, each consisting of a via hole connecting the first side to the second side and an electrically conductive via core in the via hole. Vias serve to contact devices and terminals, each located on different sides of the substrate.
  • the electrically conductive via core is provided.
  • the carrier component generally has a lower coefficient of thermal expansion SU than the via cores with v i a . This is related to the fact that the via cores are usually metallic, while the carrier component consists of a semiconductor.
  • Carrier components for SMD mounting are known per se.
  • such a carrier component is described in US 2002/0088116 A1, which is used as an intermediate component between a printed circuit board and chip components.
  • a plurality of vias is provided, each having metallic cores Via aufwei- sen.
  • the material of the intermediate component is chosen such that it is adapted to that of the assembled chips with regard to its thermal expansion behavior, so that the voltages occurring between the intermediate component and the chip components can be limited.
  • stresses occur even within this intermediate component, which comes as a carrier component for use, in which the electric charge Ver ⁇ bond.
  • the object of the invention is to provide a carrier component for the SMD assembly, which is equipped with vias and which has a high reliability even under thermal stress.
  • the compensation layer causes a complete adaptation of the Ausdeh ⁇ voltage behavior of the coated semiconductor substrate to the thermal expansion behavior of the Via cores. Since the thermal expansion coefficients of the materials used are substantially linear, such expansion compensation can take place independently of a certain temperature. With the adaptation of the cherriesausdehnungsverhal ⁇ least an axial compensation for the thermal expansion is thus created so that there is no axial tension to the components involved. More particularly, the via core can not stress-related detached from the contact pads however, which are brought to the first side and the second side of the semi ⁇ conductor substrate for the purpose of making contact with the SMD-mounting on ⁇ and the via holes on the both sides abde ⁇ ck.
  • the second measure, Via cores in the via holes with ei ⁇ ner loose fit, has the advantage that the Via cores also can expand radially when heated within the via holes and in this case neither a strain takes place with the semiconductor substrate, nor an axial movement of the via core is hindered due to its thermal expansion. As a result, it is advantageously possible to create a largely stress-relieved bond for a specific temperature range.
  • the clearance is present at room temperature, since the carrier component is heated during operation and the dimensional tolerances of the clearance in the sequence for expansion are available.
  • no interference fit should be produced in operation ⁇ temperature due to increased thermal expansion of the viaducts core, ie that the via core has so greatly expanded that because of the popu ⁇ marginalized installation space in the via hole already a strain of the via core takes place with the carrier component.
  • a clearance is to be understood as a fit in which, for the internal dimension, only positive deviations from the nominal dimension and from the external dimension are permitted only negative deviations from the nominal dimension. This ensures that account the fact also taking into that set ferti ⁇ supply caused in the manufacture of the inner dimension (via hole) and the outer dimension (Via core) tolerances always a clearance between the via hole and the Via core is present.
  • both an axial compensation and a radial compensation are provided for the via connections, which reduces or even precludes the occurrence of stresses during the heating of the carrier component.
  • the carrier component preferably serves as an intermediate component, on the first side of which semiconductor components, such as, for example, are provided.
  • B. chip components can be mounted (SMD assembly).
  • the support member itself can be mounted on a circuit board by means of SMD mounting.
  • the semiconductor substrate is preferably made of silicon, the vias also being referred to as TSV (Through Silicon Via). Within the via holes can be a
  • Layer can be applied, which is located between the via cores and the walls of the via holes. This can take on different functions. The adhesion and friction of the via core in the via hole can be reduced by means of the layer, whereby a sliding of the via core in the via hole is still limited possible when the clearance changes due to the thermal expansion of the via core in a transitional fit.
  • the layer may provide the function of electrical isolation between the via core and the surrounding semiconductor substrate.
  • treadmill is intended that for the thickness d of the compensating layer coa t ⁇ ratio in comparison to the thickness of the semiconductor substrate SU d b where:
  • the compensating layer of a photoresist such as. B. SU-8, or consists of a silicone.
  • a photoresist such as. B. SU-8
  • silicone a material which have a comparatively large coefficient of thermal expansion, so that even at relatively low layer thicknesses an expansion compensation for the semiconductor substrate, which consists in particular of silicon, can be created.
  • SU-8 is a product of the company
  • Microchem - this is a trade name.
  • the tolerances t of the clearance fit are so small that the via cores are held in the via holes at room temperature. This means that the via core is not so loose at room temperature due to the tolerances that its own weight is sufficient for it to slip out of the via hole. It should be noted that even with the provision of a clearance due to tolerances due to a contact of the via core with the walls of the via hole, which may also be caused by the fact that the via core is slightly tilted in the via hole. By blocking the via core in the via hole, the handling of the carrier component prior to the production of the via contacts is advantageously considerably simplified. In order to obtain suitable tolerances t for such a design, tolerances according to DIN 7157 may preferably be provided which cause a sliding fit or a tight running fit.
  • a contact ⁇ layer of an electrically conductive material is applied to the compensating layer, which is in contact with the via cores in the region of the vias.
  • This contact layer can be Prozes ⁇ Siert in a suitable manner, so that contact pads and circuit traces on the compensation layer formed.
  • a contact layer can also be applied directly to the semiconductor substrate on the side on which no compensation layer is present on the semiconductor substrate. If the semiconductor substrate may be provided on both the first and on the second side with a balancing layer, it may also particularly advantageous both from ⁇ same layers a contact layer may be provided.
  • the invention relates to a method for producing a carrier component from a semiconductor substrate having a first side and a second side for SMD mounting.
  • the semiconductor substrate is provided with via holes, which respectively connect the first side to the second side.
  • electrically conductive via cores are produced.
  • the semiconductor substrate has a lower thermal expansion coefficient than the via cores ( SUb ⁇ o v ⁇ a ).
  • Ben is known for the production of the aforementioned carrier component.
  • the production of via cores in via holes can be carried out, for example, according to DE 10 2009 043 414 A1.
  • a further object of the invention is thus to improve the method given ⁇ in that can be generated with this insensitive to thermal stress structure of the support member. This object is achieved with the said method erfindungsge ⁇ Gurss in that a compensation layer is formed on the semiconductor substrate at ⁇ least on one of said sides prepared, the thermal expansion coefficients a
  • the composite of semiconductor substrate and compensation substrate is heated before the via cores are produced.
  • heating in the sense of the invention is meant that the composite of semiconductor substrate and leveling layer should have a temperature which is higher than the room temperature.
  • the composite of the semiconductor substrate and balancing layer to be so brought ⁇ even to a temperature which is equal to or higher than the intended operating temperature of the carrier component.
  • the via core can completely fill the via hole during production without the clearance required by the invention having to be produced directly. If the composite of the carrier component and the via core is subsequently cooled, the via core shrinks more strongly in the radial direction than the via hole Cooling to room temperature creates a gap between the walls of the via hole and the via core. This automatically creates a clearance fit, wherein the operation of the carrier component after SMD assembly and reaching the operating temperature of this game is used up because of the stronger radial expansion of the via core.
  • the shrinkage due to cooling similar or (ie, the semiconductor substrate including the compensation layer), as this according to the invention reached with a "Stretch ⁇ balancing" via the equalizing layer is equal to that of the surrounding support member.
  • the Via cores may galvanically ⁇ to.
  • the metal is then deposited on the walls of the via holes.
  • This is also referred to as galvanic filling, which can be current-bound or de-energized.
  • galvanic filling which can be current-bound or de-energized.
  • a deposition at temperatures of 80 ° C to 150 ° C is possible. Although these electrolyte temperatures do not completely prevent lateral stress at higher operating temperatures, they still reduce it sufficiently.
  • the adhesion of the electrically su ⁇ different via core on the wall must be low.
  • a starting layer for electroplating can be used, which can simultaneously fulfill the tasks of electrical insulation and a reduction in adhesion (for example a plastic layer with embedded metal particles for initiating the electrochemical deposition).
  • the via cores are produced by filling the via holes with liquefied, metallic material.
  • This method is described in the above-ge ⁇ called DE 10 2009 043 414 AI and can therefore be described as the art belong.
  • a molten conductive flues ⁇ stechnik is filled in the vias at high temperature, which has this non-wetting walls. So there is no adhesion after the solidification and cooling of the via cores, so that they are different from solve the walls of the via holes. Since the metal of the vias becomes molten is introduced into the via holes, via ⁇ this high temperatures of 500 to 800 ° C for example in copper or aluminum alloys are possible.
  • the walls of the via holes may, for example, of silicon oxide, silicon nitride, of polymers, or ceramics prepared ⁇ the.
  • the metal alloys from which the via cores are to be made are, in comparison, difficult to wetting. Further details of the invention are described below with reference to the drawing. Identical or corresponding drawing elements are each provided with the same stressesszei ⁇ chen and are only explained several times as far as differences arise between the individual figures. Show it:
  • FIG. 1 to 3 selected stages of an embodiment of the inventive beam assembly ⁇ , partly in the application of an embodiment of the method according to the invention respectively in section
  • Figure 5 shows the side view of a support member mounted on a substrate and two
  • a semiconductor substrate 11 is coated with a compensation layer 13 to form a first side 12.
  • the layer material may be, for example, a
  • a via hole 15 (and further not shown) is introduced into the carrier component 14 formed from the semiconductor substrate 11 and the equalization ⁇ layer 13, which connects the first side 12 of the support member with the second side 16.
  • the via hole 15 may be in the semiconductor substrate
  • Herge ⁇ represents, for example by means of etching in a conventional manner.
  • a masking of the sides lying in the etching treatment above is made te 16 of the semiconductor substrate 11, wherein the etching treatment ⁇ is passed through suitable mask openings. This process itself is well known.
  • FIG. 2 shows how the via hole is produced at a production temperature T P greater than the operating temperature of the mounted carrier component T w .
  • T P the already mentioned method of filling the via holes 15 (see Figure 1) with a liquid metal is used.
  • a via core 17 made of copper or aluminum forms, which conforms to walls 18 of the via holes 15.
  • the via core 17 is slide in the via hole 15.
  • the end faces 20 of the via cores 17 are connected on the first side 12 and on the second side 16 with electrically conductive contact layers from which unspecified dargestell ⁇ te contact pads or printed conductors can be produced in the further course of manufacture. These then enable the intended SMD assembly. Consequently For example, an electric current can be conducted from one contact layer 21 via the via core 17 into the other contact layer 21.
  • the finished support member 14 is to erken ⁇ NEN. This is shown in various states, namely at room temperature T R and at operating temperature T w . The two states are ge ⁇ separated via a breaking line 22 each other, thus one and the same via is shown in different states.
  • the wall is formed on both sides of the book line by a layer 23. This layer initially produces an electrical insulation to the silicon material of the semiconductor substrate 11. In addition, this layer facilitates the sliding of the via core 17 in the via hole 15.
  • the carrier component 14 room tempera ⁇ ture T R. It can be seen that the via core 17 is spaced from the wall 18 of the via hole to form a gap 19. Via the core further comprises a Lekssaus ⁇ strain, which corresponds exactly to the thickness of the support member fourteenth In this case, the thickness d of the carrier component corresponds to the thickness d SUb of the semiconductor substrate 11 plus the thickness of the two compensation layers d coa t according to FIG. 4. In contrast to FIG. 3, according to FIG. 4, the compensation layer is subdivided into two partial compensation layers 13a, 13b. wherein each of the first side 12 and the second side 16 is such a partial compensation layer. Right the fault line the carrier component is shown at Radiotem ⁇ temperature T w.
  • the Trä ⁇ gerbauteil has extended so that it now has a larger thickness d.
  • the length of the via core has spread by the same Be ⁇ support as the support member (see FIG. 4: by the amount of each ⁇ 1), so that the connection between the via-core 17 and the contact layer 21 is present largely verspan ⁇ voltage overhead ,
  • the via core 17 has also extended in the lateral direction, with the gap t returning. has formed.
  • the via core now lies on the layer 19. Via Looking at the core 17 at its edges k, which limit the lateral surface, one can clearly see Ver ⁇ shift ⁇ 1 by comparing the right and left part of the figure here.
  • FIG. 5 shows a mounting example for the carrier component 14.
  • the semiconductor substrate 11 and the compensation ⁇ layer 13 can be seen in the side view.
  • the contact pads 24 are shown, which consists of the jeweili ⁇ gen contact layers 21 (see FIG. 3) are processed. These contact pads form with the corresponding
  • the support member 14 is mounted on a substrate 28 ( beispielswei ⁇ se a circuit board). Also, on the

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Abstract

Trägerbauteil mit einem Halbleiter-Substrat für elektronische Bauelemente und Verfahren zu dessen Herstellung Die Erfindung betrifft ein Trägerbauteil (14), welches aus einem Halbleiter-Substrat (11) besteht und Vias (17) zur Durchkontaktierung aufweist. Außerdem betrifft die Erfindung ein Verfahren zur Herstellung eines solchen Trägerbauteils. Erfindungsgemäß ist vorgesehen, dass die Vias bei Raumtemperatur (TR) mit Spiel (t) in die Via-Öffnung eingepasst sind. Dieses Spiel steht für eine Ausdehnung des Via-Kerns im Via (17) zur Verfügung, damit dieser in dem Via-Loch um den Betrag (Δl) gleiten kann, sobald sich das Trägerbauteil (14) infolge von Erwärmung ausdehnt. Die Ausdehnung des Trägerbauteils (14) wird durch Anwendung von Ausgleichsschichten (13a, 3b) beispielsweise aus Silikon so eingestellt, dass diese der axialen Ausdehnung des Via-Kerns genau entspricht. Durch das Spiel (t) sowie sie Ausdehnungskompensation wird sichergestellt, dass die Verbindung, bestehend aus dem Via (17) und 20 Kontaktpads (21) aus Metall, auch bei Betriebstemperatur (TW) frei von Verspannungen bleibt. Dies erhöht vorteilhaft die Bauteilzuverlässigkeit.

Description

Beschreibung
Trägerbauteil mit einem Halbleiter-Substrat für elektronische Bauelemente und Verfahren zu dessen Herstellung
Die Erfindung betrifft ein Trägerbauteil mit einem Halblei¬ ter-Substrat, welches eine erste Seite und eine zweite Seite für eine SMD-Montage aufweist. Unter einer SMD-Montage ver¬ steht man eine Montage sogenannter SMD-Bauteile (d. h.
Surface Mounted Devices) . Außerdem ist das Trägerbauteil mit Vias, bestehend jeweils aus einem die erste Seite mit der zweiten Seite verbindenden Via-Loch und einem elektrisch leitfähigem Via-Kern im Via-Loch, ausgestattet. Vias dienen zur Kontaktierung von Bauelementen und Anschlüssen, die sich jeweils auf unterschiedlichen Seiten des Substrats befinden. Hierzu ist der elektrisch leitfähige Via-Kern vorgesehen. Das Trägerbauteil weist im Allgemeinen einen geringeren Wärmeausdehnungskoeffizienten SU auf, als die Via-Kerne mit via . Dies hängt damit zusammen, dass die Via-Kerne üblicherweise metal- lisch sind, während das Trägerbauteil aus einem Halbleiter besteht .
Trägerbauteile für eine SMD-Montage sind an sich bekannt. Beispielsweise ist in der US 2002/0088116 AI ein solches Trä- gerbauteil beschrieben, welches als Zwischenbauteil zwischen einer Leiterplatte und Chipbauteilen zum Einsatz kommt. Um diese Chipbauteile mit Kontakten auf der Leiterplatte verbin¬ den zu können, ist in dem Zwischenbauteil eine Vielzahl von Vias vorgesehen, welche jeweils metallische Via-Kerne aufwei- sen. Das Material des Zwischenbauteils wird so gewählt, dass dieses hinsichtlich seines thermischen Ausdehnungsverhaltens an dasjenige der montierten Chips angepasst ist, so dass die zwischen dem Zwischenbauteil und den Chipbauteilen auftretenden Spannungen begrenzt werden können. Allerdings treten auch innerhalb dieses Zwischenbauteils, welches als Trägerbauteil zum Einsatz kommt, Spannungen auf, die die elektrische Ver¬ bindung belasten. Die Aufgabe der Erfindung besteht darin, ein Trägerbauteil für die SMD-Montage anzugeben, welches mit Vias ausgestattet ist und welches auch bei einer thermischen Beanspruchung eine hohe Zuverlässigkeit aufweist.
Diese Aufgabe wird mit dem eingangs angegebenen Trägerbauteil erfindungsgemäß dadurch gelöst, dass sich auf dem Halbleiter- Substrat zumindest auf einer der besagten Seiten eine Aus¬ gleichsschicht befindet, die einen Wärmeausdehnungskoeffi¬ zienten coat aufweist, der größer als der der Via-Kerne via ist. Außerdem sind die Via-Kerne in die Via-Löcher mit einer Spielpassung eingepasst. Durch die Kombination dieser beiden erfindungsgemäßen Maßnahmen wird zunächst erreicht, dass die Wärmeausdehnungen des mit der Ausgleichsschicht versehenen Halbleiter-Substrates und der Via-Kerne einander angeglichen werden, wenn man dies mit einer Bauform vergleicht, bei der keine Ausgleichsschicht auf dem Halbleitersubstrat vorgesehen ist. Diese Angleichung erfolgt im Idealfall derart, dass die Ausgleichsschicht eine vollständige Anpassung des Ausdeh¬ nungsverhaltens des beschichteten Halbleitersubstrats zum thermischen Wärmeausdehnungsverhalten der Via-Kerne bewirkt. Da die Wärmeausdehnungskoeffizienten der verwendeten Materialien im Wesentlichen linear ausgeprägt sind, kann ein solcher Ausdehungsausgleich unabhängig von einer bestimmten Temperatur erfolgen. Mit der Anpassung des Wärmeausdehnungsverhal¬ tens ist somit ein Axialausgleich für die Wärmedehnungen geschaffen, so dass es axial zu keiner Verspannung der beteiligten Komponenten kommt. Insbesondere kann sich der Via-Kern deswegen nicht stressbedingt von den Kontaktpads ablösen, welche auf der ersten Seite und der zweiten Seite des Halb¬ leiter-Substrats zwecks Kontaktierung bei der SMD-Montage an¬ gebracht sind und die Via-Löcher auf den beiden Seiten abde¬ cken .
Die zweite Maßnahme, die Via-Kerne in den Via-Löchern mit ei¬ ner Spielpassung einzupassen, hat den Vorteil, dass sich die Via-Kerne bei einer Erwärmung innerhalb der Via-Löcher auch radial ausdehnen können und hierbei weder eine Verspannung mit dem Halbleiter-Substrat erfolgt, noch eine Axialbewegung des Via-Kerns aufgrund seiner Wärmedehnung behindert wird. Hierdurch lässt sich vorteilhaft ein weitgehend von Spannungen befreiter Verbund für einen bestimmten Temperaturbereich schaffen. Die Spielpassung liegt dabei bei Raumtemperatur vor, da sich das Trägerbauteil im Betrieb erwärmt und die Maßtoleranzen der Spielpassung in der Folge für eine Ausdehnung zur Verfügung stehen. Vorteilhaft sollte bei Betriebs¬ temperatur aufgrund der stärkeren Wärmeausdehnung des Via- Kerns noch keine Presspassung erzeugt werden, d. h. dass sich der Via-Kern so stark ausgedehnt hat, dass aufgrund des be¬ grenzten Bauraums im Via-Loch bereits eine Verspannung des Via-Kerns mit dem Trägerbauteil erfolgt. Als Spielpassung soll im Sinne der deutschen Norm DIN 7157 eine Passung verstanden werden, in der für das Innenmaß lediglich positive Abweichungen vom Nennmaß und vom Außenmaß lediglich negative Abweichungen vom Nennmaß erlaubt sind. Hierdurch wird gewährleistet, dass sich auch unter Berück- sichtigung der Tatsache, dass sich bei der Herstellung des Innenmaßes (Via-Loch) und des Außenmaßes (Via-Kern) ferti¬ gungsbedingte Toleranzen einstellen, immer ein Spiel zwischen dem Via-Loch und dem Via-Kern vorliegt. Erfindungsgemäß ist für die Via-Verbindungen damit sowohl ein Axialausgleich als auch ein Radialausgleich vorgesehen, der das Auftreten von Spannungen bei der Erwärmung des Trägerbauteils verringert oder sogar ausschließt. Das Trägerbauteil dient vorzugsweise als Zwischenbauteil, auf dessen erste Sei- te Halbleiterbauelemente, wie z. B. Chipbauteile, montiert werden können (SMD-Montage) . Außerdem kann das Trägerbauteil selbst auf einer Leiterplatte ebenfalls mittels SMD-Montage montiert werden. Das Halbleiter-Substrat besteht vorzugsweise aus Silizium, wobei die Vias auch als TSV (Through Silicon Via) bezeichnet werden. Innerhalb der Via-Löcher kann eine
Schicht aufgebracht werden, die sich zwischen den Via-Kernen und den Wänden der Via-Löcher befindet. Diese kann unterschiedliche Funktionen übernehmen. Die Haftung und Reibung des Via-Kerns im Via-Loch kann mittels der Schicht verringert werden, wobei hierdurch ein Gleiten des Via-Kerns im Via-Loch noch begrenzt möglich ist, wenn sich die Spielpassung aufgrund der Wärmedehnung des Via-Kerns in eine Übergangspassung verwandelt. Außerdem kann die Schicht die Funktion einer elektrischen Isolation zwischen dem Via-Kern und dem umgebenden Halbleiter-Substrat gewährleisten.
Gemäß einer besonderen Ausgestaltung der Erfindung ist vorge- sehen, dass für die Dicke dcoat der Ausgleichsschicht im Ver¬ hältnis zur Dicke des Halbleiter-Substrates dSUb gilt:
d-coat — dsuk (Oivia — Csub) / (Ccoat — Oivia) ·
Dabei gilt für dcoat eine Abweichung von +10 % bis -10 %, die noch als zulässig hingenommen werden kann. Innerhalb dieses Toleranzbereichs wird zwar kein vollständiger Ausdehnungsaus¬ gleich erreicht, die entstehenden Spannungen sind jedoch so gering, dass der Bauteilverbund durch die Wärmedehnung bis zur Betriebstemperatur nicht gefährdet wird. Andererseits trägt der Toleranzbereich dem Umstand Rechnung, dass Ferti- gungsprozesse immer mit einer gewissen Fertigungsungenauig- keit verbunden sind.
Weiterhin wird eine vorteilhafte Ausgestaltung dadurch erhalten, dass die Ausgleichsschicht aus einem Fotolack, wie z. B. SU-8, oder aus einem Silikon besteht. Hierbei handelt es sich um Materialien, die einen vergleichsweise großen Wärmeausdehnungskoeffizienten haben, so dass bereits bei verhältnismäßig geringen Schichtdicken ein Ausdehnungsausgleich für das Halbleitersubstrat, welches insbesondere aus Silizium besteht, geschaffen werden kann. SU-8 ist ein Produkt der Firma
Microchem - es handelt sich hierbei um eine Handelsbezeichnung .
Gemäß einer besonderen Ausgestaltung der Erfindung ist vorge- sehen, dass die Toleranzen t der Spielpassung derart gering sind, dass die Via-Kerne bei Raumtemperatur in den Via- Löchern gehalten werden. Dies bedeutet, dass der Via-Kern bei Raumtemperatur aufgrund der Toleranzen nicht so locker sitzt, dass dessen Eigengewicht ausreicht, damit dieser aus dem Via- Loch herausrutscht. Hierbei ist zu berücksichtigen, dass auch bei Vorsehen einer Spielpassung toleranzbedingt ein Kontakt des Via-Kerns mit den Wänden des Via-Lochs besteht, wobei dieser auch dadurch entstehen kann, dass sich der Via-Kern im Via-Loch etwas verkantet. Durch ein Blockieren des Via-Kerns im Via-Loch wird die Handhabung des Trägerbauteils vor der Herstellung der Via-Kontakte vorteilhaft wesentlich vereinfacht. Um geeignete Toleranzen t für eine solche Bauform zu erhalten, können bevorzugt Toleranzen gemäß DIN 7157 vorgesehen werden, die einen Gleitsitz oder einen engen Laufsitz hervorrufen .
Um eine einfache Kontaktierung zu ermöglichen, ist es außerdem vorteilhaft, wenn auf der Ausgleichsschicht eine Kontakt¬ schicht aus einem elektrisch leitfähigen Material aufgebracht wird, die im Bereich der Vias mit den Via-Kernen in Kontakt steht. Diese Kontaktschicht kann in geeigneter Weise prozes¬ siert werden, so dass Kontaktpads und Leiterbahnen auf der Ausgleichsschicht entstehen. Selbstverständlich kann eine solche Kontaktschicht auch auf derjenigen Seite, auf der auf dem Halbleiter-Substrat keine Ausgleichsschicht vorhanden ist, direkt auf dem Halbleiter-Substrat aufgebracht werden. Sollte das Halbleiter-Substrat sowohl auf der ersten als auch auf der zweiten Seite mit einer Ausgleichsschicht versehen sein, so kann besonders vorteilhaft auch auf beiden Aus¬ gleichsschichten eine Kontaktschicht vorgesehen werden.
Weiterhin bezieht sich die Erfindung auf ein Verfahren zum Erzeugen eines Trägerbauteils aus einem Halbleiter-Substrat mit einer ersten Seite und einer zweiten Seite für die SMD- Montage. Bei diesem Verfahren wird das Hableiter-Substrat mit Via-Löchern versehen, welche jeweils die erste Seite mit der zweiten Seite verbinden. In den Via-Löchern werden elektrisch leitfähige Via-Kerne hergestellt. Das Halbleiter-Substrat weist einen geringeren Wärmeausdehnungskoeffizienten auf, als die Via-Kerne ( SUb < ov±a) . Ein solches Verfahren, welches ebenfalls im eingangs angegebenen Stand der Technik beschrie- ben ist, ist zur Herstellung des eingangs erwähnten Trägerbauteils bekannt. Die Herstellung von Via-Kernen in Via- Löchern kann beispielsweise gemäß der DE 10 2009 043 414 AI erfolgen. Hierbei handelt es sich um ein Verfahren, mit dem die Löcher in einem Substrat mit einem flüssigen Metall ausgefüllt werden können, welches in den Löcher anschließend erstarrt, auch wenn dieses Verfahren gemäß dem Stand der Technik nicht zum Ausfüllen von Via-Löchern Verwendung findet. Eine weitere Aufgabe der Erfindung liegt damit darin, das an¬ gegebene Verfahren dahingehend zu verbessern, dass sich mit diesem eine gegenüber thermischen Beanspruchungen unempfindliche Struktur des Trägerbauteils erzeugen lässt. Diese Aufgabe wird mit dem genannten Verfahren erfindungsge¬ mäß dadurch gelöst, dass auf dem Halbleiter-Substrat zumin¬ dest auf einer der besagten Seiten eine Ausgleichsschicht hergestellt wird, die einen Wärmeausdehnungskoeffizienten
coat aufweist, der größer ist, als derjenige der Via-Kerne via · Die Funktion dieser Ausgleichsschicht, die das thermi¬ sche Ausdehnungsverhalten des Trägerbauteils in Richtung seiner Dickenausdehnung an die Längenausdehnung des zugehörigen Via-Kerns anpasst, ist bereits erläutert worden. Außerdem ist erfindungsgemäß vorgesehen, dass der Verbund aus Halbleiter- Substrat und Ausgleichs-Substrat erwärmt wird, bevor die Via- Kerne hergestellt werden. Unter einer Erwärmung im Sinne der Erfindung ist gemeint, dass der Verbund aus Halbleiter- Substrat und Ausgleichsschicht eine Temperatur aufweisen soll, die höher als die Raumtemperatur ist. Bevorzugt soll der Verbund aus Halbleiter-Substrat und Ausgleichsschicht so¬ gar auf eine Temperatur gebracht werden, die gleich oder höher als die vorgesehene Betriebstemperatur des Trägerbauteils ist. Hierdurch wird vorteilhaft sichergestellt, dass der Via- Kern bei der Herstellung das Via-Loch vollständig ausfüllen kann, ohne dass die erfindungsgemäß geforderte Spielpassung direkt hergestellt werden muss. Wird anschließend der Verbund aus Trägerbauteil und Via-Kern abgekühlt, so schrumpft der Via-Kern in radialer Richtung stärker als das Via-Loch, so dass sich bei der Abkühlung auf Raumtemperatur ein Spalt zwischen den Wänden des Via-Lochs und dem Via-Kern einstellt. Hierdurch entsteht automatisch eine Spielpassung, wobei beim Betrieb des Trägerbauteils nach SMD-Montage und Erreichen der Betriebstemperatur dieses Spiel wegen der stärkeren Radialdehnung des Via-Kerns wieder aufgebraucht wird. In Axialrich¬ tung des Via-Kerns ist die Schrumpfung aufgrund der Abkühlung ähnlich oder gleich derjenigen des umgebenden Trägerbauteils (d. h. dem Halbleiter-Substrat inklusive der Ausgleichs- Schicht) , da dieses erfindungsgemäß mit einem „Ausdehnungs¬ ausgleich" über die Ausgleichsschicht erreicht.
Vorteilhaft können die Via-Kerne galvanisch hergestellt wer¬ den. Das Metall wird dann auf den Wänden der Via-Löcher abgeschieden. Dies wird auch als galvanische Füllung bezeichnet, die stromgebunden oder stromlos erfolgen kann. Hierbei ist eine Abscheidung bei Temperaturen von 80°C bis 150°C möglich. Mit Hilfe dieser Elektrolyttemperaturen kann ein lateraler Stress bei höheren Betriebstemperaturen zwar nicht vollständig verhindert, jedoch immer noch in genügender Weise reduziert werden. Dabei muss die Haftung des elektrisch abge¬ schiedenen Via-Kerns an der Wandung gering sein. Hierbei kann eine Startschicht für die Galvanik zur Anwendung kommen, die gleichzeitig die Aufgaben einer elektrischen Isolierung und einer Haftungsverminderung erfüllen kann (zum Beispiel eine KunststoffSchicht mit eingelagerten Metallpartikeln zur Initiierung der elektrochemischen Abscheidung) .
Gemäß einer anderen Ausgestaltung des erfindungsgemäßen Ver- fahrens kann auch vorgesehen werden, dass die Via-Kerne durch Auffüllen der Via-Löcher mit verflüssigtem, metallischem Material hergestellt werden. Diese Methode ist in der oben ge¬ nannten DE 10 2009 043 414 AI beschrieben und kann daher als dem Stand der Technik zugehörig bezeichnet werden. Hierbei wird bei hoher Temperatur eine geschmolzene leitfähige Flüs¬ sigkeit in die Vias eingefüllt, wobei diese nicht benetzende Wände hat. Dort ist also eine Adhäsion nach dem Erstarren und Erkalten der Via-Kerne nicht gegeben, so dass diese sich von den Wänden der Via-Löcher lösen. Da das Metall der Vias schmelzflüssig in die Via-Löcher eingebracht wird, sind über¬ dies hohe Temperaturen von 500 bis 800°C beispielsweise bei Kupfer- oder Aluminiumlegierungen möglich. Hierdurch lässt sich vorteilhaft im Vergleich zur Raumtemperatur eine starke Ausdehnung/Schrumpfung bei der Fertigung der Via-Kerne erreichen, so dass vorteilhaft Spielpassungen mit ausreichend gro¬ ßen Abweichungen von dem Maß hergestellt werden können. Die Wände der Via-Löcher können beispielsweise aus Siliziumoxid, Siliziumnitrid, aus Polymeren oder Keramiken hergestellt wer¬ den. Die Metalllegierungen, aus denen die Via-Kerne hergestellt werden sollen, sind im Vergleich hierzu schwer benetzend . Weitere Einzelheiten der Erfindung werden nachfolgend anhand der Zeichnung beschrieben. Gleiche oder sich entsprechende Zeichnungselemente sind jeweils mit den gleichen Bezugszei¬ chen versehen und werden nur insoweit mehrfach erläutert, wie sich Unterschiede zwischen den einzelnen Figuren ergeben. Es zeigen:
Figuren 1 bis 3 ausgewählte Stadien eines Ausführungsbei- spiels des erfindungsgemäßen Trägerbau¬ teils bei der Anwendung eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens jeweils im Schnitt,
Figur 4 ein fertiggestelltes weiteres Ausfüh¬ rungsbeispiel des erfindungsgemäßen Trä¬ gerbauteils ähnlich der Figuren 1 bis 3 bei unterschiedlichen Temperaturen (TR = Raumtemperatur, Tw = Arbeitstemperatur) im Schnitt und
Figur 5 die Seitenansicht eines Trägerbauteils, montiert auf einem Substrat und zwei
Chipbauteile tragend. Ein Halbleiter-Substrat 11 wird unter Ausbildung einer ersten Seite 12 mit einer Ausgleichsschicht 13 beschichtet. Bei dem Schichtmaterial kann es sich beispielsweise um eine
Polymerfolie handeln, die auf das Halbleitersubstrat 11 auflaminiert wird. Alternativ kann auch eine Lackierung mit einem Fotolack (beispielsweise SU-8) erfolgen. Anschließend wird in das aus dem Halbleiter-Substrat 11 und der Aus¬ gleichsschicht 13 gebildete Trägerbauteil 14 ein Via-Loch 15 (und weitere nicht dargestellte) eingebracht, welches die erste Seite 12 des Trägerbauteils mit der zweiten Seite 16 verbindet. Das Via-Loch 15 kann beispielsweise mittels Ätzen in an sich bekannter Weise in dem Halbleiter-Substrat herge¬ stellt werden. Hierzu wird in nicht näher dargestellter Weise eine Maskierung der bei der Ätzbehandlung oben liegenden Sei- te 16 des Halbleiter-Substrats 11 vorgenommen, wobei die Ätz¬ behandlung durch geeignete Maskenöffnungen hindurch geführt wird. Dieser Prozess an sich ist allgemein bekannt.
In Figur 2 ist zu erkennen, wie das Via-Loch bei einer Pro- duktionstemperatur TP größer als der Arbeitstemperatur des montierten Trägerbauteils Tw hergestellt wird. Hierbei wird das bereits angesprochene Verfahren eines Ausfüllens der Via- Löcher 15 (vgl. Figur 1) mit einem flüssigen Metall verwendet. Hierbei entsteht je ein Via-Kern 17 aus Kupfer oder Alu- minium, der sich an Wänden 18 der Via-Löcher 15 anschmiegt.
Wie Figur 3 zu entnehmen ist, wird sich der Via-Kern 17 bei der Abkühlung des Trägerbauteils 14 auf Raumtemperatur TR radial (d. h. in lateraler Richtung) zusammenziehen, so dass zwischen dem Trägerbauteil 14 und dem Via-Kern 17 ein ringförmiger Spalt 19 entsteht, der ein Toleranzmaß t einer
Spielpassung definiert. Dieser ermöglicht dem Via-Kern 17, in dem Via-Loch 15 zu gleiten. Die Stirnseiten 20 der Via-Kerne 17 sind auf der ersten Seite 12 und auf der zweiten Seite 16 mit elektrisch leitfähigen Kontaktschichten verbunden, aus denen im weiteren Herstellungsverlauf nicht näher dargestell¬ te Kontaktpads oder Leiterbahnen hergestellt werden können. Diese ermöglichen dann die intendierte SMD-Montage. Somit kann ein elektrischer Strom von der einen Kontaktschicht 21 über den Via-Kern 17 in die andere Kontaktschicht 21 geleitet werden . In Figur 4 ist das fertiggestellte Trägerbauteil 14 zu erken¬ nen. Dieses ist in verschiedenen Zuständen, nämlich bei Raumtemperatur TR und bei Betriebstemperatur Tw dargestellt. Die beiden Zustände sind über eine Bruchlinie 22 voneinander ge¬ trennt, wobei somit ein und dasselbe Via in unterschiedlichen Zuständen dargestellt wird. Außerdem ist zu erkennen, dass die Wand diesseits und jenseits der Buchlinie durch eine Schicht 23 gebildet wird. Diese Schicht stellt zunächst eine elektrische Isolation zum Siliziummaterial des Halbleiter- Substrats 11 her. Außerdem erleichtert diese Schicht das Gleiten des Via-Kerns 17 im Via-Loch 15.
Links der Bruchlinie weist das Trägerbauteil 14 Raumtempera¬ tur TR auf. Es ist zu erkennen, dass der Via-Kern 17 unter Ausbildung eines Spalts 19 von der Wand 18 des Via-Lochs beabstandet ist. Der Via-Kern weist weiterhin eine Längsaus¬ dehnung auf, welche der Dicke des Trägerbauteils 14 genau entspricht. Die Dicke d des Trägerbauteils entspricht dabei der Dicke dSUb des Halbleiter-Substrats 11 zuzüglich der Dicke der beiden Ausgleichsschichten dcoat gemäß Figur 4. Gemäß Fi- gur 4 ist im Unterschied zu Figur 3 die Ausgleichsschicht in zwei Teilausgleichsschichten 13a, 13b unterteilt, wobei sich jeweils auf der ersten Seite 12 und der zweiten Seite 16 eine solche Teilausgleichsschicht befindet. Rechts der Bruchlinie ist das Trägerbauteil bei Betriebstem¬ peratur Tw dargestellt. Es wird deutlich, dass sich das Trä¬ gerbauteil ausgedehnt hat, so dass es nun eine größere Dicke d aufweist. Die Länge des Via-Kerns hat sich um denselben Be¬ trag wie das Trägerbauteil ausgedehnt (vgl. Figur 4: um den Betrag von jeweils Δ1) , so dass die Verbindung zwischen dem Via-Kern 17 und der Kontaktschicht 21 weitgehend verspan¬ nungsfrei vorliegt. Außerdem hat sich der Via-Kern 17 auch in lateraler Richtung ausgedehnt, wobei sich der Spalt t zurück- gebildet hat. Der Via-Kern liegt nun auf der Schicht 19 auf. Betrachtet man den Via-Kern 17 an seinen Kanten k, die die Mantelfläche begrenzen, so kann man hier eindeutig die Ver¬ schiebung Δ1 durch einen Vergleich der rechten und linken Teilfigur erkennen. Dabei wird auch deutlich, dass sich die Kanten k um diesen Betrag bewegen, wobei der Via-Kern 17 im Via-Loch kräftefrei gleitet, während sich der Via-Kern 17 ausdehnt . Der Figur 5 ist ein Montagebeispiel für das Trägerbauteil 14 zu entnehmen. Das Halbleiter-Substrat 11 und die Ausgleichs¬ schicht 13 sind in der Seitenansicht zu erkennen. Außerdem sind die Kontaktpads 24 dargestellt, welche aus den jeweili¬ gen Kontaktschichten 21 (vgl. Figur 3) prozessiert werden. Diese Kontaktpads bilden mit den korrespondierenden
Kontaktpads 25 des Substrats Lötverbindungen 26. Über diese ist das Trägerbauteil 14 auf einen Substrat 28 (beispielswei¬ se einer Leiterplatte) befestigt. Außerdem sind auf den
Kontaktpads 24 auf der ersten Seite 12 des Trägerbauteils zwei Chipbauteile 29 befestigt. Die elektrische Kontaktierung der Chipbauteile 29 zum Substrat 28 erfolgt durch die in Fi¬ gur 5 nicht dargestellten Vias im Inneren des Trägerbauteils

Claims

Patentansprüche
1. Trägerbauteil mit einem Halbleiter-Substrat (11), welches
- eine erste Seite (12) und eine zweite Seite (16) für ei- ne SMD-Montage aufweist,
- mit Vias, bestehend jeweils aus einem die erste Seite mit der zweiten Seite verbindenden Via-Loch (15) und einem elektrisch leitfähigen Via-Kern (17) im Via-Loch, ausgestattet ist und
- einen geringeren Wärmeausdehnungskoeffizienten SU auf¬ weist als die Via-Kerne (17) mit via
d a d u r c h g e k e n n z e i c h n e t,
dass
- sich auf dem Halbleiter-Substrat (11) zumindest auf ei- ner der besagten Seiten (12, 16) eine Ausgleichsschicht
(13) befindet die einen Wärmeausdehnungskoeffizienten coat aufweist, der größer ist, als der der Via-Kerne (17) oivia und
- dass die Via-Kerne (17) in die Via-Löcher (15) mit einer Spielpassung eingepasst sind.
2. Trägerbauteil nach Anspruch 1,
d a d u r c h g e k e n n z e i c h n e t,
dass für die Dicke dcoat der Ausgleichsschicht (13) im Ver- hältnis zur Dicke des Halbleiter-Substrates (11) dSUb
dcoat — dsuk (Oivia — Csub) / (Ccoat — Oivia) gilt, wobei für dcoat eine Abweichung von +10 % bis -10 % zu¬ lässig ist.
3. Trägerbauteil nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
dass die Ausgleichsschicht (13) aus einem Fotolack wie SU-8 oder aus einem Silikon besteht.
4. Trägerbauteil einem der Ansprüche 1 bis 3,
d a d u r c h g e k e n n z e i c h n e t, dass die Toleranzen t der Spielpassung derart gering sind, dass die Via-Kerne (17) bei Raumtemperatur in den Via-Löchern (15) gehalten werden.
5. Trägerbauteil nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
dass sich auf der Ausgleichsschicht (13) und/oder auf dem Halbleiter-Substrat (11) eine Kontaktschicht (23) aus einem elektrisch leitfähigen Material befindet, die im Bereich der Vias mit den Via-Kernen (17) in Kontakt steht.
6. Trägerbauteil nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t,
dass auf den Wänden der Via-Löcher (15) eine Schicht (23) aufgebracht ist.
7. Verfahren zum Erzeugen eines Trägerbauteils aus einem Halbleiter-Substrat (11) mit einer ersten Seite (12) und ei¬ ner zweiten Seite (16) für eine SMD-Montage, bei dem
- das Halbleiter-Substrat (11) mit Via-Löchern (15) verse¬ hen wird, welche jeweils die erste Seite mit der zweiten Seite verbinden und
- in den Via-Löchern (15) elektrisch leitfähige Via-Kerne (17) hergestellt werden,
wobei das Halbleiter-Substrat (11) einen geringeren Wärmeaus¬ dehnungskoeffizienten SU aufweist als die Via-Kerne (17) mit
Oi ia
d a d u r c h g e k e n n z e i c h n e t,
dass
- auf dem Halbleiter-Substrat (11) zumindest auf einer der besagten Seiten (12, 16) eine Ausgleichsschicht (13) hergestellt wird, die einen Wärmeausdehnungskoeffizienten coat aufweist, der größer ist, als der der Via-Kerne (17) oivia und
- der Verbund aus Halbleiter-Substrat (11) und Ausgleichs¬ schicht (13) erwärmt wird, bevor die Via-Kerne (17) her¬ gestellt werden.
8. Verfahren nach Anspruch 7,
d a d u r c h g e k e n n z e i c h n e t,
dass der Verbund aus Halbleiter-Substrat (11) und Ausgleichs¬ schicht (13) auf eine Temperatur gebracht wird, die gleich oder höher als die vorgesehene Betriebstemperatur des Trägerbauteils ist.
9. Verfahren nach einem der Ansprüche 7 oder 8,
d a d u r c h g e k e n n z e i c h n e t,
dass die Via-Kerne (17) galvanisch hergestellt werden.
10. Verfahren nach einem der Ansprüche 7 oder 8,
d a d u r c h g e k e n n z e i c h n e t,
dass die Via-Kerne (17) durch Auffüllen der Via-Löcher (15) mit verflüssigtem metallischen Material hergestellt werden.
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