WO2014108999A1 - 制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法 - Google Patents

制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法 Download PDF

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programmable controller
delay time
transmission delay
slave
master
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幸輝 湯尾
晃 藤森
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富士電機株式会社
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    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/052—Linking several PLC's
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
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    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/12—Plc mp multi processor system
    • G05B2219/1215—Master slave system

Definitions

  • the present invention relates to a control system, a master programmable controller, a slave programmable controller, and a control method in which a plurality of programmable controllers that respectively control controlled devices are connected to be communicable with each other.
  • the controller has a hierarchical structure from the viewpoint of system construction and ease of maintenance, and the layers are connected by a network.
  • a plurality of programmable controllers are connected to one management device via a network, and one or a plurality of controlled devices are connected to each programmable controller. Then, the programmable controller receives a control command from the upper management device, analyzes the control command, and controls the lower-level controlled device.
  • the control process proceeds in a closed range between the programmable controller and the controlled device. Then, the programmable controller transmits only the control result to the management device. Therefore, the management device collects control results at individual timings within the programmable controller.
  • communication can be established between programmable controllers under the same management device, and control results can be transmitted and received.
  • a technique for performing scheduling for transmitting / receiving control data between programmable controllers and switching a switch provided between the programmable controllers according to the scheduling is known (for example, Patent Document 1).
  • the programmable controllers can exchange information.
  • the plurality of programmable controllers in the control system operate at independent timings according to the control command of the management device, the programmable controller and the controlled device are synchronized, but the programmable controllers are synchronized. It becomes a state that is not taken.
  • the management device collects information from a plurality of programmable controllers
  • the timing at which the information is generated differs for each programmable controller, so the context of the information is not clear and strict control is difficult.
  • the present invention provides a control system, a master programmable controller, a slave programmable controller, and a control method capable of improving portability and improving control accuracy and stability. It is an object.
  • the programmable controller is another programmable controller.
  • a communication unit that establishes communication with the controlled device, and a common memory for sharing data with other programmable controllers via the communication unit, and the programmable controller includes a master programmable controller that functions as a master, There is a slave programmable controller that functions as a slave, and the master programmable controller further has a transmission delay between the master programmable controller and the slave programmable controller.
  • the transmission delay time request frame for measuring the transmission delay time request frame is transmitted to the slave programmable controller, and when the reception completion frame that is a response to the transmission delay time request frame is received, the time when the transmission delay time request frame is transmitted and the reception completion frame
  • a delay time measurement unit that calculates a transmission delay time from a difference from the time when the signal is received and transmits a transmission delay time notification frame including the transmission delay time to the slave programmable controller.
  • the slave programmable controller further includes a transmission delay.
  • the reception completion frame is transmitted to the master programmable controller, and when the transmission delay time notification frame is received, the delay time receiving unit that acquires the transmission delay time included in the transmission delay time notification frame , Based on the transmission delay time, characterized in that it comprises a synchronization correction unit for synchronizing the slave programmable controller to the master programmable controller.
  • the master programmable controller of this invention which controls a controlled device based on a program and functions as a master is a slave programmable controller that functions as a slave, and communication that establishes communication with the controlled device And the slave programmable controller with a common memory for sharing data with the slave programmable controller via the communication unit, and a transmission delay time request frame for measuring the transmission delay time between the master programmable controller and the slave programmable controller.
  • the master programmable controller of this invention which controls a controlled device based on a program and functions as a master is a slave, and communication that establishes communication with the controlled device
  • the slave programmable controller with a common memory for sharing data with the slave programmable controller via the communication unit, and a transmission delay time request frame for measuring the transmission delay time between the master programmable controller and the slave programmable controller.
  • the slave programmable controller of this invention which controls a controlled device based on a program and functions as a slave is another programmable controller including a master programmable controller that functions as a master, and a controlled device
  • a communication unit that establishes communication with the communication unit, a common memory for sharing data with other programmable controllers via the communication unit, and a transmission delay time request for measuring the transmission delay time between the master programmable controller and the slave programmable controller
  • a reception completion frame that is a response to the transmission delay time request frame is transmitted to the master programmable controller, and a transmission delay time notification frame including the transmission delay time is received.
  • a delay time receiving unit that acquires the transmission delay time included in the transmission delay time notification frame, and a synchronization correction unit that synchronizes the slave programmable controller with the master programmable controller based on the transmission delay time, To do.
  • a programmable controller is Establish communication with other programmable controllers and controlled devices, share data with other programmable controllers using a common memory via the communication unit, and among the programmable controllers, the master programmable controller that functions as the master is the master programmable A transmission delay time request frame for measuring the transmission delay time between the controller and the slave programmable controller functioning as a slave is transmitted to the slave programmable controller, and the slave program is transmitted.
  • the grammatic controller When receiving the transmission delay time request frame, the grammatic controller sends a reception completion frame, which is a response to the transmission delay time request frame, to the master programmable controller.
  • the transmission delay time is calculated from the difference between the time when the frame is transmitted and the time when the reception completion frame is received, and the transmission delay time notification frame including the transmission delay time is transmitted to the slave programmable controller.
  • the transmission delay time notification frame When the transmission delay time notification frame is received, the transmission delay time included in the transmission delay time notification frame is acquired, and the slave programmable controller is master-programmed based on the transmission delay time. And wherein the synchronizing between logic controllers.
  • control units In a control system applied to a large-scale plant or the like, control applications are divided and controlled by a plurality of control units (also referred to as configurations) depending on the processing complexity of the entire system and the physical arrangement.
  • the control unit mainly indicates a combination of a programmable controller and a controlled device controlled by the programmable controller.
  • a plurality of such control units are prepared and connected to a management apparatus that controls the entire control system.
  • each apparatus which comprises a control system is demonstrated.
  • FIG. 1 is an explanatory diagram showing a schematic relationship between devices constituting the control system 100
  • FIG. 2 is an explanatory diagram showing a schematic configuration of the control system 100.
  • the control system 100 includes a management device 110, a plurality of programmable controllers 120, and a plurality of controlled devices 130.
  • the management device 110 and the plurality of programmable controllers 120 are connected to each other by a network wiring 140 based on Ethernet (registered trademark) such as a Giga (G) base as a controller level network.
  • the plurality of programmable controllers 120 and the plurality of controlled devices 130 are connected to each other as a device level network through, for example, a dedicated connection wiring 142.
  • the management apparatus 110 collectively controls the plurality of programmable controllers 120 so that the entire control system 100 operates in accordance with the process flow defined in the application. For example, the management apparatus 110 collects status information and control results from the individual programmable controllers 120, and outputs various control commands to the individual programmable controllers 120 according to the collected contents.
  • the programmable controller 120 is also called PLC (Programmable Logic Controller), and includes a plurality of modules such as a CPU module 122, a communication module 124, an input / output (I / O) module 126, and a power supply module 128, as shown in FIG. Consists of.
  • the CPU module 122 downloads an execution program divided for each control unit from the management apparatus 110 in order to realize an application, executes the execution program, and does not show the operation status of the control unit. Or display on other monitors.
  • the controlled device 130 is controlled based on the control command received from the management device 110, the sensor detection result of the controlled device 130 input through the input / output module 126, information held by the other programmable controller 120, and the like.
  • the CPU module 122 transmits data such as status information indicating its own state, sensor detection results, and control results to the management device 110.
  • the communication module 124 is connected to the management apparatus 110, another programmable controller 120, and other modules through, for example, Ethernet (registered trademark) such as a Giga (G) base as a controller level network, and communicates with each other. Can be established. However, data may be exchanged between the modules via a bus provided on the base board.
  • Ethernet registered trademark
  • G Giga
  • the communication module 124 is formed integrally with the CPU module 122.
  • the input / output module 126 manages input / output with respect to the controlled device 130. For example, if the controlled device 130 is a sensor, the sensor detection result is collected, and if the controlled device 130 is an electric motor, a control command represented by a discrete is transmitted and the control result is collected.
  • the power supply module 128 supplies power to each module such as the CPU module 122, the communication module 124, and the input / output module 126.
  • the controlled device 130 includes sensors that detect various states in FA (Factory Automation), and electric devices such as an electric motor and an encoder that operate according to the detection results of the sensors.
  • FA Vectory Automation
  • electric devices such as an electric motor and an encoder that operate according to the detection results of the sensors.
  • control system 100 can be applied to various control objects.
  • MES production execution system
  • production device such as a center sealer unit, a film unit, or a rolling unit as the controlled device 130.
  • the programmable controller 120 is connected.
  • the programmable controller 120 reads the operating state of the production device from the input / output module 126 and the like, and controls the rotation of the electric motor in the production device through a motor driver or the like.
  • the management device 110 collects information for each programmable controller 120 and transmits a control command. In this way, the entire control system 100 can comprehensively perform production support management such as process management, quality management, and production amount management.
  • the CPU module 122 of the programmable controller 120 will be described in detail.
  • FIG. 3 is a diagram illustrating an example of a hardware configuration of the CPU module 122.
  • the CPU module 122 illustrated in FIG. 3 includes an input unit 150, an output unit 152, a communication unit 154, a logic circuit 156, a reference signal generation unit 158, a CPU 160, a ROM 162, a RAM 164, and a common memory 166. Consists of including. Among these, the input unit 150, the output unit 152, the logic circuit 156, the CPU 160, the ROM 162, the RAM 164, and the common memory 166 are connected so that data can be moved by the common bus 168.
  • the input unit 150 includes a keyboard, a pointing device such as a mouse and a touch panel, a voice input device, and the like, and accepts various operations such as execution of a program by the user.
  • the output unit 152 includes a liquid crystal display, an organic EL (Electro Luminescence) display, and the like, and various windows, data, control program progress statuses and control results necessary for operating the CPU module 122 that performs processing in the present embodiment. Etc. are displayed.
  • the communication unit 154 functions as the communication module 124 described above, and establishes communication with the management device 110, the other programmable controller 120, and the input / output module 126 through Ethernet (registered trademark). In the present embodiment, the communication unit 154 is built in the CPU 160.
  • the logic circuit 156 is composed of an integrated circuit that can rewrite a logic circuit such as CPLD (Complex Programmable Logic Device) or FPGA (Field-Programmable Gate Array), and incorporates various logic circuits that assist the CPU 160.
  • CPLD Complex Programmable Logic Device
  • FPGA Field-Programmable Gate Array
  • the reference signal generation unit 158 is configured with a hardware counter, performs counting, and generates a reference signal for the CPU 160 when the count value reaches a preset reference value. Such a count value is periodically counted based on a reference value.
  • the reference value is preset in each CPU module 122 and can be changed from the management device 110 or the input unit 150.
  • the reference signal generation unit 158 is shown separately from the CPU 160, but the reference signal generation unit 158 may be realized using a timer counter built in the CPU 160.
  • “built-in” means that only the function units used by the CPU 160 can access the reference signal generation unit 158, for example.
  • the CPU 160 controls processing of the entire CPU module 122 such as various operations and data input / output based on a basic program such as an OS (Operating System) and an execution program. Further, the CPU 160 executes the execution program stored in the ROM 162 and uses the RAM 164 as a work area, so that the delay time measuring unit 180, the synchronization frame transmitting unit 182, the delay time receiving unit 184, and the synchronization correcting unit 186 are used. , Function unit such as an application execution unit 188, a data update unit 190, and a data transmission unit 192. In addition, the CPU 160 includes a communication unit 154, and communicates with the management device 110, the other programmable controller 120, and the input / output module 126 based on interrupt processing.
  • a basic program such as an OS (Operating System) and an execution program. Further, the CPU 160 executes the execution program stored in the ROM 162 and uses the RAM 164 as a work area, so that the delay time measuring unit 180, the synchronization frame transmit
  • the ROM 162 stores the basic program and the execution program described above. Moreover, you may have storage means, such as a hard disk, as an auxiliary storage device.
  • the RAM 164 temporarily stores a part of the basic program and the execution program and data (for example, status information, sensor detection result, control result, etc.) generated by executing the execution program.
  • the common memory 166 is a storage area for sharing information with other CPU modules 122 and may be formed as a part of the RAM 164.
  • FIG. 4 is a functional block diagram for explaining each functional unit of the CPU module 122.
  • the CPU 160 also functions as the delay time measurement unit 180, the synchronization frame transmission unit 182, the delay time reception unit 184, the synchronization correction unit 186, the application execution unit 188, the data update unit 190, and the data transmission unit 192.
  • Each of these functional units may or may not function depending on whether the programmable controller 120 operates as a master (master programmable controller) or operates as a slave (slave programmable controller).
  • the CPU module 122 in the master programmable controller is the master CPU module 122a
  • the CPU module 122 in the slave programmable controller is the slave CPU module 122b.
  • functional units that do not function depending on whether they are masters or slaves are indicated by broken lines.
  • one CPU module 122 can be a master CPU module 122a or a slave CPU module 122b.
  • the delay time measuring unit 180 transmits a transmission delay time request frame for measuring the transmission delay time between the master CPU module 122a and the slave CPU module 122b to an arbitrary slave. It transmits to CPU module 122b.
  • This transmission delay time request frame has substantially the same format as a later-described synchronization frame and has a different data in a predetermined portion (for example, a command portion) in the synchronization frame.
  • the transmission delay time request frame is transmitted in synchronization with the reference signal generated by the reference signal generation unit 158 in the master CPU module 122a.
  • the delay time measuring unit 180 when the delay time measuring unit 180 receives the reception completion frame from any slave CPU module 122b after transmitting the transmission delay time request frame, the delay time measurement unit 180 acquires the time when the reception completion frame is received. The delay time measurement unit 180 then performs round-trip transmission between the master CPU module 122a and any slave CPU module 122b based on the difference between the time when the transmission delay time request frame is transmitted and the time when the reception completion frame is received. Calculate the delay time. Then, the delay time measuring unit 180 divides the calculated round trip transmission delay time by 2, and synchronizes the transmission delay time notification frame including the transmission delay time as a result with the next reference signal, so that the arbitrary slave CPU module 122b. Send to. In this way, the transmission delay time by the network wiring 140 can be notified to an arbitrary slave CPU module 122b.
  • the synchronization frame transmission unit 182 transmits a prepared synchronization frame to the plurality of slave CPU modules 122b in synchronization with the reference signal.
  • a synchronization frame is a signal for matching the count value of the reference signal generation unit 158 of the slave CPU module 122b with the count value of the reference signal generation unit 158 of the master CPU module 122a.
  • the delay time receiving unit 184 receives the transmission delay time request frame from the master CPU module 122a, and masters the reception completion frame according to the transmission delay time request frame. It transmits to CPU module 122a. Further, when receiving the transmission delay time notification frame from the master CPU module 122a, the delay time receiving unit 184 saves the transmission delay time included in the frame in the RAM 164 or the like. In this way, the slave CPU module 122b can obtain the transmission delay time between the master CPU module 122a and the slave CPU module 122b.
  • the synchronization correction unit 186 advances the reference signal generated by the reference signal generation unit 158 in the slave CPU module 122b by the transmission delay time. Specifically, when the synchronization correction unit 186 receives the synchronization frame from the master CPU module 122a, the synchronization correction unit 186 acquires a count value from the reference signal generation unit 158, and a value corresponding to the transmission delay time (time conversion of the reference signal generation unit 158). Value) and the obtained count value, a correction amount is calculated, a correction reference value is derived by subtracting the correction amount from the reference value, and the reference signal is temporarily set using the correction reference value as a new reference value. Set in the generation unit 158. Therefore, the correction reference value is represented by reference value ⁇ (value corresponding to transmission delay time ⁇ count value of reference signal generation unit 158).
  • the correction reference value is set, and when the reference signal generation unit 158 completes counting with the correction reference value, the synchronization correction unit 186 promptly sets the original reference value in the reference signal generation unit 158. .
  • the reference value can be temporarily advanced by the transmission delay time.
  • an example is given in which correction for the transmission delay time is performed at one time.
  • the present invention is not limited to this, and the correction may be performed in multiple steps. In this embodiment, even when the synchronization correction unit 186 receives the synchronization frame without obtaining the transmission delay time from the master CPU module 122a, the above correction processing is performed with the transmission delay time set to zero (0). Good.
  • the reference signal generation unit 158 of the master CPU module 122a and the reference signal generation unit 158 of the slave CPU module 122b can be synchronized with high accuracy.
  • Such synchronization correction processing may be performed continuously or intermittently at predetermined time intervals.
  • the application execution unit 188 executes the execution program in both the master CPU module 122a and the slave CPU module 122b in accordance with the reference signal generated by the reference signal generation unit 158 (receiving the reference signal as an interrupt signal). Then, the controlled device 130 is controlled through the input / output module 126. Therefore, the execution program is periodically executed according to the reference signal.
  • the data update unit 190 uses the generated data.
  • the contents of the common memory 166 in the CPU module 122 are updated.
  • the data update unit 190 transfers the data to another CPU module 122.
  • the data update unit 190 updates the contents of the common memory 166 in its own CPU module 122 based on the data. In this way, data can be shared with other CPU modules 122.
  • the transmission timing at which the data updating unit 190 transmits data to the other CPU modules 122 is predetermined for each CPU module 122 based on the reference signal generation unit 158. Such transmission timing will be described in detail later.
  • the data transmission unit 192 collects data that is requested to be collected by the management apparatus 110 among the data generated by the application execution unit 188 executing the execution program in both the master CPU module 122a and the slave CPU module 122b. To the management device 110.
  • the transmission timing follows the transmission timing of the data update unit 190. In this embodiment, since the CPU modules 122 are synchronized with each other, data having the same generation timing is collected in the management device 110.
  • FIG. 5 is a time chart for explaining an example of the synchronization correction processing.
  • the reference value is 1000 ⁇ sec, but is not limited to this, and can be appropriately changed by the management device 110, for example.
  • ⁇ sec is expressed as ⁇ s for simplification.
  • the reference signal generator 158 of the master CPU module 122a performs counting.
  • a reference signal is output in the master CPU module 122a.
  • the application execution unit 188 executes an execution program according to the reference signal.
  • a triangular area indicated by hatching indicates the transition of the count value. The count value increases as time passes, and is reset when the count target (for example, a reference value) is reached.
  • the reference signal generation unit 158 of the slave CPU module 122b is also counting. When the count value reaches the reference value at (2) in FIG. 5, a reference signal is output. Then, the application execution unit 188 executes an execution program according to the reference signal. As described above, in the master CPU module 122a and the slave CPU module 122b, predetermined processing is performed in accordance with the independent reference signals.
  • the delay time measuring unit 180 of the master CPU module 122a transmits a transmission delay time request frame in order to calculate the transmission delay time ((3 in FIG. 5). )).
  • the delay time receiving unit 184 of the slave CPU module 122b transmits a reception completion frame to the master CPU module 122a according to the transmission delay time request frame (FIG. 5). (4)).
  • the delay time measuring unit 180 of the master CPU module 122a calculates the round trip transmission delay time between the master CPU module 122a and the slave CPU module 122b. Then, the delay time measurement unit 180 transmits a transmission delay time notification frame including a transmission delay time (200 ⁇ sec) obtained by dividing the calculated round trip transmission delay time (400 ⁇ sec) by 2 to the slave CPU module 122b ((5 in FIG. 5). )).
  • the delay time receiving unit 184 of the slave CPU module 122b saves the round-trip transmission delay time (equivalent value) included in the frame in the RAM 164 or the like ((6) in FIG. 5).
  • the synchronization frame transmission unit 182 of the master CPU module 122a transmits the synchronization frame as an interrupt signal to the slave CPU module 122b ((7) in FIG. 5).
  • the slave CPU module 122b receives the synchronization frame at the time of (8) in FIG. 5 after one-way transmission delay time (200 ⁇ s) of the network wiring 140
  • the synchronization correction unit 186 receives the synchronization signal from the reference signal generation unit 158.
  • a count value (corresponding to 190 ⁇ sec) is acquired ((9) in FIG. 5).
  • the reference signal generation unit 158 restarts because the count value reaches the temporary correction reference value 990 ⁇ s at the time point (11) in FIG.
  • the reference signal of the slave CPU module 122b is synchronized with the reference signal of the master CPU module 122a.
  • FIG. 6 is a diagram showing a schematic sequence example of the synchronization correction processing.
  • synchronization using the master CPU module 122a and the slave CPU module 122b will be described.
  • the present embodiment is not limited to this, and one master CPU module 122a is used.
  • a plurality of slave CPU modules 122b can be synchronized.
  • the reference signal generator 158 of the master CPU module 122a generates a reference signal (S11), and the reference signal generator 158 of the slave CPU module 122b is independent of the master CPU module 122a.
  • a reference signal is generated (S12). Moreover, this process is performed periodically.
  • the delay time measuring unit 180 of the master CPU module 122a transmits a transmission delay time request frame to the slave CPU module 122b in order to calculate the transmission delay time (S13).
  • the delay time receiving unit 184 of the slave CPU module 122b transmits a reception completion frame to the master CPU module 122a (S14).
  • the delay time measuring unit 180 of the master CPU module 122a calculates, for example, a transmission delay time (S15), and generates a transmission delay time notification frame including the calculated transmission delay time (S16). Then, the delay time measuring unit 180 transmits the generated transmission delay time notification frame to the slave CPU module 122b via the network wiring 140 (S17).
  • the delay time reception unit 184 of the slave CPU module 122b saves the transmission delay time (converted value) included in the transmission delay time notification frame in the RAM 164 or the like (S18).
  • the synchronization frame transmission unit 182 of the master CPU module 122a transmits the synchronization frame as an interrupt signal to the slave CPU module 122b in synchronization with the reference signal (S19).
  • the synchronization correction unit 186 acquires a count value from the reference signal generation unit 158 (S20). Then, using the transmission delay time and the reference value, the synchronization correction unit 186 calculates a reference value— (value corresponding to the transmission delay time ⁇ count value of the reference signal generation unit 158) to obtain a correction reference value (S21). . Then, the correction reference value is temporarily set in the reference signal generation unit 158 as a new reference value (S22). When the correction reference value is set and counting with the correction reference value is completed, the synchronization correction unit 186 quickly sets the original reference value in the reference signal generation unit 158 (S23).
  • Such synchronization correction processing is executed for all the slave CPU modules 122b included in the control system 100.
  • the reference signal of the slave CPU module 122b is synchronized with the reference signal of the master CPU module 122a. That is, it is possible to synchronize execution programs (applications) that operate on the CPU modules 122.
  • FIG. 7 is a time chart for explaining data transmission / reception in the CPU module 122.
  • three CPU modules (CPU module A, CPU module B, and CPU module C in FIG. 7) are listed as the plurality of CPU modules 122.
  • the synchronization correction processing has already been completed, and the three CPU modules A, B, and C are synchronized.
  • the number of CPU modules is not limited to three.
  • the application execution unit 188 periodically operates in synchronization with the reference signal. Specifically, the execution of the execution program is started at the timing when the reference signal generation unit 158 generates the reference signal, that is, the count value of the reference signal generation unit 158 is reset to 0, and the data ( The detection result of the sensor, the control result, etc.) are latched (held).
  • the execution program is started when the count value is 0 here, the processing may be started after a predetermined time in consideration of the overhead of management function processing prior to the execution program.
  • the application execution unit 188 inputs the latched data via the input / output module 126 and performs a predetermined calculation based on the execution program. Then, the common memory 166 in the CPU module A is updated with data (status information, sensor detection result, control result, etc.) to which the calculated control result is added. When the predetermined calculation is completed, abnormality monitoring of the programmable controller 120, system control processing, and the like are executed until the next reference signal.
  • the data update unit 190 refers to the count value of the reference signal generation unit 158 and measures the transmission timing assigned to the CPU module A in advance (here, 0). When the transmission timing arrives, the data update unit 190 transmits the data stored in the common memory 166 to the other CPU modules B and C, and updates the common memory 166 in the CPU modules B and C.
  • CPU modules A, B, and C are assigned different transmission timings.
  • the CPU module A is transferred to the CPU modules B and C
  • the CPU module B is transferred to the CPU modules A and C
  • the CPU module C is transferred to the CPU modules A and B with sufficient time to complete the data transmission.
  • Data is sent in order.
  • the other CPU modules receive the data and reflect the data in each common memory 166.
  • the data update unit 190 is reflected in other CPU modules.
  • the common memory 166 is synchronized in the control system 100. As long as the data of the common memory 166 is updated, the data of other CPU modules may be automatically updated.
  • the data update unit 190 refers to the count value of the reference signal generation unit 158 in each CPU module A, B, C, and sends data to the transmission timing assigned to each CPU module A, B, C. Although it is transmitted, not only the reference signal generation unit 158 but also a separate counter that starts counting according to the reference signal can be used.
  • the controlled device 130 can be easily shared by any CPU module. Can be transplanted to.
  • the data is reflected in the same memory address of the common memory 166 in the CPU module after the change.
  • An environment can be formed.
  • access to the common memory 166 by the data update unit 190 will be described in detail.
  • FIG. 8 is an explanatory diagram for explaining an arrangement change of the controlled device 130.
  • three CPU modules (CPU module A, CPU module B, and CPU module C in FIG. 8) are listed as the plurality of CPU modules 122.
  • the CPU module B when focusing on the CPU module B, as shown in FIG. 8A, the CPU module B is connected to controlled devices D and E corresponding to sensors and a controlled device F corresponding to an electric motor. Yes.
  • the control command OUTf is sent to the controlled device F corresponding to the electric motor based on the detection results INd and INe of the controlled devices D and E corresponding to the sensors.
  • the controlled devices D, E, and F are included in the same control unit, and all belong to the same CPU module B. Therefore, the control command OUTf is generated in the control unit. It's enough. That is, in the CPU module B, the application execution unit 188 acquires sensor detection results INd and INe from the controlled devices D and E via the input / output module 126, generates a control command OUTf from the detection results, The generated control command OUTf may be output to the controlled device F.
  • the arrangement of the controlled devices D and E is changed, and as shown in FIG. 8B, the controlled device F belongs to the CPU module A without changing the controlled device F, and the controlled device E is the CPU module.
  • the controlled device F belongs to the CPU module A without changing the controlled device F
  • the controlled device E is the CPU module.
  • the CPU module B can easily refer to the data of the controlled devices D and E at the same timing as before. it can.
  • FIG. 9 is an explanatory diagram showing a memory map in the common memory 166.
  • common memories 166a, 166b, and 166c are arranged in the CPU modules A, B, and C, respectively.
  • FIG. 8B it is assumed that the controlled device D belongs to the CPU module A, the controlled device F belongs to the CPU module B, and the controlled device E belongs to the CPU module C.
  • the common memory 166 since the common memory 166 is used, as shown in FIG. 9, the sensor detection result INd acquired from the controlled device D in the CPU module A is stored in the common memory 166a of its own CPU module A. At the same time, it is also stored in the common memories 166b and 166c of the other CPU modules B and C. Here, the self data is indicated by a solid line, and the replicated data is indicated by a broken line.
  • the sensor detection result INe acquired from the controlled device E in the CPU module C in the synchronized state is stored in the common memory 166c of its own CPU module C, and the common memory of the other CPU modules A and B. Also stored in 166a, 166b.
  • the application execution unit 188 of the CPU module B reads the sensor detection results INd and INe of the controlled devices D and E from the common memory 166b of the CPU module B, performs a predetermined calculation, and outputs a control command OUTf of the controlled device F. Generate. Then, the application execution unit 188 outputs a control command OUTf to the controlled device F belonging to its own CPU module B via the input / output module 126.
  • FIG. 10 is an explanatory diagram showing an application example of the common memory 166.
  • common memories 166a, 166b, and 166c are arranged in the CPU modules A, B, and C, respectively.
  • the controlled device D belongs to the CPU module A
  • the controlled device F belongs to the CPU module B
  • the controlled device E belongs to the CPU module C.
  • the CPU module B In the common memory 166 shown in FIG. 10, in addition to the sensor detection result INd acquired from the controlled device D in the CPU module A and the sensor detection result INe acquired from the controlled device E in the CPU module C, the CPU module B The control command OUTf output to the controlled device F is also stored. Therefore, the application execution unit 188 of the CPU module B reads the control command OUTf from the common memory 166b of the CPU module B, and directly controls the controlled device F belonging to the CPU module B via the input / output module 126. OUTf may be output.
  • a process of reading the sensor detection results INd and INe of the controlled devices D and E from the common memory 166b of the CPU module B, performing a predetermined calculation, and generating a control command OUTf of the controlled device F May be performed by any apparatus.
  • the processing load can be distributed.
  • FIG. 10 the example which CPU module A performs is given.
  • the data transmission unit 192 manages the data requested to be collected from the management apparatus 110 among the data generated by the application execution unit 188 executing the execution program at the data transmission timing shown in FIG. To device 110.
  • the CPU modules 122 are synchronized with each other, data having the same generation timing is collected in the management device 110.
  • the CPU modules 122 are synchronized with each other, and data can be shared among a plurality of CPU modules 122 via a broadband network. Therefore, it is possible to synchronize the application and information of the controlled device 130 between the control units, improve portability of the controlled device 130 and the like, and improve the control accuracy and stability of the entire control system 100.
  • control system 100 for example, in a system that simultaneously controls a plurality of electric motors at a high speed, such as a steel plant or a paper pulp manufacturing plant such as a rolling system, the electric motors can be synchronized with higher accuracy. As a result, product quality and yield are improved.
  • a program that causes the computer to function as a control system 100, a master programmable controller, a slave programmable controller, and a computer-readable storage medium such as a flexible disk, a magneto-optical disk, a ROM, a CD, a DVD, or a BD that records the program.
  • the program refers to data processing means described in an arbitrary language or description method.
  • each step of the control method of the present specification does not necessarily have to be processed in time series in the order described in the flowchart, and may include processing in parallel or by a subroutine.
  • the present invention can be used in a control system, a master programmable controller, a slave programmable controller, and a control method in which a plurality of programmable controllers that respectively control controlled devices are connected to be communicable with each other.

Landscapes

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Abstract

　被制御機器（１３０）と、プログラマブルコントローラ（１２０）とを組み合わせた制御ユニットを複数用いて制御する制御方法では、プログラマブルコントローラ同士が通信を確立し、コモンメモリを用いてデータを共有している。また、マスタープログラマブルコントローラは、伝送遅延時間リクエストフレームに対する応答である受信完了フレームを受信すると、伝送遅延時間リクエストフレームを送信したときの時刻と受信完了フレームを受信したときの時刻との差分から伝送遅延時間を計算し、伝送遅延時間を含む伝送遅延時間通知フレームをスレーブプログラマブルコントローラに送信し、スレーブプログラマブルコントローラは、伝送遅延時間通知フレームを受信すると、伝送遅延時間通知フレームに含まれる伝送遅延時間を取得し、伝送遅延時間に基づいて、スレーブプログラマブルコントローラをマスタープログラマブルコントローラに同期させる。

Description

制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法
　本発明は、それぞれ被制御機器を制御する複数のプログラマブルコントローラが互いに通信可能に接続された制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法に関する。
　大規模な制御システムでは、システムの構築やメンテナンスの容易性の観点からコントローラの階層構造がとられ、階層間はネットワークにより接続される。例えば、制御システムでは、１の管理装置に対して複数のプログラマブルコントローラがネットワークを介して接続され、それぞれのプログラマブルコントローラに１または複数の被制御機器が接続される。そして、プログラマブルコントローラは、上位の管理装置から制御指令を受けて、その制御指令を解析し、下位の被制御機器を制御する。
　このような制御システムでは、プログラマブルコントローラが管理装置から制御指令を受けると、後は、プログラマブルコントローラと被制御機器とのクローズした範囲で制御処理が進行する。そして、プログラマブルコントローラは、その制御結果のみを管理装置に送信する。したがって、管理装置では、プログラマブルコントローラ内部における個々のタイミングで制御結果を収集することとなる。
　また、同一の管理装置下にあるプログラマブルコントローラ同士で通信を確立し、制御結果を送受信することもできる。例えば、プログラマブルコントローラ間で制御データを送受信するスケジューリングを行い、そのスケジューリングに従ってプログラマブルコントローラ間に設けられたスイッチを切り替える技術が知られている（例えば、特許文献１）。
特開２０１２－１０８６９６号公報
　上述した技術を用いることで、管理装置のみならず、プログラマブルコントローラ同士も情報を交換することができる。しかし、制御システムにおける複数のプログラマブルコントローラは、管理装置の制御指令に従い、それぞれ独立したタイミングで動作するため、プログラマブルコントローラと被制御機器との間は同期がとれているが、プログラマブルコントローラ間では同期がとれていない状態となる。
　例えば、管理装置が複数のプログラマブルコントローラから情報を収集する場合、情報が生成されるタイミングがプログラマブルコントローラ毎に異なるため、情報の前後関係が明確ではなく、厳密な制御が困難であった。
　また、複数のプログラマブルコントローラ同士では、他のプログラマブルコントローラの情報と自己の情報とのいずれが先に生成されたか、また、生成タイミングがどの程度異なるのか明確ではなく、他のプログラマブルコントローラの情報を安易に利用できなかった。
　さらに、被制御機器の配置変更によって、被制御機器を他のプログラマブルコントローラに移植すると、アクセス先のアドレスや制御指令の内容等を変更しなければならなかった。また、被制御機器に関する情報が配置変更前と同一のタイミングで生成されるとは限らないので、どのプログラマブルコントローラに接続されており、どの程度の遅れが生じるのかを意識して設計しなければならなかった。さらに、その設計変更によって不具合が生じないことを再度確認する必要があった。
　したがって、実質的に機能が等しい制御システムであっても、エンドユーザにおける被制御機器の配置や運用上の要望によっては、構築したアプリケーションを汎用的に利用することができず、被制御機器の移植に対する個々の対応を余儀なくされていた。
　そこで、本発明は、このような課題に鑑み、移植性を高め、制御精度や安定性の向上を図ることが可能な制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法を提供することを目的としている。
　上記課題を解決するために、被制御機器と、プログラムに基づいて被制御機器を制御するプログラマブルコントローラとを組み合わせた制御ユニットを複数備えた本発明の制御システムでは、プログラマブルコントローラは、他のプログラマブルコントローラおよび被制御機器と通信を確立する通信部と、通信部を介して他のプログラマブルコントローラとデータを共有するためのコモンメモリと、をそれぞれ備え、プログラマブルコントローラには、マスターとして機能するマスタープログラマブルコントローラと、スレーブとして機能するスレーブプログラマブルコントローラとが存在し、マスタープログラマブルコントローラは、さらに、マスタープログラマブルコントローラとスレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを、スレーブプログラマブルコントローラに送信し、伝送遅延時間リクエストフレームに対する応答である受信完了フレームを受信すると、伝送遅延時間リクエストフレームを送信したときの時刻と受信完了フレームを受信したときの時刻との差分から伝送遅延時間を計算し、伝送遅延時間を含む伝送遅延時間通知フレームをスレーブプログラマブルコントローラに送信する遅延時間計測部を備え、スレーブプログラマブルコントローラは、さらに、伝送遅延時間リクエストフレームを受信すると、受信完了フレームをマスタープログラマブルコントローラに送信し、伝送遅延時間通知フレームを受信すると、伝送遅延時間通知フレームに含まれる伝送遅延時間を取得する遅延時間受信部と、伝送遅延時間に基づいて、スレーブプログラマブルコントローラをマスタープログラマブルコントローラに同期させる同期補正部と、を備えることを特徴とする。
　また、上記課題を解決するために、プログラムに基づいて被制御機器を制御し、マスターとして機能する本発明のマスタープログラマブルコントローラは、スレーブとして機能するスレーブプログラマブルコントローラおよび被制御機器と通信を確立する通信部と、通信部を介してスレーブプログラマブルコントローラとデータを共有するためのコモンメモリと、マスタープログラマブルコントローラとスレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを、スレーブプログラマブルコントローラに送信し、伝送遅延時間リクエストフレームに対する応答である受信完了フレームを受信すると、伝送遅延時間リクエストフレームを送信したときの時刻と受信完了フレームを受信したときの時刻との差分から伝送遅延時間を計算し、伝送遅延時間を含む伝送遅延時間通知フレームをスレーブプログラマブルコントローラに送信する遅延時間計測部と、を備えることを特徴とする。
　また、上記課題を解決するために、プログラムに基づいて被制御機器を制御し、スレーブとして機能する本発明のスレーブプログラマブルコントローラは、マスターとして機能するマスタープログラマブルコントローラを含む他のプログラマブルコントローラおよび被制御機器と通信を確立する通信部と、通信部を介して他のプログラマブルコントローラとデータを共有するためのコモンメモリと、マスタープログラマブルコントローラとスレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを受信すると、伝送遅延時間リクエストフレームに対する応答である受信完了フレームをマスタープログラマブルコントローラに送信し、伝送遅延時間を含む伝送遅延時間通知フレームを受信すると、伝送遅延時間通知フレームに含まれる伝送遅延時間を取得する遅延時間受信部と、伝送遅延時間に基づいて、スレーブプログラマブルコントローラをマスタープログラマブルコントローラに同期させる同期補正部と、を備えることを特徴とする。
　また、上記課題を解決するために、被制御機器と、プログラムに基づいて被制御機器を制御するプログラマブルコントローラとを組み合わせた制御ユニットを複数用いて制御する本発明の制御方法では、プログラマブルコントローラは、他のプログラマブルコントローラおよび被制御機器と通信を確立し、通信部を介して他のプログラマブルコントローラとコモンメモリを用いてデータを共有し、プログラマブルコントローラのうち、マスターとして機能するマスタープログラマブルコントローラは、マスタープログラマブルコントローラと、スレーブとして機能するスレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを、スレーブプログラマブルコントローラに送信し、スレーブプログラマブルコントローラは、伝送遅延時間リクエストフレームを受信すると、伝送遅延時間リクエストフレームに対する応答である受信完了フレームをマスタープログラマブルコントローラに送信し、マスタープログラマブルコントローラは、受信完了フレームを受信すると、伝送遅延時間リクエストフレームを送信したときの時刻と受信完了フレームを受信したときの時刻との差分から伝送遅延時間を計算し、伝送遅延時間を含む伝送遅延時間通知フレームをスレーブプログラマブルコントローラに送信し、スレーブプログラマブルコントローラは、伝送遅延時間通知フレームを受信すると、伝送遅延時間通知フレームに含まれる伝送遅延時間を取得し、伝送遅延時間に基づいて、スレーブプログラマブルコントローラをマスタープログラマブルコントローラに同期させることを特徴とする。
　本発明によれば、制御システムの移植性を高め、制御精度や安定性の向上を図ることが可能となる。
制御システムを構成する各装置の概略的な関係を示した説明図である。 制御システムの概略的な構成を示した説明図である。 ＣＰＵモジュールのハードウェア構成の一例を示す図である。 ＣＰＵモジュールの各機能部を説明するための機能ブロック図である。 同期補正処理例を説明するためのタイムチャート図である。 同期補正処理の概略的なシーケンス例を示す図である。 ＣＰＵモジュールにおけるデータの送受信を説明するためのタイムチャート図である。 被制御機器の配置変更について説明するための説明図である。 コモンメモリ内のメモリマップを示した説明図である。 コモンメモリの応用例を示した説明図である。
　以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書および図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。
　大規模なプラント等に適用される制御システムでは、そのシステム全体の処理の複雑さや物理的配置の関係により、複数の制御ユニット（コンフィグレーションともいう）による制御アプリケーションの分割制御が行われる。ここで、制御ユニットは、主として、プログラマブルコントローラ、および、プログラマブルコントローラに制御される被制御機器との組み合わせを示す。制御システムでは、このような制御ユニットが複数準備され、当該制御システム全体の制御を担う管理装置に接続される。以下、制御システムを構成する各装置を説明する。
（制御システム１００）
　図１は、制御システム１００を構成する各装置の概略的な関係を示した説明図であり、図２は、制御システム１００の概略的な構成を示した説明図である。制御システム１００は、管理装置１１０と、複数のプログラマブルコントローラ１２０と、複数の被制御機器１３０とを含んで構成される。また、管理装置１１０と複数のプログラマブルコントローラ１２０とは、コントローラレベルのネットワークとして、例えば、ギガ（Ｇ）ベース等のＥｔｈｅｒｎｅｔ（登録商標）によるネットワーク配線１４０によって互いに接続される。さらに、複数のプログラマブルコントローラ１２０と複数の被制御機器１３０とは、それぞれ、デバイスレベルのネットワークとして、例えば、専用の接続配線１４２を通じて通信可能に接続されている。
　管理装置１１０は、制御システム１００全体がアプリケーションに定められた工程の流れに沿って動作するように、複数のプログラマブルコントローラ１２０を一括して制御する。例えば、管理装置１１０は、個々のプログラマブルコントローラ１２０からステータス情報や制御結果を収集したり、その収集した内容に応じて、個々のプログラマブルコントローラ１２０に各種制御指令を出力したりする。
　プログラマブルコントローラ１２０は、ＰＬＣ（Programmable Logic Controller）とも呼ばれ、図２に示すように、ＣＰＵモジュール１２２、通信モジュール１２４、入出力（Ｉ／Ｏ）モジュール１２６、電源モジュール１２８等の複数のモジュールを含んで構成される。
　ここで、ＣＰＵモジュール１２２は、アプリケーションを実現するために、それぞれの制御ユニット用に分割された実行プログラムを管理装置１１０からダウンロードし、その実行プログラムを遂行したり、制御ユニットの動作状況を不図示のモニタに表示したりする。その際、管理装置１１０から受信した制御指令、入出力モジュール１２６を通じて入力された被制御機器１３０のセンサ検出結果、および、他のプログラマブルコントローラ１２０が有する情報等に基づいて被制御機器１３０を制御する。また、ＣＰＵモジュール１２２は、自己の状態を示すステータス情報、センサの検出結果、制御結果等のデータを管理装置１１０に送信する。
　通信モジュール１２４は、コントローラレベルのネットワークとしての、例えば、ギガ（Ｇ）ベース等のＥｔｈｅｒｎｅｔ（登録商標）を通じて、管理装置１１０、他のプログラマブルコントローラ１２０、および、他のモジュールに接続され、それぞれと通信を確立することができる。ただし、各モジュール間は、ベースボードに設けられたバスによってデータを交換するとしてもよい。本実施形態において、通信モジュール１２４は、ＣＰＵモジュール１２２と一体的に形成されている。
　入出力モジュール１２６は、被制御機器１３０に対して入出力の管理を行う。例えば、被制御機器１３０がセンサであれば、センサ検出結果を収集し、電動機であれば、ディスクリートで表される制御指令を送信するとともに、その制御結果を収集する。電源モジュール１２８は、ＣＰＵモジュール１２２、通信モジュール１２４、入出力モジュール１２６等の各モジュールに電力を供給する。
　図１に戻って、被制御機器１３０は、ＦＡ（Factory Automation）における様々な状態を検知するセンサ、そのセンサの検知結果に応じて動作する電動機、エンコーダ等の電気機器で構成される。
　このような制御システム１００は、様々な制御対象に適用できる。例えば、生産実行システム（ＭＥＳ：Manufacturing Execution System）に制御システム１００を適用した場合、被制御機器１３０としての、センタシーラユニット（Center Sealer Unit）やフィルムユニット（Film Unit）、圧延ユニット等の生産機器にプログラマブルコントローラ１２０を接続する。
　例えば、プログラマブルコントローラ１２０は、入出力モジュール１２６等から生産機器の動作状態を読み出し、モータドライバ等を通じて生産機器内の電動機を回転制御する。管理装置１１０は、各プログラマブルコントローラ１２０単位の情報の収集および制御指令の送信を実行する。こうして、制御システム１００全体として、工程管理、品質管理、製造量管理等の生産支援管理を総合的に行うことが可能となる。以下、プログラマブルコントローラ１２０の特にＣＰＵモジュール１２２について詳述する。
（ＣＰＵモジュール１２２）
　図３は、ＣＰＵモジュール１２２のハードウェア構成の一例を示す図である。図３に示すＣＰＵモジュール１２２は、入力部１５０と、出力部１５２と、通信部１５４と、ロジック回路１５６と、基準信号生成部１５８と、ＣＰＵ１６０と、ＲＯＭ１６２と、ＲＡＭ１６４と、コモンメモリ１６６とを含んで構成される。このうち、入力部１５０と、出力部１５２と、ロジック回路１５６と、ＣＰＵ１６０と、ＲＯＭ１６２と、ＲＡＭ１６４と、コモンメモリ１６６とは、共通バス１６８によりデータ移動が可能となるように接続されている。
　入力部１５０は、キーボードや、マウス、タッチパネル等のポインティングデバイス、音声入力デバイス等で構成され、例えば、ユーザによるプログラムの実行等、各種操作を受け付ける。
　出力部１５２は、液晶ディスプレイ、有機ＥＬ(Electro Luminescence)ディスプレイ等で構成され、本実施形態における処理を行うＣＰＵモジュール１２２を操作するのに必要な各種ウィンドウ、データ、制御プログラムの進行状況や制御結果等を表示する。
　通信部１５４は、上述した通信モジュール１２４として機能し、Ｅｔｈｅｒｎｅｔ（登録商標）を通じて管理装置１１０、他のプログラマブルコントローラ１２０、入出力モジュール１２６との通信を確立する。本実施形態において通信部１５４はＣＰＵ１６０に内蔵されている。
　ロジック回路１５６は、ＣＰＬＤ（Complex Programmable Logic Device）やＦＰＧＡ（Field-Programmable Gate Array）等の論理回路を書き換え可能な集積回路で構成され、ＣＰＵ１６０を補助する様々な論理回路が組み込まれる。
　基準信号生成部１５８は、ハードウェア的なカウンタで構成され、計数を行い、予め設定された基準値に計数値が達することでＣＰＵ１６０に対して基準信号を生成する。かかる計数値は、基準値に基づいて周期的にカウントされている。ここで、基準値は、各ＣＰＵモジュール１２２それぞれに予め設定されており、管理装置１１０や入力部１５０から変更することができる。また、ここでは、基準信号生成部１５８をＣＰＵ１６０と別体で表しているが、ＣＰＵ１６０に内蔵されたタイマカウンタを用いて、基準信号生成部１５８を実現してもよい。ここで、「内蔵された」とは、例えば基準信号生成部１５８に対して、ＣＰＵ１６０で用いられる各機能部のみがアクセスできることを意味する。
　ＣＰＵ１６０は、ＯＳ（Operating System）等の基本プログラムおよび実行プログラムに基づいて、各種演算やデータの入出力等、ＣＰＵモジュール１２２全体の処理を制御する。また、ＣＰＵ１６０は、ＲＯＭ１６２に格納された実行プログラムを遂行し、ワークエリアとしてのＲＡＭ１６４を利用することで、遅延時間計測部１８０、同期化フレーム送信部１８２、遅延時間受信部１８４、同期補正部１８６、アプリケーション実行部１８８、データ更新部１９０、データ送信部１９２といった機能部として機能する。また、ＣＰＵ１６０は、通信部１５４を内蔵し、割込処理に基づいて管理装置１１０、他のプログラマブルコントローラ１２０、および、入出力モジュール１２６と通信を行う。
　ＲＯＭ１６２は、上述した基本プログラムや実行プログラムを格納する。また、補助記憶装置として、ハードディスク等のストレージ手段を有していてもよい。ＲＡＭ１６４は、基本プログラムや実行プログラムの一部や、実行プログラムを遂行することにより生じるデータ（例えば、ステータス情報、センサの検出結果、制御結果等）を一時的に格納する。コモンメモリ１６６は、他のＣＰＵモジュール１２２と情報を共有するための記憶領域であり、ＲＡＭ１６４の一部として形成されていてもよい。
（ＣＰＵモジュール１２２の各機能部）
　図４は、ＣＰＵモジュール１２２の各機能部を説明するための機能ブロック図である。上述したようにＣＰＵ１６０は、遅延時間計測部１８０、同期化フレーム送信部１８２、遅延時間受信部１８４、同期補正部１８６、アプリケーション実行部１８８、データ更新部１９０、データ送信部１９２としても機能する。また、これらの各機能部は、プログラマブルコントローラ１２０がマスターとして動作するか（マスタープログラマブルコントローラ）、あるいは、スレーブとして動作するか（スレーブプログラマブルコントローラ）に応じて機能する場合と機能しない場合がある。ここでは、マスタープログラマブルコントローラにおけるＣＰＵモジュール１２２をマスターＣＰＵモジュール１２２ａとし、スレーブプログラマブルコントローラにおけるＣＰＵモジュール１２２をスレーブＣＰＵモジュール１２２ｂとする。また、図４中、マスターであるかスレーブであるかによって機能しない機能部については破線で示している。
　なお、本実施形態は、上記の構成に限定されるものではなく、１つのＣＰＵモジュール１２２がマスターＣＰＵモジュール１２２ａにもスレーブＣＰＵモジュール１２２ｂにもなり得るように同一の構成を有している。
　遅延時間計測部１８０は、ＣＰＵモジュール１２２がマスターＣＰＵモジュール１２２ａとして機能する場合に、マスターＣＰＵモジュール１２２ａとスレーブＣＰＵモジュール１２２ｂとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを、任意のスレーブＣＰＵモジュール１２２ｂに送信する。この伝送遅延時間リクエストフレームは、後述の同期化フレームとフォーマットが実質的に等しく、同期化フレーム内の所定部分（例えば、コマンド部）のデータが異なるフレームである。かかる伝送遅延時間リクエストフレームは、マスターＣＰＵモジュール１２２ａ内の基準信号生成部１５８によって生成された基準信号に同期して送信される。
　また、遅延時間計測部１８０は、伝送遅延時間リクエストフレームを送信後、任意のスレーブＣＰＵモジュール１２２ｂから受信完了フレームを受信すると、受信完了フレームを受信したときの時刻を取得する。そして、遅延時間計測部１８０は、伝送遅延時間リクエストフレームを送信したときの時刻と受信完了フレームを受信したときの時刻との差分から、マスターＣＰＵモジュール１２２ａと任意のスレーブＣＰＵモジュール１２２ｂ間の往復伝送遅延時間を計算する。そして、遅延時間計測部１８０は、計算した往復伝送遅延時間を２で除算し、その結果である伝送遅延時間を含む伝送遅延時間通知フレームを次の基準信号に同期させて任意のスレーブＣＰＵモジュール１２２ｂに送信する。こうして、任意のスレーブＣＰＵモジュール１２２ｂに、ネットワーク配線１４０による伝送遅延時間を通知することができる。
　同期化フレーム送信部１８２は、ＣＰＵモジュール１２２がマスターＣＰＵモジュール１２２ａとして機能する場合に、基準信号に同期して、予め用意された同期化フレームを複数のスレーブＣＰＵモジュール１２２ｂに送信する。かかる同期化フレームは、スレーブＣＰＵモジュール１２２ｂの基準信号生成部１５８の計数値をマスターＣＰＵモジュール１２２ａの基準信号生成部１５８の計数値に合わせるための信号である。
　遅延時間受信部１８４は、ＣＰＵモジュール１２２がスレーブＣＰＵモジュール１２２ｂとして機能する場合に、マスターＣＰＵモジュール１２２ａから伝送遅延時間リクエストフレームを受信し、その伝送遅延時間リクエストフレームに応じて、受信完了フレームをマスターＣＰＵモジュール１２２ａに送信する。また、遅延時間受信部１８４は、マスターＣＰＵモジュール１２２ａから伝送遅延時間通知フレームを受信すると、そのフレームに含まれる伝送遅延時間をＲＡＭ１６４等に退避する。このようにして、スレーブＣＰＵモジュール１２２ｂは、マスターＣＰＵモジュール１２２ａとスレーブＣＰＵモジュール１２２ｂ間の伝送遅延時間を得ることができる。
　同期補正部１８６は、ＣＰＵモジュール１２２がスレーブＣＰＵモジュール１２２ｂとして機能する場合に、スレーブＣＰＵモジュール１２２ｂ内の基準信号生成部１５８によって生成された基準信号を伝送遅延時間分進める。具体的に、同期補正部１８６は、マスターＣＰＵモジュール１２２ａから同期化フレームを受信すると、基準信号生成部１５８から計数値を取得し、伝送遅延時間に相当する値（基準信号生成部１５８の時間換算値）と、取得した計数値との差分である補正量を算出し、基準値から補正量を減算して補正基準値を導出し、その補正基準値を新たな基準値として一時的に基準信号生成部１５８に設定する。したがって、補正基準値は、基準値－（伝送遅延時間に相当する値－基準信号生成部１５８の計数値）で表される。
　そして、補正基準値を設定し、基準信号生成部１５８において、その補正基準値での計数が完了すると、同期補正部１８６は、速やかに、元の基準値を、基準信号生成部１５８に設定する。こうして、一時的に基準値を伝送遅延時間分だけ進めることができる。ここでは、伝送遅延時間分の補正を一度に実行する例を挙げているが、かかる場合に限らず、複数回に分けて実行してもよい。なお、本実施形態において、同期補正部１８６が、マスターＣＰＵモジュール１２２ａから伝送遅延時間を得ることなく同期化フレームを受信した場合でも、伝送遅延時間をゼロ（０）として上記の補正処理を行えばよい。
　こうして、本実施形態では、マスターＣＰＵモジュール１２２ａの基準信号生成部１５８とスレーブＣＰＵモジュール１２２ｂの基準信号生成部１５８とを高精度に同期させることができる。なお、このような同期補正処理は、連続的に行ってもよいし、所定の時間毎に間欠的に行ってもよい。
　アプリケーション実行部１８８は、マスターＣＰＵモジュール１２２ａおよびスレーブＣＰＵモジュール１２２ｂのいずれにおいても、基準信号生成部１５８で生成された基準信号に応じて（基準信号を割込信号として受けて）、実行プログラムを実行し、入出力モジュール１２６を通じて被制御機器１３０を制御する。したがって、当該実行プログラムは、基準信号に応じて周期的に実行されることとなる。
　データ更新部１９０は、マスターＣＰＵモジュール１２２ａおよびスレーブＣＰＵモジュール１２２ｂのいずれにおいても、データ（例えば、ステータス情報、センサの検出結果、制御結果等）が生成されると、生成されたデータで、自己のＣＰＵモジュール１２２内のコモンメモリ１６６の内容を更新する。また、データ更新部１９０は、他のＣＰＵモジュール１２２にそのデータを転送する。また、データ更新部１９０は、他のＣＰＵモジュール１２２からデータが転送されると、かかるデータに基づいて自己のＣＰＵモジュール１２２内のコモンメモリ１６６の内容を更新する。こうして、他のＣＰＵモジュール１２２とデータを共有化できる。また、データ更新部１９０がデータを他のＣＰＵモジュール１２２に送信する送信タイミングは、基準信号生成部１５８に基づいてＣＰＵモジュール１２２毎に予め定められている。かかる送信タイミングについては、後程詳述する。
　データ送信部１９２は、マスターＣＰＵモジュール１２２ａおよびスレーブＣＰＵモジュール１２２ｂのいずれにおいても、アプリケーション実行部１８８が実行プログラムを遂行することで生成されたデータのうち、管理装置１１０に収集要求されているデータを、管理装置１１０に送信する。かかる送信タイミングは、データ更新部１９０の送信タイミングに倣う。本実施形態では、ＣＰＵモジュール１２２同士が同期しているので、管理装置１１０に、生成タイミングの等しいデータが収集される。
　以下、制御システム１００の具体的な制御方法について、同期補正処理とデータの共有化処理とに分けて説明する。
（同期補正処理）
　図５は、同期補正処理例を説明するためのタイムチャート図である。ここでは、仮に、スレーブＣＰＵモジュール１２２ｂの基準信号が、マスターＣＰＵモジュール１２２ａの基準信号より１０μｓｅｃ遅れているとする。なお、基準値（処理周期）は、１０００μｓｅｃとするが、これに限定されるものではなく、例えば管理装置１１０により適宜設定を変更することができる。また、図中、簡略のためμｓｅｃをμｓと表現する。
　図５では、マスターＣＰＵモジュール１２２ａの基準信号生成部１５８が計数を行っている。その計数値が図５の（１）時点で基準値に達すると、マスターＣＰＵモジュール１２２ａ内において基準信号を出力する。そして、アプリケーション実行部１８８は、当該基準信号に応じて実行プログラムを遂行する。図５中、ハッチングで示した三角形の領域は、計数値の推移を示し、時間の経過に従い計数値が増加し、計数目標（例えば基準値）に達するとリセットされる。
　また、マスターＣＰＵモジュール１２２ａと並行して、スレーブＣＰＵモジュール１２２ｂの基準信号生成部１５８も計数を行っている。その計数値が図５の（２）時点で基準値に達すると基準信号を出力する。そして、アプリケーション実行部１８８は、当該基準信号に応じて実行プログラムを遂行する。このように、マスターＣＰＵモジュール１２２ａおよびスレーブＣＰＵモジュール１２２ｂでは、それぞれ、独立した基準信号に応じて所定の処理が遂行されている。
　また、マスターＣＰＵモジュール１２２ａにおいて同期補正処理が開始されると、マスターＣＰＵモジュール１２２ａの遅延時間計測部１８０は、伝送遅延時間を算出するために伝送遅延時間リクエストフレームを送信する（図５の（３））。スレーブＣＰＵモジュール１２２ｂの遅延時間受信部１８４は、マスターＣＰＵモジュール１２２ａから伝送遅延時間リクエストフレームを受信すると、その伝送遅延時間リクエストフレームに応じて受信完了フレームをマスターＣＰＵモジュール１２２ａに送信する（図５の（４））。
　続いて、マスターＣＰＵモジュール１２２ａの遅延時間計測部１８０は、受信完了フレームを受信すると、マスターＣＰＵモジュール１２２ａとスレーブＣＰＵモジュール１２２ｂ間の往復伝送遅延時間を計算する。そして、遅延時間計測部１８０は、計算した往復伝送遅延時間（４００μｓｅｃ）を２で除算した伝送遅延時間（２００μｓｅｃ）を含む伝送遅延時間通知フレームをスレーブＣＰＵモジュール１２２ｂに送信する（図５の（５））。スレーブＣＰＵモジュール１２２ｂの遅延時間受信部１８４は、伝送遅延時間通知フレームを受信すると、そのフレームに含まれる往復伝送遅延時間（相当値）をＲＡＭ１６４等に退避する（図５の（６））。
　同期補正処理が開始後、マスターＣＰＵモジュール１２２ａの同期化フレーム送信部１８２は、同期化フレームを割り込み信号としてスレーブＣＰＵモジュール１２２ｂに送信する（図５の（７））。そして、スレーブＣＰＵモジュール１２２ｂは、ネットワーク配線１４０の片道の伝送遅延時間（２００μｓ）を経て図５の（８）の時点で同期化フレームを受信すると、同期補正部１８６は、基準信号生成部１５８から計数値（１９０μｓｅｃに相当）を取得する（図５の（９））。そして、同期補正部１８６は、伝送遅延時間（２００μｓｅｃ）と、基準値（１０００μｓｅｃ）を用いて、基準値－（伝送遅延時間に相当する値－基準信号生成部１５８の計数値）＝１０００－（２００－１９０）から補正基準値９９０μｓｅｃを得る。そして、同期補正部１８６は、その補正基準値を新たな基準値として一時的に基準信号生成部１５８に設定する（図５の（１０））。
　その後、基準信号生成部１５８は、図５の（１１）の時点で計数値が一時的な補正基準値９９０μｓに達したため、リスタートしている。こうして、スレーブＣＰＵモジュール１２２ｂの基準信号が、マスターＣＰＵモジュール１２２ａの基準信号と同期する。
　図６は、同期補正処理の概略的なシーケンス例を示す図である。図６の例では、説明の便宜上、マスターＣＰＵモジュール１２２ａとスレーブＣＰＵモジュール１２２ｂとを用いた同期について説明するが、本実施形態においてはこれに限定されるものではなく、１つのマスターＣＰＵモジュール１２２ａに対して複数のスレーブＣＰＵモジュール１２２ｂを同期させることができる。
　図６の同期補正処理において、まず、マスターＣＰＵモジュール１２２ａの基準信号生成部１５８は基準信号を生成し（Ｓ１１）、スレーブＣＰＵモジュール１２２ｂの基準信号生成部１５８は、マスターＣＰＵモジュール１２２ａと独立して基準信号を生成する（Ｓ１２）。また、この処理は、周期的に行われる。
　マスターＣＰＵモジュール１２２ａの同期補正処理が開始されると、マスターＣＰＵモジュール１２２ａの遅延時間計測部１８０は、伝送遅延時間を算出するために伝送遅延時間リクエストフレームをスレーブＣＰＵモジュール１２２ｂに送信する（Ｓ１３）。スレーブＣＰＵモジュール１２２ｂの遅延時間受信部１８４は、伝送遅延時間リクエストフレームを受信すると、マスターＣＰＵモジュール１２２ａに受信完了フレームを送信する（Ｓ１４）。
　マスターＣＰＵモジュール１２２ａの遅延時間計測部１８０は、受信完了フレームを受信すると、例えば伝送遅延時間を算出し（Ｓ１５）、算出した伝送遅延時間等を含む伝送遅延時間通知フレームを生成する（Ｓ１６）。そして、遅延時間計測部１８０は、生成した伝送遅延時間通知フレームを、ネットワーク配線１４０を介してスレーブＣＰＵモジュール１２２ｂに送信する（Ｓ１７）。スレーブＣＰＵモジュール１２２ｂの遅延時間受信部１８４は、伝送遅延時間通知フレームを受信すると、その伝送遅延時間通知フレームに含まれる伝送遅延時間（換算値）をＲＡＭ１６４等に退避する（Ｓ１８）。
　そして、マスターＣＰＵモジュール１２２ａの同期化フレーム送信部１８２は、基準信号に同期させて、同期化フレームを割り込み信号としてスレーブＣＰＵモジュール１２２ｂに送信する（Ｓ１９）。
　スレーブＣＰＵモジュール１２２ｂが同期化フレームを受信すると、同期補正部１８６は、基準信号生成部１５８から計数値を取得する（Ｓ２０）。そして、同期補正部１８６は、伝送遅延時間と基準値を用いて、基準値－（伝送遅延時間に相当する値－基準信号生成部１５８の計数値）を計算し補正基準値を得る（Ｓ２１）。そして、その補正基準値を新たな基準値として一時的に基準信号生成部１５８に設定する（Ｓ２２）。また、補正基準値を設定し、その補正基準値での計数が完了すると、同期補正部１８６は、速やかに、元の基準値を基準信号生成部１５８に設定する（Ｓ２３）。
　このような同期補正処理を、制御システム１００に含まれる全てのスレーブＣＰＵモジュール１２２ｂに対して実行する。こうして、スレーブＣＰＵモジュール１２２ｂの基準信号は、マスターＣＰＵモジュール１２２ａの基準信号に同期する。すなわち、各ＣＰＵモジュール１２２上で動作する実行プログラム（アプリケーション）を同期させることができる。
（データの共有化処理）
　上述した構成により、制御システム１００に含まれる全てのＣＰＵモジュール１２２が同期することとなる。また、上述したように、ＣＰＵモジュール１２２同士は帯域の広いギガ（Ｇ）ベース等のＥｔｈｅｒｎｅｔ（登録商標）で接続されているため、情報の交換に時間を要さない。ここでは、このようにＣＰＵモジュール１２２が同期されていることを前提に、広帯域のネットワークを介して、複数のＣＰＵモジュール１２２間でデータの共有化を図る。
　図７は、ＣＰＵモジュール１２２におけるデータの送受信を説明するためのタイムチャート図である。図７においては、複数のＣＰＵモジュール１２２として３つのＣＰＵモジュール（図７中、ＣＰＵモジュールＡ、ＣＰＵモジュールＢ、ＣＰＵモジュールＣ）を挙げる。ここでは、既に同期補正処理が完了し、３つのＣＰＵモジュールＡ、Ｂ、Ｃは同期している。ただし、ＣＰＵモジュールの数が３つに限られないのは言うまでもない。
　例えば、ＣＰＵモジュールＡに着目すると、アプリケーション実行部１８８は、基準信号に同期して周期的に動作する。具体的に、基準信号生成部１５８が基準信号を生成したタイミング、すなわち、基準信号生成部１５８の計数値が０にリセットされたタイミングで、実行プログラムを遂行開始し、被制御機器１３０のデータ（センサの検出結果、制御結果等）をラッチ（保持）させる。ただし、ここでは、計数値が０のときに実行プログラムを開始しているが、実行プログラムに先立つ管理機能処理のオーバーヘッドを考慮し、所定の時間後に処理を起動させてもよい。
　そして、アプリケーション実行部１８８は、ラッチしたデータを、入出力モジュール１２６を介して入力し、実行プログラムに基づいて所定の演算を行う。そして、その演算した制御結果を加えたデータ（ステータス情報、センサの検出結果、制御結果等）で、ＣＰＵモジュールＡ内のコモンメモリ１６６を更新する。所定の演算が終了すると、次の基準信号まで、プログラマブルコントローラ１２０の異常監視やシステム制御処理等が実行される。
　また、データ更新部１９０は、次の基準信号が生じると、基準信号生成部１５８の計数値を参照して、当該ＣＰＵモジュールＡに対して予め割り当てられた送信タイミングを計る（ここでは０）。そして、送信タイミングが到来すると、データ更新部１９０は、コモンメモリ１６６に記憶されたデータを、他のＣＰＵモジュールＢ、Ｃに送信し、ＣＰＵモジュールＢ、Ｃにおけるコモンメモリ１６６を更新させる。
　ＣＰＵモジュールＡ、Ｂ、Ｃでは、それぞれ異なる送信タイミングが割り当てられる。ここでは、データを送信完了するのに十分な時間を空けて、ＣＰＵモジュールＡからＣＰＵモジュールＢ、Ｃに、ＣＰＵモジュールＢからＣＰＵモジュールＡ、Ｃに、ＣＰＵモジュールＣからＣＰＵモジュールＡ、Ｂにといった順でデータが送信される。そして、１のＣＰＵモジュールからデータが送信されると、他のＣＰＵモジュールはそのデータを受信するとともに、それぞれのコモンメモリ１６６にそのデータを反映する。
　ここでは、各ＣＰＵモジュールＡ、Ｂ、Ｃでデータが生成される毎に、データ更新部１９０が他のＣＰＵモジュールに反映させる例を挙げているが、制御システム１００内でコモンメモリ１６６を同期させ、自己のコモンメモリ１６６のデータを更新しさえすれば、自動的に他のＣＰＵモジュールのデータも更新される構成を採用してもよい。
　本実施形態では、データ更新部１９０が、各ＣＰＵモジュールＡ、Ｂ、Ｃにおける基準信号生成部１５８の計数値を参照して、各ＣＰＵモジュールＡ、Ｂ、Ｃに割り当てられた送信タイミングにデータを送信しているが、基準信号生成部１５８に限らず、基準信号に応じて計数を開始する別途のカウンタを用いることもできる。
　ところで、本実施形態におけるコモンメモリ１６６を用いたコモンメモリ方式では、各ＣＰＵモジュールＡ、Ｂ、Ｃそれぞれから送信されるデータを全てのＣＰＵモジュールＡ、Ｂ、Ｃで受信し、他のＣＰＵモジュールから受信したデータを自己のＣＰＵモジュールに展開する。こうして、各ＣＰＵモジュールＡ、Ｂ、Ｃ内において、同一のメモリマップを用いて実行プログラムを実行することが可能となる。
　したがって、このようなコモンメモリ方式を採用し、さらに、他のＣＰＵモジュールのデータも、デバイスレベルのネットワークで同期された状態で共有化することで、被制御機器１３０をいずれのＣＰＵモジュールにも容易に移植することができる。
　例えば、被制御機器１３０の配置変更によって、自己が属するＣＰＵモジュールが変更されたとしても、変更後のＣＰＵモジュールにおいてコモンメモリ１６６の同一のメモリアドレスにデータを反映することで、変更前と同等の環境を形成することができる。以下、データ更新部１９０のコモンメモリ１６６へのアクセスについて詳述する。
　図８は、被制御機器１３０の配置変更について説明するための説明図である。図８においては、複数のＣＰＵモジュール１２２として３つのＣＰＵモジュール（図８中、ＣＰＵモジュールＡ、ＣＰＵモジュールＢ、ＣＰＵモジュールＣ）を挙げている。
　例えば、ＣＰＵモジュールＢに着目すると、図８（ａ）に示すように、ＣＰＵモジュールＢには、センサに相当する被制御機器Ｄ、Ｅと、電動機に相当する被制御機器Ｆとが接続されている。ここで、電動機に相当する被制御機器Ｆには、センサに相当する被制御機器Ｄ、Ｅの検出結果ＩＮｄ、ＩＮｅに基づいて制御指令ＯＵＴｆが送られるとする。
　図８（ａ）の例では、被制御機器Ｄ、Ｅ、Ｆが同一の制御ユニットに含まれ、全て、同一のＣＰＵモジュールＢに属しているので、その制御ユニット内で制御指令ＯＵＴｆを生成すれば足りる。すなわち、ＣＰＵモジュールＢ内において、アプリケーション実行部１８８が、入出力モジュール１２６を介して被制御機器Ｄ、Ｅからセンサの検出結果ＩＮｄ、ＩＮｅを取得し、その検出結果から制御指令ＯＵＴｆを生成し、生成された制御指令ＯＵＴｆを被制御機器Ｆに出力すればよい。
　ここで、被制御機器Ｄ、Ｅの配置変更が生じ、図８（ｂ）のように、被制御機器Ｆはそのままで、被制御機器ＤがＣＰＵモジュールＡに属し、被制御機器ＥがＣＰＵモジュールＣに属すようになったとする。本実施形態では、こうした場合であっても、コモンメモリ１６６によってデータを共有化することで、ＣＰＵモジュールＢは、被制御機器Ｄ、Ｅのデータをこれまで通りのタイミングで容易に参照することができる。
　図９は、コモンメモリ１６６内のメモリマップを示した説明図である。ここでは、ＣＰＵモジュールＡ、Ｂ、Ｃにそれぞれコモンメモリ１６６ａ、１６６ｂ、１６６ｃが配されている。図８（ｂ）に示したように、被制御機器ＤがＣＰＵモジュールＡに属し、被制御機器ＦがＣＰＵモジュールＢに属し、被制御機器ＥがＣＰＵモジュールＣに属す場合を想定する。
　本実施形態では、コモンメモリ１６６を用いているので、図９に示すように、ＣＰＵモジュールＡにおいて被制御機器Ｄから取得したセンサの検出結果ＩＮｄが、自己のＣＰＵモジュールＡのコモンメモリ１６６ａに記憶されるとともに、他のＣＰＵモジュールＢ、Ｃのコモンメモリ１６６ｂ、１６６ｃにも記憶される。ここでは、自己のデータを実線で、複製されたデータを破線で示している。また、同期した状態で、ＣＰＵモジュールＣにおいて被制御機器Ｅから取得したセンサの検出結果ＩＮｅが、自己のＣＰＵモジュールＣのコモンメモリ１６６ｃに記憶されるとともに、他のＣＰＵモジュールＡ、Ｂのコモンメモリ１６６ａ、１６６ｂにも記憶される。
　ＣＰＵモジュールＢのアプリケーション実行部１８８は、ＣＰＵモジュールＢのコモンメモリ１６６ｂから被制御機器Ｄ、Ｅのセンサ検出結果ＩＮｄ、ＩＮｅを読み出し、所定の演算を行って、被制御機器Ｆの制御指令ＯＵＴｆを生成する。そして、アプリケーション実行部１８８は、入出力モジュール１２６を介して、自己のＣＰＵモジュールＢに属す被制御機器Ｆに制御指令ＯＵＴｆを出力する。
　ここでは、図８（ａ）から図８（ｂ）のように被制御機器Ｄ、Ｅの配置が変更された場合であっても、ＣＰＵモジュールＢにおけるセンサ検出結果ＩＮｄ、ＩＮｅの読み出し先をコモンメモリ１６６ｂに変更するだけで、構築したアプリケーションの不要な改修を回避することが可能となる。
　図１０は、コモンメモリ１６６の応用例を示した説明図である。ここでは、図９同様、ＣＰＵモジュールＡ、Ｂ、Ｃにそれぞれコモンメモリ１６６ａ、１６６ｂ、１６６ｃが配されている。そして、被制御機器ＤがＣＰＵモジュールＡに属し、被制御機器ＦはＣＰＵモジュールＢに属し、被制御機器ＥがＣＰＵモジュールＣに属している。
　図１０に示すコモンメモリ１６６では、ＣＰＵモジュールＡにおいて被制御機器Ｄから取得したセンサの検出結果ＩＮｄ、および、ＣＰＵモジュールＣにおいて被制御機器Ｅから取得したセンサの検出結果ＩＮｅに加え、ＣＰＵモジュールＢにおいて被制御機器Ｆに出力する制御指令ＯＵＴｆも記憶されている。したがって、ＣＰＵモジュールＢのアプリケーション実行部１８８は、ＣＰＵモジュールＢのコモンメモリ１６６ｂから制御指令ＯＵＴｆを読み出し、そのまま、入出力モジュール１２６を介して、自己のＣＰＵモジュールＢに属す被制御機器Ｆに制御指令ＯＵＴｆを出力すればよい。
　また、かかる応用例では、ＣＰＵモジュールＢのコモンメモリ１６６ｂから被制御機器Ｄ、Ｅのセンサ検出結果ＩＮｄ、ＩＮｅを読み出し、所定の演算を行って、被制御機器Ｆの制御指令ＯＵＴｆを生成する処理を、どの装置で行ってもよい。すなわち、ＣＰＵモジュールＡ、Ｂ、Ｃ、さらに他のＣＰＵモジュール、または、管理装置１１０のいずれかで実行しさえすればよいので、処理負荷を分散することが可能となる。図１０では、ＣＰＵモジュールＡが実行する例を挙げている。
　このようにして実装されたアプリケーションは、その入出力としてコモンメモリ１６６の変数のみを取り扱うので、入出力モジュール１２６の実装位置がどのプログラマブルコントローラ１２０の配下となったとしてもアプリケーションそのものは修正する必要がない。
　また、データ送信部１９２は、アプリケーション実行部１８８が実行プログラムを遂行することで生成されたデータのうち、管理装置１１０に収集要求されているデータを、図７に示したデータの送信タイミングで管理装置１１０に送信する。本実施形態では、ＣＰＵモジュール１２２同士が同期しているので、管理装置１１０に、生成タイミングの等しいデータが収集される。
　したがって、情報が生成されるタイミングがプログラマブルコントローラ１２０毎に異なることがないので、情報の前後関係が明確となり、厳密な制御が可能となる。
　以上、説明したプログラマブルコントローラ１２０によると、ＣＰＵモジュール１２２同士が同期され、広帯域のネットワークを介して、複数のＣＰＵモジュール１２２間でデータの共有化が図られる。したがって、制御ユニット間でアプリケーションや被制御機器１３０の情報を同期でき、被制御機器１３０等の移植性を高め、制御システム１００全体の制御精度や安定性の向上を図ることが可能となる。
　当該制御システム１００を採用することで、例えば、圧延システム等の鉄鋼プラントや紙パルプ製造プラント等、複数の電動機を同時に高速制御するようなシステムでは、より高い精度で電動機を同期することができ、ひいては製品品質や歩留まりが向上する。
　また、当該アプリケーションを設計する上でも、プログラマブルコントローラ１２０の位置や、被制御機器１３０の配置を考慮する必要がなくなるので、移植性および汎用性の高い実行プログラムを作成することが可能となる。
　また、コンピュータを、制御システム１００、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラとして機能させるプログラムや当該プログラムを記録した、コンピュータで読み取り可能なフレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ、ＤＶＤ、ＢＤ等の記憶媒体も提供される。ここで、プログラムは、任意の言語や記述方法にて記述されたデータ処理手段をいう。
　以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明はかかる実施形態に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
　なお、本明細書の制御方法の各工程は、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいはサブルーチンによる処理を含んでもよい。
　本発明は、それぞれ被制御機器を制御する複数のプログラマブルコントローラが互いに通信可能に接続された制御システム、マスタープログラマブルコントローラ、スレーブプログラマブルコントローラ、および、制御方法に利用することができる。
１００  …制御システム
１１０  …管理装置
１２０  …プログラマブルコントローラ
１２２  …ＣＰＵモジュール
１２２ａ  …マスターＣＰＵモジュール
１２２ｂ  …スレーブＣＰＵモジュール
１３０  …被制御機器
１５４  …通信部
１５８  …基準信号生成部
１６０  …ＣＰＵ
１６６  …コモンメモリ
１８０  …遅延時間計測部
１８２  …同期化フレーム送信部
１８４  …遅延時間受信部
１８６  …同期補正部
１８８  …アプリケーション実行部
１９０  …データ更新部
１９２  …データ送信部

Claims (17)

  1. 　被制御機器と、プログラムに基づいて該被制御機器を制御するプログラマブルコントローラとを組み合わせた制御ユニットを複数備えた制御システムであって、
    　前記プログラマブルコントローラは、
    　他のプログラマブルコントローラおよび前記被制御機器と通信を確立する通信部と、
    　前記通信部を介して他のプログラマブルコントローラとデータを共有するためのコモンメモリと、
    をそれぞれ備え、
    　前記プログラマブルコントローラには、マスターとして機能するマスタープログラマブルコントローラと、スレーブとして機能するスレーブプログラマブルコントローラとが存在し、
    　前記マスタープログラマブルコントローラは、さらに、
    　前記マスタープログラマブルコントローラと前記スレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを、該スレーブプログラマブルコントローラに送信し、該伝送遅延時間リクエストフレームに対する応答である受信完了フレームを受信すると、該伝送遅延時間リクエストフレームを送信したときの時刻と該受信完了フレームを受信したときの時刻との差分から該伝送遅延時間を計算し、該伝送遅延時間を含む伝送遅延時間通知フレームを該スレーブプログラマブルコントローラに送信する遅延時間計測部を備え、
    　前記スレーブプログラマブルコントローラは、さらに、
    　前記伝送遅延時間リクエストフレームを受信すると、前記受信完了フレームを前記マスタープログラマブルコントローラに送信し、前記伝送遅延時間通知フレームを受信すると、該伝送遅延時間通知フレームに含まれる前記伝送遅延時間を取得する遅延時間受信部と、
    　前記伝送遅延時間に基づいて、前記スレーブプログラマブルコントローラを前記マスタープログラマブルコントローラに同期させる同期補正部と、
    を備えることを特徴とする制御システム。
  2. 　前記プログラマブルコントローラは、
    　前記プログラマブルコントローラ内で生成されたデータで自己のプログラマブルコントローラのコモンメモリを更新するとともに、他のプログラマブルコントローラのコモンメモリを更新するデータ更新部をさらに備えることを特徴とする請求項１に記載の制御システム。
  3. 　前記プログラマブルコントローラを制御する管理装置をさらに含み、
    　前記プログラマブルコントローラは、
    　前記データを前記管理装置に送信するデータ送信部をさらに備えることを特徴とする請求項１または２に記載の制御システム。
  4. 　前記データは、前記被制御機器での検出結果または制御結果であり、前記コモンメモリを通じて他のプログラマブルコントローラが参照可能であることを特徴とする請求項１から３のいずれか１項に記載の制御システム。
  5. 　前記プログラマブルコントローラは、
    　予め設定された基準値に計数値が達することで基準信号を生成する基準信号生成部と、
    　前記基準信号に応じて実行プログラムを実行するアプリケーション実行部と、
    をさらに備え、
    　前記同期補正部は、前記基準信号生成部の基準信号の生成タイミングを前記伝送遅延時間分だけ調整することで前記スレーブプログラマブルコントローラを前記マスタープログラマブルコントローラに同期させることを特徴とする請求項１から４のいずれか１項に記載の制御システム。
  6. 　前記マスタープログラマブルコントローラは、前記スレーブプログラマブルコントローラに同期化フレームを送信する同期化フレーム送信部をさらに備え、
    　前記同期補正部は、
    　前記同期化フレームを受信したときの前記基準信号生成部の計数値を取得し、前記伝送遅延時間と該計数値との差分である補正量を算出し、前記基準値から該補正量を減算して補正基準値を導出し、該補正基準値を新たな基準値として一時的に該基準信号生成部に設定することを特徴とする請求項５に記載の制御システム。
  7. 　前記基準値は、前記プログラマブルコントローラを制御する管理装置から設定できることを特徴とする請求項５または６に記載の制御システム。
  8. 　前記スレーブプログラマブルコントローラは、該スレーブプログラマブルコントローラにおける演算を実行するＣＰＵを含み、
    　前記基準信号生成部は、前記ＣＰＵのみがアクセスできるカウンタであることを特徴とする請求項１から７のいずれか１項に記載の制御システム。
  9. 　プログラムに基づいて被制御機器を制御し、マスターとして機能するマスタープログラマブルコントローラであって、
    　スレーブとして機能するスレーブプログラマブルコントローラおよび前記被制御機器と通信を確立する通信部と、
    　前記通信部を介して前記スレーブプログラマブルコントローラとデータを共有するためのコモンメモリと、
    　前記マスタープログラマブルコントローラと前記スレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを、前記スレーブプログラマブルコントローラに送信し、該伝送遅延時間リクエストフレームに対する応答である受信完了フレームを受信すると、該伝送遅延時間リクエストフレームを送信したときの時刻と該受信完了フレームを受信したときの時刻との差分から伝送遅延時間を計算し、該伝送遅延時間を含む伝送遅延時間通知フレームを該スレーブプログラマブルコントローラに送信する遅延時間計測部と、
    を備えることを特徴とするマスタープログラマブルコントローラ。
  10. 　プログラムに基づいて被制御機器を制御し、スレーブとして機能するスレーブプログラマブルコントローラであって、
    　マスターとして機能するマスタープログラマブルコントローラを含む他のプログラマブルコントローラおよび前記被制御機器と通信を確立する通信部と、
    　前記通信部を介して他のプログラマブルコントローラとデータを共有するためのコモンメモリと、
    　前記マスタープログラマブルコントローラと前記スレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを受信すると、該伝送遅延時間リクエストフレームに対する応答である受信完了フレームを前記マスタープログラマブルコントローラに送信し、該伝送遅延時間を含む伝送遅延時間通知フレームを受信すると、伝送遅延時間通知フレームに含まれる該伝送遅延時間を取得する遅延時間受信部と、
    　前記伝送遅延時間に基づいて、前記スレーブプログラマブルコントローラを前記マスタープログラマブルコントローラに同期させる同期補正部と、
    を備えることを特徴とするスレーブプログラマブルコントローラ。
  11. 　被制御機器と、プログラムに基づいて該被制御機器を制御するプログラマブルコントローラとを組み合わせた制御ユニットを複数用いて制御する制御方法であって、
    　前記プログラマブルコントローラは、
    　他のプログラマブルコントローラおよび前記被制御機器と通信を確立し、
    　他のプログラマブルコントローラとコモンメモリを用いてデータを共有し、
    　前記プログラマブルコントローラのうち、マスターとして機能するマスタープログラマブルコントローラは、
    　前記マスタープログラマブルコントローラと、スレーブとして機能するスレーブプログラマブルコントローラとの伝送遅延時間を計測するための伝送遅延時間リクエストフレームを、該スレーブプログラマブルコントローラに送信し、
    　前記スレーブプログラマブルコントローラは、
    　前記伝送遅延時間リクエストフレームを受信すると、該伝送遅延時間リクエストフレームに対する応答である受信完了フレームを前記マスタープログラマブルコントローラに送信し、
    　前記マスタープログラマブルコントローラは、
    　前記受信完了フレームを受信すると、該伝送遅延時間リクエストフレームを送信したときの時刻と該受信完了フレームを受信したときの時刻との差分から伝送遅延時間を計算し、該伝送遅延時間を含む伝送遅延時間通知フレームを前記スレーブプログラマブルコントローラに送信し、
    　前記スレーブプログラマブルコントローラは、
    　前記伝送遅延時間通知フレームを受信すると、該伝送遅延時間通知フレームに含まれる前記伝送遅延時間を取得し、
    　前記伝送遅延時間に基づいて、前記スレーブプログラマブルコントローラを前記マスタープログラマブルコントローラに同期させることを特徴とする制御方法。
  12. 　前記プログラマブルコントローラは、
    　前記プログラマブルコントローラ内で生成されたデータで自己のプログラマブルコントローラのコモンメモリを更新するとともに、他のプログラマブルコントローラのコモンメモリを更新することを特徴とする請求項１１に記載の制御方法。
  13. 　前記プログラマブルコントローラは、
    　前記プログラマブルコントローラを制御する管理装置にデータを送信することを特徴とする請求項１１または１２に記載の制御方法。
  14. 　前記データは、前記被制御機器での検出結果または制御結果であり、前記コモンメモリを通じて他のプログラマブルコントローラが参照可能であることを特徴とする請求項１１から１３のいずれか１項に記載の制御方法。
  15. 　前記プログラマブルコントローラは、
    　予め設定された基準値に計数値が達することで基準信号を生成し、
    　前記基準信号に応じて実行プログラムを実行し、
    　前記基準信号の生成タイミングを前記伝送遅延時間分だけ調整することで前記スレーブプログラマブルコントローラを前記マスタープログラマブルコントローラに同期させることを特徴とする請求項１１から１４のいずれか１項に記載の制御方法。
  16. 　前記マスタープログラマブルコントローラは、前記スレーブプログラマブルコントローラに同期化フレームを送信し、
    　前記スレーブプログラマブルコントローラでは、
    　前記同期化フレームを受信したときの前記基準信号生成部の計数値を取得し、前記伝送遅延時間と該計数値との差分である補正量を算出し、前記基準値から該補正量を減算して補正基準値を導出し、該補正基準値を新たな基準値とすることを特徴とする請求項１５に記載の制御方法。
  17. 　前記基準値は、前記プログラマブルコントローラを制御する管理装置から設定できることを特徴とする請求項１５または１６に記載の制御方法。
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