WO2014102916A1 - 炭化珪素半導体装置 - Google Patents
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Definitions
- the present invention relates to a silicon carbide semiconductor device.
- a trench gate structure MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
- Patent Document 1 A trench gate structure MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is disclosed in Patent Document 1.
- Patent Document 1 by providing a p + type body layer deeper than the n + type source region and having a higher concentration than the p type base region at a position separated from the sidewall of the trench by a predetermined distance, P The depletion layer spreads between the n-type drift layer and the n-type drift layer, thereby improving the punch-through breakdown voltage.
- a body layer having a polarity opposite to that of the source region formed below the source region needs to have a predetermined thickness in order to maintain a punch-through breakdown voltage.
- the on-resistance is reduced by shortening the channel, there is a demand to make the body layer thinner.
- An object of the present invention is to provide a low-resistance trench MOSFET having a high punch-through breakdown voltage.
- the impurity implantation of the source region has only to be performed at a high concentration only on the surface of the source region, and there has been no restriction on the film thickness, so that the film thickness has not been sufficiently studied.
- the present inventors paid attention to the relationship between the depth of the source region and the impurity concentration.
- Table 1 shows ion implantation conditions indicated on the horizontal axis.
- Condition C has a contact resistance approximately 200 times greater than Conditions A and B.
- FIG. 8 shows a nitrogen profile under each ion implantation condition.
- the position of the silicide / SiC substrate interface is about 80 nm from the surface in consideration of sacrificial oxidation and substrate consumption due to silicidation. It can be seen that there is no difference in impurity concentration in the vicinity of the silicide / SiC substrate interface, which is about 80 nm. On the other hand, it can be seen that there is a large difference in the impurity concentration at a deep position by eliminating high energy implantation.
- ⁇ c0 is a proportional coefficient
- ⁇ B is a Schottky barrier height between silicide and Si
- m * is an effective mass of electrons
- ⁇ S is a dielectric constant of Si
- h is a Planck constant.
- FIG. 9 shows a plot when ⁇ B is 0.65 eV (Schottky barrier height with respect to Si of Ni silicide).
- the contact resistance is 200 times different.
- the depth at which a five-fold difference in impurity concentration occurs under the ion implantation conditions A and C is about 200 nm, and therefore, at a deeper position than the silicide / SiC substrate interface.
- the impurity concentration is also considered to affect the contact resistance. From this result, it can be seen that when the n-type impurity concentration is at least 5 ⁇ 10 19 cm ⁇ 3 from the interface between the silicide layer and the source region to 120 nm in the substrate depth direction, a good contact resistance can be realized.
- the source region requires not only the surface concentration but also a predetermined concentration up to a predetermined depth, but conversely, the predetermined depth and the predetermined concentration or more do not greatly contribute to the device characteristics. . Therefore, it was considered to form the source region with the minimum necessary thickness.
- the present inventors set the depth required to suppress the contact resistance increase between the source region and the source electrode by the peak concentration of the box profile, and set the contact resistance between the source region and the source electrode.
- impurities of opposite polarity are implanted (counter implantation) into the depth of the bottom of the impurity profile where there is no significant influence. By doing so, the carrier concentration in the skirt portion can be drastically reduced, and the punch-through breakdown voltage can be improved while keeping the contact resistance low.
- trench MOSFET which is a silicon carbide semiconductor device, which is formed on a drift layer (n-type silicon carbide) formed on a substrate (n-type silicon carbide) and on the drift layer.
- the impurity concentration has a peak at the bottom of the profile of the impurity (n-type silicon carbide) implanted in the source region and has a polarity opposite to the polarity of the source region (n-type silicon carbide)
- a counter region for implanting (p-type silicon carbide) impurities is provided.
- a trench MOSFET having a high punch-through breakdown voltage can be provided.
- FIG. 1 is a cross-sectional view of an SiC trench MOSFET according to Example 1.
- FIG. It is a figure which shows the depth direction impurity profile of the source region 5 and the counter region 6.
- FIG. FIG. 3 is a cross-sectional view showing a manufacturing process of the trench MOSFET shown in FIG. 1.
- FIG. 3 is a cross-sectional view showing a manufacturing process of the trench MOSFET shown in FIG. 1.
- FIG. 3 is a cross-sectional view showing a manufacturing process of the trench MOSFET shown in FIG. 1.
- It is a top view of the SiC chip in which the trench MOSFET is formed.
- It is a figure which shows the depth profile dependence of impurity concentration.
- It is a figure which shows the impurity concentration dependence of contact resistance.
- an inverted SiC trench MOSFET will be described as a silicon carbide semiconductor device.
- FIG. 6 is a top view of the SiC chip on which the SiC trench MOSFET is formed.
- the active region 32 is a region where a plurality of cells are arranged on a plane, and is a region where current flows on the SiC chip 30.
- a termination region 31 is formed, which is composed of a plurality of ring-shaped p + regions surrounding the active region 32, for relaxing an electric field applied to the active region 32 when a reverse bias is applied.
- FIG. 1 is a cross-sectional view of the SiC trench MOSFET in the active region of FIG.
- the trench MOSFET of the present embodiment uses an n + type substrate having a thickness of 350 ⁇ m as the SiC substrate 1.
- the n-type impurity (nitrogen or phosphorus) concentration of this substrate is 1 ⁇ 10 19 cm ⁇ 3 .
- drift layer 2 made of SiC formed by epitaxial growth so as to have a thickness of 10 to 20 ⁇ m is arranged.
- the drift layer 2 is an n-type semiconductor layer containing an n-type impurity (nitrogen or phosphorus), and the n-type impurity concentration is 1 to 6 ⁇ 10 15 cm ⁇ 3 .
- a body region 3 is formed on the surface of the drift layer 2.
- the body region 3 is a p-type semiconductor layer in which p-type impurities (boron or aluminum) are implanted in multiple stages so as to have a thickness of 10 to 20 ⁇ m, and the impurity concentration distribution has a box profile.
- the type impurity concentration is 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
- a high concentration p region 4 and a source region 5 are formed on the surface of the body region 3.
- the high-concentration p region 4 is a p-type semiconductor layer in which a p-type impurity (boron or aluminum) is implanted in multiple stages so that the thickness is 0.5 ⁇ m, and the impurity concentration distribution is a box profile.
- the p-type impurity concentration is 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3 .
- the high-concentration p region 4 serves to make an ohmic contact with the body region 3 and a source electrode 12 to be described later to be electrically connected.
- the source region 5 is an ion-implanted n-type impurity (nitrogen or phosphorus) having a thickness of 0.1 to 0.3 ⁇ m (preferably 0.12 ⁇ m). This is an n-type semiconductor region in which the impurity concentration distribution becomes a box profile.
- the n-type impurity concentration is 5 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
- a counter region 6 is arranged at the boundary between the body region 3 (p-type) and the source region 5 (n-type).
- the counter region 6 is implanted with an impurity having a polarity opposite to that of the source region (p-type) so that the impurity concentration reaches a peak at the bottom of the profile of the impurity (n-type) implanted into the source region. Therefore, the carrier concentration tail of the source region 5 becomes steep.
- the reverse polarity (p-type) impurity is less than the impurity amount in the source region, the polarity will be n +, n or i, and the reverse polarity (p-type) impurity will be equal to or greater than the impurity amount in the source region.
- the polarity is p- or p-type.
- the impurity concentration ratio (n / P ratio) may be set to 1 or more, and when it is desired to improve the punch-through breakdown voltage, the n / p ratio may be set to less than 1.
- the p-type impurity concentration of the counter region 6 is set to be 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 and the thickness is 0.2 to 0.4 ⁇ m.
- FIG. 2 shows impurity profiles in the depth direction in the source region 5 and the counter region 6. The solid line indicates the n-type impurity concentration in the source region 5, and the broken line indicates the p-type impurity concentration in the counter region 6. Since the difference between the two becomes a substantial carrier concentration, the carrier concentration can be made steep at a position deeper than the peak of the p-type impurity profile.
- the trench 7 is formed so as to penetrate the source region 5, the counter region 6, and the body region 3 and reach the drift layer 2.
- the dimensions are a width of 1.0 to 2.0 ⁇ m, a depth of 1.0 to 2.0 ⁇ m and a long length in the direction perpendicular to the paper surface.
- the gate insulating film 8 is formed so as to cover the inner wall of the trench 7.
- the gate insulating film 8 is mainly a SiO 2 film, and is a film that is heat-treated at 1200 ° C. for about 30 minutes in an NO atmosphere.
- the thickness is 50 to 100 nm for both the side wall and the bottom.
- a gate electrode 9 is formed so as to cover the gate insulating film 8.
- the gate electrode 9 is connected to polysilicon into which impurities are introduced at a high concentration, or low resistance metal wiring such as aluminum.
- the silicide layer 10 is formed by heat-treating SiC such as Ni or Ti, a metal having a low contact resistance, and SiC.
- the silicide layer 10 is in contact with the high concentration p region 4 and the source region 5 and is in ohmic contact with both.
- the interlayer insulating film 11 is formed of a SiO 2 film formed by a CVD method or a coating method.
- the interlayer insulating film 11 serves to electrically insulate the gate electrode 9 from the silicide layer 10 and the source electrode 12.
- the source electrode 12 is made of a low resistance metal such as aluminum formed by sputtering or vapor deposition.
- the contact surface between the source electrode 12 and the silicide layer 10 is particularly made of Ti or TiN (titanium nitride), and improves the adhesion between the source electrode material and the silicide.
- the backside silicide layer 13 is formed of Ni, Ti, or the like and metal silicide generated by heat-treating the SiC substrate 1.
- the drain electrode 14 is made of a metal material such as gold, Ti, or Ni on the surface of the backside silicide layer 13 by sputtering or vapor deposition.
- 3 and 4 are cross-sectional views showing a manufacturing process of the trench MOSFET shown in FIG.
- n + type substrate 1 on which n ⁇ type SiC is epitaxially grown is prepared, and a body layer is formed by implanting or diffusing p type impurities.
- a drift layer 2 is formed between the depth of the body layer 3 and the SiC substrate (FIG. 3A).
- a SiO 2 film 20 such as TEOS is deposited on the surface of the body region 3, and an opening is provided in a region where the high-concentration p region 4 is formed by resist coating, photolithography, and etching.
- a p-type impurity is implanted to form a high concentration p region 4 (step shown in FIG. 3B).
- the SiO 2 film 20 is deposited again on the surface of the body region 3, and an opening is provided in a region where the source region 5 is formed by resist coating, photolithography, and dry etching (step shown in FIG. 3C).
- the impurity concentration from the silicide / SiC interface to a depth of 200 nm may be 5 ⁇ 10 19 cm ⁇ 3 .
- the n-type impurity concentration should be as low as possible.
- n-type impurity ion implantation forms an impurity distribution with a tail in the depth direction. Therefore, as described above, in order to cancel the effect of the skirt distribution, a p-type impurity is counter-injected into the skirt distribution so as to overlap the skirt portion of the n-type impurity.
- This region into which the p-type impurity has been implanted is particularly called a counter region 6 and is distinguished from the source region 5.
- the counter region 6 it is possible to control the polarity of the bottom of the source region from n + or n to n ⁇ , i, or p. Since the polarity of the semiconductor is determined by the carrier concentration (difference between n-type impurity and p-type impurity), counter injection is effective. As a result, the distance between the source region and the drift layer increases, and an improvement in punch-through breakdown voltage can be expected.
- the p-type impurity concentration is implanted into the bottom portion so that the p-type impurity concentration is 1 ⁇ 10 19 cm ⁇ 3 or less.
- the p-type impurity to be implanted aluminum and boron can be used.
- the counter region 6 can be formed more accurately than aluminum. There is also an effect.
- the mask used for ion implantation into the counter region 6 may be the same as the mask used for implantation into the source region 5, or may be newly formed using photolithography and dry etching. In this embodiment, the description is given using the mask used when the source region 5 is formed. (Step shown in FIG. 3D).
- activation annealing is performed for impurity activation.
- the annealing is performed in an Ar atmosphere at 1700 ° C. for 1 to 10 minutes.
- the ion-implanted ions are combined with Si and C to release carriers.
- the drawing showing the activation annealing process is omitted.
- a SiO 2 film 20 is deposited on the surface of the source region 5, and a region for forming the trench 7 is opened by resist coating, photolithography, and dry etching (step shown in FIG. 4E).
- the trench 7 is processed by dry etching.
- the trench 7 is formed so as to penetrate the source region 5, the counter region 6, and the body region 3 and reach the drift layer 2 (step shown in FIG. 4F).
- a gate insulating film 8 is formed.
- the gate insulating film 8 is formed by SiO 2 CVD so as to cover the inner wall of the trench 7, and the gate insulating film 8 is formed using resist coating, photolithography, and etching. Since the gate insulating film 8 is required to be uniformly formed on the sidewall and bottom of the trench 7, a SiO 2 film formed by high-density plasma CVD or high-temperature CVD is preferable. Further, by heat-treating the deposited SiO 2 film with an oxidizing gas containing nitrogen such as nitrogen monoxide, the gate insulating film 8 having a small Vth shift can be formed. Alternatively, the gate insulating film 8 may be formed by performing the above-described processing in the reverse order, and heat-treating the SiC substrate with nitrogen monoxide or the like and then depositing SiO 2 by CVD.
- the insulating film formed in a region other than the gate is removed by photolithography and dry etching.
- a gate electrode 9 is formed so as to cover the gate insulating film 8.
- the gate electrode 9 is made of polysilicon having impurities introduced at a high concentration, or a low resistance metal such as aluminum. Since it is necessary to form the gate electrode 9 uniformly in the trench 7, the gate electrode 9 is preferably formed by a method having good coverage such as CVD. Subsequently, the gate electrode 9 is patterned by photolithography and dry etching. Subsequently, a substrate interlayer insulating film 11 is formed on the SiC substrate.
- the interlayer insulating film 11 is preferably a SiO 2 film that can be formed at a relatively low temperature, such as plasma TEOS or ozone TEOS. Subsequently, the interlayer insulating film 11 is patterned by photolithography and dry etching, and an opening is formed on the source region 4 where the silicide layer 10 is formed (step shown in FIG. 4G).
- a metal such as Ni or Ti that forms a silicide by reacting with SiC is formed by a sputtering method or the like.
- heat treatment is performed to react the metal and SiC to form the silicide layer 10.
- the high-concentration p region 4 and the source region 5 react with the metal to form the silicide layer 10.
- the silicide layer 10 reacts with the SiC substrate 1 by substantially the same thickness as the thickness of the sputtered metal. That is, the interface between the silicide layer 10 and the SiC substrate 1 enters the SiC substrate 1 side.
- an n-type impurity having a concentration of 5 ⁇ 10 19 cm ⁇ 3 is distributed from the interface between the silicide layer 10 and the SiC substrate 1 to a position 120 nm deep. is important. Further, the silicide layer 10 is formed only in the portion where the metal and SiC are in contact, and remains on the interlayer insulating film 11 in the state of metal. The remaining metal can be easily removed with a mixed solution of sulfuric acid and hydrogen peroxide solution, and can be formed only on the high concentration p region 4 and the source region 5.
- the back surface silicide layer 13 can be formed simultaneously with the silicide layer 10.
- the source electrode 12 is formed on the silicide layer 10.
- the source electrode 12 is formed by a sputtering method or an evaporation method, and aluminum, titanium, tungsten, or the like can be used.
- the drain electrode 14 is formed so as to contact the backside silicide layer 13.
- the drain electrode 14 is formed by sputtering or vapor deposition, and titanium, gold, or the like can be used. In consideration of adhesion to the package, it is desirable to use a metal having good adhesion to the backside silicide layer 13. (Step shown in FIG. 5 (i))
- the p-type impurity to be injected into the counter region 6 is also injected into the p + region of the termination region 31.
- the p-type impurity concentration at the depth implanted into the counter region of the termination region is increased. Since it also serves as a mask for forming the counter region, the breakdown voltage can be improved without increasing the number of manufacturing steps.
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Abstract
トレンチMOSFETのパンチスルー耐圧が高めるために、ソース領域に注入されている第1導電型の不純物のプロファイルの裾で不純物濃度がピークとなり、かつ当該不純物濃度がソース領域における不純物のピーク濃度より低い濃度で、第1導電型とは逆極性の第2導電型の不純物が注入されたカウンタ領域を有する。
Description
本発明は、炭化珪素半導体装置に関する。
トレンチゲート構造のMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)が特許文献1に開示されている。特許文献1によれば、トレンチの側壁から所定距離離された位置に、n+型ソース領域よりも深くかつ、p型ベース領域よりも高濃度となるp+型ボディ層を備えることにより、P型ベース領域とn-型ドリフト層の間に空乏層が広がり、パンチスルー耐圧を向上できるとしている。
従来、ソース領域の下方に形成された、ソース領域とは逆極性のボディ層は、パンチスルー耐圧を維持するため、所定の厚みが必要である。その一方で、短チャネル化によりオン抵抗を低減する場合、ボディ層を薄くしたいという要求がある。
この2つの要求を充たす方法としては、特許文献1のように、ソース領域とドリフト領域との間にあるボディ層の不純物を高濃度化する方法があるが、不純物を高濃度化するとプロファイルの裾部分の濃度も高濃度化するため、高濃度ボディ層への不純物注入に伴いソース領域におけるコンタクト抵抗が増大するという問題が生じる。
本発明の目的は、パンチスルー耐圧が高い低抵抗なトレンチ型MOSFETを提供することである。
従来、ソース領域の不純物注入は、ソース領域の表面だけ高濃度に注入しておけばよく、膜厚に対して制約がなかったため、その膜厚については十分な検討がされてこなかった。本発明者らは、ソース領域の深さと不純物濃度との関係について着目した。
まず、TLM法を用いてソース領域とソース電極間のコンタクト抵抗の不純物濃度依存性を調べたところ、図7に示す結果が得られた。横軸に示すイオン注入条件を表1に示す。
NAと記載している条件は注入していないことを表す。条件Aと条件Bではコンタクト抵抗に大きな差は無いが、条件Cは条件A、Bと比較すると約200倍コンタクト抵抗が大きいことが判る。
以上の結果から、イオン注入条件すなわち不純物分布がコンタクト抵抗に大きく影響を与えると考えられるため、モンテカルロシミュレーションにより各条件での不純物分布を調べた。図8に各イオン注入条件における窒素プロファイルを示す。シリサイド/SiC基板界面の位置は、犠牲酸化とシリサイド化による基板消費分を考慮すると表面から80nm付近である。この80nm付近となるシリサイド/SiC基板界面付近では、不純物濃度に差が無いことが判る。その一方、高エネルギ注入が無くなることで深い位置における不純物濃度には大きな差が生じることが判る。
ここで、イオン注入条件AとCのコンタクト抵抗に200倍の差が生じる原因をSiにおけるコンタクト抵抗の理論式を参考にして説明する。式(1)にSiにおけるコンタクト抵抗ρcと不純物濃度NDの関係を示す。
ρc0は比例係数、φBはシリサイドとSiとの間のショットキー障壁高さ、m*は電子の有効質量、εSはSiの誘電率、hはプランク定数である。図9にφBを0.65eV(NiシリサイドのSiに対するショットキー障壁高さ)とした場合のプロットを示す。不純物濃度差が5倍あると、コンタクト抵抗には200倍の差が生じる。Siにおける議論がSiCにも適用できると仮定すると、イオン注入条件AとCで不純物濃度に5倍の差が生じる深さは約200nmであり、このことからシリサイド/SiC基板界面よりさらに深い位置における不純物濃度もコンタクト抵抗に影響すると考えられる。この結果から、少なくともシリサイド層とソース領域の界面から基板深さ方向120nmまでn型不純物濃度が5×1019cm-3以上であれば、良好なコンタクト抵抗を実現できることがわかる。
図7で示すように、ソース領域は表面濃度だけでなく、所定深さにまで所定濃度が必要であるが、逆に、所定深さと所定濃度以上はデバイス特性に大きく貢献していないことがわかる。そこで、ソース領域を必要最低限の厚さだけ形成することを検討した。
しかし、このように所定深さと所定濃度となるボックスプロファイルでイオン注入しても、現実的には、投影飛程があり、不純物はなだらかに裾を引いたようなプロファイルとなる。そのため、コンタクト抵抗の上昇と、パンチスルー耐圧の低下が生じる。
そこで、本発明者らは、ソース領域とソース電極とのコンタクト抵抗上昇を抑えるのに必要な深さに対しては、ボックスプロファイルのピーク濃度で設定し、ソース領域とソース電極とのコンタクト抵抗に大きな影響がでない不純物プロファイルの裾部分の深さに、ボディ層のボックスプロファイルとは別に逆極性の不純物を注入(カウンタインプラ)するようにした。こうすることで裾部分のキャリア濃度を激減させ、コンタクト抵抗を低く維持したまま、パンチスルー耐圧を向上させることができる。
より具体的に記載するならば、炭化珪素半導体装置であるトレンチMOSFETであって、基板(n型炭化珪素)上に形成されたドリフト層(n型炭化珪素)と、前記ドリフト層上に形成されたボディ領域(p型炭化珪素)と、前記ボディ領域の上に形成されたソース領域(n型炭化珪素)と、前記ボディ領域と前記ソース領域を貫通し、かつ下端が前記ドリフト層に接しているトレンチを備え、前記ソース領域に注入されている不純物(n型炭化珪素)のプロファイルの裾の深さで不純物濃度がピークとなり、かつ前記ソース領域の極性(n型炭化珪素)とは逆極性(p型炭化珪素)の不純物を注入するカウンタ領域を設けるのである。
本発明によれば、パンチスルー耐圧が高いトレンチ型MOSFETを提供することができる。
以下、本発明の実施形態を説明する。
ここでは、炭化珪素半導体装置として反転型のSiCトレンチMOSFETについて説明する。
図6は、SiCトレンチMOSFETが形成されたSiCチップの上面図である。アクティブ領域32は、セルを平面上に複数並べた領域であり、SiCチップ30上で電流が流れる領域である。アクティブ領域32を囲む複数のリング状のp+領域で構成され、逆バイアスが印加された場合にアクティブ領域32にかかる電界を緩和するためのターミネーション領域31が形成されている。
図1は、図6のアクティブ領域におけるSiCトレンチMOSFETの断面図である。
図1に示すように、本実施のトレンチMOSFETは、SiC基板1として厚さが350μmのn+型基板を用いる。本実施例では、この基板のn型不純物(窒素またはリン)濃度は1×1019cm-3である。
このSiC基板1の上表面には、厚さが10~20μmとなるようにエピタキシャル成長により形成されたSiCからなるドリフト層2が配置されている。ドリフト層2は、n型不純物(窒素またはリン)を含むn型半導体層であり、n型不純物濃度は1~6×1015cm-3である。
ドリフト層2の表面にはボディ領域3が形成されている。ボディ領域3は、厚さが10~20μmとなるようにp型不純物(ホウ素またはアルミニウム)が多段イオン注入され、不純物濃度分布がボックスプロファイルとなっているp型半導体層であり、ピークとなるp型不純物濃度は1×1017~1×1019cm-3である。
ボディ領域3の表面には、高濃度p領域4とソース領域5が形成されている。
高濃度p領域4は、厚さが0.5μmとなるように、p型不純物(ホウ素またはアルミニウム)が多段イオン注入され、不純物濃度分布がボックスプロファイルとなっているp型半導体層である、ピークとなるp型不純物濃度は1×1019~1×1020cm-3である。高濃度p領域4はボディ領域3と後述するソース電極12とオーミック接触させて、電気的に接続させる役割がある。
ソース領域5は、厚さが0.1~0.3μm(望ましくは0.12μ)となるようにn型不純物(窒素または、リン)がイオン注入されたものである。不純物濃度分布がボックスプロファイルとなるn型半導体領域である。このn型不純物濃度は5×1019~1×1021cm-3である。
ボディ領域3(p型)とソース領域5(n型)との境界にはカウンタ領域6が配置される。カウンタ領域6は、ソース領域に注入されている不純物(n型)のプロファイルの裾の深さで不純物濃度がピークとなるようにソース領域とは逆極性(p型)の不純物が注入されているので、ソース領域5のキャリア濃度の裾が急峻になる。ここで、逆極性(p型)の不純物をソース領域の不純物量より少なくすれば、極性はn+、nもしくはiとなり、逆極性(p型)の不純物をソース領域の不純物量と同等以上とすれば、極性はp-もしくはp型となる。カウンタ領域に注入するp型不純物濃度をソース領域に注入されているn型不純物との比で表すと、コンタクト抵抗を低く維持する場合は、請求項4に記載したように、不純物濃度比(n/p比)を1以上にすればよく、パンチスルー耐圧を向上したい場合は、n/p比を1未満にすればよい。
本実施例では、カウンタ領域6のp型不純物濃度は、1×1018~1×1019cm-3、厚さ0.2~0.4μmとなるように設定されている。図2にソース領域5とカウンタ領域6における深さ方向不純物プロファイルを示す。実線がソース領域5におけるn型不純物濃度を、破線がカウンタ領域6におけるp型不純物濃度を示している。両者の差が実質的なキャリア濃度となるため、p型不純物プロファイルのピークより深い位置においては、キャリア濃度を急峻にできている。
トレンチ7は、ソース領域5、カウンタ領域6、ボディ領域3を貫通し、ドリフト層2に達するように形成されている。寸法は、幅1.0~2.0μm、深さ1.0~2.0μmで、紙面垂直方向に長く伸びている。
ゲート絶縁膜8はトレンチ7の内壁を覆うように形成されている。ゲート絶縁膜8には主にSiO2膜が用いられ、1200℃で30分程度、NO雰囲気中で熱処理された膜である。厚さは、側壁、底部共に50~100nmである。
さらに、ゲート絶縁膜8を覆うようにゲート電極9が形成されている。ゲート電極9には不純物が高濃度に導入されたポリシリコンに対して、もしくはアルミニウムなどの低抵抗な金属配線が接続されている。
シリサイド層10は、NiやTiなどのSiCと低いコンタクト抵抗を有する金属とSiCを熱処理することで形成されている。シリサイド層10は、高濃度p領域4およびソース領域5と接しており、両者とオーミック接触している。
層間絶縁膜11は、CVD法や塗布法などにより形成したSiO2膜で形成されている。層間絶縁膜11は、ゲート電極9とシリサイド層10およびソース電極12を電気的に絶縁する役割がある。
ソース電極12は、スパッタリング法や蒸着法などにより形成したアルミニウムなどの低抵抗金属で形成されている。ソース電極12とシリサイド層10の接触面は、特にTi、TiN(窒化チタン)で形成されており、ソース電極材料とシリサイドの密着性を向上させている。
裏面シリサイド層13は、シリサイド層10と同様に、NiやTiなどとSiC基板1を熱処理することで生成する金属シリサイドで形成されている。
ドレイン電極14は、裏面シリサイド層13の表面に金、Ti、Niといった金属材料をスパッタリング法や蒸着法により形成されている。
以上が、本発明に係る反転型トレンチMOSFETの構成である。以下、製造プロセスを説明する。
図3及び図4は、図1に示すトレンチMOSFETの製造工程を示した断面図である。
n-型SiCをエピタキシャル成長されたn+型基板1を用意し、p型不純物を注入又は拡散することで、ボディ層を形成する。このボディ層3の深さとSiC基板との間がドリフト層2となる(図3(a))。
続いて、ボディ領域3の表面にTEOSなどのSiO2膜20を堆積し、レジスト塗布、フォトリソグラフィ、エッチングにより高濃度p領域4を形成する領域に開口を設ける。パターニングされたSiO2膜20をマスクとしてp型不純物を注入し高濃度p領域4を形成する(図3(b)に示す工程)。
続いて、ボディ領域3の表面に再度SiO2膜20を堆積し、レジスト塗布、フォトリソグラフィ、ドライエッチングによりソース領域5を形成する領域に開口を設ける(図3(c)に示す工程)。
この状態でソース領域5に対して、n型不純物である窒素もしくはリンまたはその両方を注入する。この時、あまりにも高い不純部濃度または深く注入すると、ボディ領域3が薄くなり、パンチスルー耐圧が低下してしまう。一方、ある程度の不純物濃度と深さ方向分布がないと、十分に低いコンタクト抵抗(1×10-5Ωcm2以下)が得られない。十分低いコンタクト抵抗とパンチスルー耐圧を両立するには、シリサイド/SiC界面から深さ200nm(犠牲酸化後120nm)迄における不純物濃度が5×1019cm-3であればよく、これ以上深い位置のn型不純物濃度はできるだけ低い方がよい。
しかし、n型不純物のイオン注入だけでは、深さ方向に裾を引いた不純物分布を形成してしまう。そこで、前述のように、この裾分布の効果を打ち消すため、n型不純物の裾部分と重なるように、p型不純物を裾分布にカウンタ注入する。
このp型不純物を注入した領域を、特にカウンタ領域6と呼び、ソース領域5と区別する。カウンタ領域6を形成することで、ソース領域裾部分の極性をn+もしくはnからn-、i、もしくはpに制御することができる。半導体の極性は、キャリア濃度(n型不純物とp型不純物の差)で決まるため、カウンタ注入が有効である。この結果、ソース領域とドリフト層の距離が広がり、パンチスルー耐圧の向上が期待できる。なお、シリサイド/SiC界面から深さ200nm(犠牲酸化後120nm)までn型不純物濃度が5×1019cm-3であるようにイオン注入すれば、ソース領域の裾部分のうち、1×1019cm-3より高濃度な部分がコンタクト抵抗に大きく影響する。従って、裾部分にはp型不純物濃度が1×1019cm-3かそれ以下のp型不純物濃度となるように注入する。なお、この注入するp型不純物には、アルミニウムとホウ素を用いることができるが、ホウ素はn型不純物として注入している窒素と原子量がほぼ同じなので、アルミニウムより正確にカウンタ領域6を形成できるという効果もある。なお、カウンタ領域6にイオン注入する際に用いるマスクはソース領域5に注入する際に用いたマスクと同じでよいし、新たにフォトリソグラフィとドライエッチングを用いて形成してもよい。本実施例では、ソース領域5を形成する際に用いたマスクを用いて説明している。(図3(d)に示す工程)。
続いて、不純物活性化のために、活性化アニールをおこなう。アニールはAr雰囲気中、1700℃、1~10分間処理をする。活性化アニールにより、イオン注入したイオンがSi、Cと結合し、キャリアを放出する。活性化アニール処理を示す図面は省略する。
続いて、ソース領域5の表面にSiO2膜20を堆積し、レジスト塗布、フォトリソグラフィ、ドライエッチングによりトレンチ7を形成する領域を開口する(図4(e)に示す工程)。
続いて、トレンチ7をドライエッチングにより加工する。トレンチ7はソース領域5、カウンタ領域6、ボディ領域3を貫通し、ドリフト層2に達するように形成する(図4(f)に示す工程)。
続いて、ドライエッチング、イオン注入によりダメージを受けた基板表面層を除去するため、基板表面を犠牲酸化し、フッ酸で洗浄するという処理を数回繰り返す。犠牲酸化は、酸素雰囲気中、1000℃、10~120分間処理をおこなうことで、80nm程度削る。なお、犠牲酸化、フッ酸処理を示す図面は省略する(図4(f)に示す工程)。
続いて、ゲート絶縁膜8を形成する。ゲート絶縁膜8はトレンチ7の内壁を覆うように、SiO2ゲCVDで形成し、レジスト塗布、フォトリソグラフィ、エッチングを用いてゲート絶縁膜8を形成する。ゲート絶縁膜8は、トレンチ7側壁、底部へ均一に形成されていることが求められるため、高密度プラズマCVDや高温CVDで形成したSiO2膜が好ましい。また、堆積したSiO2膜を一酸化窒素など、窒素を含んだ酸化性のガスで熱処理することで、Vthシフトの小さいゲート絶縁膜8を形成することができる。また、上述の処理を逆の順でおこない、SiC基板を一酸化窒素などで熱処理をしてから、CVDによりSiO2を堆積することで、ゲート絶縁膜8を形成してもよい。
続いて、フォトリソグラフィとドライエッチングにより、ゲート以外の領域に形成された絶縁膜を除去する。
さらに、ゲート絶縁膜8を覆うようにゲート電極9を形成する。ゲート電極9には不純物が高濃度に導入されたポリシリコン、もしくはアルミニウムなどの低抵抗な金属が用いられる。トレンチ7内部に均一にゲート電極9を形成する必要があるため、ゲート電極9はCVDなど被覆性が良い方法で形成することが好ましい。続いて、フォトリソグラフィとドライエッチングにより、ゲート電極9をパターニングする。続いて、SiC基板上に基板層間絶縁膜11を成膜する。層間絶縁膜11には、プラズマTEOSやオゾンTEOSなど比較的低温で形成できるSiO2膜が好ましい。続いて、フォトリソグラフィとドライエッチングにより、層間絶縁膜11をパターニングし、シリサイド層10を形成するソース領域4上を開口する(図4(g)に示す工程) 。
続いて、NiやTiなど、SiCと反応してシリサイド化する金属を、スパッタリング法などにより成膜する。成膜した後、熱処理をおこなうことで、金属とSiCを反応させ、シリサイド層10が形成される。本実施例では、高濃度p領域4およびソース領域5と金属が反応し、シリサイド層10が形成される。この時、シリサイド層10はスパッタリングされた金属の厚さと、ほぼ同じ厚さだけSiC基板1と反応する。つまり、シリサイド層10とSiC基板1の界面は、SiC基板1側に侵入する。このシリサイド層10とSiC基板1界面から120nm深い位置まで、濃度5×1019cm-3のn型不純物が分布していることが、1×10-5Ωcm2以下のコンタクト抵抗を得るために重要である。また、シリサイド層10は、金属とSiCが接触している部分にのみ形成され、層間絶縁膜11上には金属のままの状態で残留する。残留した金属は、硫酸と過酸化水素水の混合溶液などで容易に除去することができ、高濃度p領域4およびソース領域5の上にのみ形成することができる。
また、この時、SiC基板1裏面にも金属を成膜しておくことで、シリサイド層10と同時に裏面シリサイド層13を形成できる。(図4(h)に示す工程)
続いて、シリサイド層10上にソース電極12を形成する。ソース電極12は、スパッタリング法や蒸着法により形成し、アルミニウム、チタン、タングステンなどを用いることができる。また、裏面シリサイド層13に接するように、ドレイン電極14を形成する。ドレイン電極14は、スパッタリング法や蒸着法により形成し、チタン、金などを用いることができる。パッケージとの密着性を考慮して、裏面シリサイド層13と密着性が良い金属を用いることが望ましい。(図5(i)に示す工程)
続いて、シリサイド層10上にソース電極12を形成する。ソース電極12は、スパッタリング法や蒸着法により形成し、アルミニウム、チタン、タングステンなどを用いることができる。また、裏面シリサイド層13に接するように、ドレイン電極14を形成する。ドレイン電極14は、スパッタリング法や蒸着法により形成し、チタン、金などを用いることができる。パッケージとの密着性を考慮して、裏面シリサイド層13と密着性が良い金属を用いることが望ましい。(図5(i)に示す工程)
実施例1の図3(d)の工程において、カウンタ領域6に注入するp型不純物をターミネーション領域31のp+領域にも注入する。その結果、ターミネーション領域のカウンタ領域に注入された深さにのp型不純物濃度が高くなる。カウンタ領域を形成するマスクと兼ねられるため、製造工程を増やすこと無く、耐圧を向上できる。
1…SiC基板、2…ドリフト層、3…ボディ領域、4…高濃度p領域、5…ソース領域、6…カウンタ領域、7…トレンチ、8…ゲート絶縁膜、9…ゲート電極、10…シリサイド層、11…層間絶縁膜、12…ソース電極、13…裏面シリサイド層、14…ドレイン電極、20…マスク、30…SiCチップ、31…ターミネーション領域、32…アクティブ領域
Claims (4)
- 第1導電型の炭化珪素基板と、
前記炭化珪素基板上に形成された第1導電型のドリフト層と、
前記ドリフト層上に形成された前記第1導電型とは逆極性の第2導電型のボディ領域と、
前記ボディ領域の上に形成された第1導電型のソース領域と、
前記ボディ領域と前記ソース領域を貫通し、かつ下端が前記ドリフト層に接しているトレンチとを備え、
前記ソース領域に注入されている第1導電型の不純物のプロファイルの裾の深さで不純物濃度のピークがある第2導電型の不純物が注入されたカウンタ領域を有することを特徴とする炭化珪素半導体装置。 - 請求項1において、
前記シリサイド層とソース領域の界面から基板深さ方向120nmまでn型不純物濃度が5×1019cm-3以上で、
前記カウンタ領域におけるp型不純物濃度が1×1019cm-3以下であることを特徴とする炭化珪素半導体装置。 - 請求項1もしくは2において、
前記カウンタ領域におけるn型不純物濃度とp型不純物濃度の比の値(n/p比)が1以上であることを特徴とする炭化珪素半導体装置。 - 請求項1において、
リング状のp型領域があるターミネーション領域を備え、
前記ターミネーション領域の前記カウンタ領域に注入された深さに、前記カウンタ領域に注入されたp型不純物が注入されていることを特徴とする炭化珪素半導体装置。
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