WO2014102916A1 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
WO2014102916A1
WO2014102916A1 PCT/JP2012/083545 JP2012083545W WO2014102916A1 WO 2014102916 A1 WO2014102916 A1 WO 2014102916A1 JP 2012083545 W JP2012083545 W JP 2012083545W WO 2014102916 A1 WO2014102916 A1 WO 2014102916A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
source region
concentration
type
type impurity
Prior art date
Application number
PCT/JP2012/083545
Other languages
English (en)
French (fr)
Inventor
光 小山
浩孝 濱村
Original Assignee
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社日立製作所 filed Critical 株式会社日立製作所
Priority to PCT/JP2012/083545 priority Critical patent/WO2014102916A1/ja
Publication of WO2014102916A1 publication Critical patent/WO2014102916A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Definitions

  • the present invention relates to a silicon carbide semiconductor device.
  • a trench gate structure MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor
  • Patent Document 1 A trench gate structure MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is disclosed in Patent Document 1.
  • Patent Document 1 by providing a p + type body layer deeper than the n + type source region and having a higher concentration than the p type base region at a position separated from the sidewall of the trench by a predetermined distance, P The depletion layer spreads between the n-type drift layer and the n-type drift layer, thereby improving the punch-through breakdown voltage.
  • a body layer having a polarity opposite to that of the source region formed below the source region needs to have a predetermined thickness in order to maintain a punch-through breakdown voltage.
  • the on-resistance is reduced by shortening the channel, there is a demand to make the body layer thinner.
  • An object of the present invention is to provide a low-resistance trench MOSFET having a high punch-through breakdown voltage.
  • the impurity implantation of the source region has only to be performed at a high concentration only on the surface of the source region, and there has been no restriction on the film thickness, so that the film thickness has not been sufficiently studied.
  • the present inventors paid attention to the relationship between the depth of the source region and the impurity concentration.
  • Table 1 shows ion implantation conditions indicated on the horizontal axis.
  • Condition C has a contact resistance approximately 200 times greater than Conditions A and B.
  • FIG. 8 shows a nitrogen profile under each ion implantation condition.
  • the position of the silicide / SiC substrate interface is about 80 nm from the surface in consideration of sacrificial oxidation and substrate consumption due to silicidation. It can be seen that there is no difference in impurity concentration in the vicinity of the silicide / SiC substrate interface, which is about 80 nm. On the other hand, it can be seen that there is a large difference in the impurity concentration at a deep position by eliminating high energy implantation.
  • ⁇ c0 is a proportional coefficient
  • ⁇ B is a Schottky barrier height between silicide and Si
  • m * is an effective mass of electrons
  • ⁇ S is a dielectric constant of Si
  • h is a Planck constant.
  • FIG. 9 shows a plot when ⁇ B is 0.65 eV (Schottky barrier height with respect to Si of Ni silicide).
  • the contact resistance is 200 times different.
  • the depth at which a five-fold difference in impurity concentration occurs under the ion implantation conditions A and C is about 200 nm, and therefore, at a deeper position than the silicide / SiC substrate interface.
  • the impurity concentration is also considered to affect the contact resistance. From this result, it can be seen that when the n-type impurity concentration is at least 5 ⁇ 10 19 cm ⁇ 3 from the interface between the silicide layer and the source region to 120 nm in the substrate depth direction, a good contact resistance can be realized.
  • the source region requires not only the surface concentration but also a predetermined concentration up to a predetermined depth, but conversely, the predetermined depth and the predetermined concentration or more do not greatly contribute to the device characteristics. . Therefore, it was considered to form the source region with the minimum necessary thickness.
  • the present inventors set the depth required to suppress the contact resistance increase between the source region and the source electrode by the peak concentration of the box profile, and set the contact resistance between the source region and the source electrode.
  • impurities of opposite polarity are implanted (counter implantation) into the depth of the bottom of the impurity profile where there is no significant influence. By doing so, the carrier concentration in the skirt portion can be drastically reduced, and the punch-through breakdown voltage can be improved while keeping the contact resistance low.
  • trench MOSFET which is a silicon carbide semiconductor device, which is formed on a drift layer (n-type silicon carbide) formed on a substrate (n-type silicon carbide) and on the drift layer.
  • the impurity concentration has a peak at the bottom of the profile of the impurity (n-type silicon carbide) implanted in the source region and has a polarity opposite to the polarity of the source region (n-type silicon carbide)
  • a counter region for implanting (p-type silicon carbide) impurities is provided.
  • a trench MOSFET having a high punch-through breakdown voltage can be provided.
  • FIG. 1 is a cross-sectional view of an SiC trench MOSFET according to Example 1.
  • FIG. It is a figure which shows the depth direction impurity profile of the source region 5 and the counter region 6.
  • FIG. FIG. 3 is a cross-sectional view showing a manufacturing process of the trench MOSFET shown in FIG. 1.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the trench MOSFET shown in FIG. 1.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the trench MOSFET shown in FIG. 1.
  • It is a top view of the SiC chip in which the trench MOSFET is formed.
  • It is a figure which shows the depth profile dependence of impurity concentration.
  • It is a figure which shows the impurity concentration dependence of contact resistance.
  • an inverted SiC trench MOSFET will be described as a silicon carbide semiconductor device.
  • FIG. 6 is a top view of the SiC chip on which the SiC trench MOSFET is formed.
  • the active region 32 is a region where a plurality of cells are arranged on a plane, and is a region where current flows on the SiC chip 30.
  • a termination region 31 is formed, which is composed of a plurality of ring-shaped p + regions surrounding the active region 32, for relaxing an electric field applied to the active region 32 when a reverse bias is applied.
  • FIG. 1 is a cross-sectional view of the SiC trench MOSFET in the active region of FIG.
  • the trench MOSFET of the present embodiment uses an n + type substrate having a thickness of 350 ⁇ m as the SiC substrate 1.
  • the n-type impurity (nitrogen or phosphorus) concentration of this substrate is 1 ⁇ 10 19 cm ⁇ 3 .
  • drift layer 2 made of SiC formed by epitaxial growth so as to have a thickness of 10 to 20 ⁇ m is arranged.
  • the drift layer 2 is an n-type semiconductor layer containing an n-type impurity (nitrogen or phosphorus), and the n-type impurity concentration is 1 to 6 ⁇ 10 15 cm ⁇ 3 .
  • a body region 3 is formed on the surface of the drift layer 2.
  • the body region 3 is a p-type semiconductor layer in which p-type impurities (boron or aluminum) are implanted in multiple stages so as to have a thickness of 10 to 20 ⁇ m, and the impurity concentration distribution has a box profile.
  • the type impurity concentration is 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • a high concentration p region 4 and a source region 5 are formed on the surface of the body region 3.
  • the high-concentration p region 4 is a p-type semiconductor layer in which a p-type impurity (boron or aluminum) is implanted in multiple stages so that the thickness is 0.5 ⁇ m, and the impurity concentration distribution is a box profile.
  • the p-type impurity concentration is 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the high-concentration p region 4 serves to make an ohmic contact with the body region 3 and a source electrode 12 to be described later to be electrically connected.
  • the source region 5 is an ion-implanted n-type impurity (nitrogen or phosphorus) having a thickness of 0.1 to 0.3 ⁇ m (preferably 0.12 ⁇ m). This is an n-type semiconductor region in which the impurity concentration distribution becomes a box profile.
  • the n-type impurity concentration is 5 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • a counter region 6 is arranged at the boundary between the body region 3 (p-type) and the source region 5 (n-type).
  • the counter region 6 is implanted with an impurity having a polarity opposite to that of the source region (p-type) so that the impurity concentration reaches a peak at the bottom of the profile of the impurity (n-type) implanted into the source region. Therefore, the carrier concentration tail of the source region 5 becomes steep.
  • the reverse polarity (p-type) impurity is less than the impurity amount in the source region, the polarity will be n +, n or i, and the reverse polarity (p-type) impurity will be equal to or greater than the impurity amount in the source region.
  • the polarity is p- or p-type.
  • the impurity concentration ratio (n / P ratio) may be set to 1 or more, and when it is desired to improve the punch-through breakdown voltage, the n / p ratio may be set to less than 1.
  • the p-type impurity concentration of the counter region 6 is set to be 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 and the thickness is 0.2 to 0.4 ⁇ m.
  • FIG. 2 shows impurity profiles in the depth direction in the source region 5 and the counter region 6. The solid line indicates the n-type impurity concentration in the source region 5, and the broken line indicates the p-type impurity concentration in the counter region 6. Since the difference between the two becomes a substantial carrier concentration, the carrier concentration can be made steep at a position deeper than the peak of the p-type impurity profile.
  • the trench 7 is formed so as to penetrate the source region 5, the counter region 6, and the body region 3 and reach the drift layer 2.
  • the dimensions are a width of 1.0 to 2.0 ⁇ m, a depth of 1.0 to 2.0 ⁇ m and a long length in the direction perpendicular to the paper surface.
  • the gate insulating film 8 is formed so as to cover the inner wall of the trench 7.
  • the gate insulating film 8 is mainly a SiO 2 film, and is a film that is heat-treated at 1200 ° C. for about 30 minutes in an NO atmosphere.
  • the thickness is 50 to 100 nm for both the side wall and the bottom.
  • a gate electrode 9 is formed so as to cover the gate insulating film 8.
  • the gate electrode 9 is connected to polysilicon into which impurities are introduced at a high concentration, or low resistance metal wiring such as aluminum.
  • the silicide layer 10 is formed by heat-treating SiC such as Ni or Ti, a metal having a low contact resistance, and SiC.
  • the silicide layer 10 is in contact with the high concentration p region 4 and the source region 5 and is in ohmic contact with both.
  • the interlayer insulating film 11 is formed of a SiO 2 film formed by a CVD method or a coating method.
  • the interlayer insulating film 11 serves to electrically insulate the gate electrode 9 from the silicide layer 10 and the source electrode 12.
  • the source electrode 12 is made of a low resistance metal such as aluminum formed by sputtering or vapor deposition.
  • the contact surface between the source electrode 12 and the silicide layer 10 is particularly made of Ti or TiN (titanium nitride), and improves the adhesion between the source electrode material and the silicide.
  • the backside silicide layer 13 is formed of Ni, Ti, or the like and metal silicide generated by heat-treating the SiC substrate 1.
  • the drain electrode 14 is made of a metal material such as gold, Ti, or Ni on the surface of the backside silicide layer 13 by sputtering or vapor deposition.
  • 3 and 4 are cross-sectional views showing a manufacturing process of the trench MOSFET shown in FIG.
  • n + type substrate 1 on which n ⁇ type SiC is epitaxially grown is prepared, and a body layer is formed by implanting or diffusing p type impurities.
  • a drift layer 2 is formed between the depth of the body layer 3 and the SiC substrate (FIG. 3A).
  • a SiO 2 film 20 such as TEOS is deposited on the surface of the body region 3, and an opening is provided in a region where the high-concentration p region 4 is formed by resist coating, photolithography, and etching.
  • a p-type impurity is implanted to form a high concentration p region 4 (step shown in FIG. 3B).
  • the SiO 2 film 20 is deposited again on the surface of the body region 3, and an opening is provided in a region where the source region 5 is formed by resist coating, photolithography, and dry etching (step shown in FIG. 3C).
  • the impurity concentration from the silicide / SiC interface to a depth of 200 nm may be 5 ⁇ 10 19 cm ⁇ 3 .
  • the n-type impurity concentration should be as low as possible.
  • n-type impurity ion implantation forms an impurity distribution with a tail in the depth direction. Therefore, as described above, in order to cancel the effect of the skirt distribution, a p-type impurity is counter-injected into the skirt distribution so as to overlap the skirt portion of the n-type impurity.
  • This region into which the p-type impurity has been implanted is particularly called a counter region 6 and is distinguished from the source region 5.
  • the counter region 6 it is possible to control the polarity of the bottom of the source region from n + or n to n ⁇ , i, or p. Since the polarity of the semiconductor is determined by the carrier concentration (difference between n-type impurity and p-type impurity), counter injection is effective. As a result, the distance between the source region and the drift layer increases, and an improvement in punch-through breakdown voltage can be expected.
  • the p-type impurity concentration is implanted into the bottom portion so that the p-type impurity concentration is 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the p-type impurity to be implanted aluminum and boron can be used.
  • the counter region 6 can be formed more accurately than aluminum. There is also an effect.
  • the mask used for ion implantation into the counter region 6 may be the same as the mask used for implantation into the source region 5, or may be newly formed using photolithography and dry etching. In this embodiment, the description is given using the mask used when the source region 5 is formed. (Step shown in FIG. 3D).
  • activation annealing is performed for impurity activation.
  • the annealing is performed in an Ar atmosphere at 1700 ° C. for 1 to 10 minutes.
  • the ion-implanted ions are combined with Si and C to release carriers.
  • the drawing showing the activation annealing process is omitted.
  • a SiO 2 film 20 is deposited on the surface of the source region 5, and a region for forming the trench 7 is opened by resist coating, photolithography, and dry etching (step shown in FIG. 4E).
  • the trench 7 is processed by dry etching.
  • the trench 7 is formed so as to penetrate the source region 5, the counter region 6, and the body region 3 and reach the drift layer 2 (step shown in FIG. 4F).
  • a gate insulating film 8 is formed.
  • the gate insulating film 8 is formed by SiO 2 CVD so as to cover the inner wall of the trench 7, and the gate insulating film 8 is formed using resist coating, photolithography, and etching. Since the gate insulating film 8 is required to be uniformly formed on the sidewall and bottom of the trench 7, a SiO 2 film formed by high-density plasma CVD or high-temperature CVD is preferable. Further, by heat-treating the deposited SiO 2 film with an oxidizing gas containing nitrogen such as nitrogen monoxide, the gate insulating film 8 having a small Vth shift can be formed. Alternatively, the gate insulating film 8 may be formed by performing the above-described processing in the reverse order, and heat-treating the SiC substrate with nitrogen monoxide or the like and then depositing SiO 2 by CVD.
  • the insulating film formed in a region other than the gate is removed by photolithography and dry etching.
  • a gate electrode 9 is formed so as to cover the gate insulating film 8.
  • the gate electrode 9 is made of polysilicon having impurities introduced at a high concentration, or a low resistance metal such as aluminum. Since it is necessary to form the gate electrode 9 uniformly in the trench 7, the gate electrode 9 is preferably formed by a method having good coverage such as CVD. Subsequently, the gate electrode 9 is patterned by photolithography and dry etching. Subsequently, a substrate interlayer insulating film 11 is formed on the SiC substrate.
  • the interlayer insulating film 11 is preferably a SiO 2 film that can be formed at a relatively low temperature, such as plasma TEOS or ozone TEOS. Subsequently, the interlayer insulating film 11 is patterned by photolithography and dry etching, and an opening is formed on the source region 4 where the silicide layer 10 is formed (step shown in FIG. 4G).
  • a metal such as Ni or Ti that forms a silicide by reacting with SiC is formed by a sputtering method or the like.
  • heat treatment is performed to react the metal and SiC to form the silicide layer 10.
  • the high-concentration p region 4 and the source region 5 react with the metal to form the silicide layer 10.
  • the silicide layer 10 reacts with the SiC substrate 1 by substantially the same thickness as the thickness of the sputtered metal. That is, the interface between the silicide layer 10 and the SiC substrate 1 enters the SiC substrate 1 side.
  • an n-type impurity having a concentration of 5 ⁇ 10 19 cm ⁇ 3 is distributed from the interface between the silicide layer 10 and the SiC substrate 1 to a position 120 nm deep. is important. Further, the silicide layer 10 is formed only in the portion where the metal and SiC are in contact, and remains on the interlayer insulating film 11 in the state of metal. The remaining metal can be easily removed with a mixed solution of sulfuric acid and hydrogen peroxide solution, and can be formed only on the high concentration p region 4 and the source region 5.
  • the back surface silicide layer 13 can be formed simultaneously with the silicide layer 10.
  • the source electrode 12 is formed on the silicide layer 10.
  • the source electrode 12 is formed by a sputtering method or an evaporation method, and aluminum, titanium, tungsten, or the like can be used.
  • the drain electrode 14 is formed so as to contact the backside silicide layer 13.
  • the drain electrode 14 is formed by sputtering or vapor deposition, and titanium, gold, or the like can be used. In consideration of adhesion to the package, it is desirable to use a metal having good adhesion to the backside silicide layer 13. (Step shown in FIG. 5 (i))
  • the p-type impurity to be injected into the counter region 6 is also injected into the p + region of the termination region 31.
  • the p-type impurity concentration at the depth implanted into the counter region of the termination region is increased. Since it also serves as a mask for forming the counter region, the breakdown voltage can be improved without increasing the number of manufacturing steps.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

　トレンチMOSFETのパンチスルー耐圧が高めるために、ソース領域に注入されている第１導電型の不純物のプロファイルの裾で不純物濃度がピークとなり、かつ当該不純物濃度がソース領域における不純物のピーク濃度より低い濃度で、第１導電型とは逆極性の第２導電型の不純物が注入されたカウンタ領域を有する。

Description

炭化珪素半導体装置
　本発明は、炭化珪素半導体装置に関する。
　トレンチゲート構造のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が特許文献１に開示されている。特許文献１によれば、トレンチの側壁から所定距離離された位置に、ｎ+型ソース領域よりも深くかつ、ｐ型ベース領域よりも高濃度となるｐ+型ボディ層を備えることにより、Ｐ型ベース領域とｎ－型ドリフト層の間に空乏層が広がり、パンチスルー耐圧を向上できるとしている。
特開２０１０－１４７２２８
　従来、ソース領域の下方に形成された、ソース領域とは逆極性のボディ層は、パンチスルー耐圧を維持するため、所定の厚みが必要である。その一方で、短チャネル化によりオン抵抗を低減する場合、ボディ層を薄くしたいという要求がある。
　この２つの要求を充たす方法としては、特許文献１のように、ソース領域とドリフト領域との間にあるボディ層の不純物を高濃度化する方法があるが、不純物を高濃度化するとプロファイルの裾部分の濃度も高濃度化するため、高濃度ボディ層への不純物注入に伴いソース領域におけるコンタクト抵抗が増大するという問題が生じる。
　本発明の目的は、パンチスルー耐圧が高い低抵抗なトレンチ型ＭＯＳＦＥＴを提供することである。
　従来、ソース領域の不純物注入は、ソース領域の表面だけ高濃度に注入しておけばよく、膜厚に対して制約がなかったため、その膜厚については十分な検討がされてこなかった。本発明者らは、ソース領域の深さと不純物濃度との関係について着目した。
　まず、ＴＬＭ法を用いてソース領域とソース電極間のコンタクト抵抗の不純物濃度依存性を調べたところ、図７に示す結果が得られた。横軸に示すイオン注入条件を表１に示す。
Figure JPOXMLDOC01-appb-T000001
ＮＡと記載している条件は注入していないことを表す。条件Ａと条件Ｂではコンタクト抵抗に大きな差は無いが、条件Ｃは条件Ａ、Ｂと比較すると約２００倍コンタクト抵抗が大きいことが判る。
　以上の結果から、イオン注入条件すなわち不純物分布がコンタクト抵抗に大きく影響を与えると考えられるため、モンテカルロシミュレーションにより各条件での不純物分布を調べた。図８に各イオン注入条件における窒素プロファイルを示す。シリサイド／ＳｉＣ基板界面の位置は、犠牲酸化とシリサイド化による基板消費分を考慮すると表面から８０ｎｍ付近である。この８０ｎｍ付近となるシリサイド／ＳｉＣ基板界面付近では、不純物濃度に差が無いことが判る。その一方、高エネルギ注入が無くなることで深い位置における不純物濃度には大きな差が生じることが判る。
　ここで、イオン注入条件ＡとＣのコンタクト抵抗に２００倍の差が生じる原因をＳｉにおけるコンタクト抵抗の理論式を参考にして説明する。式（１）にＳｉにおけるコンタクト抵抗ρｃと不純物濃度ＮＤの関係を示す。
Figure JPOXMLDOC01-appb-M000002
ρｃ０は比例係数、φBはシリサイドとＳｉとの間のショットキー障壁高さ、m*は電子の有効質量、εSはＳｉの誘電率、ｈはプランク定数である。図９にφBを０．６５ｅＶ（ＮｉシリサイドのＳｉに対するショットキー障壁高さ）とした場合のプロットを示す。不純物濃度差が５倍あると、コンタクト抵抗には２００倍の差が生じる。Ｓｉにおける議論がＳｉＣにも適用できると仮定すると、イオン注入条件ＡとＣで不純物濃度に５倍の差が生じる深さは約２００ｎｍであり、このことからシリサイド／ＳｉＣ基板界面よりさらに深い位置における不純物濃度もコンタクト抵抗に影響すると考えられる。この結果から、少なくともシリサイド層とソース領域の界面から基板深さ方向１２０ｎｍまでｎ型不純物濃度が５×１０１９ｃｍ－３以上であれば、良好なコンタクト抵抗を実現できることがわかる。
　図７で示すように、ソース領域は表面濃度だけでなく、所定深さにまで所定濃度が必要であるが、逆に、所定深さと所定濃度以上はデバイス特性に大きく貢献していないことがわかる。そこで、ソース領域を必要最低限の厚さだけ形成することを検討した。
　しかし、このように所定深さと所定濃度となるボックスプロファイルでイオン注入しても、現実的には、投影飛程があり、不純物はなだらかに裾を引いたようなプロファイルとなる。そのため、コンタクト抵抗の上昇と、パンチスルー耐圧の低下が生じる。
　そこで、本発明者らは、ソース領域とソース電極とのコンタクト抵抗上昇を抑えるのに必要な深さに対しては、ボックスプロファイルのピーク濃度で設定し、ソース領域とソース電極とのコンタクト抵抗に大きな影響がでない不純物プロファイルの裾部分の深さに、ボディ層のボックスプロファイルとは別に逆極性の不純物を注入（カウンタインプラ）するようにした。こうすることで裾部分のキャリア濃度を激減させ、コンタクト抵抗を低く維持したまま、パンチスルー耐圧を向上させることができる。
　より具体的に記載するならば、炭化珪素半導体装置であるトレンチＭＯＳＦＥＴであって、基板（ｎ型炭化珪素）上に形成されたドリフト層（ｎ型炭化珪素）と、前記ドリフト層上に形成されたボディ領域（ｐ型炭化珪素）と、前記ボディ領域の上に形成されたソース領域（ｎ型炭化珪素）と、前記ボディ領域と前記ソース領域を貫通し、かつ下端が前記ドリフト層に接しているトレンチを備え、前記ソース領域に注入されている不純物（ｎ型炭化珪素）のプロファイルの裾の深さで不純物濃度がピークとなり、かつ前記ソース領域の極性（ｎ型炭化珪素）とは逆極性（ｐ型炭化珪素）の不純物を注入するカウンタ領域を設けるのである。
　本発明によれば、パンチスルー耐圧が高いトレンチ型ＭＯＳＦＥＴを提供することができる。
実施例１に係るＳｉＣトレンチＭＯＳＦＥＴの断面図である。 ソース領域５およびカウンタ領域６の深さ方向不純物プロファイルを示す図である。 図１に示すトレンチＭＯＳＦＥＴの製造工程を示した断面図である。 図１に示すトレンチＭＯＳＦＥＴの製造工程を示した断面図である。 図１に示すトレンチＭＯＳＦＥＴの製造工程を示した断面図である。 トレンチＭＯＳＦＥＴが形成されたＳｉＣチップの上面図である。 コンタクト抵抗のイオン注入条件依存性を示す図である。 不純物濃度の深さプロファイル依存性を示す図である。 コンタクト抵抗の不純物濃度依存性を示す図である。
　以下、本発明の実施形態を説明する。
　ここでは、炭化珪素半導体装置として反転型のＳｉＣトレンチＭＯＳＦＥＴについて説明する。
　図６は、ＳｉＣトレンチＭＯＳＦＥＴが形成されたＳｉＣチップの上面図である。アクティブ領域３２は、セルを平面上に複数並べた領域であり、ＳｉＣチップ３０上で電流が流れる領域である。アクティブ領域３２を囲む複数のリング状のｐ+領域で構成され、逆バイアスが印加された場合にアクティブ領域３２にかかる電界を緩和するためのターミネーション領域３１が形成されている。
　図１は、図６のアクティブ領域におけるＳｉＣトレンチＭＯＳＦＥＴの断面図である。
　図１に示すように、本実施のトレンチＭＯＳＦＥＴは、ＳｉＣ基板１として厚さが３５０μｍのｎ＋型基板を用いる。本実施例では、この基板のｎ型不純物（窒素またはリン）濃度は１×１０１９ｃｍ－３である。
　このＳｉＣ基板１の上表面には、厚さが１０～２０μｍとなるようにエピタキシャル成長により形成されたＳｉＣからなるドリフト層２が配置されている。ドリフト層２は、ｎ型不純物（窒素またはリン）を含むｎ型半導体層であり、ｎ型不純物濃度は１～６×１０１５ｃｍ－３である。
　ドリフト層２の表面にはボディ領域３が形成されている。ボディ領域３は、厚さが１０～２０μｍとなるようにｐ型不純物（ホウ素またはアルミニウム）が多段イオン注入され、不純物濃度分布がボックスプロファイルとなっているｐ型半導体層であり、ピークとなるｐ型不純物濃度は１×１０１７～１×１０１９ｃｍ－３である。
　ボディ領域３の表面には、高濃度ｐ領域４とソース領域５が形成されている。
　高濃度ｐ領域４は、厚さが０．５μｍとなるように、ｐ型不純物（ホウ素またはアルミニウム）が多段イオン注入され、不純物濃度分布がボックスプロファイルとなっているｐ型半導体層である、ピークとなるｐ型不純物濃度は１×１０１９～１×１０２０ｃｍ－３である。高濃度ｐ領域４はボディ領域３と後述するソース電極１２とオーミック接触させて、電気的に接続させる役割がある。
　ソース領域５は、厚さが０．１～０．３μｍ（望ましくは０．１２μ）となるようにｎ型不純物（窒素または、リン）がイオン注入されたものである。不純物濃度分布がボックスプロファイルとなるｎ型半導体領域である。このｎ型不純物濃度は５×１０１９～１×１０２１ｃｍ－３である。
　ボディ領域３（ｐ型）とソース領域５（ｎ型）との境界にはカウンタ領域６が配置される。カウンタ領域６は、ソース領域に注入されている不純物（ｎ型）のプロファイルの裾の深さで不純物濃度がピークとなるようにソース領域とは逆極性（ｐ型）の不純物が注入されているので、ソース領域５のキャリア濃度の裾が急峻になる。ここで、逆極性（ｐ型）の不純物をソース領域の不純物量より少なくすれば、極性はｎ＋、ｎもしくはｉとなり、逆極性（ｐ型）の不純物をソース領域の不純物量と同等以上とすれば、極性はｐ－もしくはｐ型となる。カウンタ領域に注入するｐ型不純物濃度をソース領域に注入されているｎ型不純物との比で表すと、コンタクト抵抗を低く維持する場合は、請求項４に記載したように、不純物濃度比（ｎ／ｐ比）を１以上にすればよく、パンチスルー耐圧を向上したい場合は、ｎ／ｐ比を１未満にすればよい。
　本実施例では、カウンタ領域６のｐ型不純物濃度は、１×１０１８～１×１０１９ｃｍ－３、厚さ０．２～０．４μｍとなるように設定されている。図２にソース領域５とカウンタ領域６における深さ方向不純物プロファイルを示す。実線がソース領域５におけるｎ型不純物濃度を、破線がカウンタ領域６におけるｐ型不純物濃度を示している。両者の差が実質的なキャリア濃度となるため、ｐ型不純物プロファイルのピークより深い位置においては、キャリア濃度を急峻にできている。
　トレンチ７は、ソース領域５、カウンタ領域６、ボディ領域３を貫通し、ドリフト層２に達するように形成されている。寸法は、幅１．０～２．０μｍ、深さ１．０～２．０μｍで、紙面垂直方向に長く伸びている。
　ゲート絶縁膜８はトレンチ７の内壁を覆うように形成されている。ゲート絶縁膜８には主にＳｉＯ２膜が用いられ、１２００℃で３０分程度、ＮＯ雰囲気中で熱処理された膜である。厚さは、側壁、底部共に５０～１００ｎｍである。
　さらに、ゲート絶縁膜８を覆うようにゲート電極９が形成されている。ゲート電極９には不純物が高濃度に導入されたポリシリコンに対して、もしくはアルミニウムなどの低抵抗な金属配線が接続されている。
　シリサイド層１０は、ＮｉやＴｉなどのＳｉＣと低いコンタクト抵抗を有する金属とＳｉＣを熱処理することで形成されている。シリサイド層１０は、高濃度ｐ領域４およびソース領域５と接しており、両者とオーミック接触している。
　層間絶縁膜１１は、ＣＶＤ法や塗布法などにより形成したＳｉＯ２膜で形成されている。層間絶縁膜１１は、ゲート電極９とシリサイド層１０およびソース電極１２を電気的に絶縁する役割がある。
　ソース電極１２は、スパッタリング法や蒸着法などにより形成したアルミニウムなどの低抵抗金属で形成されている。ソース電極１２とシリサイド層１０の接触面は、特にＴｉ、ＴｉＮ（窒化チタン）で形成されており、ソース電極材料とシリサイドの密着性を向上させている。
　裏面シリサイド層１３は、シリサイド層１０と同様に、ＮｉやＴｉなどとＳｉＣ基板１を熱処理することで生成する金属シリサイドで形成されている。
　ドレイン電極１４は、裏面シリサイド層１３の表面に金、Ｔｉ、Ｎｉといった金属材料をスパッタリング法や蒸着法により形成されている。
　以上が、本発明に係る反転型トレンチＭＯＳＦＥＴの構成である。以下、製造プロセスを説明する。
　図３及び図４は、図１に示すトレンチＭＯＳＦＥＴの製造工程を示した断面図である。
　ｎ－型ＳｉＣをエピタキシャル成長されたｎ+型基板１を用意し、ｐ型不純物を注入又は拡散することで、ボディ層を形成する。このボディ層３の深さとＳｉＣ基板との間がドリフト層２となる（図３（ａ））。
　続いて、ボディ領域３の表面にＴＥＯＳなどのＳｉＯ２膜２０を堆積し、レジスト塗布、フォトリソグラフィ、エッチングにより高濃度ｐ領域４を形成する領域に開口を設ける。パターニングされたＳｉＯ２膜２０をマスクとしてｐ型不純物を注入し高濃度ｐ領域４を形成する（図３（ｂ）に示す工程）。
　続いて、ボディ領域３の表面に再度ＳｉＯ２膜２０を堆積し、レジスト塗布、フォトリソグラフィ、ドライエッチングによりソース領域５を形成する領域に開口を設ける（図３（ｃ）に示す工程）。
　この状態でソース領域５に対して、ｎ型不純物である窒素もしくはリンまたはその両方を注入する。この時、あまりにも高い不純部濃度または深く注入すると、ボディ領域３が薄くなり、パンチスルー耐圧が低下してしまう。一方、ある程度の不純物濃度と深さ方向分布がないと、十分に低いコンタクト抵抗（１×１０－５Ωｃｍ２以下）が得られない。十分低いコンタクト抵抗とパンチスルー耐圧を両立するには、シリサイド／ＳｉＣ界面から深さ２００ｎｍ（犠牲酸化後１２０ｎｍ）迄における不純物濃度が５×１０１９ｃｍ－３であればよく、これ以上深い位置のｎ型不純物濃度はできるだけ低い方がよい。
　しかし、ｎ型不純物のイオン注入だけでは、深さ方向に裾を引いた不純物分布を形成してしまう。そこで、前述のように、この裾分布の効果を打ち消すため、ｎ型不純物の裾部分と重なるように、ｐ型不純物を裾分布にカウンタ注入する。
　このｐ型不純物を注入した領域を、特にカウンタ領域６と呼び、ソース領域５と区別する。カウンタ領域６を形成することで、ソース領域裾部分の極性をｎ＋もしくはｎからｎ－、i、もしくはｐに制御することができる。半導体の極性は、キャリア濃度（ｎ型不純物とｐ型不純物の差）で決まるため、カウンタ注入が有効である。この結果、ソース領域とドリフト層の距離が広がり、パンチスルー耐圧の向上が期待できる。なお、シリサイド／ＳｉＣ界面から深さ２００ｎｍ（犠牲酸化後１２０ｎｍ）までｎ型不純物濃度が５×１０１９ｃｍ－３であるようにイオン注入すれば、ソース領域の裾部分のうち、１×１０１９ｃｍ－３より高濃度な部分がコンタクト抵抗に大きく影響する。従って、裾部分にはｐ型不純物濃度が１×１０１９ｃｍ－３かそれ以下のｐ型不純物濃度となるように注入する。なお、この注入するｐ型不純物には、アルミニウムとホウ素を用いることができるが、ホウ素はｎ型不純物として注入している窒素と原子量がほぼ同じなので、アルミニウムより正確にカウンタ領域６を形成できるという効果もある。なお、カウンタ領域６にイオン注入する際に用いるマスクはソース領域５に注入する際に用いたマスクと同じでよいし、新たにフォトリソグラフィとドライエッチングを用いて形成してもよい。本実施例では、ソース領域５を形成する際に用いたマスクを用いて説明している。（図３（ｄ）に示す工程）。
　続いて、不純物活性化のために、活性化アニールをおこなう。アニールはＡｒ雰囲気中、１７００℃、１～１０分間処理をする。活性化アニールにより、イオン注入したイオンがＳｉ、Ｃと結合し、キャリアを放出する。活性化アニール処理を示す図面は省略する。
　続いて、ソース領域５の表面にＳｉＯ２膜２０を堆積し、レジスト塗布、フォトリソグラフィ、ドライエッチングによりトレンチ７を形成する領域を開口する（図４（ｅ）に示す工程）。
　続いて、トレンチ７をドライエッチングにより加工する。トレンチ７はソース領域５、カウンタ領域６、ボディ領域３を貫通し、ドリフト層２に達するように形成する（図４（ｆ）に示す工程）。
　続いて、ドライエッチング、イオン注入によりダメージを受けた基板表面層を除去するため、基板表面を犠牲酸化し、フッ酸で洗浄するという処理を数回繰り返す。犠牲酸化は、酸素雰囲気中、１０００℃、１０～１２０分間処理をおこなうことで、８０ｎｍ程度削る。なお、犠牲酸化、フッ酸処理を示す図面は省略する（図４（ｆ）に示す工程）。
　続いて、ゲート絶縁膜８を形成する。ゲート絶縁膜８はトレンチ７の内壁を覆うように、ＳｉＯ２ゲＣＶＤで形成し、レジスト塗布、フォトリソグラフィ、エッチングを用いてゲート絶縁膜８を形成する。ゲート絶縁膜８は、トレンチ７側壁、底部へ均一に形成されていることが求められるため、高密度プラズマＣＶＤや高温ＣＶＤで形成したＳｉＯ２膜が好ましい。また、堆積したＳｉＯ２膜を一酸化窒素など、窒素を含んだ酸化性のガスで熱処理することで、Ｖｔｈシフトの小さいゲート絶縁膜８を形成することができる。また、上述の処理を逆の順でおこない、ＳｉＣ基板を一酸化窒素などで熱処理をしてから、ＣＶＤによりＳｉＯ２を堆積することで、ゲート絶縁膜８を形成してもよい。
　続いて、フォトリソグラフィとドライエッチングにより、ゲート以外の領域に形成された絶縁膜を除去する。
　さらに、ゲート絶縁膜８を覆うようにゲート電極９を形成する。ゲート電極９には不純物が高濃度に導入されたポリシリコン、もしくはアルミニウムなどの低抵抗な金属が用いられる。トレンチ７内部に均一にゲート電極９を形成する必要があるため、ゲート電極９はＣＶＤなど被覆性が良い方法で形成することが好ましい。続いて、フォトリソグラフィとドライエッチングにより、ゲート電極９をパターニングする。続いて、ＳｉＣ基板上に基板層間絶縁膜１１を成膜する。層間絶縁膜１１には、プラズマＴＥＯＳやオゾンＴＥＯＳなど比較的低温で形成できるＳｉＯ２膜が好ましい。続いて、フォトリソグラフィとドライエッチングにより、層間絶縁膜１１をパターニングし、シリサイド層１０を形成するソース領域４上を開口する（図４（ｇ）に示す工程） 。
　続いて、ＮｉやＴｉなど、ＳｉＣと反応してシリサイド化する金属を、スパッタリング法などにより成膜する。成膜した後、熱処理をおこなうことで、金属とＳｉＣを反応させ、シリサイド層１０が形成される。本実施例では、高濃度ｐ領域４およびソース領域５と金属が反応し、シリサイド層１０が形成される。この時、シリサイド層１０はスパッタリングされた金属の厚さと、ほぼ同じ厚さだけＳｉＣ基板１と反応する。つまり、シリサイド層１０とＳｉＣ基板１の界面は、ＳｉＣ基板１側に侵入する。このシリサイド層１０とＳｉＣ基板１界面から１２０ｎｍ深い位置まで、濃度５×１０１９ｃｍ－３のｎ型不純物が分布していることが、１×１０－５Ωｃｍ２以下のコンタクト抵抗を得るために重要である。また、シリサイド層１０は、金属とＳｉＣが接触している部分にのみ形成され、層間絶縁膜１１上には金属のままの状態で残留する。残留した金属は、硫酸と過酸化水素水の混合溶液などで容易に除去することができ、高濃度ｐ領域４およびソース領域５の上にのみ形成することができる。
　また、この時、ＳｉＣ基板１裏面にも金属を成膜しておくことで、シリサイド層１０と同時に裏面シリサイド層１３を形成できる。（図４（ｈ）に示す工程）
　続いて、シリサイド層１０上にソース電極１２を形成する。ソース電極１２は、スパッタリング法や蒸着法により形成し、アルミニウム、チタン、タングステンなどを用いることができる。また、裏面シリサイド層１３に接するように、ドレイン電極１４を形成する。ドレイン電極１４は、スパッタリング法や蒸着法により形成し、チタン、金などを用いることができる。パッケージとの密着性を考慮して、裏面シリサイド層１３と密着性が良い金属を用いることが望ましい。（図５（ｉ）に示す工程）
　実施例１の図３（ｄ）の工程において、カウンタ領域６に注入するｐ型不純物をターミネーション領域３１のｐ+領域にも注入する。その結果、ターミネーション領域のカウンタ領域に注入された深さにのｐ型不純物濃度が高くなる。カウンタ領域を形成するマスクと兼ねられるため、製造工程を増やすこと無く、耐圧を向上できる。
１…ＳｉＣ基板、２…ドリフト層、３…ボディ領域、４…高濃度ｐ領域、５…ソース領域、６…カウンタ領域、７…トレンチ、８…ゲート絶縁膜、９…ゲート電極、１０…シリサイド層、１１…層間絶縁膜、１２…ソース電極、１３…裏面シリサイド層、１４…ドレイン電極、２０…マスク、３０…ＳｉＣチップ、３１…ターミネーション領域、３２…アクティブ領域

Claims (4)

  1. 　第１導電型の炭化珪素基板と、
    　前記炭化珪素基板上に形成された第１導電型のドリフト層と、
    　前記ドリフト層上に形成された前記第１導電型とは逆極性の第２導電型のボディ領域と、
    　前記ボディ領域の上に形成された第１導電型のソース領域と、
    　前記ボディ領域と前記ソース領域を貫通し、かつ下端が前記ドリフト層に接しているトレンチとを備え、
    　前記ソース領域に注入されている第１導電型の不純物のプロファイルの裾の深さで不純物濃度のピークがある第２導電型の不純物が注入されたカウンタ領域を有することを特徴とする炭化珪素半導体装置。
  2. 　請求項１において、
    　前記シリサイド層とソース領域の界面から基板深さ方向１２０ｎｍまでｎ型不純物濃度が５×１０１９ｃｍ－３以上で、
    　前記カウンタ領域におけるｐ型不純物濃度が１×１０１９ｃｍ－３以下であることを特徴とする炭化珪素半導体装置。
  3. 　請求項１もしくは２において、
    　前記カウンタ領域におけるｎ型不純物濃度とｐ型不純物濃度の比の値（ｎ／ｐ比）が１以上であることを特徴とする炭化珪素半導体装置。
  4. 　請求項１において、
    　リング状のｐ型領域があるターミネーション領域を備え、
    　前記ターミネーション領域の前記カウンタ領域に注入された深さに、前記カウンタ領域に注入されたｐ型不純物が注入されていることを特徴とする炭化珪素半導体装置。
PCT/JP2012/083545 2012-12-26 2012-12-26 炭化珪素半導体装置 WO2014102916A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/083545 WO2014102916A1 (ja) 2012-12-26 2012-12-26 炭化珪素半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2012/083545 WO2014102916A1 (ja) 2012-12-26 2012-12-26 炭化珪素半導体装置

Publications (1)

Publication Number Publication Date
WO2014102916A1 true WO2014102916A1 (ja) 2014-07-03

Family

ID=51020075

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/083545 WO2014102916A1 (ja) 2012-12-26 2012-12-26 炭化珪素半導体装置

Country Status (1)

Country Link
WO (1) WO2014102916A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115735A (ja) * 2014-12-12 2016-06-23 三菱電機株式会社 半導体装置及びその製造方法
CN114068683A (zh) * 2022-01-17 2022-02-18 深圳市威兆半导体有限公司 屏蔽栅极金氧半场效晶体管元胞结构、晶体管及制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229066A (ja) * 2004-02-16 2005-08-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007115943A (ja) * 2005-10-21 2007-05-10 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008010506A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
WO2009142233A1 (ja) * 2008-05-20 2009-11-26 ローム株式会社 半導体装置
JP2010206111A (ja) * 2009-03-05 2010-09-16 Toshiba Corp 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005229066A (ja) * 2004-02-16 2005-08-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007115943A (ja) * 2005-10-21 2007-05-10 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008010506A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
WO2009142233A1 (ja) * 2008-05-20 2009-11-26 ローム株式会社 半導体装置
JP2010206111A (ja) * 2009-03-05 2010-09-16 Toshiba Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115735A (ja) * 2014-12-12 2016-06-23 三菱電機株式会社 半導体装置及びその製造方法
CN114068683A (zh) * 2022-01-17 2022-02-18 深圳市威兆半导体有限公司 屏蔽栅极金氧半场效晶体管元胞结构、晶体管及制造方法

Similar Documents

Publication Publication Date Title
CN104769723B (zh) 沟槽栅功率半导体场效应晶体管
US8658503B2 (en) Semiconductor device and method of fabricating the same
US11233124B2 (en) Silicon carbide semiconductor device and manufacturing method for silicon carbide semiconductor device
US9825166B2 (en) Silicon carbide semiconductor device and method for producing same
US8653535B2 (en) Silicon carbide semiconductor device having a contact region that includes a first region and a second region, and process for production thereof
JP5577478B1 (ja) 半導体装置
JP5628462B1 (ja) 半導体装置およびその製造方法
US20140008664A1 (en) Semiconductor device and method of manufacturing the device
WO2012165008A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2014207856A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2014046073A1 (ja) 炭化珪素半導体装置およびその製造方法
JPWO2011092808A1 (ja) 炭化ケイ素半導体装置およびその製造方法
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
JP2014222735A (ja) 半導体装置及びその製造方法
US9048251B2 (en) Semiconductor device and method of manufacturing the same
JPWO2011089687A1 (ja) 炭化ケイ素半導体装置およびその製造方法
JP2011091125A (ja) 炭化珪素半導体装置及びその製造方法
WO2014102916A1 (ja) 炭化珪素半導体装置
JP2018206872A (ja) 半導体装置
JP2010041021A (ja) 炭化ケイ素半導体装置およびその製造方法
US20220285489A1 (en) Super junction silicon carbide semiconductor device and manufacturing method thereof
JP5949305B2 (ja) 炭化珪素半導体装置の製造方法
JP2014222734A (ja) 半導体装置及びその製造方法
US8796123B2 (en) Method of manufacturing silicon carbide semiconductor device
US10249497B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12891099

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12891099

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP