WO2014037995A1 - 半導体装置とその製造方法 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Definitions
- the present invention relates to a semiconductor device and a manufacturing method thereof.
- MOS Metal Oxide ⁇ Silicon
- LDMOS Laterally iff Diffused ⁇ ⁇ MOS transistors are easy to achieve high withstand voltage, so they are used in fields where high voltages are used such as automobiles. ing.
- the n-type LDMOS transistor includes a low-concentration n-type diffusion region called a drift diffusion region and a p-type body region, and the drain breakdown voltage is increased by greatly expanding a depletion layer in the n-type diffusion region.
- the LDMOS transistor has room for further improvement in terms of further improving the drain breakdown voltage.
- An object of the present invention is to increase the breakdown voltage of a transistor in a semiconductor device and a manufacturing method thereof.
- a semiconductor substrate a source region of a first conductivity type formed on the semiconductor substrate, and the first conductivity formed on the semiconductor substrate and having a first impurity concentration.
- a groove formed between the drain region and the bonding surface; a first insulating film formed in the groove and having a recess on an upper surface; and between the source region and the groove.
- a second insulating film formed on the semiconductor substrate Is a top of the insulating film formed in said recess, said first region, said second region, and a semiconductor device having a gate electrode positioned above each of the bonding surface is provided.
- FIG. 1 is a cross-sectional view of the LDMOS transistor used for the study.
- FIG. 2 is a first cross-sectional view of the semiconductor device according to the first embodiment during manufacture.
- FIG. 3 is a cross-sectional view (part 2) of the semiconductor device according to the first embodiment during manufacture.
- FIG. 4 is a cross-sectional view (part 3) of the semiconductor device according to the first embodiment during manufacture.
- FIG. 5 is a cross-sectional view (part 4) of the semiconductor device according to the first embodiment during manufacture.
- FIG. 6 is a sectional view (No. 5) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 7 is a sectional view (No. 6) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 5 is a cross-sectional view (No. 6) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 8 is a cross-sectional view (part 7) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 9 is a sectional view (No. 8) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 10 is a sectional view (No. 9) in the middle of manufacturing the semiconductor device according to the first embodiment.
- FIG. 11 is a cross-sectional view (part 10) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 12 is a cross-sectional view (part 11) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 13 is a sectional view (No. 12) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 14 is a cross-sectional view (No.
- FIG. 15 is a cross-sectional view (No. 14) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 16 is a cross-sectional view (No. 15) of the semiconductor device according to the first embodiment during manufacture.
- FIG. 17 is a cross-sectional view (No. 16) of the semiconductor device according to the first embodiment while the semiconductor device is being manufactured.
- FIG. 18 is a cross-sectional view (No. 17) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 19 is a cross-sectional view (No. 18) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 20 is a cross-sectional view (No.
- FIG. 21 is a cross-sectional view (No. 20) of the semiconductor device according to the first embodiment in the middle of manufacture.
- FIG. 22 is a plan view in the middle of manufacturing the semiconductor device according to the first embodiment.
- FIG. 23 is a cross-sectional view taken along line X2-X2 of FIG.
- FIG. 24 is an enlarged cross-sectional view of an LDMOS transistor included in the semiconductor device according to the first embodiment.
- FIG. 25 is a cross-sectional view of the calculation model used in the investigation in the first embodiment.
- FIG. 26A is a diagram showing a result of investigating the drain breakdown voltage when the interval a is changed in the first embodiment, and FIG.
- FIG. 26B is a diagram when the interval a is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
- FIG. 27 is a correlation diagram between the drain breakdown voltage and RonA when the interval a is changed in the first embodiment.
- FIG. 28 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval a is 0 ⁇ m in the first embodiment.
- FIG. 29 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval a is 0.2 ⁇ m in the first embodiment.
- FIG. 30 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval a is 0.3 ⁇ m in the first embodiment.
- FIG. 31 is a diagram obtained by calculating the current density distribution with the device simulator when the interval a is 0 ⁇ m in the first embodiment.
- FIG. 31 is a diagram obtained by calculating the current density distribution with the device simulator when the interval a is 0.2 ⁇ m in the first embodiment.
- FIG. 33A is a diagram showing a result of investigating the drain breakdown voltage when the interval b is changed in the first embodiment, and FIG. 33B is an example when the interval b is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
- FIG. 34 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval b is 0 ⁇ m in the first embodiment.
- FIG. 34 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval b is 0 ⁇ m in the first embodiment.
- FIG. 35 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval b is 0.2 ⁇ m in the first embodiment.
- FIG. 36 (a) is a diagram showing the examination result of the drain withstand voltage when the interval c is changed in the first embodiment
- FIG. 36 (b) is the case when the interval c is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
- FIG. 37 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval c is 0 ⁇ m in the first embodiment.
- FIG. 36 (a) is a diagram showing the examination result of the drain withstand voltage when the interval c is changed in the first embodiment
- FIG. 36 (b) is the case when the interval c is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
- FIG. 37 is a diagram obtained by calculating the electric field distribution and the position of the deple
- FIG. 38 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval c is 0.2 ⁇ m in the first embodiment.
- FIG. 39A is a diagram showing a result of investigating the drain breakdown voltage when the interval e is changed in the first embodiment
- FIG. 39B is a diagram when the interval e is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
- FIG. 40 is a correlation diagram between the drain breakdown voltage and RonA when the interval e is changed in the first embodiment.
- 41A and 41B are cross-sectional views of the calculation model used in the investigation in the first embodiment.
- FIG. 42 is a diagram illustrating the drain breakdown voltage investigation results when the interval e is changed in each of the first embodiment and the comparative example.
- FIG. 43 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer in the comparative example using a device simulator.
- FIG. 44 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer in the first embodiment using a device simulator.
- FIG. 45 is a cross-sectional view (part 1) of the semiconductor device according to the second embodiment in the middle of manufacture.
- FIG. 46 is a cross-sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the second embodiment.
- FIG. 47 is a cross-sectional view (part 3) of the semiconductor device according to the second embodiment during manufacture.
- FIG. 48 is a cross-sectional view (part 4) of the semiconductor device according to the second embodiment in the middle of manufacture.
- FIG. 49 is a sectional view (No. 5) of the semiconductor device according to the second embodiment during the manufacturing thereof.
- FIG. 50 is a cross-sectional view (No. 6) of the semiconductor device according to the second embodiment during manufacturing.
- FIG. 51 is a plan view of a semiconductor device according to the third embodiment.
- 52 is a cross-sectional view taken along line X3-X3 of FIG.
- FIG. 53 is a cross-sectional view (part 1) of the semiconductor device according to the third embodiment in the middle of manufacture.
- FIG. 54 is a cross-sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the third embodiment.
- FIG. 55 is a cross-sectional view (part 3) of the semiconductor device according to the third embodiment during manufacture.
- FIG. 56 is a cross-sectional view (part 4) of the semiconductor device according to the third embodiment during manufacture.
- Figure 1 is a cross-sectional view of the LDMOS transistor used for the study.
- the LDMOS transistor 40 includes a gate electrode 42 formed on the semiconductor substrate 1 via a gate insulating film 41.
- a p-type first region 3 called a body region is formed in the semiconductor substrate 1, and an n-type second region 5 called a drift region is formed in the first region 3.
- an insulating film 43 such as a silicon oxide film is embedded in the second region 5, and an n-type source having a higher concentration than the second region 5 is formed in the semiconductor substrate 1 next to the gate electrode 42. Region 20 and n-type drain region 21 are formed.
- the gate electrode 42 by applying a positive gate voltage to the gate electrode 42, the conductivity type of the surface layer of the p-type first region 3 is inverted, and the channel C is formed. As a result, the n-type source region 20 and the n-type drain region 21 are electrically connected, and the LDMOS transistor 40 is turned on.
- the impurity concentration of the n-type second region 5 is lower than the impurity concentration of the n-type source region 20, depletion layers extending on both sides of the pn junction between the first region 3 and the second region 5 are present.
- the drain breakdown voltage can also be increased by the depletion layer extending to the second region 3.
- the drain withstand voltage is the maximum voltage that can be applied to the n-type drain region 21.
- the insulating film 43 thicker than the gate insulating film 41 is provided next to the drain region 21, so that the electric field E emitted from the end 42 x of the gate electrode 42 is weakened by the insulating film 43.
- the electric field E from concentrating on the second region 5 in the vicinity of the drain region 21 and to prevent the drain withstand voltage from being lowered due to the concentration of the electric field.
- the distance D between the second region 5 and the gate electrode 42 is increased by the thickness of the insulating film 43. Since the depletion layer in the second region 5 is expanded by the gate voltage, the effect of expanding the depletion layer by the gate voltage is reduced when the distance D is increased in this way, and the drain due to the expansion of the depletion layer is reduced. There will be a limit to the improvement of breakdown voltage.
- This semiconductor device is a combination of a MOS transistor for a logic circuit and a LDMOS for high voltage, and is manufactured as follows.
- FIGS 2 to 21 are cross-sectional views in the course of manufacturing the semiconductor device according to the present embodiment.
- a p-type silicon substrate is used as the semiconductor substrate 1 having the LDMOS region I and the logic circuit region II, and the first groove 1a is formed in the semiconductor substrate 1 by RIE (Reactive Ion Etching). And a plurality of second grooves 1b.
- each groove 1a, 1b are not particularly limited.
- the width W1 of the first groove 1a is set to about 1 ⁇ m to 2 ⁇ m
- the width W2 of the second groove 1b is set to 0.5 ⁇ m or more, which is narrower than this.
- the depth d of the first groove 1a and the second groove 1b is, for example, about 0.2 ⁇ m to 0.5 ⁇ m.
- the present invention does not deny a manufacturing process in which the first groove 1a and the second groove 1b are formed in separate etching steps and the depth of the groove is set independently.
- a silicon oxide film is formed as a first insulating film 2 in the grooves 1a and 1b and on the upper surface of the semiconductor substrate 1 by the CVD method, and the grooves 1a and 1b are completely formed by the first insulating film 2. fill in. After that, the excess first insulating film 2 on the upper surface of the semiconductor substrate 1 is removed by polishing by CMP (Chemical-Mechanical-Polishing) method, and the first insulating film 2 only in the first groove 1a and the second groove 1b. The insulating film 2 is left.
- CMP Chemical-Mechanical-Polishing
- channel 1b among the 1st insulating films 2 is provided as an element isolation insulating film for STI (Shallow * Trench * Isolation).
- the element isolation structure is not limited to STI, and element isolation may be performed by LOCOS (Local Oxidation of Silicon).
- the logic circuit region II is subdivided into an n-type high voltage region n (high), a p-type high voltage region p (high), an n-type low voltage region n (low), and a p-type low voltage region p (high). Each of these is separated by the second groove 1b.
- each of the n-type high voltage region n (high) and the p-type high voltage region p (high) includes an n-type low voltage region n (low) and a p-type low voltage region p as described later.
- a MOS transistor having a higher gate voltage than each of (high) is formed.
- a first resist film 101 is formed on a semiconductor substrate 1, and the p-type high voltage region p (high), n-type low voltage region n (low), and p-type low are formed on the first resist film 101. Cover the voltage region p (low).
- boron is ion-implanted as a p-type impurity into the LDMOS region I and the n-type high voltage region n (high) by ion implantation using the first resist film 101 as a mask, and the first groove 1a and the second groove 1b.
- a p-type first region 3 deeper than each of the first and second regions 3 is formed.
- the ion implantation conditions are not particularly limited.
- the ion implantation is performed in two steps.
- acceleration energy of 420 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 are adopted
- an acceleration energy of 150 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 are adopted.
- ⁇ 5 ⁇ 10 13 cm ⁇ 2 may be employed.
- the portion formed in the LDMOS region I serves as a p-type body region of LDMOS.
- the portion of the first region 3 formed in the n-type high voltage region n (high) is used as a p-well.
- a second resist film 102 is formed on the semiconductor substrate 1. Then, using the second resist film 102 as a mask, boron is ion-implanted as a p-type impurity into a portion of the semiconductor substrate 1 not covered with the second resist film 102 to form the first p-type region 4. .
- the first p-type region 4 serves to adjust the threshold voltage of each of the MOS transistor formed in the n-type high voltage region n (high) and the LDMOS transistor formed in the LDMOS region I.
- the ion implantation conditions in this step are not particularly limited, but in this embodiment, the acceleration energy of boron is 15 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
- a third resist film 103 is formed on the semiconductor substrate 1, and the n-type high voltage region n (high) and n-type low voltage region n ( low) and the p-type low voltage region p (low).
- phosphorus is ion-implanted as an n-type impurity into the semiconductor substrate 1 while using the third resist film 103 as a mask to form an n-type second region 5.
- the second region 5 functions as an n-type drift region of the LDMOS in the LDMOS region I, includes the first groove 1a on the inside, is deeper than the first groove 1a, and is the first region. It is formed shallower than 3. Further, a pn junction surface J between the first region 3 and the second region 5 is located beside the first groove 1 a, and the pn junction surface J is exposed on the surface of the semiconductor substrate 1.
- the second region 5 serves as an n-well of the p-type high voltage region p (high).
- the ion implantation conditions are not particularly limited.
- phosphorus is implanted with the acceleration energy of 500 keV and the dose amount of 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 . Further, this ion implantation may be performed in a plurality of times.
- the n-type drift region of the LDMOS region I and the n-well of the p-type high voltage region p (high) are simultaneously formed as described above, but these regions may be formed in separate steps.
- a fourth resist film 104 is formed on the semiconductor substrate 1. Then, using the fourth resist film 104 as a mask, the semiconductor substrate 1 is doped with phosphorus as an n-type impurity under the conditions that the acceleration energy is 60 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2. To form a first n-type region 6 in the p-type high voltage region p (high).
- the first n-type region 6 adjusts the threshold voltage of a MOS transistor that will be formed later in the p-type high voltage region p (high).
- the semiconductor substrate 1 is heat-treated to activate the respective impurities in the first region 3 and the second region 5, and to diffuse the impurities to form the first region 3.
- the impurity profiles of the first region 3 and the second region 5 are broadened.
- This heat treatment can be performed, for example, in a nitrogen atmosphere by setting the substrate temperature to 1050 ° C. and the processing time to 30 minutes.
- the first n-type region 6 diffused by this heat treatment is not shown in the subsequent drawings.
- a fifth resist film 105 is formed on the semiconductor substrate 1.
- the n-type low voltage region n (low) is obtained under the condition that the acceleration energy is 230 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2. Boron is ion-implanted as a p-type impurity to form a second p-type region 7.
- the second p-type region 7 may be formed by multiple ion implantations.
- the fifth resist film 105 is continuously used as a mask while the n-type low voltage region n (low) is used.
- a p-type impurity is ion-implanted to form a third p-type region 8.
- the ion implantation conditions at this time are not particularly limited.
- boron can be implanted with an acceleration energy of 32 keV and a dose of 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
- the fifth resist film 105 is removed.
- a sixth resist film 106 is formed on the semiconductor substrate 1.
- the p-type low voltage region p (low) is obtained under the conditions that the acceleration energy is 500 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2.
- Phosphorus is ion-implanted as an n-type impurity to form a second n-type region 9.
- the second n-type region 9 may be formed by a plurality of ion implantations.
- the sixth resist film 106 is continuously used as a mask to enter the p-type low voltage region p (low).
- An n-type impurity is ion-implanted to form a third n-type region 10.
- the ion implantation conditions at this time are not particularly limited.
- phosphorus can be implanted under the conditions of an acceleration energy of 32 keV and a dose of 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
- the sixth resist film 106 is removed.
- the semiconductor substrate 1 is heat-treated in a nitrogen atmosphere under conditions where the substrate temperature is 1000 ° C. and the processing time is about 10 seconds, and the second p-type region 7 and the second n-type region are processed. Each impurity of 9 is activated.
- the impurity profile of each of the second p-type region 7 and the second n-type region 9 becomes broad, the second p-type region 7 becomes a p-well, and the second n-type region 9 Becomes n-well.
- the third p-type region 8 and the third n-type region 10 diffused by this heat treatment are not shown in the subsequent drawings.
- a seventh resist film 107 is formed on the semiconductor substrate 1.
- the seventh resist film 107 includes an opening 107 a above the first groove 1 a, and the semiconductor substrate 1 other than the opening 107 a is covered with the seventh resist film 107.
- the recess 2a is formed in the first insulating film 2 by dry etching the first insulating film 2 in the first groove 1a through the opening 107a.
- an etching gas used in this dry etching for example, there is a mixed gas of C 4 F 8 gas having a flow rate of 15 sccm, Ar gas having a flow rate of 800 sccm, and O 2 gas having a flow rate of 10 sccm.
- the size of the recess 2a is not particularly limited.
- the depth a of the recess 2a measured from the surface 1x of the semiconductor substrate 1 is 0.2 ⁇ m.
- the interval b between the side surfaces 1e and 2e of the first groove 1a and the recess 2a and the interval c between the side surfaces 1f and 2f are both set to 0.2 ⁇ m.
- the surface 1x of the semiconductor substrate 1 other than the first groove 1a is protected by the seventh resist film 107, so that the surface 1x is not damaged by this dry etching. Absent.
- a thermal oxide film having a thickness of about 10 nm is formed as a second insulating film 11 in each of the LDMOS region I and the logic circuit region II. Form.
- an eighth resist film 108 is formed on the second insulating film 11. Then, the second insulating film 11 in the n-type low voltage region n (low) and the p-type low voltage region p (low) is removed by wet etching with a hydrofluoric acid solution while using the eighth resist film 108 as a mask. .
- the surface 1x of the semiconductor substrate 1 is thermally oxidized again, so that a third insulation is provided in each of the n-type low voltage region n (low) and the p-type low voltage region p (low).
- a thermal oxide film is formed to a thickness of 5 nm.
- the thickness of the second insulating film 11 also increases, so that the third insulating film 12 is thinner than the first insulating film 11.
- a polysilicon film having a thickness of 180 nm is formed on each of the second insulating film 11 and the third insulating film 12 and in the recess 2a by the CVD method. Then, by patterning the polysilicon film, the first gate electrode 13a is formed in the LDMOS region I, and at the same time, a plurality of second gate electrodes 13b are formed in the logic circuit region II.
- the first gate electrode 13 a is formed on the second insulating film 11 on each of the first region 3 and the second region 5 and between the regions 3 and 5. It is formed on the second insulating film 11 on the pn junction surface J. Further, the first gate electrode 13a is formed so as to continue from the second insulating film 11 into the recess 2a.
- the second insulating film 11 and the third insulating film 12 that are not covered with the first gate electrode 13a and the second gate electrode 13b are also removed.
- the second insulating film 11 and the third insulating film 12 remaining without being removed function as a gate insulating film under the first gate electrode 13a and the second gate electrode 13b.
- the side surface 2f of the recess 2a and the side surface 13f of the first gate electrode 13a are in the same plane, but the side surface 13f extends to the surface 2x of the second insulating film 2 next to the side surface 13f. May be.
- a ninth resist film 109 is formed on the semiconductor substrate 1, and arsenic is ion-implanted as an n-type impurity into the semiconductor substrate 1 while using the ninth resist film 109 as a mask.
- each of the LDMOS region I, the n-type high voltage region n (high), and the n-type low voltage region n (low) functions as a part of an n-type source region and an n-type drain region described later.
- An extension 14 is formed.
- this ion implantation is performed under the conditions of an acceleration energy of 15 keV and a dose of 1 ⁇ 10 14 cm ⁇ 2 to 1 ⁇ 10 15 cm ⁇ 2 .
- the n-type extension 14 is simultaneously formed in each of the LDMOS region I, the n-type high voltage region n (high), and the n-type low voltage region n (low). An n-type extension 14 may be formed.
- a tenth resist film 110 is formed on the semiconductor substrate 1.
- BF 2 is ion-implanted as a p-type impurity into the semiconductor substrate 1 while using the tenth resist film 110 as a mask, so that each of the p-type high voltage region p (high) and the p-type low voltage region p (low) is obtained.
- a p-type extension 15 is formed on the substrate.
- the ion implantation conditions are not particularly limited, but in this embodiment, the ion implantation is performed under the conditions of an acceleration energy of 80 keV and a dose of 1 ⁇ 10 13 cm ⁇ 2 to 2 ⁇ 10 14 cm ⁇ 2 .
- the p-type extension 15 is simultaneously formed in each of the p-type high voltage region p (high) and the p-type low voltage region p (low), but the p-type extension 15 is separately provided in these regions. It may be formed.
- an insulating film is formed in each of the LDMOS region I and the logic circuit region II, and the insulating film is etched back to thereby form the first gate electrode 13a and the second gate electrode 13b.
- the insulating sidewall 16 is left on each side.
- the insulating film is, for example, a silicon oxide film formed by a CVD method.
- an eleventh resist film 111 is formed on the semiconductor substrate 1, and boron is ion-implanted into the semiconductor substrate 1 as a p-type impurity while using the eleventh resist film 111 as a mask.
- the p-type source region 18 having a higher concentration than the p-type extension 15 is formed beside the second gate electrode 13b in each of the p-type high voltage region p (high) and the p-type low voltage region p (low).
- a p-type drain region 19 is formed.
- a p-type tap region 17 for applying a potential to the p-type first region 3 is formed beside the second groove 1b.
- this ion implantation is performed under the conditions that the acceleration energy is 5 keV and the dose is 1 ⁇ 10 14 cm ⁇ 2 to 5 ⁇ 10 15 cm ⁇ 2 .
- ion implantation is simultaneously performed in each of the LDMOS region I, the p-type high voltage region p (high), and the p-type low voltage region p (low), but ion implantation is separately performed in these regions. You may go.
- a twelfth resist film 112 is formed on the semiconductor substrate 1, and phosphorus is ion-implanted into the semiconductor substrate 1 as an n-type impurity while using the twelfth resist film 112 as a mask.
- the impurity concentration is higher than that in the second region 5 on the surface of the semiconductor substrate 1 in the portion not covered with the first gate electrode 13a and the n-type extension 14 is interposed.
- An n-type drain region 21 in contact with the second region 5 is formed.
- an n-type source region 20 is formed on the surface of the semiconductor substrate 1 at a portion facing the drain region 21 via the first groove 1a and the pn junction surface J.
- the n-type source region 20 is in contact with the first region 3 through the surrounding n-type extension 14.
- the n-type high voltage region n (high) and the n-type low voltage region n (low) have a higher concentration than the n-type extension 14 beside each second gate electrode 13b.
- An n-type source region 20 and an n-type drain region 21 are formed.
- acceleration energy of 15 keV and a dose of 1 ⁇ 10 14 cm ⁇ 2 to 5 ⁇ 10 15 cm ⁇ 2 can be employed.
- the LDMOS region I, the n-type high voltage region n (high), and the n-type low voltage region n (low) are simultaneously implanted, but these regions are separately implanted. You may go.
- the n-type source region 20 and the p-type tap region 17 in the LDMOS region I are electrically separated by the first insulating film 2 in the second trench 1b.
- the structure for separating the regions is not limited to this.
- the source region 20 and the tap region 17 are formed so as to be in contact with each other without forming the second groove 1b, and the source region 20 and the tap region 17 are electrically separated by a pn junction at the interface between these regions. May be.
- the basic structure of the LDMOS transistor 30 including the first gate electrode 13a, the n-type source region 20, and the n-type drain region 21 in the LDMOS region I is completed.
- the second insulating film 11 included in the first and second MOS transistors 31 and 32 is thicker than the third insulating film 12 included in the third and fourth MOS transistors 33 and 34. Therefore, the first and second MOS transistors 31 and 32 can be driven with a higher gate voltage than in the third and fourth MOS transistors 33 and 34.
- the gate voltage is not particularly limited, in this embodiment, the gate voltage applied to the first and second MOS transistors 31 and 32 is 5 V, and the gate voltage applied to the third and fourth MOS transistors 33 and 34 is 1.8V.
- a refractory metal layer such as a cobalt layer is formed in each of the LDMOS region I and the logic circuit region II by sputtering, and the refractory metal layer is reacted with silicon by heat treatment to form a metal silicide layer 22. Thereafter, the unreacted refractory metal layer on the insulating sidewall 16 or the like is removed by wet etching.
- a silicon oxide film is formed as an interlayer insulating film 23 in each of the LDMOS region I and the logic circuit region II by the CVD method. Thereafter, the interlayer insulating film 23 is patterned to form a first contact hole 23a, and a first contact plug 24 is formed in the first contact hole 23a.
- a titanium film and a titanium nitride film are formed as a glue film in this order in the first contact hole 23a and on the interlayer insulating film 23 in this order, and further on the titanium film.
- a tungsten film is formed by a CVD method. Thereafter, the excess glue film and the tungsten film on the interlayer insulating film 23 are removed by the CMP method, and the glue film and the tungsten film are left as the first contact plug 24 only in the first contact hole 23a.
- a metal laminated film is formed on the first contact plug 24 and the interlayer insulating film 23, and the metal laminated film is patterned to form wirings 25.
- a metal laminated film containing an aluminum film can be formed by sputtering.
- FIG. 22 is a plan view at the end of this step, and FIG. 21 corresponds to a cross-sectional view taken along line X1-X1 in FIG.
- the first gate electrode 13a of the LDMOS transistor region I has a strip shape in plan view, and a part near the center thereof is formed in the recess 2a.
- the recess 2a is located inside the first insulating film 2 in plan view.
- FIG. 23 is a sectional view taken along line X2-X2 of FIG.
- a second contact hole 23b is formed in the interlayer insulating film 23 on each of the first gate electrode 13a and the second gate electrode 13b.
- a second contact plug 26 is formed in the second contact hole 23 b in the same process as the first contact plug 24 described above, and the first gate electrode 13 a is interposed via the second contact plug 26.
- a gate voltage is applied to the second gate electrode 13b.
- FIG. 24 is an enlarged cross-sectional view of the LDMOS transistor 30 provided in the semiconductor device.
- a groove 1a is formed in the semiconductor substrate 1 in the second region 5 and between the drain region 21 and the bonding surface J, and the first in the groove 1a.
- the insulating film 2 is formed. Further, a recess 2a is formed in the first insulating film 2, and a first gate electrode 13a is provided therein.
- an insulating film 43 made of STI is formed in order to reduce the concentration of the electric field E under the gate electrode 42 and improve the breakdown voltage.
- the insulating film 43 is thickened to improve the breakdown voltage and the distance D between the second region 5 and the gate electrode 42 is too wide, the effect of improving the breakdown voltage due to the spread of the depletion layer occurring in the channel is weakened. .
- the insulating film 43 is thinned, the depletion layer is further spread and the breakdown voltage is improved.
- the insulating film 43 is actually formed at the same time as the element isolation insulating film for STI, the thickness of the insulating film 43 is changed. Is difficult in the process.
- the insulating film 43 is formed in a separate process from the element isolation insulating film for STI in order to make the insulating film 43 thin, there arises a problem that the number of processes increases.
- the recess 2a is formed in the first insulating film 2, and the first gate electrode 13a is provided therein. Therefore, the electric field E emitted from the end portion 13x of the first gate electrode 13a is not changed without changing the thickness of the first insulating film 2 or forming a separate groove below the first gate electrode 14a. The effect of relaxing the concentration and the effect of spreading the depletion layer can be obtained.
- the drain breakdown voltage is considered to depend on parameters such as the depth and width of the recess 2a.
- the inventor of the present application investigated how the drain breakdown voltage changes according to these parameters.
- FIG. 25 is a cross-sectional view of the calculation model used for the investigation.
- FIG. 25 the same elements as those described in FIG. 24 are denoted by the same reference numerals as those in FIG. 25, and description thereof will be omitted below.
- a to e are illustrated as parameters that can affect the drain breakdown voltage. These parameters a to e are defined as follows. a: Depth 2a of the recess 2a measured from the surface 1x of the semiconductor substrate 1b: Side 1e near the source region 20 among the side surfaces of the first groove 1a, and Side 2e near the source region 20 among the side surfaces of the recess 2a The distance c between the side surface 1f near the drain region 21 of the side surfaces of the first groove 1a and the side surface 2f near the drain region 21 among the side surfaces of the recess 2a d: measured from the surface 1x of the semiconductor substrate 1 Depth e of one groove 1a: distance between the bottom surface of the first groove 1a and the bottom surface of the recess 2a.
- RonA is defined as the product of the on-resistance Ron of the transistor and the occupied area A of the transistor.
- RonA the transistor having the smaller on-resistance Ron can shorten the channel width, so the occupied area A is reduced and RonA is also reduced. Therefore, it can be said that the smaller RonA, the higher the performance of the transistor.
- this RonA value was also investigated together with the drain breakdown voltage.
- Ron used for the calculation of RonA, the resistance value between the source and the drain when the transistor was turned on while a voltage of 0.1 V was applied to the drain region 21 was adopted.
- the drain withstand voltage clearly depends on the depth a, and takes a maximum value when the depth a is 0.2 ⁇ m.
- the drain withstand voltage is higher than that when the recess 2a is not provided.
- the depth a should be set to 0 ⁇ m or more and 0.26 ⁇ m or less, more preferably 0.2 ⁇ m, in order to increase the drain breakdown voltage of the LDMOS transistor 30.
- FIG. 26 (b) is a diagram showing the survey results of RonA.
- the horizontal axis of FIG.26 (b) represents said depth a
- shaft represents RonA.
- the white dots are values when there is no recess 2a.
- RonA decreases with depth a. Therefore, in order to reduce RonA and improve the performance of the LDMOS transistor 30, the depth a should be as deep as possible.
- FIG. 27 is a correlation diagram between the drain breakdown voltage and RonA.
- 28 to 30 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer by the device simulator.
- the gate voltage was 0V
- the source voltage was 0V
- the drain voltage was 30V.
- FIG. 28 is obtained when the depth a is 0 ⁇ m, and is the result when the recess 2a is not formed.
- the first gate electrode 13 a and the n-type second region 5 are largely separated by the first insulating film 2. Therefore, the ability of the first gate electrode 13a to push the depletion layer DL is small, and the depletion layer DL stays near the first insulating film 2.
- FIG. 29 is a diagram showing the results when the depth a is 0.2 ⁇ m.
- the depletion layer DL is greatly expanded by the gate voltage of the first gate electrode 13a. It is done. The reason why the drain breakdown voltage is increased when the depth is 0.2 ⁇ m as shown in FIG. 15 is considered to be due to such an expansion of the depletion layer DL.
- FIG. 30 is a diagram showing the results when the depth a is 0.3 ⁇ m.
- the range of the depletion layer DL spread is substantially the same as in FIG. 29, but a region where the electric field is concentrated appears on the lower surface of the first insulating film 2 as shown by the dotted circle A. This is because the first insulating film 2 is thinned because the depth a is increased, and the electric field emitted from 13x (see FIG. 24) of the first gate electrode 13a is not weakened by the first insulating film 2 and thus the second. This is considered to be due to the fact that the region 5 was reached.
- 31 and 32 are diagrams obtained by calculating the current density distribution using a device simulator.
- the gate voltage was 5.6 V
- the source voltage was 0 V
- the drain voltage was 0.1 V.
- FIG. 31 is obtained when the depth a is 0 ⁇ m, and is the result when the recess 2a is not formed.
- the current is diffused on the lower surface of the first insulating film 2.
- the resistance received by the current increases, so that the on-resistance of the transistor increases and RonA increases.
- FIG. 32 shows the results when the depth a is 0.2 ⁇ m.
- the current diffusion is suppressed as compared with that in FIG. 31, and the current is concentrated on the lower surface of the first insulating film 2.
- the on-resistance of the transistor is reduced.
- the drain breakdown voltage also clearly depends on the interval b, and takes a maximum value when the interval b is 0.1 ⁇ m.
- the interval b is set to 0.05 ⁇ m or more from the result of FIG. It can also be seen that it should be less than 45 ⁇ m.
- FIG. 33 (b) is a diagram showing the survey results of RonA.
- the horizontal axis of FIG.33 (b) represents said space
- shaft represents RonA.
- RonA increases with the interval b. Therefore, in order to maintain RonA at a low value and improve the performance of the LDMOS transistor 30, the interval b may be made as small as possible.
- 34 and 35 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer by the device simulator. In the calculation, the gate voltage was 0V, the source voltage was 0V, and the drain voltage was 40V.
- FIG. 34 is a diagram showing the results obtained when the interval b is set to 0 ⁇ m.
- the electric field is concentrated as shown by the dotted circle B near the end 13y of the first gate electrode 13a. This is presumably because the electric field emitted from the end portion 13y acts strongly on the second region 5 without being weakened by the first insulating film 2 by setting the interval b to 0 ⁇ m.
- FIG. 35 is a diagram showing the results obtained when the interval b is 0.2 ⁇ m.
- the drain breakdown voltage also clearly depends on the interval c, and takes a maximum value when the interval c is 0.1 ⁇ m.
- FIG. 36 (b) is a diagram showing the survey results of RonA.
- the horizontal axis represents the interval c
- the vertical axis represents RonA.
- the interval c may be made as small as possible in order to improve the performance of the LDMOS transistor 30 while maintaining RonA at a low value. became.
- 37 and 38 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer using a device simulator.
- the gate voltage was 0V
- the source voltage was 0V
- the drain voltage was 30V.
- FIG. 37 is a diagram showing the results obtained when the interval c is set to 0 ⁇ m.
- electric field concentration occurs as shown by a dotted circle C near the end 13x of the first gate electrode 13a. This is considered to be because the electric field emitted from the end portion 13x acts strongly on the second region 5 without being weakened by the first insulating film 2 by setting the interval c to 0 ⁇ m.
- FIG. 38 is a diagram showing the results obtained when the interval c is 0.2 ⁇ m.
- FIG. 39A The drain breakdown voltage investigation results at this time are shown in FIG. Note that the horizontal axis of the graph in FIG. 39A represents the interval e, and the vertical axis represents the drain breakdown voltage.
- the drain withstand voltage takes the maximum value within the range where the interval e is 0.1 ⁇ m or more and 0.2 ⁇ m or less regardless of the interval d.
- FIG. 39 (b) is a diagram showing the survey results of RonA.
- the horizontal axis of FIG.39 (b) represents said space
- shaft represents RonA.
- FIG. 40 is a correlation diagram between the drain breakdown voltage and RonA.
- FIG. 41A is a model of the present embodiment, which is a calculation model in which the concave portion 2a is formed in the first insulating film 2.
- FIG. 41A is a model of the present embodiment, which is a calculation model in which the concave portion 2a is formed in the first insulating film 2.
- FIG. 41B shows that the first gate electrode is formed on the flat upper surface of the first insulating film 2 via the first insulating film 11 without providing the recess 2 a in the first insulating film 2. It is a calculation model which concerns on the comparative example which formed 13a. In this comparative example, the interval e is defined as the thickness of the first insulating film 2.
- the end 13x of the first gate electrode 13a is close to the second region 5 if the first insulating film 2 is thinned as in this comparative example. Therefore, it is considered that the depletion layer in the second region 5 is pushed and expanded by the gate voltage.
- the horizontal axis represents the interval e
- the vertical axis represents the drain breakdown voltage
- the drain withstand voltage is remarkably improved by narrowing the interval e. From this, it was confirmed that forming the recess 2a in the first insulating film 2 and embedding the first gate electrode 13a therein as in this embodiment is effective in improving the drain breakdown voltage.
- 43 and 44 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer by the device simulator.
- FIG. 43 shows the calculation result of the comparative example (FIG. 41B), and FIG. 44 shows the calculation result of the present embodiment (FIG. 41A).
- the gate voltage was 0V
- the source voltage was 0V
- the drain voltage was 30V.
- the depletion layer DL expands toward the drain region 21 and the electric field changes more gradually in this embodiment. This is because in this embodiment, the lower surface of the first gate electrode 13a is positioned below the surface 1x of the semiconductor substrate 1, and therefore the effect of expanding the depletion layer DL is greater than that of the comparative example.
- the drain breakdown voltage of this embodiment is higher than that of the comparative example as shown in FIG.
- the recess 2a is formed in the first insulating film 2 by dry etching in the step of FIG.
- the recess 2a is formed by wet etching as follows.
- 45 to 50 are cross-sectional views in the middle of manufacturing the semiconductor device according to this embodiment. 45 to 50, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof will be omitted below.
- the cross-sectional structure shown in FIG. 45 is obtained by performing the steps of FIGS. 2 to 7 described in the first embodiment.
- a thirteenth resist film 113 is formed on the semiconductor substrate 1.
- the thirteenth resist film 113 is formed so as to cover a region excluding the n-type low voltage region n (low).
- the thirteenth resist film 113 in the LDMOS region I has an opening 113a through which a partial region PR of the first insulating film 2 in the first trench 1a is exposed.
- boron as p-type impurities is applied to the first insulating film 2 in the partial region PR and the semiconductor substrate 1 in the n-type low voltage region n (low). Ion implantation.
- the ion implantation conditions are not particularly limited, but in this embodiment, the ion implantation is performed under the conditions that the acceleration energy is 230 keV and the dose amount is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 .
- the p-type impurity can be implanted into the first insulating film 2 in the partial region PR simultaneously with the formation of the second p-type region 7 in the n-type low voltage region n (low).
- this ion implantation may be performed in multiple steps.
- the thirteenth resist film 113 is continuously used as a mask.
- a p-type impurity is ion-implanted into the type low voltage region n (low) to form a third p-type region 8.
- the ion implantation conditions at this time are not particularly limited.
- boron can be implanted with an acceleration energy of 32 keV and a dose of 2 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
- This boron is also injected into the first insulating film 2 in the partial region PR through the opening 113a.
- the thirteenth resist film 113 is removed.
- a fourteenth resist film 114 having an opening 114a through which a partial region PR of the first insulating film 2 is exposed is formed on the semiconductor substrate 1.
- the fourteenth resist film 114 in the logic circuit region II is formed so as to cover a region excluding the p-type low voltage region p (low).
- phosphorus as an n-type impurity is added to the first insulating film 2 in the partial region PR and the semiconductor substrate 1 in the p-type low voltage region p (low). Ion implantation.
- the conditions for the ion implantation are not particularly limited.
- the ion implantation is performed under the conditions that the acceleration energy is 500 keV and the dose is 5 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 .
- the n-type impurity can be implanted into the first insulating film 2 in the partial region PR simultaneously with the formation of the second n-type region 9 in the p-type low voltage region p (low).
- this ion implantation may be performed in multiple steps.
- the p-type low voltage region p is continuously used while using the fourteenth resist film 114 as a mask.
- An n-type impurity is ion-implanted (low) to form a third n-type region 10.
- the ion implantation conditions at this time are not particularly limited.
- arsenic can be implanted with an acceleration energy of 180 keV and a dose of 2 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
- This arsenic is also implanted into the first insulating film 2 in the partial region PR through the opening 114a.
- the fourteenth resist film 114 is removed.
- the semiconductor substrate 1 is heat-treated in a nitrogen atmosphere under conditions where the substrate temperature is 1000 ° C. and the processing time is about 10 seconds, and the second p-type region 7 and the second n-type region are processed. Each impurity of 9 is activated.
- the impurity profile of each of the second p-type region 7 and the second n-type region 9 becomes broad, the second p-type region 7 becomes a p-well, and the second n-type region 9 Becomes n-well.
- the third p-type region 8 and the third n-type region 10 diffused by this heat treatment are not shown in the subsequent drawings.
- a thermal oxide film having a thickness of about 10 nm is formed as the second insulating film 11 in each of the LDMOS region I and the logic circuit region II. Form.
- a fifteenth resist film 115 is formed on the second insulating film 11.
- the fifteenth resist film 115 has an opening 115a, and a partial region PR of the first insulating film 2 is exposed from the opening 115a.
- the fifteenth resist film 115 covers the n-type high voltage region n (high) and the p-type high voltage region p (high), and the n-type low voltage region n (low) and p (high).
- the mold low voltage region p (high) is exposed without being covered with the fifteenth resist film 115.
- the second insulating film 11 in the n-type low voltage region n (low) and the p-type low voltage region p (high) is removed by wet etching with a hydrofluoric acid solution while using the fifteenth resist film 115 as a mask. .
- the first insulating film 2 is also wet-etched through the opening 115 a to form a recess 2 a in the first insulating film 2.
- impurities are implanted into the partial region PR of the first insulating film 2 in advance in the steps of FIGS. 46 and 47.
- the etching rate for the acid solution is faster than when no impurities are contained.
- the etching rate of the first insulating film 2 in the n-type low voltage region n (low) and the p-type low voltage region p (high) is slower than in the partial region PR. Therefore, while preventing the upper surface of the first insulating film 2 in the n-type low voltage region n (low) and the p-type low voltage region p (high) from being lower than the surface 1x of the semiconductor substrate 1, the partial region In PR, it becomes possible to form the recessed part 2a which has the depth as designed.
- the fifteenth resist film 115 is removed.
- the step of removing the second insulating film 11 in the n-type low voltage region n (low) and the p-type low voltage region p (high) is performed as shown in FIG.
- the process can be simplified because it also serves as a process of forming the recess 2a in one insulating film 2.
- the impurity implantation in the steps of FIGS. 46 and 47 can make a difference in the etching rate of the first insulating film 2 between the LDMOS transistor region I and the logic circuit region II, and the element isolation of the logic circuit region II.
- the first insulating film 2 can be prevented from being etched.
- the first gate electrode 13a has a strip shape in plan view.
- the first gate electrode 13a is formed in a ring shape in plan view.
- FIG. 51 is a plan view of the semiconductor device according to the present embodiment.
- the portion of the pn junction surface J between the first region 3 and the second region 5 that appears on the surface of the semiconductor substrate 1 has a ring shape in plan view.
- the first gate electrode 13 a is formed in a ring shape that covers the portion of the pn junction surface J that appears on the surface of the semiconductor substrate 1 in plan view.
- the gate voltage applied to the first gate electrode 13a acts on all the parts of the pn junction surface J. It will be.
- FIG. 52 is a sectional view taken along line X3-X3 in FIG.
- the gate voltage acts on the pn junction surface J as described above, it is possible to spread the depletion layer over almost the entire region of the second region 3 by the gate voltage, and the breakdown voltage is weak at the pn junction surface J. The part can be eliminated. As a result, in this embodiment, the drain breakdown voltage of the LDMOS transistor 30 can be further increased as compared with the first embodiment.
- the drain breakdown voltage can be increased for the same reason as in the first embodiment.
- 53 to 56 are cross-sectional views in the course of manufacturing the semiconductor device according to the present embodiment.
- this semiconductor device In order to manufacture this semiconductor device, first, by performing the process of FIG. 2 described in the first embodiment, as shown in FIG. 53, the first groove 1a and the second groove 1b of the semiconductor substrate 1 are formed. A structure in which the first insulating film 2 is embedded in each of them is obtained.
- a sixteenth resist film 116 is formed in the logic circuit region II. Then, phosphorus is ion-implanted as an n-type impurity into the semiconductor substrate 1 in the LDMOS region I using the sixteenth resist film 116 as a mask, thereby forming an n-type second region 5 deeper than the first trench 1a. To do.
- the n-type second region 5 is formed so as to include the first groove 1a inside, and functions as an n-type drift region of the LDMOS transistor as described in the first embodiment.
- conditions for this ion implantation for example, conditions where the acceleration energy is 300 keV to 2 MeV and the dose amount is 1 ⁇ 10 12 cm ⁇ 2 to 3 ⁇ 10 13 cm ⁇ 2 can be employed. This ion implantation may be performed in a plurality of times.
- a seventeenth resist film 117 is formed in each of the LDMOS region I and the logic circuit region II.
- the seventeenth resist film 117 has an opening 117a beside the first groove 1a in the LDMOS region I and covers the logic circuit region II excluding the n-type high voltage region n (high).
- boron is ion-implanted as a p-type impurity into the second region 5 in the LDMOS region I and the semiconductor substrate 1 in the n-type high voltage region n (high) while using the seventeenth resist film 117 as a mask.
- the p-type first region 3 that is deeper than each of the first groove 1 a and the second groove 1 b and shallower than the second region 5 is formed.
- the ion implantation conditions are not particularly limited, but in this embodiment, the ion implantation is performed in two steps.
- acceleration energy of 420 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 are adopted
- an acceleration energy of 150 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 are adopted.
- ⁇ 5 ⁇ 10 13 cm ⁇ 2 may be employed.
- the portion formed in the LDMOS region I serves as the p-type body region of the LDMOS, and the portion formed in the n-type high voltage region n (high).
- the first region 3 serves as a p-well.
- a seventh resist film 107 is formed on the semiconductor substrate 1 as in the step of FIG. 11 of the first embodiment. Then, the same etching conditions as in the first embodiment are adopted, and the first insulating film 2 in the first groove 1a is dry-etched through the opening 107a, thereby forming the recess 2a in the first insulating film 2.
- the seventh resist film 107 is removed.
- the use of the semiconductor device which concerns on each embodiment is not specifically limited.
- these semiconductor devices are used in electronic devices that use a high voltage, such as LED (Light Emitting Device) lighting controllers, battery chargers, and solar power generation systems. Can be used.
- LED Light Emitting Device
- These semiconductor devices can also be applied to automobile-related products such as navigation systems, lighting, and body control parts provided in automobiles.
- These semiconductor devices can also be applied to products that perform wireless communication and products that involve control of a driving mechanism such as a motor.
- first to fourth MOS transistors 33 to 34 formed in the logic circuit region II can be used for the control circuit of each electronic device described above.
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Abstract
【課題】半導体装置とその製造方法において、トランジスタの耐圧を高めること。 【解決手段】半導体基板1に形成された第1の導電型のソース領域20と、第1の不純物濃度を有する第1の導電型のドレイン領域21と、ソース領域20に接して形成された第2の導電型の第1の領域3と、第1の領域3との接合面Jを備え、ドレイン領域21に接して形成された、第1の不純物濃度よりの低い第2の不純物濃度を有する第1の導電型の第2の領域5と、第2の領域5内にあって、ドレイン領域21と接合面Jとの間に形成された溝1aと、溝1a内に形成され、凹部2aを備えた第1の絶縁膜2と、ソース領域20と溝1aとの間の半導体基板1の上に形成された第2の絶縁膜11と、第2の絶縁膜11の上と凹部2a内とに形成されたゲート電極13aとを有する半導体装置による。
Description
本発明は、半導体装置とその製造方法に関する。
MOS(Metal Oxide Silicon)トランジスタには幾つかのタイプがあるが、なかでもLDMOS(Laterally Diffused MOS)トランジスタは高耐圧化が容易であるため、自動車等のように高い電圧が用いられる分野で使用されている。
n型のLDMOSトランジスタは、ドリフト拡散領域と呼ばれる低濃度のn型拡散領域とp型のボディ領域とを備えており、そのn型拡散領域に空乏層を大きく広げることによりドレイン耐圧が高められる。
但し、そのLDMOSトランジスタには、ドレイン耐圧の更なる向上とういう点において更に改善する余地がある。
半導体装置とその製造方法において、トランジスタの耐圧を高めることを目的とする。
以下の開示の一観点によれば、半導体基板と、前記半導体基板に形成された第1の導電型のソース領域と、前記半導体基板に形成され、第1の不純物濃度を有する前記第1の導電型のドレイン領域と、前記半導体基板に形成され、かつ前記ソース領域に接して形成された第2の導電型の第1の領域と、前記半導体基板に形成され、前記第1の領域との接合面を備え、前記ドレイン領域に接して形成された、前記第1の不純物濃度よりの低い第2の不純物濃度を有する前記第1の導電型の第2の領域と、前記第2の領域内にあって、前記ドレイン領域と前記接合面との間に形成された溝と、前記溝内に形成され、上面に凹部を備えた第1の絶縁膜と、前記ソース領域と前記溝との間の前記半導体基板の上に形成された第2の絶縁膜と、前記第2の絶縁膜の上と前記凹部内とに形成され、前記第1の領域、前記第2の領域、及び前記接合面の各々の上方に位置するゲート電極とを有する半導体装置が提供される。
本実施形態の説明に先立ち、本願発明者が検討したLDMOSトランジスタの構造について説明する。
図1は、その検討に使用したLDMOSトランジスタの断面図である。
このLDMOSトランジスタ40は、半導体基板1の上にゲート絶縁膜41を介して形成されたゲート電極42を備える。
半導体基板1にはボディ領域と呼ばれるp型の第1の領域3が形成されており、その第1の領域3にはドリフト領域と呼ばれるn型の第2の領域5が形成される。
更に、この例では、第2の領域5に酸化シリコン膜等の絶縁膜43を埋め込むと共に、ゲート電極42の横の半導体基板1に、上記の第2の領域5よりも高濃度のn型ソース領域20とn型ドレイン領域21を形成する。
この構造によれば、ゲート電極42に正のゲート電圧を印加することで、p型の第1の領域3の表層の導電型が反転してチャネルCが形成される。これにより、n型ソース領域20とn型ドレイン領域21とが電気的に接続されてLDMOSトランジスタ40はオン状態となる。
また、n型の第2の領域5の不純物濃度は、n型ソース領域20の不純物濃度よりも低くいため、第1の領域3と第2の領域5とのpn接合の両側に広がる空乏層が第2の領域3に広がり、その空乏層によってドレイン耐圧を高めることもできる。なお、ドレイン耐圧とは、n型ドレイン領域21に印加できる電圧の最大値をいう。
特に、この例では、ドレイン領域21の隣に、ゲート絶縁膜41よりも厚い絶縁膜43を設けたことにより、ゲート電極42の端部42xから出る電界Eがその絶縁膜43によって弱められる。これにより、ドレイン領域21の近傍の第2の領域5に電界Eが集中するのを防止でき、電界の集中が原因でドレイン耐圧が低下するのを防止することもできる。
但し、絶縁膜43は電界の集中を防止するのに役立つ一方で、絶縁膜43の厚みの分だけ第2の領域5とゲート電極42との間隔Dが広がってしまう。上記した第2の領域5内の空乏層はゲート電圧によって押し広げられるので、このように間隔Dが広まったのではゲート電圧による空乏層の押し広げの効果が薄くなり、空乏層の拡大によるドレイン耐圧の向上に限界が生じてしまう。
以下、各実施形態について説明する。
(第1実施形態)
第1実施形態に係る半導体装置について、その製造工程を追いながら説明する。
第1実施形態に係る半導体装置について、その製造工程を追いながら説明する。
この半導体装置は、ロジック回路用のMOSトランジスタと高電圧用のLDMOSとを混載したものであって、次のようにして製造される。
図2~図21は、本実施形態に係る半導体装置の製造途中の断面図である。
まず、図2に示すように、LDMOS領域Iとロジック回路領域IIとを備えた半導体基板1としてp型のシリコン基板を用い、RIE(Reactive Ion Etching)によりその半導体基板1に第1の溝1aと複数の第2の溝1bとを形成する。
各溝1a、1bの深さと幅は特に限定されない。本実施形態では、第1の溝1aの幅W1を1μm~2μm程度とし、第2の溝1bの幅W2はこれよりも狭い0.5μm以上とする。そして、第1の溝1aと第2の溝1bの深さdは、例えば0.2μm~0.5μm程度とする。
本実施形態では、第1の溝1aと第2の溝1bとは同一のエッチング工程で同時に形成するため、各々の溝の深さを独立して設定することはできない。但し本発明は、第1の溝1aと第2の溝1bとを別々のエッチング工程で形成し、溝の深さを独立に設定する製造工程を否定するものではない。
そして、これらの溝1a、1b内と半導体基板1の上面とにCVD法で第1の絶縁膜2として酸化シリコン膜を形成し、その第1の絶縁膜2で各溝1a、1bを完全に埋める。その後に、半導体基板1の上面の余分な第1の絶縁膜2をCMP(Chemical Mechanical Polishing)法により研磨して除去し、第1の溝1a内と第2の溝1b内にのみ第1の絶縁膜2を残す。
なお、第1の絶縁膜2のうち第2の溝1bに形成された部分はSTI(Shallow Trench Isolation)用の素子分離絶縁膜として供される。素子分離構造はSTIに限定されず、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
そして、ロジック回路領域IIは、n型高電圧領域n(high)、p型高電圧領域p(high)、n型低電圧領域n(low)、及びp型低電圧領域p(high)に細分され、これらの各々が上記の第2の溝1bによって分離される。
これらの領域のうち、n型高電圧領域n(high)とp型高電圧領域p(high)の各々には、後述のようにn型低電圧領域n(low)とp型低電圧領域p(high)の各々と比較してゲート電圧が高いMOSトランジスタが形成される。
次に、図3に示す断面構造を得るまでの工程について説明する。
まず、半導体基板1の上に第1のレジスト膜101を形成し、その第1のレジスト膜101でp型高電圧領域p(high)、n型低電圧領域n(low)、及びp型低電圧領域p(low)を覆う。
なお、LDMOS領域Iとn型高電圧領域n(high)は第1のレジスト膜101で覆われずに露出する。
そして、第1のレジスト膜101をマスクにするイオン注入によりLDMOS領域Iとn型高電圧領域n(high)にp型不純物としてボロンをイオン注入し、第1の溝1aと第2の溝1bの各々よりも深いp型の第1の領域3を形成する。
そのイオン注入の条件は特に限定されないが、例えば本実施形態ではそのイオン注入を二回に分けて行う。一回目の条件としては加速エネルギ420keV、ドーズ量1×1012cm-2~5×1013cm-2を採用し、二回目の条件としては加速エネルギ150keV、ドーズ量1×1012cm-2~5×1013cm-2を採用し得る。
このようにして形成された第1の領域3のうち、LDMOS領域Iに形成された部分はLDMOSのp型のボディ領域として供される。そして、n型高電圧領域n(high)に形成された部分の第1の領域3はpウェルとして供される。
この後に、第1のレジスト膜101は除去される。
続いて、図4に示すように、半導体基板1の上に第2のレジスト膜102を形成する。そして、第2のレジスト膜102をマスクにしながら、第2のレジスト膜102で覆われていない部分の半導体基板1にp型不純物としてボロンをイオン注入し、第1のp型領域4を形成する。
この第1のp型領域4は、n型高電圧領域n(high)に形成されるMOSトランジスタと、LDMOS領域Iに形成されるLDMOSトランジスタの各々の閾値電圧を調節する役割を担う。
本工程におけるイオン注入の条件は特に限定されないが、本実施形態ではボロンの加速エネルギを15keV、ドーズ量を1×1012cm-2~2×1013cm-2とする。
この後に、第2のレジスト膜102は除去される。
次いで、図5に示すように、半導体基板1の上に第3のレジスト膜103を形成し、その第3のレジスト膜103でn型高電圧領域n(high)、n型低電圧領域n(low)、及びp型低電圧領域p(low)を覆う。
なお、LDMOS領域Iにおける第1の溝1aの周囲とp型高電圧領域p(high)は第3のレジスト膜103で覆われずに露出する。
そして、第3のレジスト膜103をマスクにしながら半導体基板1にn型不純物としてリンをイオン注入し、n型の第2の領域5を形成する。
その第2の領域5は、LDMOS領域IにおいてLDMOSのn型ドリフト領域として機能するものであって、第1の溝1aを内側に含むと共に、第1の溝1aよりも深くかつ第1の領域3よりも浅く形成される。更に、その第1の溝1aの横には第1の領域3と第2の領域5とのpn接合面Jが位置し、当該pn接合面Jが半導体基板1の表面に表出する。
また、ロジック回路領域IIにおいては、第2の領域5はp型高電圧領域p(high)のnウェルとしての役割を担う。
なお、このイオン注入の条件は特に限定されないが、本実施形態ではその条件を加速エネルギ500keV、ドーズ量1×1012cm-2~2×1013cm-2として、例えばリンを注入する。また、このイオン注入を複数回に分けて行ってもよい。
更に、この例では上記のようにLDMOS領域Iのn型ドリフト領域とp型高電圧領域p(high)のnウェルとを同時に形成したが、これらの領域を別工程で形成してもよい。
この後に、第3のレジスト膜103は除去される。
次に、図6に示すように、半導体基板1の上に第4のレジスト膜104を形成する。そして、その第4のレジスト膜104をマスクにしながら、加速エネルギを60keV、ドーズ量を1×1012cm-2~5×1013cm-2とする条件で半導体基板1にn型不純物としてリンをイオン注入し、p型高電圧領域p(high)に第1のn型領域6を形成する。
この第1のn型領域6により、p型高電圧領域p(high)に後で形成されるMOSトランジスタの閾値電圧が調節されることになる。
この後に、第4のレジスト膜104は除去される。
続いて、図7に示すように、半導体基板1に対して熱処理を行うことにより、第1の領域3と第2の領域5の各々の不純物を活性化させると共に、その不純物を拡散させて第1の領域3と第2の領域5の各々の不純物プロファイルをブロードにする。
この熱処理は、例えば、窒素雰囲気中において基板温度を1050℃とし、処理時間を30分とすることで行い得る。
なお、この熱処理によって拡散した第1のn型領域6は以降の図において図示を省略する。
次に、図8に示すように、半導体基板1の上に第5のレジスト膜105を形成する。
そして、第5のレジスト膜105をマスクにしながら、加速エネルギを230keV、ドーズ量を1×1012cm-2~5×1013cm-2とする条件でn型低電圧領域n(low)にp型不純物としてボロンをイオン注入し、第2のp型領域7を形成する。
なお、複数回のイオン注入により第2のp型領域7を形成してもよい。
その後に、n型低電圧領域n(low)に後で形成されるMOSトランジスタの閾値電圧を調節するために、第5のレジスト膜105を引き続きマスクにしながらn型低電圧領域n(low)にp型不純物をイオン注入し、第3のp型領域8を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを32keV、ドーズ量を1×1012cm-2~2×1013cm-2でボロンを注入し得る。
このイオン注入を終了した後、第5のレジスト膜105は除去される。
次に、図9に示すように、半導体基板1の上に第6のレジスト膜106を形成する。
そして、第6のレジスト膜106をマスクにしながら、加速エネルギを500keV、ドーズ量を1×1012cm-2~5×1013cm-2とする条件でp型低電圧領域p(low)にn型不純物としてリンをイオン注入し、第2のn型領域9を形成する。
なお、複数回のイオン注入により第2のn型領域9を形成してもよい。
その後に、p型低電圧領域p(low)に後で形成されるMOSトランジスタの閾値電圧を調節するために、第6のレジスト膜106を引き続きマスクにしながらp型低電圧領域p(low)にn型不純物をイオン注入し、第3のn型領域10を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを32keV、ドーズ量を1×1012cm-2~2×1013cm-2とする条件でリンを注入し得る。
このイオン注入を終了した後、第6のレジスト膜106は除去される。
次いで、図10に示すように、窒素雰囲気中で基板温度を1000℃、処理時間を10秒程度とする条件で半導体基板1を熱処理し、第2のp型領域7と第2のn型領域9の各々の不純物を活性化させる。
また、この熱処理により第2のp型領域7と第2のn型領域9の各々の不純物プロファイルがブロードとなり、第2のp型領域7がpウェルになると共に、第2のn型領域9がnウェルになる。
なお、この熱処理によって拡散した第3のp型領域8と第3のn型領域10は以降の図において図示を省略する。
次に、図11に示すように、半導体基板1の上に第7のレジスト膜107を形成する。第7のレジスト膜107は第1の溝1aの上方に開口107aを備えており、当該開口107a以外の部分の半導体基板1は第7のレジスト膜107で覆われる。
そして、開口107aを通じて第1の溝1a内の第1の絶縁膜2をドライエッチングすることにより第1の絶縁膜2に凹部2aを形成する。このドライエッチングで使用するエッチングガスとしては、例えば、流量が15sccmのC4F8ガスと、流量が800sccmのArガスと、流量が10sccmのO2ガスとの混合ガスがある。
また、凹部2aの大きさも特に限定されない。本実施形態では、半導体基板1の表面1xから測った凹部2aの深さaを0.2μmとする。また、第1の溝1aと凹部2aの各々の側面1e、2e同士の間隔bと、側面1f、2f同士の間隔cをいずれも0.2μmにする。
なお、このドライエッチングの際、第1の溝1a以外の部分の半導体基板1の表面1xは第7のレジスト膜107で保護されているので、当該表面1xがこのドライエッチングでダメージを受けることはない。
この後に、第7のレジスト膜107は除去される。
次に、図12に示すように、半導体基板1の表面1xを熱酸化することにより、LDMOS領域Iとロジック回路領域IIの各々に第2の絶縁膜11として厚さが10nm程度の熱酸化膜を形成する。
次いで、図13に示すように第2の絶縁膜11の上に第8のレジスト膜108を形成する。そして、第8のレジスト膜108をマスクにしながら、n型低電圧領域n(low)とp型低電圧領域p(low)における第2の絶縁膜11をフッ酸溶液でウエットエッチングして除去する。
この後に、第8のレジスト膜108は除去される。
続いて、図14に示すように、半導体基板1の表面1xを再び熱酸化することにより、n型低電圧領域n(low)とp型低電圧領域p(low)の各々に第3の絶縁膜12として熱酸化膜を5nmの厚さに形成する。
なお、この熱酸化では第2の絶縁膜11の膜厚も増大するため、第3の絶縁膜12は第1の絶縁膜11よりも薄くなる。
次に、図15に示す断面構造を得るまでの工程について説明する。
まず、第2の絶縁膜11と第3の絶縁膜12の各々の上と凹部2a内とにCVD法でポリシリコン膜を180nmの厚さに形成する。そして、そのポリシリコン膜をパターニングすることにより、LDMOS領域Iに第1のゲート電極13aを形成するのと同時に、ロジック回路領域IIに複数の第2のゲート電極13bを形成する。
これらのゲート電極のうち、第1のゲート電極13aは、第1の領域3と第2の領域5の各々の上の第2の絶縁膜11の上と、これらの領域3、5の間のpn接合面Jの上の第2の絶縁膜11の上とに形成される。更に、その第1のゲート電極13aは、第2の絶縁膜11から凹部2a内に連続するように形成される。
なお、上記のパターニングでは、第1のゲート電極13aと第2のゲート電極13bで覆われていない部分の第2の絶縁膜11と第3の絶縁膜12も除去される。そして、除去されずに残存する第2の絶縁膜11と第3の絶縁膜12は、第1のゲート電極13aや第2のゲート電極13bの下でゲート絶縁膜として機能する。
この例では、凹部2aの側面2fと第1のゲート電極13aの側面13fとが同一面内にあるが、当該側面13fをその横の第2の絶縁膜2の表面2x上にまで延在させてもよい。
続いて、図16に示すように、半導体基板1の上に第9のレジスト膜109を形成し、第9のレジスト膜109をマスクにしながら半導体基板1にn型不純物として砒素をイオン注入する。これにより、LDMOS領域I、n型高電圧領域n(high)、及びn型低電圧領域n(low)の各々に、後述のn型ソース領域やn型ドレイン領域の一部として機能するn型エクステンション14が形成される。
このイオン注入の条件は特に限定されない。本実施形態では、加速エネルギを15keV、ドーズ量を1×1014cm-2~1×1015cm-2とする条件でこのイオン注入を行う。
また、この例ではLDMOS領域I、n型高電圧領域n(high)、及びn型低電圧領域n(low)の各々に同時にn型エクステンション14を形成しているが、これらの領域に別々にn型エクステンション14を形成してもよい。
この後に、第9のレジスト膜109は除去される。
次に、図17に示すように、半導体基板1の上に第10のレジスト膜110を形成する。そして、第10のレジスト膜110をマスクにしながら半導体基板1にp型不純物としてBF2をイオン注入することにより、p型高電圧領域p(high)とp型低電圧領域p(low)の各々にp型エクステンション15を形成する。
このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを80keV、ドーズ量を1×1013cm-2~2×1014cm-2とする条件でこのイオン注入を行う。
なお、この例ではp型高電圧領域p(high)とp型低電圧領域p(low)の各々に同時にp型エクステンション15を形成しているが、これらの領域に別々にp型エクステンション15を形成してもよい。
この後に、第10のレジスト膜110は除去される。
次に、図18に示すように、LDMOS領域Iとロジック回路領域IIの各々に絶縁膜を形成し、その絶縁膜をエッチバックすることにより第1のゲート電極13aと第2のゲート電極13bの各々の側面に絶縁性サイドウォール16として残す。その絶縁膜は、例えばCVD法で形成された酸化シリコン膜である。
続いて、図19に示すように、半導体基板1の上に第11のレジスト膜111を形成し、第11のレジスト膜111をマスクにしながら半導体基板1にp型不純物としてボロンをイオン注入する。これにより、p型高電圧領域p(high)とp型低電圧領域p(low)の各々の第2のゲート電極13bの横に、p型エクステンション15よりも高濃度のp型ソース領域18とp型ドレイン領域19とが形成される。
また、LDMOS領域Iにおいては、第2の溝1bの横に、p型の第1の領域3に電位を与えるためのp型タップ領域17が形成される。
このイオン注入の条件は特に限定されない。本実施形態では、加速エネルギを5keV、ドーズ量を1×1014cm-2~5×1015cm-2とする条件でこのイオン注入を行う。
なお、この例ではLDMOS領域I、p型高電圧領域p(high)、及びp型低電圧領域p(low)の各々に同時にイオン注入を行っているが、これらの領域に別々にイオン注入を行ってもよい。
この後に、第11のレジスト膜111は除去される。
次いで、図20に示すように、半導体基板1の上に第12のレジスト膜112を形成し、第12のレジスト膜112をマスクにしながら半導体基板1にn型不純物としてリンをイオン注入する。
これにより、LDMOS領域Iにおいては、第1のゲート電極13aで覆われていない部分の半導体基板1の表面に、第2の領域5におけるよりも不純物濃度が高く、かつn型エクステンション14を介して第2の領域5と接するn型ドレイン領域21が形成される。
更に、第1の溝1aとpn接合面Jとを介してドレイン領域21と対向する部分の半導体基板1の表面にn型ソース領域20が形成される。このn型ソース領域20は、その周囲のn型エクステンション14を介して第1の領域3と接する。
一方、ロジック回路領域IIにおいては、n型高電圧領域n(high)とn型低電圧領域n(low)の各々の第2のゲート電極13bの横に、n型エクステンション14よりも高濃度のn型ソース領域20とn型ドレイン領域21とが形成される。
また、本工程におけるイオン注入の条件としては、例えば、加速エネルギ15keV、ドーズ量1×1014cm-2~5×1015cm-2を採用し得る。
なお、この例ではLDMOS領域I、n型高電圧領域n(high)、及びn型低電圧領域n(low)の各々に同時にイオン注入を行っているが、これらの領域に別々にイオン注入を行ってもよい。
更に、この例では、LDMOS領域Iにおけるn型のソース領域20とp型のタップ領域17とを第2の溝1b内の第1の絶縁膜2で電気的に分離しているが、これらの領域を分離する構造はこれに限定されない。例えば、第2の溝1bを形成せずにソース領域20とタップ領域17とを互いに接するように形成し、これらの領域の界面のpn接合でソース領域20とタップ領域17とを電気的に分離してもよい。
ここまでの工程により、LDMOS領域Iにおいて第1のゲート電極13a、n型ソース領域20、及びn型ドレイン領域21を備えたLDMOSトランジスタ30の基本構造が完成する。
また、ロジック回路領域IIにおいては、第1~第4のMOSトランジスタ31~34の基本構造が完成する。
このうち、第1及び第2のMOSトランジスタ31、32が備える第2の絶縁膜11は、第3及び第4のMOSトランジスタ33、34が備える第3の絶縁膜12よりも厚い。よって、第1及び第2のMOSトランジスタ31、32は、第3及び第4のMOSトランジスタ33、34におけるよりも高いゲート電圧で駆動することができる。
そのゲート電圧は特に限定されないが、本実施形態では第1及び第2のMOSトランジスタ31、32に印加するゲート電圧を5Vとし、第3及び第4のMOSトランジスタ33、34に印加するゲート電圧を1.8Vとする。
この後に、第12のレジスト膜112は除去される。
次に、図21に示す断面構造を得るまでの工程について説明する。
まず、LDMOS領域Iとロジック回路領域IIの各々にコバルト層等の高融点金属層をスパッタ法で形成し、熱処理によりその高融点金属層をシリコンと反応させて金属シリサイド層22を形成する。その後に、絶縁性サイドウォール16の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
次いで、LDMOS領域Iとロジック回路領域IIの各々に層間絶縁膜23としてCVD法により酸化シリコン膜を形成する。その後、層間絶縁膜23をパターニングして第1のコンタクトホール23aを形成し、第1のコンタクトホール23a内に第1のコンタクトプラグ24を形成する。
第1のコンタクトプラグ24の形成に際しては、第1のコンタクトホール23a内と層間絶縁膜23の上とにグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成し、更にその上にCVD法でタングステン膜を形成する。その後、層間絶縁膜23の上の余分なグルー膜とタングステン膜とをCMP法で除去し、第1のコンタクトホール23a内にのみグルー膜とタングステン膜とを第1のコンタクトプラグ24として残す。
次に、この第1のコンタクトプラグ24と層間絶縁膜23の上に金属積層膜を形成し、その金属積層膜をパターニングして配線25とする。その金属積層膜としては、例えば、アルミニウム膜を含む金属積層膜をスパッタ法で形成し得る。
図22は、本工程を終了した時点における平面図であって、上記の図21は図22のX1-X1線に沿う断面図に相当する。
図22に示すように、LDMOSトランジスタ領域Iの第1のゲート電極13aは平面視で帯状であって、その中央付近の一部が凹部2a内に形成される。そして、その凹部2aは、平面視で第1の絶縁膜2の内側に位置する。
また、図23は、図22のX2-X2線に沿う断面図である。
図23に示すように、第1のゲート電極13aと第2のゲート電極13bの各々の上の層間絶縁膜23には第2のコンタクトホール23bが形成される。そして、第2のコンタクトホール23b内には、既述の第1のコンタクトプラグ24と同一工程で第2のコンタクトプラグ26が形成され、第2のコンタクトプラグ26を介して第1のゲート電極13aと第2のゲート電極13bにゲート電圧が印加される。
以上により、本実施形態に係る半導体装置の基本構造が完成する。
図24は、その半導体装置が備えるLDMOSトランジスタ30の拡大断面図である。
図24に示すように、本実施形態では、第2の領域5内であって、ドレイン領域21と接合面Jとの間の半導体基板1に溝1aを形成し、その溝1a内に第1の絶縁膜2を形成する。更に、第1の絶縁膜2に凹部2aを形成してその中に第1のゲート電極13aを設ける。
このような凹部2aがない図1の例では、ゲート電極42の下において電界Eが集中するのを緩和して耐圧を向上させるために、STIによる絶縁膜43を形成した。
ところが、耐圧を向上させるべく絶縁膜43を厚くして第2の領域5とゲート電極42との間隔Dが広がりすぎると、チャネルで起きる空乏層の広がりに起因した耐圧向上の効果が弱まってしまう。
また、絶縁膜43を薄くすれば空乏層がより広がり耐圧が向上するが、実際には絶縁膜43はSTI用の素子分離絶縁膜と同時に形成するため、絶縁膜43の厚さを変更することはプロセス上困難である。更に、絶縁膜43を薄くするために、STI用の素子分離絶縁膜とは別工程で絶縁膜43を形成したのでは、工程数が増えるという問題が生じてしまう。
これに対し、本実施形態では、第1の絶縁膜2に凹部2aを形成してその中に第1のゲート電極13aを設ける。そのため、第1の絶縁膜2の厚さを変更したり、第1のゲート電極14aの下に別途溝を形成したりせずとも、第1のゲート電極13aの端部13xから出る電界Eが集中するのを緩和する効果と、空乏層の広がりの効果とを得ることができる。
ここで、ドレイン耐圧は、凹部2aの深さや幅等のパラメータに依存すると考えられる。
本願発明者は、これらのパラメータによってドレイン耐圧がどのように変わるのかを調査した。
図25は、その調査に使用した計算モデルの断面図である。
なお、図25において、図24で説明したのと同じ要素には図25におけるのと同じ符号を付し、以下ではその説明を省略する。
図25においては、ドレイン耐圧に影響を与え得るパラメータとしてa~eを例示している。これらのパラメータa~eは次のように定義される。
a:半導体基板1の表面1xから測った凹部2aの深さ
b:第1の溝1aの側面のうちソース領域20寄りの側面1eと、凹部2aの側面のうちソース領域20寄りの側面2eとの間隔
c:第1の溝1aの側面のうちドレイン領域21寄りの側面1fと、凹部2aの側面のうちドレイン領域21寄りの側面2fとの間隔
d:半導体基板1の表面1xから測った第1の溝1aの深さ
e:第1の溝1aの底面と凹部2aの底面との間隔
また、LDMOSトランジスタの特性を表す指標にはドレイン耐圧の他にRonAもある。RonAは、トランジスタのオン抵抗Ronとトランジスタの占有面積Aとの積として定義される。同一のドレイン耐圧を有する二つのトランジスタのうち、オン抵抗Ronが小さいトランジスタの方がチャネル幅を短くすることができるため占有面積Aが小さくなりRonAも小さくなる。よって、RonAが小さいほどトランジスタの性能が高いといえる。
a:半導体基板1の表面1xから測った凹部2aの深さ
b:第1の溝1aの側面のうちソース領域20寄りの側面1eと、凹部2aの側面のうちソース領域20寄りの側面2eとの間隔
c:第1の溝1aの側面のうちドレイン領域21寄りの側面1fと、凹部2aの側面のうちドレイン領域21寄りの側面2fとの間隔
d:半導体基板1の表面1xから測った第1の溝1aの深さ
e:第1の溝1aの底面と凹部2aの底面との間隔
また、LDMOSトランジスタの特性を表す指標にはドレイン耐圧の他にRonAもある。RonAは、トランジスタのオン抵抗Ronとトランジスタの占有面積Aとの積として定義される。同一のドレイン耐圧を有する二つのトランジスタのうち、オン抵抗Ronが小さいトランジスタの方がチャネル幅を短くすることができるため占有面積Aが小さくなりRonAも小さくなる。よって、RonAが小さいほどトランジスタの性能が高いといえる。
以下では、上記のドレイン耐圧と共にこのRonAの値も調査した。なお、RonAの算出に使用するオン抵抗Ronとしては、ドレイン領域21に0.1Vの電圧を印加した状態でトランジスタをオンにしたときのソース-ドレイン間の抵抗値を採用した。
(第1の調査)
本調査では、上記の深さaを様々に変化させた。なお、a以外のパラメータb~dは次の値に固定した。
本調査では、上記の深さaを様々に変化させた。なお、a以外のパラメータb~dは次の値に固定した。
b:0.2μm
c:0.2μm
d:0.35μm
このときのドレイン耐圧の調査結果を図26(a)に示す。なお、図26(a)のグラフの横軸は上記の深さaを表し、縦軸はドレイン耐圧を表す。また、白抜きの菱形で示される点は凹部2aがない場合の値である。
c:0.2μm
d:0.35μm
このときのドレイン耐圧の調査結果を図26(a)に示す。なお、図26(a)のグラフの横軸は上記の深さaを表し、縦軸はドレイン耐圧を表す。また、白抜きの菱形で示される点は凹部2aがない場合の値である。
図26(a)に示すように、ドレイン耐圧は深さaに明確に依存しており、深さaが0.2μmのときに最大値をとる。
また、深さはaが0μmよりも深く、かつ0.26μm以下のときに、凹部2aがない場合と比較してドレイン耐圧が高くなる。
このことから、LDMOSトランジスタ30のドレイン耐圧を高めるには、深さaを0μm以上0.26μm以下、より好ましくは0.2μmとすればよいことが明らかとなった。
一方、図26(b)は、RonAの調査結果を示す図である。なお、図26(b)の横軸は上記の深さaを表し、縦軸はRonAを表す。また、図26(a)と同様に、白抜きの点は凹部2aがない場合の値である。
図26(b)に示すように、RonAは深さaと共に低減する。よって、RonAを低減してLDMOSトランジスタ30を高性能化するには深さaをなるべく深くすればよい。
図27は、上記のドレイン耐圧とRonAとの相関図である。
図27のグラフには、図26(a)のピークを反映したピークが現れる。
図28~図30は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。計算に際しては、ゲート電圧を0V、ソース電圧を0V、ドレイン電圧を30Vとした。
このうち、図28は深さaを0μmとしたときに得られたものであり、凹部2aを形成しない場合の結果である。
この場合は、第1のゲート電極13aとn型の第2の領域5とが第1の絶縁膜2によって大きく隔てられている。よって、第1のゲート電極13aが空乏層DLを押し広げる能力が小さく、空乏層DLは第1の絶縁膜2の近くに停留している。
一方、図29は、深さaを0.2μmとしたときの結果を示す図である。
図29に示すように、この場合は凹部2aを形成したことで第1のゲート電極13aが第2の領域5に近づくため、第1のゲート電極13aのゲート電圧によって空乏層DLが大きく押し広げられる。図15のように深さが0.2μmのときにドレイン耐圧が高められたのは、このような空乏層DLの拡大によるものと考えられる。
また、図30は、深さaを0.3μmとしたときの結果を示す図である。
この場合、空乏層DLの広がりの範囲は図29の場合と略同じであるが、点線円Aに示すように、第1の絶縁膜2の下面において電界が集中している領域が現れる。これは、深さaを深くしたために第1の絶縁膜2が薄くなり、第1のゲート電極13aの13x(図24参照)から出る電界が第1の絶縁膜2で弱められずに第2の領域5に到達したためと考えられる。
このように電界が集中するとドレイン耐圧の低下を招く。よって、この結果から、ドレイン電圧の向上という観点からは深さaを過度に深くするのは好ましくないことが明らかとなった。
図31及び図32は、デバイスシミュレータによって電流密度分布を計算して得られた図である。計算に際しては、ゲート電圧を5.6V、ソース電圧を0V、ドレイン電圧を0.1Vとした。
このうち、図31は深さaを0μmとしたときに得られたものであり、凹部2aを形成しない場合の結果である。
この場合は、第1の絶縁膜2の下面において電流が拡散している。このように拡散すると、電流が受ける抵抗が大きくなるため、トランジスタのオン抵抗が上昇してRonAが増大してしまう。
一方、図32は、深さaを0.2μmとしたときの結果を示す。
この場合は、図31におけるのと比較して電流の拡散が抑制され、第1の絶縁膜2の下面に電流が集中している。このように電流が集中するとトランジスタのオン抵抗が低減する。
この結果から、深さaを0.2μm程度の適度な値とすることでトランジスタのオン抵抗を低くし、トランジスタのRonAを低減できることが明らかとなった。
(第2の調査)
本調査では、図25に示した各パラメータa~eのうち間隔bを様々に変化させた。
本調査では、図25に示した各パラメータa~eのうち間隔bを様々に変化させた。
なお、b以外のパラメータa、c、dは次の値に固定した。
a:0.2μm
c:0.2μm
d:0.35μm
このときのドレイン耐圧の調査結果を図33(a)に示す。なお、図33(a)のグラフの横軸は上記の間隔bを表し、縦軸はドレイン耐圧を表す。
c:0.2μm
d:0.35μm
このときのドレイン耐圧の調査結果を図33(a)に示す。なお、図33(a)のグラフの横軸は上記の間隔bを表し、縦軸はドレイン耐圧を表す。
図33(a)に示すように、ドレイン耐圧は間隔bにも明確に依存しており、間隔bが0.1μmのときに最大値をとる。
なお、間隔bが0μmのときは第1のゲート電極13aと第2の領域5とが接してしまい、LDMOSトランジスタ30が機能しなくなってしまう。よって、トランジスタとして機能するかどうかの境目であるb=0μmを基準にし、このときのドレイン耐圧よりも高いドレイン耐圧を得るには、図33(a)の結果から間隔bを0.05μm以上0.45μm以下とすればよいことも分かる。
一方、図33(b)は、RonAの調査結果を示す図である。なお、図33(b)の横軸は上記の間隔bを表し、縦軸はRonAを表す。
図33(b)に示すように、RonAは間隔bと共に増大する。よって、RonAを低い値に維持してLDMOSトランジスタ30の高性能化を図るには、間隔bをなるべく小さくすればよい。
図34及び図35は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。計算に際しては、ゲート電圧を0V、ソース電圧を0V、ドレイン電圧を40Vとした。
このうち、図34は、間隔bを0μmとしたときに得られた結果を示す図である。
この場合は、第1のゲート電極13aの端部13yの近くにおいて、点線円Bに示すように電界の集中が発生している。これは、間隔bを0μmとしたことで、端部13yから出た電界が第1の絶縁膜2で弱められずに第2の領域5に強く作用するためと考えられる。
このような電界の集中は、ドレイン耐圧の低下を招くので、なるべく避けるのが好ましい。
一方、図35は、間隔bを0.2μmとしたときに得られた結果を示す図である。
この場合には、図34におけるような顕著な電界の集中が発生していない。このことから、電界の集中を防いでドレイン耐圧を高めるには、間隔bを適度に大きくするのが好ましいことが明らかとなった。
(第3の調査)
本調査では、図25に示した各パラメータa~eのうち間隔cを様々に変化させた。
本調査では、図25に示した各パラメータa~eのうち間隔cを様々に変化させた。
なお、c以外のパラメータa、b、dは次の値に固定した。
a:0.2μm
b:0.2μm
d:0.35μm
このときのドレイン耐圧の調査結果を図36(a)に示す。なお、図36(a)のグラフの横軸は上記の間隔cを表し、縦軸はドレイン耐圧を表す。
b:0.2μm
d:0.35μm
このときのドレイン耐圧の調査結果を図36(a)に示す。なお、図36(a)のグラフの横軸は上記の間隔cを表し、縦軸はドレイン耐圧を表す。
図36(a)に示すように、ドレイン耐圧は間隔cにも明確に依存しており、間隔cが0.1μmのときに最大値をとる。
ここで、第2の調査と同様に、間隔cが0μmのときは第1のゲート電極13aと第2の領域5とが接してしまいLDMOSトランジスタ30が機能しなくなってしまう。よって、トランジスタとして機能するかどうかの境目であるc=0μmを基準にし、このときのドレイン耐圧よりも高いドレイン耐圧を得るには、間隔cを0.05μm以上とすればよいことも分かる。
また、図36(b)は、RonAの調査結果を示す図である。なお、図36(b)の横軸は上記の間隔cを表し、縦軸はRonAを表す。
図36(b)に示すように、RonAは間隔cと共に増大するので、RonAを低い値に維持してLDMOSトランジスタ30の高性能化を図るには間隔cをなるべく小さくすればよいことも明らかとなった。
図37及び図38は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。計算に際しては、ゲート電圧を0V、ソース電圧を0V、ドレイン電圧を30Vとした。
このうち、図37は、間隔cを0μmとしたときに得られた結果を示す図である。
この場合は、第1のゲート電極13aの端部13xの近くにおいて、点線円Cに示すように電界の集中が発生している。これは、間隔cを0μmとしたことで、端部13xから出た電界が第1の絶縁膜2で弱められずに第2の領域5に強く作用するためと考えられる。
既述のように、このような電界の集中は、ドレイン耐圧の低下を招くので、なるべく避けるのが好ましい。
一方、図38は、間隔cを0.2μmとしたときに得られた結果を示す図である。
この場合には、図37におけるような顕著な電界の集中が発生していない。このことから、電界の集中を防いでドレイン耐圧を高めるには、間隔cを適度に大きくするのが好ましいことが明らかとなった。
(第4の調査)
本調査では、図25に示した各パラメータa~eのうち間隔eを様々に変化させた。なお、パラメータb、cはいずれも0.2μmに固定した。また、深さdについては、0.25μm、0.35μm、及び0.45μmの各場合について調査した。
本調査では、図25に示した各パラメータa~eのうち間隔eを様々に変化させた。なお、パラメータb、cはいずれも0.2μmに固定した。また、深さdについては、0.25μm、0.35μm、及び0.45μmの各場合について調査した。
このときのドレイン耐圧の調査結果を図39(a)に示す。なお、図39(a)のグラフの横軸は上記の間隔eを表し、縦軸はドレイン耐圧を表す。
図39(a)に示すように、ドレイン耐圧は、間隔dによらずに間隔eが0.1μm以上0.2μm以下の範囲内で最大値をとることが明らかとなった。
また、図39(b)は、RonAの調査結果を示す図である。なお、図39(b)の横軸は上記の間隔eを表し、縦軸はRonAを表す。
図39(b)に示すように、RonAは間隔eと共に増大するので、RonAを低い値に維持してLDMOSトランジスタ30の高性能化を図るには間隔eをなるべく小さくすればよいことも明らかとなった。
図40は、上記のドレイン耐圧とRonAとの相関図である。
図40に示すように、各々のグラフには図39(a)のピークを反映したピークが現れる。
(第5の調査)
図41(a)、(b)は、この調査で使用した計算モデルの断面図である。なお、図41(a)、(b)において、図24で説明したのと同じ要素には図24におけるのと同じ符号を付し、以下ではその説明を省略する。
図41(a)、(b)は、この調査で使用した計算モデルの断面図である。なお、図41(a)、(b)において、図24で説明したのと同じ要素には図24におけるのと同じ符号を付し、以下ではその説明を省略する。
図41(a)は、本実施形態のモデルであって、第1の絶縁膜2に凹部2aを形成した計算モデルである。
一方、図41(b)は、第1の絶縁膜2に凹部2aを設けずに、第1の絶縁膜2の平坦な上面の上に第1の絶縁膜11を介して第1のゲート電極13aを形成した比較例に係る計算モデルである。この比較例では、間隔eを第1の絶縁膜2の厚さとして定義している。
本実施形態のように凹部2aを形成しなくても、この比較例のように第1の絶縁膜2を薄くすれば第1のゲート電極13aの端部13xが第2の領域5に近接するので、ゲート電圧によって第2の領域5の空乏層を押し広げられるとも考えられる。
そこで、本願発明者は、図41(a)と図41(b)の各々のモデルのドレイン耐圧を調査した。その結果を図42に示す。
図42の横軸は上記の間隔eを表し、縦軸はドレイン耐圧を表す。
図42に示すように、比較例では間隔eを狭くしてもドレイン耐圧の上昇は僅かである。
これに対し、本実施形態では、間隔eを狭くすることによりドレイン耐圧が顕著に向上する。このことから、本実施形態のように第1の絶縁膜2に凹部2aを形成し、その中に第1のゲート電極13aを埋め込むことがドレイン耐圧の向上に有効であることが確認された。
図43及び図44は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。
これらのうち、図43は比較例(図41(b))の計算結果であり、図44は本実施形態(図41(a))の計算結果である。
なお、計算に際しては、ゲート電圧を0V、ソース電圧を0V、ドレイン電圧を30Vとした。
図43と図44とを比較して明らかなように、本実施形態の方が空乏層DLがドレイン領域21側に拡大しており電界の変化が緩やかである。これは、本実施形態では、半導体基板1の表面1xよりも下に第1のゲート電極13aの下面が位置しているため、空乏層DLを押し広げる効果が比較例よりも大きいためである。
これらの理由により、図42のように本実施形態のドレイン耐圧が比較例よりも高められたと考えられる。
(第2実施形態)
第1実施形態では、図11の工程でドライエッチングにより第1の絶縁膜2に凹部2aを形成した。
第1実施形態では、図11の工程でドライエッチングにより第1の絶縁膜2に凹部2aを形成した。
これに対し、本実施形態では、以下のようにしてウエットエッチングにより凹部2aを形成する。
図45~図50は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図45~図50において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
この半導体装置を製造するには、まず、第1実施形態で説明した図2~図7の工程を行うことにより、図45に示す断面構造を得る。
次に、図46に示すように、半導体基板1の上に第13のレジスト膜113を形成する。
ロジック回路領域IIにおいては、第13のレジスト膜113は、n型低電圧領域n(low)を除く領域を覆うように形成される。
一方、LDMOS領域Iにおける第13のレジスト膜113は、第1の溝1a内の第1の絶縁膜2の一部領域PRが露出する開口113aを有する。
そして、第13のレジスト膜113をマスクにしながら、上記の一部領域PRにおける第1の絶縁膜2と、n型低電圧領域n(low)における半導体基板1とに、p型不純物としてボロンをイオン注入する。
そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを230keV、ドーズ量を1×1012cm-2~5×1013cm-2とする条件でこのイオン注入を行う。
これにより、n型低電圧領域n(low)に第2のp型領域7を形成するのと同時に、一部領域PRにおける第1の絶縁膜2にp型不純物を注入することができる。
なお、このイオン注入を複数回に分けて行ってもよい。
その後に、n型低電圧領域n(low)に後で形成される第3のMOSトランジスタ33(図21参照)の閾値電圧を調節するために、第13のレジスト膜113を引き続きマスクにしながらn型低電圧領域n(low)にp型不純物をイオン注入し、第3のp型領域8を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを32keV、ドーズ量を2×1012cm-2~2×1013cm-2でボロンを注入し得る。
このボロンは、開口113aを通じて一部領域PRにおける第1の絶縁膜2にも注入される。
このイオン注入を終了した後、第13のレジスト膜113は除去される。
次いで、図47に示すように、第1の絶縁膜2の一部領域PRが露出する開口114aを備えた第14のレジスト膜114を半導体基板1の上に形成する。
なお、ロジック回路領域IIにおける第14のレジスト膜114は、p型低電圧領域p(low)を除く領域を覆うように形成される。
そして、第14のレジスト膜114をマスクにしながら、上記の一部領域PRにおける第1の絶縁膜2と、p型低電圧領域p(low)における半導体基板1とに、n型不純物としてリンをイオン注入する。
そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを500keV、ドーズ量を5×1012cm-2~5×1013cm-2とする条件でこのイオン注入を行う。
これにより、p型低電圧領域p(low)に第2のn型領域9を形成するのと同時に、一部領域PRにおける第1の絶縁膜2にn型不純物を注入することができる。
なお、このイオン注入を複数回に分けて行ってもよい。
その後に、p型低電圧領域p(low)に後で形成される第4のMOSトランジスタ34の閾値電圧を調節するために、第14のレジスト膜114を引き続きマスクにしながらp型低電圧領域p(low)にn型不純物をイオン注入し、第3のn型領域10を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを180keV、ドーズ量を2×1012cm-2~2×1013cm-2で砒素を注入し得る。
この砒素は、開口114aを通じて一部領域PRにおける第1の絶縁膜2にも注入される。
このイオン注入を終了した後、第14のレジスト膜114は除去される。
次いで、図48に示すように、窒素雰囲気中で基板温度を1000℃、処理時間を10秒程度とする条件で半導体基板1を熱処理し、第2のp型領域7と第2のn型領域9の各々の不純物を活性化させる。
また、この熱処理により第2のp型領域7と第2のn型領域9の各々の不純物プロファイルがブロードとなり、第2のp型領域7がpウェルになると共に、第2のn型領域9がnウェルになる。
なお、この熱処理によって拡散した第3のp型領域8と第3のn型領域10は以降の図において図示を省略する。
次に、図49に示すように、半導体基板1の表面1xを熱酸化することにより、LDMOS領域Iとロジック回路領域IIの各々に第2の絶縁膜11として厚さが10nm程度の熱酸化膜を形成する。
そして、図50に示すように、第2の絶縁膜11の上に第15のレジスト膜115を形成する。
LDMOS領域Iにおいては、第15のレジスト膜115は開口115aを備えており、その開口115aから第1の絶縁膜2の一部領域PRが露出する。
一方、ロジック回路領域IIにおいては、第15のレジスト膜115はn型高電圧領域n(high)とp型高電圧領域p(high)とを覆い、n型低電圧領域n(low)とp型低電圧領域p(high)は第15のレジスト膜115で覆われずに露出する。
そして、第15のレジスト膜115をマスクにしながら、n型低電圧領域n(low)とp型低電圧領域p(high)における第2の絶縁膜11をフッ酸溶液でウエットエッチングして除去する。
また、これと同時に、開口115aを通じて第1の絶縁膜2もウエットエッチングし、第1の絶縁膜2に凹部2aを形成する。
ここで、本実施形態では、このウエットエッチングの前に図46や図47の工程で予め第1の絶縁膜2の一部領域PRに不純物を注入しているが、不純物を含む酸化シリコンのフッ酸溶液に対するエッチングレートは不純物を含まない場合よりも速くなる。
そのため、n型低電圧領域n(low)とp型低電圧領域p(high)における第1の絶縁膜2のエッチング速度は一部領域PRにおけるよりも遅くなる。よって、n型低電圧領域n(low)とp型低電圧領域p(high)における第1の絶縁膜2の上面が半導体基板1の表面1xよりも低下するのを防止しつつ、一部領域PRにおいては設計通りの深さを有する凹部2aを形成することが可能となる。
このウエットエッチングを終了後に、第15のレジスト膜115は除去される。
この後は、第1実施形態で説明した図14~図21と同じ工程を行うことで、図21に示したような半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図50に示したように、n型低電圧領域n(low)とp型低電圧領域p(high)における第2の絶縁膜11を除去する工程が第1の絶縁膜2に凹部2aを形成する工程を兼ねるので工程の簡略化を図ることができる。
しかも、図46や図47の工程における不純物の注入により、LDMOSトランジスタ領域Iとロジック回路領域IIとで第1の絶縁膜2のエッチングレートに差を出すことができ、ロジック回路領域IIの素子分離用の第1の絶縁膜2がエッチングされるのを防止できる。
(第3実施形態)
第1実施形態では、図22に示したように、第1のゲート電極13aは平面視で帯状である。
第1実施形態では、図22に示したように、第1のゲート電極13aは平面視で帯状である。
これに対し、本実施形態では、第1のゲート電極13aを平面視でリング状にする。
図51は、本実施形態に係る半導体装置の平面図である。
図51に示すように、LDMOS領域Iにおいては、第1の領域3と第2の領域5とのpn接合面Jのうち、半導体基板1の表面に現れた部分は平面視でリング状である。そして、第1のゲート電極13aは、半導体基板1の表面に現れた部分のpn接合面Jを平面視で覆うリング状に形成される。
これにより、pn接合面Jの全ての部分が第1のゲート電極13aで覆われた構造となるため、pn接合面Jの全ての部分に第1のゲート電極13aに印加するゲート電圧が作用することになる。
図52は、図51のX3-X3線に沿う断面図である。
LDMOS領域Iでは上記のようにpn接合面Jにゲート電圧が作用するため、そのゲート電圧によって第2の領域3の略全域に空乏層を広げることが可能となり、pn接合面Jにおいて耐圧が弱い部分をなくすことができる。これにより、本実施形態では、第1実施形態よりもLDMOSトランジスタ30のドレイン耐圧を更に高めることができるようになる。
しかも、本実施形態でも第1の絶縁膜2の凹部2aに第1のゲート電極13aを埋め込むため、第1実施形態と同じ理由によってドレイン耐圧を高めることができる。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図53~図56は、本実施形態に係る半導体装置の製造途中の断面図である。
なお、図53~図56において、第1実施形態で説明したのと同じ要素には第1実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
この半導体装置を製造するには、まず、第1実施形態で説明した図2の工程を行うことにより、図53に示すように、半導体基板1の第1の溝1aと第2の溝1bの各々に第1の絶縁膜2が埋め込まれた構造を得る。
次に、図54に示すように、ロジック回路領域IIに第16のレジスト膜116を形成する。そして、第16のレジスト膜116をマスクにしてLDMOS領域Iの半導体基板1にn型不純物としてリンをイオン注入することにより、第1の溝1aよりも深いn型の第2の領域5を形成する。
n型の第2の領域5は、第1の溝1aを内側に含むように形成され、第1実施形態で説明したようにLDMOSトランジスタのn型のドリフト領域として機能する。
このイオン注入の条件としては、例えば、加速エネルギを300keV~2MeV、ドーズ量を1×1012cm-2~3×1013cm-2とする条件を採用し得る。なお、このイオン注入を複数回に分けて行ってもよい。
この後に、第16のレジスト膜116は除去される。
次に、図55に示すように、LDMOS領域Iとロジック回路領域IIの各々に第17のレジスト膜117を形成する。
第17のレジスト膜117は、LDMOS領域Iの第1の溝1aの横に開口117aを有すると共に、n型高電圧領域n(high)を除くロジック回路領域IIを覆う。
そして、第17のレジスト膜117をマスクにしながら、LDMOS領域Iにおける第2の領域5とn型高電圧領域n(high)の半導体基板1にp型不純物としてボロンをイオン注入する。これにより、第1の溝1aと第2の溝1bの各々よりも深く、かつ、第2の領域5よりも浅いp型の第1の領域3が形成されることになる。
そのイオン注入の条件は特に限定されないが、本実施形態ではそのイオン注入を二回に分けて行う。一回目の条件としては加速エネルギ420keV、ドーズ量1×1012cm-2~5×1013cm-2を採用し、二回目の条件としては加速エネルギ150keV、ドーズ量1×1012cm-2~5×1013cm-2を採用し得る。
このようにして形成された第1の領域3のうち、LDMOS領域Iに形成された部分はLDMOSのp型のボディ領域として供され、n型高電圧領域n(high)に形成された部分の第1の領域3はpウェルとして供される。
この後に、第17のレジスト膜117は除去される。
次いで、図56に示すように、第1実施形態の図11の工程と同様に半導体基板1の上に第7のレジスト膜107を形成する。そして、第1実施形態と同じエッチング条件を採用し、開口107aを通じて第1の溝1a内の第1の絶縁膜2をドライエッチングすることにより第1の絶縁膜2に凹部2aを形成する。
このエッチングを終了した後に、第7のレジスト膜107は除去される。
この後は、第1実施形態で説明した図12~図21と同じ工程を行うことにより、図52に示した本実施形態に係る半導体装置の基本構造を得ることができる。
以上、各実施形態について詳細に説明したが、各実施形態に係る半導体装置の用途は特に限定されない。例えば、高電圧で駆動可能なLDMOSトランジスタ30の特徴を活かして、LED(Light Emitting Device)照明のコントローラ、バッテリーチャージャ、及び太陽光発電システム等ように高電圧を使用する電子機器にこれらの半導体装置を使用し得る。また、自動車が備えるナビゲーションシステム、照明、及びボディ制御部品等の自動車関連製品にもこれらの半導体装置を適用し得る。また、無線通信を行う製品や、モーター等の駆動機構の制御を伴う製品にもこれらの半導体装置を適用し得る。
また、ロジック回路領域IIに形成された第1~第4のMOSトランジスタ33~34は、上記の各電子機器の制御回路等に使用し得る。
Claims (17)
- 半導体基板と、
前記半導体基板に形成された第1の導電型のソース領域と、
前記半導体基板に形成され、第1の不純物濃度を有する前記第1の導電型のドレイン領域と、
前記半導体基板に形成され、かつ前記ソース領域に接して形成された第2の導電型の第1の領域と、
前記半導体基板に形成され、前記第1の領域との接合面を備え、前記ドレイン領域に接して形成された、前記第1の不純物濃度よりの低い第2の不純物濃度を有する前記第1の導電型の第2の領域と、
前記第2の領域内にあって、前記ドレイン領域と前記接合面との間に形成された溝と、
前記溝内に形成され、上面に凹部を備えた第1の絶縁膜と、
前記ソース領域と前記溝との間の前記半導体基板の上に形成された第2の絶縁膜と、
前記第2の絶縁膜の上と前記凹部内とに形成され、前記第1の領域、前記第2の領域、及び前記接合面の各々の上方に位置するゲート電極とを有する半導体装置。 - 前記半導体基板の前記表面から測った前記凹部の深さは、0μmよりも深く、かつ、0.26μm以下であることを特徴とする請求項1に記載の半導体装置。
- 前記溝の側面のうち前記ソース領域寄りの側面と、前記凹部の側面のうち前記ソース領域寄りの側面との間隔は、0.05μm以上0.45μm以下であることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記溝の側面のうち前記ドレイン領域寄りの側面と、前記凹の側面のうち前記ドレイン領域寄りの側面との間隔は0.05μm以上であることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。
- 前記溝の底面と前記凹部の底面との間隔は、0.1μm以上0.2μm以下であることを特徴とする請求項1に記載の半導体装置。
- 前記第1の領域は、前記溝よりも深く形成され、
前記第2の領域は、前記第1の領域内に形成されて、該第1の領域よりも浅く、かつ、前記溝よりも深いことを特徴とする請求項1乃至請求項5のいずれかに記載の半導体装置。 - 前記接合面は平面視でリング状であり、
前記ゲート電極は、平面視で前記接合面を覆うリング状であることを特徴とする請求項1乃至請求項5のいずれか1項に記載の半導体装置。 - 前記第2の領域は、前記溝よりも深く形成され、
前記第1の領域は、前記第2の領域内に形成されて、該第2の領域よりも浅く、かつ、前記溝よりも深いことを特徴とする請求項7に記載の半導体装置。 - 同一の深さで前記溝が複数形成され、
隣り合う二つの前記溝の間にMOS(Metal Oxide Silicon)トランジスタが形成されたことを特徴とする請求項1乃至請求項8のいずれか1項に記載の半導体装置。 - 半導体基板の表面に溝を形成する工程と、
前記溝内に第1の絶縁膜を形成する工程と、
前記半導体基板に、第1の導電型の第1の領域を形成する工程と、
前記半導体基板に、前記溝を内側に含み、前記第1の領域との接合面を備えた、第1の不純物濃度を有する第2の導電型の第2の領域を形成する工程と、
前記第1の絶縁膜の上面に凹部を形成する工程と、
前記半導体基板の前記表面に第2の絶縁膜を形成する工程と、
前記第1の領域、前記第2の領域、及び前記接合面の各々の上の前記第2の絶縁膜の上、並びに前記凹部内に連続するゲート電極を形成する工程と、
前記溝の前記第2の領域に接し、前記半導体基板の表面に位置し、前記第1の不純物濃度よりも高い第2の不純物濃度を有する前記第2の導電型のドレイン領域を形成する工程と、
前記第1の領域に接して前記半導体基板の表面に、前記溝と前記接合面とを介して前記ドレイン領域と対向する前記第2の導電型のソース領域を形成する工程と、
を有し、
前記凹部は平面視で前記第1の絶縁膜の内側に位置する半導体装置の製造方法。 - 前記凹部を形成する工程の前に、前記凹部を形成する部分の前記第1の絶縁膜に不純物を注入する工程を更に有し、
前記凹部を形成する工程は、前記不純物を注入した後、前記第1の絶縁膜をウエットエッチングすることにより行われることを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記溝を形成する工程において該溝を複数形成し、
前記不純物を注入する工程において、隣り合う二つの前記溝の間の前記半導体基板にも前記不純物を注入し、
前記不純物を注入した後、隣り合う二つの前記溝の間にMOSトランジスタを形成する工程を更に有することを特徴とする請求項11に記載の半導体装置の製造方法。 - 前記第2の絶縁膜を形成する工程において、隣り合う二つの前記溝の間の前記半導体基板の表面にも前記第2の絶縁膜を形成し、
前記凹部を形成する工程において、隣り合う二つの前記溝の間の前記第2の絶縁膜を前記ウエットエッチングにより除去することを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記凹部を形成する工程の後、隣り合う二つの前記溝の間の前記半導体基板の前記表面に、前記第2の絶縁膜よりも薄い第3の絶縁膜を形成する工程を更に有することを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第1の領域を形成する工程において、前記溝よりも深く該第1の領域を形成し、
前記第2の領域を形成する工程において、前記第1の領域内に該第2の領域を形成すると共に、前記第1の領域よりも浅く、かつ、前記溝よりも深く前記第2の領域を形成することを特徴とする請求項10乃至請求項14のいずれかに記載の半導体装置の製造方法。 - 前記接合面を平面視でリング状に形成することを特徴とする請求項10乃至請求項14のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の領域を形成する工程において、前記溝よりも深く該第2の領域を形成し、
前記第1の領域を形成する工程において、前記第2の領域内に該第1の領域を形成すると共に、前記第2の領域よりも浅く、かつ、前記溝よりも深く前記第1の領域を形成することを特徴とする請求項16に記載の半導体装置の製造方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017028116A (ja) * | 2015-07-23 | 2017-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN109509739A (zh) * | 2017-09-14 | 2019-03-22 | 株式会社东芝 | 半导体装置 |
WO2021232806A1 (zh) * | 2020-05-18 | 2021-11-25 | 华润微电子(重庆)有限公司 | 沟槽栅金属氧化物半导体场效应管及其制备方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005183633A (ja) * | 2003-12-18 | 2005-07-07 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
JP2008182106A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | 半導体装置 |
JP2010258226A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
2012
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Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005183633A (ja) * | 2003-12-18 | 2005-07-07 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
JP2008182106A (ja) * | 2007-01-25 | 2008-08-07 | Denso Corp | 半導体装置 |
JP2010258226A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017028116A (ja) * | 2015-07-23 | 2017-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN109509739A (zh) * | 2017-09-14 | 2019-03-22 | 株式会社东芝 | 半导体装置 |
WO2021232806A1 (zh) * | 2020-05-18 | 2021-11-25 | 华润微电子(重庆)有限公司 | 沟槽栅金属氧化物半导体场效应管及其制备方法 |
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