WO2014037995A1 - 半導体装置とその製造方法 - Google Patents

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渡辺　賢治
有吉　潤一
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富士通セミコンダクター株式会社
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    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • MOS Metal Oxide ⁇ Silicon
  • LDMOS Laterally iff Diffused ⁇ ⁇ MOS transistors are easy to achieve high withstand voltage, so they are used in fields where high voltages are used such as automobiles. ing.
  • the n-type LDMOS transistor includes a low-concentration n-type diffusion region called a drift diffusion region and a p-type body region, and the drain breakdown voltage is increased by greatly expanding a depletion layer in the n-type diffusion region.
  • the LDMOS transistor has room for further improvement in terms of further improving the drain breakdown voltage.
  • An object of the present invention is to increase the breakdown voltage of a transistor in a semiconductor device and a manufacturing method thereof.
  • a semiconductor substrate a source region of a first conductivity type formed on the semiconductor substrate, and the first conductivity formed on the semiconductor substrate and having a first impurity concentration.
  • a groove formed between the drain region and the bonding surface; a first insulating film formed in the groove and having a recess on an upper surface; and between the source region and the groove.
  • a second insulating film formed on the semiconductor substrate Is a top of the insulating film formed in said recess, said first region, said second region, and a semiconductor device having a gate electrode positioned above each of the bonding surface is provided.
  • FIG. 1 is a cross-sectional view of the LDMOS transistor used for the study.
  • FIG. 2 is a first cross-sectional view of the semiconductor device according to the first embodiment during manufacture.
  • FIG. 3 is a cross-sectional view (part 2) of the semiconductor device according to the first embodiment during manufacture.
  • FIG. 4 is a cross-sectional view (part 3) of the semiconductor device according to the first embodiment during manufacture.
  • FIG. 5 is a cross-sectional view (part 4) of the semiconductor device according to the first embodiment during manufacture.
  • FIG. 6 is a sectional view (No. 5) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 7 is a sectional view (No. 6) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 5 is a cross-sectional view (No. 6) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 8 is a cross-sectional view (part 7) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 9 is a sectional view (No. 8) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 10 is a sectional view (No. 9) in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 11 is a cross-sectional view (part 10) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 12 is a cross-sectional view (part 11) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 13 is a sectional view (No. 12) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 14 is a cross-sectional view (No.
  • FIG. 15 is a cross-sectional view (No. 14) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 16 is a cross-sectional view (No. 15) of the semiconductor device according to the first embodiment during manufacture.
  • FIG. 17 is a cross-sectional view (No. 16) of the semiconductor device according to the first embodiment while the semiconductor device is being manufactured.
  • FIG. 18 is a cross-sectional view (No. 17) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 19 is a cross-sectional view (No. 18) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 20 is a cross-sectional view (No.
  • FIG. 21 is a cross-sectional view (No. 20) of the semiconductor device according to the first embodiment in the middle of manufacture.
  • FIG. 22 is a plan view in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 23 is a cross-sectional view taken along line X2-X2 of FIG.
  • FIG. 24 is an enlarged cross-sectional view of an LDMOS transistor included in the semiconductor device according to the first embodiment.
  • FIG. 25 is a cross-sectional view of the calculation model used in the investigation in the first embodiment.
  • FIG. 26A is a diagram showing a result of investigating the drain breakdown voltage when the interval a is changed in the first embodiment, and FIG.
  • FIG. 26B is a diagram when the interval a is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
  • FIG. 27 is a correlation diagram between the drain breakdown voltage and RonA when the interval a is changed in the first embodiment.
  • FIG. 28 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval a is 0 ⁇ m in the first embodiment.
  • FIG. 29 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval a is 0.2 ⁇ m in the first embodiment.
  • FIG. 30 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval a is 0.3 ⁇ m in the first embodiment.
  • FIG. 31 is a diagram obtained by calculating the current density distribution with the device simulator when the interval a is 0 ⁇ m in the first embodiment.
  • FIG. 31 is a diagram obtained by calculating the current density distribution with the device simulator when the interval a is 0.2 ⁇ m in the first embodiment.
  • FIG. 33A is a diagram showing a result of investigating the drain breakdown voltage when the interval b is changed in the first embodiment, and FIG. 33B is an example when the interval b is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
  • FIG. 34 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval b is 0 ⁇ m in the first embodiment.
  • FIG. 34 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval b is 0 ⁇ m in the first embodiment.
  • FIG. 35 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval b is 0.2 ⁇ m in the first embodiment.
  • FIG. 36 (a) is a diagram showing the examination result of the drain withstand voltage when the interval c is changed in the first embodiment
  • FIG. 36 (b) is the case when the interval c is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
  • FIG. 37 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval c is 0 ⁇ m in the first embodiment.
  • FIG. 36 (a) is a diagram showing the examination result of the drain withstand voltage when the interval c is changed in the first embodiment
  • FIG. 36 (b) is the case when the interval c is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
  • FIG. 37 is a diagram obtained by calculating the electric field distribution and the position of the deple
  • FIG. 38 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer with the device simulator when the interval c is 0.2 ⁇ m in the first embodiment.
  • FIG. 39A is a diagram showing a result of investigating the drain breakdown voltage when the interval e is changed in the first embodiment
  • FIG. 39B is a diagram when the interval e is changed in the first embodiment. It is a figure which shows the investigation result of RonA.
  • FIG. 40 is a correlation diagram between the drain breakdown voltage and RonA when the interval e is changed in the first embodiment.
  • 41A and 41B are cross-sectional views of the calculation model used in the investigation in the first embodiment.
  • FIG. 42 is a diagram illustrating the drain breakdown voltage investigation results when the interval e is changed in each of the first embodiment and the comparative example.
  • FIG. 43 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer in the comparative example using a device simulator.
  • FIG. 44 is a diagram obtained by calculating the electric field distribution and the position of the depletion layer in the first embodiment using a device simulator.
  • FIG. 45 is a cross-sectional view (part 1) of the semiconductor device according to the second embodiment in the middle of manufacture.
  • FIG. 46 is a cross-sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the second embodiment.
  • FIG. 47 is a cross-sectional view (part 3) of the semiconductor device according to the second embodiment during manufacture.
  • FIG. 48 is a cross-sectional view (part 4) of the semiconductor device according to the second embodiment in the middle of manufacture.
  • FIG. 49 is a sectional view (No. 5) of the semiconductor device according to the second embodiment during the manufacturing thereof.
  • FIG. 50 is a cross-sectional view (No. 6) of the semiconductor device according to the second embodiment during manufacturing.
  • FIG. 51 is a plan view of a semiconductor device according to the third embodiment.
  • 52 is a cross-sectional view taken along line X3-X3 of FIG.
  • FIG. 53 is a cross-sectional view (part 1) of the semiconductor device according to the third embodiment in the middle of manufacture.
  • FIG. 54 is a cross-sectional view (No. 2) in the middle of manufacturing the semiconductor device according to the third embodiment.
  • FIG. 55 is a cross-sectional view (part 3) of the semiconductor device according to the third embodiment during manufacture.
  • FIG. 56 is a cross-sectional view (part 4) of the semiconductor device according to the third embodiment during manufacture.
  • Figure 1 is a cross-sectional view of the LDMOS transistor used for the study.
  • the LDMOS transistor 40 includes a gate electrode 42 formed on the semiconductor substrate 1 via a gate insulating film 41.
  • a p-type first region 3 called a body region is formed in the semiconductor substrate 1, and an n-type second region 5 called a drift region is formed in the first region 3.
  • an insulating film 43 such as a silicon oxide film is embedded in the second region 5, and an n-type source having a higher concentration than the second region 5 is formed in the semiconductor substrate 1 next to the gate electrode 42. Region 20 and n-type drain region 21 are formed.
  • the gate electrode 42 by applying a positive gate voltage to the gate electrode 42, the conductivity type of the surface layer of the p-type first region 3 is inverted, and the channel C is formed. As a result, the n-type source region 20 and the n-type drain region 21 are electrically connected, and the LDMOS transistor 40 is turned on.
  • the impurity concentration of the n-type second region 5 is lower than the impurity concentration of the n-type source region 20, depletion layers extending on both sides of the pn junction between the first region 3 and the second region 5 are present.
  • the drain breakdown voltage can also be increased by the depletion layer extending to the second region 3.
  • the drain withstand voltage is the maximum voltage that can be applied to the n-type drain region 21.
  • the insulating film 43 thicker than the gate insulating film 41 is provided next to the drain region 21, so that the electric field E emitted from the end 42 x of the gate electrode 42 is weakened by the insulating film 43.
  • the electric field E from concentrating on the second region 5 in the vicinity of the drain region 21 and to prevent the drain withstand voltage from being lowered due to the concentration of the electric field.
  • the distance D between the second region 5 and the gate electrode 42 is increased by the thickness of the insulating film 43. Since the depletion layer in the second region 5 is expanded by the gate voltage, the effect of expanding the depletion layer by the gate voltage is reduced when the distance D is increased in this way, and the drain due to the expansion of the depletion layer is reduced. There will be a limit to the improvement of breakdown voltage.
  • This semiconductor device is a combination of a MOS transistor for a logic circuit and a LDMOS for high voltage, and is manufactured as follows.
  • FIGS 2 to 21 are cross-sectional views in the course of manufacturing the semiconductor device according to the present embodiment.
  • a p-type silicon substrate is used as the semiconductor substrate 1 having the LDMOS region I and the logic circuit region II, and the first groove 1a is formed in the semiconductor substrate 1 by RIE (Reactive Ion Etching). And a plurality of second grooves 1b.
  • each groove 1a, 1b are not particularly limited.
  • the width W1 of the first groove 1a is set to about 1 ⁇ m to 2 ⁇ m
  • the width W2 of the second groove 1b is set to 0.5 ⁇ m or more, which is narrower than this.
  • the depth d of the first groove 1a and the second groove 1b is, for example, about 0.2 ⁇ m to 0.5 ⁇ m.
  • the present invention does not deny a manufacturing process in which the first groove 1a and the second groove 1b are formed in separate etching steps and the depth of the groove is set independently.
  • a silicon oxide film is formed as a first insulating film 2 in the grooves 1a and 1b and on the upper surface of the semiconductor substrate 1 by the CVD method, and the grooves 1a and 1b are completely formed by the first insulating film 2. fill in. After that, the excess first insulating film 2 on the upper surface of the semiconductor substrate 1 is removed by polishing by CMP (Chemical-Mechanical-Polishing) method, and the first insulating film 2 only in the first groove 1a and the second groove 1b. The insulating film 2 is left.
  • CMP Chemical-Mechanical-Polishing
  • channel 1b among the 1st insulating films 2 is provided as an element isolation insulating film for STI (Shallow * Trench * Isolation).
  • the element isolation structure is not limited to STI, and element isolation may be performed by LOCOS (Local Oxidation of Silicon).
  • the logic circuit region II is subdivided into an n-type high voltage region n (high), a p-type high voltage region p (high), an n-type low voltage region n (low), and a p-type low voltage region p (high). Each of these is separated by the second groove 1b.
  • each of the n-type high voltage region n (high) and the p-type high voltage region p (high) includes an n-type low voltage region n (low) and a p-type low voltage region p as described later.
  • a MOS transistor having a higher gate voltage than each of (high) is formed.
  • a first resist film 101 is formed on a semiconductor substrate 1, and the p-type high voltage region p (high), n-type low voltage region n (low), and p-type low are formed on the first resist film 101. Cover the voltage region p (low).
  • boron is ion-implanted as a p-type impurity into the LDMOS region I and the n-type high voltage region n (high) by ion implantation using the first resist film 101 as a mask, and the first groove 1a and the second groove 1b.
  • a p-type first region 3 deeper than each of the first and second regions 3 is formed.
  • the ion implantation conditions are not particularly limited.
  • the ion implantation is performed in two steps.
  • acceleration energy of 420 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 are adopted
  • an acceleration energy of 150 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 are adopted.
  • ⁇ 5 ⁇ 10 13 cm ⁇ 2 may be employed.
  • the portion formed in the LDMOS region I serves as a p-type body region of LDMOS.
  • the portion of the first region 3 formed in the n-type high voltage region n (high) is used as a p-well.
  • a second resist film 102 is formed on the semiconductor substrate 1. Then, using the second resist film 102 as a mask, boron is ion-implanted as a p-type impurity into a portion of the semiconductor substrate 1 not covered with the second resist film 102 to form the first p-type region 4. .
  • the first p-type region 4 serves to adjust the threshold voltage of each of the MOS transistor formed in the n-type high voltage region n (high) and the LDMOS transistor formed in the LDMOS region I.
  • the ion implantation conditions in this step are not particularly limited, but in this embodiment, the acceleration energy of boron is 15 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
  • a third resist film 103 is formed on the semiconductor substrate 1, and the n-type high voltage region n (high) and n-type low voltage region n ( low) and the p-type low voltage region p (low).
  • phosphorus is ion-implanted as an n-type impurity into the semiconductor substrate 1 while using the third resist film 103 as a mask to form an n-type second region 5.
  • the second region 5 functions as an n-type drift region of the LDMOS in the LDMOS region I, includes the first groove 1a on the inside, is deeper than the first groove 1a, and is the first region. It is formed shallower than 3. Further, a pn junction surface J between the first region 3 and the second region 5 is located beside the first groove 1 a, and the pn junction surface J is exposed on the surface of the semiconductor substrate 1.
  • the second region 5 serves as an n-well of the p-type high voltage region p (high).
  • the ion implantation conditions are not particularly limited.
  • phosphorus is implanted with the acceleration energy of 500 keV and the dose amount of 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 . Further, this ion implantation may be performed in a plurality of times.
  • the n-type drift region of the LDMOS region I and the n-well of the p-type high voltage region p (high) are simultaneously formed as described above, but these regions may be formed in separate steps.
  • a fourth resist film 104 is formed on the semiconductor substrate 1. Then, using the fourth resist film 104 as a mask, the semiconductor substrate 1 is doped with phosphorus as an n-type impurity under the conditions that the acceleration energy is 60 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2. To form a first n-type region 6 in the p-type high voltage region p (high).
  • the first n-type region 6 adjusts the threshold voltage of a MOS transistor that will be formed later in the p-type high voltage region p (high).
  • the semiconductor substrate 1 is heat-treated to activate the respective impurities in the first region 3 and the second region 5, and to diffuse the impurities to form the first region 3.
  • the impurity profiles of the first region 3 and the second region 5 are broadened.
  • This heat treatment can be performed, for example, in a nitrogen atmosphere by setting the substrate temperature to 1050 ° C. and the processing time to 30 minutes.
  • the first n-type region 6 diffused by this heat treatment is not shown in the subsequent drawings.
  • a fifth resist film 105 is formed on the semiconductor substrate 1.
  • the n-type low voltage region n (low) is obtained under the condition that the acceleration energy is 230 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2. Boron is ion-implanted as a p-type impurity to form a second p-type region 7.
  • the second p-type region 7 may be formed by multiple ion implantations.
  • the fifth resist film 105 is continuously used as a mask while the n-type low voltage region n (low) is used.
  • a p-type impurity is ion-implanted to form a third p-type region 8.
  • the ion implantation conditions at this time are not particularly limited.
  • boron can be implanted with an acceleration energy of 32 keV and a dose of 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
  • the fifth resist film 105 is removed.
  • a sixth resist film 106 is formed on the semiconductor substrate 1.
  • the p-type low voltage region p (low) is obtained under the conditions that the acceleration energy is 500 keV and the dose is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2.
  • Phosphorus is ion-implanted as an n-type impurity to form a second n-type region 9.
  • the second n-type region 9 may be formed by a plurality of ion implantations.
  • the sixth resist film 106 is continuously used as a mask to enter the p-type low voltage region p (low).
  • An n-type impurity is ion-implanted to form a third n-type region 10.
  • the ion implantation conditions at this time are not particularly limited.
  • phosphorus can be implanted under the conditions of an acceleration energy of 32 keV and a dose of 1 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
  • the sixth resist film 106 is removed.
  • the semiconductor substrate 1 is heat-treated in a nitrogen atmosphere under conditions where the substrate temperature is 1000 ° C. and the processing time is about 10 seconds, and the second p-type region 7 and the second n-type region are processed. Each impurity of 9 is activated.
  • the impurity profile of each of the second p-type region 7 and the second n-type region 9 becomes broad, the second p-type region 7 becomes a p-well, and the second n-type region 9 Becomes n-well.
  • the third p-type region 8 and the third n-type region 10 diffused by this heat treatment are not shown in the subsequent drawings.
  • a seventh resist film 107 is formed on the semiconductor substrate 1.
  • the seventh resist film 107 includes an opening 107 a above the first groove 1 a, and the semiconductor substrate 1 other than the opening 107 a is covered with the seventh resist film 107.
  • the recess 2a is formed in the first insulating film 2 by dry etching the first insulating film 2 in the first groove 1a through the opening 107a.
  • an etching gas used in this dry etching for example, there is a mixed gas of C 4 F 8 gas having a flow rate of 15 sccm, Ar gas having a flow rate of 800 sccm, and O 2 gas having a flow rate of 10 sccm.
  • the size of the recess 2a is not particularly limited.
  • the depth a of the recess 2a measured from the surface 1x of the semiconductor substrate 1 is 0.2 ⁇ m.
  • the interval b between the side surfaces 1e and 2e of the first groove 1a and the recess 2a and the interval c between the side surfaces 1f and 2f are both set to 0.2 ⁇ m.
  • the surface 1x of the semiconductor substrate 1 other than the first groove 1a is protected by the seventh resist film 107, so that the surface 1x is not damaged by this dry etching. Absent.
  • a thermal oxide film having a thickness of about 10 nm is formed as a second insulating film 11 in each of the LDMOS region I and the logic circuit region II. Form.
  • an eighth resist film 108 is formed on the second insulating film 11. Then, the second insulating film 11 in the n-type low voltage region n (low) and the p-type low voltage region p (low) is removed by wet etching with a hydrofluoric acid solution while using the eighth resist film 108 as a mask. .
  • the surface 1x of the semiconductor substrate 1 is thermally oxidized again, so that a third insulation is provided in each of the n-type low voltage region n (low) and the p-type low voltage region p (low).
  • a thermal oxide film is formed to a thickness of 5 nm.
  • the thickness of the second insulating film 11 also increases, so that the third insulating film 12 is thinner than the first insulating film 11.
  • a polysilicon film having a thickness of 180 nm is formed on each of the second insulating film 11 and the third insulating film 12 and in the recess 2a by the CVD method. Then, by patterning the polysilicon film, the first gate electrode 13a is formed in the LDMOS region I, and at the same time, a plurality of second gate electrodes 13b are formed in the logic circuit region II.
  • the first gate electrode 13 a is formed on the second insulating film 11 on each of the first region 3 and the second region 5 and between the regions 3 and 5. It is formed on the second insulating film 11 on the pn junction surface J. Further, the first gate electrode 13a is formed so as to continue from the second insulating film 11 into the recess 2a.
  • the second insulating film 11 and the third insulating film 12 that are not covered with the first gate electrode 13a and the second gate electrode 13b are also removed.
  • the second insulating film 11 and the third insulating film 12 remaining without being removed function as a gate insulating film under the first gate electrode 13a and the second gate electrode 13b.
  • the side surface 2f of the recess 2a and the side surface 13f of the first gate electrode 13a are in the same plane, but the side surface 13f extends to the surface 2x of the second insulating film 2 next to the side surface 13f. May be.
  • a ninth resist film 109 is formed on the semiconductor substrate 1, and arsenic is ion-implanted as an n-type impurity into the semiconductor substrate 1 while using the ninth resist film 109 as a mask.
  • each of the LDMOS region I, the n-type high voltage region n (high), and the n-type low voltage region n (low) functions as a part of an n-type source region and an n-type drain region described later.
  • An extension 14 is formed.
  • this ion implantation is performed under the conditions of an acceleration energy of 15 keV and a dose of 1 ⁇ 10 14 cm ⁇ 2 to 1 ⁇ 10 15 cm ⁇ 2 .
  • the n-type extension 14 is simultaneously formed in each of the LDMOS region I, the n-type high voltage region n (high), and the n-type low voltage region n (low). An n-type extension 14 may be formed.
  • a tenth resist film 110 is formed on the semiconductor substrate 1.
  • BF 2 is ion-implanted as a p-type impurity into the semiconductor substrate 1 while using the tenth resist film 110 as a mask, so that each of the p-type high voltage region p (high) and the p-type low voltage region p (low) is obtained.
  • a p-type extension 15 is formed on the substrate.
  • the ion implantation conditions are not particularly limited, but in this embodiment, the ion implantation is performed under the conditions of an acceleration energy of 80 keV and a dose of 1 ⁇ 10 13 cm ⁇ 2 to 2 ⁇ 10 14 cm ⁇ 2 .
  • the p-type extension 15 is simultaneously formed in each of the p-type high voltage region p (high) and the p-type low voltage region p (low), but the p-type extension 15 is separately provided in these regions. It may be formed.
  • an insulating film is formed in each of the LDMOS region I and the logic circuit region II, and the insulating film is etched back to thereby form the first gate electrode 13a and the second gate electrode 13b.
  • the insulating sidewall 16 is left on each side.
  • the insulating film is, for example, a silicon oxide film formed by a CVD method.
  • an eleventh resist film 111 is formed on the semiconductor substrate 1, and boron is ion-implanted into the semiconductor substrate 1 as a p-type impurity while using the eleventh resist film 111 as a mask.
  • the p-type source region 18 having a higher concentration than the p-type extension 15 is formed beside the second gate electrode 13b in each of the p-type high voltage region p (high) and the p-type low voltage region p (low).
  • a p-type drain region 19 is formed.
  • a p-type tap region 17 for applying a potential to the p-type first region 3 is formed beside the second groove 1b.
  • this ion implantation is performed under the conditions that the acceleration energy is 5 keV and the dose is 1 ⁇ 10 14 cm ⁇ 2 to 5 ⁇ 10 15 cm ⁇ 2 .
  • ion implantation is simultaneously performed in each of the LDMOS region I, the p-type high voltage region p (high), and the p-type low voltage region p (low), but ion implantation is separately performed in these regions. You may go.
  • a twelfth resist film 112 is formed on the semiconductor substrate 1, and phosphorus is ion-implanted into the semiconductor substrate 1 as an n-type impurity while using the twelfth resist film 112 as a mask.
  • the impurity concentration is higher than that in the second region 5 on the surface of the semiconductor substrate 1 in the portion not covered with the first gate electrode 13a and the n-type extension 14 is interposed.
  • An n-type drain region 21 in contact with the second region 5 is formed.
  • an n-type source region 20 is formed on the surface of the semiconductor substrate 1 at a portion facing the drain region 21 via the first groove 1a and the pn junction surface J.
  • the n-type source region 20 is in contact with the first region 3 through the surrounding n-type extension 14.
  • the n-type high voltage region n (high) and the n-type low voltage region n (low) have a higher concentration than the n-type extension 14 beside each second gate electrode 13b.
  • An n-type source region 20 and an n-type drain region 21 are formed.
  • acceleration energy of 15 keV and a dose of 1 ⁇ 10 14 cm ⁇ 2 to 5 ⁇ 10 15 cm ⁇ 2 can be employed.
  • the LDMOS region I, the n-type high voltage region n (high), and the n-type low voltage region n (low) are simultaneously implanted, but these regions are separately implanted. You may go.
  • the n-type source region 20 and the p-type tap region 17 in the LDMOS region I are electrically separated by the first insulating film 2 in the second trench 1b.
  • the structure for separating the regions is not limited to this.
  • the source region 20 and the tap region 17 are formed so as to be in contact with each other without forming the second groove 1b, and the source region 20 and the tap region 17 are electrically separated by a pn junction at the interface between these regions. May be.
  • the basic structure of the LDMOS transistor 30 including the first gate electrode 13a, the n-type source region 20, and the n-type drain region 21 in the LDMOS region I is completed.
  • the second insulating film 11 included in the first and second MOS transistors 31 and 32 is thicker than the third insulating film 12 included in the third and fourth MOS transistors 33 and 34. Therefore, the first and second MOS transistors 31 and 32 can be driven with a higher gate voltage than in the third and fourth MOS transistors 33 and 34.
  • the gate voltage is not particularly limited, in this embodiment, the gate voltage applied to the first and second MOS transistors 31 and 32 is 5 V, and the gate voltage applied to the third and fourth MOS transistors 33 and 34 is 1.8V.
  • a refractory metal layer such as a cobalt layer is formed in each of the LDMOS region I and the logic circuit region II by sputtering, and the refractory metal layer is reacted with silicon by heat treatment to form a metal silicide layer 22. Thereafter, the unreacted refractory metal layer on the insulating sidewall 16 or the like is removed by wet etching.
  • a silicon oxide film is formed as an interlayer insulating film 23 in each of the LDMOS region I and the logic circuit region II by the CVD method. Thereafter, the interlayer insulating film 23 is patterned to form a first contact hole 23a, and a first contact plug 24 is formed in the first contact hole 23a.
  • a titanium film and a titanium nitride film are formed as a glue film in this order in the first contact hole 23a and on the interlayer insulating film 23 in this order, and further on the titanium film.
  • a tungsten film is formed by a CVD method. Thereafter, the excess glue film and the tungsten film on the interlayer insulating film 23 are removed by the CMP method, and the glue film and the tungsten film are left as the first contact plug 24 only in the first contact hole 23a.
  • a metal laminated film is formed on the first contact plug 24 and the interlayer insulating film 23, and the metal laminated film is patterned to form wirings 25.
  • a metal laminated film containing an aluminum film can be formed by sputtering.
  • FIG. 22 is a plan view at the end of this step, and FIG. 21 corresponds to a cross-sectional view taken along line X1-X1 in FIG.
  • the first gate electrode 13a of the LDMOS transistor region I has a strip shape in plan view, and a part near the center thereof is formed in the recess 2a.
  • the recess 2a is located inside the first insulating film 2 in plan view.
  • FIG. 23 is a sectional view taken along line X2-X2 of FIG.
  • a second contact hole 23b is formed in the interlayer insulating film 23 on each of the first gate electrode 13a and the second gate electrode 13b.
  • a second contact plug 26 is formed in the second contact hole 23 b in the same process as the first contact plug 24 described above, and the first gate electrode 13 a is interposed via the second contact plug 26.
  • a gate voltage is applied to the second gate electrode 13b.
  • FIG. 24 is an enlarged cross-sectional view of the LDMOS transistor 30 provided in the semiconductor device.
  • a groove 1a is formed in the semiconductor substrate 1 in the second region 5 and between the drain region 21 and the bonding surface J, and the first in the groove 1a.
  • the insulating film 2 is formed. Further, a recess 2a is formed in the first insulating film 2, and a first gate electrode 13a is provided therein.
  • an insulating film 43 made of STI is formed in order to reduce the concentration of the electric field E under the gate electrode 42 and improve the breakdown voltage.
  • the insulating film 43 is thickened to improve the breakdown voltage and the distance D between the second region 5 and the gate electrode 42 is too wide, the effect of improving the breakdown voltage due to the spread of the depletion layer occurring in the channel is weakened. .
  • the insulating film 43 is thinned, the depletion layer is further spread and the breakdown voltage is improved.
  • the insulating film 43 is actually formed at the same time as the element isolation insulating film for STI, the thickness of the insulating film 43 is changed. Is difficult in the process.
  • the insulating film 43 is formed in a separate process from the element isolation insulating film for STI in order to make the insulating film 43 thin, there arises a problem that the number of processes increases.
  • the recess 2a is formed in the first insulating film 2, and the first gate electrode 13a is provided therein. Therefore, the electric field E emitted from the end portion 13x of the first gate electrode 13a is not changed without changing the thickness of the first insulating film 2 or forming a separate groove below the first gate electrode 14a. The effect of relaxing the concentration and the effect of spreading the depletion layer can be obtained.
  • the drain breakdown voltage is considered to depend on parameters such as the depth and width of the recess 2a.
  • the inventor of the present application investigated how the drain breakdown voltage changes according to these parameters.
  • FIG. 25 is a cross-sectional view of the calculation model used for the investigation.
  • FIG. 25 the same elements as those described in FIG. 24 are denoted by the same reference numerals as those in FIG. 25, and description thereof will be omitted below.
  • a to e are illustrated as parameters that can affect the drain breakdown voltage. These parameters a to e are defined as follows. a: Depth 2a of the recess 2a measured from the surface 1x of the semiconductor substrate 1b: Side 1e near the source region 20 among the side surfaces of the first groove 1a, and Side 2e near the source region 20 among the side surfaces of the recess 2a The distance c between the side surface 1f near the drain region 21 of the side surfaces of the first groove 1a and the side surface 2f near the drain region 21 among the side surfaces of the recess 2a d: measured from the surface 1x of the semiconductor substrate 1 Depth e of one groove 1a: distance between the bottom surface of the first groove 1a and the bottom surface of the recess 2a.
  • RonA is defined as the product of the on-resistance Ron of the transistor and the occupied area A of the transistor.
  • RonA the transistor having the smaller on-resistance Ron can shorten the channel width, so the occupied area A is reduced and RonA is also reduced. Therefore, it can be said that the smaller RonA, the higher the performance of the transistor.
  • this RonA value was also investigated together with the drain breakdown voltage.
  • Ron used for the calculation of RonA, the resistance value between the source and the drain when the transistor was turned on while a voltage of 0.1 V was applied to the drain region 21 was adopted.
  • the drain withstand voltage clearly depends on the depth a, and takes a maximum value when the depth a is 0.2 ⁇ m.
  • the drain withstand voltage is higher than that when the recess 2a is not provided.
  • the depth a should be set to 0 ⁇ m or more and 0.26 ⁇ m or less, more preferably 0.2 ⁇ m, in order to increase the drain breakdown voltage of the LDMOS transistor 30.
  • FIG. 26 (b) is a diagram showing the survey results of RonA.
  • the horizontal axis of FIG.26 (b) represents said depth a
  • shaft represents RonA.
  • the white dots are values when there is no recess 2a.
  • RonA decreases with depth a. Therefore, in order to reduce RonA and improve the performance of the LDMOS transistor 30, the depth a should be as deep as possible.
  • FIG. 27 is a correlation diagram between the drain breakdown voltage and RonA.
  • 28 to 30 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer by the device simulator.
  • the gate voltage was 0V
  • the source voltage was 0V
  • the drain voltage was 30V.
  • FIG. 28 is obtained when the depth a is 0 ⁇ m, and is the result when the recess 2a is not formed.
  • the first gate electrode 13 a and the n-type second region 5 are largely separated by the first insulating film 2. Therefore, the ability of the first gate electrode 13a to push the depletion layer DL is small, and the depletion layer DL stays near the first insulating film 2.
  • FIG. 29 is a diagram showing the results when the depth a is 0.2 ⁇ m.
  • the depletion layer DL is greatly expanded by the gate voltage of the first gate electrode 13a. It is done. The reason why the drain breakdown voltage is increased when the depth is 0.2 ⁇ m as shown in FIG. 15 is considered to be due to such an expansion of the depletion layer DL.
  • FIG. 30 is a diagram showing the results when the depth a is 0.3 ⁇ m.
  • the range of the depletion layer DL spread is substantially the same as in FIG. 29, but a region where the electric field is concentrated appears on the lower surface of the first insulating film 2 as shown by the dotted circle A. This is because the first insulating film 2 is thinned because the depth a is increased, and the electric field emitted from 13x (see FIG. 24) of the first gate electrode 13a is not weakened by the first insulating film 2 and thus the second. This is considered to be due to the fact that the region 5 was reached.
  • 31 and 32 are diagrams obtained by calculating the current density distribution using a device simulator.
  • the gate voltage was 5.6 V
  • the source voltage was 0 V
  • the drain voltage was 0.1 V.
  • FIG. 31 is obtained when the depth a is 0 ⁇ m, and is the result when the recess 2a is not formed.
  • the current is diffused on the lower surface of the first insulating film 2.
  • the resistance received by the current increases, so that the on-resistance of the transistor increases and RonA increases.
  • FIG. 32 shows the results when the depth a is 0.2 ⁇ m.
  • the current diffusion is suppressed as compared with that in FIG. 31, and the current is concentrated on the lower surface of the first insulating film 2.
  • the on-resistance of the transistor is reduced.
  • the drain breakdown voltage also clearly depends on the interval b, and takes a maximum value when the interval b is 0.1 ⁇ m.
  • the interval b is set to 0.05 ⁇ m or more from the result of FIG. It can also be seen that it should be less than 45 ⁇ m.
  • FIG. 33 (b) is a diagram showing the survey results of RonA.
  • the horizontal axis of FIG.33 (b) represents said space
  • shaft represents RonA.
  • RonA increases with the interval b. Therefore, in order to maintain RonA at a low value and improve the performance of the LDMOS transistor 30, the interval b may be made as small as possible.
  • 34 and 35 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer by the device simulator. In the calculation, the gate voltage was 0V, the source voltage was 0V, and the drain voltage was 40V.
  • FIG. 34 is a diagram showing the results obtained when the interval b is set to 0 ⁇ m.
  • the electric field is concentrated as shown by the dotted circle B near the end 13y of the first gate electrode 13a. This is presumably because the electric field emitted from the end portion 13y acts strongly on the second region 5 without being weakened by the first insulating film 2 by setting the interval b to 0 ⁇ m.
  • FIG. 35 is a diagram showing the results obtained when the interval b is 0.2 ⁇ m.
  • the drain breakdown voltage also clearly depends on the interval c, and takes a maximum value when the interval c is 0.1 ⁇ m.
  • FIG. 36 (b) is a diagram showing the survey results of RonA.
  • the horizontal axis represents the interval c
  • the vertical axis represents RonA.
  • the interval c may be made as small as possible in order to improve the performance of the LDMOS transistor 30 while maintaining RonA at a low value. became.
  • 37 and 38 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer using a device simulator.
  • the gate voltage was 0V
  • the source voltage was 0V
  • the drain voltage was 30V.
  • FIG. 37 is a diagram showing the results obtained when the interval c is set to 0 ⁇ m.
  • electric field concentration occurs as shown by a dotted circle C near the end 13x of the first gate electrode 13a. This is considered to be because the electric field emitted from the end portion 13x acts strongly on the second region 5 without being weakened by the first insulating film 2 by setting the interval c to 0 ⁇ m.
  • FIG. 38 is a diagram showing the results obtained when the interval c is 0.2 ⁇ m.
  • FIG. 39A The drain breakdown voltage investigation results at this time are shown in FIG. Note that the horizontal axis of the graph in FIG. 39A represents the interval e, and the vertical axis represents the drain breakdown voltage.
  • the drain withstand voltage takes the maximum value within the range where the interval e is 0.1 ⁇ m or more and 0.2 ⁇ m or less regardless of the interval d.
  • FIG. 39 (b) is a diagram showing the survey results of RonA.
  • the horizontal axis of FIG.39 (b) represents said space
  • shaft represents RonA.
  • FIG. 40 is a correlation diagram between the drain breakdown voltage and RonA.
  • FIG. 41A is a model of the present embodiment, which is a calculation model in which the concave portion 2a is formed in the first insulating film 2.
  • FIG. 41A is a model of the present embodiment, which is a calculation model in which the concave portion 2a is formed in the first insulating film 2.
  • FIG. 41B shows that the first gate electrode is formed on the flat upper surface of the first insulating film 2 via the first insulating film 11 without providing the recess 2 a in the first insulating film 2. It is a calculation model which concerns on the comparative example which formed 13a. In this comparative example, the interval e is defined as the thickness of the first insulating film 2.
  • the end 13x of the first gate electrode 13a is close to the second region 5 if the first insulating film 2 is thinned as in this comparative example. Therefore, it is considered that the depletion layer in the second region 5 is pushed and expanded by the gate voltage.
  • the horizontal axis represents the interval e
  • the vertical axis represents the drain breakdown voltage
  • the drain withstand voltage is remarkably improved by narrowing the interval e. From this, it was confirmed that forming the recess 2a in the first insulating film 2 and embedding the first gate electrode 13a therein as in this embodiment is effective in improving the drain breakdown voltage.
  • 43 and 44 are diagrams obtained by calculating the electric field distribution and the position of the depletion layer by the device simulator.
  • FIG. 43 shows the calculation result of the comparative example (FIG. 41B), and FIG. 44 shows the calculation result of the present embodiment (FIG. 41A).
  • the gate voltage was 0V
  • the source voltage was 0V
  • the drain voltage was 30V.
  • the depletion layer DL expands toward the drain region 21 and the electric field changes more gradually in this embodiment. This is because in this embodiment, the lower surface of the first gate electrode 13a is positioned below the surface 1x of the semiconductor substrate 1, and therefore the effect of expanding the depletion layer DL is greater than that of the comparative example.
  • the drain breakdown voltage of this embodiment is higher than that of the comparative example as shown in FIG.
  • the recess 2a is formed in the first insulating film 2 by dry etching in the step of FIG.
  • the recess 2a is formed by wet etching as follows.
  • 45 to 50 are cross-sectional views in the middle of manufacturing the semiconductor device according to this embodiment. 45 to 50, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof will be omitted below.
  • the cross-sectional structure shown in FIG. 45 is obtained by performing the steps of FIGS. 2 to 7 described in the first embodiment.
  • a thirteenth resist film 113 is formed on the semiconductor substrate 1.
  • the thirteenth resist film 113 is formed so as to cover a region excluding the n-type low voltage region n (low).
  • the thirteenth resist film 113 in the LDMOS region I has an opening 113a through which a partial region PR of the first insulating film 2 in the first trench 1a is exposed.
  • boron as p-type impurities is applied to the first insulating film 2 in the partial region PR and the semiconductor substrate 1 in the n-type low voltage region n (low). Ion implantation.
  • the ion implantation conditions are not particularly limited, but in this embodiment, the ion implantation is performed under the conditions that the acceleration energy is 230 keV and the dose amount is 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 .
  • the p-type impurity can be implanted into the first insulating film 2 in the partial region PR simultaneously with the formation of the second p-type region 7 in the n-type low voltage region n (low).
  • this ion implantation may be performed in multiple steps.
  • the thirteenth resist film 113 is continuously used as a mask.
  • a p-type impurity is ion-implanted into the type low voltage region n (low) to form a third p-type region 8.
  • the ion implantation conditions at this time are not particularly limited.
  • boron can be implanted with an acceleration energy of 32 keV and a dose of 2 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
  • This boron is also injected into the first insulating film 2 in the partial region PR through the opening 113a.
  • the thirteenth resist film 113 is removed.
  • a fourteenth resist film 114 having an opening 114a through which a partial region PR of the first insulating film 2 is exposed is formed on the semiconductor substrate 1.
  • the fourteenth resist film 114 in the logic circuit region II is formed so as to cover a region excluding the p-type low voltage region p (low).
  • phosphorus as an n-type impurity is added to the first insulating film 2 in the partial region PR and the semiconductor substrate 1 in the p-type low voltage region p (low). Ion implantation.
  • the conditions for the ion implantation are not particularly limited.
  • the ion implantation is performed under the conditions that the acceleration energy is 500 keV and the dose is 5 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 .
  • the n-type impurity can be implanted into the first insulating film 2 in the partial region PR simultaneously with the formation of the second n-type region 9 in the p-type low voltage region p (low).
  • this ion implantation may be performed in multiple steps.
  • the p-type low voltage region p is continuously used while using the fourteenth resist film 114 as a mask.
  • An n-type impurity is ion-implanted (low) to form a third n-type region 10.
  • the ion implantation conditions at this time are not particularly limited.
  • arsenic can be implanted with an acceleration energy of 180 keV and a dose of 2 ⁇ 10 12 cm ⁇ 2 to 2 ⁇ 10 13 cm ⁇ 2 .
  • This arsenic is also implanted into the first insulating film 2 in the partial region PR through the opening 114a.
  • the fourteenth resist film 114 is removed.
  • the semiconductor substrate 1 is heat-treated in a nitrogen atmosphere under conditions where the substrate temperature is 1000 ° C. and the processing time is about 10 seconds, and the second p-type region 7 and the second n-type region are processed. Each impurity of 9 is activated.
  • the impurity profile of each of the second p-type region 7 and the second n-type region 9 becomes broad, the second p-type region 7 becomes a p-well, and the second n-type region 9 Becomes n-well.
  • the third p-type region 8 and the third n-type region 10 diffused by this heat treatment are not shown in the subsequent drawings.
  • a thermal oxide film having a thickness of about 10 nm is formed as the second insulating film 11 in each of the LDMOS region I and the logic circuit region II. Form.
  • a fifteenth resist film 115 is formed on the second insulating film 11.
  • the fifteenth resist film 115 has an opening 115a, and a partial region PR of the first insulating film 2 is exposed from the opening 115a.
  • the fifteenth resist film 115 covers the n-type high voltage region n (high) and the p-type high voltage region p (high), and the n-type low voltage region n (low) and p (high).
  • the mold low voltage region p (high) is exposed without being covered with the fifteenth resist film 115.
  • the second insulating film 11 in the n-type low voltage region n (low) and the p-type low voltage region p (high) is removed by wet etching with a hydrofluoric acid solution while using the fifteenth resist film 115 as a mask. .
  • the first insulating film 2 is also wet-etched through the opening 115 a to form a recess 2 a in the first insulating film 2.
  • impurities are implanted into the partial region PR of the first insulating film 2 in advance in the steps of FIGS. 46 and 47.
  • the etching rate for the acid solution is faster than when no impurities are contained.
  • the etching rate of the first insulating film 2 in the n-type low voltage region n (low) and the p-type low voltage region p (high) is slower than in the partial region PR. Therefore, while preventing the upper surface of the first insulating film 2 in the n-type low voltage region n (low) and the p-type low voltage region p (high) from being lower than the surface 1x of the semiconductor substrate 1, the partial region In PR, it becomes possible to form the recessed part 2a which has the depth as designed.
  • the fifteenth resist film 115 is removed.
  • the step of removing the second insulating film 11 in the n-type low voltage region n (low) and the p-type low voltage region p (high) is performed as shown in FIG.
  • the process can be simplified because it also serves as a process of forming the recess 2a in one insulating film 2.
  • the impurity implantation in the steps of FIGS. 46 and 47 can make a difference in the etching rate of the first insulating film 2 between the LDMOS transistor region I and the logic circuit region II, and the element isolation of the logic circuit region II.
  • the first insulating film 2 can be prevented from being etched.
  • the first gate electrode 13a has a strip shape in plan view.
  • the first gate electrode 13a is formed in a ring shape in plan view.
  • FIG. 51 is a plan view of the semiconductor device according to the present embodiment.
  • the portion of the pn junction surface J between the first region 3 and the second region 5 that appears on the surface of the semiconductor substrate 1 has a ring shape in plan view.
  • the first gate electrode 13 a is formed in a ring shape that covers the portion of the pn junction surface J that appears on the surface of the semiconductor substrate 1 in plan view.
  • the gate voltage applied to the first gate electrode 13a acts on all the parts of the pn junction surface J. It will be.
  • FIG. 52 is a sectional view taken along line X3-X3 in FIG.
  • the gate voltage acts on the pn junction surface J as described above, it is possible to spread the depletion layer over almost the entire region of the second region 3 by the gate voltage, and the breakdown voltage is weak at the pn junction surface J. The part can be eliminated. As a result, in this embodiment, the drain breakdown voltage of the LDMOS transistor 30 can be further increased as compared with the first embodiment.
  • the drain breakdown voltage can be increased for the same reason as in the first embodiment.
  • 53 to 56 are cross-sectional views in the course of manufacturing the semiconductor device according to the present embodiment.
  • this semiconductor device In order to manufacture this semiconductor device, first, by performing the process of FIG. 2 described in the first embodiment, as shown in FIG. 53, the first groove 1a and the second groove 1b of the semiconductor substrate 1 are formed. A structure in which the first insulating film 2 is embedded in each of them is obtained.
  • a sixteenth resist film 116 is formed in the logic circuit region II. Then, phosphorus is ion-implanted as an n-type impurity into the semiconductor substrate 1 in the LDMOS region I using the sixteenth resist film 116 as a mask, thereby forming an n-type second region 5 deeper than the first trench 1a. To do.
  • the n-type second region 5 is formed so as to include the first groove 1a inside, and functions as an n-type drift region of the LDMOS transistor as described in the first embodiment.
  • conditions for this ion implantation for example, conditions where the acceleration energy is 300 keV to 2 MeV and the dose amount is 1 ⁇ 10 12 cm ⁇ 2 to 3 ⁇ 10 13 cm ⁇ 2 can be employed. This ion implantation may be performed in a plurality of times.
  • a seventeenth resist film 117 is formed in each of the LDMOS region I and the logic circuit region II.
  • the seventeenth resist film 117 has an opening 117a beside the first groove 1a in the LDMOS region I and covers the logic circuit region II excluding the n-type high voltage region n (high).
  • boron is ion-implanted as a p-type impurity into the second region 5 in the LDMOS region I and the semiconductor substrate 1 in the n-type high voltage region n (high) while using the seventeenth resist film 117 as a mask.
  • the p-type first region 3 that is deeper than each of the first groove 1 a and the second groove 1 b and shallower than the second region 5 is formed.
  • the ion implantation conditions are not particularly limited, but in this embodiment, the ion implantation is performed in two steps.
  • acceleration energy of 420 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 to 5 ⁇ 10 13 cm ⁇ 2 are adopted
  • an acceleration energy of 150 keV and a dose amount of 1 ⁇ 10 12 cm ⁇ 2 are adopted.
  • ⁇ 5 ⁇ 10 13 cm ⁇ 2 may be employed.
  • the portion formed in the LDMOS region I serves as the p-type body region of the LDMOS, and the portion formed in the n-type high voltage region n (high).
  • the first region 3 serves as a p-well.
  • a seventh resist film 107 is formed on the semiconductor substrate 1 as in the step of FIG. 11 of the first embodiment. Then, the same etching conditions as in the first embodiment are adopted, and the first insulating film 2 in the first groove 1a is dry-etched through the opening 107a, thereby forming the recess 2a in the first insulating film 2.
  • the seventh resist film 107 is removed.
  • the use of the semiconductor device which concerns on each embodiment is not specifically limited.
  • these semiconductor devices are used in electronic devices that use a high voltage, such as LED (Light Emitting Device) lighting controllers, battery chargers, and solar power generation systems. Can be used.
  • LED Light Emitting Device
  • These semiconductor devices can also be applied to automobile-related products such as navigation systems, lighting, and body control parts provided in automobiles.
  • These semiconductor devices can also be applied to products that perform wireless communication and products that involve control of a driving mechanism such as a motor.
  • first to fourth MOS transistors 33 to 34 formed in the logic circuit region II can be used for the control circuit of each electronic device described above.

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Abstract

【課題】半導体装置とその製造方法において、トランジスタの耐圧を高めること。 【解決手段】半導体基板１に形成された第１の導電型のソース領域２０と、第１の不純物濃度を有する第１の導電型のドレイン領域２１と、ソース領域２０に接して形成された第２の導電型の第１の領域３と、第１の領域３との接合面Jを備え、ドレイン領域２１に接して形成された、第１の不純物濃度よりの低い第２の不純物濃度を有する第１の導電型の第２の領域５と、第２の領域５内にあって、ドレイン領域２１と接合面Jとの間に形成された溝１ａと、溝１ａ内に形成され、凹部２ａを備えた第１の絶縁膜２と、ソース領域２０と溝１ａとの間の半導体基板１の上に形成された第２の絶縁膜１１と、第２の絶縁膜１１の上と凹部２ａ内とに形成されたゲート電極１３ａとを有する半導体装置による。

Description

半導体装置とその製造方法
　本発明は、半導体装置とその製造方法に関する。
　MOS(Metal Oxide Silicon)トランジスタには幾つかのタイプがあるが、なかでもLDMOS(Laterally Diffused MOS)トランジスタは高耐圧化が容易であるため、自動車等のように高い電圧が用いられる分野で使用されている。
　n型のLDMOSトランジスタは、ドリフト拡散領域と呼ばれる低濃度のn型拡散領域とp型のボディ領域とを備えており、そのn型拡散領域に空乏層を大きく広げることによりドレイン耐圧が高められる。
　但し、そのLDMOSトランジスタには、ドレイン耐圧の更なる向上とういう点において更に改善する余地がある。
特開２０１２－１０４６７８号公報 特開２０１２－３３６４８号公報 米国特許第７，８８８，７３２号公報
　半導体装置とその製造方法において、トランジスタの耐圧を高めることを目的とする。
　以下の開示の一観点によれば、半導体基板と、前記半導体基板に形成された第１の導電型のソース領域と、前記半導体基板に形成され、第１の不純物濃度を有する前記第１の導電型のドレイン領域と、前記半導体基板に形成され、かつ前記ソース領域に接して形成された第２の導電型の第１の領域と、前記半導体基板に形成され、前記第１の領域との接合面を備え、前記ドレイン領域に接して形成された、前記第１の不純物濃度よりの低い第２の不純物濃度を有する前記第１の導電型の第２の領域と、前記第２の領域内にあって、前記ドレイン領域と前記接合面との間に形成された溝と、前記溝内に形成され、上面に凹部を備えた第１の絶縁膜と、前記ソース領域と前記溝との間の前記半導体基板の上に形成された第２の絶縁膜と、前記第２の絶縁膜の上と前記凹部内とに形成され、前記第１の領域、前記第２の領域、及び前記接合面の各々の上方に位置するゲート電極とを有する半導体装置が提供される。
図１は、検討に使用したLDMOSトランジスタの断面図である。 図２は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図５は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図６は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図７は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図８は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図９は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１０は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１５は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１６は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図１７は、第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図１８は、第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図１９は、第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図２０は、第１実施形態に係る半導体装置の製造途中の断面図（その１９）である。 図２１は、第１実施形態に係る半導体装置の製造途中の断面図（その２０）である。 図２２は、第１実施形態に係る半導体装置の製造途中の平面図である。 図２３は、図２２のX2－X2線に沿う断面図である。 図２４は、第１実施形態に係る半導体装置が備えるLDMOSトランジスタの拡大断面図である。 図２５は、第１実施形態における調査で使用した計算モデルの断面図である。 図２６（ａ）は、第１実施形態において間隔aを変化させたときのドレイン耐圧の調査結果を示す図であり、図２６（ｂ）は、第１実施形態において間隔aを変化させたときのRonAの調査結果を示す図である。 図２７は、第１実施形態において間隔aを変化させたときのドレイン耐圧とRonAとの相関図である。 図２８は、第１実施形態において間隔aを０μmとしたときの電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図２９は、第１実施形態において間隔aを０．２μmとしたときの電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図３０は、第１実施形態において間隔aを０．３μmとしたときの電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図３１は、第１実施形態において間隔aを０μmとしたときの電流密度分布をデバイスシミュレータによって計算して得られた図である。 図３１は、第１実施形態において間隔aを０．２μmとしたときの電流密度分布をデバイスシミュレータによって計算して得られた図である。 図３３（ａ）は、第１実施形態において間隔bを変化させたときのドレイン耐圧の調査結果を示す図であり、図３３（ｂ）は、第１実施形態において間隔bを変化させたときのRonAの調査結果を示す図である。 図３４は、第１実施形態において間隔bを０μmとしたときの電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図３５は、第１実施形態において間隔bを０．２μmとしたときの電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図３６（ａ）は、第１実施形態において間隔cを変化させたときのドレイン耐圧の調査結果を示す図であり、図３６（ｂ）は、第１実施形態において間隔cを変化させたときのRonAの調査結果を示す図である。 図３７は、第１実施形態において間隔cを０μmとしたときの電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図３８は、第１実施形態において間隔cを０．２μmとしたときの電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図３９（ａ）は、第１実施形態において間隔eを変化させたときのドレイン耐圧の調査結果を示す図であり、図３９（ｂ）は、第１実施形態において間隔eを変化させたときのRonAの調査結果を示す図である。 図４０は、第１実施形態において間隔eを変えたときのドレイン耐圧とRonAとの相関図である。 図４１（ａ）、（ｂ）は、第１実施形態における調査で使用した計算モデルの断面図である。 図４２は、第１実施形態と比較例の各々において、間隔eを変えたときのドレイン耐圧の調査結果を示す図である。 図４３は、比較例の電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図４４は、第１実施形態の電界分布と空乏層の位置とをデバイスシミュレータによって計算して得られた図である。 図４５は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４６は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４７は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４８は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４９は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図５０は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図５１は、第３実施形態に係る半導体装置の平面図である。 図５２は、図５１のX3－X3線に沿う断面図である。 図５３は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図５４は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５５は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図５６は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
　本実施形態の説明に先立ち、本願発明者が検討したLDMOSトランジスタの構造について説明する。
　図１は、その検討に使用したLDMOSトランジスタの断面図である。
　このLDMOSトランジスタ４０は、半導体基板１の上にゲート絶縁膜４１を介して形成されたゲート電極４２を備える。
　半導体基板１にはボディ領域と呼ばれるp型の第１の領域３が形成されており、その第１の領域３にはドリフト領域と呼ばれるn型の第２の領域５が形成される。
　更に、この例では、第２の領域５に酸化シリコン膜等の絶縁膜４３を埋め込むと共に、ゲート電極４２の横の半導体基板１に、上記の第２の領域５よりも高濃度のn型ソース領域２０とn型ドレイン領域２１を形成する。
　この構造によれば、ゲート電極４２に正のゲート電圧を印加することで、p型の第１の領域３の表層の導電型が反転してチャネルCが形成される。これにより、n型ソース領域２０とn型ドレイン領域２１とが電気的に接続されてLDMOSトランジスタ４０はオン状態となる。
　また、n型の第２の領域５の不純物濃度は、n型ソース領域２０の不純物濃度よりも低くいため、第１の領域３と第２の領域５とのpn接合の両側に広がる空乏層が第２の領域３に広がり、その空乏層によってドレイン耐圧を高めることもできる。なお、ドレイン耐圧とは、n型ドレイン領域２１に印加できる電圧の最大値をいう。
　特に、この例では、ドレイン領域２１の隣に、ゲート絶縁膜４１よりも厚い絶縁膜４３を設けたことにより、ゲート電極４２の端部４２ｘから出る電界Eがその絶縁膜４３によって弱められる。これにより、ドレイン領域２１の近傍の第２の領域５に電界Eが集中するのを防止でき、電界の集中が原因でドレイン耐圧が低下するのを防止することもできる。
　但し、絶縁膜４３は電界の集中を防止するのに役立つ一方で、絶縁膜４３の厚みの分だけ第２の領域５とゲート電極４２との間隔Dが広がってしまう。上記した第２の領域５内の空乏層はゲート電圧によって押し広げられるので、このように間隔Dが広まったのではゲート電圧による空乏層の押し広げの効果が薄くなり、空乏層の拡大によるドレイン耐圧の向上に限界が生じてしまう。
　以下、各実施形態について説明する。
　（第１実施形態）
　第１実施形態に係る半導体装置について、その製造工程を追いながら説明する。
　この半導体装置は、ロジック回路用のMOSトランジスタと高電圧用のLDMOSとを混載したものであって、次のようにして製造される。
　図２～図２１は、本実施形態に係る半導体装置の製造途中の断面図である。
　まず、図２に示すように、LDMOS領域Iとロジック回路領域IIとを備えた半導体基板１としてp型のシリコン基板を用い、RIE(Reactive Ion Etching)によりその半導体基板１に第１の溝１ａと複数の第２の溝１ｂとを形成する。
　各溝１ａ、１ｂの深さと幅は特に限定されない。本実施形態では、第１の溝１ａの幅W1を１μm～２μm程度とし、第２の溝１ｂの幅W2はこれよりも狭い０．５μm以上とする。そして、第１の溝１ａと第２の溝１ｂの深さｄは、例えば０．２μm～０．５μm程度とする。
　本実施形態では、第１の溝１ａと第２の溝１ｂとは同一のエッチング工程で同時に形成するため、各々の溝の深さを独立して設定することはできない。但し本発明は、第１の溝１ａと第２の溝１ｂとを別々のエッチング工程で形成し、溝の深さを独立に設定する製造工程を否定するものではない。
　そして、これらの溝１ａ、１ｂ内と半導体基板１の上面とにCVD法で第１の絶縁膜２として酸化シリコン膜を形成し、その第１の絶縁膜２で各溝１ａ、１ｂを完全に埋める。その後に、半導体基板１の上面の余分な第１の絶縁膜２をCMP(Chemical Mechanical Polishing)法により研磨して除去し、第１の溝１ａ内と第２の溝１ｂ内にのみ第１の絶縁膜２を残す。
　なお、第１の絶縁膜２のうち第２の溝１ｂに形成された部分はSTI(Shallow Trench Isolation)用の素子分離絶縁膜として供される。素子分離構造はSTIに限定されず、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
　そして、ロジック回路領域IIは、n型高電圧領域n(high)、p型高電圧領域p(high)、n型低電圧領域n(low)、及びp型低電圧領域p(high)に細分され、これらの各々が上記の第２の溝１ｂによって分離される。
　これらの領域のうち、n型高電圧領域n(high)とp型高電圧領域p(high)の各々には、後述のようにn型低電圧領域n(low)とp型低電圧領域p(high)の各々と比較してゲート電圧が高いMOSトランジスタが形成される。
　次に、図３に示す断面構造を得るまでの工程について説明する。
　まず、半導体基板１の上に第１のレジスト膜１０１を形成し、その第１のレジスト膜１０１でp型高電圧領域p(high)、n型低電圧領域n(low)、及びp型低電圧領域p(low)を覆う。
　なお、LDMOS領域Iとn型高電圧領域n(high)は第１のレジスト膜１０１で覆われずに露出する。
　そして、第１のレジスト膜１０１をマスクにするイオン注入によりLDMOS領域Iとn型高電圧領域n(high)にp型不純物としてボロンをイオン注入し、第１の溝１ａと第２の溝１ｂの各々よりも深いp型の第１の領域３を形成する。
　そのイオン注入の条件は特に限定されないが、例えば本実施形態ではそのイオン注入を二回に分けて行う。一回目の条件としては加速エネルギ４２０keV、ドーズ量１×１０12cm-2～５×１０13cm-2を採用し、二回目の条件としては加速エネルギ１５０keV、ドーズ量１×１０12cm-2～５×１０13cm-2を採用し得る。
　このようにして形成された第１の領域３のうち、LDMOS領域Iに形成された部分はLDMOSのp型のボディ領域として供される。そして、n型高電圧領域n(high)に形成された部分の第１の領域３はpウェルとして供される。
　この後に、第１のレジスト膜１０１は除去される。
　続いて、図４に示すように、半導体基板１の上に第２のレジスト膜１０２を形成する。そして、第２のレジスト膜１０２をマスクにしながら、第２のレジスト膜１０２で覆われていない部分の半導体基板１にp型不純物としてボロンをイオン注入し、第１のp型領域４を形成する。
　この第１のp型領域４は、n型高電圧領域n(high)に形成されるMOSトランジスタと、LDMOS領域Iに形成されるLDMOSトランジスタの各々の閾値電圧を調節する役割を担う。
　本工程におけるイオン注入の条件は特に限定されないが、本実施形態ではボロンの加速エネルギを１５keV、ドーズ量を１×１０12cm-2～２×１０13cm-2とする。
　この後に、第２のレジスト膜１０２は除去される。
　次いで、図５に示すように、半導体基板１の上に第３のレジスト膜１０３を形成し、その第３のレジスト膜１０３でn型高電圧領域n(high)、n型低電圧領域n(low)、及びp型低電圧領域p(low)を覆う。
　なお、LDMOS領域Iにおける第１の溝１ａの周囲とp型高電圧領域p(high)は第３のレジスト膜１０３で覆われずに露出する。
　そして、第３のレジスト膜１０３をマスクにしながら半導体基板１にn型不純物としてリンをイオン注入し、n型の第２の領域５を形成する。
　その第２の領域５は、LDMOS領域IにおいてLDMOSのn型ドリフト領域として機能するものであって、第１の溝１ａを内側に含むと共に、第１の溝１ａよりも深くかつ第１の領域３よりも浅く形成される。更に、その第１の溝１ａの横には第１の領域３と第２の領域５とのpn接合面Jが位置し、当該pn接合面Jが半導体基板１の表面に表出する。
　また、ロジック回路領域IIにおいては、第２の領域５はp型高電圧領域p(high)のnウェルとしての役割を担う。
　なお、このイオン注入の条件は特に限定されないが、本実施形態ではその条件を加速エネルギ５００keV、ドーズ量１×１０12cm-2～２×１０13cm-2として、例えばリンを注入する。また、このイオン注入を複数回に分けて行ってもよい。
　更に、この例では上記のようにLDMOS領域Iのn型ドリフト領域とp型高電圧領域p(high)のnウェルとを同時に形成したが、これらの領域を別工程で形成してもよい。
　この後に、第３のレジスト膜１０３は除去される。
　次に、図６に示すように、半導体基板１の上に第４のレジスト膜１０４を形成する。そして、その第４のレジスト膜１０４をマスクにしながら、加速エネルギを６０keV、ドーズ量を１×１０12cm-2～５×１０13cm-2とする条件で半導体基板１にn型不純物としてリンをイオン注入し、p型高電圧領域p(high)に第１のn型領域６を形成する。
　この第１のn型領域６により、p型高電圧領域p(high)に後で形成されるMOSトランジスタの閾値電圧が調節されることになる。
　この後に、第４のレジスト膜１０４は除去される。
　続いて、図７に示すように、半導体基板１に対して熱処理を行うことにより、第１の領域３と第２の領域５の各々の不純物を活性化させると共に、その不純物を拡散させて第１の領域３と第２の領域５の各々の不純物プロファイルをブロードにする。
　この熱処理は、例えば、窒素雰囲気中において基板温度を１０５０℃とし、処理時間を３０分とすることで行い得る。
　なお、この熱処理によって拡散した第１のn型領域６は以降の図において図示を省略する。
　次に、図８に示すように、半導体基板１の上に第５のレジスト膜１０５を形成する。
　そして、第５のレジスト膜１０５をマスクにしながら、加速エネルギを２３０keV、ドーズ量を１×１０12cm-2～５×１０13cm-2とする条件でn型低電圧領域n(low)にp型不純物としてボロンをイオン注入し、第２のp型領域７を形成する。
　なお、複数回のイオン注入により第２のp型領域７を形成してもよい。
　その後に、n型低電圧領域n(low)に後で形成されるMOSトランジスタの閾値電圧を調節するために、第５のレジスト膜１０５を引き続きマスクにしながらn型低電圧領域n(low)にp型不純物をイオン注入し、第３のp型領域８を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを３２keV、ドーズ量を１×１０12cm-2～２×１０13cm-2でボロンを注入し得る。
　このイオン注入を終了した後、第５のレジスト膜１０５は除去される。
　次に、図９に示すように、半導体基板１の上に第６のレジスト膜１０６を形成する。
　そして、第６のレジスト膜１０６をマスクにしながら、加速エネルギを５００keV、ドーズ量を１×１０12cm-2～５×１０13cm-2とする条件でp型低電圧領域p(low)にn型不純物としてリンをイオン注入し、第２のn型領域９を形成する。
　なお、複数回のイオン注入により第２のn型領域９を形成してもよい。
　その後に、p型低電圧領域p(low)に後で形成されるMOSトランジスタの閾値電圧を調節するために、第６のレジスト膜１０６を引き続きマスクにしながらp型低電圧領域p(low)にn型不純物をイオン注入し、第３のn型領域１０を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを３２keV、ドーズ量を１×１０12cm-2～２×１０13cm-2とする条件でリンを注入し得る。
　このイオン注入を終了した後、第６のレジスト膜１０６は除去される。
　次いで、図１０に示すように、窒素雰囲気中で基板温度を１０００℃、処理時間を１０秒程度とする条件で半導体基板１を熱処理し、第２のp型領域７と第２のn型領域９の各々の不純物を活性化させる。
　また、この熱処理により第２のp型領域７と第２のn型領域９の各々の不純物プロファイルがブロードとなり、第２のp型領域７がpウェルになると共に、第２のn型領域９がnウェルになる。
　なお、この熱処理によって拡散した第３のp型領域８と第３のn型領域１０は以降の図において図示を省略する。
　次に、図１１に示すように、半導体基板１の上に第７のレジスト膜１０７を形成する。第７のレジスト膜１０７は第１の溝１ａの上方に開口１０７ａを備えており、当該開口１０７ａ以外の部分の半導体基板１は第７のレジスト膜１０７で覆われる。
　そして、開口１０７ａを通じて第１の溝１ａ内の第１の絶縁膜２をドライエッチングすることにより第１の絶縁膜２に凹部２ａを形成する。このドライエッチングで使用するエッチングガスとしては、例えば、流量が１５sccmのC4F8ガスと、流量が８００sccmのArガスと、流量が１０sccmのO2ガスとの混合ガスがある。
　また、凹部２ａの大きさも特に限定されない。本実施形態では、半導体基板１の表面１ｘから測った凹部２ａの深さaを０．２μmとする。また、第１の溝１ａと凹部２ａの各々の側面１ｅ、２ｅ同士の間隔ｂと、側面１ｆ、２ｆ同士の間隔ｃをいずれも０．２μmにする。
　なお、このドライエッチングの際、第１の溝１ａ以外の部分の半導体基板１の表面１ｘは第７のレジスト膜１０７で保護されているので、当該表面１ｘがこのドライエッチングでダメージを受けることはない。
　この後に、第７のレジスト膜１０７は除去される。
　次に、図１２に示すように、半導体基板１の表面１ｘを熱酸化することにより、LDMOS領域Iとロジック回路領域IIの各々に第２の絶縁膜１１として厚さが１０nm程度の熱酸化膜を形成する。
　次いで、図１３に示すように第２の絶縁膜１１の上に第８のレジスト膜１０８を形成する。そして、第８のレジスト膜１０８をマスクにしながら、n型低電圧領域n(low)とp型低電圧領域p(low)における第２の絶縁膜１１をフッ酸溶液でウエットエッチングして除去する。
　この後に、第８のレジスト膜１０８は除去される。
　続いて、図１４に示すように、半導体基板１の表面１ｘを再び熱酸化することにより、n型低電圧領域n(low)とp型低電圧領域p(low)の各々に第３の絶縁膜１２として熱酸化膜を５nmの厚さに形成する。
　なお、この熱酸化では第２の絶縁膜１１の膜厚も増大するため、第３の絶縁膜１２は第１の絶縁膜１１よりも薄くなる。
　次に、図１５に示す断面構造を得るまでの工程について説明する。
　まず、第２の絶縁膜１１と第３の絶縁膜１２の各々の上と凹部２ａ内とにCVD法でポリシリコン膜を１８０nmの厚さに形成する。そして、そのポリシリコン膜をパターニングすることにより、LDMOS領域Iに第１のゲート電極１３ａを形成するのと同時に、ロジック回路領域IIに複数の第２のゲート電極１３ｂを形成する。
　これらのゲート電極のうち、第１のゲート電極１３ａは、第１の領域３と第２の領域５の各々の上の第２の絶縁膜１１の上と、これらの領域３、５の間のpn接合面Jの上の第２の絶縁膜１１の上とに形成される。更に、その第１のゲート電極１３ａは、第２の絶縁膜１１から凹部２ａ内に連続するように形成される。
　なお、上記のパターニングでは、第１のゲート電極１３ａと第２のゲート電極１３ｂで覆われていない部分の第２の絶縁膜１１と第３の絶縁膜１２も除去される。そして、除去されずに残存する第２の絶縁膜１１と第３の絶縁膜１２は、第１のゲート電極１３ａや第２のゲート電極１３ｂの下でゲート絶縁膜として機能する。
　この例では、凹部２ａの側面２ｆと第１のゲート電極１３ａの側面１３ｆとが同一面内にあるが、当該側面１３ｆをその横の第２の絶縁膜２の表面２ｘ上にまで延在させてもよい。
　続いて、図１６に示すように、半導体基板１の上に第９のレジスト膜１０９を形成し、第９のレジスト膜１０９をマスクにしながら半導体基板１にn型不純物として砒素をイオン注入する。これにより、LDMOS領域I、n型高電圧領域n(high)、及びn型低電圧領域n(low)の各々に、後述のn型ソース領域やn型ドレイン領域の一部として機能するn型エクステンション１４が形成される。
　このイオン注入の条件は特に限定されない。本実施形態では、加速エネルギを１５keV、ドーズ量を１×１０14cm-2～１×１０15cm-2とする条件でこのイオン注入を行う。
　また、この例ではLDMOS領域I、n型高電圧領域n(high)、及びn型低電圧領域n(low)の各々に同時にn型エクステンション１４を形成しているが、これらの領域に別々にn型エクステンション１４を形成してもよい。
　この後に、第９のレジスト膜１０９は除去される。
　次に、図１７に示すように、半導体基板１の上に第１０のレジスト膜１１０を形成する。そして、第１０のレジスト膜１１０をマスクにしながら半導体基板１にp型不純物としてBF2をイオン注入することにより、p型高電圧領域p(high)とp型低電圧領域p(low)の各々にp型エクステンション１５を形成する。
　このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを８０keV、ドーズ量を１×１０13cm-2～２×１０14cm-2とする条件でこのイオン注入を行う。
　なお、この例ではp型高電圧領域p(high)とp型低電圧領域p(low)の各々に同時にp型エクステンション１５を形成しているが、これらの領域に別々にp型エクステンション１５を形成してもよい。
　この後に、第１０のレジスト膜１１０は除去される。
　次に、図１８に示すように、LDMOS領域Iとロジック回路領域IIの各々に絶縁膜を形成し、その絶縁膜をエッチバックすることにより第１のゲート電極１３ａと第２のゲート電極１３ｂの各々の側面に絶縁性サイドウォール１６として残す。その絶縁膜は、例えばCVD法で形成された酸化シリコン膜である。
　続いて、図１９に示すように、半導体基板１の上に第１１のレジスト膜１１１を形成し、第１１のレジスト膜１１１をマスクにしながら半導体基板１にp型不純物としてボロンをイオン注入する。これにより、p型高電圧領域p(high)とp型低電圧領域p(low)の各々の第２のゲート電極１３ｂの横に、p型エクステンション１５よりも高濃度のp型ソース領域１８とp型ドレイン領域１９とが形成される。
　また、LDMOS領域Iにおいては、第２の溝１ｂの横に、p型の第１の領域３に電位を与えるためのp型タップ領域１７が形成される。
　このイオン注入の条件は特に限定されない。本実施形態では、加速エネルギを５keV、ドーズ量を１×１０14cm-2～５×１０15cm-2とする条件でこのイオン注入を行う。
　なお、この例ではLDMOS領域I、p型高電圧領域p(high)、及びp型低電圧領域p(low)の各々に同時にイオン注入を行っているが、これらの領域に別々にイオン注入を行ってもよい。
　この後に、第１１のレジスト膜１１１は除去される。
　次いで、図２０に示すように、半導体基板１の上に第１２のレジスト膜１１２を形成し、第１２のレジスト膜１１２をマスクにしながら半導体基板１にn型不純物としてリンをイオン注入する。
　これにより、LDMOS領域Iにおいては、第１のゲート電極１３ａで覆われていない部分の半導体基板１の表面に、第２の領域５におけるよりも不純物濃度が高く、かつn型エクステンション１４を介して第２の領域５と接するn型ドレイン領域２１が形成される。
　更に、第１の溝１ａとpn接合面Jとを介してドレイン領域２１と対向する部分の半導体基板１の表面にn型ソース領域２０が形成される。このn型ソース領域２０は、その周囲のn型エクステンション１４を介して第１の領域３と接する。
　一方、ロジック回路領域IIにおいては、n型高電圧領域n(high)とn型低電圧領域n(low)の各々の第２のゲート電極１３ｂの横に、n型エクステンション１４よりも高濃度のn型ソース領域２０とn型ドレイン領域２１とが形成される。
　また、本工程におけるイオン注入の条件としては、例えば、加速エネルギ１５keV、ドーズ量１×１０14cm-2～５×１０15cm-2を採用し得る。
　なお、この例ではLDMOS領域I、n型高電圧領域n(high)、及びn型低電圧領域n(low)の各々に同時にイオン注入を行っているが、これらの領域に別々にイオン注入を行ってもよい。
　更に、この例では、LDMOS領域Iにおけるn型のソース領域２０とp型のタップ領域１７とを第２の溝１ｂ内の第１の絶縁膜２で電気的に分離しているが、これらの領域を分離する構造はこれに限定されない。例えば、第２の溝１ｂを形成せずにソース領域２０とタップ領域１７とを互いに接するように形成し、これらの領域の界面のpn接合でソース領域２０とタップ領域１７とを電気的に分離してもよい。
　ここまでの工程により、LDMOS領域Iにおいて第１のゲート電極１３ａ、n型ソース領域２０、及びn型ドレイン領域２１を備えたLDMOSトランジスタ３０の基本構造が完成する。
　また、ロジック回路領域IIにおいては、第１～第４のMOSトランジスタ３１～３４の基本構造が完成する。
　このうち、第１及び第２のMOSトランジスタ３１、３２が備える第２の絶縁膜１１は、第３及び第４のMOSトランジスタ３３、３４が備える第３の絶縁膜１２よりも厚い。よって、第１及び第２のMOSトランジスタ３１、３２は、第３及び第４のMOSトランジスタ３３、３４におけるよりも高いゲート電圧で駆動することができる。
　そのゲート電圧は特に限定されないが、本実施形態では第１及び第２のMOSトランジスタ３１、３２に印加するゲート電圧を５Vとし、第３及び第４のMOSトランジスタ３３、３４に印加するゲート電圧を１．８Vとする。
　この後に、第１２のレジスト膜１１２は除去される。
　次に、図２１に示す断面構造を得るまでの工程について説明する。
　まず、LDMOS領域Iとロジック回路領域IIの各々にコバルト層等の高融点金属層をスパッタ法で形成し、熱処理によりその高融点金属層をシリコンと反応させて金属シリサイド層２２を形成する。その後に、絶縁性サイドウォール１６の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
　次いで、LDMOS領域Iとロジック回路領域IIの各々に層間絶縁膜２３としてCVD法により酸化シリコン膜を形成する。その後、層間絶縁膜２３をパターニングして第１のコンタクトホール２３ａを形成し、第１のコンタクトホール２３ａ内に第１のコンタクトプラグ２４を形成する。
　第１のコンタクトプラグ２４の形成に際しては、第１のコンタクトホール２３ａ内と層間絶縁膜２３の上とにグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成し、更にその上にCVD法でタングステン膜を形成する。その後、層間絶縁膜２３の上の余分なグルー膜とタングステン膜とをCMP法で除去し、第１のコンタクトホール２３ａ内にのみグルー膜とタングステン膜とを第１のコンタクトプラグ２４として残す。
　次に、この第１のコンタクトプラグ２４と層間絶縁膜２３の上に金属積層膜を形成し、その金属積層膜をパターニングして配線２５とする。その金属積層膜としては、例えば、アルミニウム膜を含む金属積層膜をスパッタ法で形成し得る。
　図２２は、本工程を終了した時点における平面図であって、上記の図２１は図２２のX1－X1線に沿う断面図に相当する。
　図２２に示すように、LDMOSトランジスタ領域Iの第１のゲート電極１３ａは平面視で帯状であって、その中央付近の一部が凹部２ａ内に形成される。そして、その凹部２ａは、平面視で第１の絶縁膜２の内側に位置する。
　また、図２３は、図２２のX2－X2線に沿う断面図である。
　図２３に示すように、第１のゲート電極１３ａと第２のゲート電極１３ｂの各々の上の層間絶縁膜２３には第２のコンタクトホール２３ｂが形成される。そして、第２のコンタクトホール２３ｂ内には、既述の第１のコンタクトプラグ２４と同一工程で第２のコンタクトプラグ２６が形成され、第２のコンタクトプラグ２６を介して第１のゲート電極１３ａと第２のゲート電極１３ｂにゲート電圧が印加される。
　以上により、本実施形態に係る半導体装置の基本構造が完成する。
　図２４は、その半導体装置が備えるLDMOSトランジスタ３０の拡大断面図である。
　図２４に示すように、本実施形態では、第２の領域５内であって、ドレイン領域２１と接合面Jとの間の半導体基板１に溝１ａを形成し、その溝１ａ内に第１の絶縁膜２を形成する。更に、第１の絶縁膜２に凹部２ａを形成してその中に第１のゲート電極１３ａを設ける。
　このような凹部２ａがない図１の例では、ゲート電極４２の下において電界Eが集中するのを緩和して耐圧を向上させるために、STIによる絶縁膜４３を形成した。
　ところが、耐圧を向上させるべく絶縁膜４３を厚くして第２の領域５とゲート電極４２との間隔Dが広がりすぎると、チャネルで起きる空乏層の広がりに起因した耐圧向上の効果が弱まってしまう。
　また、絶縁膜４３を薄くすれば空乏層がより広がり耐圧が向上するが、実際には絶縁膜４３はSTI用の素子分離絶縁膜と同時に形成するため、絶縁膜４３の厚さを変更することはプロセス上困難である。更に、絶縁膜４３を薄くするために、STI用の素子分離絶縁膜とは別工程で絶縁膜４３を形成したのでは、工程数が増えるという問題が生じてしまう。
　これに対し、本実施形態では、第１の絶縁膜２に凹部２ａを形成してその中に第１のゲート電極１３ａを設ける。そのため、第１の絶縁膜２の厚さを変更したり、第１のゲート電極１４ａの下に別途溝を形成したりせずとも、第１のゲート電極１３ａの端部１３ｘから出る電界Eが集中するのを緩和する効果と、空乏層の広がりの効果とを得ることができる。
　ここで、ドレイン耐圧は、凹部２ａの深さや幅等のパラメータに依存すると考えられる。
　本願発明者は、これらのパラメータによってドレイン耐圧がどのように変わるのかを調査した。
　図２５は、その調査に使用した計算モデルの断面図である。
　なお、図２５において、図２４で説明したのと同じ要素には図２５におけるのと同じ符号を付し、以下ではその説明を省略する。
　図２５においては、ドレイン耐圧に影響を与え得るパラメータとしてａ～ｅを例示している。これらのパラメータａ～ｅは次のように定義される。
ａ：半導体基板１の表面１ｘから測った凹部２ａの深さ
ｂ：第１の溝１ａの側面のうちソース領域２０寄りの側面１ｅと、凹部２ａの側面のうちソース領域２０寄りの側面２ｅとの間隔
ｃ：第１の溝１ａの側面のうちドレイン領域２１寄りの側面１ｆと、凹部２ａの側面のうちドレイン領域２１寄りの側面２ｆとの間隔
ｄ：半導体基板１の表面１ｘから測った第１の溝１ａの深さ
ｅ：第１の溝１ａの底面と凹部２ａの底面との間隔
　また、LDMOSトランジスタの特性を表す指標にはドレイン耐圧の他にRonAもある。RonAは、トランジスタのオン抵抗Ronとトランジスタの占有面積Aとの積として定義される。同一のドレイン耐圧を有する二つのトランジスタのうち、オン抵抗Ronが小さいトランジスタの方がチャネル幅を短くすることができるため占有面積Aが小さくなりRonAも小さくなる。よって、RonAが小さいほどトランジスタの性能が高いといえる。
　以下では、上記のドレイン耐圧と共にこのRonAの値も調査した。なお、RonAの算出に使用するオン抵抗Ronとしては、ドレイン領域２１に０．１Vの電圧を印加した状態でトランジスタをオンにしたときのソース－ドレイン間の抵抗値を採用した。
　（第１の調査）
　本調査では、上記の深さａを様々に変化させた。なお、ａ以外のパラメータｂ～ｄは次の値に固定した。
　ｂ：０．２μm
　ｃ：０．２μm
　ｄ：０．３５μm
　このときのドレイン耐圧の調査結果を図２６（ａ）に示す。なお、図２６（ａ）のグラフの横軸は上記の深さａを表し、縦軸はドレイン耐圧を表す。また、白抜きの菱形で示される点は凹部２ａがない場合の値である。
　図２６（ａ）に示すように、ドレイン耐圧は深さａに明確に依存しており、深さａが０．２μmのときに最大値をとる。
　また、深さはａが０μmよりも深く、かつ０．２６μm以下のときに、凹部２ａがない場合と比較してドレイン耐圧が高くなる。
　このことから、LDMOSトランジスタ３０のドレイン耐圧を高めるには、深さａを０μm以上０．２６μm以下、より好ましくは０．２μmとすればよいことが明らかとなった。
　一方、図２６（ｂ）は、RonAの調査結果を示す図である。なお、図２６（ｂ）の横軸は上記の深さａを表し、縦軸はRonAを表す。また、図２６（ａ）と同様に、白抜きの点は凹部２ａがない場合の値である。
　図２６（ｂ）に示すように、RonAは深さａと共に低減する。よって、RonAを低減してLDMOSトランジスタ３０を高性能化するには深さａをなるべく深くすればよい。
　図２７は、上記のドレイン耐圧とRonAとの相関図である。
　図２７のグラフには、図２６（ａ）のピークを反映したピークが現れる。
　図２８～図３０は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。計算に際しては、ゲート電圧を０V、ソース電圧を０V、ドレイン電圧を３０Vとした。
　このうち、図２８は深さａを０μmとしたときに得られたものであり、凹部２ａを形成しない場合の結果である。
　この場合は、第１のゲート電極１３ａとn型の第２の領域５とが第１の絶縁膜２によって大きく隔てられている。よって、第１のゲート電極１３ａが空乏層DLを押し広げる能力が小さく、空乏層DLは第１の絶縁膜２の近くに停留している。
　一方、図２９は、深さａを０．２μmとしたときの結果を示す図である。
　図２９に示すように、この場合は凹部２ａを形成したことで第１のゲート電極１３ａが第２の領域５に近づくため、第１のゲート電極１３ａのゲート電圧によって空乏層DLが大きく押し広げられる。図１５のように深さが０．２μmのときにドレイン耐圧が高められたのは、このような空乏層DLの拡大によるものと考えられる。
　また、図３０は、深さａを０．３μmとしたときの結果を示す図である。
　この場合、空乏層DLの広がりの範囲は図２９の場合と略同じであるが、点線円Ａに示すように、第１の絶縁膜２の下面において電界が集中している領域が現れる。これは、深さａを深くしたために第１の絶縁膜２が薄くなり、第１のゲート電極１３ａの１３ｘ（図２４参照）から出る電界が第１の絶縁膜２で弱められずに第２の領域５に到達したためと考えられる。
　このように電界が集中するとドレイン耐圧の低下を招く。よって、この結果から、ドレイン電圧の向上という観点からは深さａを過度に深くするのは好ましくないことが明らかとなった。
　図３１及び図３２は、デバイスシミュレータによって電流密度分布を計算して得られた図である。計算に際しては、ゲート電圧を５．６V、ソース電圧を０V、ドレイン電圧を０．１Vとした。
　このうち、図３１は深さａを０μmとしたときに得られたものであり、凹部２ａを形成しない場合の結果である。
　この場合は、第１の絶縁膜２の下面において電流が拡散している。このように拡散すると、電流が受ける抵抗が大きくなるため、トランジスタのオン抵抗が上昇してRonAが増大してしまう。
　一方、図３２は、深さａを０．２μmとしたときの結果を示す。
　この場合は、図３１におけるのと比較して電流の拡散が抑制され、第１の絶縁膜２の下面に電流が集中している。このように電流が集中するとトランジスタのオン抵抗が低減する。
　この結果から、深さａを０．２μm程度の適度な値とすることでトランジスタのオン抵抗を低くし、トランジスタのRonAを低減できることが明らかとなった。
　（第２の調査）
　本調査では、図２５に示した各パラメータａ～ｅのうち間隔ｂを様々に変化させた。
　なお、ｂ以外のパラメータａ、ｃ、ｄは次の値に固定した。
　ａ：０．２μm
　ｃ：０．２μm
　ｄ：０．３５μm
　このときのドレイン耐圧の調査結果を図３３（ａ）に示す。なお、図３３（ａ）のグラフの横軸は上記の間隔ｂを表し、縦軸はドレイン耐圧を表す。
　図３３（ａ）に示すように、ドレイン耐圧は間隔ｂにも明確に依存しており、間隔ｂが０．１μmのときに最大値をとる。
　なお、間隔ｂが０μmのときは第１のゲート電極１３ａと第２の領域５とが接してしまい、LDMOSトランジスタ３０が機能しなくなってしまう。よって、トランジスタとして機能するかどうかの境目であるｂ＝０μmを基準にし、このときのドレイン耐圧よりも高いドレイン耐圧を得るには、図３３（ａ）の結果から間隔ｂを０．０５μm以上０．４５μm以下とすればよいことも分かる。
　一方、図３３（ｂ）は、RonAの調査結果を示す図である。なお、図３３（ｂ）の横軸は上記の間隔ｂを表し、縦軸はRonAを表す。
　図３３（ｂ）に示すように、RonAは間隔ｂと共に増大する。よって、RonAを低い値に維持してLDMOSトランジスタ３０の高性能化を図るには、間隔ｂをなるべく小さくすればよい。
　図３４及び図３５は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。計算に際しては、ゲート電圧を０V、ソース電圧を０V、ドレイン電圧を４０Vとした。
　このうち、図３４は、間隔ｂを０μmとしたときに得られた結果を示す図である。
　この場合は、第１のゲート電極１３ａの端部１３ｙの近くにおいて、点線円Ｂに示すように電界の集中が発生している。これは、間隔ｂを０μmとしたことで、端部１３ｙから出た電界が第１の絶縁膜２で弱められずに第２の領域５に強く作用するためと考えられる。
　このような電界の集中は、ドレイン耐圧の低下を招くので、なるべく避けるのが好ましい。
　一方、図３５は、間隔ｂを０．２μmとしたときに得られた結果を示す図である。
　この場合には、図３４におけるような顕著な電界の集中が発生していない。このことから、電界の集中を防いでドレイン耐圧を高めるには、間隔ｂを適度に大きくするのが好ましいことが明らかとなった。
　（第３の調査）
　本調査では、図２５に示した各パラメータａ～ｅのうち間隔ｃを様々に変化させた。
　なお、ｃ以外のパラメータａ、ｂ、ｄは次の値に固定した。
　ａ：０．２μm
　ｂ：０．２μm
　ｄ：０．３５μm
　このときのドレイン耐圧の調査結果を図３６（ａ）に示す。なお、図３６（ａ）のグラフの横軸は上記の間隔ｃを表し、縦軸はドレイン耐圧を表す。
　図３６（ａ）に示すように、ドレイン耐圧は間隔ｃにも明確に依存しており、間隔ｃが０．１μmのときに最大値をとる。
　ここで、第２の調査と同様に、間隔ｃが０μmのときは第１のゲート電極１３ａと第２の領域５とが接してしまいLDMOSトランジスタ３０が機能しなくなってしまう。よって、トランジスタとして機能するかどうかの境目であるｃ＝０μmを基準にし、このときのドレイン耐圧よりも高いドレイン耐圧を得るには、間隔ｃを０．０５μm以上とすればよいことも分かる。
　また、図３６（ｂ）は、RonAの調査結果を示す図である。なお、図３６（ｂ）の横軸は上記の間隔ｃを表し、縦軸はRonAを表す。
　図３６（ｂ）に示すように、RonAは間隔ｃと共に増大するので、RonAを低い値に維持してLDMOSトランジスタ３０の高性能化を図るには間隔ｃをなるべく小さくすればよいことも明らかとなった。
　図３７及び図３８は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。計算に際しては、ゲート電圧を０V、ソース電圧を０V、ドレイン電圧を３０Vとした。
　このうち、図３７は、間隔ｃを０μmとしたときに得られた結果を示す図である。
　この場合は、第１のゲート電極１３ａの端部１３ｘの近くにおいて、点線円Cに示すように電界の集中が発生している。これは、間隔ｃを０μmとしたことで、端部１３ｘから出た電界が第１の絶縁膜２で弱められずに第２の領域５に強く作用するためと考えられる。
　既述のように、このような電界の集中は、ドレイン耐圧の低下を招くので、なるべく避けるのが好ましい。
　一方、図３８は、間隔ｃを０．２μmとしたときに得られた結果を示す図である。
　この場合には、図３７におけるような顕著な電界の集中が発生していない。このことから、電界の集中を防いでドレイン耐圧を高めるには、間隔ｃを適度に大きくするのが好ましいことが明らかとなった。
　（第４の調査）
　本調査では、図２５に示した各パラメータａ～ｅのうち間隔ｅを様々に変化させた。なお、パラメータｂ、ｃはいずれも０．２μmに固定した。また、深さｄについては、０．２５μm、０．３５μm、及び０．４５μmの各場合について調査した。
　このときのドレイン耐圧の調査結果を図３９（ａ）に示す。なお、図３９（ａ）のグラフの横軸は上記の間隔ｅを表し、縦軸はドレイン耐圧を表す。
　図３９（ａ）に示すように、ドレイン耐圧は、間隔ｄによらずに間隔ｅが０．１μm以上０．２μm以下の範囲内で最大値をとることが明らかとなった。
　また、図３９（ｂ）は、RonAの調査結果を示す図である。なお、図３９（ｂ）の横軸は上記の間隔ｅを表し、縦軸はRonAを表す。
　図３９（ｂ）に示すように、RonAは間隔ｅと共に増大するので、RonAを低い値に維持してLDMOSトランジスタ３０の高性能化を図るには間隔ｅをなるべく小さくすればよいことも明らかとなった。
　図４０は、上記のドレイン耐圧とRonAとの相関図である。
　図４０に示すように、各々のグラフには図３９（ａ）のピークを反映したピークが現れる。
　（第５の調査）
　図４１（ａ）、（ｂ）は、この調査で使用した計算モデルの断面図である。なお、図４１（ａ）、（ｂ）において、図２４で説明したのと同じ要素には図２４におけるのと同じ符号を付し、以下ではその説明を省略する。
　図４１（ａ）は、本実施形態のモデルであって、第１の絶縁膜２に凹部２ａを形成した計算モデルである。
　一方、図４１（ｂ）は、第１の絶縁膜２に凹部２ａを設けずに、第１の絶縁膜２の平坦な上面の上に第１の絶縁膜１１を介して第１のゲート電極１３ａを形成した比較例に係る計算モデルである。この比較例では、間隔ｅを第１の絶縁膜２の厚さとして定義している。
　本実施形態のように凹部２ａを形成しなくても、この比較例のように第１の絶縁膜２を薄くすれば第１のゲート電極１３ａの端部１３ｘが第２の領域５に近接するので、ゲート電圧によって第２の領域５の空乏層を押し広げられるとも考えられる。
　そこで、本願発明者は、図４１（ａ）と図４１（ｂ）の各々のモデルのドレイン耐圧を調査した。その結果を図４２に示す。
　図４２の横軸は上記の間隔ｅを表し、縦軸はドレイン耐圧を表す。
　図４２に示すように、比較例では間隔eを狭くしてもドレイン耐圧の上昇は僅かである。
　これに対し、本実施形態では、間隔eを狭くすることによりドレイン耐圧が顕著に向上する。このことから、本実施形態のように第１の絶縁膜２に凹部２ａを形成し、その中に第１のゲート電極１３ａを埋め込むことがドレイン耐圧の向上に有効であることが確認された。
　図４３及び図４４は、デバイスシミュレータによって電界分布と空乏層の位置とを計算して得られた図である。
　これらのうち、図４３は比較例（図４１（ｂ））の計算結果であり、図４４は本実施形態（図４１（ａ））の計算結果である。
　なお、計算に際しては、ゲート電圧を０V、ソース電圧を０V、ドレイン電圧を３０Vとした。
　図４３と図４４とを比較して明らかなように、本実施形態の方が空乏層DLがドレイン領域２１側に拡大しており電界の変化が緩やかである。これは、本実施形態では、半導体基板１の表面１ｘよりも下に第１のゲート電極１３ａの下面が位置しているため、空乏層DLを押し広げる効果が比較例よりも大きいためである。
　これらの理由により、図４２のように本実施形態のドレイン耐圧が比較例よりも高められたと考えられる。
　（第２実施形態）
　第１実施形態では、図１１の工程でドライエッチングにより第１の絶縁膜２に凹部２ａを形成した。
　これに対し、本実施形態では、以下のようにしてウエットエッチングにより凹部２ａを形成する。
　図４５～図５０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図４５～図５０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　この半導体装置を製造するには、まず、第１実施形態で説明した図２～図７の工程を行うことにより、図４５に示す断面構造を得る。
　次に、図４６に示すように、半導体基板１の上に第１３のレジスト膜１１３を形成する。
　ロジック回路領域IIにおいては、第１３のレジスト膜１１３は、n型低電圧領域n(low)を除く領域を覆うように形成される。
　一方、LDMOS領域Iにおける第１３のレジスト膜１１３は、第１の溝１ａ内の第１の絶縁膜２の一部領域PRが露出する開口１１３ａを有する。
　そして、第１３のレジスト膜１１３をマスクにしながら、上記の一部領域PRにおける第１の絶縁膜２と、n型低電圧領域n(low)における半導体基板１とに、p型不純物としてボロンをイオン注入する。
　そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを２３０keV、ドーズ量を１×１０12cm-2～５×１０13cm-2とする条件でこのイオン注入を行う。
　これにより、n型低電圧領域n(low)に第２のp型領域７を形成するのと同時に、一部領域PRにおける第１の絶縁膜２にp型不純物を注入することができる。
　なお、このイオン注入を複数回に分けて行ってもよい。
　その後に、n型低電圧領域n(low)に後で形成される第３のMOSトランジスタ３３（図２１参照）の閾値電圧を調節するために、第１３のレジスト膜１１３を引き続きマスクにしながらn型低電圧領域n(low)にp型不純物をイオン注入し、第３のp型領域８を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを３２keV、ドーズ量を２×１０12cm-2～２×１０13cm-2でボロンを注入し得る。
　このボロンは、開口１１３ａを通じて一部領域PRにおける第１の絶縁膜２にも注入される。
　このイオン注入を終了した後、第１３のレジスト膜１１３は除去される。
　次いで、図４７に示すように、第１の絶縁膜２の一部領域PRが露出する開口１１４ａを備えた第１４のレジスト膜１１４を半導体基板１の上に形成する。
　なお、ロジック回路領域IIにおける第１４のレジスト膜１１４は、p型低電圧領域p(low)を除く領域を覆うように形成される。
　そして、第１４のレジスト膜１１４をマスクにしながら、上記の一部領域PRにおける第１の絶縁膜２と、p型低電圧領域p(low)における半導体基板１とに、n型不純物としてリンをイオン注入する。
　そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギを５００keV、ドーズ量を５×１０12cm-2～５×１０13cm-2とする条件でこのイオン注入を行う。
　これにより、p型低電圧領域p(low)に第２のn型領域９を形成するのと同時に、一部領域PRにおける第１の絶縁膜２にn型不純物を注入することができる。
　なお、このイオン注入を複数回に分けて行ってもよい。
　その後に、p型低電圧領域p(low)に後で形成される第４のMOSトランジスタ３４の閾値電圧を調節するために、第１４のレジスト膜１１４を引き続きマスクにしながらp型低電圧領域p(low)にn型不純物をイオン注入し、第３のn型領域１０を形成する。このときのイオン注入の条件は特に限定されないが、例えば、加速エネルギを１８０keV、ドーズ量を２×１０12cm-2～２×１０13cm-2で砒素を注入し得る。
　この砒素は、開口１１４ａを通じて一部領域PRにおける第１の絶縁膜２にも注入される。
　このイオン注入を終了した後、第１４のレジスト膜１１４は除去される。
　次いで、図４８に示すように、窒素雰囲気中で基板温度を１０００℃、処理時間を１０秒程度とする条件で半導体基板１を熱処理し、第２のp型領域７と第２のn型領域９の各々の不純物を活性化させる。
　また、この熱処理により第２のp型領域７と第２のn型領域９の各々の不純物プロファイルがブロードとなり、第２のp型領域７がpウェルになると共に、第２のn型領域９がnウェルになる。
　なお、この熱処理によって拡散した第３のp型領域８と第３のn型領域１０は以降の図において図示を省略する。
　次に、図４９に示すように、半導体基板１の表面１ｘを熱酸化することにより、LDMOS領域Iとロジック回路領域IIの各々に第２の絶縁膜１１として厚さが１０nm程度の熱酸化膜を形成する。
　そして、図５０に示すように、第２の絶縁膜１１の上に第１５のレジスト膜１１５を形成する。
　LDMOS領域Iにおいては、第１５のレジスト膜１１５は開口１１５ａを備えており、その開口１１５ａから第１の絶縁膜２の一部領域PRが露出する。
　一方、ロジック回路領域IIにおいては、第１５のレジスト膜１１５はn型高電圧領域n(high)とp型高電圧領域p(high)とを覆い、n型低電圧領域n(low)とp型低電圧領域p(high)は第１５のレジスト膜１１５で覆われずに露出する。
　そして、第１５のレジスト膜１１５をマスクにしながら、n型低電圧領域n(low)とp型低電圧領域p(high)における第２の絶縁膜１１をフッ酸溶液でウエットエッチングして除去する。
　また、これと同時に、開口１１５ａを通じて第１の絶縁膜２もウエットエッチングし、第１の絶縁膜２に凹部２ａを形成する。
　ここで、本実施形態では、このウエットエッチングの前に図４６や図４７の工程で予め第１の絶縁膜２の一部領域PRに不純物を注入しているが、不純物を含む酸化シリコンのフッ酸溶液に対するエッチングレートは不純物を含まない場合よりも速くなる。
　そのため、n型低電圧領域n(low)とp型低電圧領域p(high)における第１の絶縁膜２のエッチング速度は一部領域PRにおけるよりも遅くなる。よって、n型低電圧領域n(low)とp型低電圧領域p(high)における第１の絶縁膜２の上面が半導体基板１の表面１ｘよりも低下するのを防止しつつ、一部領域PRにおいては設計通りの深さを有する凹部２ａを形成することが可能となる。
　このウエットエッチングを終了後に、第１５のレジスト膜１１５は除去される。
　この後は、第１実施形態で説明した図１４～図２１と同じ工程を行うことで、図２１に示したような半導体装置の基本構造を完成させる。
　以上説明した本実施形態によれば、図５０に示したように、n型低電圧領域n(low)とp型低電圧領域p(high)における第２の絶縁膜１１を除去する工程が第１の絶縁膜２に凹部２ａを形成する工程を兼ねるので工程の簡略化を図ることができる。
　しかも、図４６や図４７の工程における不純物の注入により、LDMOSトランジスタ領域Iとロジック回路領域IIとで第１の絶縁膜２のエッチングレートに差を出すことができ、ロジック回路領域IIの素子分離用の第１の絶縁膜２がエッチングされるのを防止できる。
　（第３実施形態）
　第１実施形態では、図２２に示したように、第１のゲート電極１３ａは平面視で帯状である。
　これに対し、本実施形態では、第１のゲート電極１３ａを平面視でリング状にする。
　図５１は、本実施形態に係る半導体装置の平面図である。
　図５１に示すように、LDMOS領域Iにおいては、第１の領域３と第２の領域５とのpn接合面Jのうち、半導体基板１の表面に現れた部分は平面視でリング状である。そして、第１のゲート電極１３ａは、半導体基板１の表面に現れた部分のpn接合面Jを平面視で覆うリング状に形成される。
　これにより、pn接合面Jの全ての部分が第１のゲート電極１３ａで覆われた構造となるため、pn接合面Jの全ての部分に第１のゲート電極１３ａに印加するゲート電圧が作用することになる。
　図５２は、図５１のX3－X3線に沿う断面図である。
　LDMOS領域Iでは上記のようにpn接合面Jにゲート電圧が作用するため、そのゲート電圧によって第２の領域３の略全域に空乏層を広げることが可能となり、pn接合面Jにおいて耐圧が弱い部分をなくすことができる。これにより、本実施形態では、第１実施形態よりもLDMOSトランジスタ３０のドレイン耐圧を更に高めることができるようになる。
　しかも、本実施形態でも第１の絶縁膜２の凹部２ａに第１のゲート電極１３ａを埋め込むため、第１実施形態と同じ理由によってドレイン耐圧を高めることができる。
　次に、本実施形態に係る半導体装置の製造方法について説明する。
　図５３～図５６は、本実施形態に係る半導体装置の製造途中の断面図である。
　なお、図５３～図５６において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
　この半導体装置を製造するには、まず、第１実施形態で説明した図２の工程を行うことにより、図５３に示すように、半導体基板１の第１の溝１ａと第２の溝１ｂの各々に第１の絶縁膜２が埋め込まれた構造を得る。
　次に、図５４に示すように、ロジック回路領域IIに第１６のレジスト膜１１６を形成する。そして、第１６のレジスト膜１１６をマスクにしてLDMOS領域Iの半導体基板１にn型不純物としてリンをイオン注入することにより、第１の溝１ａよりも深いn型の第２の領域５を形成する。
　n型の第２の領域５は、第１の溝１ａを内側に含むように形成され、第１実施形態で説明したようにLDMOSトランジスタのn型のドリフト領域として機能する。
　このイオン注入の条件としては、例えば、加速エネルギを３００keV～２MeV、ドーズ量を１×１０12cm-2～３×１０13cm-2とする条件を採用し得る。なお、このイオン注入を複数回に分けて行ってもよい。
　この後に、第１６のレジスト膜１１６は除去される。
　次に、図５５に示すように、LDMOS領域Iとロジック回路領域IIの各々に第１７のレジスト膜１１７を形成する。
　第１７のレジスト膜１１７は、LDMOS領域Iの第１の溝１ａの横に開口１１７ａを有すると共に、n型高電圧領域n(high)を除くロジック回路領域IIを覆う。
　そして、第１７のレジスト膜１１７をマスクにしながら、LDMOS領域Iにおける第２の領域５とn型高電圧領域n(high)の半導体基板１にp型不純物としてボロンをイオン注入する。これにより、第１の溝１ａと第２の溝１ｂの各々よりも深く、かつ、第２の領域５よりも浅いp型の第１の領域３が形成されることになる。
　そのイオン注入の条件は特に限定されないが、本実施形態ではそのイオン注入を二回に分けて行う。一回目の条件としては加速エネルギ４２０keV、ドーズ量１×１０12cm-2～５×１０13cm-2を採用し、二回目の条件としては加速エネルギ１５０keV、ドーズ量１×１０12cm-2～５×１０13cm-2を採用し得る。
　このようにして形成された第１の領域３のうち、LDMOS領域Iに形成された部分はLDMOSのp型のボディ領域として供され、n型高電圧領域n(high)に形成された部分の第１の領域３はpウェルとして供される。
　この後に、第１７のレジスト膜１１７は除去される。
　次いで、図５６に示すように、第１実施形態の図１１の工程と同様に半導体基板１の上に第７のレジスト膜１０７を形成する。そして、第１実施形態と同じエッチング条件を採用し、開口１０７ａを通じて第１の溝１ａ内の第１の絶縁膜２をドライエッチングすることにより第１の絶縁膜２に凹部２ａを形成する。
　このエッチングを終了した後に、第７のレジスト膜１０７は除去される。
　この後は、第１実施形態で説明した図１２～図２１と同じ工程を行うことにより、図５２に示した本実施形態に係る半導体装置の基本構造を得ることができる。
　以上、各実施形態について詳細に説明したが、各実施形態に係る半導体装置の用途は特に限定されない。例えば、高電圧で駆動可能なLDMOSトランジスタ３０の特徴を活かして、LED(Light Emitting Device)照明のコントローラ、バッテリーチャージャ、及び太陽光発電システム等ように高電圧を使用する電子機器にこれらの半導体装置を使用し得る。また、自動車が備えるナビゲーションシステム、照明、及びボディ制御部品等の自動車関連製品にもこれらの半導体装置を適用し得る。また、無線通信を行う製品や、モーター等の駆動機構の制御を伴う製品にもこれらの半導体装置を適用し得る。
　また、ロジック回路領域IIに形成された第１～第４のMOSトランジスタ３３～３４は、上記の各電子機器の制御回路等に使用し得る。
                                                                                

Claims (17)

  1. 　半導体基板と、
    　前記半導体基板に形成された第１の導電型のソース領域と、
    　前記半導体基板に形成され、第１の不純物濃度を有する前記第１の導電型のドレイン領域と、
    　前記半導体基板に形成され、かつ前記ソース領域に接して形成された第２の導電型の第１の領域と、
    　前記半導体基板に形成され、前記第１の領域との接合面を備え、前記ドレイン領域に接して形成された、前記第１の不純物濃度よりの低い第２の不純物濃度を有する前記第１の導電型の第２の領域と、
    　前記第２の領域内にあって、前記ドレイン領域と前記接合面との間に形成された溝と、
    　前記溝内に形成され、上面に凹部を備えた第１の絶縁膜と、
    　前記ソース領域と前記溝との間の前記半導体基板の上に形成された第２の絶縁膜と、
    　前記第２の絶縁膜の上と前記凹部内とに形成され、前記第１の領域、前記第２の領域、及び前記接合面の各々の上方に位置するゲート電極とを有する半導体装置。
  2. 　前記半導体基板の前記表面から測った前記凹部の深さは、０μmよりも深く、かつ、０．２６μm以下であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記溝の側面のうち前記ソース領域寄りの側面と、前記凹部の側面のうち前記ソース領域寄りの側面との間隔は、０．０５μm以上０．４５μm以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 　前記溝の側面のうち前記ドレイン領域寄りの側面と、前記凹の側面のうち前記ドレイン領域寄りの側面との間隔は０．０５μm以上であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 　前記溝の底面と前記凹部の底面との間隔は、０．１μm以上０．２μm以下であることを特徴とする請求項１に記載の半導体装置。
  6. 　前記第１の領域は、前記溝よりも深く形成され、
    　前記第２の領域は、前記第１の領域内に形成されて、該第１の領域よりも浅く、かつ、前記溝よりも深いことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
  7. 　前記接合面は平面視でリング状であり、
    　前記ゲート電極は、平面視で前記接合面を覆うリング状であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
  8. 　前記第２の領域は、前記溝よりも深く形成され、
    　前記第１の領域は、前記第２の領域内に形成されて、該第２の領域よりも浅く、かつ、前記溝よりも深いことを特徴とする請求項７に記載の半導体装置。
  9. 　同一の深さで前記溝が複数形成され、
    　隣り合う二つの前記溝の間にMOS(Metal Oxide Silicon)トランジスタが形成されたことを特徴とする請求項１乃至請求項８のいずれか１項に記載の半導体装置。
  10. 　半導体基板の表面に溝を形成する工程と、
    　前記溝内に第１の絶縁膜を形成する工程と、
    　前記半導体基板に、第１の導電型の第１の領域を形成する工程と、
    　前記半導体基板に、前記溝を内側に含み、前記第１の領域との接合面を備えた、第１の不純物濃度を有する第２の導電型の第２の領域を形成する工程と、
    　前記第１の絶縁膜の上面に凹部を形成する工程と、
    　前記半導体基板の前記表面に第２の絶縁膜を形成する工程と、
    　前記第１の領域、前記第２の領域、及び前記接合面の各々の上の前記第２の絶縁膜の上、並びに前記凹部内に連続するゲート電極を形成する工程と、
    　前記溝の前記第２の領域に接し、前記半導体基板の表面に位置し、前記第１の不純物濃度よりも高い第２の不純物濃度を有する前記第２の導電型のドレイン領域を形成する工程と、
    　前記第１の領域に接して前記半導体基板の表面に、前記溝と前記接合面とを介して前記ドレイン領域と対向する前記第２の導電型のソース領域を形成する工程と、
    　を有し、
    　前記凹部は平面視で前記第１の絶縁膜の内側に位置する半導体装置の製造方法。
  11. 　前記凹部を形成する工程の前に、前記凹部を形成する部分の前記第１の絶縁膜に不純物を注入する工程を更に有し、
    　前記凹部を形成する工程は、前記不純物を注入した後、前記第１の絶縁膜をウエットエッチングすることにより行われることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 　前記溝を形成する工程において該溝を複数形成し、
    　前記不純物を注入する工程において、隣り合う二つの前記溝の間の前記半導体基板にも前記不純物を注入し、
    　前記不純物を注入した後、隣り合う二つの前記溝の間にMOSトランジスタを形成する工程を更に有することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 　前記第２の絶縁膜を形成する工程において、隣り合う二つの前記溝の間の前記半導体基板の表面にも前記第２の絶縁膜を形成し、
    　前記凹部を形成する工程において、隣り合う二つの前記溝の間の前記第２の絶縁膜を前記ウエットエッチングにより除去することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 　前記凹部を形成する工程の後、隣り合う二つの前記溝の間の前記半導体基板の前記表面に、前記第２の絶縁膜よりも薄い第３の絶縁膜を形成する工程を更に有することを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 　前記第１の領域を形成する工程において、前記溝よりも深く該第１の領域を形成し、
    　前記第２の領域を形成する工程において、前記第１の領域内に該第２の領域を形成すると共に、前記第１の領域よりも浅く、かつ、前記溝よりも深く前記第２の領域を形成することを特徴とする請求項１０乃至請求項１４のいずれかに記載の半導体装置の製造方法。
  16. 　前記接合面を平面視でリング状に形成することを特徴とする請求項１０乃至請求項１４のいずれか１項に記載の半導体装置の製造方法。
  17. 　前記第２の領域を形成する工程において、前記溝よりも深く該第２の領域を形成し、
    　前記第１の領域を形成する工程において、前記第２の領域内に該第１の領域を形成すると共に、前記第２の領域よりも浅く、かつ、前記溝よりも深く前記第１の領域を形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
                                                                                    
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