TWI525811B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI525811B
TWI525811B TW102114133A TW102114133A TWI525811B TW I525811 B TWI525811 B TW I525811B TW 102114133 A TW102114133 A TW 102114133A TW 102114133 A TW102114133 A TW 102114133A TW I525811 B TWI525811 B TW I525811B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor
layer
conductivity type
semiconductor layer
Prior art date
Application number
TW102114133A
Other languages
English (en)
Other versions
TW201349484A (zh
Inventor
施俊吉
謝百成
伍壽國
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201349484A publication Critical patent/TW201349484A/zh
Application granted granted Critical
Publication of TWI525811B publication Critical patent/TWI525811B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置及其製造方法，特別係有關於一種橫向絕緣閘雙極性電晶體(LIGBT)及其製造方法。
絕緣閘雙極性電晶體(IGBT)為一二極體電晶體(bipolar transistor)和一金氧半導體場效電晶體(MOSFET)的積集組合。IGBT具有優異開啟狀態(on-state)特性和安全的操作容許度(safe-operating window)。在積體電路中的IGBT係通常由橫向絕緣閘雙極性電晶體(LIGBT)構成，且係使用一平面製程順序來來最小化積體電路製程的製程成本和製程複雜度。
一習知LIGBT包括一n型區，且一p型主體區係形成於上述n型區中。一閘極，係形成於上述n型區上方。一p型陰極(也可視為一源極)，係形成於上述p型主體區中。一p型陽極(也可視為一汲極)，係形成於上述n型區中，且形成於上述p型主體區對應於上述閘極的相對側。一深p型井區，係形成於上述n型區下方，且一p型基板係位於上述深p型井區下方。上述深p型井區係做為LIGBT的隔絕物。然而，這種LIGBT會遭受電洞溢流現象(hole overflow)的影響。因為上述深p型井區係利用將p型摻質植入基板的深處之方式形成，上述深p型井區的摻質 濃度不夠高，且因此隔絕效果並不足以令人滿意。結果，在上述n型區中的電洞係溢流穿過上述深p型井區，且進入p型基板。上述電洞溢流現象會導致基板雜訊和閂鎖(latch up)效應。
其他的LIGBT可形成於絕緣層上覆矽(SOI)基板以避免上述電洞溢流現象發生。因此，各別LIGBT的n型區會與其下的埋藏氧化物(BOX)層接觸，然而，位於n型區中的電洞會在埋藏氧化物(BOX)層和n型區的一介面再結合(recombined)，而導致電流增益的損耗、降低元件驅動能力，且會增加漏電流。
有鑑於此，本發明揭露之一實施例係提供一種半導體裝置，上述半導體裝置包括一介電層；一重摻雜半導體層，位於上述介電層上方，其中上述重摻雜半導體層具有一第一導電類型；一半導體區，位於上述重摻雜半導體層上方，其中上述半導體區具有與上述第一導電類型相反的一第二導電類型；一橫向絕緣閘雙極性電晶體，位於上述半導體區的一表面上。
本發明揭露之另一實施例係提供一種半導體裝置，上述半導體裝置包括一第一介電層；一重摻雜半導體層，位於上述第一介電層上方，其中上述重摻雜半導體層具有一第一導電類型；一半導體區，位於上述重摻雜半導體層上方，其中上述半導體區具有與上述第一導電類型相反的一第二導電類型；一井區，形成一第一環狀物，圍繞且對齊於上述半導體區，其中上述井區具有上述第一導電類型；一橫向絕緣閘雙極性電晶體，位於上述半導體區的一表面上，其中上述橫向絕緣 閘雙極性電晶體包括：一主體區，位於上述半導體區中，其中上述主體區具有上述第一導電類型；一閘極堆疊，重疊於上述主體區的一部分；一陰極/源極，位於上述主體區中，其中上述陰極/源極具有上述第一導電類型；一陽極/汲極，位於上述半導體區中，其中上述陽極/汲極具有上述第一導電類型，其中上述陰極/源極和上述陽極/汲極位於上述閘極的相對側。
本發明揭露之又一實施例係提供一種半導體裝置的製造方法，上述半導體裝置的製造方法包括於一半導體基板上成長一磊晶半導體層，其中上述磊晶半導體層具有一第一導電類型；於上述磊晶半導體層的一前表面上形成一橫向絕緣閘雙極性電晶體；形成上述向絕緣閘雙極性電晶體之後，進行一背側薄化製程以移除上述半導體基板；從上述磊晶半導體層的一背側植入摻質，以形成一重摻雜半導體層，其中上述重摻雜半導體層具有與上述第一導電類型相反的一第二導電類型。
20‧‧‧半導體基板
22‧‧‧磊晶層
22’‧‧‧n型區
23‧‧‧絕緣區域
24‧‧‧n型井區
26‧‧‧深n型井區
28‧‧‧p型主體區
30‧‧‧p型井區
32‧‧‧深p型井區
34‧‧‧閘極介電質
36‧‧‧閘極
38‧‧‧p+源極區
40‧‧‧p+汲極區
42、44‧‧‧p+接線區
46‧‧‧後段導線(BEOL)結構
48‧‧‧載板
50‧‧‧黏著劑
52‧‧‧p+層
54‧‧‧介電層
56‧‧‧緩衝氧化層
58‧‧‧底部抗反射塗層
60‧‧‧額外氧化層
100‧‧‧晶圓
102‧‧‧橫向絕緣閘雙極性電晶體
第1至9圖為本發明一些實施例之橫向絕緣閘雙極性電晶體的製造方法的不同製程步驟的剖面圖和上視圖。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描 述之元件，為所屬技術領域中具有通常知識者所知的形式。
第1至9圖為本發明一些實施例之橫向絕緣閘雙極性電晶體的製造方法的不同製程步驟的剖面圖和上視圖。請參考第1圖，提供包括半導體基板20的一晶圓100。半導體基板20可包括結晶矽，然而可使用例如矽鍺、碳化矽或類似的材料之其他半導體材料。在本發明一些實施例中，半導體基板20可重摻雜一p型摻質，且摻質濃度大於1 x 1019/cm3。在本發明之理想的實施例中，“重摻雜”一詞意指摻質濃度大於1 x 1019/cm3，且在字母p或字母n之後使用標記“+”。然而，該發明所屬技術領域中具有通常知識者可了解“重摻雜”為依據特定元件類型、技術世代、最小特徵尺寸和類似條件而定的一技術用詞。因此，“重摻雜”一詞會因技術發展而有不同的解釋，且不被本發明實施例所限制。在本發明其他實施例中，半導體基板20可視為一p+基板。在本發明其他實施例中，半導體基板20可為一p-基板、一n+基板或一n-基板。
於半導體基板20上方形成一磊晶層22，且可即時摻雜(in-situ doped)例如n型摻質，其摻質濃度例如可介於1 x 1013/cm3和1 x 1016/cm3之間。然而，也可使用不同的摻質濃度。可於進行磊晶製程時同時進行即時摻雜。在本發明其他實施例中，可利用離子植入製程摻雜磊晶層22。
也可形成絕緣區域23，從磊晶層22的表面延伸至磊晶層22內。絕緣區域23可為淺溝槽隔絕(STI)區域，且因而之後可視為STI區域23。然而，絕緣區域23也可為例如場氧化物區域之其他絕緣區域。氧化物區域可包括一矽氧化物，其可形 成穿過磊晶層22的局部氧化物。
請參考第2圖，可於磊晶層22中形成一n型井區24和一深n型井區26，且N型井區24和深n型井區26從磊晶層22的表面延伸至磊晶層22內。舉例來說，可將一n型摻質摻入磊晶層22中來形成n型井區24和深n型井區26。也可離子植入製程，於磊晶層22中形成P型主體區28。p型主體區28可具有一p型摻質，其摻質濃度例如可介於1 x 1015/cm3和1 x 1017/cm3之間。然而，也可使用更高或更低的摻質濃度。也可磊晶層22中形成一p型井區30和一深p型井區32，且p型井區30和深p型井區32從磊晶層22的表面延伸至磊晶層22內。舉例來說，可將一p型摻質摻入磊晶層22中來形成P型井區30和深p型井區32。深n型井區26的一底面可深於深p型井區32的一底面。在本發明其他實施例中，深n型井區26的一底面也可對齊於深p型井區32的一底面。
第3A和3B圖分別為形成閘極堆疊的一剖面圖和一上視圖，在本發明一實施例中，閘極堆疊可包括閘極介電質34和閘極36。閘極介電質34可包括氧化矽、氮化矽、一高介電常數材料、上述多層、及/或上述組合。閘極36可包括例如摻雜多晶矽、一金屬、一金屬合金、及/或類似的材料之一導電材料。閘極介電質34和閘極36與P型主體區28的一第一部分重疊，且p型主體區28的一第二部分沒有對準閘極介電質34和閘極36。
雖然在第3A圖之剖面圖中顯示的n型井區24、深n型井區26、p型井區30和深p型井區32包括分離的部分，但是， 在第3B圖的上視圖中，每一個n型井區24、深n型井區26、p型井區30和深p型井區32可形成一連續環狀物。閘極(環狀物)36的一外部部分會與p型主體區28的一內部部分重疊。雖然圖式未顯示，也可於閘極36的側壁上形成閘極間隙壁。
第4圖係顯示p+源極區38和p+汲極區40的形成方式。再一次，雖然圖式顯示的p+源極區38和p+汲極區40具有分離的部分，但是上述分離的部分可為一連續p+源極區環狀物38和一連續P+汲極區環狀物40的部分。p+源極區38也為陰極，因而之後可視為陰極/源極區38。p+汲極區40也為陽極，因而之後可視為陽極/汲極區40。除了陰極/源極區38和陽極/汲極區40之外，也可形成p+接線區42和p+接線區44。p+源極區38、p+汲極區40、p+接線區42和p+接線區44的形成方式可為離子植入。因此完成橫向絕緣閘雙極性電晶體(LIGBT)102的形成。
第5圖係顯示用於與閘極介電質34和閘極36部分重疊的後段導線(BEOL)結構46的後段導線(BEOL)製程。在此未顯示後段導線(BEOL)結構46的詳細製程。在本發明一些實施例中，後段導線(BEOL)結構46可包括層間介電層(ILD)、接觸孔插塞、金屬層、保護層或類似元件。
接著，如第6圖所示，藉由例如黏著劑50將晶圓100接觸載板48。後段導線(BEOL)結構46接觸至黏著劑50。載板48可為一玻璃載板、一陶瓷載板或類似載板。然後從晶圓100的背側將晶圓100薄化，且磨削和移除基板20。最終的結構如第7圖所示。在本發明一些實施例中，進行磨削製程直到深n型井區26暴露出來為止。當基板20為一p+型基板時，磊晶層22和p+ 型基板20的摻質濃度係決定磨削速度的選擇比。因為選擇比，磊晶層22可用做為磨削製程的一停止層。移除p+型基板20之後，暴露出磊晶層22。可進行一過磨削製程以進一步磨削磊晶層22直到深n型井區26暴露出來為止。
第8圖係顯示p+層52的形成方式，可使用於磊晶層22的背側表面部分植入摻質的方式形成p+層52。p+層52與p型井區30和深p型井區32形成的環狀物部分重疊且與P型井區30和深P型井區32形成的環狀物接觸。p+層52可具有p型摻質且摻質濃度約大於1 x 1019/cm3、大於1 x 1020/cm3、大於1 x 1021/cm3或更高。p+層52更與磊晶層22之被p型井區30和深p型井區32形成的環狀物包圍的部分部分重疊。因此，如第9圖所示，橫向絕緣閘雙極性電晶體(LIGBT)102的離子植入區會因而位於p型井區30、深p型井區32和p+層52形成的盆地中。在說明書中，磊晶層22之被p型井區30和深p型井區32形成的環狀物包圍的部分可視為一n型區22’。之後進行一退火製程以對p+層52退火。可使用雷射退火法、快速退火法或類似的方法進行退火製程。
第8圖更顯示介電層54的形成方式。介電層54可包括一單一介電層或複數個介電層。舉例來說，介電層54可包括緩衝氧化層56、底部抗反射塗層(BRAC)58、且可能會有一額外氧化層60。在本發明一些實施例中，可使用一沉積法來形成緩衝氧化層56，上述沉積法可為電漿增強型化學氣相沉積法(PECVD)。可由氮化矽、氮氧化矽及/或類似的材料來形成BRAC58。額外氧化層60可由化學氣相沉積法(CVD)氧化物來形成， 且可使用化學氣相沉積法(CVD)形成額外氧化層60。在本發明一實施例中，可於介電層54上方形成額外的元件。在此，上述額外的元件可不包括結晶半導體區。在本發明一些實施例中，各別的晶圓100可為背側發光型影像感測器(BSI)晶圓，且可於介電層54上方形成例如金屬柵、彩色濾光片、微透鏡或類似的元件之額外的元件(圖未顯示)。
之後，移除載板48和黏著劑50，且最終的晶圓100如第9圖所示。在本發明一些實施例中，晶圓100會切割為晶粒。
雖然本發明實施例係提供一種p型LIGBT的製造方法。任何該發明所屬技術領域中具有通常知識者可了解，本發明實施例可快速應用於製造n型LIGBT，其中n型區22’、n型井區24、深n型井區26、p型主體區28、p型井區30、深p型井區32、p+源極區38、p+汲極區40以及p+接線區42和44的導電類型為相反。
在本發明一實施例中，從各別的晶圓100的背側進行一摻雜製程來形成用以隔絕LIGBT 102的P+層52(第8圖)，P+層52的摻質濃度可以非常高，且提升隔絕功效。並且，由於N型區22’不會接觸例如介電層54的介電材料，所以可最小化介電層54表面的電洞再結合效應。因而可改善LIGBT 102的性能。
本發明揭露之一實施例係提供一種半導體裝置，上述半導體裝置包括一介電層；一重摻雜半導體層，位於上述介電層上方，其中上述重摻雜半導體層具有一第一導電類型；一半導體區，位於上述重摻雜半導體層上方，其中上述半導體區具有與上述第一導電類型相反的一第二導電類型；一橫向絕 緣閘雙極性電晶體，位於上述半導體區的一表面上。
本發明揭露之另一實施例係提供一種半導體裝置，上述半導體裝置包括一第一介電層；一重摻雜半導體層，位於上述第一介電層上方，其中上述重摻雜半導體層具有一第一導電類型；一半導體區，位於上述重摻雜半導體層上方，其中上述半導體區具有與上述第一導電類型相反的一第二導電類型；一井區，形成一第一環狀物，圍繞且對齊於上述半導體區，其中上述井區具有上述第一導電類型；一橫向絕緣閘雙極性電晶體，位於上述半導體區的一表面上，其中上述橫向絕緣閘雙極性電晶體包括：一主體區，位於上述半導體區中，其中上述主體區具有上述第一導電類型；一閘極堆疊，重疊於上述主體區的一部分；一陰極/源極，位於上述主體區中，其中上述陰極/源極具有上述第一導電類型；一陽極/汲極，位於上述半導體區中，其中上述陽極/汲極具有上述第一導電類型，其中上述陰極/源極和上述陽極/汲極位於上述閘極的相對側。
本發明揭露之又一實施例係提供一種半導體裝置的製造方法，上述半導體裝置的製造方法包括於一半導體基板上成長一磊晶半導體層，其中上述磊晶半導體層具有一第一導電類型；於上述磊晶半導體層的一前表面上形成一橫向絕緣閘雙極性電晶體；形成上述向絕緣閘雙極性電晶體之後，進行一背側薄化製程以移除上述半導體基板；從上述磊晶半導體層的一背側植入摻質，以形成一重摻雜半導體層，其中上述重摻雜半導體層具有與上述第一導電類型相反的一第二導電類型。
雖然本發明已以實施例揭露如上，然其並非用以 限定本發明，任何該發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
22‧‧‧磊晶層
22’‧‧‧n型區
23‧‧‧絕緣區域
24‧‧‧n型井區
26‧‧‧深n型井區
28‧‧‧p型主體區
30‧‧‧p型井區
32‧‧‧深p型井區
34‧‧‧閘極介電質
36‧‧‧閘極
38‧‧‧p+源極區
40‧‧‧p+汲極區
42、44‧‧‧p+接線區
46‧‧‧後段導線結構
52‧‧‧p+層
54‧‧‧介電層
56‧‧‧緩衝氧化層
58‧‧‧底部抗反射塗層
60‧‧‧額外氧化層
100‧‧‧晶圓
102‧‧‧橫向絕緣閘雙極性電晶體

Claims (10)

  1. 一種半導體裝置，包括：一介電層；一重摻雜半導體層，位於該介電層上方，其中該重摻雜半導體層具有一第一導電類型；一半導體區，位於該重摻雜半導體層上方，其中該半導體區具有與該第一導電類型相反的一第二導電類型；以及一橫向絕緣閘雙極性電晶體，位於該半導體區的一表面上。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括：一井區，形成一環狀物，圍繞該半導體區，其中該重摻雜半導體層位於該井區下方且接觸該井區，其中該重摻雜半導體層與該井區係形成一盆地。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該橫向絕緣閘雙極性電晶體包括：一主體區，位於該半導體區中，其中該主體區具有該第一導電類型；一閘極介電質，重疊於該主體區的一部分；一閘極，位於該閘極介電質上；一陰極/源極，位於該主體區中，其中該陰極/源極具有該第一導電類型；以及一陽極/汲極，位於該半導體區中，其中該陽極/汲極具有該第一導電類型，其中該陰極/源極和該陽極/汲極位於該閘極的相對側。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該半導體區 與該重摻雜半導體層物理接觸，且其中該重摻雜半導體層與該介電層物理接觸。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括一額外介電層，位於該介電層下方且接觸該介電層，其中該介電層和該額外介電層包括不同的介電材料。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該重摻雜半導體層的摻質濃度大於1 x 1019/cm3。
  7. 一種半導體裝置的製造方法，包括下列步驟：於一半導體基板上成長一磊晶半導體層，其中該磊晶半導體層具有一第一導電類型；於該磊晶半導體層的一前側上形成一橫向絕緣閘雙極性電晶體；形成該向絕緣閘雙極性電晶體之後，進行一背側薄化製程以移除該半導體基板；以及從該磊晶半導體層的一背側進行一離子植入製程，以形成一重摻雜半導體層，其中該重摻雜半導體層具有與該第一導電類型相反的一第二導電類型。
  8. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中該半導體層為重摻雜，且其中進行該一背側薄化製程直到該磊晶半導體層暴露出來為止。
  9. 如申請專利範圍第7項所述之半導體裝置的製造方法，更包括：形成一介電層，接觸該重摻雜半導體層，其中該位於該磊晶半導體層的該背側；以及 形成一井區，包圍該橫向絕緣閘雙極性電晶體，其中該井區具有該第二導電類型，且其中該重摻雜半導體層接觸該井區。
  10. 如申請專利範圍第7項所述之半導體裝置的製造方法，其中形成該橫向絕緣閘雙極性電晶體包括下列步驟：於該磊晶半導體區中形成一主體區，其中該主體區具有該第二導電類型；形成一閘極堆疊，重疊於該主體區的一部分；於該主體區中形成一陰極/源極，其中該陰極/源極具有該第二導電類型；以及於該磊晶半導體區中形成一陽極/汲極，其中該陽極/汲極具有該第二導電類型，其中該陰極/源極和該陽極/汲極位於該閘極的相對側。
TW102114133A 2012-05-31 2013-04-22 半導體裝置及其製造方法 TWI525811B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261653839P 2012-05-31 2012-05-31
US13/601,229 US8735937B2 (en) 2012-05-31 2012-08-31 Fully isolated LIGBT and methods for forming the same

Publications (2)

Publication Number Publication Date
TW201349484A TW201349484A (zh) 2013-12-01
TWI525811B true TWI525811B (zh) 2016-03-11

Family

ID=49669149

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102114133A TWI525811B (zh) 2012-05-31 2013-04-22 半導體裝置及其製造方法

Country Status (2)

Country Link
US (3) US8735937B2 (zh)
TW (1) TWI525811B (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026751A (ja) * 2013-07-29 2015-02-05 株式会社日立製作所 横型バイポーラトランジスタおよびその製造方法
US20150200295A1 (en) * 2014-01-10 2015-07-16 Cypress Semiconductor Corporation Drain Extended MOS Transistors With Split Channel
US9153620B2 (en) * 2014-03-03 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a metal grid for semiconductor device
US9236446B2 (en) * 2014-03-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Barc-assisted process for planar recessing or removing of variable-height layers
US9281192B2 (en) 2014-03-13 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMP-friendly coatings for planar recessing or removing of variable-height layers
US9397205B1 (en) * 2015-07-22 2016-07-19 Macronix International Co., Ltd. Semiconductor device
US20170084628A1 (en) * 2015-09-18 2017-03-23 Qualcomm Incorporated Substrate-transferred, deep trench isolation silicon-on-insulator (soi) semiconductor devices formed from bulk semiconductor wafers
CN106992208B (zh) * 2016-01-21 2023-05-23 重庆中科渝芯电子有限公司 一种薄硅层soi基横向绝缘栅双极型晶体管及其制造方法
WO2018125174A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Access transmission gate
US10170515B2 (en) * 2017-04-14 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Implantation process for semiconductor device
JP7242908B2 (ja) * 2019-10-17 2023-03-20 長江存儲科技有限責任公司 バックサイドアイソレーション構造体を備えた３次元メモリデバイス
TWI730814B (zh) * 2020-06-16 2021-06-11 力晶積成電子製造股份有限公司 絕緣閘雙極電晶體結構及其製造方法
WO2023028853A1 (en) * 2021-08-31 2023-03-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
CN116097921A (zh) 2021-08-31 2023-05-09 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349224A (en) 1993-06-30 1994-09-20 Purdue Research Foundation Integrable MOS and IGBT devices having trench gate structure
DE69427904T2 (de) 1994-05-31 2002-04-04 Stmicroelectronics S.R.L., Agrate Brianza Integrierte Halbleiterdiode
US5643821A (en) 1994-11-09 1997-07-01 Harris Corporation Method for making ohmic contact to lightly doped islands from a silicide buried layer and applications
US5731603A (en) * 1995-08-24 1998-03-24 Kabushiki Kaisha Toshiba Lateral IGBT
US6064086A (en) * 1995-08-24 2000-05-16 Kabushiki Kaisha Toshiba Semiconductor device having lateral IGBT
DE19828669C2 (de) * 1998-06-26 2003-08-21 Infineon Technologies Ag Lateraler IGBT in SOI-Bauweise und Verfahren zur Herstellung
US6191453B1 (en) 1999-12-13 2001-02-20 Philips Electronics North America Corporation Lateral insulated-gate bipolar transistor (LIGBT) device in silicon-on-insulator (SOI) technology
JP4371521B2 (ja) * 2000-03-06 2009-11-25 株式会社東芝 電力用半導体素子およびその製造方法
JP3647802B2 (ja) * 2001-01-25 2005-05-18 株式会社東芝 横型半導体装置
WO2003038903A1 (en) * 2001-11-01 2003-05-08 Koninklijke Philips Electronics N.V. Lateral isolated gate bipolar transistor device
KR100847306B1 (ko) * 2007-02-14 2008-07-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP4458112B2 (ja) * 2007-04-18 2010-04-28 株式会社日立製作所 半導体装置の製造方法、それを用いた半導体装置及びプラズマパネルディスプレイ
DE102007020659B4 (de) * 2007-04-30 2012-02-23 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zur Herstellung desselben
JP5407126B2 (ja) 2007-08-30 2014-02-05 信越半導体株式会社 半導体基板の製造方法
JP5272410B2 (ja) * 2008-01-11 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
US8253164B2 (en) * 2010-12-23 2012-08-28 Force Mos Technology Co., Ltd. Fast switching lateral insulated gate bipolar transistor (LIGBT) with trenched contacts
US8476736B2 (en) * 2011-02-18 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage diodes

Also Published As

Publication number Publication date
TW201349484A (zh) 2013-12-01
US8928032B2 (en) 2015-01-06
US20130320397A1 (en) 2013-12-05
US20150140741A1 (en) 2015-05-21
US9478630B2 (en) 2016-10-25
US8735937B2 (en) 2014-05-27
US20140220746A1 (en) 2014-08-07

Similar Documents

Publication Publication Date Title
TWI525811B (zh) 半導體裝置及其製造方法
JP7279277B2 (ja) 複数遮蔽トレンチゲートｆｅｔ
US7915155B2 (en) Double trench for isolation of semiconductor devices
US9153666B1 (en) LDMOS with corrugated drift region
US10079279B2 (en) FET with local isolation layers on S/D trench sidewalls
US9112025B2 (en) LDMOS device and fabrication method
US8502308B2 (en) Semiconductor device with a trench isolation and method of manufacturing trenches in a semiconductor body
US7884419B2 (en) Semiconductor device and method of fabricating the same
US9099321B2 (en) Method for fabricating power semiconductor device
US9171916B1 (en) LDMOS with thick interlayer-dielectric layer
US9525061B2 (en) Semiconductor device including an n-well structure
US20120267724A1 (en) Mos semiconductor device and methods for its fabrication
US8492221B2 (en) Method for fabricating power semiconductor device with super junction structure
TWI668731B (zh) 具有多個氮化層的半導體裝置結構及其形成方法
US11075292B2 (en) Insulated gate bipolar transistor, and manufacturing method therefor
US7919376B2 (en) CMOS transistor and method for manufacturing the same
KR100853799B1 (ko) 트렌치 게이트 반도체 소자 및 그의 제조 방법
JP2009224495A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP4260777B2 (ja) 半導体装置及びその製造方法
KR101483721B1 (ko) 오목한 셀 구조를 갖는 파워 모스펫 및 그 제조방법
JP2010034147A (ja) 絶縁ゲート型半導体装置およびその製造方法