WO2013168367A1 - 半導体装置 - Google Patents

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Definitions

  • the present disclosure relates to a pin (pin) diode in a semiconductor device.
  • Non-Patent Document 1 a semiconductor device has been proposed in which a P + -type hole injection layer is selectively formed in an N-type cathode layer (see, for example, Non-Patent Document 1).
  • a P + -type hole injection layer is selectively formed on the cathode layer on the side opposite to the drift layer side.
  • a cathode electrode is formed on the cathode layer so that the cathode layer and the hole injection layer are short-circuited.
  • An anode electrode is formed on the anode layer.
  • the cathode electrode When the cathode electrode is immediately applied with a higher potential (reverse voltage) than the anode electrode, the injection of holes and electrons stops.
  • the holes accumulated in the drift layer flow to the anode electrode through the anode layer.
  • the electrons accumulated in the drift layer flow to the cathode electrode through the cathode layer. That is, electrons that have flowed to the cathode layer between the drift layer and the hole injection layer do not flow to the P-type hole injection layer, but flow through the cathode layer in the plane direction (lateral direction) of the drift layer and then to the cathode electrode. Flowing into.
  • recovery The state in which the reverse voltage is immediately applied from this ON state is reverse recovery (hereinafter simply referred to as recovery), and the current flowing at this time is the recovery current (IR).
  • This recovery current is a flow of carriers accumulated in the drift layer during the ON period.
  • carriers are compensated by holes being injected during recovery. For this reason, it is possible to prevent the recovery current (IR) from changing abruptly by preventing sudden depletion of carriers, and it is possible to suppress the phenomenon of current and voltage oscillation called recovery ringing.
  • a structure in which the space charge lost by increasing the impurity density of the cathode layer and thinning the drift layer can be considered.
  • the cathode layer is formed by doping impurities such as phosphorus, arsenic, and antimony that are general donors
  • increasing the space charge density increases the carrier density as well as the space charge density.
  • the resistance value of a cathode layer becomes small. That is, the voltage drop when electrons pass through the cathode layer is reduced.
  • the voltage drop caused by electrons can be increased by increasing the width of the hole injection layer and lengthening the path through which electrons pass. Conceivable.
  • the width of the hole injection layer is widened at the time of recovery, so that a region where only a voltage equal to or lower than the built-in voltage is applied among the PN junction formed between the hole injection layer and the cathode layer is wide.
  • the PN junction into which holes are injected becomes narrower than the entire PN junction formed between the hole injection layer and the cathode layer. Therefore, since the interval between adjacent PN junctions into which holes are injected becomes wide, a large distribution of the injected holes is generated, and the amount of injected holes is reduced, so that it is difficult to obtain an effect of suppressing recovery ringing. There is a problem of becoming.
  • An object of the present disclosure is to provide a semiconductor device capable of reducing conduction loss and suppressing recovery ringing without impairing a withstand voltage.
  • the semiconductor device includes a first conductivity type drift layer, a second conductivity type first semiconductor layer formed in a surface layer portion of the drift layer, and the first of the drift layers.
  • a first conductivity type second semiconductor layer formed at a position separated from the first semiconductor layer and having a carrier density greater than that of the drift layer; and a second conductivity type selectively formed in the second semiconductor layer.
  • the second semiconductor layer has a carrier density smaller than the space charge density.
  • the carrier density of the second semiconductor layer is smaller than the space charge density, it is possible to suppress the resistance value from decreasing even if the space charge density of the second semiconductor layer is increased. Therefore, even if a semiconductor device having a large space charge density is used to reduce the thickness of the drift layer in order to suppress conduction loss and prevent the depletion layer from reaching the hole injection layer, The resistance value can be increased. That is, at the time of recovery, conduction loss can be reduced while suppressing recovery ringing, and further, a decrease in breakdown voltage can be suppressed.
  • the second semiconductor layer may provide a level in a frozen region and a level in an extrinsic region. In this case, the temperature dependency of the resistance value of the second semiconductor layer can be reduced.
  • FIG. 1 is a diagram illustrating a cross-sectional configuration of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a cross-sectional configuration of the semiconductor device according to the third embodiment of the present disclosure.
  • the semiconductor device of this embodiment is formed by forming a pin diode on a semiconductor substrate 1.
  • the semiconductor substrate 1 has an N ⁇ type drift layer 2.
  • a P-type anode layer 3 having a carrier density larger than that of the drift layer 2 is formed on the surface layer portion of the drift layer 2.
  • the anode layer 3 is configured by doping impurities such as boron. That is, the anode layer 3 is at a level indicating 100% activation rate at the operating temperature of the semiconductor device (for example, ⁇ 40 to 150 ° C.), in other words, at a level located in the extrinsic region. Yes.
  • An anode electrode 4 that is electrically connected to the anode layer 3 is formed on the anode layer 3.
  • an N-type cathode layer 5 is formed on the back side of the drift layer 2. Below, the structure of the cathode layer 5 of this embodiment is demonstrated concretely.
  • the cathode layer 5 has a carrier density smaller than the space charge density. That is, the level activation energy in the cathode layer 5 is set larger than the thermal energy at the operating temperature at the operating temperature of the semiconductor device. In other words, the cathode layer 5 is at a deep level showing an activation rate of less than 100% at the operating temperature of the semiconductor device. Furthermore, in other words, the cathode layer 5 is at a level located in the freezing region at the operating temperature of the semiconductor device.
  • Such a cathode layer 5 is configured by doping at least one of impurities such as Bi, Mg, Ta, Pb, Te, Se, N, C, Ge, Sr, Cs, Ba, and S, for example. .
  • the level of the cathode layer 5 in this embodiment is a level at which a part works as a carrier. That is, the level of the cathode layer 5 is different from a so-called lifetime killer of a level located in the vicinity of MidGap formed in order to shorten the lifetime of minority carriers. It is also different from relatively deep levels such as C and Fe that compensate for majority carriers used in HFETs such as GaN.
  • a P + type hole injection layer 6 is selectively formed on the cathode layer 5 on the side opposite to the drift layer 2 side. That is, the cathode layer 5 on the side opposite to the drift layer 2 side is configured such that the cathode layers 5 and the hole injection layers 6 are alternately arranged in the cross section shown in FIG.
  • a cathode electrode 7 is formed on the opposite side of the cathode layer 5 to the drift layer 2 side so that the cathode layer 5 and the hole injection layer 6 are short-circuited.
  • the N ⁇ type and the N type correspond to the first conductivity type of the present disclosure
  • the P type corresponds to the second conductivity type of the present disclosure.
  • the anode layer 3 corresponds to the first semiconductor layer of the present disclosure
  • the cathode layer 5 corresponds to the second semiconductor layer of the present disclosure
  • the anode electrode 4 corresponds to the first electrode of the present disclosure
  • the cathode electrode 7 This corresponds to the second electrode of the present disclosure.
  • the cathode layer 5 is configured such that the carrier density is smaller than the space charge density as described above. For this reason, even if the space charge density of the cathode layer 5 is increased, an increase in the carrier density of the cathode layer 5 can be suppressed. That is, even if the spatial density of the cathode layer 5 is increased, the resistance value of the cathode layer 5 can be suppressed from decreasing. Therefore, at the time of recovery, the voltage drop when electrons flow through the cathode layer 5 can be increased without increasing the width of the hole injection layer 6, and holes can be injected from the hole injection layer 6.
  • the carrier density is made smaller than the space charge density of the cathode layer 5. For this reason, even if the space charge density of the cathode layer 5 is increased, the resistance value can be suppressed from decreasing. Therefore, even if the drift layer 2 is thinned in order to suppress conduction loss and the space charge density of the cathode layer 5 is increased in order to prevent the depletion layer from reaching the hole injection layer 6, the cathode of the conventional semiconductor device is increased.
  • the resistance value of the layer 5 can be increased. That is, it is possible to reduce conduction loss while suppressing recovery ringing, and it is also possible to suppress a decrease in breakdown voltage.
  • the cathode layer 5 of the present embodiment is composed of two levels having different depths. Specifically, at the operating temperature of the semiconductor device, it is composed of a level in the freezing region and a level in the extrinsic region. The level of the extrinsic region is configured by doping with phosphorus, arsenic, antimony, or the like.
  • the temperature dependence of the resistance value in the cathode layer 5 can be reduced. That is, the carrier density of the level in the frozen region varies greatly depending on the operating temperature of the semiconductor device. In other words, the change in the resistance value of the cathode layer 5 becomes very large depending on the operating temperature of the semiconductor device. For this reason, when the cathode layer 5 is composed only of levels in the frozen region, for example, the activation rate of the lower limit temperature at the operating temperature of the semiconductor device is 1%, and the activation rate of the upper limit temperature is 10%. In such a case, the resistance value of the cathode layer 5 changes up to 10 times within the operating temperature range.
  • the ratio of the impurity density located in the level of the frozen region to the impurity density located in the level of the extrinsic region is 1: 1 as the cathode layer 5
  • the total activation rate is The lower limit temperature is 50.5%, and the upper limit temperature is 55%. That is, the change rate of the resistance value of the cathode layer 5 can be reduced to 1.09 times.
  • the impurity density located at the level of the frozen region is preferably changed as appropriate according to the use environment of the semiconductor device.
  • a third embodiment of the present disclosure will be described.
  • a contact layer is formed on the cathode layer 5 with respect to the first embodiment, and the other aspects are the same as those in the first embodiment, and thus the description thereof is omitted here.
  • an N + -type contact layer 8 having a carrier density larger than that of the cathode layer 5 is formed in a portion of the cathode layer 5 sandwiched between the hole injection layers 6.
  • the hole injection layer 6 and the contact layer 8 are alternately formed on the opposite side of the cathode layer 5 from the drift layer 2 side.
  • the cathode electrode 7 is in contact with the hole injection layer 6 and the contact layer 8.
  • the contact layer 8 is comprised by doping phosphorus, arsenic, antimony, etc., for example.
  • the contact resistance between the cathode layer 5 (contact layer 8) and the cathode electrode 7 can be reduced, and the efficiency of electron injection from the cathode electrode 7 is increased, so that electrons injected from the cathode electrode 7 when turned on Can be increased. Therefore, the conduction loss can be further reduced.
  • the first conductivity type may be P-type and the second conductivity type may be N-type.
  • the second semiconductor layer (cathode layer 5) is configured by being doped with at least one of impurities such as Ga, In, Tl, Be, Cu, Zn, and Co, for example.
  • the level of the cathode layer 5 may be formed by applying thermal or mechanical stress, or may be formed by irradiating proton beam, helium, tritium or the like.
  • the anode layer 3 may be as follows. That is, the depth of at least a part of the anode layer 3 (for example, the length in the vertical direction of the anode layer 3 in FIG. 1) may be shallower than the electron diffusion length. According to this, the hole injection efficiency at the time of ON can be lowered, and the recovery loss can be reduced.
  • the present disclosure is applied to the semiconductor device in which a current flows in the thickness direction of the semiconductor substrate 1 has been described, but the present disclosure is applied to a horizontal semiconductor device in which a current flows in the planar direction of the semiconductor substrate 1.
  • the anode layer 3 may be formed on the surface layer portion of the drift layer 2
  • the cathode layer 5 may be formed at a position separated from the anode layer 3 in the surface layer portion of the drift layer 2.
  • the contact layer 8 may be formed in a region of the cathode layer 5 sandwiched between the hole injection layers 6 while the cathode layer 5 is configured using two different levels.

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Abstract

　半導体装置は、第１導電型のドリフト層（２）と、前記ドリフト層（２）の表層部に形成された第２導電型の第１半導体層（３）と、前記ドリフト層（２）のうち前記第１半導体層（３）と離間した位置に形成され、前記ドリフト層（２）よりキャリア密度が大きくされた第１導電型の第２半導体層（５）と、前記第２半導体層（５）中に選択的に形成された第２導電型のホール注入層（６）と、前記第１半導体層（３）と電気的に接続される第１電極（４）と、前記第２半導体層（５）および前記ホール注入層（６）と電気的に接続される第２電極（７）とを備える。前記第２半導体層（５）は、空間電荷密度よりキャリア密度が小さくされている。

Description

半導体装置 関連出願の相互参照
　本開示は、２０１２年５月７日に出願された日本出願番号２０１２－１０６０１２号に基づくもので、ここにその記載内容を援用する。
　本開示は、半導体装置のうちｐｉｎ（ピン）ダイオードに関するものである。
　ｐｉｎダイオードにおいて、Ｎ型のカソード層にＰ＋型のホール注入層が選択的に形成された半導体装置が提案されている（例えば、非特許文献１参照）。
　具体的には、この半導体装置は、カソード層のうちドリフト層側と反対側にＰ＋型のホール注入層が選択的に形成されている。そして、カソード層上にカソード層とホール注入層とが短絡するようにカソード電極が形成されている。また、アノード層上にアノード電極が形成されている。
　このような半導体装置では、カソード電極にアノード電極より低い電位（順方向電圧）が印加されると、アノード層からドリフト層にホールが注入されると共にカソード層からドリフト層に電子が注入される。これにより、ドリフト層には過剰キャリアが蓄積されて伝導度変調が起こり、ダイオードがオンする。この順方向電圧は順方向降下電圧（ＶＦ）であり、流れる電流は順方向電流（ＩＦ）である。
　このオン状態からすぐさまカソード電極にアノード電極より高い電位（逆方向電圧）が印加されるとホールおよび電子の注入が止まる。そして、ドリフト層に蓄積されているホールはアノード層を介してアノード電極に流れる。また、ドリフト層に蓄積されている電子は、カソード層を介してカソード電極に流れる。すなわち、ドリフト層とホール注入層との間にあるカソード層に流れた電子は、Ｐ型のホール注入層に流れず、カソード層中をドリフト層の平面方向（横方向）に流れた後にカソード電極に流れる。
　このとき、電子がカソード層を通過する際にカソード層の抵抗によって電圧降下が発生し、この電圧降下がホール注入層とカソード層との間に構成されるＰＮ接合のビルトイン電圧以上になると、ホール注入層からカソード層を介してドリフト層にホール（キャリア）が注入される。
　このオン状態からすぐさま逆方向電圧が印加された状態がリバースリカバリ（以下では、単にリカバリという）であり、このときに流れる電流がリカバリ電流（ＩＲ）である。このリカバリ電流は、オン期間中にドリフト層中に蓄積されたキャリアの流れである。そして、上記のように、Ｐ型のホール注入層を備えたｐｉｎダイオードは、リカバリ時にホールが注入されることによってキャリアが補われる。このため、キャリアの急激な枯渇を防ぐことでリカバリ電流（ＩＲ）が急激に変化することを抑制することができ、リカバリリンギングと呼ばれる電流、電圧が振動する現象を抑制できる。
　ところで、現状では、リカバリリンギングを抑制しつつ、さらに導通損失も低減したいという要望があり、導通損失を抑制するためには、例えば、ドリフト層を薄くするのが有効な手段として挙げられる。しかしながら、ドリフト層を薄くすると、オフ時に、ドリフト層とアノード層との間に構成される空乏層がホール注入層に達しやすくなり、耐圧が低下してしまう。
　このため、空乏層がホール注入層に達しないようにするためには、カソード層の不純物密度を大きくし、ドリフト層を薄くすることで失った空間電荷を補填する構造が考えられる。この場合、例えば、一般的なドナーであるリン、ヒ素、アンチモン等の不純物をドープしてカソード層を構成した場合には、空間電荷密度を大きくすると空間電荷密度と同様にキャリア密度が大きくなる。このため、カソード層の抵抗値が小さくなる。つまり、電子がカソード層を通過する際の電圧降下が小さくなる。
　したがって、導通損失を低減しつつ、リカバリリンギングを抑制するためには、例えば、ホール注入層の幅を広くし、電子が通過する経路を長くすることによって電子に起因する電圧降下を大きくすることが考えられる。
　しかしながら、この構造では、リカバリ時において、ホール注入層の幅を広くしているため、ホール注入層とカソード層との間に構成されるＰＮ接合のうちビルトイン電圧以下の電圧しか印加されない領域が広くなる。すなわち、ホールが注入されるＰＮ接合はホール注入層とカソード層との間に構成されるＰＮ接合全体に対して狭くなる。したがって、ホールが注入される隣接するＰＮ接合同士の間隔が広くなるため、注入されるホールに大きな分布の偏りが生じると共に注入されるホールの量が少なくなるため、リカバリリンギングの抑制効果が得にくくなるという問題がある。
　また、ダイオードがオンされているときには、カソード層のうちカソード電極に接した部分から電子が注入されると共にホールがアノード層から注入される。この場合、上記半導体装置では、ホール注入層の幅を広くするために、オン時に電子の注入されない領域が大きくなる。つまり、電子の供給量が全体として減少することになり、結果として導通損失が大きくなる。
M. Rahimo, A. Kopta,The Field Charge Extraction (FCE) DiodeA Novel Technology for Soft Recovery HighVoltage Diodes, 2005年
　本開示は、耐圧を損なわずに導通損失を低減し、かつリカバリリンギングを抑制できる半導体装置を提供することを目的とする。
　本開示の第一の態様において、半導体装置は、第１導電型のドリフト層と、前記ドリフト層の表層部に形成された第２導電型の第１半導体層と、前記ドリフト層のうち前記第１半導体層と離間した位置に形成され、前記ドリフト層よりキャリア密度が大きくされた第１導電型の第２半導体層と、前記第２半導体層中に選択的に形成された第２導電型のホール注入層と、前記第１半導体層と電気的に接続される第１電極と、前記第２半導体層および前記ホール注入層と電気的に接続される第２電極とを備える。前記第２半導体層は、空間電荷密度よりキャリア密度が小さくされている。
　上記の半導体装置において、第２半導体層は空間電荷密度よりキャリア密度が小さくされているため、第２半導体層の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。したがって、導通損失を抑制するためにドリフト層を薄くし、空乏層がホール注入層に達することを抑制するために大きな空間電荷密度を有する半導体装置としても、従来の半導体装置より第２半導体層の抵抗値を大きくできる。つまり、リカバリ時において、リカバリリンギングを抑制しつつ導通損失を低減することができ、さらに、耐圧が低下することも抑制できる。
　代案として、前記第２半導体層は、凍結領域にある準位と、外因性領域にある準位とを提供してもよい。この場合、第２半導体層の抵抗値についての温度依存性の低減を図ることができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図1は、本開示の第１実施形態における半導体装置の断面構成を示す図であり、 図２は、本開示の第３実施形態における半導体装置の断面構成を示す図である。
　（第１実施形態）
　本開示の第１実施形態について図面を参照しつつ説明する。図１に示されるように、本実施形態の半導体装置は、半導体基板１にピンダイオードが形成されてなるものである。
　具体的には、半導体基板１はＮ－型のドリフト層２を有している。そして、ドリフト層２の表層部には、当該ドリフト層２よりキャリア密度が大きくされたＰ型のアノード層３が形成されている。このアノード層３は、例えば、ボロン等の不純物がドープされて構成されている。すなわち、アノード層３は、半導体装置の動作温度（例えば、－４０～１５０℃）において、１００％活性化率を示す準位とされており、言い換えると外因性領域に位置する準位とされている。そして、アノード層３の上には、当該アノード層３と電気的に接続されるアノード電極４が形成されている。
　なお、通常、半導体分野において１００％活性化率を示す準位を使用することは明記されていないかもしれないが、これは常識とされているために省略されているのである。
　また、ドリフト層２の裏面側にはＮ型のカソード層５が形成されている。以下に、本実施形態のカソード層５の構成について、具体的に説明する。
　本実施形態の、カソード層５は、空間電荷密度よりキャリア密度が小さくされている。すなわち、カソード層５における準位の活性化エネルギーは、半導体装置の動作温度において、動作温度の熱エネルギーよりも大きくされている。言い換えると、カソード層５は、半導体装置の動作温度において、１００％未満の活性化率を示す深い準位とされている。さらに、言い換えると、カソード層５は、半導体装置の動作温度において、凍結領域に位置する準位とされている。このようなカソード層５は、例えば、Ｂｉ、Ｍｇ、Ｔａ、Ｐｂ、Ｔｅ、Ｓｅ、Ｎ、Ｃ、Ｇｅ、Ｓｒ、Ｃｓ、Ｂａ、Ｓ等の不純物の少なくとも１つがドープされることで構成される。
　なお、本実施形態におけるカソード層５の準位は、一部がキャリアとして働く準位のことである。すなわち、カソード層５の準位は、少数キャリアのライフタイムを短くさせるために形成されるＭｉｄＧａｐ付近に位置する準位のいわゆるライフタイムキラーとは異なるものである。また、ＧａＮ等のＨＦＥＴ等において用いられる多数キャリアを補償するＣ、Ｆｅ等の比較的深い準位とも異なるものである。
　また、カソード層５のうちドリフト層２側と反対側には、Ｐ＋型のホール注入層６が選択的に形成されている。すなわち、カソード層５のうちドリフト層２側と反対側は、図１に示す断面において、カソード層５とホール注入層６とが交互に配置された構成とされている。そして、カソード層５のうちドリフト層２側と反対側には、カソード層５とホール注入層６とが短絡するようにカソード電極７が形成されている。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ－型、Ｎ型が本開示の第１導電型に相当し、Ｐ型が本開示の第２導電型に相当している。また、アノード層３が本開示の第１半導体層に相当し、カソード層５が本開示の第２半導体層に相当し、アノード電極４が本開示の第１電極に相当し、カソード電極７が本開示の第２電極に相当している。
　次に、上記半導体装置の作動について説明する。
　まず、半導体装置がオンされるときの作動について説明する。半導体装置は、カソード電極７にアノード電極４より低い電位が印加されると、カソード電極７のうちカソード層５と接する部分から電子が注入されると共に、アノード電極４からホールが注入されてオンされる。
　次に、半導体装置がオフするに至るまでの作動であるリカバリについて説明する。半導体装置は、オン状態からすぐさまカソード電極７にアノード電極４より高い電位が印加される（逆方向電圧が印加される）と、電子およびホールの注入が止まり、ドリフト層２に蓄積されているホールがアノード層３からアノード電極４に流れると共に、ドリフト層２に蓄積されている電子がカソード層５に流れ、そこから更にカソード電極７に流れることでリカバリ電流（ＩＲ）が流れる。
　本実施形態では、カソード層５は、上記のように、空間電荷密度よりキャリア密度が小さくなるように構成されている。このため、カソード層５の空間電荷密度を大きくしてもカソード層５のキャリア密度が大きくなることを抑制できる。つまり、カソード層５の空間密度を大きくしてもカソード層５の抵抗値が小さくなることを抑制できる。したがって、リカバリ時において、ホール注入層６の幅を広げなくても電子がカソード層５を流れる際の電圧降下を大きくすることができ、ホール注入層６からホールを注入させることができる。
　また、オフ状態では、アノード層３およびドリフト層２で構成されるＰＮ接合に逆方向電圧が印加されていてドリフト層２にキャリアがほとんど存在しないため、空乏層が広がる。この場合、空乏層がカソード層５に達すると、空乏層中におけるカソード層５の準位がフェルミ準位より高くなり、１００％の準位がイオン化する空間電荷領域が構成される。このため、耐圧の低下も抑制できる。（例えば、S.M.Sze and Kwok K.NG, Physics of Semiconductor Devices 3rd Editon,　A John Wiley & Sons,INC.2007年.136-139参照）。
　以上説明したように、本実施形態では、カソード層５の空間電荷密度よりキャリア密度が小さくされている。このため、カソード層５の空間電荷密度を大きくしても抵抗値が小さくなることを抑制できる。したがって、導通損失を抑制するためにドリフト層２を薄くし、空乏層がホール注入層６に達することを抑制するためにカソード層５の空間電荷密度を大きくしても、従来の半導体装置よりカソード層５の抵抗値を大きくできる。つまり、リカバリリンギングを抑制しつつ導通損失を低減することができ、さらに、耐圧が低下することも抑制できる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してカソード層５の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。なお、本実施形態における半導体装置の断面構成は図１と同様である。
　本実施形態のカソード層５は、２種類の深さの異なる準位によって構成されている。具体的には、半導体装置の動作温度において、凍結領域にある準位と外因性領域にある準位とによって構成されている。なお、外因性領域の準位は、リン、ヒ素、アンチモン等がドープされることによって構成される。
　これによれば、カソード層５における抵抗値の温度依存性を低減できる。すなわち、凍結領域にある準位は、半導体装置の動作温度によってキャリア密度が大きく変化する。言い換えると、半導体装置の動作温度によってカソード層５の抵抗値の変化が非常に大きくなる。このため、カソード層５を凍結領域にある準位のみで構成した場合、例えば、半導体装置の動作温度における下限温度の活性化率が１％であり、上限温度の活性化率が１０％になるような場合には、動作温度範囲内において、カソード層５の抵抗値が最大１０倍変化する。
　しかしながら、例えば、カソード層５を凍結領域の準位に位置する不純物密度と外因性領域の準位に位置する不純物密度との比率を１：１として構成した場合には、合計の活性化率は、下限温度で５０．５％となり、上限温度で５５％となる。すなわち、カソード層５の抵抗値の変化率を１．０９倍まで低減できる。
　なお、凍結領域の準位に位置する不純物密度と外因性領域の準位に位置する不純物密度や、これらの比率は、半導体装置の使用環境によって適宜変更されることが好ましい。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第１実施形態に対してカソード層５に接触層を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　図２に示されるように、本実施形態では、カソード層５のうちホール注入層６で挟まれる部分にカソード層５よりキャリア密度が大きくされたＮ＋型の接触層８が形成されている。言い換えると、カソード層５のうちドリフト層２側と反対側では、ホール注入層６と接触層８とが交互に形成されている。そして、カソード電極７は、ホール注入層６および接触層８と接触している。なお、接触層８は、例えば、リン、ヒ素、アンチモン等がドープされることによって構成される。
　これによれば、カソード層５（接触層８）とカソード電極７との接触抵抗を低減できるし、カソード電極７からの電子の注入効率が高まるためにオン時にカソード電極７から注入される電子を増加させることができる。したがって、導通損失をさらに低減できる。
　（他の実施形態）
　上記各実施形態において、第１導電型をＰ型とし、第２導電型をＮ型としてもよい。この場合、第２半導体層（カソード層５）は、例えば、Ｇａ、Ｉｎ、Ｔｌ、Ｂｅ、Ｃｕ、Ｚｎ、Ｃｏ等の不純物の少なくとも１つがドープされて構成される。また、カソード層５の準位は、熱的、機械的ストレスを印加することによって形成したり、陽子線、ヘリウム、トリチウム等を照射することによって形成してもよい。
　また、上記各実施形態において、アノード層３を次のようにしてもよい。すなわち、アノード層３の少なくとも一部の深さ（例えば、図１中におけるアノード層３の紙面上下方向の長さ）を電子の拡散長よりも浅くしてもよい。これによれば、オン時におけるホール注入効率を下げることができ、リカバリ損失を低減できる。
　さらに、上記各実施形態では、半導体基板１の厚さ方向に電流が流れる半導体装置に本開示を適用した例を説明したが、半導体基板１の平面方向に電流が流れる横型の半導体装置に本開示を適用することもできる。すなわち、ドリフト層２の表層部にアノード層３を形成すると共に、ドリフト層２の表層部のうちアノード層３と離間した位置にカソード層５を形成してもよい。
　そして、上記第２実施形態と第３実施形態とを組み合わせた半導体装置としてもよい。すなわち、カソード層５を２つの異なる準位を用いて構成しつつ、カソード層５のうちホール注入層６で挟まれる領域に接触層８を形成するようにしてもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (7)

  1. 　第１導電型のドリフト層（２）と、
    　前記ドリフト層（２）の表層部に形成された第２導電型の第１半導体層（３）と、
    　前記ドリフト層（２）のうち前記第１半導体層（３）と離間した位置に形成され、前記ドリフト層（２）よりキャリア密度が大きくされた第１導電型の第２半導体層（５）と、
    　前記第２半導体層（５）中に選択的に形成された第２導電型のホール注入層（６）と、
    　前記第１半導体層（３）と電気的に接続される第１電極（４）と、
    　前記第２半導体層（５）および前記ホール注入層（６）と電気的に接続される第２電極（７）と、を備え、
    　前記第２半導体層（５）は、空間電荷密度よりキャリア密度が小さくされている半導体装置。
  2. 　前記第２半導体層（５）は、凍結領域にある準位を提供する請求項１に記載の半導体装置。
  3. 　前記第２半導体層（５）は、凍結領域にある準位と、外因性領域にある準位とを提供する請求項１または２に記載の半導体装置。
  4. 　前記第２半導体層（５）には、前記ホール注入層（６）の間に位置する部分に、前記ドリフト層（２）より浅い準位で形成され、前記ドリフト層（２）よりキャリア密度が大きくされた接触層（８）が配置されている請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　前記第１半導体層（３）は、少なくとも一部の深さが、電子の拡散長より小さい請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　前記第１導電型はＮ型であると共に前記第２導電型はＰ型であり、
    　前記第２半導体層（５）は、Ｂｉ、Ｍｇ、Ｔａ、Ｐｂ、Ｔｅ、Ｓｅ、Ｎ、Ｃ、Ｇｅ、Ｓｒ、Ｃｓ、Ｂａ、Ｓのうちの少なくとも１つがドープされている請求項１ないし５のいずれか１つに記載の半導体装置。
  7. 　前記第１導電型はＰ型であると共に前記第２導電型はＮ型であり、
    　前記第２半導体層（５）は、Ｇａ、Ｉｎ、Ｔｌ、Ｂｅ、Ｃｕ、Ｚｎ、Ｃｏのうちの少なくとも１つがドープされている請求項１ないし５のいずれか１つに記載の半導体装置。
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