JP2015226313A - スイッチ回路付き利得可変型増幅器 - Google Patents

Abstract

【課題】受信モードにおける利得可変時の入出力インピーダンスを良好に保ち、かつ、利得可変時の通過損失を抑圧可能としつつ、送信モード時におけるアンテナ端子と受信信号出力端子間のアイソレーションを高く維持可能とする。
【解決手段】
増幅器バイパススイッチ１０３、受信経路スイッチ１０４、及び、送信経路スイッチ１０５は、単極３投スイッチ１０６を構成し、いずれか１つが選択的にオンとされるようになっている一方、信号増幅器１０１と増幅器出力スイッチ１０２の間に、送信経路スイッチ１０５がオン状態の際に、受信信号出力端子１２へ伝搬、漏洩する送信信号を減衰可能とするアイソレーション改善素子としての電源電圧給電用インダクタ１９及び第２のバイパスキャパシタ１７が、受信信号出力端子１２に対して並列接続されて設けられたものとなっている。
【選択図】図１

Description

本発明は、移動体通信機器をはじめとした各種無線通信機器に用いられるスイッチ回路付き利得可変型増幅器に係り、特に、アイソレーション特性の向上等を図ったものに関する。

移動体通信機器等の無線通信受信部に用いられる増幅器においては、増幅器に入力される高周波信号（受信信号）電力が微弱な場合だけでなく、強電界の高周波信号が入力されることも想定する必要がある。
一般的には、増幅器に利得可変機能を付加し、高周波入力信号が微弱な場合には、増幅器の利得を最大にし、逆に、高周波入力信号が強電界の場合には、増幅器の利得を最小に設定することで、増幅器での信号の歪みを低減させ、さらには、増幅器の後段における入力信号の歪みを抑制するなどの方策が採られる。

この種の利得可変型増幅器として、信号増幅器と並列に増幅器バイパススイッチを設け、さらに、信号増幅器の入出力端子に利得可変時の入出力インピーダンスを補正するための回路を設けることが公知・周知となっている（例えば、特許文献１等参照）。
ところで、上述のような従来の利得可変型増幅器を各種無線通信機器に搭載する場合、利得可変型増幅器の前段に高周波信号受信用のアンテナが接続されることが一般的である。また、各種無線通信機器の小型化のため、その受信のためのアンテナは、高周波信号の送信用として兼用されることもある。

このように、１つのアンテナを高周波信号の送受信に兼用する場合、アンテナと利得可変型増幅器の間には、信号の伝搬経路を切り替えるための切り替えスイッチが必要となる。
図９には、そのような場合の従来の回路構成例が示されており、以下、同図を参照しつつ、その回路構成について説明する。
まず、利得可変型増幅器は、信号増幅器１０１Ａと、入力インピーダンス整合回路７Ａと、出力インピーダンス整合回路８Ａと、入力インピーダンス補正回路５３Ａと、出力インピーダンス補正回路５４Ａと、増幅器バイパススイッチ５５Ａとを主たる構成要素として構成されたものとなっている。

この利得可変型増幅器の前段には、信号経路を切り替えるための単極双投スイッチ（以下「ＳＰＤＴ」と称する）５８Ａが設けられており、利得可変型増幅器は、このＳＰＤＴ５８Ａを介して図示されないアンテナに接続されるようになっている。
すなわち、ＳＰＤＴの送信経路スイッチ５７Ａがオン、受信経路スイッチ５６Ａがオフと、それぞれ設定された場合には、アンテナ端子１１Ａと送信信号入力端子１３が導通状態となる送信モードとなる。一方、ＳＰＤＴの送信経路スイッチ５７Ａがオフ、受信経路スイッチ５６Ａがオンと、それぞれ設定された場合には、アンテナ端子１１Ａと受信信号出力端子１２Ａとが導通状態となる受信モードとなる。

そして、受信モードにおいては、アンテナ端子１１Ａから入力される高周波信号の電界レベルに応じて増幅器バイパススイッチ５５Ａの動作状態を切り替えて利得可変を行うことが可能な構成となっている。
上述したような従来のスイッチ回路付き利得可変型増幅器においては、受信モード時に利得可変を行い増幅利得を最小とする場合に、アンテナ端子１１Ａと受信信号出力端子１２Ａのインピーダンス整合の劣化を抑制するために、入力インピーダンス補正回路５３Ａ及び出力インピーダンス補正回路５４Ａが設けられている。

特開２００４−１９４１０５号公報（第４−８頁、図１−図２）

しかしながら、入力インピーダンス補正回路５３Ａ及び出力インピーダンス補正回路５４Ａは、回路素子数が非常に多くなるため、コストの増加や部品実装面積の増大を招くという問題がある。
また、上述した従来のスイッチ回路付き利得可変型増幅器においては、増幅器バイパススイッチ５５Ａから構成されるバイパス経路が、入力インピーダンス整合回路７及び出力インピーダンス整合回路８よりも信号増幅器１０１側（高インピーダンス側）に接続されていることや、オン状態となっている入力インピーダンス補正回路５３Ａ及び出力インピーダンス補正回路５４Ａが高周波信号通過経路、すなわち、前述のバイパス経路に対して並列接続されている影響により、アンテナ端子１１Ａから入力された高周波信号は大きい減衰を伴い受信信号出力端子１２Ａから出力されることとなり、利得可変時の通過損失の増大が生ずるという問題がある。

さらに、従来のスイッチ回路付き利得可変型増幅器においては、送信モード時のアンテナ端子１１Ａと受信信号出力端子１２Ａとの間の十分なアイソレーションを確保することができなくなるが、送信モード時に送信信号入力端子１３から入力される送信信号が、オフ状態となっている受信経路スイッチ５６Ａを介して受信信号出力端子１２Ａに漏洩することは無線通信機器の性能を阻害することとなるため重大な問題である。

本発明は、上記実状に鑑みてなされたもので、入出力インピーダンス補正回路を要することなく、受信モードにおける利得可変時の入出力インピーダンスを良好に保ち、かつ、利得可変時の通過損失を抑圧可能とし、さらには、送信モード時におけるアンテナ端子と受信信号出力端子間のアイソレーションを高く維持可能なスイッチ回路付き利得可変型増幅器を提供するものである。

上記本発明の目的を達成するため、本発明に係るスイッチ回路付き利得可変型増幅器は、
信号増幅器と、増幅器出力スイッチと、増幅器バイパススイッチと、受信経路スイッチと、送信経路スイッチを有してなるスイッチ回路付き利得可変型増幅器において、
アンテナ端子と前記信号増幅器の入力側との間に前記受信経路スイッチが配設され、受信信号出力端子と前記信号増幅器の出力側との間に前記増幅器出力スイッチが配設され、前記信号増幅器と並列に前記増幅器バイパススイッチが前記アンテナ端子と前記受信信号出力端子との間に配設され、前記送信経路スイッチが前記アンテナ端子と送信信号入力端子との間に配設され、前記増幅器バイパススイッチと前記受信経路スイッチと前記送信経路スイッチが単極３投スイッチを構成し、前記信号増幅器と前記増幅器出力スイッチの間には、前記送信経路スイッチがオン状態の際に、前記受信信号出力端子へ伝搬、漏洩する送信信号を減衰可能とするアイソレーション改善素子が、前記受信信号出力端子に対して並列接続されて設けられてなるものである。

本発明によれば、インピーダンス補正回路のような規模の大きい回路を不要としながらも、受信モードにおける利得可変時の入出力インピーダンスを良好に保ちつつ利得可変時の通過損失を低減することができ、さらには、送信モード時におけるアンテナ端子と受信信号出力端子間の高いアイソレーションを得ることができるという効果を奏するものである。

本発明の実施の形態におけるスイッチ回路付き利得可変型増幅器の基本回路構成例を示す回路図である。 本発明の実施の形態のスイッチ回路付き利得可変型増幅器の第１の実施例における具体的回路構成例を示す回路図である。 本発明の実施の形態のスイッチ回路付き利得可変型増幅器の第２の実施例における具体的回路構成例を示す回路図である。 本発明の実施の形態のスイッチ回路付き利得可変型増幅器の第３の実施例における具体的回路構成例を示す回路図である。 本発明の実施の形態のスイッチ回路付き利得可変型増幅器の第４の実施例における具体的回路構成例を示す回路図である。 本発明の実施の形態のスイッチ回路付き利得可変型増幅器の第５の実施例における具体的回路構成例を示す回路図である。 本発明の第１の実施例における利得可変時の周波数に対する通過損失の変化特性例を示す特性線図である。 本発明の第１の実施例における送信モード時の周波数に対するアンテナ端子・受信信号出力端子間アイソレーションの変化特性例を示す特性線図である。 従来のスイッチ回路付き利得可変型増幅器の回路例を示す回路図である。 従来回路における利得可変時の周波数に対する通過損失の変化特性例を示す特性線図である。 従来回路における送信モード時の周波数に対するアンテナ端子・受信信号出力端子間アイソレーションの変化特性例を示す特性線図である。

以下、本発明の実施の形態について、図１乃至図８を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるスイッチ回路付き利得可変型増幅器の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるスイッチ回路付き利得可変型増幅器は、信号増幅器１０１と、増幅器出力スイッチ１０２と、入力インピーダンス整合回路７と、出力インピーダンス整合回路８と、単極３投スイッチ（ＳＰ３Ｔ）１０６とを主たる構成要素として構成されたものとなっている。

高周波信号の増幅を行う信号増幅器１０１は、その入力段が増幅用ＤＣカットキャパシタ１５を介して入力インピーダンス整合回路７の出力段に接続される一方、信号増幅器１０１の出力段は、出力インピーダンス整合回路８の入力段に接続されると共に、電源電圧給電用インダクタ１９を介して電源電圧印加端子２０及び第２のバイパスキャパシタ１７の一端に接続され、この第２のバイパスキャパシタ１７の他端は、グランドに接続されている。本発明の実施の形態においては、電源電圧給電用インダクタ１９及び第２のバイパスキャパシタ１７が、後述するように、アンテナ端子１１と受信信号出力端子１２間のアイソレーションを改善するにアイソレーション改善素子として機能するものとなっている。

単極３投スイッチ１０６は、増幅器バイパススイッチ１０３と、受信経路スイッチ１０４と、送信経路スイッチ１０５とを有して構成されてなり、これら３つのスイッチ１０３〜１０５のいずれか１つが選択的にオンとされるよう構成されたものとなっている。

そして、各スイッチ１０３〜１０５の一端は、共に入力用ＤＣカットキャパシタ１４を介してアンテナ端子１１に接続されている。一方、増幅器バイパススイッチ１０３の他端は、出力用ＤＣカットキャパシタ１８を介して受信信号出力端子１２に接続されると共に、増幅器出力スイッチ１０２を介して出力インピーダンス整合回路８の出力段に接続されるようになっている。
また、受信経路スイッチ１０４の他端は、入力インピーダンス整合回路７の入力段に、送信経路スイッチ１０５の他端は、送信用ＤＣカットキャパシタ３６を介して送信信号入力端子１３に、それぞれ接続されている。

次に、上述の基本回路の具体的回路構成例の第１の実施例について、図２を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１の実施例において、まず、単極３投スイッチ（ＳＰ３Ｔ）１０６を構成する増幅器バイパススイッチ１０３は、増幅器バイパススイッチ用ＦＥＴ４を中心に構成され、受信経路スイッチ１０４は、受信経路スイッチ用ＦＥＴ５を中心に構成され、送信経路スイッチ１０５は、送信経路スイッチ用ＦＥＴ６を中心に構成されたものとなっている。

すなわち、増幅器バイパススイッチ１０３の増幅器バイパススイッチ用ＦＥＴ４のソース、受信経路スイッチ１０４の受信経路スイッチ用ＦＥＴ５のソース、及び、送信経路スイッチ１０５の送信経路スイッチ用ＦＥＴ６のソースは、共に入力用ＤＣカットキャパシタ１４を介してアンテナ端子１１に接続されると共に、ソース用抵抗器３７を介してグランドに接続されている。

増幅器バイパススイッチ１０３においては、増幅器バイパススイッチ用ＦＥＴ４のソースとドレイン間はバイパス用ソース・ドレイン間抵抗器３０を介して接続されている。そして、増幅器バイパススイッチ用ＦＥＴ４のドレインは、出力用ＤＣカットキャパシタ１８を介して受信信号出力端子１２に接続されると共に、ドレイン用抵抗器２７を介してグランドに接続されている。
また、増幅器バイパススイッチ用ＦＥＴ４のドレインは、第２のバイパス電源印加用抵抗器３８を介して、ソースは、第１のバイパス電源印加用抵抗器３９を介して共にスイッチ用電源電圧端子２２に接続されている。
一方、増幅器バイパススイッチ用ＦＥＴ４のゲートは、バイパス用ゲート抵抗器３１を介して、第２のコントロール電圧印加端子２４に接続されている。

受信経路スイッチ１０４においては、受信経路スイッチ用ＦＥＴ５のソースとドレイン間は受信用ソース・ドレイン間抵抗器３２を介して接続されると共に、ドレインは、入力インピーダンス整合回路７の入力段に接続されている。
一方、受信経路スイッチ用ＦＥＴ５のゲートは、受信用ゲート抵抗器３３を介して、第３のコントロール電圧印加端子２５に接続されている。

送信経路スイッチ１０５においては、送信経路スイッチ用ＦＥＴ６のソースとドレイン間は、送信用ソース・ドレイン間抵抗器３４を介して接続されると共に、ドレインは、送信用ＤＣカットキャパシタ３６を介して送信信号入力端子１３に接続されている。
一方、送信経路スイッチ用ＦＥＴ６のゲートは、送信用ゲート抵抗器３５を介して、第４のコントロール電圧印加端子２６に接続されている。

信号増幅器１０１は、第１及び第２の信号増幅用ＦＥＴ１，２，第１及び第２のゲートバイアス印加用バイアス回路９，１０を主たる構成要素として構成されたものとなっている。
第１の信号増幅用ＦＥＴ１のゲートは、増幅用ＤＣカットキャパシタ１５を介して入力インピーダンス整合回路７の出力段に接続されると共に、第１のゲートバイアス印加用バイアス回路９によりゲートバイアス電圧が印加されるようになっている。

また、第１の信号増幅用ＦＥＴ１のソースは、グランドに接続される一方、ドレインは、第２の信号増幅用ＦＥＴ２のソースに接続されている。
第２の信号増幅用ＦＥＴ２は、ゲートが第１のバイパスキャパシタ１６を介してグランドに接続されると共に、第２のゲートバイアス印加用バイアス回路１０によりゲートバイアス電圧が印加されるようになっている。
なお、第１及び第２のゲートバイアス印加用バイアス回路９，１０は、共にバイアス回路用電源電圧印加端子２１を介して外部から動作に必要な電源電圧が印加されるようになっている。

一方、第２の信号増幅用ＦＥＴ２のドレインは、出力インピーダンス整合回路８の入力段に接続されると共に、電源電圧給電用インダクタ１９を介して電源電圧印加端子２０に接続されると共に、電源電圧給電用インダクタ１９と電源電圧印加端子２０の接続点は、第２のバイパスキャパシタ１７を介してグランドに接続されている。

出力インピーダンス整合回路８と出力用ＤＣカットキャパシタ１８との間には、増幅器出力スイッチ１０２が設けられている。
この増幅器出力スイッチ１０２は、増幅器出力スイッチ用ＦＥＴ３を中心に構成されたものとなっている。
すなわち、増幅器出力スイッチ用ＦＥＴ３のソースは、出力インピーダンス整合回路８の出力段に接続される一方、ドレインは、出力用ＤＣカットキャパシタ１８の一端に接続されている。

また、増幅器出力スイッチ用ＦＥＴ３のソースとドレイン間は、増幅器出力用ソース・ドレイン間抵抗器２８を介して接続されている。
さらに、増幅器出力スイッチ用ＦＥＴ３のゲートは、増幅器出力用ゲート抵抗器２９を介して第１のコントロール電圧印加端子２３に接続されている。

次に、かかる構成における動作について説明する。
まず、増幅器出力スイッチ用ＦＥＴ３のピンチオフ電圧をＶｐ３、増幅器バイパススイッチ用ＦＥＴ４のピンチオフ電圧をＶｐ４、受信経路スイッチ用ＦＥＴ５のピンチオフ電圧をＶｐ５、送信経路スイッチ用ＦＥＴ６のピンチオフ電圧をＶｐ６、第１のコントロール電圧印加端子２３に印加される電圧をＶ２３、第２のコントロール電圧印加端子２４に印加される電圧をＶ２４、第３のコントロール電圧印加端子２５に印加される電圧をＶ２５、第４のコントロール電圧印加端子２６に印加される電圧をＶ２６、スイッチ用電源電圧端子２２に印加される電圧をＶ２２と定義する。

かかる前提の下、最初に、受信モード時に利得可変を行わない場合（最大利得を得る場合）の各部の電圧設定は、以下のようになる。
電源電圧印加端子２０には、第１及び第２の信号増幅用ＦＥＴ１，２が動作するような電源電圧を印加し、バイアス回路用電源電圧印加端子２１には、第１及び第２の信号増幅用ＦＥＴ１，２に流れる動作電流が、所望の値となるようなバイアスを印加する。
また、スイッチ用電源電圧印加端子２２には、Ｖ２２＞＞Ｖｐ３、かつ、Ｖ２２＞＞Ｖｐ４、かつ、Ｖ２２＞＞Ｖｐ５、かつ、Ｖ２２＞＞Ｖｐ６となるようなバイアスを印加する。

また、第１のコントロール電圧印加端子２３には、Ｖ２３＞Ｖｐ３となるようなバイアスを、第２のコントロール電圧印加端子２４には、Ｖ２４＜Ｖｐ４となるようなバイアスを、第３のコントロール電圧印加端子２５には、Ｖ２５＞Ｖｐ５となるようなバイアスを、第４のコントロール電圧印加端子２６には、Ｖ２６＜Ｖｐ６となるようなバイアスを、それぞれ印加する。
かかる電圧設定により、第１及び第２の信号増幅用ＦＥＴ１，２を動作状態とすると共に、増幅器出力スイッチ用ＦＥＴ３及び受信経路スイッチ用ＦＥＴ５をオン状態とする一方、増幅器バイパススイッチ用ＦＥＴ４及び送信経路スイッチ用ＦＥＴ６を共にオフ状態とすることができる。

この状態において、アンテナ端子１１から入力された高周波信号は、入力用ＤＣカットキャパシタ１４及びオン状態にある受信経路スイッチ用ＦＥＴ５並びに、入力インピーダンス整合回路７及び増幅用ＤＣカットキャパシタ１５を介して第１の信号増幅用ＦＥＴ１のゲートに入力され、第２の信号増幅用ＦＥＴ２のドレインから増幅出力される。次いで、第２の信号増幅用ＦＥＴ２のドレインから出力された高周波信号は、出力インピーダンス整合回路８及びオン状態にある増幅器出力スイッチ用ＦＥＴ３、並びに、出力用ＤＣカットキャパシタ１８を介して受信信号出力端子１２に出力されるため、通常の増幅器と同様な動作となり、増幅器の最大利得を得ることができる。

次に、受信モード時に利得可変を行う（最小利得を得る）場合の各部の電圧設定は、以下の通りとなる。
まず、バイアス回路用電源電圧印加端子２１には、第１及び第２の信号増幅用ＦＥＴ１，２がオフ状態となるようなバイアス（一般的には０Ｖ）を印加する。
また、第１のコントロール電圧印加端子２３には、Ｖ２３＜Ｖｐ３となるようなバイアスを、第２のコントロール電圧印加端子２４には、Ｖ２４＞Ｖｐ４となるようなバイアスを、第３のコントロール電圧印加端子２５には、Ｖ２５＜Ｖｐ５となるようなバイアスを、第４のコントロール電圧印加端子２６には、Ｖ２６＜Ｖｐ６となるようなバイアスを、それぞれ印加する。

かかる電圧設定により、第１及び第２の信号増幅用ＦＥＴ１，２、並びに、増幅器出力スイッチ用ＦＥＴ３、受信経路スイッチ用ＦＥＴ５、及び、送信経路スイッチ用ＦＥＴ６をオフ状態とする一方、増幅器バイパススイッチ用ＦＥＴ４をオン状態とすることができる。
このとき、第１及び第２の信号増幅用ＦＥＴ１，２、並びに、増幅器出力スイッチ用ＦＥＴ３、受信経路スイッチ用ＦＥＴ５、及び、送信経路スイッチ用ＦＥＴ６はオフ状態となっているため、アンテナ端子１１から入力された高周波信号は、信号増幅器１０１を通過するのではなく、増幅器バイパススイッチ用ＦＥＴ４から構成されたバイパス経路を通過して受信信号出力端子１２へ出力される。

本発明の実施の形態におけるバイパス経路は、従来と異なり、インピーダンス補正回路が接続されていないため、バイパス経路を通過する高周波信号は、大きな減衰を伴うことなく受信信号出力端子１２へ出力される。
また、バイパス経路が接続されている箇所が、アンテナ端子１１及び受信信号出力端子１２の直近であり、インピーダンスずれを招く回路素子の影響がないため、従来と異なり、インピーダンス補正回路を接続することなく利得可変時の入出力インピーダンスを良好に保つことができるものとなっている。

次に、送信モードに設定する場合の各部の電圧設定は、以下の通りとなる。
まず、バイアス回路用電源電圧印加端子２１には、第１及び第２の信号増幅用ＦＥＴ１，２がオフ状態となるようなバイアス（一般的には０Ｖ）を印加する。
また、第３のコントロール電圧印加端子２５には、Ｖ２５＜Ｖｐ５となるようなバイアスを、第４のコントロール電圧印加端子２６には、Ｖ２６＞Ｖｐ６となるようなバイアスを、それぞれ印加する。

かかる電圧設定により、第１及び第２の信号増幅用ＦＥＴ１，２、並びに、受信経路スイッチ用ＦＥＴ５をオフ状態とする一方、送信経路スイッチ用ＦＥＴ６をオン状態とすることができる。
この状態において、アンテナ端子１１と受信信号出力端子１２との間の良好なアイソレーション特性を得るために、第２のコントロール電圧印加端子２４に、Ｖ２４＜Ｖｐ４となるようなバイアスを印加することで、増幅器バイパススイッチ用ＦＥＴ４をオフ状態とし、さらに、第１のコントロール電圧印加端子２３にＶ２３＞Ｖｐ３となるようなバイアスを印加することで、増幅器出力スイッチ用ＦＥＴ３をオン状態とすることができる。

増幅器出力スイッチ用ＦＥＴ３をオン状態とすることで、受信信号出力端子１２に対して電源電圧給電用インダクタ１９及び第２のバイパスキャパシタ１７から構成される経路が並列に接続され、また、オフ状態にある第１及び第２の信号増幅用ＦＥＴ１，２から構成される経路が同様に並列に接続されることになるため、送信信号入力端子１３から入力された送信信号がオフ状態にある増幅器バイパススイッチ用ＦＥＴ４を介して漏洩した場合であっても、漏洩した送信信号が受信信号出力端子１２に出力されることはなく、前述の並列に配置された経路を介してグランドに接地されることになるため、送信モード時のアンテナ端子１１と受信信号出力端子１２との間の良好なアイソレーション特性が得られるものとなっている。

なお、本発明の実施の形態におけるスイッチ回路付き利得可変型増幅器は、送信モード時におけるアンテナ端子１１と受信信号出力端子１２との間のアイソレーションを確保するにあたっては、従来と異なり、特別に新たな回路素子を追加することなく、各素子の動作状態を選択することで特性改善が可能なものとなっている。

このように、本発明の実施の形態におけるスイッチ回路付き利得可変型増幅器は、従来回路と異なり、インピーダンス補正回路のような回路規模が大きい回路を不要としながらも、受信モードにおける利得可変時の入出力インピーダンスを良好に保ち、利得可変時の通過損失を小さくでき、さらには、送信モード時におけるアンテナ端子１１と受信信号出力端子１２間の高いアイソレーションを得ることが可能なものとなっている。

図７には、本発明の実施の形態における第１の実施例のスイッチ回路付き利得可変型増幅器において利得可変時の周波数に対する通過損失の変化特性例を示す特性線が、図１０には、従来回路における利得可変時の周波数に対する通過損失の変化特性例を示す特性線が、それぞれ示されており、以下、これらの図を参照しつつ、利得可変時の周波数に対する通過損失の変化特性について説明する。
最初に、従来回路における通過損失は、２．４ＧＨｚにおいて−６．２ｄＢ、５ＧＨｚにおいて−３５．９ｄＢとなっている（図１０参照）。

これに対して、本発明の実施の形態におけるスイッチ回路付き利得可変型増幅器の通過損失は、２．４ＧＨｚにおいて−１．１ｄＢ、５ＧＨｚにおいて−２．１ｄＢとなり（図７参照）、従来回路に比して、２．４ＧＨｚで５．１ｄＢ、５ＧＨｚで３３．８ｄＢの改善がそれぞれ得られるものとなっており、顕著な改善効果が得られることが理解できる。

次に、図８には、本発明の実施の形態における第１の実施例のスイッチ回路付き利得可変型増幅器において送信モード時の周波数に対するアンテナ端子・受信信号出力端子間アイソレーションの変化特性例を示す特性線が、図１１には、従来回路における送信モード時の周波数に対するアンテナ端子・受信信号出力端子間アイソレーションの変化特性例を示す特性線が、それぞれ示されており、以下、これらの図を参照しつつ、アンテナ端子・受信信号出力端子間アイソレーションの変化について説明する。

最初に、従来回路において、アンテナ端子・受信信号出力端子間アイソレーションは、２．４ＧＨｚで−１４．５ｄＢ、５ＧＨｚで２３．６ｄＢとなっている（図１１参照）。
これに対して、本発明の実施の形態におけるスイッチ回路付き利得可変型増幅器におけるアンテナ端子・受信信号出力端子間アイソレーションは、２．４ＧＨｚで−４１．２ｄＢ、５ＧＨｚで−２９．０ｄＢとなり（図８参照）、従来回路に比して、２．４ＧＨｚで２６．７ｄＢ、５ＧＨｚで５．４ｄＢの改善がそれぞれ得られるものとなっており、顕著な改善効果が得られることが理解できる。

次に、第２の実施例について、図３を参照しつつ説明する。
なお、図１、図２に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の実施例は、第１の増幅器バイパススイッチ用ＦＥＴ４と第２の増幅器バイパススイッチ用ＦＥＴ４０が直列接続されて増幅器バイパススイッチ１０３Ａが構成されており、後述するように、この増幅器バイパススイッチ１０３Ａをシャント可能な構成としたものである。

以下、具体的に説明すれば、最初に、第１の増幅器バイパススイッチ用ＦＥＴ４のドレインと出力用ＤＣカットキャパシタ１８の一端との間には、第２の増幅器バイパススイッチ用ＦＥＴ４０が直列接続されて設けられたものとなっている。
すなわち、第１の増幅器バイパススイッチ用ＦＥＴ４のドレインと第２の増幅器バイパススイッチ用ＦＥＴ４０のソースとが接続され、第２の増幅器バイパススイッチ用ＦＥＴ４０のドレインは、出力用ＤＣカットキャパシタ１８の一端に接続されると共に、第２のバイパス電源印加用抵抗器３８を介してスイッチ用電源電圧端子２２に接続されている。

そして、第２の増幅器バイパススイッチ用ＦＥＴ４０のソース・ドレイン間には、第２のバイパス用ソース・ドレイン間抵抗器４１が接続されている。
また、第２の増幅器バイパススイッチ用ＦＥＴ４０のゲートは、第２のバイパス用ゲート抵抗器４２を介して第２のコントロール電圧印加端子２４に接続されている。

一方、増幅器バイパスシャントスイッチ用ＦＥＴ４４は、そのドレインが、増幅器バイパススイッチ用ＦＥＴ４のドレインと第２の増幅器バイパススイッチ用ＦＥＴ４０のソースの接続点に接続される一方、増幅器バイパスシャントスイッチ用ＦＥＴ４４のソースは、シャント用ＤＣカットキャパシタ４７を介してグランドに接続されている。
また、増幅器バイパスシャントスイッチ用ＦＥＴ４４のソース・ドレイン間には、シャント用ソース・ドレイン間抵抗器４６が接続される一方、ゲートは、シャント用ゲート抵抗器４５を介して第５のコントロール電圧印加端子４３に接続されている。

かかる構成においては、受信モードにおいて利得可変を行わない（最大利得を得る）場合、及び、送信モード時のそれぞれにおいて、第５のコントロール電圧印加端子４３に増幅器バイパスシャントスイッチ用ＦＥＴ４４をオンとするバイアスを印加し、増幅器バイパスシャントスイッチ用ＦＥＴ４４をオン状態とすることで、受信モードにおいて最大利得として、増幅器の入出力帰還量の低減が可能となり、増幅特性の改善がなされることとなる。
また、送信モード時おいては、増幅器バイパスシャントスイッチ用ＦＥＴ４４をオン状態とすることで、アンテナ端子１１と受信信号出力端子１２間のアイソレーションが更に改善されるものとなっている。

次に、第３の実施例について、図４を参照しつつ説明する。
なお、図１乃至図３のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の実施例は、受信信号出力端子１２の近傍に増幅器出力シャントスイッチ用ＦＥＴ４８を用いたシャント回路を設けたものである。

以下、具体的に説明すれば、まず、増幅器出力シャントスイッチ用ＦＥＴ４８は、そのドレインが、増幅器出力スイッチ用ＦＥＴ３のドレインと出力用ＤＣカットキャパシタ１８との接続点に接続される一方、ソースは、出力シャント用ＤＣカットキャパシタ５１を介してグランドに接続されると共に、ソース・ドレイン間には、出力シャント用ソース・ドレイン間抵抗器４９が接続されている。
そして、増幅器出力シャントスイッチ用ＦＥＴ４８のゲートは、出力シャント用ゲート抵抗器５０を介して第６のコントロール電圧印加端子５９に接続されている。

かかる構成においては、送信モード時おいて、シャントコントロール電圧印加端子５９に増幅器出力シャントスイッチ用ＦＥＴ４８をオンとするバイアスを印加し、増幅器出力シャントスイッチ用ＦＥＴ４８をオン状態とすることで、先の第２に実施例同様、アンテナ端子１１と受信信号出力端子１２間のアイソレーションが更に改善されるものとなっている。

次に、第４の実施例について、図５を参照しつつ説明する。
なお、図１乃至図４のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の実施例は、出力インピーダンス整合回路８の入力段に、増幅器出力シャントスイッチ用ＦＥＴ４８を用いたシャント回路を設けたものである。

以下、具体的に説明すれば、まず、増幅器出力シャントスイッチ用ＦＥＴ４８は、そのドレインが、出力インピーダンス整合回路８の入力段と第２の信号増幅用ＦＥＴ２のドレインとの接続点に接続される一方、そのソースは、出力シャント用ＤＣカットキャパシタ５１を介してグランドに接続されると共に、ソース・ドレイン間には、出力シャント用ソース・ドレイン間抵抗器４９が接続されている。
そして、増幅器出力シャントスイッチ用ＦＥＴ４８のゲートは、出力シャント用ゲート抵抗器５０を介して第６のコントロール電圧印加端子５９に接続されている。
かかる構成における作用、効果は、図４に示された第３の実施例と基本的に同様であり、ここでの再度の詳細な説明は省略する。

次に、第５の実施例について、図６を参照しつつ説明する。
なお、図１乃至図５のいずれかに示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の実施例は、図５に示された増幅器出力シャントスイッチ用ＦＥＴ４８を用いたシャント回路を、シャント用キャパシタ５２に代えたものである。

すなわち、シャント用キャパシタ５２は、出力インピーダンス整合回路８の入力段とグランドとの間に直列接続されて設けられたものとなっている。
かかる構成における作用、効果は、図５に示された第４の実施例と基本的に同様であり、ここでの再度の詳細な説明は省略するが、この第５の実施例は、第４に実施例に比して、回路規模が小さくなるという特徴を有するものである。

インピーダンス補正回路を用いることなく、利得可変時の通過損失を抑圧、送信モード時におけるアンテナ端子と受信信号出力端子間のアイソレーションの向上が所望されるスイッチ回路付き利得可変型増幅器に適用できる。

１０１…信号増幅器
１０２…増幅器出力スイッチ
１０３…増幅器バイパススイッチ
１０４…受信経路スイッチ
１０５…送信経路スイッチ
１０６…単極３投スイッチ

Claims (6)

1. 信号増幅器と、増幅器出力スイッチと、増幅器バイパススイッチと、受信経路スイッチと、送信経路スイッチを有してなるスイッチ回路付き利得可変型増幅器において、
   アンテナ端子と前記信号増幅器の入力側との間に前記受信経路スイッチが配設され、受信信号出力端子と前記信号増幅器の出力側との間に前記増幅器出力スイッチが配設され、前記信号増幅器と並列に前記増幅器バイパススイッチが前記アンテナ端子と前記受信信号出力端子との間に配設され、前記送信経路スイッチが前記アンテナ端子と送信信号入力端子との間に配設され、前記増幅器バイパススイッチと前記受信経路スイッチと前記送信経路スイッチが単極３投スイッチを構成し、前記信号増幅器と前記増幅器出力スイッチの間には、前記送信経路スイッチがオン状態の際に、前記受信信号出力端子へ伝搬、漏洩する送信信号を減衰可能とするアイソレーション改善素子が、前記受信信号出力端子に対して並列接続されて設けられたことを特徴とするスイッチ回路付き利得可変型増幅器。
2. 前記信号増幅器は、第１及び第２の信号増幅器用ＦＥＴを有してなり、前記増幅器バイパススイッチは、第１の増幅器バイパススイッチ用ＦＥＴを有してなり、前記受信経路スイッチは、受信経路スイッチ用ＦＥＴを有してなり、前記送信経路スイッチは、送信経路スイッチ用ＦＥＴを有してなり、前記増幅器出力スイッチは、増幅器出力スイッチ用ＦＥＴを有してなり、
   前記第１の信号増幅器用ＦＥＴのゲートは、増幅器用ＤＣカットキャパシタ及び入力インピーダンス整合回路を介して受信経路スイッチ用ＦＥＴのドレインに接続されると共に、第１のゲートバイアス印加用バイアス回路からのバイアスが印加可能とされ、
   前記受信経路スイッチ用ＦＥＴのソースが入力用ＤＣカットキャパシタを介して前記アンテナ端子に接続され、前記受信経路スイッチ用ＦＥＴのソース・ドレイン間には受信用ソース・ドレイン間抵抗器が接続され、前記受信経路スイッチ用ＦＥＴのゲートは、受信用ゲート抵抗器を介して外部からの第３のコントロール電圧が印加可能とされ、
   前記第２の信号増幅用ＦＥＴのゲートは、第２のゲートバイアス印加用バイアス回路からのバイアスが印加可能とされると共に、第１のバイパスキャパシタを介してグランドに接続され、
   前記第１の信号増幅用ＦＥＴのドレインと前記第２の信号増幅用ＦＥＴのソースとが接続され、前記第１の信号増幅用ＦＥＴのソースはグランドに接続され、前記第２の信号増幅用ＦＥＴのドレインは、出力インピーダンス整合回路を介して前記増幅器出力スイッチ用ＦＥＴのソースに接続されると共に、アイソレーション改善素子としての電源電圧給電用インダクタ及び第２のバイパスキャパシタを介してグランドに接続され、
   前記電源電圧給電用インダクタと第２のバイパスキャパシタの相互の接続点には、外部から電源電圧が印加可能とされ、
   前記増幅器出力スイッチ用ＦＥＴのゲートは、増幅器出力用ゲート抵抗器を介して外部からの第１のコントロール電圧が印加可能とされ、前記増幅器出力スイッチ用ＦＥＴのドレインは、出力用ＤＣカットキャパシタを介して前記受信信号出力端子に接続され、前記増幅器出力スイッチ用ＦＥＴのソース・ドレイン間には増幅器出力用ソース・ドレイン間抵抗器が接続され、
   前記第１の増幅器バイパススイッチ用ＦＥＴのソースは、前記入力用ＤＣカットキャパシタと前記受信経路スイッチ用ＦＥＴのソースとの接続点に接続され、前記第１の増幅器バイパススイッチ用ＦＥＴのドレインは、前記増幅器出力スイッチ用ＦＥＴのドレインと前記出力用ＤＣカットキャパシタの接続点に接続され、前記第１の増幅器バイパススイッチ用ＦＥＴのゲートは、バイパス用ゲート抵抗器を介して外部からの第２のコントロール電圧が印加可能とされ、前記第１の増幅器バイパススイッチ用ＦＥＴのソース・ドレイン間には、バイパス用ソース・ドレイン間抵抗器が接続され、前記第１の増幅器バイパススイッチ用ＦＥＴのソースは、第１のバイパス電源印加用抵抗器を介して、前記第１の増幅器バイパススイッチ用ＦＥＴのドレインは、第２のバイパス電源印加用抵抗器を介して、共に外部からのスイッチ用電源電圧が印加可能とされ、前記第１の増幅器バイパススイッチ用ＦＥＴのドレインは、ドレイン用抵抗器を介してグランドに接続され、
   前記送信経路スイッチ用ＦＥＴのドレインは、送信用ＤＣカットキャパシタを介して前記送信信号入力端子に接続され、前記送信経路スイッチ用ＦＥＴのゲートは、送信用ゲート抵抗器を介して外部からの第４のコントロール電圧が印加可能とされ、前記送信路スイッチ用ＦＥＴのソース・ドレイン間には送信用ソース・ドレイン間抵抗器が接続され、前記送信路スイッチ用ＦＥＴのソースは、ソース用抵抗器を介してグランドに接続されると共に、前記入力用ＤＣカットキャパシタと前記受信経路スイッチ用ＦＥＴのソースの接続点に接続されてなることを特徴とするスイッチ回路付き利得可変型増幅器。
3. 前記増幅器バイパススイッチは、第１及び第２の増幅器バイパススイッチ用ＦＥＴを有してなり、
   前記第１の増幅器バイパススイッチ用ＦＥＴのドレインは、前記第２の増幅器バイパススイッチ用ＦＥＴのソースに接続されると共に、増幅器バイパスシャントスイッチ用ＦＥＴのドレインに接続され、前記第２の増幅器バイパススイッチ用ＦＥＴのゲートは、第２のバイパス用ゲート抵抗器を介して外部からの第２のコントロール電圧が印加可能とされ、前記増幅器バイパスシャントスイッチ用ＦＥＴのゲートは、シャント用ゲート抵抗器を介して外部からの第５のコントロール電圧が印加可能とされ、前記増幅器バイパスシャントスイッチ用ＦＥＴのソースが、シャント用ＤＣカットキャパシタを介してグランドに接続され、前記増幅器バイパスシャントスイッチ用ＦＥＴのソース・ドレイン間には、シャント用ソース・ドレイン間抵抗器が接続され、前記第２の増幅器バイパススイッチ用ＦＥＴのソース・ドレイン間には、第２のバイパス用ソース・ドレイン間抵抗器が接続され、前記第２の増幅器バイパススイッチ用ＦＥＴのドレインは、前記第１の増幅器バイパススイッチ用ＦＥＴのドレインに代えて、前記第２のバイパス電源印加用抵抗器を介して、外部からのスイッチ用電源電圧が印加可能とされると共に、前記ドレイン用抵抗器を介してグランドに接続され、さらに、前記増幅器出力スイッチ用ＦＥＴのドレインと前記出力用ＤＣカットキャパシタの接続点に接続されてなることを特徴とする請求項２記載のスイッチ回路付き利得可変型増幅器。
4. 増幅器バイパススイッチ用ＦＥＴのドレインと増幅器出力スイッチ用ＦＥＴのドレインの接続点に、増幅器出力シャントスイッチ用ＦＥＴのドレインが接続され、前記増幅器出力シャントスイッチ用ＦＥＴのゲートが出力シャント用ゲート抵抗器を介して第６のコントロール電圧が印加可能とされ、前記増幅器出力シャントスイッチ用ＦＥＴのソースが出力シャント用ＤＣカットキャパシタを介してグランドに接続され、前記増幅器出力シャントスイッチ用ＦＥＴのソース・ドレイン間には、出力シャント用ソース・ドレイン間抵抗器が接続されてなることを特徴とする請求項２記載のスイッチ回路付き利得可変型増幅器。
5. 前記第２の信号増幅用ＦＥＴのドレインに、増幅器出力シャントスイッチ用ＦＥＴのドレインが接続され、前記増幅器出力シャントスイッチ用ＦＥＴのゲートが出力シャント用ゲート抵抗器を介して第６のコントロール電圧が印加可能とされ、前記増幅器出力シャントスイッチ用ＦＥＴのソースが出力シャント用ＤＣカットキャパシタを介してグランドに接続され、前記増幅器出力シャントスイッチ用ＦＥＴのソース・ドレイン間には、出力シャント用ソース・ドレイン間抵抗器が接続されてなることを特徴とする請求項２記載のスイッチ回路付き利得可変型増幅器。
6. 前記増幅器出力シャントスイッチ用ＦＥＴに代えて、前記第２の信号増幅用ＦＥＴのドレインとグランドとの間に、シャント用キャパシタが接続されてなることを特徴とする請求項５記載のスイッチ回路付き利得可変型増幅器。

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