WO2013128913A1 - 窒化物半導体発光素子およびその窒化物半導体発光素子を備えた光源 - Google Patents

窒化物半導体発光素子およびその窒化物半導体発光素子を備えた光源 Download PDF

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light emitting
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加藤　亮
高橋　邦方
正樹 藤金
横川　俊哉
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Definitions

  • the present application relates to a nitride semiconductor light-emitting element including a nonpolar plane or semipolar plane semiconductor layer and a light source including the nitride semiconductor light-emitting element.
  • a nitride semiconductor containing nitrogen (N) as a group V element is considered promising as a material for a short-wavelength light-emitting element because of its band gap.
  • N nitrogen
  • nitride semiconductors have been actively conducted, and blue light emitting diode (LED) elements, green LED elements, and blue semiconductor laser elements using nitride semiconductors have been put into practical use.
  • LED blue light emitting diode
  • Nitride semiconductors can have a band gap larger or smaller than that of GaN by replacing Ga with Al or In. As a result, not only short wavelength light such as blue or green but also long wavelength light such as orange or red can be emitted. From these characteristics, the nitride semiconductor light emitting element is expected to be applied to an image display device, a lighting device, and the like.
  • Nitride semiconductors have a wurtzite crystal structure.
  • FIGS. 1 and 2 (a) to 2 (d) show the plane orientation of the wurtzite crystal structure in four-index notation (hexagonal crystal index).
  • the crystal plane and its plane orientation are represented using basic vectors represented by a 1 , a 2 , a 3 and c.
  • the basic vector c extends in the [0001] direction, and the axis in this direction is called “c-axis”.
  • a plane perpendicular to the c-axis is called a “c plane” or a “(0001) plane”.
  • FIGS. 1 and 2 (a) to 2 (d) show the plane orientation of the wurtzite crystal structure in four-index notation (hexagonal crystal index).
  • the crystal plane and its plane orientation are represented using basic vectors represented by a 1 , a 2 , a 3 and c.
  • the basic vector c extends in the [000
  • the sign “ ⁇ ” attached to the left side of the number in parentheses representing the Miller index represents the inversion of the index for convenience.
  • FIG. 3 represents the crystal structure of the nitride semiconductor with a stick ball model.
  • FIG. 4A is a stick ball model in which the atomic arrangement in the vicinity of the m-plane surface is observed from the a-axis direction.
  • the m-plane is perpendicular to the paper surface of FIG.
  • FIG. 4B is a ball model in which the atomic arrangement on the + c plane surface is observed from the m-axis direction.
  • the c-plane is perpendicular to the paper surface of FIG.
  • N atoms and Ga atoms are located on a plane parallel to the m-plane.
  • a layer in which only Ga atoms are arranged and a layer in which only N atoms are arranged are formed.
  • a c-plane substrate that is, a substrate having a (0001) plane as a main surface is used as a substrate on which a nitride semiconductor crystal is grown.
  • spontaneous polarization electric polarization
  • the “c plane” is also called a “polar plane”.
  • a piezoelectric field is generated along the c-axis direction in the quantum well layer made of InGaN constituting the light emitting layer of the nitride semiconductor light emitting device.
  • the thickness of the light emitting layer formed on the (0001) plane is designed to be 3 nm or less.
  • the m-plane in the wurtzite crystal structure is six equivalent planes that are parallel to the c-axis and orthogonal to the c-plane.
  • the (10-10) plane perpendicular to the [10-10] direction corresponds to the m-plane.
  • Other m planes equivalent to the (10-10) plane include the (-1010) plane, the (1-100) plane, the (-1100) plane, the (01-10) plane, and the (0-110) plane. .
  • JP 2010-219376 A Japanese Patent No. 4375497
  • a nitride semiconductor light emitting device having a nonpolar plane and a semipolar plane as a growth plane is required to further improve the luminous efficiency.
  • One non-limiting exemplary embodiment of the present application provides a nitride semiconductor light emitting device and a light source with improved luminous efficiency.
  • a nitride semiconductor light emitting device includes: an n-side electrode, a p-side electrode, and an n-type nitride semiconductor electrically connected to the n-side electrode.
  • the type nitride semiconductor layer includes a protrusion having a height of not less than 30 nanometers and not more than 50 nanometers, and the protrusion is formed of a p-type nitride semiconductor containing not only magnesium but also silicon, and the p-type nitride semiconductor
  • the physical semiconductor has a silicon concentration of 1.0 ⁇ 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less, and the protrusion protrudes from the active layer toward the p-side electrode, In plan view of the nitride semiconductor light emitting device The p-side electrode overlaps with the protrusion, the protrusion includes dislocations, and a flat surface formed of the p-type
  • the light emission efficiency can be improved.
  • FIG. 1 is a perspective view showing basic vectors a 1 , a 2 , a 3 and c of a wurtzite crystal structure.
  • 2A to 2D show the c-plane, m-plane, a-plane, and r-plane in the crystal structure of the nitride semiconductor, respectively.
  • FIG. 3 is a diagram showing the crystal structure of a nitride semiconductor in a stick ball model.
  • 4 (a) and 4 (b) show plan views of the crystal structures of the m-plane and c-plane nitride semiconductors, respectively.
  • FIGS. 5A to 5C are AFM (Atomic Force Microscope) images of the surface of the semiconductor layer in the embodiment.
  • FIG. 8A is a surface AFM image of a semiconductor sample when Si is not added.
  • FIG. 8B is a surface AFM image of the semiconductor sample when Si is added. It is the figure which compared the difference of the optical output when an electric current was inject
  • 10A and 10B are TEM images of dislocations related to the embodiment of the present invention.
  • FIG. 11C show an optical microscope image of the surface of the sample and a schematic cross-sectional view of the sample in the method for manufacturing a nitride semiconductor light emitting device.
  • FIG. 12 schematically shows a current flow in the embodiment. It is a schematic diagram which shows the structure of the light-emitting device of embodiment.
  • a nitride semiconductor light emitting device includes: an n-side electrode, a p-side electrode, an n-type nitride semiconductor layer electrically connected to the n-side electrode, a nonpolar plane, or semipolar A p-type nitride semiconductor layer having a major surface, and an active layer located between the n-type nitride semiconductor layer and the p-type nitride semiconductor layer, wherein the p-type nitride semiconductor layer is 30 A protrusion having a height of not less than 50 nanometers and not more than 50 nanometers, wherein the protrusion is formed of a p-type nitride semiconductor containing not only magnesium but also silicon, and the p-type nitride semiconductor is 1.0 ⁇ A silicon concentration of 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less, and the protrusion protrudes from the active layer toward the p-side electrode, and the plane
  • the protrusion may have a surface area of 5.0 ⁇ 10 ⁇ 7 cm 2 or more and 3.8 ⁇ 10 ⁇ 6 cm 2 or less.
  • the dislocation density may be 1.0 ⁇ 10 5 cm ⁇ 2 or more and 1.0 ⁇ 10 7 cm ⁇ 2 or less.
  • the p-type nitride semiconductor may have a magnesium concentration of 5.0 ⁇ 10 19 cm ⁇ 3 or more and 5.0 ⁇ 10 20 cm ⁇ 3 or less.
  • the cross-sectional shape of the protrusion may be a substantially square shape, a substantially rectangular shape, a substantially circular shape, or a substantially oval shape.
  • a plurality of the dislocations are dispersed, and the dislocations may have a dispersion density of 1.0 ⁇ 10 5 cm ⁇ 2 or more and 1.0 ⁇ 10 7 cm ⁇ 2 or less.
  • the flat surface may have a thickness of 26 nanometers or more and 60 nanometers or less.
  • the nitride semiconductor light emitting device further includes a p-type nitride semiconductor multilayer structure, and the p-type nitride semiconductor multilayer structure includes a p-type nitride semiconductor electron block layer and a p-type nitride semiconductor contact layer,
  • the p-type nitride semiconductor electronic block layer is sandwiched between the active layer and the p-type nitride semiconductor contact layer, and the p-type nitride semiconductor contact layer includes the p-side electrode and the p-type nitride semiconductor.
  • the p-type nitride semiconductor electronic block layer sandwiched between electron block layers may be the p-type nitride semiconductor layer.
  • Another p-type nitride semiconductor layer may be sandwiched between the p-type nitride semiconductor electronic block layer and the p-type nitride semiconductor contact layer.
  • the p-type contact layer has a magnesium concentration of 5.0 ⁇ 10 19 cm ⁇ 3 or more and 5.0 ⁇ 10 20 cm ⁇ 3 or less, and the p-type contact layer is 26 to 60 nanometers You may have thickness of.
  • the p-type nitride semiconductor layer has a Si-doped layer on the side close to the active layer, the Si-doped layer has a thickness of 10 nm to 100 nm, and the Si-doped layer is 1.0 ⁇ It may have a silicon concentration of 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the p-type nitride semiconductor layer may contain Al in a range of 100 nm or less from the side close to the active layer.
  • a light source which is one embodiment of the present invention includes: the nitride semiconductor light-emitting device according to any one of the above, and a wavelength conversion unit including a fluorescent material that converts the wavelength of light emitted from the nitride semiconductor light-emitting device .
  • an active quantum well layer for example, In x Ga 1-x N (0 ⁇ x ⁇ 1) layer
  • a nitride semiconductor nitride semiconductor
  • the luminous efficiency of a physical semiconductor light emitting element can be increased.
  • dislocations such as threading dislocations, screw dislocations, misfit dislocations, and stacking faults exist in the In x Ga 1-x N (0 ⁇ x ⁇ 1) layer
  • non-luminescent centers are generated at a high density in the vicinity. Therefore, the efficiency of the LED decreases. Therefore, vigorous research has been conducted to grow an In x Ga 1-x N (0 ⁇ x ⁇ 1) layer without generating dislocations as much as possible.
  • dislocations such as threading dislocations and screw dislocations are originally provided in a GaN-based free-standing substrate, and the dislocations of the substrate are taken over by the LED structure that grows thereon. Therefore, even in homoepitaxial growth, it is difficult to completely prevent a decrease in efficiency due to non-luminescent centers.
  • dislocations are likely to occur, and typically has a density of 1.0 ⁇ 10 5 cm ⁇ 2 or more.
  • dislocations also called “crystal defects”
  • threading dislocations and screw dislocations are also called “crystal defects”.
  • Dislocations inherited from the GaN-based free-standing substrate to the LED structure propagate across each layer of the LED structure substantially perpendicular to the growth surface (main surface).
  • Dislocations that occur between the substrate and the LED structure in heteroepitaxial growth also propagate across each layer of the LED structure substantially perpendicular to the growth surface (main surface).
  • dislocations such as threading dislocations, screw dislocations, misfit dislocations, edge dislocations, mixed dislocations, stacking faults, and the like, but are generally expressed as “dislocations” in this specification. As described above, “dislocations” are also called “crystal defects”. Regardless of the type of dislocation, there are many non-luminescent centers in the vicinity.
  • the dislocations related to the embodiment of the present invention are observed by analysis by TEM (Transmission Electron Microscope), the dislocations inherited from the substrate propagate almost straight to the surface of the LED structure as shown in FIG. The situation was obtained. From FIG. 10A, it cannot be determined whether a single defect has occurred or whether a plurality of defects are concentrated in a very close range. Further, as shown in FIG. 10 (b), it was also possible to obtain a state in which the defects were branched into a plurality of parts, changed their directions, and propagated to the surface while spreading.
  • TEM Transmission Electron Microscope
  • the defect that propagates straight as shown in FIG. 10A reaches the surface with point-like or line-like exposure. Further, as shown in FIG. 10B, the defect that branches and propagates reaches the surface with exposure having a certain area.
  • the region where defects are concentrated and the region where many non-light emitting centers are generated in the vicinity thereof is expressed as a defective part.
  • the defect part is a region where dislocations such as threading dislocations and screw dislocations are concentrated, and a range where non-light emitting centers are generated in the vicinity, and grows from the inside of the substrate used for crystal growth to the exposure on the outermost surface of the LED structure. It exists across each layer of the LED structure in a direction perpendicular to the plane (principal plane).
  • the homoepitaxial growth improves the quality of the substrate so as to reduce the dislocation of the GaN-based free-standing substrate, or the heteroepitaxial growth makes it difficult for the dislocation generated at the growth interface to be transferred to the LED structure. It is conceivable to perform such processing on the substrate in advance.
  • the substrate in advance, although research on improving the quality of GaN-based free-standing substrates has been actively conducted, there have been no reports of innovative technologies that significantly reduce the current dislocation density. In addition, it is considered difficult to process the substrate in advance from the viewpoint of cost and yield.
  • the present inventors perform dislocation inherited from the substrate in homoepitaxial growth and current injection into dislocations generated in heteroepitaxial growth. We studied to suppress the decrease in light emission efficiency by selectively reducing the area as far as possible from dislocations and contributing mainly to light emission. As a result, we have discovered a technology that can achieve the objective while keeping costs down.
  • the contact resistance with the p-side electrode is increased. Contact resistance can be reduced by providing a p-type contact layer containing a high concentration of p-type dopant on the outermost surface side where the p-type nitride semiconductor layer is in contact with the p-side electrode.
  • the inventor includes a p-type contact layer containing a p-type dopant such as magnesium (Mg) at a relatively high concentration of 5.0 ⁇ 10 19 cm ⁇ 3 to 5.0 ⁇ 10 20 cm ⁇ 3 . It was found that the contact resistance can be reduced to about 3.0 ⁇ 10 ⁇ 4 ⁇ cm 2 with good reproducibility by providing a thickness of 26 nm or more and 60 nm or less. It has been found that the p-side electrode is preferably composed of, for example, Ag, Pt, Mo, or Pd. Or it turned out that it may be comprised from the alloy of Ag, Pt, Mo, or Pd, and Mg or Zn.
  • a p-type dopant such as magnesium (Mg)
  • Mg magnesium
  • the contact resistance can be sufficiently reduced when the p-type contact layer is larger than 26 nm. Further, it has been found that when the thickness of the p-type contact layer is 60 nm or less, the bulk resistance of the p-type contact layer itself can be prevented from hindering current injection.
  • the inventors pay attention to the fact that when the p-type contact layer is thick, the bulk resistance is increased and current injection is suppressed, and by locally increasing the p-type contact layer only at the dislocation and its peripheral part. It was thought that the current injected into the dislocation could be reduced. For example, by growing the p-type contact layer so that only the dislocation and its peripheral portion have a thickness of 60 nm or more, the resistance of the dislocation and the peripheral portion increases, and the dislocation and the injection current to the peripheral portion are increased. Can be reduced.
  • Non-Patent Document 1 surface irregularities are likely to occur in a p-type nitride semiconductor layer having a nonpolar or semipolar surface as a growth surface (main surface). Although the mechanism is not clear, it is considered that the cause is that a p-type dopant such as magnesium (Mg), beryllium (Be), or zinc (Zn) is added.
  • Mg magnesium
  • Be beryllium
  • Zn zinc
  • the shape of the surface irregularities is slightly different depending on the plane orientation as the growth surface (main surface), but is typically observed as a pyramidal hillock. For example, regarding the characteristic pyramid-type hillocks that are seen when the nonpolar m-plane is used as a growth surface, the relationship between the size, shape, density, crystal axis, and the like is reported in detail in Non-Patent Document 1.
  • Patent Document 1 expresses surface irregularities as “pyramid protrusions”, and “a nitride semiconductor substrate having a nonpolar surface or a semipolar surface is used, and a p-type nitride semiconductor thin film is 900 It has been found that the lateral growth of the p-type nitride semiconductor thin film can be effectively suppressed when the film is formed at a film formation temperature Tg (Tg ⁇ 900 ° C.) lower than that, more preferably 600 ° C. or more and 880 ° C.
  • Tg film formation temperature
  • Patent Document 2 also publishes a drawing showing the surface morphology of the p-type nitride semiconductor layer (FIG. 14 of Patent Document 2) as an example of poor surface flatness.
  • the present embodiment is based on the idea to use it after controlling the spontaneous generation of surface irregularities characteristic of this nonpolar plane growth or semipolar plane growth so that it can be intentionally formed. It has been made. That is, in this embodiment, in the LED structure, the p-type contact layer is thickened only at the dislocations and the peripheral portions thereof by controlling so that convex portions having surface irregularities are formed around the defect portion. Since the portion where the p-type contact layer is thick has high resistance, current injection is less likely to occur than the portion where the p-type contact layer is thin. Therefore, it is possible to reduce the injection current to the portion where there are many non-luminescent centers in the vicinity of the dislocation, and it is possible to suppress the decrease in the luminous efficiency.
  • the present inventors add silicon (Si) to a p-type nitride semiconductor layer together with a p-type dopant such as Mg, only the peripheral portion of the dislocation such as threading dislocation or screw dislocation is present in the p-type nitride semiconductor layer. It was discovered that the thickness of the (p-type contact layer) can be increased.
  • the LED structure is usually manufactured by depositing an n-type nitride semiconductor layer, an active layer, and a p-type nitride semiconductor layer in this order on a substrate.
  • the p-type nitride semiconductor layer may include a p-type contact layer on the outermost surface side, and in the future, unless otherwise specified, the expression “p-type nitride semiconductor layer” is the p-type contact layer on the outermost surface. The case where a layer is included is also expressed.
  • Si may be added to the p-type nitride semiconductor layer together with a p-type dopant such as Mg, Be, or Zn.
  • the thickness of the p-type nitride semiconductor layer can be locally increased with a focus on dislocations such as threading dislocations and screw dislocations, but it is not clear why this phenomenon occurs. .
  • the growth rate of the p-type nitride semiconductor layer is increased only by the dislocation and its peripheral portion due to the uneven distribution of Si in the dislocation and its peripheral portion. As a result, it is thought that only dislocations and their peripheral parts are thickened. It should be noted that the selective increase in the thickness of only the dislocation and its peripheral part is unlikely to occur under the condition that no p-type dopant is present.
  • both the p-type dopant and Si may be added.
  • the thickness of the p-type nitride semiconductor layer (p-type contact layer) is locally thickened only at the defect portion and its peripheral portion, irregularities are formed on the growth surface. In the future, of the irregularities on the surface, the portion that grows locally thick will be expressed as a convex portion regardless of the shape.
  • the concentration of Si may be, for example, 1.0 ⁇ 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less.
  • Si is an n-type dopant, but when the Si concentration is 6.0 ⁇ 10 17 cm ⁇ 3 or less, the influence on the p-type carrier can be suppressed. Further, when the Si concentration is 1.0 ⁇ 10 17 cm ⁇ 3 or more, the convex portion can be formed more appropriately.
  • Si addition may be performed, for example, when the growth of the p-type nitride semiconductor layer is started. Thereby, a convex part can be formed with good reproducibility only in a dislocation and its periphery.
  • the supply of Si may be started simultaneously with the start of deposition of the p-type nitride semiconductor layer.
  • the supply of Si may be started within a range of 30 nm from the start of deposition of the p-type nitride semiconductor layer.
  • the supply of Si may be started within a range of 50 nm or less.
  • Si may be added continuously throughout the deposition of the p-type nitride semiconductor layer, but the Si addition may be completed within a range of 100 nm from the start of deposition of the p-type nitride semiconductor layer. This facilitates control of the electrical characteristics of the p-type nitride semiconductor layer. Further, for example, if the thickness of adding Si is 10 nm or more, the convex portion can be formed with good reproducibility.
  • Si when the p-type nitride semiconductor layer has a p-AlGaN electron block layer 106 (shown in FIG. 7) or an overflow suppression layer, Si may be added at the start of growth of these layers. Further, when the p-type nitride semiconductor layer has the p-GaN layer 107 and the p-GaN contact layer 108, Si may be added at the start of growth of these layers.
  • an undoped layer may be provided as an intermediate layer between the p-type nitride semiconductor layer and the active layer.
  • the thickness of the p-type layer formed after the supply of Si is stopped may be 500 nm or less. Thereby, it can avoid that the convex part once formed lose
  • the convex portion is formed on the outermost surface of the p-type nitride semiconductor layer according to the method of the present embodiment. Can do.
  • the growth temperature of the p-type nitride semiconductor layer may be, for example, 800 ° C. or higher. Thereby, an increase in resistivity due to a low growth temperature can be suppressed.
  • Patent Document 1 describes that when a p-type nitride semiconductor layer is grown at a low temperature, a pyramidal convex portion is likely to occur on the outermost surface. Further, Patent Document 1 describes that when a p-type nitride semiconductor layer is grown at a high temperature of 700 ° C. or higher, spontaneous generation of pyramidal protrusions can be suppressed.
  • the surface irregularities (pyramid convex portions) generated when the p-type nitride semiconductor layer is grown at a low temperature are not selectively generated only in the dislocations and the peripheral portions thereof.
  • the pyramid-shaped convex part of a prior art has a large bottom area, and one pyramid-shaped convex part covers many dislocations, and does not selectively suppress current injection into the dislocations.
  • the convex portion is formed by a very simple method of adding Si at the start of deposition of the p-type nitride semiconductor layer (or each layer included in the p-type nitride semiconductor layer). Can be limited to dislocations and their peripheral parts only. Furthermore, even if the p-type nitride semiconductor layer is grown at a high temperature of 800 ° C. or higher, a convex portion can be formed on the surface and a good resistivity can be realized.
  • the p-type nitride semiconductor layer can be selectively and locally thickened only at the defect portion and its peripheral portion, but the position where the p-type nitride semiconductor layer is most thickened. In some cases, the (center of the convex portion) and the dislocation do not exactly match. However, since dislocations can exist in the very vicinity of the position where the p-type nitride semiconductor layer is most thickened (center of the convex portion), there is no problem in enjoying the effect of the embodiment of the present invention. .
  • FIG. 5 shows a surface AFM differential image (80 ⁇ 80 ⁇ m) of a sample in which a p-type nitride semiconductor layer was fabricated by changing the growth temperature using this embodiment.
  • a p-type contact layer having a thickness of 30 nm is provided on the outermost surface of the p-type nitride semiconductor layer, and the AFM differential image shown in FIG. 5 is the surface morphology of the p-type contact layer.
  • the growth temperatures of the p-type nitride semiconductor layers in the samples shown in FIGS. 5A, 5B, and 5C are 790 ° C., 890 ° C., and 1025 ° C., respectively. All samples are deposited in this order on an n-type nitride semiconductor layer, a p-type nitride semiconductor layer, and a p-type contact layer on a GaN free-standing substrate whose m-plane, which is a nonpolar plane, is the growth surface (main surface). .
  • the concentration of Mg which is a p-type dopant, is higher than that in other regions of the p-type nitride semiconductor layer.
  • the n-type nitride semiconductor layer is grown at a temperature of 1070 ° C. After that, the substrate is lowered to the respective set temperature, and after a sufficient standby time is provided, the growth of the p-type nitride semiconductor layer is started.
  • the same amount of Si was added only immediately after the start of deposition of the p-type nitride semiconductor layer, but this was confirmed by SIMS (Secondary Ion Mass Spectrometry) analysis. As a result, Si was added only in the first 30 nm thickness range of the p-type nitride semiconductor layer, and the concentration was equally 3.0 ⁇ 10 17 cm ⁇ 3 in the 30 nm thickness region. there were.
  • FIGS. 5A and 5B it can be confirmed that a convex portion is formed on the surface although a difference is observed in the shape.
  • the convex portions measured from FIGS. 5A and 5B and an AFM image (not shown) typically exist at a density of 1.0 ⁇ 10 5 cm ⁇ 2 or more and 1.0 ⁇ 10 7 cm ⁇ 2 or less. The result was consistent with the dislocation density of the GaN free-standing substrate used.
  • Patent Document 1 describes that the spontaneous generation of the pyramid-shaped convex portions can be suppressed at a temperature of 700 ° C. or higher, but according to the present embodiment, as shown in FIG. Even in the case of high-temperature growth, convex portions can be intentionally formed on the surface. However, as shown in FIG.
  • the p-type nitride semiconductor layer may be grown at a temperature lower than 1025 ° C.
  • the resistivity of the p-type nitride semiconductor layer of the sample shown in FIGS. 5A, 5B, and 5C was 5.2 ⁇ cm, 1.0 ⁇ cm, and 0.9 ⁇ cm, respectively. Therefore, according to the present embodiment, by setting the growth temperature at around 890 ° C., the resistivity of the p-type nitride semiconductor layer is sufficiently reduced to about 1.0 ⁇ cm, and the dislocation and its peripheral portion are selectively convex. The part can be formed.
  • the additive concentration of Si is 1.0 ⁇ 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less and the growth temperature of the p-type nitride semiconductor layer is 850 ° C. or more
  • the convex portions can be sufficiently formed, and the resistivity can be suppressed to 2.0 ⁇ cm or less.
  • a pyramidal convex portion as shown in FIG. 5B is typically seen.
  • dislocations such as threading dislocations and screw dislocations are arranged substantially at the center based on the TEM analysis performed aiming at the center of the convex portions.
  • FIG. 10 shows an example of TEM analysis performed on the sample prepared by the present inventor aiming at the center of the convex portion.
  • the TEM analysis including the one shown in FIG. 10 it is difficult to determine whether or not the dislocation exactly matches the center position of the convex portion due to the problem of resolution. However, it can be said that there is no doubt that the dislocation is near the center of the convex portion.
  • the height of the portion located at the edge of the dislocation (hole) has a maximum height in the convex portion.
  • the portion (near the dislocation) located at the edge of the dislocation (hole) in the convex portion is arranged at a position higher than the peripheral region. The height of the convex portion decreases as the distance from the center increases.
  • the height decreased stepwise as it moved away from the center of the convex portion, and in FIG. 5 (b), the height decreased substantially continuously.
  • the thickness of the p-type contact layer is maximized at the dislocations where there are many non-luminescent centers and the peripheral part (substantially the center of the convex part), the effect of making current injection difficult to occur can be exhibited.
  • the resistivity increases when the thickness of the p-type contact layer exceeds 60 nm. For this reason, if the convex portion can be formed so that the thickness of the p-type contact layer exceeds 60 nm only in the dislocation and its peripheral portion, it leads to nonuniform current injection in which current is not easily injected into the dislocation and its peripheral portion.
  • the Si concentration added at the start of the deposition of the p-type nitride semiconductor layer is in the range of 1.0 ⁇ 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the Mg concentration of the p-type contact layer is adjusted to be in the range of 5.0 ⁇ 10 19 cm ⁇ 3 to 5.0 ⁇ 10 20 cm ⁇ 3
  • the p-type nitride semiconductor layer When a portion other than the p-type contact layer is deposited with a thickness of about 100 to 200 nm, and a p-type contact layer is deposited immediately thereon with a thickness of about 30 to 40 nm, the height of the convex portion of the p-type contact layer ( It was found that the height difference of the surface irregularities is typically about 30 to 50 nm.
  • the thickness of the p-type contact layer at the dislocation at the approximate center of the convex portion and the peripheral portion can be typically set to 60 nm or more.
  • the injection current can be reduced, and a decrease in light emission efficiency can be suppressed.
  • the height of the convex portion (the difference in level of the surface irregularities) can be measured with an AFM or a laser microscope.
  • the height of the convex portion is represented by the difference in height between the center of the convex portion and the position where the surface starts to be inclined (from the growth surface of the p-type nitride semiconductor layer) at the ridge of the convex portion.
  • FIG. 6 shows an enlarged view of the convex portion at the portion indicated by the dotted line in FIG.
  • the central point Pa is the center of the convex portion
  • the two points Pb on both sides are the positions of the ridges where the surface has begun to be inclined.
  • the height of the convex portion is the difference between the height at the center point Pa and the height of any one of the two points Pb on both sides.
  • the height of the convex portion changes depending on the growth conditions and the deposited thickness of the p-type nitride semiconductor layer.
  • the influence of the p-type dopant concentration is great, and it is convex when the concentration of Mg contained in the p-type nitride semiconductor layer is in the range of 3.0 ⁇ 10 18 cm ⁇ 3 to 3.0 ⁇ 10 19 cm ⁇ 3.
  • the portion can be formed, the height difference of, for example, about 10 to 20 nm only occurs while the p-type nitride semiconductor layer is deposited with a thickness of 100 to 200 nm.
  • the thickness of 30 to 40 nm is deposited.
  • a height difference of about 20 to 30 nm occurs.
  • the p-type contact layer is selectively thickened only at the dislocation and its peripheral part to locally reduce the injection current.
  • this embodiment is intended to cause current non-uniform injection to the LED. Therefore, if the region where the convex portion is generated with the dislocation as the center is too wide, the region where the thickness of the p-type contact layer is larger is increased, and the operation voltage is excessive because the LED is less likely to cause current injection as a whole. It gets bigger. For this reason, it is better that the area occupied by each protrusion is small.
  • the area divided by tracing the ridges of each convex portion (that is, the area of the convex portion in plan view) is 5.0 ⁇ 10 ⁇ 7 cm 2 or more and 3.8 ⁇ . It may be in the range of 10 ⁇ 6 cm 2 or less.
  • the area occupied by each convex part is 5.0 ⁇ 10 ⁇ 7 cm 2 or more, the convex part has a sufficient height, and the dislocation and the injection current to the peripheral part are reduced. The effect is fully demonstrated.
  • the area occupied by each protrusion is 3.8 ⁇ 10 ⁇ 6 cm 2 or less, an increase in operating voltage is suppressed.
  • the p-type contact layer may be intentionally thickened locally in the peripheral part of dislocations such as threading dislocations and screw dislocations inherited from the substrate. May not have the shape as shown in FIGS. Therefore, the convex part does not need to be a pyramid type hillock as shown in FIG. 5B, and the bottom surface shape of each convex part is substantially square, substantially rectangular, substantially circular, substantially elliptical, etc. Anything can be used as long as it is in the center.
  • substantially square and substantially rectangular include, for example, a square or a rectangle whose corners are rounded, or a curved line instead of a straight line.
  • substantially circle and substantially oval include those having a distorted shape.
  • the p-type dopant has been described by taking Mg as an example, but other p-type dopants such as Be and Zn may be used.
  • the nitride semiconductor light-emitting element 401 (hereinafter simply referred to as the light-emitting element 401) according to the first embodiment of the present invention and a manufacturing method thereof will be described with reference to FIGS.
  • FIG. 7 is a cross-sectional view showing the light emitting element 401 of the first embodiment.
  • the light emitting element 401 includes a substrate 101 for crystal growth, an n-GaN layer (n-type nitride semiconductor layer) 102 supported by the substrate 101, a p-type nitride semiconductor layer 100, an n-GaN layer 102, and a p-type.
  • the multi-quantum well active layer 105 is provided between the type nitride semiconductor layer 100 and the multi-quantum well active layer 105.
  • a p-side electrode 110 is provided on the p-type nitride semiconductor layer 100, and an n-side electrode 109 is provided on the n-GaN layer 102.
  • the growth surface (main surface) of the substrate 101 is a nonpolar surface or a semipolar surface, and the growth surface of the p-type nitride semiconductor layer 100 is also a nonpolar surface or a semipolar surface. Note that the substrate 101 may be removed after crystal growth.
  • the growth surface of p-type nitride semiconductor layer 100 has a plurality of dislocations and a plurality of protrusions that are arranged at the respective positions of the plurality of dislocations and in which p-type nitride semiconductor layer 100 has a locally large thickness.
  • one dislocation is located approximately at the center of one convex portion.
  • the dislocation is composed of a single dislocation or a collection of a plurality of dislocations. When the dislocation is an aggregate of a plurality of dislocations, the dislocation aggregate is separated from other dislocations by a region where no dislocation is located in the p-type nitride semiconductor layer 100.
  • Each dislocation constituting the aggregate of dislocations may be a single dislocation branching.
  • the dislocation has, for example, a dot shape, a linear shape, or a certain area on the growth surface of the p-type nitride semiconductor layer 100.
  • Each dislocation may be exposed on the growth surface of the p-type nitride semiconductor layer 100.
  • each convex portion is provided so as to surround the dislocation.
  • the “p-type nitride semiconductor layer 100” includes a p-AlGaN electron blocking layer 106, a p-GaN layer 107, and a p-GaN contact layer 108.
  • the p-type nitride semiconductor layer 100 may have a Si doped layer 111 on the side close to the multiple quantum well active layer 105.
  • the Si doped layer 111 has a thickness of, for example, 10 nm or more and 100 nm or less, and contains Si at a concentration of 1.0 ⁇ 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less.
  • the Si doped layer 111 may be thinner than the p-AlGaN electron blocking layer 106, and the entire Si doped layer 111 may be included in the p-AlGaN electron blocking layer 106. Further, the Si doped layer 111 and the p-AlGaN electron blocking layer 106 may have the same thickness, and the Si doped layer 111 and the p-AlGaN electron blocking layer 106 may coincide with each other. Further, the Si doped layer 111 may be thicker than the p-AlGaN electron blocking layer 106, and the entire p-AlGaN electron blocking layer 106 may be included in the Si doped layer 111.
  • the convex portion can be formed with good reproducibility.
  • the thickness of the Si doped layer 111 is easy to control the electrical characteristics of the p-type nitride semiconductor layer to a desired value even when Si as an n-type dopant is added. .
  • a GaN-based free-standing substrate having a nonpolar or semipolar surface as a growth surface (main surface) is used, but is not limited thereto. It may be a SiC substrate or a sapphire substrate in which a nitride semiconductor layer whose main surface is a nonpolar or semipolar surface is formed on the surface. If the active layer and the p-type nitride semiconductor layer in the LED structure are nitride-based semiconductor layers having a nonpolar plane or a semipolar plane as a growth plane (main plane), the effect of this embodiment can be obtained.
  • the deposition of the nitride semiconductor including the multi-quantum well active layer 105 was performed by MOCVD (Metal Organic Chemical Vapor Deposition).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • the substrate 101 was washed with a buffered hydrofluoric acid solution (BHF), and then sufficiently washed with water and dried. After cleaning, the substrate 101 was placed in a reaction chamber of an MOCVD apparatus so as not to be exposed to air as much as possible. Thereafter, the substrate was heated to about 850 ° C. while supplying only ammonia (NH 3 ) as a nitrogen source, and the substrate surface was cleaned.
  • BHF buffered hydrofluoric acid solution
  • TMG trimethylgallium
  • SiH 4 silane
  • the supply of SiH 4 is stopped, the temperature of the substrate is lowered to less than 800 ° C., the supply of trimethylindium (TMI) is started, and the In y Ga 1-y N (0 ⁇ y ⁇ 1) barrier layer 103 is deposited. did. Further, an In x Ga 1-x N (0 ⁇ y ⁇ x ⁇ 1) well layer 104 was deposited.
  • the In y Ga 1-y N (0 ⁇ y ⁇ 1) barrier layer 103 and the In x Ga 1-x N (0 ⁇ y ⁇ x ⁇ 1) well layer 104 are alternately deposited in two cycles or more to emit light.
  • a multiple quantum well active layer 105 to be a part is formed.
  • the reason why the number of periods is two or more is that the carrier density inside the well layer becomes excessively large when driving a large current when the number of In x Ga 1-x N (0 ⁇ y ⁇ x ⁇ 1) well layers 104 is large. This is because the number of carriers overflowing the active layer can be prevented and the characteristics of the device can be improved.
  • the In x Ga 1-x N (0 ⁇ y ⁇ x ⁇ 1) well layer 104 is deposited by adjusting the growth time so that the thickness is, for example, 6 nm or more and 20 nm or less.
  • the In y Ga 1-y N (0 ⁇ y ⁇ 1) barrier layer 103 that separates the In x Ga 1-x N (0 ⁇ y ⁇ x ⁇ 1) well layer 104 has, for example, a thickness of 6 nm or more. Deposition was carried out by adjusting the growth time so as to be 40 nm or less.
  • FIG. 11A the horizontal scale is approximately 20 ⁇ m, but the scale in the crystal growth direction is exaggerated. Large pyramid-shaped hillocks were formed on the surface, but the generation density was low, and the substrate 101 originally had a density of 1.0 ⁇ 10 5 cm ⁇ 2 or more and 1.0 ⁇ 10 7 cm ⁇ 2 or less. The density of dislocations such as threading dislocations and screw dislocations did not match. At this stage, it has been found that no protrusions corresponding to the dislocations originally provided in the substrate 101 are generated.
  • the supply of TMI was stopped, and the supply of hydrogen was resumed in addition to nitrogen as the carrier gas. Further, the growth temperature is raised to 800 ° C. to 1000 ° C., Cp 2 Mg is supplied as a raw material of trimethylaluminum (TMA) and p-type dopant Mg, and the p-AlGaN electron blocking layer 106 is formed to a thickness of 10 to 30 nm. Formed with.
  • a layer containing Al such as the AlGaN electron block layer 106 may be formed in a range of 100 nm or less from the side close to the multiple quantum well active layer 105.
  • a layer containing Al such as the AlGaN electron block layer 106 may be formed in a range of 100 nm or less from the side close to the multiple quantum well active layer 105.
  • the p-AlGaN electron block layer 106 When depositing the p-AlGaN electron block layer 106, a small amount of SiH 4 was supplied, and Si was added to the p-AlGaN electron block layer 106. At this time, the supply amount of SiH 4 was adjusted so that the concentration of Si present in the p-AlGaN electron blocking layer 106 was 1.0 ⁇ 10 17 cm ⁇ 3 or more and 6.0 ⁇ 10 17 cm ⁇ 3 or less. By supplying Si, convex portions can be formed on the surfaces of the p-GaN layer 107 and the p-GaN contact layer 108 deposited thereon.
  • FIG. 11B An optical microscope image of the surface of the sample taken out from the reaction chamber and a schematic cross-sectional view of the sample are shown in FIG.
  • the horizontal scale of the schematic cross-sectional view shown in FIG. 11B is approximately 20 ⁇ m, but the scale in the crystal growth direction is exaggerated.
  • the p-AlGaN electron blocking layer 106 was deposited to a thickness of about 20 nm.
  • FIG. 11 (b) it was found that in addition to the large pyramid-shaped hillocks as seen in FIG. 11 (a), fine convex portions began to be formed on the surface. It has been found that there are many height differences of one fine convex portion of 10 nm or less, and it is difficult to judge that a difference in height is not generated at this stage.
  • the supply of TMA was stopped, and the p-GaN layer 107 was formed. Further, the supply flow rate of Cp 2 Mg was increased, and the p-GaN contact layer 108 was deposited immediately above the p-GaN layer 107.
  • the top surface of the p-GaN contact layer 108 typically has a high thickness of 30 to 50 nm. A convex portion can be formed.
  • FIG. 11C shows an optical microscope image of the surface of the sample taken out from the reaction chamber and a schematic cross-sectional view of the sample.
  • the horizontal scale of the schematic cross-sectional view shown in FIG. 11C is approximately 20 ⁇ m, but the scale in the crystal growth direction is exaggerated.
  • the p-GaN layer 107 was deposited to a thickness of about 100 nm, and the p-GaN contact layer 108 was deposited to a thickness of about 30 nm. That is, the value of h1 in the cross-sectional schematic diagram of FIG. 11 (c) is 30 nm.
  • FIG. 11 (c) From FIG. 11 (c), it can be seen that the convex portions are clearly formed on the surface.
  • the observed shape was approximately pyramidal.
  • the bottom surface was generally rectangular with the major axis length typically 10-20 ⁇ m and the minor axis length typically 5-10 ⁇ m.
  • the density of the formed protrusions is consistent with 1.0 ⁇ 10 5 cm ⁇ 2 or more and 1.0 ⁇ 10 7 cm ⁇ 2 or less, which is the density of dislocations such as threading dislocations and screw dislocations originally provided in the substrate 101. It was something to do.
  • An example of a cross-sectional TEM observation result carried out aiming at the apex of the convex portion is shown in FIG.
  • the height difference (h2 ⁇ h1) of each convex portion was varied, but was typically in the range of 30 nm to 50 nm. Therefore, it can be seen that the film thickness of the p-GaN contact layer 108 is 30 nm (h1) at a distance from the convex portion, and typically 60 nm to 80 nm (h2) at the approximate center of the convex portion. It was.
  • the substrate taken out from the reaction chamber is etched only in a predetermined region in the p-GaN contact layer 108, the p-GaN layer 107, the p-AlGaN electron blocking layer 106, and the multiple quantum well active layer 105 by means such as photolithography.
  • a part of the n-GaN layer 102 is exposed using the above method.
  • an n-side electrode 109 made of, for example, Ti / Al is formed.
  • the p-side electrode 110 is formed on the p-GaN contact layer 108 having a convex portion having a dislocation such as a threading dislocation or a screw dislocation approximately at the center and a height difference of typically 30 nm to 50 nm. .
  • a surface morphology equivalent to that seen in the p-GaN contact layer 108 is also found on the surface of the p-side electrode 110.
  • a metal such as Pd / Pt is used for the p-side electrode 110.
  • n-type and p-type carriers can be injected, and a light-emitting element that emits light at a desired wavelength in the multi-quantum well active layer 105 can be manufactured.
  • An undoped GaN spacer layer having a thickness of 100 nm or less may be formed between the multiple quantum well active layer 105 and the p-AlGaN electron blocking layer 106.
  • Si may not be added to the entire p-AlGaN electron block layer 106.
  • the thickness of the p-AlGaN electron blocking layer 106 is 10 to 30 nm as in the present embodiment, Si is only present on a part of the p-AlGaN electron blocking layer 106 closer to the multiple quantum well active layer 105 side. May be added.
  • Si may be added only to the first 20 nm and Si may not be added to the remaining 10 nm.
  • Si is added to the entire p-AlGaN electron blocking layer 106 and then continued to a part of the p-GaN layer 107. Then, Si may be added. In that case, you may adjust so that the thickness of the part which adds Si may be 30 nm or more and 100 nm or less. Note that the p-AlGaN electron block layer 106 is not necessarily provided. In that case, Si may be added so that the thickness becomes 10 nm to 100 nm or 30 nm to 100 nm when the deposition of the p-GaN layer 107 is started.
  • Si may be supplied when the formation of the p-GaN contact layer 108 is started.
  • an overflow suppression layer may be formed between the multiple quantum well active layer 105 and the p-GaN layer 107, and in that case, Si may be added when the growth of the overflow suppression layer is started. .
  • the film thickness (h1) of the p-GaN contact layer 108 is 30 nm and the typical height difference (h2 ⁇ h1) of each protrusion is less than 30 nm, the p-GaN contact at the approximate center of each protrusion
  • the film thickness of the layer is less than 60 nm, and a local resistivity increasing effect cannot be obtained. That is, even in dislocations, since current is injected in the same manner as in other regions, it is not possible to avoid non-luminescent centers that exist in the vicinity of dislocations, and it is impossible to prevent a decrease in light emission efficiency.
  • FIG. 8A shows an AFM differential image (80 ⁇ 80 ⁇ m) of a sample manufactured without adding Si to the p-AlGaN electron blocking layer 106 as a comparative example
  • FIG. 8A An AFM differential image (80 ⁇ 80 ⁇ m) of a sample prepared by adding Si to the p-AlGaN electron blocking layer 106 is shown.
  • FIG. 7 is a graph comparing the light output when the same current is injected when the current is injected into each sample.
  • the samples shown in FIGS. 8A and 8B are obtained by growing a p-AlGaN electron blocking layer 106, a p-GaN layer 107, and a p-GaN contact layer 108 with target thicknesses of 30 nm, 100 nm, and 30 nm, respectively. All the growth temperatures were set to 890 ° C.
  • the concentration of Mg as the p-type dopant is 3.0 ⁇ 10 18 cm ⁇ 3 or more and 3.0 ⁇ 10 19 cm ⁇ 3 or less from the p-AlGaN electron blocking layer 106 to the p-GaN layer 107.
  • the p-GaN contact layer 108 had a size of 5.0 ⁇ 10 19 cm ⁇ 3 or more and 5.0 ⁇ 10 20 cm ⁇ 3 or less.
  • the Si concentration was 1.5 to 2.0 ⁇ 10 17 cm ⁇ 3 .
  • FIG. 8 (b) when Si is added, a convex portion is formed with a dislocation such as threading dislocation or screw dislocation approximately at the center, but when Si is not added, FIG. 8 (a) shows. As can be seen, no clear protrusion was formed. Further, as shown in FIG. 9, the sample in which the convex portions were intentionally formed by adding Si was superior in that the light output upon current injection was improved by about 10%. It can be considered that the reduction in efficiency due to the non-luminescent center existing in the vicinity of the dislocation could be suppressed by reducing the current injected into the dislocation as shown in FIG.
  • the present embodiment it is possible to suppress, as much as possible, a reduction in light emission efficiency caused by dislocations such as threading dislocations and screw dislocations originally provided in a GaN-based free-standing substrate being inherited by the LED structure. Moreover, the same effect can be exhibited also for dislocations such as misfit dislocations generated from the substrate interface in heteroepitaxial growth. Therefore, non-polar and semipolar surfaces that eliminate the quantum confinement Stark effect can be grown on the growth surface (main surface) without the complicated work of reducing the dislocation density by processing the GaN-based free-standing substrate or heteroepitaxial growth substrate in advance. It is possible to produce an LED exhibiting good luminous efficiency by taking advantage of the feature of the LED.
  • Embodiment 2 will be described with reference to FIG.
  • the light-emitting element according to Embodiment 1 can be used as a light source device by itself.
  • any of the light emitting elements according to the above-described embodiments and modifications may be combined with a sealing resin including a fluorescent material that performs wavelength conversion.
  • a light emission wavelength band can be expanded, for example, it can be used as a white light source device.
  • FIG. 13 shows an example of a white light source device.
  • the white light source device 400 according to the second embodiment includes a light emitting element 401 according to the first embodiment and a fluorescent material that converts the wavelength of light emitted from the light emitting element 401 to a longer wavelength (for example, a resin layer 402 in which Yttrium Aluminum Garnet (YAG) is dispersed is provided.
  • YAG Yttrium Aluminum Garnet
  • the light emitting element 401 is fixed on a holding member 404 such as a package having a wiring pattern formed on the upper surface by a so-called junction down method in which the substrate faces up and the light emitting layer faces down.
  • a reflective member 403 made of, for example, metal is disposed on the holding member 404 so as to surround the light emitting element 401.
  • the resin layer 402 is formed on the holding member 404 and inside the reflecting member 403 so as to cover the light emitting element 401.
  • a highly efficient white light source device 400 can be obtained.
  • the “m-plane” of the actual nitride semiconductor layer does not have to be a plane completely parallel to the m-plane, and may be inclined at a predetermined angle from the m-plane.
  • the inclination angle is defined by an angle formed by the normal line of the main surface of the nitride semiconductor layer and the normal line of the m-plane (m-plane when not inclined).
  • the actual principal surface of the nitride semiconductor layer is represented by a direction based on a certain crystal orientation, for example, a c-axis, a-axis, ⁇ 11-22>, etc., from the m-plane (the m-plane when not inclined). It may be inclined toward the vector direction.
  • the absolute value of the tilt angle may be in the range of 5 ° or less or 1 ° or less in the c-axis direction. Further, it may be in a range of 5 ° or less or 1 ° or less in the a-axis direction. That is, in the present invention, the “m plane” includes a plane inclined in a predetermined direction from the m plane (m plane when not inclined) within a range of ⁇ 5 °. Within such a tilt angle range, the growth surface of the nitride semiconductor layer is entirely inclined from the m-plane, but it is considered that a large number of m-plane regions are exposed microscopically. . Thereby, it is considered that the surface inclined at an angle of 5 ° or less from the m-plane has the same properties as the m-plane.
  • the r-plane, -r-plane, semipolar planes such as (20-21), (20-2-1), (10-1-3) and (11-22) planes, and other planes such as a-plane
  • the r-plane, -r-plane, (20-21), (20-2-1), (10-1-3), (11-22) and the a-plane are in the range of ⁇ 5 °.
  • a surface inclined in a predetermined direction from these surfaces when not inclined is included.
  • the nitride semiconductor light emitting element and the light source according to one embodiment of the present invention can be used in, for example, a light emitting device.

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Abstract

　本願に開示された窒化物半導体発光素子は、ｎ側電極、ｐ側電極、ｎ側電極に電気的に接続されたｎ型窒化物半導体層、非極性面または半極性面の主面を有するｐ型窒化物半導体層、およびｎ型窒化物半導体層およびｐ型窒化物半導体層の間に位置する活性層を備える。ｐ型窒化物半導体層は、３０ナノメートル以上５０ナノメートル以下の高さを有する突起を含み、突起は、マグネシウムだけではなくシリコンをも含有するｐ型窒化物半導体から形成され、ｐ型窒化物半導体は、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下のシリコン濃度を有し、突起は、活性層からｐ側電極に向けて突出しており、窒化物半導体発光素子の平面視において、ｐ側電極は、突起に重なり、突起は、転位を含み、突起の周囲には、ｐ型窒化物半導体から形成されている平坦面が形成されており、突起は、平坦面よりも高い転位密度を有している。

Description

窒化物半導体発光素子およびその窒化物半導体発光素子を備えた光源
　本願は、非極性面または半極性面半導体層を備えた窒化物半導体発光素子およびその窒化物半導体発光素子を備えた光源に関している。
　Ｖ族元素に窒素（Ｎ）を含む窒化物半導体は、そのバンドギャップの大きさから、短波長発光素子の材料として有望視されている。なかでも、窒化物半導体の研究が盛んに行われており、窒化物半導体を用いた青色発光ダイオード（ＬＥＤ）素子及び緑色ＬＥＤ素子、並びに青色半導体レーザ素子も実用化されている。
　窒化物半導体は、一般式ＡｌxＧａyＩｎzＮ（但し、０≦ｘ，ｚ＜１、０＜ｙ≦１、ｘ＋ｙ＋ｚ＝１である。）で表される。
　窒化物半導体は、ＧａをＡｌやＩｎで置換することにより、そのバンドギャップをＧａＮのバンドギャップよりも大きくすることも小さくすることも可能である。これにより、青色又は緑色等の短波長の光のみならず、オレンジ色又は赤色等の長波長の光を発光させることも可能となる。このような特徴から、窒化物半導体発光素子は、画像表示装置及び照明装置等に応用することも期待されている。
　窒化物半導体はウルツ鉱型結晶構造を有している。図１および図２（ａ）～（ｄ）は、ウルツ鉱型結晶構造の面方位を４指数表記（六方晶指数）で表している。図１に示すように、４指数表記では、ａ1、ａ2、ａ3及びｃで表される基本ベクトルを用いて結晶面及びその面方位が表される。基本ベクトルｃは、［０００１］方向に延びており、この方向の軸は「ｃ軸」と呼ばれる。図２（ａ）に示すように、ｃ軸に垂直な面（ｐｌａｎｅ）は「ｃ面」又は「（０００１）面」と呼ばれる。図２（ｂ）～（ｄ）には、ｍ面「＝（１０－１０）面」、ａ面「＝（１１－２０）面」およびｒ面「＝（１０－１２）面」を示している。なお、本明細書においては、ミラー指数を表すカッコ内の数字の左側に付された符号「－」は、その指数の反転を便宜的に表している。
　図３は窒化物半導体の結晶構造を棒球モデルで表している。図４（ａ）はｍ面表面付近の原子配列をａ軸方向から観察した棒球モデルである。ｍ面は、図４（ａ）の紙面に垂直である。図４（ｂ）は、＋ｃ面表面の原子配列をｍ軸方向から観察した棒球モデルである。ｃ面は、図４（ｂ）の紙面に垂直である。図３及び図４（ａ）から分かるように、ｍ面に平行な平面上にＮ原子及びＧａ原子が位置している。これに対して、ｃ面では、図３及び図４（ｂ）から分かるように、Ｇａ原子のみが配置される層と、Ｎ原子のみが配置される層とが形成される。
　従来から、窒化物半導体を用いて半導体素子を作製する場合は、窒化物半導体結晶を成長させる基板として、ｃ面基板すなわち（０００１）面を主面とする基板が用いられている。この場合、Ｇａ原子及びＮ原子の配置に起因して、窒化物半導体にはｃ軸方向に自発的な分極（Ｅｌｅｃｔｒｉｃａｌ　Ｐｏｌａｒｉｚａｔｉｏｎ）が形成される。このため、「ｃ面」は「極性面」とも呼ばれる。分極の結果、窒化物半導体発光素子の発光層を構成するＩｎＧａＮからなる量子井戸層には、ｃ軸方向に沿ってピエゾ電界が発生する。発生したピエゾ電界により、発光層内における電子及びホールの分布に位置ずれが生じ、キャリアの量子閉じ込めシュタルク効果によって、発光層の内部量子効率が低下するという問題がある。この発光層における内部量子効率の低下を抑制するため、（０００１）面に形成される発光層の厚さは３ｎｍ以下となるように設計されている。
　さらに近年、非極性面と呼ばれるｍ面若しくはａ面、又は半極性面と呼ばれる－ｒ面若しくは（１１－２２）面を主面とする基板を用いて、発光素子を作製することが検討されている。図２に示すように、ウルツ鉱型結晶構造におけるｍ面はｃ軸に平行であり、ｃ面と直交する６つの等価な面である。例えば、図２において［１０－１０］方向に垂直な（１０－１０）面がｍ面に該当する。（１０－１０）面と等価な他のｍ面には、（－１０１０）面、（１－１００）面、（－１１００）面、（０１－１０）面及び（０－１１０）面がある。
　図３及び図４（ａ）に示すように、ｍ面においては、Ｇａ原子及びＮ原子は同一原子面上に存在するため、ｍ面に垂直な方向に分極は発生しない。このため、ｍ面を成長面とする半導体積層構造を用いて発光素子を作製すれば、発光層にピエゾ電界が発生せず、キャリアの量子閉じ込めシュタルク効果による内部量子効率の低下という問題を解決することができる。このことは、ｍ面以外の非極性面であるａ面でも同様であり、また、半極性面と呼ばれる－ｒ面又は（１１－２２）面でも類似の効果を得ることができる。
特開２０１０－２１９３７６号公報 特許第４３７５４９７号
Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃａｌ　Ｌｅｔｔｅｒｓ　ｖｏｌ．９１　１９１９０６　（２００７）
　非極性面および半極性面を成長面に有する窒化物半導体発光素子においては、発光効率のさらなる向上が求められている。
　本願の、限定的ではない例示的なある実施形態は発光効率が向上した窒化物半導体発光素子および光源を提供する。
　上記課題を解決するために、本発明の一態様にかかる窒化物半導体発光素子は以下を具備する：ｎ側電極、ｐ側電極、前記ｎ側電極に電気的に接続されたｎ型窒化物半導体層、非極性面または半極性面の主面を有するｐ型窒化物半導体層、および前記ｎ型窒化物半導体層および前記ｐ型窒化物半導体層の間に位置する活性層、ここで、前記ｐ型窒化物半導体層は、３０ナノメートル以上５０ナノメートル以下の高さを有する突起を含み、前記突起は、マグネシウムだけではなくシリコンをも含有するｐ型窒化物半導体から形成され、前記ｐ型窒化物半導体は、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下のシリコン濃度を有し、前記突起は、前記活性層から前記ｐ側電極に向けて突出しており、前記窒化物半導体発光素子の平面視において、前記ｐ側電極は、前記突起に重なり、前記突起は、転位を含み、前記突起の周囲には、前記ｐ型窒化物半導体から形成されている平坦面が形成されており、前記突起は、前記平坦面よりも高い転位密度を有している。
　本発明の一態様にかかる窒化物半導体発光素子によれば、発光効率を向上させることができる。
図１はウルツ鉱型結晶構造の基本ベクトルａ1、ａ2、ａ3及びｃを示す斜視図である。 図２（ａ）～図２（ｄ）は、それぞれ、窒化物半導体の結晶構造におけるｃ面、ｍ面、ａ面、およびｒ面を示す。 図３は窒化物半導体の結晶構造を棒球モデルで示した図である。 図４（ａ）および図４（ｂ）は、それぞれ、ｍ面およびｃ面窒化物半導体の結晶構造の平面図を示す。 図５（ａ）～図５（ｃ）は実施の形態における半導体層の表面のＡＦＭ（Atomic Force Microscope）像である。 図５（ｂ）に白枠で示した部分を拡大して示す図である。 実施の形態の発光素子の構成を示す模式図である。 図８（ａ）は、Ｓｉを添加しなかった場合の半導体試料の表面ＡＦＭ像である。図８（ｂ）は、Ｓｉを添加した場合の半導体試料の表面ＡＦＭ像である。 Ｓｉを添加した場合およびＳｉを添加しなかった場合のそれぞれの半導体試料に、電流を注入したときの光出力の差を比較した図である。 図１０（ａ）および図１０（ｂ）は、本発明の実施形態に関係する転位のＴＥＭ像である。 図１１（ａ）、図１１（ｂ）、および図１１（ｃ）は、窒化物半導体発光素子を製造する方法において、試料の表面の光学顕微鏡像および試料の断面模式図を示す。 図１２は、実施形態における電流の流れを模式的に示す。 実施形態の発光装置の構成を示す模式図である。
　本発明の一態様の概要は以下のとおりである。
　本発明の一態様にかかる窒化物半導体発光素子は以下を具備する：ｎ側電極、ｐ側電極、前記ｎ側電極に電気的に接続されたｎ型窒化物半導体層、非極性面または半極性面の主面を有するｐ型窒化物半導体層、および前記ｎ型窒化物半導体層および前記ｐ型窒化物半導体層の間に位置する活性層、ここで、前記ｐ型窒化物半導体層は、３０ナノメートル以上５０ナノメートル以下の高さを有する突起を含み、前記突起は、マグネシウムだけではなくシリコンをも含有するｐ型窒化物半導体から形成され、前記ｐ型窒化物半導体は、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下のシリコン濃度を有し、前記突起は、前記活性層から前記ｐ側電極に向けて突出しており、前記窒化物半導体発光素子の平面視において、前記ｐ側電極は、前記突起に重なり、前記突起は、転位を含み、前記突起の周囲には、前記ｐ型窒化物半導体から形成されている平坦面が形成されており、前記突起は、前記平坦面よりも高い転位密度を有している。
　前記突起は、５．０×１０-7ｃｍ2以上３．８×１０-6ｃｍ2以下の表面積を有していてもよい。
　前記転位密度は、１．０×１０5ｃｍ-2以上１．０×１０7ｃｍ-2以下であってもよい。
　前記ｐ型窒化物半導体は、５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下のマグネシウム濃度を有していてもよい。
　前記突起の断面形状は、略正方形、略長方形、略円または略楕円であってもよい。
　平面視において、複数の前記転位が分散されており、前記転位は、１．０×１０5ｃｍ-2以上１．０×１０7ｃｍ-2以下の分散密度を有していてもよい。
　前記平坦面は、２６ナノメートル以上６０ナノメートル以下の厚みを有していてもよい。
　窒化物半導体発光素子は、さらにｐ型窒化物半導体積層構造を具備し、前記ｐ型窒化物半導体積層構造は、ｐ型窒化物半導体電子ブロック層、およびｐ型窒化物半導体コンタクト層を具備し、前記ｐ型窒化物半導体電子ブロック層は、前記活性層および前記ｐ型窒化物半導体コンタクト層の間に挟まれ、前記ｐ型窒化物半導体コンタクト層は、前記ｐ側電極および前記ｐ型窒化物半導体電子ブロック層の間に挟まれ、前記ｐ型窒化物半導体電子ブロック層は、前記ｐ型窒化物半導体層であってもよい。
　前記ｐ型窒化物半導体電子ブロック層および前記ｐ型窒化物半導体コンタクト層の間に、他のｐ型窒化物半導体層が挟まれていてもよい。
　前記ｐ型コンタクト層は、５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下のマグネシウム濃度を有し、かつ前記ｐ型コンタクト層は、２６ナノメートル以上６０ナノメートル以下の厚みを有していてもよい。
　前記ｐ型窒化物半導体層は、前記活性層に近い側にＳｉドープ層を有し、前記Ｓｉドープ層は、１０ｎｍ以上１００ｎｍ以下の厚さを有し、前記Ｓｉドープ層は、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下のシリコン濃度を有していてもよい。
　前記ｐ型窒化物半導体層は、前記活性層に近い側から１００ｎｍ以下の範囲において、Ａｌを含んでいてもよい。
　本発明の一態様である光源は以下を具備する：上記いずれかに記載の窒化物半導体発光素子、および前記窒化物半導体発光素子から放射された光の波長を変換する蛍光物質を含む波長変換部。
　以下、本実施形態における発光効率の向上について説明する。
　一般的に、窒化物半導体（窒化物半導体）から構成される活性層の量子井戸層（例えばＩｎxＧａ1-xＮ（０＜ｘ＜１）層）の結晶品質を向上させれば、窒化物半導体発光素子（例えばＬＥＤ）の発光効率を高めることができる。ＩｎxＧａ1-xＮ（０＜ｘ＜１）層に貫通転位やらせん転位、ミスフィット転位や積層欠陥などの転位が存在する場合、その近傍には非発光中心が高い密度で発生しているため、ＬＥＤの効率が低下する。そのため、可能な限り転位を発生させずにＩｎxＧａ1-xＮ（０＜ｘ＜１）層を成長する研究が精力的におこなわれている。
　転位を少なくするには、ＬＥＤ構造を成長する基板としてＧａＮ系自立基板を用いてホモエピタキシャル成長を行い、格子不整合を小さくすることが有効である。しかし、貫通転位やらせん転位などの転位はもともとＧａＮ系自立基板にも備わっており、その上に成長するＬＥＤ構造には基板の転位が引き継がれてしまう。したがって、ホモエピタキシャル成長であっても非発光中心による効率低下を完全に防ぐことは難しい。特に、非極性面もしくは半極性面を成長面（主面）とするＧａＮ系自立基板では、転位が発生しやすい場合があり、典型的には、１．０×１０5ｃｍ-2以上の密度で貫通転位やらせん転位などの転位（「結晶欠陥」とも呼ばれる）が存在する。
　サファイアや炭化珪素（ＳｉＣ）などを基板としてヘテロエピタキシャル成長を実施する場合は、基板の物質と窒化物半導体との格子不整合に起因して、基板とＬＥＤ構造との界面に貫通転位やミスフィット転位などの転位が発生することが知られている。ヘテロエピタキシャル成長では、基板とＬＥＤ構造の間に緩衝層（バッファ層）を挿入して結晶欠陥を低減する工夫が施されることが多いが、完全に転位の発生を抑止することはできない。
　ＧａＮ系自立基板からＬＥＤ構造に引き継がれる転位は、成長面（主面）に略垂直に、ＬＥＤ構造の各層を横断して伝搬する。またヘテロエピタキシャル成長において基板とＬＥＤ構造の間で発生する転位も、成長面（主面）に略垂直に、ＬＥＤ構造の各層を横断して伝搬する。転位の種類には、貫通転位やらせん転位、ミスフィット転位、刃状転位、混合転位、積層欠陥など様々あるが、本明細書では総じて「転位」と表現する。上述したように、「転位」は、「結晶欠陥」とも呼ばれる。転位は種類がどのようなものであっても、近傍には非発光中心が多く存在する。
　本発明の実施形態に関係する転位をＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）による分析で観察したところ、図１０（ａ）に示すように、基板から引き継がれた転位がＬＥＤ構造の表面までほぼ真っ直ぐに伝搬する様子が得られた。図１０（ａ）からでは、単独の欠陥が発生しているのか、もしくは複数の欠陥がごく近い範囲に集中して発生しているのかは判別できない。また図１０（ｂ）に示すように、欠陥が複数に分岐して向きを変え、広がりながら表面まで伝搬する様子も得られた。
　ＬＥＤ構造を成長した基板を真上から見るとき、図１０（ａ）に示すように真っ直ぐに伝搬する欠陥は、点状もしくは線状の露出で表面に到達する。また、図１０（ｂ）に示すように分岐して伝搬する欠陥は、ある程度の面積を有した露出で表面に到達する。
　本発明の実施形態においては、ＬＥＤ構造を成長した基板を真上から見るときの露出の広さや形状に関係なく、欠陥が集中する領域及びその近傍で非発光中心が多く発生している領域のことを欠陥部と表現する。欠陥部は貫通転位やらせん転位などの転位が集中する領域及びその近傍で非発光中心が発生している範囲であり、結晶成長に使用した基板の内部からＬＥＤ構造の最表面における露出まで、成長面（主面）に垂直な方向にＬＥＤ構造の各層を横断して存在する。
　発光効率の低下を防ぐには、ホモエピタキシャル成長ではＧａＮ系自立基板の転位を低減するように当該基板の品質を改善するか、あるいはヘテロエピタキシャル成長では成長界面で発生する転位がＬＥＤ構造に引き継がれにくくなるような加工を基板にあらかじめ施すことが考えられる。しかし、ＧａＮ系自立基板の品質向上の研究は盛んにおこなわれているものの、現状の転位密度を大幅に低減するような革新的技術の報告はなされていない。また、あらかじめ基板に加工を施すことも、コスト・歩留の面から難しいと考えられる。
　上記に対し、本発明者らは、非極性面もしくは半極性面を成長面（主面）とする場合に、ホモエピタキシャル成長で基板から引き継がれる転位や、ヘテロエピタキシャル成長で発生する転位への電流注入を選択的に低減し、できるだけ転位から離れた領域を主として発光に寄与させることにより、発光効率の低下を抑制する検討をおこなった。その結果、コストを抑えつつ目的を達成できる技術を発見するに至ったので、以下にその経緯について説明する。
　非極性面もしくは半極性面を成長面（主面）とするｐ型窒化物半導体層は仕事関数が大きいために、ｐ側電極とのコンタクト抵抗が高くなる。ｐ型窒化物半導体層がｐ側電極と接触する最表面側に、ｐ型ドーパントを高濃度で含むｐ型コンタクト層を設けることにより、コンタクト抵抗を低減することができる。
　本発明者は、例えば、マグネシウム（Ｍｇ）などのｐ型ドーパントを５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下の比較的高濃度で含むｐ型コンタクト層を、２６ｎｍ以上６０ｎｍ以下の厚さで設けることにより、コンタクト抵抗を３．０×１０-4Ωｃｍ2程度まで再現よく低減させられることを突き止めた。ｐ側電極は、例えば、Ａｇ、Ｐｔ、Ｍｏ又はＰｄから構成されることが良好であることが分かった。または、Ａｇ、Ｐｔ、Ｍｏ又はＰｄとＭｇ又はＺｎとの合金から構成されていてもよいことが分かった。ｐ型コンタクト層が２６ｎｍよりも大きいことにより、コンタクト抵抗を十分に低減することができることが分かった。また、ｐ型コンタクト層の厚さが６０ｎｍ以下であることにより、ｐ型コンタクト層自体のバルク抵抗が大きくなって電流注入が妨げられるのを回避することができることが分かった。
　本発明者らは、ｐ型コンタクト層が厚い場合に、バルク抵抗が大きくなって電流注入が抑制されることに注目し、転位とその周辺部分だけｐ型コンタクト層を局所的に厚くすることにより、転位への注入電流を低減することができると考えた。例えば、ｐ型コンタクト層を転位とその周辺部分だけ選択的に６０ｎｍ以上の厚さになるように成長させることにより、転位とその周辺部分の抵抗が増大して転位とその周辺部分への注入電流を低減することができる。
　ところで、非極性面もしくは半極性面を成長面（主面）とするｐ型窒化物半導体層では表面凹凸が発生しやすい。その機構については定かではないが、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）、亜鉛（Ｚｎ）といったｐ型ドーパントが添加されることが原因であると考えられる。表面凹凸の形状は成長面（主面）とする面方位によって若干の差異が見られるが、典型的にはピラミッド型のヒロックとして観察される。例えば、非極性ｍ面を成長面とした場合に見られる特徴的なピラミッド型のヒロックについては、大きさ、形状、密度、結晶軸との関係などが非特許文献１に詳しく報告されている。
　特許文献１は、表面凹凸のことを「ピラミッド状の凸部」と表現して、「無極性面や半極性面を有する窒化物半導体基板を用いた場合において、ｐ型窒化物半導体薄膜を９００度より低い成膜温度Ｔｇ（Ｔｇ＜９００℃）で成膜すると、ｐ型窒化物半導体薄膜の横方向成長を効果的に抑制することができることが分かった。より好ましくは、６００℃以上８８０℃以下の成膜温度で成膜することが望ましい。６００℃より低い温度で成膜すると、ピラミッド状の凸部が成長表面に多数発生するために、このピラミッド状の凸部の影響でｐ型窒化物半導体薄膜の厚さがばらつき、電流の活性層への不均一注入が発生する。（中略）成膜温度が低いほどピラミッド状の凸部は数多く発生する。６００℃以上の温度で成膜することにより、ピラミッド状の凸部の発生を抑制」することができると記述している。ピラミッド状の凸部（表面凹凸）が成長表面に発生することを課題視しており、これを抑制するために７００℃を上回る温度で成膜をおこなうことが重要であると主張している。
　また特許文献２も、ｐ型窒化物半導体層の表面モフォロジーを示す図面（特許文献２の図１４）を、表面平坦性が良好でない例として掲載している。
　以上のように、近年、非極性面もしくは半極性面を成長面（成長面）とするｐ型窒化物半導体層はピラミッド型のヒロックの発生によって表面凹凸が形成されやすいことが知られるようになっている。しかし、いずれも表面平坦性の悪化もしくは電流不均一注入の要因になるといった問題を発生させる課題として認識されている。
　それに対し、本実施形態は、この非極性面成長もしくは半極性面成長に特徴的な表面凹凸の自発的な発生を制御し、意図的に形成できるようにした上で、利用しようという着想に基づいてなされたものである。すなわち、本実施形態はＬＥＤ構造において、欠陥部を略中心として表面凹凸の凸部が形成されるように制御することで、転位とその周辺部分のみｐ型コンタクト層を厚くするものである。ｐ型コンタクト層が厚い箇所は抵抗が大きいために、ｐ型コンタクト層が薄い箇所に比べて電流注入が起こりにくい。したがって、転位近傍の非発光中心が多く存在する箇所への注入電流を低減することでき、発光効率の低下を抑制できる。
　本発明者らは、例えば、ｐ型窒化物半導体層に、Ｍｇなどのｐ型ドーパントと共にシリコン（Ｓｉ）を添加すると、貫通転位やらせん転位などの転位の周辺部分だけ、ｐ型窒化物半導体層（ｐ型コンタクト層）の厚さを大きくすることができることを発見した。
　ＬＥＤ構造は通常、基板上にｎ型窒化物半導体層、活性層、ｐ型窒化物半導体層をこの順に堆積して作製する。尚、ｐ型窒化物半導体層は最表面側にｐ型コンタクト層を含んでいてもよく、今後は特別に断らない限り、「ｐ型窒化物半導体層」という表現は、最表面にｐ型コンタクト層を含む場合も表わすものとする。ｐ型窒化物半導体層には、例えば、Ｍｇ、Ｂｅ、Ｚｎなどのｐ型ドーパントとともにＳｉを添加してもよい。これにより、低コストで貫通転位やらせん転位などの転位が存在する欠陥部とその周辺部分だけを周囲に比べて相対的に厚くすることができる。
　本実施形態を用いると貫通転位やらせん転位などの転位を中心にして、ｐ型窒化物半導体層の厚さを局所的に大きくすることができるが、なぜそのような現象に至るのかは明らかでない。しかし添加するＳｉにはアンチサーファクタントとしての機能があることが知られているため、Ｓｉが転位やその周辺に偏在することでｐ型窒化物半導体層の成長レートが転位とその周辺部分だけ増大し、結果的に転位とその周辺部分だけが厚膜化するのではないかと考えられる。尚、転位とその周辺部分のみの選択的な厚さ増大はｐ型ドーパントが存在しない条件では起こりにくい。したがって、ｐ型ドーパントとＳｉを共に添加すればよい。ｐ型窒化物半導体層（ｐ型コンタクト層）の厚さを、欠陥部とその周辺部分だけ局所的に厚く成長すると、成長表面には凹凸が形成されることになる。今後、表面の凹凸のうち、局所的に厚く成長したところを、形状に関係なく凸部と表現する。
　Ｓｉの濃度は、例えば、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下としてもよい。Ｓｉはｎ型のドーパントであるが、Ｓｉ濃度が６．０×１０17ｃｍ-3以下であることにより、ｐ型キャリアへの影響を抑制することができる。また、Ｓｉ濃度が１．０×１０17ｃｍ-3以上であることにより、より適切に凸部を形成することができる。
　Ｓｉ添加は、例えば、ｐ型窒化物半導体層の成長を開始する際に実施すればよい。これにより、転位とその周辺のみに凸部を再現性良く形成することができる。例えば、ｐ型窒化物半導体層の堆積の開始と同時にＳｉの供給を開始してもよい。また、ｐ型窒化物半導体層の堆積開始から３０ｎｍ以内の範囲においてＳｉの供給を開始していてもよい。さらに、５０ｎｍ以内の範囲においてＳｉの供給を開始していてもよい。ｐ型窒化物半導体層を堆積する間中ずっと継続してＳｉ添加をおこなってもよいが、ｐ型窒化物半導体層の堆積開始から１００ｎｍ以内の範囲にＳｉ添加を終えていてもよい。これにより、ｐ型窒化物半導体層の電気特性の制御が容易になる。また、例えば、Ｓｉを添加する厚さが１０ｎｍ以上であれば、凸部を再現性よく形成することができる。
　例えば、ｐ型窒化物半導体層が、ｐ－ＡｌＧａＮ電子ブロック層１０６（図７に示す）またはオーバーフロー抑制層を有する場合、これらの層の成長開始時にＳｉを添加してもよい。また、ｐ型窒化物半導体層が、ｐ-ＧａＮ層１０７およびｐ－ＧａＮコンタクト層１０８を有する場合、これらの層の成長開始時にＳｉを添加してもよい。
　また、ｐ型窒化物半導体層と活性層との間にアンドープ層を中間層として設けてもよい。Ｓｉの供給を停止した後に形成するｐ型層の厚さは、５００ｎｍ以下であってもよい。これにより、一旦形成された凸部が消失するのを回避することができる。
　本実施形態の方法を用いない場合には凸部が発生しなくなるような高温成長であっても、本実施形態の方法によると、ｐ型窒化物半導体層の最表面に凸部を形成することができる。
　ｐ型窒化物半導体層の成長温度は、例えば、８００℃以上であってもよい。これにより、成長温度が低いことによる抵抗率の増大を抑制することができる。特に、ｐ型窒化物半導体層に含まれるＭｇ濃度が３．０×１０18ｃｍ-3以上３．０×１０19ｃｍ-3以下の範囲になるように成長をおこなう場合における低成長温度による抵抗率の増大を抑制することができる。
　ところで、特許文献１には、ｐ型窒化物半導体層を低温で成長すると、最表面にピラミッド状の凸部が発生しやすいことが記載されている。さらに特許文献１には、７００℃以上の高温でｐ型窒化物半導体層を成長するとピラミッド状の凸部の自発的発生は抑えられることが記載されている。尚、ｐ型窒化物半導体層を低温で成長する場合に発生する表面凹凸（ピラミッド状の凸部）は、転位とその周辺部分だけに選択的に発生するものではない。また、従来技術のピラミッド状の凸部は底面積が大きく、一つのピラミッド状の凸部が多数の転位を覆うもので、選択的に転位への電流注入を抑制するものではない。
　これに対して本実施形態は、ｐ型窒化物半導体層（または、ｐ型窒化物半導体層に含まれる各層）の堆積開始時にＳｉを添加するという極めて簡便な方法によって、凸部を形成する箇所を転位とその周辺部分だけに限定することができる。さらに、ｐ型窒化物半導体層を８００℃以上の高温で成長しても、表面に凸部を形成することができると共に、良好な抵抗率を実現することができる。
　本実施形態を用いるとｐ型窒化物半導体層を、欠陥部とその周辺部分だけ選択的かつ局所的に厚膜化することができるが、ｐ型窒化物半導体層が最も厚膜化される位置（凸部の中心）と転位が厳密に一致しない場合もある。しかし転位はｐ型窒化物半導体層が最も厚膜化される位置（凸部の中心）の極めて近傍に存在することができるために、本発明の実施形態の効果を享受するのに問題はない。
　図５に、本実施形態を用い、成長温度を変化させてｐ型窒化物半導体層を作製した試料の表面ＡＦＭ微分像（８０×８０μｍ）を示す。ｐ型窒化物半導体層の最表面には３０ｎｍの厚さのｐ型コンタクト層が設けられており、図５に示すＡＦＭ微分像は、ｐ型コンタクト層の表面モフォロジーである。
　図５（ａ）、（ｂ）および（ｃ）に示される試料におけるｐ型窒化物半導体層の成長温度はそれぞれ、７９０℃、８９０℃、１０２５℃である。試料はすべて非極性面であるｍ面を成長面（主面）とするＧａＮ自立基板上に、ｎ型窒化物半導体層、ｐ型窒化物半導体層、ｐ型コンタクト層をこの順に堆積している。ただし、ｐ型コンタクト層においては、ｐ型ドーパントであるＭｇの濃度がｐ型窒化物半導体層の他の領域よりも高くなるだけで、ｐ型コンタクト層と、ｐ型窒化物半導体層のうちｐ型コンタクト層以外の領域との間に層としての明確な区別はない。ｎ型窒化物半導体層は１０７０℃の温度で成長させ、その後、基板をそれぞれの設定温度まで下げ、十分な待機時間を設けた後に、ｐ型窒化物半導体層の成長を開始している。図５（ａ）、（ｂ）および（ｃ）の試料のすべてにおいて、ｐ型窒化物半導体層の堆積開始直後のみＳｉを同量添加しているが、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で確認したところ、Ｓｉが添加されたのはｐ型窒化物半導体層のはじめの３０ｎｍの厚さの範囲だけであり、濃度は３０ｎｍの厚さの領域内において等しく３．０×１０17ｃｍ-3であった。
　図５（ａ）、（ｂ）では形状に差異が見られるものの、表面に凸部が形成されているのが確認できる。図５（ａ）、（ｂ）および不図示のＡＦＭ像から計測した凸部は、典型的に１．０×１０5ｃｍ-2以上１．０×１０7ｃｍ-2以下の密度で存在しており、使用したＧａＮ自立基板に備わる転位密度と一致する結果であった。また、特許文献１には７００℃以上の温度でピラミッド状の凸部の自発的発生が抑えられると記載されているが、本実施形態によれば図５（ｂ）に示されるように８９０℃の高温成長であっても表面に凸部を意図的に形成することができる。しかし、図５（ｃ）に示されるように、Ｓｉを添加しても、１０２５℃の高温成長では表面に凸部を形成することはできなかった。したがって、本実施形態においては、例えば、ｐ型窒化物半導体層を１０２５℃を下回る温度で成長すればよい。
　ところで図５（ａ）、（ｂ）および（ｃ）に示す試料のｐ型窒化物半導体層の抵抗率は、それぞれ、５．２Ωｃｍ、１．０Ωｃｍ、および０．９Ωｃｍであった。したがって本実施形態を用いれば、８９０℃付近を成長温度とすることで、ｐ型窒化物半導体層の抵抗率を１．０Ωｃｍ程度まで十分に低減しながら、転位とその周辺部分に選択的に凸部を形成することができる。本発明者の検討では、Ｓｉの添加濃度を１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下とし、ｐ型窒化物半導体層の成長温度を８５０℃以上とすると、凸部を十分に形成することができ、かつ抵抗率を２．０Ωｃｍ以下に抑えることができる。尚、ｐ型窒化物半導体層の抵抗率が２．０Ωｃｍ以下の良好な値を示す成長温度では、典型的には、図５（ｂ）に示されるようなピラミッド状の凸部が見られる。
　図５（ａ）もしくは（ｂ）に示される一つ一つの凸部においては、凸部の中心をねらって実施したＴＥＭ分析から、貫通転位やらせん転位などの転位が略中心に配置されていることが分かった。本発明者が作製した試料について、凸部の中心をねらって実施したＴＥＭ分析の一例を図１０に示した。図１０に示したものをはじめとするＴＥＭ分析では、転位が厳密に凸部の中心の位置に一致するかどうかの判断は解像度の問題で困難であった。しかし転位が凸部の中心近傍にあることは間違いないといえる。
　図１０（ｂ）に示すように、転位が凸部の表面（ｐ型窒化物半導体層における成長面）に露出する際に空孔の形成を伴う場合があり、その場合には、凸部のうち転位（空孔）の縁に位置する部分の高さは、その凸部内において極大の高さを有する。言い換えれば、その凸部において転位（空孔）の縁に位置する部分（転位の近傍）は、その周辺領域よりも高い位置に配置されている。その凸部において、中心からの距離が大きくなるに従って高さが減少していく。
　図５（ａ）では、凸部の中心から離れるにしたがって段階的に高さが低減し、図５（ｂ）では、略連続的に高さが低減した。しかしいずれにおいても、非発光中心が多く存在する転位とその周辺部分（凸部の略中心）でｐ型コンタクト層の厚さが極大となるため、電流注入を起こりにくくする効果を発揮できる。
　上述したようにｐ型コンタクト層の厚さが６０ｎｍを上回ると抵抗率が増大する。このため、転位とその周辺部分だけｐ型コンタクト層の厚さが６０ｎｍを上回るように凸部を形成できれば、転位とその周辺部分だけ電流が注入されにくい電流不均一注入に至る。本発明者が検討したところ、ｐ型窒化物半導体層の堆積開始の際に添加するＳｉ濃度を１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下の範囲になるように調整し、なおかつｐ型コンタクト層のＭｇ濃度を５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下の範囲になるように調整したとき、ｐ型窒化物半導体層のうちｐ型コンタクト層以外の部分をおよそ１００～２００ｎｍの厚さで堆積し、その直上にｐ型コンタクト層をおよそ３０～４０ｎｍの厚さで堆積すると、ｐ型コンタクト層の凸部の高さ（表面凹凸の高低差）は典型的に３０～５０ｎｍ程度であることが分かった。したがって凸部の略中心にある転位とその周辺部分（凸部の略中心）のｐ型コンタクト層の厚さを典型的に６０ｎｍ以上とすることができ、非発光中心が多く存在する箇所への注入電流を低減し、発光効率の低下を抑制することができる。
　凸部の高さ（表面凹凸の高低差）は、ＡＦＭやレーザ顕微鏡などで測定することが可能である。ここでは、凸部の高さを、凸部の中心と、凸部の麓において表面が（ｐ型窒化物半導体層の成長面から）傾斜しはじめた位置との高さの差で表わしている。図５（ｂ）中の点線で示された部分にある凸部を拡大したものを図６に示す。図６にある３つの点Ｐａ、Ｐｂのうち、中央の点Ｐａは凸部の中心部であり、両脇の２つの点Ｐｂは表面が傾斜しはじめた麓の位置である。凸部の高さは、中央の点Ｐａにおける高さと、両脇の２つの点Ｐｂのうちのいずれかの位置の高さの差である。
　凸部の高さは、ｐ型窒化物半導体層の成長条件や堆積する厚さによって変化する。特にｐ型ドーパント濃度の影響は大きく、ｐ型窒化物半導体層に含まれるＭｇの濃度が３．０×１０18ｃｍ-3以上３．０×１０19ｃｍ-3以下の範囲であるときは凸部は形成できるものの、ｐ型窒化物半導体層を１００～２００ｎｍの厚さで堆積する間に、例えば１０～２０ｎｍ程度の高低差が生じるに留まる。これに対してＭｇの濃度が５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下の範囲にあるｐ型コンタクト層の場合は、３０～４０ｎｍの厚さを堆積する間に、例えば２０～３０ｎｍ程度の高低差が生じる。
　ところで本実施形態においては、ｐ型コンタクト層を転位とその周辺部分のみ選択的に厚くし、局所的に注入電流を低減する。すなわち、本実施形態は、ＬＥＤに敢えて電流不均一注入を起こすことを意図したものである。したがって転位を略中心として凸部が発生する領域が広すぎると、ｐ型コンタクト層の厚さが大きい領域の方が多くなり、全体的に電流注入が起こりにくいＬＥＤとなって動作電圧が過剰に大きくなってしまう。このため、一つ一つの凸部が占める面積は小さい方が良い。本発明者の検討によれば、一つ一つの凸部の麓をたどって区切られる面積（すなわち、平面視における凸部の面積）が、５．０×１０-7ｃｍ2以上３．８×１０-6ｃｍ2以下の範囲であってもよい。一つ一つの凸部が占める面積が５．０×１０-7ｃｍ2以上であることにより、凸部が十分な高さを有するようになり、転位とその周辺部分への注入電流を低減する効果が十分に発揮される。また、一つ一つの凸部が占める面積が３．８×１０-6ｃｍ2以下であることにより、動作電圧の上昇が抑制される。
　以上、図５に示される形状の凸部を例示して本実施形態の内容を説明した。しかし、本実施形態においては、基板から引き継がれる貫通転位やらせん転位などの転位の周辺部分において、ｐ型コンタクト層を意図的に局所的に厚くすればよく、そのためには、凸部そのものの形状は、図５、図６に示されるような形状でなくてもよい。したがって凸部は図５（ｂ）に見られるようなピラミッド型のヒロックである必要はなく、一つ一つの凸部の底面形状は略正方形、略長方形、略円、略楕円など、転位を略中心に持つものであれば何でもよい。なお、「略正方形」および「略長方形」は、例えば、正方形や長方形の角部が丸まったものや、各辺が直線ではなく曲線のものを含む。また、「略円」および「略楕円」は、形が歪んだものを含む。また、ｐ型ドーパントについてＭｇを例にして説明したが、ＢｅやＺｎなど、他のｐ型ドーパントを用いてもよい。
　　（実施形態1）
　以下、図７及び図１１を参照しながら、本発明の実施の形態１にかかる窒化物半導体発光素子４０１（以下、単に発光素子４０１と呼ぶ）と、その製造方法を説明する。
　図７は、実施形態１の発光素子４０１を示す断面図である。発光素子４０１は、結晶成長用の基板１０１と、基板１０１に支持されるｎ－ＧａＮ層（ｎ型窒化物半導体層）１０２と、ｐ型窒化物半導体層１００と、ｎ－ＧａＮ層１０２とｐ型窒化物半導体層１００との間に位置する多重量子井戸活性層１０５とを備えるように作製した。ｐ型窒化物半導体層１００の上にはｐ側電極１１０を設け、ｎ－ＧａＮ層１０２の上にはｎ側電極１０９を設けた。
　基板１０１の成長面（主面）は非極性面もしくは半極性面であり、ｐ型窒化物半導体層１００の成長面も非極性面もしくは半極性面である。なお、基板１０１は、結晶成長後に除去されていてもよい。
　ｐ型窒化物半導体層１００の成長面は、複数の転位と、複数の転位のそれぞれの位置に配置され、ｐ型窒化物半導体層１００の厚さが局所的に大きい複数の凸部とを有する。例えば、１つの凸部の略中心に、１つの転位が位置している。転位は、単独の転位から構成されているか、または複数の転位の集合体から構成されている。転位が複数の転位の集合体である場合、その転位の集合体は、ｐ型窒化物半導体層１００において転位が位置しない領域によって、他の転位とは分離されている。転位の集合体を構成するそれぞれの転位は、単独の転位が分岐したものであってもよい。転位は、ｐ型窒化物半導体層１００の成長面において、例えば点状、線状またはある程度の面積を有している。
　各転位は、ｐ型窒化物半導体層１００の成長面に露出していてもよい。この場合、ｐ型窒化物半導体層１００の成長面において、各凸部は、転位を囲むように設けられている。
　本実施形態において、「ｐ型窒化物半導体層１００」は、ｐ－ＡｌＧａＮ電子ブロック層１０６、ｐ－ＧａＮ層１０７、ｐ－ＧａＮコンタクト層１０８を有する。ｐ型窒化物半導体層１００は、多重量子井戸活性層１０５に近い側にＳｉドープ層１１１を有していても良い。Ｓｉドープ層１１１は、例えば、１０ｎｍ以上１００ｎｍ以下の厚さを有し、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下の濃度で前記Ｓｉを含有する。Ｓｉドープ層１１１がｐ－ＡｌＧａＮ電子ブロック層１０６よりも薄く、Ｓｉドープ層１１１の全部が、ｐ－ＡｌＧａＮ電子ブロック層１０６に含まれていてもよい。また、Ｓｉドープ層１１１とｐ－ＡｌＧａＮ電子ブロック層１０６の厚さが同じで、Ｓｉドープ層１１１とｐ－ＡｌＧａＮ電子ブロック層１０６が一致していてもよい。また、Ｓｉドープ層１１１がｐ－ＡｌＧａＮ電子ブロック層１０６よりも厚く、ｐ－ＡｌＧａＮ電子ブロック層１０６の全部がＳｉドープ層１１１に含まれていてもよい。
　Ｓｉドープ層１１１の厚さを１０ｎｍ以上とすることにより、凸部を再現性よく形成することができる。また、Ｓｉドープ層１１１の厚さを１００ｎｍ以下とすることにより、ｎ型ドーパントであるＳｉを添加しても、ｐ型窒化物半導体層の電気特性を所望の値に制御することが容易となる。
　基板１０１としては、非極性面もしくは半極性面を成長面（主面）とするＧａＮ系自立基板がを用いられが、これに限定されるものではない。表面に非極性面もしくは半極性面を主面とする窒化物半導体層が形成されたＳｉＣ基板またはサファイア基板であってもよい。ＬＥＤ構造における活性層とｐ型窒化物半導体層が、非極性面もしくは半極性面を成長面（主面）とする窒化物系半導体層であれば、本実施形態の効果を得ることができる。
　多重量子井戸活性層１０５をはじめとする窒化物半導体の堆積は、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行った。まず基板１０１をバッファードフッ酸溶液（ＢＨＦ）で洗浄し、その後十分に水洗して乾燥した。基板１０１は洗浄後、なるべく空気に触れさせないようにして、ＭＯＣＶＤ装置の反応室に載置した。その後、窒素源であるアンモニア（ＮＨ3）のみを供給しながら基板をおよそ８５０℃まで加熱して基板表面にクリーニング処置を施した。
　次にトリメチルガリウム（ＴＭＧ）とシラン（ＳｉＨ4）を供給し、基板を１１００℃程度に加熱してｎ－ＧａＮ層１０２を堆積した。シランはｎ型ドーパントであるＳｉを供給する原料ガスである。
　次にＳｉＨ4の供給を止めて基板の温度を８００℃未満まで降温し、トリメチルインジウム（ＴＭＩ）の供給を開始し、ＩｎyＧａ1-yＮ（０≦ｙ＜１）障壁層１０３を堆積した。さらにＩｎxＧａ1-xＮ（０≦ｙ＜ｘ＜１）井戸層１０４を堆積した。ＩｎyＧａ1-yＮ（０≦ｙ＜１）障壁層１０３とＩｎxＧａ1-xＮ（０≦ｙ＜ｘ＜１）井戸層１０４は２周期以上で交互に堆積することで、発光部となる多重量子井戸活性層１０５を形成する。２周期以上とするのは、ＩｎxＧａ1-xＮ（０≦ｙ＜ｘ＜１）井戸層１０４の数が多い方が、大電流駆動時において井戸層内部のキャリア密度が過剰に大きくなることを防ぎ、また活性層をオーバーフローするキャリアの数を減らすことができるため、素子の特性が良好となるためである。ＩｎxＧａ1-xＮ（０≦ｙ＜ｘ＜１）井戸層１０４は、例えば、その厚さが６ｎｍ以上２０ｎｍ以下となるように成長時間を調整して堆積をおこなった。また、ＩｎxＧａ1-xＮ（０≦ｙ＜ｘ＜１）井戸層１０４を隔てるＩｎyＧａ1-yＮ（０≦ｙ＜１）障壁層１０３は、例えば、その厚さが６ｎｍ以上４０ｎｍ以下となるように成長時間を調整して堆積をおこなった。
　この段階で結晶成長を停止し、反応室から取り出した試料の表面の光学顕微鏡像と、試料の断面模式図を図１１（ａ）に示す。図１１（ａ）で示す断面模式図の横幅のスケールはおよそ２０μｍであるが、結晶成長方向のスケールは誇張して描写している。表面には大型のピラミッド状のヒロックが形成されていたが、その発生密度は低く、基板１０１がもともと１．０×１０5ｃｍ-2以上１．０×１０7ｃｍ-2以下の密度で備えている貫通転位やらせん転位などの転位の密度とは合致しなかった。この段階では基板１０１にもともと備わる転位に個別に対応する凸部は発生していないことが分かった。
　多重量子井戸活性層１０５の堆積後は、ＴＭＩの供給を停止し、キャリアガスには窒素に加えて、水素の供給を再開した。さらに成長温度を８００℃～１０００℃に上昇させ、トリメチルアルミニウム（ＴＭＡ）と、ｐ型ドーパントであるＭｇの原料としてＣｐ2Ｍｇを供給し、ｐ－ＡｌＧａＮ電子ブロック層１０６を１０～３０ｎｍの厚さで形成した。
　このように、ＡｌＧａＮ電子ブロック層１０６などＡｌを含む層を、多重量子井戸活性層１０５に近い側から１００ｎｍ以下の範囲に形成してもよい。これにより、多重量子井戸活性層１０５をオーバーフローする電子を低減し、電子が多重量子井戸活性層１０５において、効率よく発光再結合を生じさせることができる。
　ｐ－ＡｌＧａＮ電子ブロック層１０６を堆積する際には微量のＳｉＨ4を供給し、ｐ－ＡｌＧａＮ電子ブロック層１０６にＳｉを添加した。このとき、ｐ－ＡｌＧａＮ電子ブロック層１０６に存在するＳｉの濃度が１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下となるようにＳｉＨ4の供給量を調整した。Ｓｉを供給することにより、この上に堆積するｐ－ＧａＮ層１０７およびｐ－ＧａＮコンタクト層１０８の表面に凸部を形成することができる。
　この段階で結晶成長を停止し、反応室から取り出した試料の表面の光学顕微鏡像と、試料の断面模式図を図１１（ｂ）に示す。図１１（ｂ）で示す断面模式図の横幅のスケールはおよそ２０μｍであるが、結晶成長方向のスケールは誇張して描写している。図１１（ｂ）に示す試料ではｐ－ＡｌＧａＮ電子ブロック層１０６をおよそ２０ｎｍの厚さとなるように堆積した。図１１（ｂ）では、図１１（ａ）で見られたような大型のピラミッド状のヒロックに加えて、表面に微細な凸部が形成され始めていることが分かった。１つの微細な凸部の高低差は１０ｎｍ以下のものが多く、この段階では高低差があまり大きくないものについては発生していることを判断することも難しいものがあることが分かった。
　次にＴＭＡの供給を停止し、ｐ－ＧａＮ層１０７を形成した。さらにＣｐ2Ｍｇの供給流量を増大させ、ｐ－ＧａＮ層１０７の直上に、ｐ－ＧａＮコンタクト層１０８を堆積した。ｐ－ＧａＮ層１０７、ｐ－ＧａＮコンタクト層１０８を、それぞれ１００～２００ｎｍ、３０～４０ｎｍの厚さで堆積すると、ｐ－ＧａＮコンタクト層１０８の最表面に、典型的には３０ｎｍ以上５０ｎｍ以下の高さの凸部を形成することができる。
　反応室から取り出した試料の表面の光学顕微鏡像と、試料の断面模式図を図１１（ｃ）に示す。図１１（ｃ）で示す断面模式図の横幅のスケールはおよそ２０μｍであるが、結晶成長方向のスケールは誇張して描写している。図１１（ｃ）に示す試料ではｐ－ＧａＮ層１０７をおよそ１００ｎｍの厚さとなるように堆積し、ｐ－ＧａＮコンタクト層１０８をおよそ３０ｎｍとなるように堆積した。すなわち図１１（ｃ）断面模式図中のｈ１の値は３０ｎｍである。
　図１１（ｃ）からは表面に明確に凸部が形成されたことが分かる。観察された形状はおよそピラミッド型であった。底面は略長方形であり、長軸の長さは典型的に１０～２０μｍで、短軸の長さは典型的に５～１０μｍであった。形成された凸部の密度は基板１０１がもともと備えている貫通転位やらせん転位などの転位の密度である、１．０×１０5ｃｍ-2以上１．０×１０7ｃｍ-2以下と合致するものであった。凸部の頂点をねらって実施した断面ＴＥＭ観察結果の一例は図１０に示している。
　各凸部の高低差（ｈ２－ｈ１）はばらつきがあるものの、典型的に３０ｎｍ以上５０ｎｍ以下の範囲にあった。したがって、ｐ－ＧａＮコンタクト層１０８の膜厚は、凸部から距離を置いた箇所では３０ｎｍ（ｈ１）であり、凸部の略中心では典型的に６０ｎｍ以上８０ｎｍ以下（ｈ２）であることが分かった。
　反応室から取り出した基板はフォトリソグラフィー等の手段を用いてｐ－ＧａＮコンタクト層１０８、ｐ－ＧａＮ層１０７、ｐ－ＡｌＧａＮ電子ブロック層１０６、多重量子井戸活性層１０５における所定の領域だけをエッチング等の手法を用いて除去し、ｎ－ＧａＮ層１０２の一部を表出する。ｎ－ＧａＮ層１０２が表出した領域には、例えばＴｉ／Ａｌ等で構成されるｎ側電極１０９を形成する。またｐ側電極１１０は、貫通転位やらせん転位などの転位を略中心に持ち、高低差が典型的に３０ｎｍ以上５０ｎｍ以下である凸部が形成されたｐ－ＧａＮコンタクト層１０８の上に形成する。ｐ側電極１１０の表面にも、ｐ－ＧａＮコンタクト層１０８に見られるのと同等の表面モフォロジーが見られる。ｐ側電極１１０には、例えばＰｄ／Ｐｔなどの金属を使用する。
　以上の過程によって、ｎ型、ｐ型それぞれのキャリアを注入することができるようになり、多重量子井戸活性層１０５において所望の波長で発光する発光素子を作製することができる。
　転位とその周辺に形成された凸部のために、ｐ－ＧａＮコンタクト層１０８は局所的に厚くなっている（ｈ２―ｈ１＝３０ｎｍ以上５０ｎｍ以下）。凸部が設けられた部分は少なくとも６０ｎｍを上回る厚さであるため、その部分の抵抗率は増大する。したがって図１２に模式的に示すように、ｐ側電極１１０に面内均一な電圧が印加されたとしても、転位とその周辺部分のみ注入電流が低減する。このため、転位近傍の非発光中心に起因した発光効率の低下を抑制することができる。
　尚、多重量子井戸活性層１０５とｐ－ＡｌＧａＮ電子ブロック層１０６との間に、厚さ１００ｎｍ以下のアンドープＧａＮスペーサ層を形成してもよい。
　Ｓｉは、ｐ－ＡｌＧａＮ電子ブロック層１０６の全体に添加しなくてもよい。本実施形態のようにｐ－ＡｌＧａＮ電子ブロック層１０６の厚さが１０～３０ｎｍである場合は、ｐ－ＡｌＧａＮ電子ブロック層１０６の、多重量子井戸活性層１０５の側に近い方の一部分にのみＳｉが添加されていても良い。例えば、３０ｎｍの厚さでｐ－ＡｌＧａＮ電子ブロック層１０６を堆積する場合、はじめの２０ｎｍにのみＳｉが添加され、残りの１０ｎｍにはＳｉが添加されなくてもよい。また、例えば同様に、３０ｎｍの厚さでｐ－ＡｌＧａＮ電子ブロック層１０６を堆積する場合、ｐ－ＡｌＧａＮ電子ブロック層１０６の全体にわたってＳｉを添加し、その後ｐ－ＧａＮ層１０７の一部にも継続してＳｉの添加をおこなってもよい。その場合、Ｓｉを添加する部分の厚さが３０ｎｍ以上１００ｎｍ以下となるように調整してもよい。なお、ｐ－ＡｌＧａＮ電子ブロック層１０６は必ずしも設けなくともよい。その場合、ｐ－ＧａＮ層１０７の堆積開始時に厚さが１０ｎｍ以上１００ｎｍ以下または３０ｎｍ以上１００ｎｍ以下となるように、Ｓｉ添加をおこなってもよい。また、ｐ－ＧａＮコンタクト層１０８の形成を開始する際に、Ｓｉを供給してもよい。また、多重量子井戸活性層１０５とｐ－ＧａＮ層１０７との間にオーバーフロー抑制層を形成してもよく、その場合には、オーバーフロー抑制層の成長を開始する際にＳｉを添加してもよい。
　ｐ－ＧａＮコンタクト層１０８の膜厚（ｈ１）が３０ｎｍのとき、各凸部の典型的な高低差（ｈ２－ｈ１）が３０ｎｍ未満である場合は、各凸部の略中心におけるｐ－ＧａＮコンタクト層の膜厚は６０ｎｍ未満となり、局所的な抵抗率の増大効果が得られない。すなわち転位においても、その他の領域と同じように電流が注入されるために、転位近傍に多く存在する非発光中心を回避することができず、発光効率の低下をふせぐことができない。
　図８（ａ）は、比較例としてｐ－ＡｌＧａＮ電子ブロック層１０６にＳｉを添加せずに作製した試料のＡＦＭ微分像（８０×８０μｍ）を示し、図８（ｂ）は、本実施形態によってｐ－ＡｌＧａＮ電子ブロック層１０６にＳｉを添加して作製した試料のＡＦＭ微分像（８０×８０μｍ）を示す。図７はそれぞれの試料に電流注入をおこなった際に、同じ電流を注入したときの光出力を比較したグラフである。
　図８（ａ）、（ｂ）に示す試料は、ｐ－ＡｌＧａＮ電子ブロック層１０６、ｐ－ＧａＮ層１０７、ｐ－ＧａＮコンタクト層１０８を、それぞれ３０ｎｍ、１００ｎｍ、３０ｎｍのねらい膜厚で成長しており、成長温度はすべて８９０℃に設定して作製した。また、ｐ型ドーパントであるＭｇの濃度は、ｐ－ＡｌＧａＮ電子ブロック層１０６からｐ－ＧａＮ層１０７にかけては３．０×１０18ｃｍ-3以上３．０×１０19ｃｍ-3以下であり、ｐ－ＧａＮコンタクト層１０８においては５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下であった。ｐ－ＡｌＧａＮ電子ブロック層１０６にＳｉを添加した試料では、Ｓｉの濃度は１．５～２．０×１０17ｃｍ-3であった。
　図８（ａ）と図８（ｂ）とを比較すると、同じ成長条件であっても、ｐ－ＡｌＧａＮ電子ブロック層１０６にＳｉを添加しているかどうかで、表面の様子が大きく異なることが明確である。図８（ｂ）に見られるようにＳｉを添加する場合は、貫通転位やらせん転位などの転位を略中心にして凸部が形成されたが、Ｓｉを添加しない場合は図８（ａ）に見られるように明確な凸部は形成されなかった。また、図９に示されるように、Ｓｉを添加して意図的に凸部を形成した試料の方が、電流注入した際の光出力が約１０％向上する優位性が見られた。凸部が形成できたことで、図１２に模式的に示されるように、転位へ注入される電流を低減できることで、転位近傍に存在する非発光中心による効率の低下を抑制できたと考えられる。
　本実施形態によると、ＧａＮ系自立基板にもともと備わる貫通転位やらせん転位などの転位がＬＥＤ構造にも引き継がれるために起こる発光効率の低下を、簡便な方法によって可能な限り抑制することができる。また、ヘテロエピタキシャル成長で基板界面から発生するミスフィット転位などの転位に対しても同様の効果を発揮することができる。したがってＧａＮ系自立基板やヘテロエピタキシャル成長基板にあらかじめ加工を施すなどして転位密度を低減する煩雑な作業をおこなうことなく、量子閉じ込めシュタルク効果の排除という非極性面や半極性面を成長面（主面）とするＬＥＤの特長を生かして、良好な発光効率を示すＬＥＤを作製することが可能になる。
　（実施形態２）
　以下、実施形態２について図１３を参照しながら説明する。
　実施形態１に係る発光素子は、それ自体で光源装置として利用することができる。
　また、上述した各実施形態及び変形例に係る発光素子のいずれかと、波長変換を行う蛍光材を含む封止樹脂等とを組み合わせてもよい。これにより、発光波長帯域を拡大させることができ、例えば白色光源装置として使用することができる。
　図１３に白色光源装置の一例を示す。図１３に示すように、実施形態２に係る白色光源装置４００は、実施形態１に係る発光素子４０１と、該発光素子４０１から放射された光の波長を、より長波長に変換する蛍光材（例えば、Ｙｔｔｒｉｕｍ Ａｌｕｍｎｉｎｕｍ Ｇａｒｎｅｔ：ＹＡＧ）が分散された樹脂層４０２とを備えている。
　発光素子４０１は、例えば、上面に配線パターンが形成されたパッケージ等の保持部材４０４の上に、その基板を上に向け且つ発光層を下に向ける、いわゆるジャンクションダウン法により固着されている。保持部材４０４の上には発光素子４０１を取り囲むように、例えば金属からなる反射部材４０３が配置されている。
　樹脂層４０２は、保持部材４０４の上で且つ反射部材４０３の内側に発光素子４０１を覆うように形成されている。
　以上のように、第３の実施形態によると、高効率な白色光源装置４００を得ることができる。
　なお、実際の窒化物半導体層の「ｍ面」は、ｍ面に対して完全に平行な面である必要はなく、ｍ面から所定の角度で傾斜していてもよい。傾斜角度は、窒化物半導体層の主面の法線とｍ面（傾斜していない場合のｍ面）の法線とが形成する角度により規定される。実際の窒化物半導体層の主面は、ｍ面（傾斜していない場合のｍ面）から、ある結晶方位に基づく方向、例えばｃ軸やａ軸、〈１１－２２〉などの方向によって表されるベクトルの方向に向って傾斜していてもよい。例えば傾斜角度の絶対値は、ｃ軸方向において５°以下、または１°以下の範囲であればよい。また、ａ軸方向において５°以下、または１°以下の範囲であればよい。すなわち、本発明においては、「ｍ面」は、±５°の範囲内でｍ面（傾斜していない場合のｍ面）から所定の方向に傾斜している面を含む。このような傾斜角度の範囲内であれば、窒化物半導体層の成長面は全体的にｍ面から傾斜しているが、微視的には多数のｍ面領域が露出していると考えられる。これにより、ｍ面から絶対値で５°以下の角度で傾斜している面は、ｍ面と同様の性質を有すると考えられる。
　また、ｒ面、－ｒ面、（２０－２１）、（２０－２－１）、（１０－１－３）及び（１１－２２）面等の半極性面、並びにａ面等の他の非極性面においても、５度以下の傾斜であれば、同様の性質を有すると考えられる。したがって、本発明において、ｒ面、－ｒ面、（２０－２１）、（２０－２－１）、（１０－１－３）、（１１－２２）およびａ面は、±５°の範囲内で、傾斜していない場合のこれらの面から所定の方向に傾斜している面を含む。
本発明の一態様にかかる窒化物半導体発光素子および光源は、例えば、発光装置に利用し得る。
１００　　ｐ型ＧａＮ系半導体層
１０１　　基板
１０２　　ｎ－ＧａＮ層
１０３　　ＩｎyＧａ1-yＮ（０≦ｙ＜１）障壁層
１０４　　ＩｎxＧａ1-xＮ（０≦ｙ＜ｘ＜１）井戸層
１０５　　多重量子井戸活性層
１０６　　ｐ－ＡｌＧａＮ電子ブロック層
１０７　　ｐ－ＧａＮ層
１０８　　ｐ－ＧａＮコンタクト層
１０９　　ｎ側電極
１１０　　ｐ側電極
４０１　　発光素子
４０２　　樹脂層
４０３　　反射部材
４０４　　保持部材

Claims (13)

  1. 　窒化物半導体発光素子であって、以下を具備する：
    　ｎ側電極、
    　ｐ側電極、
    　前記ｎ側電極に電気的に接続されたｎ型窒化物半導体層、
    　非極性面または半極性面の主面を有するｐ型窒化物半導体層、および
    　前記ｎ型窒化物半導体層および前記ｐ型窒化物半導体層の間に位置する活性層、ここで、
    　前記ｐ型窒化物半導体層は、３０ナノメートル以上５０ナノメートル以下の高さを有する突起を含み、
    　前記突起は、マグネシウムだけではなくシリコンをも含有するｐ型窒化物半導体から形成され、
    　前記ｐ型窒化物半導体は、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下のシリコン濃度を有し、
    　前記突起は、前記活性層から前記ｐ側電極に向けて突出しており、
    　前記窒化物半導体発光素子の平面視において、前記ｐ側電極は、前記突起に重なり、
    　前記突起は、転位を含み、
    　前記突起の周囲には、前記ｐ型窒化物半導体から形成されている平坦面が形成されており、
    　前記突起は、前記平坦面よりも高い転位密度を有している。
  2. 　請求項１に記載の窒化物半導体発光素子であって、
    　前記突起は、５．０×１０-7ｃｍ2以上３．８×１０-6ｃｍ2以下の表面積を有する。
  3. 　請求項１に記載の窒化物半導体発光素子であって、
    　前記転位密度は、１．０×１０5ｃｍ-2以上１．０×１０7ｃｍ-2以下である。
  4. 　請求項１に記載の窒化物半導体発光素子であって、
    　前記ｐ型窒化物半導体は、５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下のマグネシウム濃度を有する。
  5. 　請求項１に記載の窒化物半導体発光素子であって、
    　前記突起の断面形状は、略正方形、略長方形、略円または略楕円である。
  6. 　請求項３に記載の窒化物半導体発光素子であって、
    　平面視において、複数の前記転位が分散されており、
    　前記転位は、１．０×１０5ｃｍ-2以上１．０×１０7ｃｍ-2以下の分散密度を有する。
  7. 　請求項１に記載の窒化物半導体発光素子であって、
    　前記平坦面は、２６ナノメートル以上６０ナノメートル以下の厚みを有する。
  8. 　請求項１に記載の窒化物半導体発光素子であって、
    　さらにｐ型窒化物半導体積層構造を具備し、
    　前記ｐ型窒化物半導体積層構造は、
    　　ｐ型窒化物半導体電子ブロック層、および
    　　ｐ型窒化物半導体コンタクト層
    　を具備し、
    　　前記ｐ型窒化物半導体電子ブロック層は、前記活性層および前記ｐ型窒化物半導体コンタクト層の間に挟まれ、
    　　前記ｐ型窒化物半導体コンタクト層は、前記ｐ側電極および前記ｐ型窒化物半導体電子ブロック層の間に挟まれ、
    　　前記ｐ型窒化物半導体電子ブロック層は、前記ｐ型窒化物半導体層である。
  9. 　請求項８に記載の窒化物半導体発光素子であって、
    　前記ｐ型窒化物半導体電子ブロック層および前記ｐ型窒化物半導体コンタクト層の間に、他のｐ型窒化物半導体層が挟まれている。
  10. 　請求項８に記載の窒化物半導体発光素子であって、
    　前記ｐ型コンタクト層は、５．０×１０19ｃｍ-3以上５．０×１０20ｃｍ-3以下のマグネシウム濃度を有し、かつ
    　前記ｐ型コンタクト層は、２６ナノメートル以上６０ナノメートル以下の厚みを有する。
  11. 　請求項１に記載の窒化物半導体発光素子であって、
    　前記ｐ型窒化物半導体層は、前記活性層に近い側にＳｉドープ層を有し、
    　前記Ｓｉドープ層は、１０ｎｍ以上１００ｎｍ以下の厚さを有し、
    　前記Ｓｉドープ層は、１．０×１０17ｃｍ-3以上６．０×１０17ｃｍ-3以下のシリコン濃度を有する。
  12. 　請求項１１に記載の窒化物半導体発光素子であって、
    　前記ｐ型窒化物半導体層は、前記活性層に近い側から１００ｎｍ以下の範囲において、Ａｌを含む。
  13. 　光源であって、以下を具備する：
    　請求項１に記載の窒化物半導体発光素子、および
    　前記窒化物半導体発光素子から放射された光の波長を変換する蛍光物質を含む波長変換部。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5953447B1 (ja) * 2015-02-05 2016-07-20 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
JP2018093160A (ja) * 2016-04-20 2018-06-14 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
WO2021033459A1 (ja) * 2019-08-22 2021-02-25 豊田合成株式会社 発光素子およびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102160068B1 (ko) * 2013-05-22 2020-09-25 서울바이오시스 주식회사 발광 소자 및 그것을 제조하는 방법
US10903391B2 (en) 2013-09-03 2021-01-26 Sensor Electronic Technology, Inc. Optoelectronic device with modulation doping
US9647168B2 (en) * 2013-09-03 2017-05-09 Sensor Electronic Technology, Inc. Optoelectronic device with modulation doping
CN105518878B (zh) * 2013-09-03 2018-05-25 传感器电子技术股份有限公司 具有调制掺杂的光电子器件
US10804423B2 (en) * 2013-09-03 2020-10-13 Sensor Electronic Technology, Inc. Optoelectronic device with modulation doping
DE102015113670A1 (de) * 2014-08-19 2016-02-25 Seoul Viosys Co., Ltd Leuchtvorrichtung und Verfahren zu deren Herstellung
KR20160076265A (ko) * 2014-12-22 2016-06-30 서울바이오시스 주식회사 발광 소자 및 그 제조 방법
US10290771B2 (en) * 2016-04-20 2019-05-14 Dowa Electronics Materials Co., Ltd. Group III nitride semiconductor light emitting device and method for manufacture the same
US11195973B1 (en) * 2019-05-17 2021-12-07 Facebook Technologies, Llc III-nitride micro-LEDs on semi-polar oriented GaN
US11175447B1 (en) 2019-08-13 2021-11-16 Facebook Technologies, Llc Waveguide in-coupling using polarized light emitting diodes

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251922A (ja) * 2004-03-03 2005-09-15 Nagoya Kogyo Univ 半導体発光素子
JP2008034754A (ja) * 2006-07-31 2008-02-14 Dowa Holdings Co Ltd 発光素子
JP2008182069A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体発光素子
JP2010153838A (ja) * 2008-12-23 2010-07-08 Samsung Led Co Ltd 窒化物半導体発光素子及びその製造方法
JP2010205988A (ja) * 2009-03-04 2010-09-16 Panasonic Corp 窒化物半導体素子及びその製造方法
JP2010534933A (ja) * 2007-07-27 2010-11-11 エルジー イノテック カンパニー リミテッド 半導体発光素子及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5693963A (en) 1994-09-19 1997-12-02 Kabushiki Kaisha Toshiba Compound semiconductor device with nitride
JP4199599B2 (ja) 2003-06-03 2008-12-17 住友化学株式会社 ３−５族化合物半導体の製造方法
JP2005085932A (ja) 2003-09-08 2005-03-31 Toyoda Gosei Co Ltd 発光ダイオード及びその製造方法
JP2007095744A (ja) 2005-09-27 2007-04-12 Matsushita Electric Works Ltd 半導体発光素子およびそれを用いる照明装置ならびに半導体発光素子の製造方法
JP2007095745A (ja) 2005-09-27 2007-04-12 Matsushita Electric Works Ltd 半導体発光素子およびそれを用いる照明装置ならびに半導体発光素子の製造方法
WO2007037617A1 (en) * 2005-09-30 2007-04-05 Seoul Opto Device Co., Ltd. Light emitting device having vertically stacked light emitting diodes
JP2007266401A (ja) 2006-03-29 2007-10-11 Toyoda Gosei Co Ltd 窒化物半導体発光素子及びその製造方法
JP5082672B2 (ja) 2007-08-20 2012-11-28 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及び発光素子
JP4375497B1 (ja) 2009-03-11 2009-12-02 住友電気工業株式会社 Ｉｉｉ族窒化物半導体素子、エピタキシャル基板、及びｉｉｉ族窒化物半導体素子を作製する方法
JP2010219376A (ja) 2009-03-18 2010-09-30 Sharp Corp 窒化物半導体発光素子の製造方法
JP2011211050A (ja) 2010-03-30 2011-10-20 Kyocera Corp 発光素子
US20130032810A1 (en) * 2011-08-03 2013-02-07 Bridgelux, Inc. Led on silicon substrate using zinc-sulfide as buffer layer

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005251922A (ja) * 2004-03-03 2005-09-15 Nagoya Kogyo Univ 半導体発光素子
JP2008034754A (ja) * 2006-07-31 2008-02-14 Dowa Holdings Co Ltd 発光素子
JP2008182069A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体発光素子
JP2010534933A (ja) * 2007-07-27 2010-11-11 エルジー イノテック カンパニー リミテッド 半導体発光素子及びその製造方法
JP2010153838A (ja) * 2008-12-23 2010-07-08 Samsung Led Co Ltd 窒化物半導体発光素子及びその製造方法
JP2010205988A (ja) * 2009-03-04 2010-09-16 Panasonic Corp 窒化物半導体素子及びその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5953447B1 (ja) * 2015-02-05 2016-07-20 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
WO2016125492A1 (ja) * 2015-02-05 2016-08-11 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
JP2016165012A (ja) * 2015-02-05 2016-09-08 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
US10193016B2 (en) 2015-02-05 2019-01-29 Dowa Electronics Materials Co., Ltd. III-nitride semiconductor light emitting device and method of producing the same
TWI651866B (zh) * 2015-02-05 2019-02-21 日商同和電子科技股份有限公司 Iii族氮化物半導體發光元件及其製造方法
CN109980057A (zh) * 2015-02-05 2019-07-05 同和电子科技有限公司 第iii族氮化物半导体发光元件和其制造方法
CN109980057B (zh) * 2015-02-05 2021-06-11 同和电子科技有限公司 第iii族氮化物半导体发光元件和其制造方法
JP2018093160A (ja) * 2016-04-20 2018-06-14 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
WO2021033459A1 (ja) * 2019-08-22 2021-02-25 豊田合成株式会社 発光素子およびその製造方法
JP2021034521A (ja) * 2019-08-22 2021-03-01 豊田合成株式会社 発光素子およびその製造方法
JP7200068B2 (ja) 2019-08-22 2023-01-06 豊田合成株式会社 発光素子およびその製造方法

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