WO2013087386A1 - Hochvolttransistorbauelement und herstellungsverfahren - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 210000000746 body region Anatomy 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000002513 implantation Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000002019 doping agent Substances 0.000 claims description 11
- 238000002955 isolation Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 206010053567 Coagulopathies Diseases 0.000 description 1
- 101100346656 Drosophila melanogaster strat gene Proteins 0.000 description 1
- 101100063504 Mus musculus Dlx2 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000035602 clotting Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- the first edge sides of the body region located on the transistor head ie in respect of the channel region lateral edge regions of the transistor, which are in the operation of the transistor except ⁇ half of the current flow between source and drain.
- the opening is in the region of the first edge sides of the body region divided in parallel to the first edge sides and transverse to the second edge sides aligned strips.
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- Health & Medical Sciences (AREA)
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Abstract
An der Oberseite (10) eines Substrates (1) ist in einer Wanne (2) ein Body-Bereich (3) eines ersten elektrischen Leitungstyps angeordnet, wobei ein nicht von dem Body-Bereich eingenommener Anteil der Wanne einen dem ersten Leitungstyp entgegen gesetzten zweiten Leitungstyp aufweist. An der Oberseite sind ein Source-Bereich (4) in dem Body-Bereich und ein Drain-Bereich (5) in der Wanne in einem Abstand zu dem Body-Bereich angeordnet; der Source-Bereich und der Drain-Bereich haben beide den zweiten Leitungstyp. Der Body-Bereich ist unter einem Flächenbereich der Oberseite angeordnet, der einen Rand (7) mit einander gegenüberliegenden ersten Randseiten (8) aufweist. Die Wanne weist eine unterschiedliche Tiefe im Substrat auf. Die Tiefe der Wanne ist unter den ersten Randseiten des Body-Bereiches geringer als in einem Anteil des Body-Bereiches, der von den ersten Randseiten beabstandet ist.
Description
Beschreibung
HOCHVOLTTRANS I S ORBAUELEMENT UND HERSTELLUNGSVERFAHREN Die vorliegende Erfindung betrifft ein Transistorbauelement für Hochvoltanwendungen, das hinsichtlich der Punch-Through- Spannung und der Source-Drain-Blockierspannung verbessert ist . Ein vom Substrat isolierter Hochvolt-NMOS-Transistor besitzt eine tiefe n-Wanne in einem p-Substrat. Der Body-Bereich ist in der n-Wanne eingebettet, die mit Drain verbunden ist. Im regulären Betrieb kann an Body das höchste Potenzial VDD an¬ liegen. Damit dann kein Substrat-Body-Punch-Through auftritt, wird eine ausreichend hohe n-Dotierung zwischen Substrat und Body eingebracht. Der pn-Übergang zwischen Body und Wanne wird vorzugsweise hinsichtlich der elektrischen Eigenschaften optimiert. Falls sich Body auf dem Substratpotenzial und Drain auf VDD befindet (Blockierfall) , liegt am pn-Übergang zwischen Body und Wanne eine Spannung in Sperrrichtung an, und der relativ steile pn-Übergang kann einen vorzeitigen Durchbruch hervorrufen. Untersuchungen haben ergeben, dass Durchbrüche überwiegend an Wannenecken und insbesondere am Transistorkopf auftreten. Als Transistorkopf (transistor head, transistor fingertip) wird der Randbereich des Transis¬ tors bezeichnet, der sich seitlich zu der Längsrichtung des Stromflusses durch den Kanal befindet.
In US 7 663 203 und DE 10 2005 054 672 AI sind symmetrische Strukturen von Hochvolttransistoren beschrieben, aus denen die Lage des Transistorkopfes in Bezug auf Source, Drain und Kanal hervorgeht.
Aufgabe der vorliegenden Erfindung ist es, ein Hochvolttransistorbauelement mit vorteilhaften Betriebseigenschaften, insbesondere hinsichtlich der Punch-Through-Spannung und der Source-Drain-Blockierspannung, anzugeben. Es soll für das Bauelement auch ein Herstellungsverfahren angegeben werden.
Diese Aufgabe wird dem Hochvolttransistorbauelement mit den Merkmalen des Anspruches 1 beziehungsweise mit dem Herstel¬ lungsverfahren mit den Merkmalen des Anspruchs 6 gelöst. Aus- gestaltungen ergeben sich aus den abhängigen Ansprüchen.
Das Hochvolttransistorbauelement besitzt ein Halbleitersub¬ strat mit einer dotierten Wanne, die eine untere Grenzfläche in dem Substrat besitzt. Die Abstände der unteren Grenzfläche von der Oberseite des Substrates variieren, so dass die Wanne eine unterschiedliche Tiefe im Substrat aufweist. Unter der Tiefe der Wanne ist hierbei jeweils diejenige Abmessung der Wanne zu verstehen, die in Richtung senkrecht zu der Obersei¬ te in das Halbleitersubstrat hinein gemessen wird und von der Oberseite bis zur unteren Grenzfläche der Wanne reicht.
An der Oberseite des Substrates ist in der dotierten Wanne ein Body-Bereich eines ersten elektrischen Leitungstyps angeordnet, wobei ein nicht von dem Body-Bereich eingenommener Anteil der dotierten Wanne einen dem ersten Leitungstyp ent¬ gegengesetzten zweiten Leitungstyp aufweist. Der Body-Bereich weist an der Oberseite des Substrates einen Rand mit einander gegenüberliegenden ersten Randseiten und einander gegenüberliegenden zweiten Randseiten auf. Ein Source-Bereich des zweiten Leitungstyps ist zumindest an einer der zweiten Rand¬ seiten in dem Body-Bereich angeordnet. Ein Drain-Bereich des zweiten Leitungstyps ist gegenüber dem Source-Bereich an der
Oberseite in der Wanne in einem Abstand zu dem Body-Bereich angeordnet .
Die Abstände zwischen der Oberseite des Substrates und der unteren Grenzfläche der Wanne sind an den ersten Randseiten des Body-Bereiches geringer als an den zweiten Randseiten. Daher ist die Tiefe der Wanne unter den ersten Randseiten des Body-Bereiches geringer als in einem Anteil des Body- Bereiches, der von den ersten Randseiten beabstandet ist und den Kanalbereich umfasst.
Die ersten Randseiten des Body-Bereiches befinden sich am Transistorkopf (transistor head, transistor fingertip) , also in den bezüglich des Kanalbereiches seitlichen Randbereichen des Transistors, die sich im Betrieb des Transistors außer¬ halb des Stromflusses zwischen Source und Drain befinden.
Bei einem Ausführungsbeispiel des Hochvolttransistorbauele¬ mentes ist ein zwischen dem Source-Bereich und dem Drain- Bereich in Abständen zu den ersten Randseiten des Body- Bereiches vorhandener Anteil des Body-Bereiches als Kanalbe¬ reich vorgesehen.
Bei einem weiteren Ausführungsbeispiel weist die Wanne zwi- sehen dem Source-Bereich und dem Drain-Bereich eine verminderte Dotierstoffkonzentration auf .Bei einem weiteren Ausführungsbeispiel sind die ersten Randseiten kürzer als die zwei¬ ten Randseiten. Bei einem weiteren Ausführungsbeispiel weist das Halbleiter¬ substrat angrenzend an die Wanne, und zwar auf der von dem Body-Bereich abgewandten Seite der unteren Grenzfläche, den ersten Leitungstyp auf. Das ist insbesondere dann der Fall,
wenn das Halbleitersubstrat mit einer Grunddotierung für den ersten Leitungstyp versehen ist. Die dotierte Wanne kann ins¬ besondere als eine tiefe Wanne zur Isolation des Body- Bereiches vom Substrat vorgesehen werden. Bei typischen Aus- führungsbeispielen ist der erste Leitungstyp p-Leitung und der zweite Leitungstyp n-Leitung.
Bei dem Herstellungsverfahren wird an einer Oberseite eines Halbleitersubstrates ein Body-Bereich eines ersten Leitungs- typs in einer Wanne eines entgegengesetzten zweiten Leitungstyps mittels Implantation von Dotierstoff hergestellt, so dass die Wanne einen Rand des Body-Bereiches, der einander gegenüberliegende erste Randseiten aufweist, umschließt. An der Oberseite werden ein Source-Bereich des zweiten Leitungs- typs in dem Body-Bereich und ein Drain-Bereich des zweiten Leitungstyps in der Wanne in einem Abstand zu dem Body- Bereich gebildet. Die Wanne wird so gebildet, dass sie in Richtung senkrecht zu der Oberseite im Bereich der ersten Randseiten des Body-Bereiches weniger tief in das Halbleiter- Substrat hinein reicht als in einem mittleren Anteil des Bo¬ dy-Bereiches, der von den ersten Randseiten beabstandet ist. Hierzu wird eine Implantationsmaske eingesetzt, die eine im Bereich der ersten Randseiten verkleinerte Öffnung aufweist. Bei einem Ausführungsbeispiel des Verfahrens ist die Öffnung der Implantationsmaske im Bereich der ersten Randseiten des Body-Bereiches dadurch verkleinert, dass die Öffnung im Be¬ reich der ersten Randseiten mehrfach unterteilt ist, dagegen außerhalb dieses Bereiches durchgehend ist.
Bei einem weiteren Ausführungsbeispiel des Verfahrens ist die Öffnung im Bereich der ersten Randseiten des Body-Bereiches
in parallel zu den ersten Randseiten und quer zu den zweiten Randseiten ausgerichtete Streifen unterteilt.
Bei einem weiteren Ausführungsbeispiel des Verfahrens ist die Öffnung der Implantationsmaske in einen Anteil, der über dem Body-Bereich angeordnet ist, und einen davon getrennten Anteil, der über dem Drain-Bereich angeordnet ist, unterteilt. Der über dem Body-Bereich angeordnete Anteil besitzt in einer parallel zu den ersten Randseiten des Body-Bereiches verlau- fenden Richtung Abmessungen, die im Bereich der ersten Randseiten kleiner sind als im Abstand von den ersten Randseiten.
Bei einem weiteren Ausführungsbeispiel des Verfahrens ist die Öffnung der Implantationsmaske ebenfalls in einen Anteil, der über dem Body-Bereich angeordnet ist, und einen davon getrennten Anteil, der über dem Drain-Bereich angeordnet ist, unterteilt. Der über dem Drain-Bereich angeordnete Anteil besitzt in einer parallel zu den ersten Randseiten des Body- Bereiches verlaufenden Richtung Abmessungen, die auf geradli- nigen Verlängerungen der ersten Randseiten kleiner sind als in einem Bereich zwischen den geradlinigen Verlängerungen der ersten Randseiten.
Es folgt eine genauere Beschreibung von Beispielen des Hoch- volttransistorbauelementes und des Herstellungsverfahrens anhand der beigefügten Figuren.
Die Figur 1 zeigt eine schematische Draufsicht auf die Posi¬ tionen der Masken und Implantationsbereiche für ein Ausfüh- rungsbeispiel des Hochvolttransistorbauelementes.
Die Figur 2 zeigt einen Querschnitt an der in der Figur 1 markierten Schnittlinie H - H'.
Die Figur 3 zeigt eine schematische Draufsicht gemäß der Fi¬ gur 1 für ein weiteres Ausführungsbeispiel. Die Figur 1 zeigt einen Ausschnitt einer schematischen Draufsicht auf ein Ausführungsbeispiel des Hochvolttransistorbau¬ elementes. Die Anordnung der Transistorkomponenten ist bei diesem Ausführungsbeispiel spiegelsymmetrisch in Bezug auf zwei orthogonale Richtungen. Die Figur 1 zeigt die Grenzen der Bereiche und Masken an einer Oberseite 10 eines Halblei¬ tersubstrates 1. Eine zum Beispiel für n-Leitung dotierte Wanne 2 befindet sich an der Oberseite 10 in dem Halbleitersubstrat 1, das zum Beispiel eine Grunddotierung oder eine intrinsische Leitfähigkeit für p-Leitung besitzt. Die Lei- tungstypen können vertauscht sein.
Die Wanne 2 wird mittels einer Implantation von Dotierstoff hergestellt. Die Struktur einer hierfür verwendeten Implantationsmaske 11 mit Öffnungen 12 ist in der Figur 1 schematisch wiedergegeben und wird weiter unten beschrieben. Ein Body-
Bereich 3 ist in der Wanne 2 an der Oberseite 10 des Substra¬ tes 1 angeordnet und besitzt den zu der Wanne 2 entgegenge¬ setzten Leitungstyp, in dem angegebenen Beispiel also
p-Leitung. Der nicht von dem Body-Bereich 3 eingenommene An- teil der Wanne 2 besitzt den Leitungstyp der Wanne 2, in die¬ sem Beispiel also n-Leitung. Obwohl der Body-Bereich 3 herstellungstechnisch ebenfalls eine dotierte Wanne darstellt, soll in dieser Beschreibung und in den Ansprüchen unter einer Wanne jeweils die dotierte Wanne 2 verstanden werden.
An der Oberseite 10 ist der Body-Bereich 3 durch einen Rand 7 begrenzt, der zumindest näherungsweise ein Rechteck ein¬ schließt und einander gegenüberliegende erste Randseiten 8
sowie einander gegenüberliegende zweite Randseiten 18 be¬ sitzt. Figur 1 zeigt ein Bauelement mit minimaler Kanallänge, bei dem die ersten Randseiten 8 die Schmalseiten des Rechtecks und die zweiten Randseiten 18 die Längsseiten des Recht- ecks bilden. Statt dessen können, unabhängig von den sonstigen Merkmalen der Ausführungsbeispiele, die ersten Randseiten 8 genauso lang oder länger sein als die zweiten Randseiten 18. Zur Vereinfachung werden alle Ausführungsbeispiele für den Fall minimaler Kanallänge beschrieben, und die ersten Randseiten 8 werden jeweils als Schmalseiten 8 und die zweiten Randseiten 18 als Längsseiten 18 bezeichnet.
An den Längsseiten 18 befindet sich jeweils ein Source- Bereich 4 des Leitungstyps der Wanne 2. Ein Drain-Bereich 5 des Leitungstyps der Wanne 2 ist gegenüber dem Source-Bereich 4 an der Oberseite 10 in der Wanne 2 in einem Abstand zu dem Body-Bereich 3 angeordnet. Zwischen Source und Drain befindet sich in dem Body-Bereich 3 ein Kanalbereich 6, der mittels einer oberseitig angeordneten, nicht dargestellten Gate- Elektrode in einer an sich bekannten Weise gesteuert wird. Der Transistor ist spiegelsymmetrisch bezüglich der in der Figur 1 markierten Schnittebene H - H'.
In der Figur 1 sind auch die Grenzen der aktiven Gebiete 9 erkennbar. Das sind diejenigen Gebiete der Oberseite 10, an denen das Halbleitermaterial des Substrates 1 nicht mit einem Isolationsbereich bedeckt ist. In den aktiven Gebieten 9 können externe elektrische Anschlüsse für Source und Drain, ein Body-Anschluss 13 sowie die Gate-Elektrode über einem Gate- Dielektrikum angeordnet werden.
Die in der Figur 1 dargestellte Implantationsmaske 11 besitzt eine Öffnung 12, die in einem Bereich um die Schmalseiten 8
des Body-Bereiches 3 durch eine mehrfache Unterteilung ver¬ kleinert ist. Die Unterteilung ist durch Streifen 14 der Implantationsmaske 11 bewirkt, und diese Streifen 14 sind pa¬ rallel zu den Schmalseiten 8 und quer zu den Längsseiten 18 des Body-Bereiches 3 ausgerichtet. Durch die Streifen 14 wird die Implantation teilweise abgeschirmt, so dass im Bereich um die Schmalseiten 8 weniger Dotierstoff eingebracht wird und die Wanne 2 dort flacher ausgebildet wird als in der Mitte des Body-Bereiches 3. Bezüglich der Richtung des im Betrieb des Transistors zwischen Source und Drain durch den Kanalbe¬ reich 6 fließenden Stromes befinden sich die Schmalseiten 8 am Rand des Transistors, am Transistorkopf (transistor head, transistor fingertip) . Dort wird also die Wanne 2 flacher ausgebildet als im Bereich des Stromflusses durch den Kanal. Die Abmessung E von der Schmalseite 8 des Body-Bereiches 3 bis zu einem zentralen Bereich, in dem die Wanne 2 im Wesentlichen die volle Tiefe erreicht, ist durch die für den Do¬ tierstoff typische Diffusionslänge bestimmt und kann den je¬ weiligen Anforderungen angepasst werden.
Die Figur 2 zeigt den in der Figur 1 markierten Querschnitt in der Symmetrieebene H - H'. In dem Halbleitersubstrat 1 befinden sich die dotierte Wanne 2 und der darin eingebettete Body-Bereich 3 an der Oberseite 10 des Substrates 1. In dem aktiven Gebiet 9 kann ein Body-Anschluss 13 vorgesehen werden. Das übrige Gebiet der Oberseite 10 ist mit Isolationsbe¬ reichen 19 bedeckt, zum Beispiel mit einem Feldoxid oder vor¬ zugsweise mit einer flachen Grabenisolation (STI, shallow trench isolation) . Die senkrecht zur Oberseite 10 gemessenen Abstände F, G der unteren Grenzfläche 20 der Wanne 2 von der Oberseite 10 sind örtlich verschieden, da die Tiefe der Wanne 2 variiert. In einem mittleren Bereich des Body-Bereiches 3 besitzt die Wanne 2 eine für den Kanalbereich des Transistors
vorgesehene Tiefe, die dem Abstand F auf der linken Seite der Figur 2 entspricht. In einem Bereich in der Nähe der Schmalseite 8 des Body-Bereiches 3 besitzt die Wanne 2 eine gerin¬ gere Tiefe, die dem Abstand G auf der rechten Seite der Figur 2 entspricht. Die unterschiedlich tiefe Wanne 2 ermöglicht es, den Bereich um den Seitenrand des Body-Bereiches 3 in der Nähe des Transistorkopfes mit geringem Aufwand zu optimieren und eine für einen kleinen Einschalt-Widerstand ausreichend hohe Dotierstoffkonzentration in der Wanne 2 ohne Gefahr ei- nes Durchbruches an den Ecken des Body-Bereiches 3 zu ermög¬ lichen .
Die Figur 3 zeigt eine schematische Draufsicht entsprechend der Figur 1 für ein Ausführungsbeispiel, bei dem die Wanne 2 mittels einer zwischen Source und Drain unterbrochenen Impla- tation hergestellt wird. Das Ausführungsbeispiel gemäß der Figur 1 ist besonders vorteilhaft für Bauelemente, die für den Spannungsbereich von typisch 15 V bis 30 V vorgesehen sind, und das Ausführungsbeispiel gemäß der Figur 3 ist be- sonders vorteilhaft für Bauelemente, die für den Spannungsbe¬ reich von typisch 30 V bis 120 V vorgesehen sind. Die Implantationsmaske 11, die zur Herstellung der Wanne 2 des Ausfüh¬ rungsbeispiels gemäß der Figur 3 verwendet wird, besitzt eine Öffnung 12 mit einem Anteil 15, der über dem Body-Bereich 3 angeordnet ist, und einem davon getrennten Anteil 16, der über dem Drain-Bereich 5 angeordnet ist. Die sonstigen Komponenten entsprechen den Komponenten des Ausführungsbeispiels gemäß der Figur 1 und sind mit denselben Bezugszeichen versehen. Der dargestellte Ausschnitt des Transistors ist derselbe wie in Figur 1, was einen direkten Vergleich der Ausführungsbeispiele erlaubt. Gemäß den eingezeichneten Abmessungen A und B kann die Schmalseite 8 des Body-Bereiches 3 einen Ab¬ stand von dem Rand des Anteils 15 der Öffnung 12 der Implan-
tationsmaske 11 (Abmessung A) beziehungsweise einen Abstand von dem Rand des aktiven Gebietes 9 (Abmessung B) aufweisen. Die Anteile 15, 16 der Öffnung 12 der Implantationsmaske 11 besitzen voneinander den Abstand WX im Kanalbereich und den Abstand WY in der dazu orthogonalen Richtung am Transistorkopf. Bei bevorzugten Ausführungsbeispielen ist WY größer als WX.
Der Bereich, in dem die Öffnung 12 der Implantationsmaske 11 verkleinert ist, beginnt in einem Abstand von einer geradli¬ nigen Verlängerung der Schmalseite 8 des Body-Bereiches 3, der die Abmessung E besitzt. In Richtung zum Transistorkopf ist die Öffnung 12 von der durch die Abmessung E bestimmten Stelle an schmaler als im mittleren Bereich. Das kann bei- spielsweise, wie in der Figur 3 gezeigt, durch einen Vor¬ sprung im Rand der Öffnung 12 in dem Anteil 15, in dem Anteil 16 oder in beiden Anteilen 15, 16 bewirkt werden, zum Beispiel in Stufen der Abmessungen C beziehungsweise D. Der Anteil 16, der über dem Drain-Bereich 3 angeordnet ist, kann in der Nähe des Transistorkopfes insbesondere beidseitig einge¬ schnürt sein, was auch in der Figur 3 dargestellt ist. Der Anteil 16 hat demzufolge in einer parallel zu den Schmalsei¬ ten 8 des Body-Bereiches 3 verlaufenden Richtung Abmessungen K, L, die auf geradlinigen Verlängerungen der Schmalseiten 8 kleiner sind (Abmessungen K in Bereichen gegenüber den Ecken des Body-Bereiches 3) als in Abständen mindestens der Abmes¬ sung E von den geradlinigen Verlängerungen der Schmalseiten 8 (Abmessungen L in dem für den Stromfluss vorgesehenen Gebiet zwischen den Bereichen 17) . Die seitliche Verschmälerung oder Einschnürung der Öffnung 12, 15, 16 braucht nicht in Stufen zu erfolgen, sondern kann statt dessen auch stetig erfolgen. Eine ausgeprägte Stufe in der unteren Grenzfläche 20 der Wan¬ ne 2, wie sie der Querschnitt der Figur 2 zeigt, ist für die
Funktion des Transistors bevorzugt, so dass eine sprunghafte Änderung der Größe der Öffnung 12 der Implantationsmaske 11 in der Nähe des Transistorkopfes vorteilhaft ist. Nach der Implantation des für die Wanne 2 vorgesehenen Dotierstoffes wird durch eine Diffusion des Dotierstoffes eine durchgehende Wanne 2 gebildet. Im Bereich zwischen den ur¬ sprünglichen Implantationsbereichen, die durch die Anteile 15, 16 der Öffnung 12 der Implantationsmaske 11 definiert sind, ist die Wanne 2 bei diesem Ausführungsbeispiel nur mit¬ tels des diffundierten Dotierstoffes gebildet. Die Wanne 2 ist deshalb zwischen den ursprünglichen Implantationsberei¬ chen niedriger dotiert und besitzt dort eine geringere Tiefe als in den ursprünglichen Implantationsbereichen. Das bedeu- tet, dass die Wanne 2 zwischen dem Source-Bereich 4 und dem
Drain-Bereich 5 eine verminderte Dotierstoffkonzentration und eine verminderte Tiefe F aufweist. Diese Eigenschaft der Wan¬ ne 2 ist für höhere Spannungen von Vorteil. Das beschriebene Herstellungsverfahren hat den Vorteil, dass es eine Optimierung der Transistoreigenschaften allein durch die Ausgestaltung der für die Herstellung der dotierten Wanne verwendeten Implantationsmaske erlaubt. Das Verfahren ermög¬ licht somit eine erhebliche Verbesserung der Betriebseigen- schaffen und Zuverlässigkeit des Transistorbauelementes trotz eines geringen zusätzlichen Herstellungsaufwandes.
Bezugs zeichenliste
1 Halbleitersubstrat
2 Wanne
3 Body-Bereich
4 Source-Bereich
5 Drain-Bereich
6 Kanalbereich
7 Rand
8 erste Randseite
9 aktives Gebiet
10 Oberseite
11 Implantationsmaske
12 Öffnung
13 Body-Anschluss
14 Streifen
15 Anteil der Öffnung
16 Anteil der Öffnung
17 Bereich der Öffnung
18 zweite Randseite
19 Isolationsbereich
20 untere Grenzfläche
A Abmessung eines Abstandes zur Body-Schmalseite
B Abmessung eines Abstandes zur Body-Schmalseite C Abmessung einer Stufe im Rand der Maskenöffnung
D Abmessung einer Stufe im Rand der Maskenöffnung
E Abmessung eines Abstandes zur Body-Schmalseite
F Abstand, Tiefe der Wanne
G Abstand, Tiefe der Wanne
K Abmessung der Weite der Maskenöffnung
L Abmessung der Weite der Maskenöffnung
WX Abmessung eines Abstandes zur Wanne
WY Abmessung eines Abstandes zur Wanne
Claims
1. Hochvolttransistorbauelement mit
- einem Halbleitersubstrat (1) mit einer Oberseite (10),
- einer dotierten Wanne (2), die eine untere Grenzfläche (20) in dem Halbleitersubstrat (1) aufweist, so dass Ab¬ stände (F, G) zwischen der Oberseite (10) und der unteren Grenzfläche (20) vorhanden sind,
- einem Body-Bereich (3), der in der Wanne (2) angeordnet ist und an der Oberseite (10) einen Rand (7) mit einander gegenüberliegenden ersten Randseiten (8) und einander gegenüberliegenden zweiten Randseiten (18) aufweist, wobei der Body-Bereich (3) einen ersten elektrischen Leitungstyp aufweist und wobei ein nicht von dem Body-Bereich (3) eingenommener Anteil der Wanne (2) einen dem ersten Leitungstyp entgegen gesetzten zweiten Leitungstyp aufweist,
- einem Source-Bereich (4), der an einer der zweiten Randseiten (18) in dem Body-Bereich (3) angeordnet ist und den zweiten Leitungstyp aufweist, und
- einem Drain-Bereich (5) , der gegenüber dem Source-Bereich (4) an der Oberseite (10) in der Wanne (2) in einem Abstand zu dem Body-Bereich (3) angeordnet ist und den zweiten Leitungstyp aufweist,
dadurch gekennzeichnet, dass
- die Abstände (F, G) zwischen der Oberseite (10) und der unteren Grenzfläche (20) der Wanne (2) an den ersten Randseiten (8) des Body-Bereiches (3) geringer sind als an den zweiten Randseiten (18) . 2. Hochvolttransistorbauelement nach Anspruch 1, bei dem
ein zwischen dem Source-Bereich (4) und dem Drain-Bereich (5) in Abständen zu den ersten Randseiten (8) des Body-
Bereiches (3) vorhandener Anteil des Body-Bereiches (3) als Kanalbereich (6) vorgesehen ist.
Hochvolttransistorbauelement nach Anspruch 1 oder 2, bei dem
die Wanne (2) zwischen dem Source-Bereich (4) und dem Drain-Bereich (5) eine verminderte Dotierstoffkonzentra- tion aufweist.
Hochvolttransistorbauelement nach einem der Ansprüche 1 bis 3, bei dem
die ersten Randseiten (8) kürzer sind als die zweiten Randseiten (18).
Hochvolttransistorbauelement nach einem der Ansprüche 1 bis 4, bei dem
das Halbleitersubstrat (1) angrenzend an die Wanne (2) den ersten Leitungstyp aufweist.
Herstellungsverfahren für ein Hochvolttransistorbauelement, bei dem
an einer Oberseite (10) eines Halbleitersubstrates (1) ein Body-Bereich (3) eines ersten Leitungstyps in einer Wanne (2) eines entgegen gesetzten zweiten Leitungstyps mittels Implantation von Dotierstoff hergestellt wird, so dass die Wanne (2) einen Rand (7) des Body-Bereiches (3), der einander gegenüberliegende erste Randseiten (8) auf¬ weist, umschließt,
an der Oberseite (10) in dem Body-Bereich (3) ein Source- Bereich (4) des zweiten Leitungstyps gebildet wird und an der Oberseite (10) in der Wanne (2) in einem Abstand zu dem Body-Bereich (3) ein Drain-Bereich (5) des zweiten Leitungstyps gebildet wird, dadurch gekennzeichnet, dass
- die Wanne (2) so gebildet wird, dass sie in Richtung
senkrecht zu der Oberseite (10) im Bereich der ersten Randseiten (8) weniger tief in das Halbleitersubstrat (1) hinein reicht als in einem Anteil des Body-Bereiches (3) , der von den ersten Randseiten (8) beabstandet ist, und hierzu
eine Implantationsmaske (11) eingesetzt wird, die eine Öffnung (12) aufweist, die im Bereich der ersten Randseiten (8) verkleinert ist.
7. Herstellungsverfahren nach Anspruch 6, bei dem
die Öffnung (12) der Implantationsmaske (11) im Bereich der ersten Randseiten (8) mehrfach unterteilt und dadurch verkleinert ist.
8. Herstellungsverfahren nach Anspruch 7, bei dem
die Öffnung (12) durch parallel zu den ersten Randseiten (8) und quer zu zweiten Randseiten (18) ausgerichtete Streifen (14) der Implantationsmaske (11) unterteilt ist.
9. Herstellungsverfahren nach Anspruch 6, bei dem
die Öffnung (12) der Implantationsmaske (11) in einen An¬ teil (15), der über dem Body-Bereich (3) angeordnet ist, und einen davon getrennten Anteil (16), der über dem Drain-Bereich (5) angeordnet ist, unterteilt ist und der Anteil (15), der über dem Body-Bereich (3) angeordnet ist, Abmessungen in einer parallel zu den ersten Randseiten (8) des Body-Bereiches (3) verlaufenden Richtung be¬ sitzt, die im Bereich der ersten Randseiten (8) kleiner sind als im Abstand von den ersten Randseiten (8) . Herstellungsverfahren nach Anspruch 6 oder 9, bei dem die Öffnung (12) der Implantationsmaske (11) in einen An¬ teil (15), der über dem Body-Bereich (3) angeordnet ist, und einen davon getrennten Anteil (16), der über dem Drain-Bereich (5) angeordnet ist, unterteilt ist und der Anteil (16), der über dem Drain-Bereich (3) angeordnet ist, in einer parallel zu den ersten Randseiten (8) des Body-Bereiches (3) verlaufenden Richtung Abmessungen (K, L) besitzt, die auf geradlinigen Verlängerungen der ersten Randseiten (8) kleiner sind als in einem Bereich zwischen den geradlinigen Verlängerungen der ersten Randseiten ( 8 ) .
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201280061404.0A CN103988287B (zh) | 2011-12-14 | 2012-11-21 | 高压晶体管器件和制造方法 |
US14/365,080 US9076676B2 (en) | 2011-12-14 | 2012-11-21 | High-voltage transistor device and production method |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102011056412.8 | 2011-12-14 | ||
DE102011056412A DE102011056412B4 (de) | 2011-12-14 | 2011-12-14 | Hochvolttransistorbauelement und Herstellungsverfahren |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2013087386A1 true WO2013087386A1 (de) | 2013-06-20 |
Family
ID=47297182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/EP2012/073280 WO2013087386A1 (de) | 2011-12-14 | 2012-11-21 | Hochvolttransistorbauelement und herstellungsverfahren |
Country Status (4)
Country | Link |
---|---|
US (1) | US9076676B2 (de) |
CN (1) | CN103988287B (de) |
DE (1) | DE102011056412B4 (de) |
WO (1) | WO2013087386A1 (de) |
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-
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- 2011-12-14 DE DE102011056412A patent/DE102011056412B4/de not_active Expired - Fee Related
-
2012
- 2012-11-21 CN CN201280061404.0A patent/CN103988287B/zh not_active Expired - Fee Related
- 2012-11-21 WO PCT/EP2012/073280 patent/WO2013087386A1/de active Application Filing
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---|---|
CN103988287B (zh) | 2016-05-25 |
DE102011056412A1 (de) | 2013-06-20 |
CN103988287A (zh) | 2014-08-13 |
US20140332906A1 (en) | 2014-11-13 |
DE102011056412B4 (de) | 2013-10-31 |
US9076676B2 (en) | 2015-07-07 |
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|
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