WO2012121344A1 - 半導体装置の製造方法 - Google Patents

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大場　隆之
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国立大学法人東京大学
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    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and in particular, stacks individual semiconductor chips on a semiconductor substrate including semiconductor chips, connects semiconductor chips of different layers so that signals can be transmitted, and then stacks the semiconductor chips.
  • the present invention also relates to a method of manufacturing a semiconductor device in which the semiconductor chip portion is separated into pieces.
  • COW wafer
  • connection hole having a large aspect ratio is embedded and bumps or metal protrusions are formed to bond semiconductor chips together, or a semiconductor chip device surface (a semiconductor integrated circuit is formed).
  • TSV connecting hole
  • the present invention has been made in view of the above points, and an object of the present invention is to provide a method of manufacturing a semiconductor device that has high reliability and productivity and can reduce the manufacturing cost.
  • individual semiconductor chips are stacked on a semiconductor substrate on which a plurality of semiconductor chips each having a semiconductor integrated circuit are formed on the main surface side, and semiconductor chips of different layers are bonded to each other.
  • a method of manufacturing a semiconductor device wherein the semiconductor chip portions are connected so as to be capable of transmitting signals and then separated into individual pieces, and a first step of forming an insulating layer on the main surface of the semiconductor substrate, and a main surface
  • a semiconductor chip having a semiconductor integrated circuit on its side is laminated on a semiconductor chip formed on the semiconductor substrate with the surface opposite to the main surface facing the insulating layer and the insulating layer interposed therebetween.
  • a third step of forming a connection portion that enables signal transmission between semiconductor chips of different layers are stacked on a semiconductor substrate on which a plurality of semiconductor chips each having a semiconductor integrated circuit are formed on the main surface side, and semiconductor chips of different layers are bonded to each other.
  • the present invention it is possible to provide a method for manufacturing a semiconductor device that has high reliability and productivity and can reduce the manufacturing cost.
  • FIG. 1 is a cross-sectional view illustrating a semiconductor device according to a first embodiment.
  • 6 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the first embodiment;
  • FIG. FIG. 6 is a second diagram illustrating the manufacturing process of the semiconductor device according to the first embodiment;
  • FIG. 6 is a diagram (part 3) illustrating the manufacturing process of the semiconductor device according to the first embodiment;
  • FIG. 8 is a diagram (No. 4) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment;
  • FIG. 8 is a diagram (No. 5) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment;
  • FIG. 10 is a diagram (No. 6) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment;
  • FIG. 7 is a diagram (No. 7) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 8 is a diagram (No. 8) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 9 is a diagram (No. 9) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 10 is a diagram (No. 10) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 11 is a diagram (No. 11) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 14 is a view (No. 12) illustrating the manufacturing process of the semiconductor device according to the first embodiment
  • FIG. 13 is a view (No.
  • FIG. 14 is a view (No. 14) illustrating the manufacturing step of the semiconductor device according to the first embodiment
  • FIG. 15 is a view (No. 15) illustrating the manufacturing step of the semiconductor device according to the first embodiment
  • FIG. 16 is a view (No. 16) illustrating the manufacturing step of the semiconductor device according to the first embodiment
  • FIG. 17 is a view (No. 17) illustrating the manufacturing step of the semiconductor device according to the first embodiment
  • FIG. 18 is a diagram (No. 18) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 19 is a diagram (19) illustrating the manufacturing process of the semiconductor device according to the first embodiment
  • FIG. 20 is a view (No.
  • FIG. 20 illustrating the manufacturing step of the semiconductor device according to the first embodiment
  • FIG. 22 is a diagram (No. 21) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 22 is a diagram (No. 22) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 28 is a diagram (No. 23) illustrating the manufacturing process of the semiconductor device according to the first embodiment
  • FIG. 24 is a diagram (No. 24) for exemplifying the manufacturing process for the semiconductor device according to the first embodiment
  • FIG. 10 is a diagram (part 1) illustrating a manufacturing process of the semiconductor device according to the first modification of the first embodiment
  • FIG. 10 is a second diagram illustrating a manufacturing process of the semiconductor device according to the first modification of the first embodiment
  • FIG. 11 is a diagram (No. 3) for exemplifying the manufacturing process for the semiconductor device according to Modification 1 of the first embodiment
  • FIG. 11 is a diagram (No. 4) for exemplifying the manufacturing process for the semiconductor device according to Modification Example 1 of the first embodiment
  • FIG. 15 is a diagram (No. 5) for exemplifying the manufacturing process for the semiconductor device according to Modification Example 1 of the first embodiment
  • FIG. 22 is a diagram (No. 6) for exemplifying the manufacturing process for the semiconductor device according to Modification Example 1 of the first embodiment
  • FIG. 19 is a diagram (No.
  • FIG. 18 is a diagram (No. 8) for exemplifying the manufacturing process for the semiconductor device according to Modification Example 1 of the first embodiment
  • FIG. 19 is a diagram (No. 9) for exemplifying the manufacturing process for the semiconductor device according to Modification Example 1 of the first embodiment
  • It is FIG. (10) which illustrates the manufacturing process of the semiconductor device which concerns on the modification 1 of 1st Embodiment.
  • FIG. 11 is a diagram (part 1) illustrating a manufacturing process of a semiconductor device according to Modification 2 of the first embodiment
  • FIG. 14 is a second diagram illustrating a manufacturing process of the semiconductor device according to the second modification of the first embodiment
  • FIG. 11 is a diagram (part 1) illustrating a manufacturing process of a semiconductor device according to Modification 2 of the first embodiment
  • FIG. 14 is a second diagram illustrating a manufacturing process of the semiconductor device according to the second modification of the first embodiment
  • FIG. 11 is a diagram (No. 3) for exemplifying the manufacturing process for the semiconductor device according to the second modification of the first embodiment;
  • FIG. 11 is a diagram (No. 4) for exemplifying the manufacturing process for the semiconductor device according to the second modification of the first embodiment;
  • FIG. 6 is a cross-sectional view (part 1) illustrating a semiconductor device according to a second embodiment;
  • FIG. 10 is a diagram (part 1) illustrating a manufacturing process of a semiconductor device according to the second embodiment;
  • FIG. 10 is a second diagram illustrating a manufacturing process of the semiconductor device according to the second embodiment;
  • FIG. 10 is a diagram (No. 3) for exemplifying the manufacturing process for the semiconductor device according to the second embodiment;
  • FIG. 14 is a diagram (No.
  • FIG. 10 is a diagram (No. 5) for exemplifying the manufacturing process for the semiconductor device according to the second embodiment;
  • FIG. 10 is a diagram (No. 6) for exemplifying the manufacturing process for the semiconductor device according to the second embodiment;
  • FIG. 14 is a diagram (No. 7) for exemplifying the manufacturing process for the semiconductor device according to the second embodiment;
  • 9 is a cross-sectional view (part 2) illustrating a semiconductor device according to a second embodiment;
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device according to a third embodiment;
  • FIG. 11 is a first diagram illustrating a manufacturing process of a semiconductor device according to a third embodiment
  • FIG. 10 is a second diagram illustrating a manufacturing process of the semiconductor device according to the third embodiment
  • FIG. 11 is a third diagram illustrating a manufacturing process of the semiconductor device according to the third embodiment
  • FIG. 11 is a diagram (No. 4) for exemplifying the manufacturing process for the semiconductor device according to the third embodiment
  • FIG. 10 is a diagram (No. 5) for exemplifying the manufacturing process for the semiconductor device according to the third embodiment
  • FIG. 10 is a diagram (No. 6) for exemplifying the manufacturing process for the semiconductor device according to the third embodiment
  • 6 is a cross-sectional view illustrating a semiconductor device according to a fourth embodiment
  • FIG. 10 is a first diagram illustrating a manufacturing process of a semiconductor device according to a fourth embodiment
  • FIG. 10 is a second diagram illustrating a manufacturing process of the semiconductor device according to the fourth embodiment
  • FIG. 11 is a third diagram illustrating a manufacturing process of the semiconductor device according to the fourth embodiment
  • FIG. 11 is a diagram (No. 4) for exemplifying the manufacturing process for the semiconductor device according to the fourth embodiment
  • FIG. 15 is a diagram (No. 5) for exemplifying the manufacturing process for the semiconductor device according to the fourth embodiment
  • FIG. 10 is a diagram (No. 6) for exemplifying the manufacturing process for the semiconductor device according to the fourth embodiment
  • 10 is a cross-sectional view illustrating a semiconductor device according to a fifth embodiment
  • FIG. 10 is a first diagram illustrating a manufacturing process of a semiconductor device according to a fifth embodiment
  • FIG. 10 is a second diagram illustrating a manufacturing process of the semiconductor device according to the fifth embodiment
  • FIG. 11 is a third diagram illustrating a manufacturing process of the semiconductor device according to the fifth embodiment
  • FIG. 11 is a diagram (No. 4) for exemplifying the manufacturing process for the semiconductor device according to the fifth embodiment
  • FIG. 10 is a diagram (No. 5) for exemplifying the manufacturing process for the semiconductor device according to the fifth embodiment
  • FIG. 16 is a diagram (No. 6) for exemplifying the manufacturing process for the semiconductor device according to the fifth embodiment
  • FIG. 18 is a diagram (No.
  • FIG. 10 is a diagram (No. 8) for exemplifying the manufacturing process for the semiconductor device according to the fifth embodiment; It is sectional drawing which illustrates the semiconductor device which concerns on 6th Embodiment. It is FIG. (The 1) which illustrates the manufacturing process of the semiconductor device which concerns on 7th Embodiment. It is FIG. (The 2) which illustrates the manufacturing process of the semiconductor device which concerns on 7th Embodiment. It is sectional drawing which illustrates the semiconductor device which concerns on 8th Embodiment. It is FIG. (The 1) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment. It is FIG.
  • FIG. (The 2) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment. It is FIG. (The 3) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment. It is FIG. (The 4) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment. It is FIG. (The 5) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment. It is FIG. (The 6) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment. It is FIG. (The 7) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment. It is FIG. (The 8) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment.
  • FIG. (9) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment.
  • FIG. (10) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment.
  • FIG. (The 11) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment.
  • FIG. (12) which illustrates the manufacturing process of the semiconductor device which concerns on 8th Embodiment.
  • FIG. 20 is a partial cross-sectional view illustrating a semiconductor device according to a ninth embodiment. It is a fragmentary top view which illustrates each semiconductor chip which comprises the semiconductor device which concerns on 9th Embodiment.
  • FIG. 1 is a cross-sectional view illustrating the semiconductor device according to the first embodiment.
  • the semiconductor device 100 according to the first embodiment has a structure in which a semiconductor chip 110, a semiconductor chip 210, a semiconductor chip 310, and a semiconductor chip 410 are stacked.
  • the side surfaces of the semiconductor chip 210 to the semiconductor chip 410 are sealed with resin layers 255 to 455 which are sealing insulating layers, respectively.
  • the semiconductor chips 110 to 410 have substrate bodies 120 to 420, semiconductor integrated circuits 130 to 430, and electrode pads 150 to 450, respectively.
  • the substrate bodies 120 to 420 are made of, for example, silicon.
  • the semiconductor integrated circuits 130 to 430 are formed by forming a diffusion layer (not shown), an insulating layer (not shown), a via hole (not shown), a wiring layer (not shown), etc. in silicon or the like, for example. And provided on one surface side of the substrate bodies 120 to 420.
  • the surface on which the semiconductor integrated circuits 130 to 430 are provided may be referred to as a main surface or a device surface.
  • the electrode pads 150 to 450 are provided on the semiconductor integrated circuits 130 to 430 through an insulating layer (not shown).
  • the electrode pads 150 to 450 are electrically connected to a wiring layer (not shown) provided in the semiconductor integrated circuits 130 to 430.
  • a laminated body in which an Au layer is laminated on a Ti layer can be used.
  • electrode pads 150 to 450 a laminate in which an Au layer is laminated on a Ni layer, a laminate in which a Pd layer and an Au layer are sequentially laminated on a Ni layer, and a high melting point such as Co, Ta, Ti, TiN instead of Ni A layer made of a metal may be used, and a laminated body in which a Cu layer or an Al layer is stacked on the same layer or a damascene structure wiring may be used.
  • the semiconductor chip 110 and the semiconductor chip 210 are bonded via a resin layer 160 that is an insulating layer, and the electrode pad 150 of the semiconductor chip 110 and the electrode pad 250 of the semiconductor chip 210 are filled with a metal layer 380 filled in the via hole 210y. It is electrically connected via.
  • the semiconductor chip 210 and the semiconductor chip 310 are joined via a resin layer 260 that is an insulating layer, and the electrode pad 250 of the semiconductor chip 210 and the electrode pad 350 of the semiconductor chip 310 are a metal layer 480 filled in the via hole 310y. It is electrically connected via.
  • the semiconductor chip 310 and the semiconductor chip 410 are joined via a resin layer 360 that is an insulating layer, and the electrode pad 350 of the semiconductor chip 310 and the electrode pad 450 of the semiconductor chip 410 are filled with the metal layer 580 filled in the via hole 410y. It is electrically connected via.
  • the via hole is a connection hole provided for connecting between semiconductor chips (not limited to the upper and lower adjacent semiconductor chips), and a semiconductor layer is formed by forming a metal layer, an optical waveguide, or the like inside. Connect between them to enable signal transmission.
  • a metal layer, an optical waveguide, or the like formed inside the via hole may be referred to as a connection portion.
  • a solder resist layer 460 having an opening 460x that is an insulating layer is formed on the main surface of the semiconductor chip 410, and an external connection terminal 910 is formed on the electrode pad 450 exposed in the opening 460x.
  • the external connection terminal 910 is a terminal provided to electrically connect the semiconductor device 100 and a wiring board or the like provided outside the semiconductor device 100, and is electrically connected to the electrode pad 450.
  • a solder ball, an Au bump, a conductive paste, or the like can be used as the external connection terminal 910.
  • the material of the external connection terminal 910 includes, for example, an alloy containing Pb, an alloy of Sn and Cu, an alloy of Sn and Ag, an alloy of Sn, Ag, and Cu. Etc. can be used.
  • FIGS. 2A to 2X are diagrams illustrating the manufacturing process of the semiconductor device according to the first embodiment.
  • a plurality of semiconductor chips 210 obtained by dicing a semiconductor wafer into pieces are prepared.
  • Each semiconductor chip 210 is not thinned, and its thickness can be, for example, about 600 to 800 ⁇ m.
  • a support body 970 is prepared, and an adhesive layer 960 is formed on one surface of the support body 970.
  • the support 970 it is preferable to use a substrate through which light is transmitted during alignment.
  • a quartz glass substrate can be used.
  • an adhesive that softens at a heating temperature an adhesive that softens at about 200 ° C. or lower
  • the adhesive layer 960 can be formed on one surface of the support 970 by, for example, spin coating.
  • the adhesive layer 960 may be formed on one surface of the support 970 using a method of attaching a film adhesive instead of the spin coating method.
  • each semiconductor chip 210 is bonded (temporarily bonded) to one surface of the support 970 via the adhesive layer 960 in a face-down state.
  • Each semiconductor chip 210 is bonded to a position corresponding to the device layout of the semiconductor substrate 111 stacked in the process shown in FIG. 2G described later.
  • a resin layer 255 that seals at least part of the side surface of each semiconductor chip 210 is formed on the adhesive layer 960.
  • the side surface of each semiconductor chip 210 is moved to a position where the side surface of each semiconductor chip 210 is completely sealed with the resin layer 255. It is sufficient if the is sealed. However, the side surface and the back surface (surface on which no device is formed) of each semiconductor chip 210 may be sealed with the resin layer 255. In this case, in a step shown in FIG. 2E described later, the resin layer 255 that seals a part of the side surface and the back surface of each semiconductor chip 210 is removed, and each semiconductor chip 210 is thinned.
  • thermosetting insulating resin whose main composition is benzocyclobutene (BCB)
  • a thermosetting insulating resin whose main composition is an epoxy resin, an acrylic resin, a polyimide resin, an insulating composite material to which solid fine powder such as silica is added, and the like are used. It doesn't matter.
  • the resin layer 255 is coated on the adhesive layer 960 by spin coating, for example, after a thermosetting insulating resin whose main composition is benzocyclobutene (BCB), for example, or after application and after squeegee treatment, a predetermined curing is performed. It can be formed by heating and curing at a temperature.
  • the resin layer 255 may be formed using a vapor deposition method instead of the spin coating method, or may be formed using a method of attaching a film-like resin.
  • the resin layer 255 has a function of providing a flat surface capable of performing lithography when performing rewiring, and a processing material for forming a via hole penetrating the resin layer 255 as shown in FIG. 5 described later. Functions, a function of protecting the semiconductor chip 210 from damage of the dicer at the time of singulation, a function of ensuring moisture resistance, and the like.
  • each semiconductor chip 210 unnecessary portions of the resin layer 255 and a part of the substrate body 220 on the back side of each semiconductor chip 210 are ground with a grinder or the like, so that each semiconductor chip 210 is thinned. Thereby, each semiconductor chip 210 is thinned, and the side surface of each semiconductor chip 210 after thinning is sealed with the resin layer 255. At this time, dry polishing, wet etching, or the like may be used in combination.
  • the thickness of each semiconductor chip 210 after thinning can be set to, for example, about 1 ⁇ m to 100 ⁇ m.
  • the thickness of each semiconductor chip 210 after thinning is at least the element isolation depth of a device such as a transistor in the semiconductor integrated circuit 230. It is considered that 5 times or more (not shown) is necessary.
  • the element isolation depth (not shown) of a device such as a transistor in the semiconductor integrated circuit 230 is about 200 to 500 nm. Therefore, the thickness of each semiconductor chip 210 after being thinned must be 1 ⁇ m or more, which is five times the minimum value of 200 nm of the element isolation depth.
  • a semiconductor substrate 111 is prepared, and a resin layer 160 is formed on the main surface 111a side of the semiconductor substrate 111.
  • the semiconductor substrate 111 includes a plurality of semiconductor chips 110 and a scribe region B that separates the plurality of semiconductor chips 110. C in the scribe region B indicates a position where the dicing blade or the like cuts the semiconductor substrate 111 (hereinafter referred to as “cutting position C”).
  • the diameter of the semiconductor substrate 111 is, for example, 6 inches (about 150 mm), 8 inches (about 200 mm), 12 inches (about 300 mm), or the like.
  • the thickness of the semiconductor substrate 111 is, for example, 0.625 mm (when the diameter is 6 inches), 0.725 mm (when the diameter is 8 inches), 0.775 mm (when the diameter is 12 inches), or the like.
  • each semiconductor chip 110 includes the substrate body 120, the semiconductor integrated circuit 130, and the electrode pads 150. However, at this time, each semiconductor chip 110 is not thinned.
  • the material and the forming method of the resin layer 160 can be the same as those of the resin layer 255 described above, and thus the description thereof is omitted.
  • the back surface 111b of the semiconductor substrate 111 (the surface on which no device is formed) is used as a reference surface, and the surface 160a of the resin layer 160 (the main surface 111a of the semiconductor substrate 111 is in contact with the reference surface). It is preferable that the non-side surfaces are parallel. If the surface 160a of the resin layer 160 is not parallel to the reference surface, for example, the via hole 210y is formed obliquely in the step of FIG. 2K described later, and the metal layer 380 and the like are formed in the obliquely formed via hole 210y. This is because problems such as deterioration in connection reliability between stacked semiconductor chips may occur.
  • “parallel” means that the variation in the height H1 of the surface 160a of the resin layer 160 with respect to the reference surface is 1 ⁇ m or less. Therefore, after forming the resin layer 160, it is preferable to provide a step of checking the variation in the height H1. When the variation in the height H1 exceeds 1 ⁇ m, it is preferable to provide a process for processing the surface 160a of the resin layer 160 so that the variation in the height H1 is 1 ⁇ m or less.
  • the surface 160a of the resin layer 160 can be processed (ground) by CMP or the like, for example.
  • the back surface (the surface on which the device is not formed) of the lowermost semiconductor substrate is a reference surface, and the upper surface of the resin layer is parallel to the reference surface. Parallel in this case means that the variation in the height of the upper surface of the resin layer with respect to the reference surface is (1 ⁇ n) ⁇ m or less.
  • the structure shown in FIG. 2E is turned upside down and bonded to the main surface 111a of the semiconductor substrate 111 with the resin layer 160 interposed therebetween.
  • the structure shown in FIG. 2E is arranged such that the back surface of each semiconductor chip 210 is in contact with the resin layer 160 formed on the main surface 111 a of the semiconductor substrate 111.
  • Each semiconductor chip 210 and the semiconductor substrate 111 are previously formed with alignment marks for performing alignment with high accuracy.
  • the arrangement of the structure shown in FIG. 2E with respect to the semiconductor substrate 111 can be performed by a known method with reference to the alignment mark.
  • the alignment accuracy can be set to 2 ⁇ m or less, for example.
  • heating temperature is good also as 300 degreeC or more, it is desirable to set it as 200 degrees C or less. This is because when a high temperature such as 300 ° C. is used, stress is generated due to a difference in thermal expansion, and peeling or a crack of the semiconductor substrate is caused as the number of stacked layers is increased.
  • the adhesive layer 960 and the support 970 shown in FIG. 2G are removed. Since the adhesive layer 960 uses an adhesive that softens at a heating temperature in the step shown in FIG. 2G (an adhesive that softens at about 200 ° C. or lower), the support 970 cures the resin layer 160 and After the structure shown in 2E is bonded to the main surface 111a side of the semiconductor substrate 111, it can be easily removed. That is, the process illustrated in FIG. 2G and the process illustrated in FIG. 2H are a series of processes.
  • a photosensitive resist film 270 is formed so as to cover the main surface of each semiconductor chip 210 and the upper surface of the resin layer 255.
  • the resist film 270 is formed, for example, by applying a liquid resist to the main surface of each semiconductor chip 210 and the upper surface of the resin layer 255.
  • the thickness of the resist film 270 can be about 10 ⁇ m, for example.
  • FIGS. 2J to 2U show only a part of the structure shown in FIG. 2I (in the vicinity of the electrode pad 150 and the electrode pad 250) in an enlarged manner.
  • Reference numerals 140 and 240 in FIG. 2J denote insulating layers provided on the semiconductor integrated circuit 130 and the semiconductor integrated circuit 230, respectively, which are omitted in FIGS. 2A to 2I.
  • the insulating layers 140 and 240 are made of, for example, Si 3 N 4 or SiO 2 .
  • the thicknesses of the insulating layers 140 and 240 can be set to about 0.1 ⁇ m to 2.0 ⁇ m, for example, to achieve electrical insulation from the semiconductor integrated circuit 130 and the semiconductor integrated circuit 230, respectively.
  • a via hole 210y is formed in each semiconductor chip 210.
  • the via hole 210y passes through the portion of the semiconductor chip 210 (the substrate body 220, the semiconductor integrated circuit 230, the insulating layer 240, and the electrode pad 250) and the resin layer 160 corresponding to the opening 270x, and each semiconductor chip 110 on the semiconductor substrate 111.
  • the electrode pad 150 is formed so as to be exposed.
  • the via hole 210y can be formed by, for example, dry etching.
  • the via hole 210y is, for example, circular in plan view, and the diameter ⁇ 1 can be set to, for example, about 1 ⁇ m to 30 ⁇ m.
  • the etching processing speed (throughput) when forming the via hole 210y is improved. This is because the ease of embedding a metal layer 380 (described later) into the via hole 210y can be improved.
  • an insulating layer 280 is formed to cover the upper surface of the insulating layer 240, the upper and side surfaces of the electrode pad 250, the wall surface of the via hole 210y, and the upper surface of the electrode pad 150 exposed at the bottom of the via hole 210y.
  • the insulating layer 280 can be formed by, for example, a plasma CVD method or the like.
  • As a material of the insulating layer 280 for example, Si 3 N 4 or SiO 2 can be used.
  • the thickness of the insulating layer 280 can be set to 0.1 ⁇ m to 2.0 ⁇ m, for example.
  • the insulating layer 280 except for the wall surface of the via hole 210y is removed.
  • the insulating layer 280 can be removed by, for example, RIE (Reactive Ion Etching).
  • This step is a step of removing only a predetermined portion of the insulating layer 280 without using a photomask, and is called a self-alignment process. Through the self-alignment process, the via hole 210y and the electrode pad 250 can be accurately positioned.
  • etching proceeds where there is no electrode pad, and further, etching is performed to the electrode pads of different semiconductor chips provided in the lower layer, thereby forming via holes having different depths. be able to.
  • the metal layer 290 covers the top surface of the insulating layer 240, the top and side surfaces of the electrode pad 250, the top and side surfaces of the insulating layer 280, and the top surface of the electrode pad 150 exposed at the bottom of the via hole 210y.
  • the metal layer 290 can be formed by, for example, an electroless plating method.
  • the metal layer 290 may be formed using, for example, a sputtering method, a CVD method, or the like.
  • As the metal layer 290 for example, a stacked body in which a Cu layer is stacked on a Ti layer can be used.
  • the metal layer 290 for example, a stacked body in which a Cu layer is stacked on a Ta layer may be used.
  • the material to be embedded may be a conductor that satisfies the design criteria, and W, Al, doped polysilicon, a carbon material such as carbon nanotube, or a conductive polymer can be used instead of Cu. If the insulating layer has sufficient insulation, a combination of embedded wirings that do not use a buyer metal layer can be selected.
  • a photosensitive resist film 370 is formed so as to cover the upper surface of the metal layer 290 excluding the inside of the via hole 210y.
  • the resist film 370 can be formed, for example, by sticking a dry film resist on the upper surface of the metal layer 290.
  • the thickness of the resist film 370 can be set to 10 ⁇ m, for example.
  • the resist film 370 shown in FIG. 2P is exposed through a predetermined mask, and then the exposed resist film 370 is developed to form an opening 370x in the resist film 370. .
  • the opening 370x is formed so as to expose the upper surface of the via hole 210y and the metal layer 290 in the periphery thereof.
  • the opening 370x is, for example, circular in plan view, and its diameter ⁇ 2 can be set to 1 ⁇ m to 30 ⁇ m, for example.
  • a metal layer 380 is formed in the via hole 210y and a part of the opening 370x shown in FIG. 2Q.
  • the metal layer 380 is formed by, for example, depositing and growing a plating film so as to fill the inside of the via hole 210y and a part of the opening 370x shown in FIG. 2Q by an electrolytic plating method using the metal layer 290 as a power feeding layer. Can do.
  • a plating film constituting the metal layer 380 for example, a Cu plating film can be used.
  • the resist film 370 shown in FIG. 2R is removed.
  • the metal layer 290 that is not covered with the metal layer 380 is removed.
  • the metal layer 290 can be removed by, for example, wet etching.
  • a metal layer 390 is formed so as to cover the electrode pad 250 and the metal layer 380.
  • the metal layer 390 is formed so that, for example, a resist film that opens the electrode pad 250 and the metal layer 380 is formed on the insulating layer 240, and the opening is filled by electrolytic plating using the electrode pad 250 and the metal layer 380 as a power feeding layer. It can be formed by depositing and growing a plating film and then removing the resist film.
  • the metal layer 390 for example, a stacked body in which an Au layer is stacked on a Ti layer can be used.
  • a stacked body in which a Pd layer and an Au layer are sequentially stacked on a Ni layer a layer made of a refractory metal such as Co, Ta, Ti, TiN or the like is used instead of Ni, and a Cu layer is formed on the same layer.
  • a laminated body in which an Al layer is laminated, a damascene structure wiring, or the like may be used.
  • the steps shown in FIGS. 2I to 2U are repeated, and the semiconductor chips 310 and 410 are stacked.
  • the three-layer semiconductor chips 210, 310, and 410 are stacked on the semiconductor substrate 111, but the semiconductor chips stacked on the semiconductor substrate 111 may be one layer, two layers, or four layers or more. .
  • the semiconductor chips stacked in each layer may have the same function or different functions.
  • etc. Is drawn in the same shape, it is not limited to this.
  • semiconductor chips having different shapes may be used as the three semiconductor chips 210.
  • the external connection terminal 910 is formed by a known method.
  • a Ni layer is formed as the metal layer 390.
  • an opening 460x that exposes the Ni layer is formed in the solder resist layer 460, and an external connection terminal 910 is formed on the Ni layer exposed in the opening 460x.
  • the external connection terminal 910 is a terminal provided for electrically connecting the semiconductor device 100 and a wiring board or the like provided outside the semiconductor device 100.
  • a solder ball, an Au bump, a conductive paste, or the like can be used as the external connection terminal 910.
  • the material of the external connection terminal 910 includes, for example, an alloy containing Pb, an alloy of Sn and Cu, an alloy of Sn and Ag, an alloy of Sn, Ag, and Cu. Etc. can be used.
  • the back surface of the semiconductor substrate 111 is ground with a grinder or the like to make the semiconductor substrate 111 thinner.
  • dry polishing, wet etching, or the like may be used in combination.
  • the thickness of the semiconductor substrate 111 after thinning can be set to about 1 ⁇ m to 100 ⁇ m, for example.
  • the cutting position C may be provided so as to have a plurality of stacked semiconductor chips.
  • the cutting position C may be provided so as to include a stacked body of semiconductor chips having the function A and a stacked body of semiconductor chips having the function B different from the function A.
  • the planar shape of the stacked body of the semiconductor chips having the function A and the planar shape of the stacked body of the semiconductor chips having the function B may not be the same.
  • a semiconductor substrate having a plurality of semiconductor chips each having a semiconductor integrated circuit formed on the main surface side is prepared, and an insulating layer is formed on the main surface of the prepared semiconductor substrate.
  • the separated semiconductor chip having the semiconductor integrated circuit on the main surface side is laminated on the semiconductor chip formed on the semiconductor substrate through the insulating layer with the back surface facing the insulating layer.
  • a via hole penetrating the separated semiconductor chip is formed, and the electrode pad of the separated semiconductor chip and the electrode pad of the semiconductor chip formed on the semiconductor substrate are interposed through the metal layer filled in the via hole. Connect them electrically.
  • a plurality of semiconductor chips can be stacked on the semiconductor substrate, and semiconductor chips of different layers can be connected so as to be able to transmit signals.
  • a process of forming bumps in the via holes is not necessary, and therefore a method for manufacturing a semiconductor device that is highly productive and can reduce manufacturing costs can be provided.
  • the semiconductor chips are bonded together so that the surface on which the semiconductor integrated circuit is formed and the surface on which the semiconductor integrated circuit is not formed are opposed to each other.
  • the via hole is formed in the thinned semiconductor chip, and it is not necessary to form a deep via hole.
  • the required material does not increase, and an increase in manufacturing cost of the semiconductor device can be prevented.
  • the via hole is formed after the semiconductor chip is made extremely thin, it is possible to reduce the degree to which the diameter of the via hole tip changes even if the size and density of the via hole are different. Thus, variation in resistance value in electrical connection can be reduced and reliability can be improved.
  • the semiconductor chips separated on the semiconductor substrate are stacked, so that semiconductor chips having different device sizes can be easily stacked.
  • ⁇ Variation 1 of the first embodiment a plurality of thinned semiconductor chips are mounted on a semiconductor substrate without using a support, and the main surface and side surfaces of each semiconductor chip are resin layers on the semiconductor substrate. An example of sealing is shown. In addition, an example in which electrodes of stacked semiconductor chips are electrically connected by a method different from that of the first embodiment will be described. In the first modification of the first embodiment, the description of the same components as those of the already described embodiment is omitted.
  • 3A to 3J are diagrams illustrating a manufacturing process of the semiconductor device according to the first modification of the first embodiment.
  • each semiconductor chip 210 can be, for example, about 1 ⁇ m to 100 ⁇ m.
  • the semiconductor substrate 111 having the resin layer 160 formed on the main surface 111a side is prepared in the same manner as the step shown in FIG. 2F.
  • each semiconductor chip 210 is bonded to the main surface 111 a of the semiconductor substrate 111 via the resin layer 160.
  • alignment is performed in the same manner as in the process illustrated in FIG. 2G, and the back surface of each semiconductor chip 210 is disposed so as to be in contact with the resin layer 160 formed on the main surface 111 a of the semiconductor substrate 111.
  • heating and pressing are performed, and the back surface of each semiconductor chip 210 and the surface 160a of the resin layer 160 are pressure-bonded.
  • the resin layer 160 is cured and each semiconductor chip 210 is bonded to the main surface 111 a side of the semiconductor substrate 111.
  • a resin layer 255 that seals the main surface and side surfaces of each semiconductor chip 210 is formed on the surface 160a of the resin layer 160 in the same manner as in the step shown in FIG. 2D.
  • a photosensitive resist film 270 is formed so as to cover the upper surface of the resin layer 255.
  • the resist film 270 is formed, for example, by applying a liquid resist on the upper surface of the resin layer 255.
  • the thickness of the resist film 270 can be about 10 ⁇ m, for example.
  • FIG. 3E an opening is formed in the resist film 270 shown in FIG. 3D as in the step shown in FIG. 2J, and a via hole 210y is formed in each semiconductor chip 210 as in the step shown in FIG. 2K. To do. Thereafter, the resist film 270 shown in FIG. 3D is removed in the same manner as the step shown in FIG. 2L.
  • FIGS. 3E to 3J show only a part of the structure shown in FIG. 3D (in the vicinity of the electrode pad 150 and the electrode pad 250) in an enlarged manner.
  • Reference numerals 140 and 240 in FIG. 3E denote insulating layers provided on the semiconductor integrated circuit 130 and the semiconductor integrated circuit 230, which are omitted in FIGS. 3A to 3D.
  • a resist film (not shown) is formed on the resin layer 255 shown in FIG. 3E. Then, an opening (not shown) is formed in the resist film, and the resin layer 255 exposed in the opening of the resist film is removed to form an opening 255x. Thereafter, the resist film is removed. By this step, the electrode pad 250 is exposed in the opening 255x.
  • the insulating layer 280 is formed in the same manner as in the step shown in FIG. 2M, and the insulating layer 280 except for the wall surface of the via hole 210y is removed in the same manner as in the step shown in FIG.
  • the metal layer 290 is formed in the same manner as the step shown in FIG. 2O.
  • a metal layer 385 is formed on the metal layer 290.
  • the metal layer 385 can be formed, for example, by depositing and growing a plating film by an electrolytic plating method using the metal layer 290 as a power feeding layer.
  • a Cu plating film can be used as the plating film constituting the metal layer 385.
  • the metal layers 290 and 385 formed on the resin layer 255 are removed.
  • the metal layers 290 and 385 can be removed by, for example, CMP.
  • the surface of the resin layer 255 and the surfaces of the metal layers 290 and 385 are substantially flush.
  • the steps shown in FIGS. 3A to 3J are repeated to stack the semiconductor chips 310 and 410.
  • the semiconductor device corresponding to FIG. 1 is manufactured by cutting with a dicing blade or the like into individual pieces. Note that the steps shown in FIGS. 3E to 3J may be replaced with the steps shown in FIGS. 2J to 2U.
  • the same effects as those of the first embodiment are obtained, but the following effects are further obtained. That is, a plurality of semiconductor chips that have been thinned in advance are mounted on a semiconductor substrate, and the main surface and side surfaces of each semiconductor chip are sealed with a resin layer on the semiconductor substrate, thereby eliminating the need to use a support. The process can be simplified.
  • Modification 2 of the first embodiment a plurality of semiconductor chips that have been thinned in advance are mounted on a semiconductor substrate without using a support, and by a method different from Modification 1 of the first embodiment, An example in which the side surface of each semiconductor chip is sealed with a resin layer on a semiconductor substrate is shown.
  • the description of the same components as those of the already described embodiment is omitted.
  • 4A to 4D are diagrams illustrating a manufacturing process of the semiconductor device according to the second modification of the first embodiment.
  • the semiconductor substrate 111 having the resin layer 160 formed on the main surface 111a side is prepared in the same manner as the step shown in FIG. 2F.
  • the frame member 990 is bonded to the main surface 111a of the semiconductor substrate 111 via the resin layer 160.
  • the frame member 990 is formed, for example, by forming a plurality of openings 990x large enough to insert the semiconductor chip 210 in a member having a circular planar shape.
  • the frame member 990 is about the same thickness as the semiconductor chip 210.
  • the frame member 990 for example, silicon or glass can be used.
  • each of the openings 990x of the frame member 990 bonded to the main surface 111a of the semiconductor substrate 111 is provided with a semiconductor layer 160 through the resin layer 160.
  • the chip 210 is joined. Specifically, first, alignment is performed in the same manner as in the process illustrated in FIG. 2G, and the back surface of each semiconductor chip 210 is disposed so as to be in contact with the resin layer 160 formed on the main surface 111 a of the semiconductor substrate 111. Next, in the same manner as in the step shown in FIG. 2G, heating and pressing are performed, and the back surface of each semiconductor chip 210 and the surface 160a of the resin layer 160 are pressure-bonded.
  • each semiconductor chip 210 is bonded to the main surface 111 a side of the semiconductor substrate 111.
  • a gap 990y having a frame shape in the frame shape is formed between the side surface of each semiconductor chip 210 and the side surface of each opening 990x of the frame member 990.
  • a resin layer 255 that seals the side surface of each semiconductor chip 210 is formed on the surface 160a of the resin layer 160.
  • the gaps 990y are filled with a resin that becomes the resin layer 255 using a dispenser or the like, and the filled resin is pressed to the semiconductor substrate 111 side by a pressing member 975 made of glass or the like to reach a predetermined temperature. Heat to cure the resin. Thereafter, the pressing member 975 is removed.
  • the frame member 990 is preferably used.
  • an annular frame member disposed only on the outer edge portion of the surface 160a of the resin layer 160 may be used. That is, an annular frame member surrounding all the semiconductor chips 210 may be used.
  • a photosensitive resist film 270 is formed so as to cover the main surface of each semiconductor chip 210, the upper surface of the resin layer 255, and the upper surface of the frame member 990.
  • the resist film 270 is formed, for example, by applying a liquid resist to the main surface of each semiconductor chip 210, the upper surface of the resin layer 255, and the upper surface of the frame member 990.
  • the thickness of the resist film 270 can be about 10 ⁇ m, for example.
  • FIGS. 3E to 3J are performed, and a resin layer is formed on the structure shown in FIG. 3J.
  • the steps shown in FIGS. 3A to 3J are repeated to stack the semiconductor chips 310 and 410.
  • the semiconductor device corresponding to FIG. 1 is manufactured by cutting with a dicing blade or the like into individual pieces. Note that the steps shown in FIGS. 3E to 3I may be replaced with the steps shown in FIGS. 2J to 2U.
  • FIG. 5 is a cross-sectional view illustrating a semiconductor device according to the second embodiment.
  • a via hole 210 y that is a connection hole is formed through the resin layer 255, and the electrode pad 250 of the semiconductor chip 210 and the wiring of the semiconductor chip 110.
  • 155 is electrically connected via a metal layer 380 formed in the via hole 210y and on the resin layer 255 (see FIG. 1) according to the first embodiment. It is configured in the same way.
  • the wiring 155 is made of, for example, Cu and is electrically connected to the electrode pad 150.
  • FIGS. 6A to 6G are diagrams illustrating a manufacturing process of the semiconductor device according to the second embodiment.
  • the semiconductor substrate 111 is prepared in the same manner as the step shown in FIG. A resin layer 160 is formed on the surface 111a side. 6A is different from FIG. 2F in that the wiring 155 which is omitted in FIG. 2F is illustrated in the semiconductor substrate 111.
  • the wiring 155 is made of, for example, Cu and is electrically connected to the electrode pad 150.
  • FIG. 2G to FIG. 2I of the first embodiment is performed, and then the resist film 270 shown in FIG. 2I is exposed through a predetermined mask in the step shown in FIG. 6B, followed by exposure processing.
  • an opening 270x is formed in the resist film 270.
  • the opening 270x is formed on the electrode pad 250, but in this process, it is formed on the wiring 155 of the semiconductor substrate 111. 6B to 6G, only a part of the structure shown in FIG. 6A (in the vicinity of the electrode pad 150, the wiring 155, and the electrode pad 250) is shown enlarged.
  • via holes 210y are formed in each semiconductor chip 210 in the same manner as in the step shown in FIG. 2K.
  • the via hole 210y is formed so as to expose the upper surface of the wiring 155 of the semiconductor substrate 111.
  • the resist film 270 shown in FIG. 6B is removed in the same manner as the step shown in FIG. 2L.
  • the insulating layer 280 is formed in the same manner as in the step shown in FIG. 2M, and the insulating layer 280 except for the wall surface of the via hole 210y is removed in the same manner as in the step shown in FIG.
  • the metal layer 290 is formed in the same manner as in the step shown in FIG. Then, a resist film 370 having an opening 370x that exposes a region including the via hole 210y and the electrode pad 250 is formed in the same manner as the process shown in FIGS. 2P and 2Q.
  • the metal layer 380 is formed in the via hole 210y shown in FIG. 6E and a part of the opening 370x in the same manner as the step shown in FIG. 2R.
  • the metal layer 290 that is not covered with the metal layer 380 is removed in the same manner as in the step shown in FIG. 2T. Then, a metal layer 390 is formed so as to cover the metal layer 380 in the same manner as the process shown in FIG. 2U. 2V to 2X are then performed, and further cut into pieces by a dicing blade or the like at a cutting position C, whereby the semiconductor device 100A shown in FIG. 5 is manufactured.
  • the same processes as those in FIGS. 6B to 6G are performed between the semiconductor chip 210 and the semiconductor chip 310 and between the semiconductor chip 310 and the semiconductor chip 410.
  • they may be electrically connected via via holes 310y and 410y formed in the resin layers 355 and 455, respectively.
  • via holes that penetrate the semiconductor chip and via holes that penetrate the resin layer may be mixed in the same layer.
  • the same effects as in the first embodiment can be obtained, but the following effects can be further obtained. That is, by electrically connecting the electrodes of the stacked semiconductor chips via via holes formed in the resin layer, even if the via holes cannot be formed in the semiconductor chip, the semiconductor chip is bypassed to the lower layer. It is possible to electrically connect to the semiconductor chip, and the degree of freedom in wiring design can be improved.
  • FIG. 8 is a cross-sectional view illustrating a semiconductor device according to the third embodiment.
  • the semiconductor device 100C according to the third embodiment is the same as that of the first embodiment except that the number of via holes and metal layers connecting the metal pads of adjacent semiconductor chips in the upper and lower sides is changed from one to four.
  • the configuration is the same as that of the semiconductor device 100 according to the embodiment (see FIG. 1).
  • 210z to 410z indicate via holes
  • 380a to 580a indicate metal layers filling the via holes 210z to 410z.
  • Four via holes and four metal layers are provided for one metal pad of each semiconductor chip.
  • the connection reliability between the metal pads can be improved. If a metal pad is not designed on the semiconductor substrate immediately below, a via hole and a metal layer can be provided on one or more lower semiconductor substrates. In this system, the same electrical signal or different electrical signals can be connected to a desired semiconductor substrate. Moreover, since the via hole diameter is reduced, the time required for the process of providing the via hole and the metal layer can be shortened. Note that the number of via holes and metal layers provided for one metal pad may be two, three, or five or more.
  • FIGS. 9A to 9F are diagrams illustrating the manufacturing process of the semiconductor device according to the third embodiment. Note that description of parts similar to those of the semiconductor device manufacturing process according to the first embodiment may be omitted.
  • FIGS. 9A and 9B the resist film 270 shown in FIG. 2I is exposed through a predetermined mask, and then the exposed resist film 270 is developed, whereby the opening 270y is formed in the resist film 270.
  • Form. 9A is a cross-sectional view
  • FIG. 9B is a plan view. 9A to 9F, only a part of the structure shown in FIG. 2I (in the vicinity of the electrode pad 150 and the electrode pad 250) is shown enlarged.
  • a via hole 210z is formed in the semiconductor chip 210.
  • the via hole 210z penetrates a portion of the semiconductor chip 210 (the substrate body 220, the semiconductor integrated circuit 230, the insulating layer 240, and the electrode pad 250) and the resin layer 160 corresponding to the opening 270y, and the electrode pad 150 of the semiconductor chip 110 passes through the via hole 210z.
  • the via hole 210z can be formed by, for example, dry etching.
  • the via hole 210z is, for example, circular in plan view, and the diameter ⁇ 3 can be set to 1 ⁇ m to 10 ⁇ m, for example.
  • the etching processing speed (throughput) when forming the via hole 210z is improved. This is because the ease of embedding the metal layer 380a in the via hole 210z can be improved.
  • the resist film 270 shown in FIG. 9C is removed.
  • 2M to 2S are then performed to fill the via hole 210z with a metal layer 380a as shown in FIG. 9E.
  • the metal layer 390 is formed so as to cover the electrode pad 250 and the metal layer 380a as shown in FIG. 9F. .
  • the metal layer 390 is formed by, for example, forming a resist film that opens the electrode pad 250 and the metal layer 380a on the insulating layer 240, and filling the opening by electrolytic plating using the electrode pad 250 and the metal layer 380a as a power feeding layer. It can be formed by depositing and growing a plating film and then removing the resist film.
  • the same effects as those of the first embodiment are obtained, but the following effects are further obtained. That is, since the via hole diameter is reduced, the time required for the process of providing the via hole and the metal layer can be shortened, and the connection between the metal pads can be achieved by providing a plurality of via holes and metal layers for one metal pad. Reliability can be improved.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device according to the fourth embodiment.
  • the semiconductor device 100D according to the fourth embodiment includes four via holes and one metal pad provided for each metal layer in the semiconductor device 100C according to the third embodiment.
  • the semiconductor device is configured in the same manner as the semiconductor device 100C according to the third embodiment except that one metal layer is provided.
  • reference numerals 150a and 150b to 450a and 450b denote metal pads.
  • One metal pad is provided for each via hole and one metal layer.
  • the metal pads are connected to each other as in the third embodiment.
  • the connection reliability can be improved.
  • the degree of freedom in wiring design can be increased.
  • 11A to 11F are diagrams illustrating the manufacturing process of the semiconductor device according to the fourth embodiment.
  • description may be abbreviate
  • FIGS. 11A and 11B show only a part of the structure shown in FIG. 2I (in the vicinity of the electrode pad 150 and the electrode pad 250) in an enlarged manner.
  • a via hole 210z is formed in the semiconductor chip 210.
  • the via hole 210z penetrates a portion of the semiconductor chip 210 (the substrate body 220, the semiconductor integrated circuit 230, the insulating layer 240, and the electrode pad 250) and the resin layer 160 corresponding to the opening 270y, and the electrode pad 150a of the semiconductor chip 110 and It is formed so that 150b is exposed.
  • the via hole 210z can be formed by, for example, dry etching.
  • the via hole 210z is, for example, circular in plan view, and the diameter ⁇ 3 can be set to 1 ⁇ m to 10 ⁇ m, for example.
  • the etching processing speed (throughput) when forming the via hole 210z is improved. This is because the ease of embedding the metal layer 380b in the via hole 210z can be improved.
  • the resist film 270 shown in FIG. 11C is removed.
  • 2M to 2S are then performed to fill the via hole 210z with a metal layer 380b as shown in FIG. 11E.
  • the metal layer 390a is formed so as to cover the electrode pad 250 and the metal layer 380b, as shown in FIG. 11F. .
  • the metal layer 390a is formed so that, for example, a resist film that opens the electrode pad 250 and the metal layer 380b is formed on the insulating layer 240, and the opening is filled by electrolytic plating using the electrode pad 250 and the metal layer 380b as a power feeding layer. It can be formed by depositing and growing a plating film and then removing the resist film.
  • the semiconductor device 100D shown in FIG. 10 is manufactured.
  • the same effects as those of the first embodiment are obtained, but the following effects are further obtained. That is, when the same signal is assigned to adjacent metal pads, the connection reliability between the metal pads can be improved as in the third embodiment. Further, when different signals are assigned to adjacent metal pads, the degree of freedom in wiring design can be increased.
  • FIG. 12 is a cross-sectional view illustrating a semiconductor device according to the fifth embodiment.
  • the semiconductor device 100E according to the fifth embodiment in the semiconductor device 100D according to the fourth embodiment, some metal pads provided at positions corresponding to all the via holes of all the semiconductor chips are not provided.
  • the semiconductor device 100D is configured in the same manner as the semiconductor device 100D according to the fourth embodiment except that the semiconductor chips provided with the metal pads are directly connected to each other by via holes and metal layers.
  • the semiconductor chips that are not adjacent to each other can be directly connected to each other through the via holes and the metal layer, so that the degree of freedom in wiring design can be increased.
  • FIGS. 13A to 13H are diagrams illustrating the manufacturing process of the semiconductor device according to the fifth embodiment. Note that description of parts similar to those of the semiconductor device manufacturing process according to the first to fourth embodiments may be omitted.
  • FIGS. 13A and 13B show only a part of the structure shown in FIG. 2I (near the electrode pad 150 and the electrode pad 250b) in an enlarged manner.
  • a via hole 210z is formed in the semiconductor chip 210.
  • the via hole 210z penetrates a portion of the semiconductor chip 210 (the substrate body 220, the semiconductor integrated circuit 230, the insulating layer 240, and the electrode pad 250b) and the resin layer 160 corresponding to the opening 270z, and the electrode pad 150a and the semiconductor chip 110. It is formed so that 150b is exposed.
  • the via hole 210z can be formed by, for example, dry etching.
  • the via hole 210z is, for example, circular in plan view, and the diameter ⁇ 3 can be set to 1 ⁇ m to 10 ⁇ m, for example.
  • the etching processing speed (throughput) when forming the via hole 210z is improved. This is because the ease of embedding the metal layer 380b in the via hole 210z can be improved.
  • the resist film 270 shown in FIG. 13C is removed. 2M to 2N are performed, and then exposed to the upper surface of the insulating layer 240, the upper and side surfaces of the electrode pad 250b, the upper surface of the insulating layer 280, and the bottom of the via hole 210z, as shown in FIG. 13E.
  • a metal layer 290 is formed to cover the upper surfaces of the electrode pads 150a and 150b.
  • the metal layer 290 can be formed by, for example, an electroless plating method.
  • the metal layer 290 may be formed using, for example, a sputtering method, a CVD method, or the like.
  • the metal layer 290 for example, a stacked body in which a Cu layer is stacked on a Ti layer can be used.
  • a stacked body in which a Cu layer is stacked on a Ta layer may be used.
  • the material to be embedded may be a conductor that satisfies the design criteria, and W, Al, doped polysilicon, a carbon material such as carbon nanotube, or a conductive polymer can be used instead of Cu. If the insulating layer has sufficient insulation, a combination of embedded wirings that do not use a buyer metal layer can be selected.
  • a photosensitive resist film 370 is formed so as to cover the upper surface of the metal layer 290 excluding the inside of the via hole 210z.
  • the resist film 370 can be formed, for example, by sticking a dry film resist on the upper surface of the metal layer 290.
  • the thickness of the resist film 270 can be set to 10 ⁇ m, for example.
  • the resist film 370 is exposed through a predetermined mask, and the exposed resist film 370 is developed to form an opening 370y in the resist film 370.
  • the opening 370y is formed only on the via hole 210z corresponding to the portion where the electrode pad 250b is formed.
  • a metal layer 390a is formed so as to cover the electrode pad 250b and the metal layer 380b.
  • the metal layer 390a is formed so that, for example, a resist film that opens the electrode pad 250b and the metal layer 380b is formed on the insulating layer 240, and the opening is filled by electrolytic plating using the electrode pad 250b and the metal layer 380b as a power feeding layer. It can be formed by depositing and growing a plating film and then removing the resist film.
  • the semiconductor device 100E shown in FIG. 12 is manufactured.
  • the via hole not filled with the metal layer is filled by a method similar to that of the first embodiment after the semiconductor chips having electrode pads are stacked.
  • the same effects as those of the first embodiment are obtained, but the following effects are further obtained. That is, by not providing a part of the metal pads provided at the positions corresponding to all the via holes of all the semiconductor chips, the semiconductor chips which are not adjacent to each other are directly connected to each other by the via holes and the metal layer. Therefore, the degree of freedom in wiring design can be increased.
  • ⁇ Sixth embodiment> semiconductor device manufacturing methods in which semiconductor chips are stacked on a semiconductor substrate and semiconductor chips of different layers are connected so as to be able to transmit signals are exemplified.
  • the layer to be stacked does not have to be a semiconductor chip, and may include a part of a structural layer that does not have a semiconductor chip. Therefore, in the sixth embodiment, a method for manufacturing a semiconductor device including a structural layer having no semiconductor chip is illustrated.
  • the structural layer refers to all layers that do not have a semiconductor chip including a silicon substrate, a metal layer, an insulating layer, and the like.
  • FIG. 14 is a cross-sectional view illustrating a semiconductor device according to the sixth embodiment.
  • the structural layer 810 and the resin layer 860 are provided between the resin layer 360 and the semiconductor chip 410 of the semiconductor device 100 according to the first embodiment shown in FIG. Except for this point, the semiconductor device 100 is configured similarly to the semiconductor device 100 (see FIG. 1).
  • the structural layer 810 is stacked on the semiconductor chip 310 via the resin layer 360, and the semiconductor chip 410 is stacked on the structural layer 810 via the resin layer 860.
  • the structural layer 810 is provided with a via hole (not shown), a metal layer (not shown) and the like for electrically connecting the semiconductor chips 310 and 410.
  • As the resin layer 860 a material similar to that of the resin layer 160 and the like can be used.
  • the structural layer 810 includes a silicon substrate 810c that does not include a semiconductor chip, an insulating film 810d, and a groove 810x.
  • the groove 810x is provided on the semiconductor chip 410 side of the silicon substrate 810c, and an insulating film 810d made of, for example, Si 3 N 4 or SiO 2 is formed on the surface of the silicon substrate 810c including the groove 810x.
  • the silicon substrate 810c is insulated from the adjacent semiconductor chip 410 by the insulating film 810d.
  • the groove 810x is filled with a cooling medium such as water or ethanol, and the groove 810x functions as a coolant channel.
  • the shape and formation position of the groove 810x may be arbitrary.
  • the layer to be stacked in the semiconductor device is not limited to the semiconductor chip, and may include a part of the structure layer without the semiconductor chip.
  • a cooling function for radiating heat generated in the semiconductor chip can be provided.
  • a structural layer having a cooling function is particularly effective when provided adjacent to a semiconductor chip including a device that generates a large amount of heat, such as a CPU.
  • the semiconductor device may include a plurality of structural layers that do not have a semiconductor chip.
  • the structural layer 810 is prepared. Specifically, the silicon substrate 810c is processed to a predetermined outer diameter, and a groove 810x is formed on one surface.
  • the groove 810x can be formed by, for example, DRIE (Deep Reactive Ion Etching).
  • an insulating film 810d is formed on the surface of the silicon substrate 810c including the groove 810x.
  • the insulating film 810d can be formed by, for example, a plasma CVD method or the like.
  • the semiconductor chip 110, the semiconductor layer 310, the resin layer 360, the structural layer 810, the resin layer 860, and the semiconductor chip 410 are sequentially stacked to form via holes, metal layers, and the like.
  • the semiconductor device 100F is completed.
  • the manufacturing method of the semiconductor device including the structural layer including the silicon substrate not having the semiconductor chip has been exemplified.
  • the structural layer is not only the silicon substrate having no semiconductor chip but also the metal layer such as Cu or the insulating layer such as epoxy resin.
  • a structure having a MEMS examples include a pressure sensor and an acceleration sensor.
  • the same effects as in the first embodiment can be obtained, but the following effects can be further obtained. That is, by providing the semiconductor device with a structural layer that does not have a semiconductor chip, a cooling function or the like that dissipates heat generated in the semiconductor chip can be realized.
  • the semiconductor substrate 111 is prepared in the same manner as the step shown in FIG. A resin layer 160 is formed on the surface 111a side.
  • a wiring 155 electrically connected to the electrode pad 150 (a portion electrically connected to the metal layer 380 formed in the resin layer in FIG. 15B described later). ) Is formed.
  • the same steps as in FIGS. 6B to 6G of the second embodiment are executed for the region A.
  • the same steps as in FIGS. 2J to 2V of the first embodiment are executed.
  • the structure shown in FIG. 15B is manufactured.
  • the electrodes of the stacked semiconductor chips are electrically connected through connection holes (via holes) formed in the resin layer, and in the regions other than A, the electrodes of the stacked semiconductor chips are connected to the semiconductor chips. It is electrically connected through the formed connection hole (via hole).
  • the semiconductor device shown in FIG. 100B is manufactured, and the semiconductor device 100 shown in FIG.
  • a semiconductor device in which electrodes of stacked semiconductor chips are electrically connected via connection holes (via holes) formed in a resin layer and a connection hole (in which semiconductor electrodes are formed between electrodes of the stacked semiconductor chips ( A semiconductor device electrically connected via a via hole) can be manufactured at the same time, and the manufacturing process can be made efficient.
  • a plurality of semiconductor substrates (wafers) on which a plurality of semiconductor chips are formed are stacked in the semiconductor substrate (wafer) state, and then separated into a plurality of stacked semiconductor chips.
  • Individually manufactured wafer-on-wafer, hereinafter referred to as WOW.
  • WOW wafer-on-wafer
  • stacking is shown. Note that in the eighth embodiment, description of the same components as those in the already described embodiments is omitted.
  • FIG. 16 is a cross-sectional view illustrating a semiconductor device according to the eighth embodiment.
  • a stacked body 600 is stacked on a semiconductor chip 110 via a resin layer 160.
  • the side surface of the stacked body 600 is sealed with a resin layer 655 which is a sealing insulating layer.
  • the electrode pad 450 of the semiconductor chip 410 is electrically connected to the wiring 155 of the semiconductor chip 110 through the metal layer 680 formed in the via hole 600y penetrating the resin layer 655 and on the resin layer 655.
  • a solder resist layer 460 having an opening 460x that is an insulating layer is formed on the main surface of the semiconductor chip 410, and an external connection terminal 910 is formed on the electrode pad 450 exposed in the opening 460x. Yes.
  • 17A to 17L are diagrams illustrating the manufacturing process of the semiconductor device according to the eighth embodiment.
  • a semiconductor substrate 611 having the same form as the semiconductor substrate 111 shown in FIG. 2F is prepared.
  • the semiconductor substrate 611 has a plurality of semiconductor chips 610.
  • Each semiconductor chip 610 includes a substrate body 620, a semiconductor integrated circuit 630, and an electrode pad 650.
  • the following description will be given by taking as an example a case where an 8-inch (about 200 mm) silicon wafer is used as the semiconductor substrate 611.
  • the outer edge portion of the semiconductor substrate 611 shown in FIG. 17A is removed, and a resin layer 660 is formed on the surface 611a.
  • the semiconductor substrate 611 after the outer edge portion is removed is referred to as a semiconductor substrate 611c.
  • the outer edge portion of the semiconductor substrate 611 is ground using a grinder or the like so that the semiconductor substrate 611c after the outer edge portion is removed has a circular shape in plan view. At this time, dry polishing, wet etching, or the like may be used in combination.
  • dry polishing is a processing method in which the surface is cut (polished) using an abrasive cloth formed by pressing and solidifying fibers containing silica, for example.
  • Wet etching is a processing method in which, for example, fluorine nitric acid or the like is supplied while rotating the semiconductor substrate 611 with a spinner.
  • the semiconductor substrate 611c is circular in plan view, for example, the diameter of the circular portion in plan view of the semiconductor substrate 611c can be 193.0 ⁇ 0.1 mm, for example.
  • the semiconductor substrate 611 having a diameter of 8 inches (about 200 mm) is reduced to a semiconductor substrate 611c having a diameter of 193.0 ⁇ 0.1 mm.
  • a semiconductor substrate 211 having the same form as the semiconductor substrate 611 shown in FIG. 17A is prepared.
  • the semiconductor substrate 211 has a plurality of semiconductor chips 210.
  • Each semiconductor chip 210 includes a substrate body 220, a semiconductor integrated circuit 230, and an electrode pad 250.
  • a recess 211x is formed on the surface 211b side (side where the electrode pad 250 is not formed) of the prepared semiconductor substrate 211.
  • the recess 211x is formed so that, for example, only the outer edge portion of the semiconductor substrate 211 is left and the vicinity of the central portion is thinned.
  • the recess 211x can be formed by, for example, grinding the surface 211b of the semiconductor substrate 211 using a grinder or the like. At this time, dry polishing, wet etching, or the like may be used in combination.
  • the concave portion 211x may be, for example, a circular shape in plan view, but may have another shape.
  • the diameter of the circular portion of the concave portion 211x in a plan view can be, for example, 195.2 ⁇ 0.1 mm.
  • the thickness of the thinned portion of the semiconductor substrate 211 can be, for example, about 3 ⁇ m to 100 ⁇ m, but is preferably about 10 ⁇ m to 50 ⁇ m. This is because the damage due to mechanical vibration or the stress on the semiconductor chip is reduced. Note that the side surface of the recess 211x is not necessarily formed perpendicular to the bottom surface.
  • the semiconductor substrate 211 after the formation of the recess 211x is formed by forming the recess 211x so that only the outer edge portion of the semiconductor substrate 211 is left on the surface 211b of the semiconductor substrate 211 and the vicinity of the center is thinned. Sufficient rigidity can be maintained. Therefore, it is not necessary to use a support having a function of supporting the semiconductor substrate 211, and the semiconductor substrate 211 that is thinned by forming the recess 211x can be handled in the same manner as the semiconductor substrate 211 before thinning. As a result, a step different from the wafer process in a normal semiconductor device that joins and removes the support from the semiconductor substrate is not necessary, so that productivity can be improved.
  • the semiconductor substrate 611c is bonded to the recess 211x of the semiconductor substrate 211.
  • the semiconductor substrate 611c is disposed so that the resin layer 660 formed on the surface 611a of the semiconductor substrate 611c is in contact with the bottom surface of the recess 211x of the semiconductor substrate 211.
  • an alignment mark for accurately performing alignment is formed in the scribe region B of the semiconductor substrate 611c and the semiconductor substrate 211.
  • the semiconductor substrate 611c can be arranged by a known method with reference to the alignment mark.
  • the alignment accuracy can be set to 2 ⁇ m or less, for example.
  • a certain gap is formed between the side surface of the recess 211x of the semiconductor substrate 211 and the side surface of the semiconductor substrate 611c.
  • the recess 211x of the semiconductor substrate 211 and the semiconductor substrate 611c are both circular in plan view, an annular gap in plan view is formed.
  • the semiconductor substrate 611c is pressed from the direction of the surface 611b to be formed on the surface 611a of the semiconductor substrate 611c on the bottom surface of the recess 211x of the semiconductor substrate 211.
  • the resin layer 660 is pressed.
  • the resin layer 660 is cured, and the semiconductor substrate 611c is bonded to the recess 211x of the semiconductor substrate 211.
  • 300 degreeC can also be used for this heating, it is 200 degrees C or less desirably. This is because when a high temperature such as 300 ° C. is used, stress is generated due to a difference in thermal expansion, and peeling or a crack of the semiconductor substrate is caused as the number of stacked layers is increased.
  • a photosensitive resist film 270 is formed so as to cover the surface 211a of the semiconductor substrate 211.
  • the resist film 270 is formed, for example, by applying a liquid resist to the surface 211a of the semiconductor substrate 211.
  • the thickness of the resist film 270 can be about 10 ⁇ m, for example.
  • the outer edge portion of the semiconductor device 211 is removed.
  • the semiconductor substrate 211 after removing the outer edge portion is referred to as a semiconductor substrate 211c.
  • the outer edge portion of the semiconductor substrate 211 is ground using a grinder or the like so that the semiconductor substrate 211 after the outer edge portion is removed has a circular shape in plan view.
  • dry polishing, wet etching, or the like may be used in combination.
  • the semiconductor substrate 211c after the outer edge portion is removed has a circular shape in plan view, for example, the diameter of the circular portion in plan view of the semiconductor substrate 211c is the same as that of the circular portion in plan view of the semiconductor substrate 611c. It can be 0 ⁇ 0.1 mm.
  • each stacked body 600 is bonded (temporarily bonded) to one surface of the support 970 via the adhesive layer 960 in a face-down state.
  • Each stacked body 600 is bonded to a position corresponding to the device layout of the semiconductor substrate 111 stacked in the process shown in FIG.
  • a resin layer 655 that seals at least part of the side surface of each stacked body 600 is formed on the adhesive layer 960 in the same manner as the step shown in FIG. 2D of the first embodiment.
  • an unnecessary portion of the resin layer 655 and a part of the substrate body 620 on the back side of each semiconductor chip 610 constituting each stacked body 600 are removed by a grinder or the like.
  • the semiconductor chip 610 is thinned by grinding. Thereby, each semiconductor chip 610 is thinned, and the side surfaces of each semiconductor chip 610 after thinning are sealed with the resin layer 655.
  • dry polishing, wet etching, or the like may be used in combination.
  • the thickness of each semiconductor chip 610 after the thickness reduction can be set to about 1 ⁇ m to 100 ⁇ m, for example.
  • the semiconductor substrate 111 is prepared, and the resin layer 160 is formed on the main surface 111a side of the semiconductor substrate 111.
  • the structure shown in FIG. 17J is vertically inverted and bonded to the main surface 111a of the semiconductor substrate 111 via the resin layer 160.
  • the adhesive layer 960 and the support 970 are removed.
  • the same steps as those shown in FIGS. 6B to 6G of the second embodiment are performed, and the electrode pads 450 of each semiconductor chip 410 are inserted into via holes 600y penetrating the resin layer 655. It is electrically connected to the wiring 155 of the semiconductor chip 110 through a metal layer 680 formed on the inner side and on the resin layer 655.
  • the external connection terminal 910 is formed by a known method in the same manner as the step shown in FIG. 2W. Then, the structure shown in FIG. 17L is cut into pieces by cutting with a dicing blade or the like at the cutting position C, whereby the semiconductor device 100G shown in FIG. 16 is manufactured.
  • FIG. 16 may be modified as shown in FIG.
  • FIG. 18 is a cross-sectional view illustrating a semiconductor device according to a variation of the eighth embodiment.
  • a semiconductor device 100 ⁇ / b> H illustrated in FIG. 18 is provided with a via hole 600 z that penetrates the stacked body 600.
  • a part of the electrode pad 450 of the semiconductor chip 410 is electrically connected to the wiring 155 of the semiconductor chip 110 via the metal layer 680 formed in the via hole 600y penetrating the resin layer 655 and on the resin layer 655, The other part of the electrode pad 450 is electrically connected to the wiring 155 of the semiconductor chip 110 through a metal layer 680 formed in the via hole 600z that penetrates the stacked body 600.
  • the via hole may be provided so as to penetrate the resin layer 655 or may be provided so as to penetrate the laminated body 600.
  • the thickness of each semiconductor chip constituting the stacked body 600 is about 10 ⁇ m
  • the thickness of the stacked body 600 is about 40 ⁇ m.
  • the via hole 600z that penetrates the stacked body 600 having a thickness of about 40 ⁇ m can be easily formed.
  • the via hole 600z can be formed after the step shown in FIG. 17K, for example.
  • the eighth embodiment includes the step of forming the stacked body 600, but in the step of forming the stacked body 600, the surface on which the semiconductor integrated circuit is formed and the surface on which the semiconductor integrated circuit is not formed. Since the semiconductor substrates are bonded so as to face each other, it is possible to stack three or more semiconductor substrates by simply repeating the same process, thereby improving productivity and reducing manufacturing costs. In addition, since the via hole is formed only in the thinned portion of the semiconductor substrate and it is not necessary to form a deep via hole, the time for drilling the via hole and filling the metal becomes long, and the necessary material increases.
  • the via hole is formed after the semiconductor substrate is made extremely thin, it is possible to reduce the degree of change in the diameter of the tip of the via hole even if the size and density of the via hole are different, and the resistance value at the time of electrical connection is reduced. Variations can be reduced and reliability can be improved.
  • the manufacturing process can be as follows.
  • the semiconductor substrate 611 is prepared, and the resin layer 660 is formed on the surface 611a of the semiconductor substrate 611 without removing the outer edge portion of the semiconductor substrate 611.
  • the semiconductor substrate 211 is prepared, and a support is bonded to the surface 211 a of the semiconductor substrate 211.
  • the support for example, a glass substrate or the like can be used.
  • the entire surface 211b side of the semiconductor substrate 211 is thinned.
  • the support has a function of supporting the semiconductor substrate 211 that has been thinned and has reduced rigidity.
  • the semiconductor substrate 611 is disposed so that the resin layer 660 formed on the surface 611 a of the semiconductor substrate 611 is in contact with the surface 211 b of the semiconductor substrate 211.
  • an alignment mark for accurately performing alignment is formed in advance.
  • the semiconductor substrate 611 can be arranged by a well-known method with reference to the alignment mark.
  • the alignment accuracy can be set to 2 ⁇ m or less, for example.
  • the semiconductor substrate 611 is pressed from the direction of the surface 611 b, and the resin layer 660 formed on the surface 611 a of the semiconductor substrate 611 is pressure-bonded to the surface 211 b of the semiconductor substrate 211. Accordingly, the resin layer 660 is cured, and the semiconductor substrate 611 is bonded to the surface 211b side of the semiconductor substrate 211.
  • 300 degreeC can also be used for this heating, it is 200 degrees C or less desirably. This is because when a high temperature such as 300 ° C. is used, stress is generated due to a difference in thermal expansion, and peeling or a crack of the semiconductor substrate is caused as the number of stacked layers is increased.
  • a process similar to the above may be performed to form the photosensitive resist film 270 so as to cover the surface 211 a of the semiconductor substrate 211.
  • the ninth embodiment shows an example of how to provide electrode pads and via holes in a semiconductor chip. Note that in the ninth embodiment, a description of the same components as those of the above-described embodiments is omitted.
  • FIG. 19 is a partial cross-sectional view illustrating a semiconductor device according to the ninth embodiment.
  • FIG. 20 is a partial plan view illustrating each semiconductor chip constituting the semiconductor device according to the ninth embodiment.
  • the number of electrode pads corresponding to the number of stacked semiconductor chips is provided in each wiring connected to the semiconductor chips of different layers. Assigned.
  • the semiconductor device 100I since four layers of the semiconductor chips 110, 210, 310, and 410 are stacked, four electrode pads are assigned to each wiring connected to the semiconductor chips of different layers. For example, if 100 semiconductor chips 110, 210, 310, and 410 each have 100 wirings connected to different layers of semiconductor chips, 400 semiconductor chips 110, 210, 310, and 410 are respectively provided. Electrode pads are formed.
  • four electrode pads 150a, 150b, 150c, and 150d are assigned to the wiring 159 of the semiconductor chip 110.
  • four electrode pads 250a, 250b, 250c, and 250d are allocated to the wiring 259 of the semiconductor chip 210.
  • four electrode pads 350a, 350b, 350c, and 350d are assigned to the wiring 359 of the semiconductor chip 310.
  • four electrode pads 450a, 450b, 450c, and 450d are allocated to the wiring 459 of the semiconductor chip 410.
  • the wiring 159 of the semiconductor chip 110 is connected to the electrode pads 150c and 150d.
  • the wiring 259 of the semiconductor chip 210 is connected to the electrode pads 250a and 250b.
  • the wiring 359 of the semiconductor chip 310 is connected to the electrode pads 350c and 350d.
  • the wiring 459 of the semiconductor chip 410 is connected to the electrode pads 450a and 450b.
  • the electrode pads arranged at the corresponding positions in the adjacent layers are all connected via a metal layer formed in the via hole.
  • the wiring 159 of the semiconductor chip 110 and the wiring 359 of the semiconductor chip 310 are connected, and the wiring 259 of the semiconductor chip 210 and the wiring 459 of the semiconductor chip 410 are connected.
  • the reason for forming the metal layer by providing a via hole corresponding to the electrode pad not connected to the wiring is that the manufacturing process can be simplified as compared with the case of providing the via hole and the metal layer corresponding to the specific electrode pad, For example, heat dissipation can be improved.
  • a case where a semiconductor substrate (silicon wafer) having a circular shape in plan view is used has been described as an example.
  • the semiconductor substrate is not limited to a circular shape in plan view. You may use.
  • a substrate including a structural layer that does not have a semiconductor chip may be used instead of a semiconductor substrate on which semiconductor chips are stacked.
  • the material of the substrate on which the semiconductor integrated circuit is formed is not limited to silicon, and for example, gallium nitride or sapphire may be used.
  • the stacked semiconductor chips are connected to each other by an electrical signal through a metal layer formed in the via hole.
  • the connection between the stacked semiconductor chips is not related to the electrical signal. It is not limited, For example, you may connect by an optical signal.
  • an optical waveguide may be formed in the via hole instead of the metal layer.
  • the via hole is formed after the electrode pad is formed on the semiconductor chip.
  • the electrode pad may be formed after the via hole is formed.
  • a process in which the upper surface of the metal layer filled with the via hole is cut by CMP (Chemical Mechanical Polishing) or the like may be provided.
  • connection form of the electrode pad and the via hole described in each embodiment may be mixed in one semiconductor device.

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Abstract

　主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板に、個片化された半導体チップを積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、その後積層された前記半導体チップ部分を個片化する半導体装置の製造方法であって、前記半導体基板の前記主面上に絶縁層を形成する第１工程と、主面側に半導体集積回路を有する個片化された半導体チップを、前記主面と反対側の面を前記絶縁層と対向させ、前記絶縁層を介して前記半導体基板に形成された半導体チップ上に積層する第２工程と、異なる層の半導体チップ同士の信号伝達を可能にする接続部を形成する第３工程と、を有する。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、特に、半導体チップを含む半導体基板上に、個片化された半導体チップを積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、その後積層された前記半導体チップ部分を個片化する半導体装置の製造方法に関する。
　近年、半導体応用製品はデジタルカメラや携帯電話などの各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されており、その要求に応えるべく、例えばウェハ状態の半導体チップに他の半導体チップを直接積層する所謂チップオンウェハ（以降、ＣＯＷという）技術が提案されている。
特開２０１０－２７８２７９号公報
　しかしながら、従来のＣＯＷ技術では、アスペクト比が大きい接続孔（ＴＳＶ）を埋設しておきバンプや金属突起を形成して半導体チップ同士を接合したり、半導体チップのデバイス面（半導体集積回路が形成されている面）同士を合わせてから薄型化し接続孔（ＴＳＶ）で接合したりする方法が用いられていた。
　そのため、前者の場合には、半導体チップ同士を接合する際に、双方の半導体チップから露出するビアホールにバンプや金属突起を形成する工程が必要となるため、生産性が低く半導体装置の製造コストが上昇するという問題があった。又、後者の場合には、デバイス面を対向させるように半導体チップ同士を接合するため、予め設計された配線デザインが必要となり、接続配線の柔軟性が低く、単純に同様の工程を繰り返すだけでは３個以上の半導体チップを積層することはできない。すなわち、３個以上の半導体チップを積層するためには特別な工程が必要となるため、生産性が低く半導体装置の製造コストが上昇するという問題があった。
　又、前者及び後者の何れの場合にも、深いビアホールを形成する場合には、ビアホールの孔加工や金属充填の時間が長くなり、又、必要な材料が増えるため、半導体装置の製造コストが上昇するという問題があった。
　又、前者及び後者の何れの場合にも、ビアホールをドライエッチング等で形成する際、ビアホールのサイズや密度で深さが異なりビアホール先端部分の直径が変わる。その結果、半導体チップを所望の厚さに薄型化したときに露出したビアホールの直径が一様にならないため、電気的接続の際の抵抗値がばらつき信頼性が低下するという問題があった。
　本発明は上記の点に鑑みてなされたもので、信頼性及び生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することを目的とする。
　上記目的を達成するため、本発明は、主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板に、個片化された半導体チップを積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、その後積層された前記半導体チップ部分を個片化する半導体装置の製造方法であって、前記半導体基板の前記主面上に絶縁層を形成する第１工程と、主面側に半導体集積回路を有する個片化された半導体チップを、前記主面と反対側の面を前記絶縁層と対向させ、前記絶縁層を介して前記半導体基板に形成された半導体チップ上に積層する第２工程と、異なる層の半導体チップ同士の信号伝達を可能にする接続部を形成する第３工程と、を有することを特徴とする。
　本発明によれば、信頼性及び生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供できる。
第１の実施の形態に係る半導体装置を例示する断面図である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その９）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１０）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１２）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１３）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１４）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１５）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１６）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１７）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１８）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１９）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２０）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２２）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２３）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２４）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その２）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その３）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その４）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その５）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その６）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その７）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その８）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その９）である。 第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図（その１０）である。 第１の実施の形態の変形例２に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態の変形例２に係る半導体装置の製造工程を例示する図（その２）である。 第１の実施の形態の変形例２に係る半導体装置の製造工程を例示する図（その３）である。 第１の実施の形態の変形例２に係る半導体装置の製造工程を例示する図（その４）である。 第２の実施の形態に係る半導体装置を例示する断面図（その１）である。 第２の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第２の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第２の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第２の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第２の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第２の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第２の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 第２の実施の形態に係る半導体装置を例示する断面図（その２）である。 第３の実施の形態に係る半導体装置を例示する断面図である。 第３の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第３の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第３の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第３の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第３の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第３の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第４の実施の形態に係る半導体装置を例示する断面図である。 第４の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第４の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第４の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第４の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第４の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第４の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第５の実施の形態に係る半導体装置を例示する断面図である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 第５の実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 第６の実施の形態に係る半導体装置を例示する断面図である。 第７の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第７の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第８の実施の形態に係る半導体装置を例示する断面図である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その９）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その１０）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その１１）である。 第８の実施の形態に係る半導体装置の製造工程を例示する図（その１２）である。 第８の実施の形態の変形例に係る半導体装置を例示する断面図である。 第９の実施の形態に係る半導体装置を例示する部分断面図である。 第９の実施の形態に係る半導体装置を構成する各半導体チップを例示する部分平面図である。
　以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
　〈第１の実施の形態〉
　［第１の実施の形態に係る半導体装置の構造］
　始めに、第１の実施の形態に係る半導体装置の構造について説明する。図１は、第１の実施の形態に係る半導体装置を例示する断面図である。図１を参照するに、第１の実施の形態に係る半導体装置１００は、半導体チップ１１０、半導体チップ２１０、半導体チップ３１０、及び半導体チップ４１０が積層された構造を有する。半導体チップ２１０～半導体チップ４１０の各側面は、それぞれ封止絶縁層である樹脂層２５５～４５５に封止されている。
　半導体チップ１１０～４１０は、それぞれ、基板本体１２０～４２０と、半導体集積回路１３０～４３０と、電極パッド１５０～４５０とを有する。基板本体１２０～４２０は、例えばシリコン等から構成されている。半導体集積回路１３０～４３０は、例えばシリコン等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、基板本体１２０～４２０の一方の面側に設けられている。以降、半導体チップ１１０～４１０において、半導体集積回路１３０～４３０が設けられている側の面を主面又はデバイス面と称する場合がある。
　電極パッド１５０～４５０は、絶縁層（図示せず）を介して半導体集積回路１３０～４３０上に設けられている。電極パッド１５０～４５０は、半導体集積回路１３０～４３０に設けられた配線層（図示せず）と電気的に接続されている。電極パッド１５０～４５０としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。電極パッド１５０～４５０として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。
　半導体チップ１１０と半導体チップ２１０とは絶縁層である樹脂層１６０を介して接合されており、半導体チップ１１０の電極パッド１５０と半導体チップ２１０の電極パッド２５０とはビアホール２１０ｙに充填された金属層３８０を介して電気的に接続されている。半導体チップ２１０と半導体チップ３１０とは絶縁層である樹脂層２６０を介して接合されており、半導体チップ２１０の電極パッド２５０と半導体チップ３１０の電極パッド３５０とはビアホール３１０ｙに充填された金属層４８０を介して電気的に接続されている。半導体チップ３１０と半導体チップ４１０とは絶縁層である樹脂層３６０を介して接合されており、半導体チップ３１０の電極パッド３５０と半導体チップ４１０の電極パッド４５０とはビアホール４１０ｙに充填された金属層５８０を介して電気的に接続されている。
　なお、ビアホールは、半導体チップ間（上下に隣接する半導体チップ間には限らない）を接続するために設けられた接続孔であり、内部に金属層や光導波路等が形成されることで半導体チップ間を信号伝達可能に接続する。ビアホール内部に形成された金属層や光導波路等を接続部と称する場合がある。
　半導体チップ４１０の主面上には、絶縁層である開口部４６０ｘを有するソルダーレジスト層４６０が形成されており、開口部４６０ｘ内に露出する電極パッド４５０上には外部接続端子９１０が形成されている。外部接続端子９１０は、半導体装置１００と半導体装置１００の外部に設けられた配線基板等とを電気的に接続するために設けられた端子であり、電極パッド４５０と電気的に接続されている。外部接続端子９１０としては、はんだボール、Ａｕバンプ、導電性ペースト等を用いることができる。外部接続端子９１０として、はんだボールを用いた場合には、外部接続端子９１０の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
　［第１の実施の形態に係る半導体装置の製造工程］
　続いて、第１の実施の形態に係る半導体装置の製造工程について説明をする。図２Ａ～図２Ｘは、第１の実施の形態に係る半導体装置の製造工程を例示する図である。
　始めに、図２Ａに示す工程では、半導体ウェハをダイシングして個片化した複数の半導体チップ２１０を準備する。各半導体チップ２１０は薄型化されてなく、その厚さは、例えば６００～８００μｍ程度とすることができる。
　次いで、図２Ｂに示す工程では、支持体９７０を準備し、支持体９７０の一方の面に接着層９６０を形成する。支持体９７０としては、アライメント時に光が透過する基板を用いることが好ましく、例えば石英ガラスの基板等を用いることができる。接着層９６０としては、例えば後述する図２Ｇに示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いることができる。接着層９６０は、例えばスピンコート法により支持体９７０の一方の面に形成することができる。接着層９６０は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法等を用いて支持体９７０の一方の面に形成しても構わない。
　次いで、図２Ｃに示す工程では、支持体９７０の一方の面に、接着層９６０を介して、各半導体チップ２１０をフェイスダウン状態で接合（仮接着）する。各半導体チップ２１０は、後述する図２Ｇに示す工程で積層される半導体基板１１１のデバイスレイアウトに対応する位置に接合する。
　次いで、図２Ｄに示す工程では、接着層９６０上に、各半導体チップ２１０の少なくとも側面の一部を封止する樹脂層２５５を形成する。なお、この工程では、後述する図２Ｅに示す工程で各半導体チップ２１０を薄型化した後に、各半導体チップ２１０の側面が樹脂層２５５で完全に封止される位置まで、各半導体チップ２１０の側面を封止しておけば十分である。但し、各半導体チップ２１０の側面及び背面（デバイスが形成されていない側の面）を樹脂層２５５で封止しても構わない。この場合には、後述する図２Ｅに示す工程において、各半導体チップ２１０の側面の一部及び背面を封止する樹脂層２５５を除去すると共に、各半導体チップ２１０を薄型化する。
　樹脂層２５５の材料としては、例えば主たる組成がベンゾシクロブテン（ＢＣＢ）である熱硬化性の絶縁性樹脂を用いることができる。又、樹脂層２５５の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、及びシリカなどの固形微粉末を添加した絶縁性複合材料等を用いても構わない。樹脂層２５５は、例えばスピンコート法により接着層９６０上に、例えば主たる組成がベンゾシクロブテン（ＢＣＢ）である熱硬化性の絶縁性樹脂を塗布した後、或いは塗布後スキージ処理後、所定の硬化温度上に加熱して硬化させることにより形成できる。なお、樹脂層２５５は、スピンコート法の代わりに気相成長法を用いて形成しても構わないし、フィルム状の樹脂を貼り付ける方法を用いて形成しても構わない。
　なお、樹脂層２５５は、再配線を行う際にリソグラフィを実施できる程度の平坦な表面を提供する機能、後述する図５に示すような樹脂層２５５を貫通するビアホールを形成する際の加工材料としての機能、個片化の際に半導体チップ２１０をダイサーのダメージから保護する機能、耐湿性を確保する機能等を有する。
　次いで、図２Ｅに示す工程では、樹脂層２５５の不要部分、及び各半導体チップ２１０の背面側の基板本体２２０の一部をグラインダー等で研削し、各半導体チップ２１０を薄型化する。これにより、各半導体チップ２１０は薄型化されると共に、薄型化後の各半導体チップ２１０の側面は樹脂層２５５で封止される。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。薄型化後の各半導体チップ２１０の厚さは、例えば１μｍ～１００μｍ程度とすることができる。
　薄型化後の各半導体チップ２１０の厚さを１μｍ以上としなければならない理由は以下のとおりである。各半導体チップ２１０の背面で発生した欠陥や汚染がデバイスまで拡散しないためには、薄型化後の各半導体チップ２１０の厚さは、最低でも半導体集積回路２３０におけるトランジスタ等のデバイスの素子分離深さ（図示せず）の５倍以上必要であると考えられる。ここで、半導体集積回路２３０におけるトランジスタ等のデバイスの素子分離深さ（図示せず）は２００～５００ｎｍ程度である。従って、薄型化後の各半導体チップ２１０の厚さは、前記素子分離深さの最低値２００ｎｍの５倍である１μｍ以上としなければならない。
　次いで、図２Ｆに示す工程では、半導体基板１１１を準備し、半導体基板１１１の主面１１１ａ側に樹脂層１６０を形成する。半導体基板１１１は、複数の半導体チップ１１０と、複数の半導体チップ１１０を分離するスクライブ領域Ｂとを有する。スクライブ領域ＢにあるＣは、ダイシングブレード等が半導体基板１１１を切断する位置（以下、「切断位置Ｃ」とする）を示している。半導体基板１１１の直径は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、又は１２インチ（約３００ｍｍ）等である。半導体基板１１１の厚さは、例えば０．６２５ｍｍ（直径６インチの場合）、０．７２５ｍｍ（直径８インチの場合）、０．７７５ｍｍ（直径１２インチの場合）等である。
　前述のように、各半導体チップ１１０は、基板本体１２０と、半導体集積回路１３０と、電極パッド１５０とを有する。但し、この時点では、各半導体チップ１１０は薄型化されていない。樹脂層１６０の材料や形成方法については、前述の樹脂層２５５の場合と同様とすることができるため、その説明は省略する。
　図２Ｆに示す工程において、半導体基板１１１の背面１１１ｂ（デバイスが形成されていない側の面）を基準面とし、基準面に対して樹脂層１６０の面１６０ａ（半導体基板１１１の主面１１１ａと接していない側の面）が平行であることが好ましい。基準面に対して樹脂層１６０の面１６０ａが平行でないと、例えば後述する図２Ｋの工程でビアホール２１０ｙが斜めに形成され、斜めに形成されたビアホール２１０ｙに金属層３８０等が形成されるため、積層された半導体チップ同士の接続信頼性が低下する等の問題が生じ得るからである。なお、この場合の平行とは、基準面に対する樹脂層１６０の面１６０ａの高さＨ１のばらつきが１μｍ以下であることをいう。従って、樹脂層１６０を形成した後、高さＨ１のばらつきを確認する工程を設けることが好ましい。高さＨ１のばらつきが１μｍを超えている場合には、高さＨ１のばらつきが１μｍ以下となるように樹脂層１６０の面１６０ａを加工する工程を設けることが好ましい。樹脂層１６０の面１６０ａは、例えばＣＭＰ等により加工（研削）することができる。
　なお、既に最下層の半導体基板（第１層）上に（ｎ－１）個の半導体チップが積層され、その最上層の半導体チップ（第ｎ層）上に樹脂層を形成する場合には、最下層の半導体基板の背面（デバイスが形成されていない側の面）を基準面とし、基準面に対して樹脂層の上面が平行であることが好ましい。この場合の平行とは、基準面に対する樹脂層の上面の高さのばらつきが（１×ｎ）μｍ以下であることをいう。すなわち、前述のように、１枚の半導体基板上に樹脂層を形成する場合は、基準面に対する樹脂層の上面の高さのばらつきは１×１＝１μｍ以下であることが好ましく、例えば９個の半導体チップを積層した半導体基板上に樹脂層を形成する場合は、基準面（最下層の半導体基板の背面）に対する樹脂層の上面の高さのばらつきは１×１０＝１０μｍ以下であることが好ましい。
　次いで、図２Ｇに示す工程では、半導体基板１１１の主面１１１ａに、樹脂層１６０を介して、図２Ｅに示す構造体を上下反転させて接合する。具体的には、最初に、図２Ｅに示す構造体を、各半導体チップ２１０の背面が、半導体基板１１１の主面１１１ａに形成されている樹脂層１６０と接するように配置する。各半導体チップ２１０及び半導体基板１１１には位置合わせを精度良く行うためのアライメントマークが予め形成されている。半導体基板１１１に対する図２Ｅに示す構造体の配置は、アライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μm以下とすることができる。
　次に、例えば２５０℃で加熱した状態で、図２Ｅに示す構造体を支持体９７０の方向から押圧し、図２Ｅに示す構造体の各半導体チップ２１０の背面と樹脂層１６０の面１６０ａとを圧着させる。これにより、樹脂層１６０は硬化し、図２Ｅに示す構造体は半導体基板１１１の主面１１１ａ側に接合される。加熱温度は３００℃以上としてもよいが、２００℃以下とすることが望ましい。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体基板の割れの原因になるためである。
　次いで、図２Ｈに示す工程では、図２Ｇに示す接着層９６０及び支持体９７０を除去する。接着層９６０は図２Ｇに示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いているため、支持体９７０は、樹脂層１６０を硬化させて図２Ｅに示す構造体を半導体基板１１１の主面１１１ａ側に接合した後、容易に除去できる。つまり、図２Ｇに示す工程と図２Ｈに示す工程は一連の工程である。
　次いで、図２Ｉに示す工程では、各半導体チップ２１０の主面及び樹脂層２５５の上面を覆うように感光性のレジスト膜２７０を形成する。レジスト膜２７０は、例えば液状レジストを各半導体チップ２１０の主面及び樹脂層２５５の上面に塗布することにより形成する。レジスト膜２７０の厚さは、例えば１０μｍ程度とすることができる。
　次いで、図２Ｊに示す工程では、所定のマスクを介して図２Ｉに示すレジスト膜２７０を露光し、次いで露光処理されたレジスト膜２７０を現像することで、レジスト膜２７０に開口部２７０ｘを形成する。なお、説明の便宜上、図２Ｊ～図２Ｕまでは、図２Ｉに示す構造体の一部分（電極パッド１５０及び電極パッド２５０近傍）のみを拡大して示すことにする。図２Ｊにおける１４０及び２４０は、図２Ａ～図２Ｉでは省略されていた半導体集積回路１３０及び半導体集積回路２３０上にそれぞれ設けられている絶縁層である。絶縁層１４０及び２４０は、例えばＳｉ３Ｎ４やＳｉＯ２等から構成されている。絶縁層１４０及び２４０の厚さは、それぞれ半導体集積回路１３０及び半導体集積回路２３０との電気的絶縁が達成される例えば０．１μｍ～２．０μｍ程度とすることができる。
　次いで、図２Ｋに示す工程では、各半導体チップ２１０にビアホール２１０ｙを形成する。ビアホール２１０ｙは、開口部２７０ｘに対応する部分の半導体チップ２１０（基板本体２２０、半導体集積回路２３０、絶縁層２４０、及び電極パッド２５０）及び樹脂層１６０を貫通し、半導体基板１１１の各半導体チップ１１０の電極パッド１５０が露出するように形成する。ビアホール２１０ｙは、例えばドライエッチング等により形成することができる。ビアホール２１０ｙは、例えば平面視円形であり、その直径φ１は、例えば１μｍ～３０μｍ程度とすることができる。但し、ビアホール２１０ｙの直径φ１は、アスペクト比（＝深さＤ１／直径φ１）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１０ｙの直径φ１をアスペクト比（＝深さＤ１／直径φ１）が０．５以上５以下となるような値とすることにより、ビアホール２１０ｙを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１０ｙへの後述する金属層３８０の埋め込みやすさの向上等を実現できるからである。
　次いで、図２Ｌに示す工程では、図２Ｋに示すレジスト膜２７０を除去する。次いで、図２Ｍに示す工程では、絶縁層２４０の上面、電極パッド２５０の上面及び側面、ビアホール２１０ｙの壁面、ビアホール２１０ｙの底部に露出する電極パッド１５０の上面を覆うように絶縁層２８０を形成する。絶縁層２８０は、例えばプラズマＣＶＤ法等により形成することができる。絶縁層２８０の材料としては、例えばＳｉ３Ｎ４やＳｉＯ２等を用いることができる。絶縁層２８０の厚さは、例えば０．１μｍ～２．０μｍとすることができる。
　次いで、図２Ｎに示す工程では、ビアホール２１０ｙの壁面を除く部分の絶縁層２８０を除去する。絶縁層２８０の除去は、例えばＲＩＥ（Reactive Ion Etching）により行うことができる。この工程は、フォトマスクを使用せずに絶縁層２８０の所定部分のみを除去する工程であり、セルフアラインプロセスと称される。セルフアラインプロセスにより、ビアホール２１０ｙと電極パッド２５０とを正確に位置決めすることができる。又、部分的に電極パッドを設けない設計を用いることで、例えば電極パッドのないところはエッチングが進み、更に下層に設けた異なる半導体チップの電極パッドまでエッチングされ、深さの異なるビアホールを形成することができる。
　次いで、図２Ｏに示す工程では、絶縁層２４０の上面、電極パッド２５０の上面及び側面、絶縁層２８０の上面及び側面、ビアホール２１０ｙの底部に露出する電極パッド１５０の上面を覆うように金属層２９０を形成する。金属層２９０は、例えば無電解めっき法等により形成することができる。金属層２９０は、例えばスパッタ法、ＣＶＤ法等を用いて形成しても構わない。金属層２９０としては、例えばＴｉ層上にＣｕ層を積層した積層体等を用いることができる。金属層２９０として、例えばＴａ層上にＣｕ層を積層した積層体等を用いても構わない。又、埋め込む材料は設計基準を満足する導体でよく、Ｃｕの代わりにＷやＡｌ、又はドープトポリシリコン、或いはカーボンナノチューブ等の炭素材料や導電性ポリマの何れかを用いることができる。又、絶縁層の絶縁性が十分である場合は、バイヤ金属層を用いない埋め込み配線の組み合わせを選ぶことができる。
　次いで、図２Ｐに示す工程では、ビアホール２１０ｙの内部を除く金属層２９０の上面を覆うように感光性のレジスト膜３７０を形成する。レジスト膜３７０は、例えばドライフィルムレジストを金属層２９０の上面に貼付することにより形成することができる。レジスト膜３７０の厚さは、例えば１０μｍとすることができる。次いで、図２Ｑに示す工程では、所定のマスクを介して図２Ｐに示すレジスト膜３７０を露光し、次いで露光処理されたレジスト膜３７０を現像することで、レジスト膜３７０に開口部３７０ｘを形成する。開口部３７０ｘは、ビアホール２１０ｙ及びその周辺部の金属層２９０の上面を露出するように形成される。開口部３７０ｘは、例えば平面視円形であり、その直径φ２は、例えば１μｍ～３０μｍとすることができる。
　次いで、図２Ｒに示す工程では、図２Ｑに示すビアホール２１０ｙの内部及び開口部３７０ｘの一部に金属層３８０を形成する。金属層３８０は、例えば金属層２９０を給電層とする電解めっき法により、図２Ｑに示すビアホール２１０ｙの内部及び開口部３７０ｘの一部を充填するようにめっき膜を析出成長させることにより形成することができる。金属層３８０を構成するめっき膜としては、例えばＣｕめっき膜を用いることができる。次いで、図２Ｓに示す工程では、図２Ｒに示すレジスト膜３７０を除去する。
　次いで、図２Ｔに示す工程では、金属層３８０に覆われていない部分の金属層２９０を除去する。金属層２９０は、例えばウェットエッチング等により除去することができる。次いで図２Ｕに示す工程では、電極パッド２５０及び金属層３８０を覆うように金属層３９０を形成する。金属層３９０は、例えば絶縁層２４０上に電極パッド２５０及び金属層３８０を開口するレジスト膜を形成し、電極パッド２５０及び金属層３８０を給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。金属層３９０としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。金属層３９０として、例えばＮｉ層上にＰｄ層、Ａｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。
　次いで、図２Ｖに示す工程では、図２Ｉ～図２Ｕに示す工程を繰り返し、半導体チップ３１０及び４１０を積層する。ここでは、半導体基板１１１上に３層の半導体チップ２１０、３１０、及び４１０を積層したが、半導体基板１１１上に積層する半導体チップは１層、２層、又は４層以上であっても構わない。又、各層に積層する半導体チップは、同一の機能を有するものであっても、異なる機能を有するものであっても構わない。
　又、図２Ｖ等では、半導体チップ２１０等を同一形状に描いているが、これには限定されない。例えば、図２Ｖにおいて、３つの半導体チップ２１０として各々形状の異なる半導体チップを用いてもよい。
　次いで、図２Ｗに示す工程では、周知の方法で外部接続端子９１０を形成する。外部接続端子９１０を形成する場合には、金属層３９０として例えばＮｉ層を形成する。そして、ソルダーレジスト層４６０にＮｉ層を露出する開口部４６０ｘを形成し、更に、開口部４６０ｘ内に露出するＮｉ層上に外部接続端子９１０を形成する。外部接続端子９１０は、半導体装置１００と半導体装置１００の外部に設けられた配線基板等とを電気的に接続するために設けられた端子である。外部接続端子９１０としては、はんだボール、Ａｕバンプ、導電性ペースト等を用いることができる。外部接続端子９１０として、はんだボールを用いた場合には、外部接続端子９１０の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。
　次いで、図２Ｘに示す工程では、半導体基板１１１の背面をグラインダー等で研削し、半導体基板１１１を薄型化する。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。薄型化後の半導体基板１１１の厚さは、例えば１μｍ～１００μｍ程度とすることができる。
　次いで、図２Ｘに示す工程の後、図２Ｘに示す構造体を、切断位置Ｃにおいてダイシングブレード等により切断して個片化することにより、図１に示す半導体装置１００が製造される。なお、半導体チップの積層体を複数有するように切断位置Ｃを設けてもよい。例えば、機能Ａを有する半導体チップの積層体と、機能Ａとは異なる機能Ｂを有する半導体チップの積層体とを含むように切断位置Ｃを設けてもよい。この際、機能Ａを有する半導体チップの積層体の平面形状と、機能Ｂを有する半導体チップの積層体の平面形状とは、同一でなくてもよい。
　このように、第１の実施の形態によれば、主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板を準備し、準備した半導体基板の主面上に絶縁層を形成する。そして、主面側に半導体集積回路を有する個片化された半導体チップを、背面を前記絶縁層と対向させ、前記絶縁層を介して半導体基板に形成された半導体チップ上に積層する。そして、個片化された半導体チップを貫通するビアホールを形成し、個片化された半導体チップの電極パッドと半導体基板に形成された半導体チップの電極パッドとをビアホールに充填された金属層を介して電気的に接続する。
　このような工程を繰り返すことにより、半導体基板上に複数の半導体チップを積層し、異なる層の半導体チップ同士を信号伝達可能に接続することができる。その結果、半導体チップ同士を接続する際に、ビアホールにバンプを形成する工程が必要なくなるため、生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。
　又、第１の実施の形態によれば、半導体集積回路が形成されている面と、半導体集積回路が形成されていない面とを対向させるように半導体チップ同士を接合するため、単純に同様の工程を繰り返すだけで半導体基板上に２層以上の半導体チップを積層することが可能となり、生産性が高く製造コストの低減を図ることが可能な半導体装置の製造方法を提供することができる。
　又、第１の実施の形態によれば、ビアホールは薄型化された半導体チップに形成され、深いビアホールを形成する必要がないため、ビアホールの孔加工や金属充填の時間が長くなったり、又、必要な材料が増えたりすることがなく、半導体装置の製造コストの上昇を防止することができる。
　又、第１の実施の形態によれば、半導体チップを極めて薄型化してからビアホールを形成するため、ビアホールのサイズや密度が異なってもビアホール先端部分の直径が変わる度合いを軽減することが可能となり、電気的接続の際の抵抗値のばらつきを軽減し信頼性を向上することができる。
　又、第１の実施の形態によれば、半導体基板上に個片化された半導体チップを積層するため、異なるデバイスサイズの半導体チップ同士を容易に積層することができる。
　〈第１の実施の形態の変形例１〉
　第１の実施の形態の変形例１では、予め薄型化した複数の半導体チップを支持体を用いないで半導体基板上に搭載し、半導体基板上で各半導体チップの主面及び側面を樹脂層で封止する例を示す。又、積層された半導体チップの電極間を、第１の実施の形態とは異なる方法で電気的に接続する例を示す。なお、第１の実施の形態の変形例１において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　図３Ａ～図３Ｊは、第１の実施の形態の変形例１に係る半導体装置の製造工程を例示する図である。
　始めに、図３Ａに示す工程では、半導体ウェハの背面をグラインダー等で研削して薄型化した後、ダイシングして個片化した複数の半導体チップ２１０を準備する。各半導体チップ２１０の厚さは、例えば１μｍ～１００μｍ程度とすることができる。
　次いで、図３Ｂに示す工程では、図２Ｆに示す工程と同様にして、主面１１１ａ側に樹脂層１６０を形成した半導体基板１１１を準備する。そして、半導体基板１１１の主面１１１ａに、樹脂層１６０を介して、各半導体チップ２１０を接合する。具体的には、最初に、図２Ｇに示す工程と同様にアライメントして、各半導体チップ２１０の背面が、半導体基板１１１の主面１１１ａに形成されている樹脂層１６０と接するように配置する。次に、図２Ｇに示す工程と同様に加熱及び押圧し、各半導体チップ２１０の背面と樹脂層１６０の面１６０ａとを圧着させる。これにより、樹脂層１６０は硬化し、各半導体チップ２１０は半導体基板１１１の主面１１１ａ側に接合される。
　次いで、図３Ｃに示す工程では、図２Ｄに示す工程と同様にして、樹脂層１６０の面１６０ａに、各半導体チップ２１０の主面及び側面を封止する樹脂層２５５を形成する。次いで、図３Ｄに示す工程では、樹脂層２５５の上面を覆うように感光性のレジスト膜２７０を形成する。レジスト膜２７０は、例えば液状レジストを樹脂層２５５の上面に塗布することにより形成する。レジスト膜２７０の厚さは、例えば１０μｍ程度とすることができる。
　次いで、図３Ｅに示す工程では、図２Ｊに示す工程と同様にして図３Ｄに示すレジスト膜２７０に開口部を形成し、図２Ｋに示す工程と同様にして各半導体チップ２１０にビアホール２１０ｙを形成する。その後、図２Ｌに示す工程と同様にして図３Ｄに示すレジスト膜２７０を除去する。なお、説明の便宜上、図３Ｅ～図３Ｊまでは、図３Ｄに示す構造体の一部分（電極パッド１５０及び電極パッド２５０近傍）のみを拡大して示すことにする。図３Ｅにおける１４０及び２４０は、図３Ａ～図３Ｄでは省略されていた、半導体集積回路１３０及び半導体集積回路２３０上に設けられている絶縁層である。
　次いで、図３Ｆに示す工程では、図３Ｅに示す樹脂層２５５上にレジスト膜（図示せず）を形成する。そして、レジスト膜に開口部（図示せず）を形成し、レジスト膜の開口部内に露出する樹脂層２５５を除去して開口部２５５ｘを形成する。その後、レジスト膜を除去する。この工程により、開口部２５５ｘ内に電極パッド２５０が露出する。次いで、図３Ｇに示す工程では、図２Ｍに示す工程と同様にして絶縁層２８０を形成し、図２Ｎに示す工程と同様にしてビアホール２１０ｙの壁面を除く部分の絶縁層２８０を除去する。次いで、図３Ｈに示す工程では、図２Ｏに示す工程と同様にして、金属層２９０を形成する。
　次いで、図３Ｉに示す工程では、金属層２９０上に金属層３８５を形成する。金属層３８５は、例えば金属層２９０を給電層とする電解めっき法でめっき膜を析出成長させることにより形成することができる。金属層３８５を構成するめっき膜としては、例えばＣｕめっき膜を用いることができる。次いで、図３Ｊに示す工程では、樹脂層２５５上に形成されている金属層２９０及び３８５を除去する。金属層２９０及び３８５は、例えばＣＭＰ等により除去することができる。樹脂層２５５の表面と金属層２９０及び３８５の表面とは、略面一となる。
　次いで、図３Ｊに示す構造体上に樹脂層を形成した後、図３Ａ～図３Ｊに示す工程を繰り返し、半導体チップ３１０及び４１０を積層する。そして、図２Ｗに示す工程と同様に周知の方法で外部接続端子９１０を形成した後、ダイシングブレード等により切断して個片化することにより、図１に対応する半導体装置が製造される。なお、図３Ｅ～図３Ｊに示す工程を、図２Ｊ～図２Ｕに示す工程に置換してもよい。
　このように、第１の実施の形態の変形例１によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、予め薄型化した複数の半導体チップを半導体基板上に搭載し、半導体基板上で各半導体チップの主面及び側面を樹脂層で封止することにより、支持体を用いる必要がなくなるため、製造工程を簡略化することができる。
　〈第１の実施の形態の変形例２〉
　第１の実施の形態の変形例２では、予め薄型化した複数の半導体チップを支持体を用いないで半導体基板上に搭載し、第１の実施の形態の変形例１とは異なる方法により、半導体基板上で各半導体チップの側面を樹脂層で封止する例を示す。なお、第１の実施の形態の変形例２において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　図４Ａ～図４Ｄは、第１の実施の形態の変形例２に係る半導体装置の製造工程を例示する図である。
　始めに、図４Ａに示す工程では、図２Ｆに示す工程と同様にして、主面１１１ａ側に樹脂層１６０を形成した半導体基板１１１を準備する。そして、半導体基板１１１の主面１１１ａに、樹脂層１６０を介して、枠部材９９０を接合する。枠部材９９０は、例えば、平面形状が円形の部材に、半導体チップ２１０を挿入可能な大きさの開口部９９０ｘを複数個形成したものである。枠部材９９０は、半導体チップ２１０と同程度の厚さとされている。枠部材９９０としては、例えば、シリコンやガラス等を用いることができる。
　次いで、図３Ａと同様の工程を実行後、図４Ｂに示す工程では、半導体基板１１１の主面１１１ａに接合された枠部材９９０の各開口部９９０ｘ内に、樹脂層１６０を介して、それぞれ半導体チップ２１０を接合する。具体的には、最初に、図２Ｇに示す工程と同様にアライメントして、各半導体チップ２１０の背面が、半導体基板１１１の主面１１１ａに形成されている樹脂層１６０と接するように配置する。次に、図２Ｇに示す工程と同様に加熱及び押圧し、各半導体チップ２１０の背面と樹脂層１６０の面１６０ａとを圧着させる。これにより、樹脂層１６０は硬化し、各半導体チップ２１０は半導体基板１１１の主面１１１ａ側に接合される。又、各半導体チップ２１０の側面と枠部材９９０の各開口部９９０ｘの側面との間には、平面形状が額縁状である隙間９９０ｙが形成される。
　次いで、図４Ｃに示す工程では、樹脂層１６０の面１６０ａに、各半導体チップ２１０の側面を封止する樹脂層２５５を形成する。具体的には、例えば、ディスペンサー等を用いて各隙間９９０ｙに樹脂層２５５となる樹脂を充填し、充填した樹脂をガラス等からなる押圧部材９７５により半導体基板１１１側に押圧しながら所定の温度に加熱して樹脂を硬化させる。その後、押圧部材９７５を取り外す。
　なお、枠部材９９０を用いずに、隣接する半導体チップ２１０の側面間にディスペンサー等を用いて樹脂を塗布する方法も考えられるが、樹脂層１６０の外縁部に塗布された樹脂がだれて所望の形状の樹脂層が形成できない虞がある。そこで、枠部材９９０を用いることが好ましい。但し、開口部９９０ｘを有する枠部材９９０に代えて、樹脂層１６０の面１６０ａの外縁部のみに配置される環状の枠部材を用いても構わない。つまり、全ての半導体チップ２１０を囲むような環状の枠部材を用いても構わない。
　次いで、図４Ｄに示す工程では、各半導体チップ２１０の主面、樹脂層２５５の上面、及び枠部材９９０の上面を覆うように感光性のレジスト膜２７０を形成する。レジスト膜２７０は、例えば液状レジストを各半導体チップ２１０の主面、樹脂層２５５の上面、及び枠部材９９０の上面に塗布することにより形成する。レジスト膜２７０の厚さは、例えば１０μｍ程度とすることができる。
　次いで、図３Ｅ～図３Ｊと同様の工程を実行し、更に、図３Ｊに示す構造体上に樹脂層を形成した後、図３Ａ～図３Ｊに示す工程を繰り返し、半導体チップ３１０及び４１０を積層する。そして、図２Ｗに示す工程と同様に周知の方法で外部接続端子９１０を形成した後、ダイシングブレード等により切断して個片化することにより、図１に対応する半導体装置が製造される。なお、図３Ｅ～図３Ｉに示す工程を、図２Ｊ～図２Ｕに示す工程に置換してもよい。
　このように、第１の実施の形態の変形例２によれば、第１の実施の形態及び第１の実施の形態の変形例１と同様の効果を奏する。
　〈第２の実施の形態〉
　第２の実施の形態では、積層された半導体チップの電極間を、樹脂層に形成した接続孔を介して電気的に接続する例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　［第２の実施の形態に係る半導体装置の構造］
　始めに、第２の実施の形態に係る半導体装置の構造について説明する。図５は、第２の実施の形態に係る半導体装置を例示する断面図である。図５を参照するに、第２の実施の形態に係る半導体装置１００Ａは、接続孔であるビアホール２１０ｙが樹脂層２５５を貫通して形成され、半導体チップ２１０の電極パッド２５０と半導体チップ１１０の配線１５５とが、ビアホール２１０ｙ内及び樹脂層２５５上に形成された金属層３８０を介して電気的に接続されている点を除いて、第１の実施の形態に係る半導体装置１００（図１参照）と同様に構成される。配線１５５は、例えばＣｕ等からなり、電極パッド１５０と電気的に接続されている。
　［第２の実施の形態に係る半導体装置の製造工程］
　続いて、第２の実施の形態に係る半導体装置の製造工程について説明をする。図６Ａ～図６Ｇは、第２の実施の形態に係る半導体装置の製造工程を例示する図である。
　始めに、第１の実施の形態の図２Ａから図２Ｅと同様の工程を実行後、図６Ａに示す工程では、図２Ｆに示す工程と同様に半導体基板１１１を準備し、半導体基板１１１の主面１１１ａ側に樹脂層１６０を形成する。なお、図６Ａでは、半導体基板１１１において、図２Ｆでは省略されていた配線１５５を図示している点が図２Ｆと相違する。配線１５５は、例えばＣｕ等からなり、電極パッド１５０と電気的に接続されている。
　次いで、第１の実施の形態の図２Ｇから図２Ｉと同様の工程を実行後、図６Ｂに示す工程では、所定のマスクを介して図２Ｉに示すレジスト膜２７０を露光し、次いで露光処理されたレジスト膜２７０を現像することで、レジスト膜２７０に開口部２７０ｘを形成する。但し、図２Ｊに示す工程では、開口部２７０ｘは電極パッド２５０上に形成したが、本工程では、半導体基板１１１の配線１５５上に形成する。なお、説明の便宜上、図６Ｂ～図６Ｇまでは、図６Ａに示す構造体の一部分（電極パッド１５０、配線１５５、及び電極パッド２５０近傍）のみを拡大して示すことにする。
　次いで、図６Ｃに示す工程では、図２Ｋに示す工程と同様にして、各半導体チップ２１０にビアホール２１０ｙを形成する。但し、本工程では、半導体基板１１１の配線１５５の上面を露出するようにビアホール２１０ｙを形成する。その後、図２Ｌに示す工程と同様にして図６Ｂに示すレジスト膜２７０を除去する。次いで、図６Ｄに示す工程では、図２Ｍに示す工程と同様にして絶縁層２８０を形成し、図２Ｎに示す工程と同様にしてビアホール２１０ｙの壁面を除く部分の絶縁層２８０を除去する。
　次いで、図６Ｅに示す工程では、図２Ｏに示す工程と同様にして、金属層２９０を形成する。そして、図２Ｐ及び図２Ｑに示す工程と同様にして、ビアホール２１０ｙ及び電極パッド２５０を含む領域を露出する開口部３７０ｘを有するレジスト膜３７０を形成する。次いで、図６Ｆに示す工程では、図２Ｒに示す工程と同様にして、図６Ｅに示すビアホール２１０ｙの内部及び開口部３７０ｘの一部に金属層３８０を形成する。
　次いで、図６Ｇに示す工程では、図６Ｆに示すレジスト膜３７０を除去した後、図２Ｔに示す工程と同様にして金属層３８０に覆われていない部分の金属層２９０を除去する。そして、図２Ｕに示す工程と同様にして、金属層３８０を覆うように金属層３９０を形成する。次いで、図２Ｖ～図２Ｘと同様な工程を実行し、更に切断位置Ｃにおいてダイシングブレード等により切断して個片化することにより、図５に示す半導体装置１００Ａが製造される。
　なお、図７に示す半導体装置１００Ｂのように、半導体チップ２１０と半導体チップ３１０との間、及び半導体チップ３１０と半導体チップ４１０との間を、図６Ｂ～図６Ｇと同様の工程を実行して、それぞれ樹脂層３５５及び４５５に形成したビアホール３１０ｙ及び４１０ｙを介して電気的に接続してもよい。又、同一の層に、半導体チップを貫通するビアホールと、樹脂層を貫通するビアホールが混在してもよい。
　このように、第２の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、積層された半導体チップの電極間を、樹脂層に形成したビアホールを介して電気的に接続することにより、半導体チップ内にビアホールを形成できない場合であっても、半導体チップを迂回して下層の半導体チップと電気的に接続することが可能となり、配線設計の自由度を向上することができる。
　〈第３の実施の形態〉
　［第３の実施の形態に係る半導体装置の構造］
　始めに、第３の実施の形態に係る半導体装置の構造について説明する。図８は、第３の実施の形態に係る半導体装置を例示する断面図である。第３の実施の形態に係る半導体装置１００Ｃは、上下に隣接する半導体チップの金属パッド同士を接続するビアホール及び金属層が、１個から４個に変更された点を除いて、第１の実施の形態に係る半導体装置１００（図１参照）と同様に構成される。
　図８において、２１０ｚ～４１０ｚはビアホールを、３８０ａ～５８０ａはビアホール２１０ｚ～４１０ｚを充填する金属層を示している。ビアホール及び金属層は、各半導体チップの１個の金属パッドに対して４個ずつ設けられている。
　このように、１つの金属パッドに対して複数個のビアホール及び金属層を設けることにより、金属パッド同士の接続信頼性を向上することができる。又、直下の半導体基板に金属パッドを設計しなければ、一つ以上の下層の半導体基板に対しビアホール及び金属層を設けることができる。この方式では、同じ電気信号、或いは異なる電気信号を所望の半導体基板に接続することができる。又、ビアホール径が小さくなるため、ビアホール及び金属層を設ける工程に要する時間を短縮することができる。なお、１個の金属パッドに対して設けられるビアホール及び金属層の数は、２個、３個又は５個以上であっても構わない。
　［第３の実施の形態に係る半導体装置の製造工程］
　続いて、第３の実施の形態に係る半導体装置の製造工程について説明をする。図９Ａ～図９Ｆは、第３の実施の形態に係る半導体装置の製造工程を例示する図である。なお、第１の実施の形態に係る半導体装置の製造工程と類似する部分に関しては、説明を省略する場合がある。
　始めに、図２Ａ～図２Ｉと同様の工程を行う。次いで、図９Ａ及び図９Ｂに示す工程では、所定のマスクを介して図２Ｉに示すレジスト膜２７０を露光し、次いで露光処理されたレジスト膜２７０を現像することで、レジスト膜２７０に開口部２７０ｙを形成する。図９Ａは断面図であり、図９Ｂは平面図である。なお、説明の便宜上、図９Ａ～図９Ｆまでは、図２Ｉに示す構造体の一部分（電極パッド１５０及び電極パッド２５０近傍）のみを拡大して示すことにする。
　次いで、図９Ｃに示す工程では、半導体チップ２１０にビアホール２１０ｚを形成する。ビアホール２１０ｚは、開口部２７０ｙに対応する部分の半導体チップ２１０（基板本体２２０、半導体集積回路２３０、絶縁層２４０、及び電極パッド２５０）及び樹脂層１６０を貫通し、半導体チップ１１０の電極パッド１５０が露出するように形成する。ビアホール２１０ｚは、例えばドライエッチング等により形成することができる。ビアホール２１０ｚは、例えば平面視円形であり、その直径φ３は、例えば１μｍ～１０μｍとすることができる。但し、ビアホール２１０ｚの直径φ３は、アスペクト比（＝深さＤ２／直径φ３）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１０ｚの直径φ３をアスペクト比（＝深さＤ２／直径φ３）が０．５以上５以下となるような値とすることにより、ビアホール２１０ｚを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１０ｚへの金属層３８０ａの埋め込みやすさの向上等を実現できるからである。
　次いで、図９Ｄに示す工程では、図９Ｃに示すレジスト膜２７０を除去する。次いで、図２Ｍ～図２Ｓと同様な工程を行い、図９Ｅに示すようにビアホール２１０ｚに金属層３８０ａを充填する。次いで、金属層３８０ａに覆われていない部分の金属層２９０を、例えばウェットエッチング等により除去した後、図９Ｆに示すように、電極パッド２５０及び金属層３８０ａを覆うように金属層３９０を形成する。金属層３９０は、例えば絶縁層２４０上に電極パッド２５０及び金属層３８０ａを開口するレジスト膜を形成し、電極パッド２５０及び金属層３８０ａを給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。
　以降、第１の実施の形態と同様の工程を繰り返すことにより、図８に示す半導体装置１００Ｃが製造される。
　このように、第３の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、ビアホール径が小さくなるため、ビアホール及び金属層を設ける工程に要する時間を短縮することができると共に、１つの金属パッドに対して複数個のビアホール及び金属層を設けることにより金属パッド同士の接続信頼性を向上することができる。
　〈第４の実施の形態〉
　［第４の実施の形態に係る半導体装置の構造］
　始めに、第４の実施の形態に係る半導体装置の構造について説明する。図１０は、第４の実施の形態に係る半導体装置を例示する断面図である。第４の実施の形態に係る半導体装置１００Ｄは、第３の実施の形態に係る半導体装置１００Ｃでは4個のビアホール及び金属層に対して1個設けられていた金属パッドを、１個のビアホール及び金属層に対して1個設けるようにした点を除いて、第３の実施の形態に係る半導体装置１００Ｃと同様に構成される。
　図１０において、１５０ａ及び１５０ｂ～４５０ａ及び４５０ｂは金属パッドを示している。金属パッドは、１個のビアホール及び金属層に対して1個設ずつ設けられている。
　このように、１つの金属パッドに対して１個のビアホール及び金属層を設けることにより、隣接する金属パッドに同一の信号を割り当てた場合には、第３の実施の形態と同様に金属パッド同士の接続信頼性を向上することができる。又、隣接する金属パッドに異なる信号を割り当てた場合には、配線設計の自由度を高めることができる。
　［第４の実施の形態に係る半導体装置の製造工程］
　続いて、第４の実施の形態に係る半導体装置の製造工程について説明をする。図１１Ａ～図１１Ｆは、第４の実施の形態に係る半導体装置の製造工程を例示する図である。なお、第１の実施の形態又は第２の実施の形態に係る半導体装置の製造工程と類似する部分に関しては、説明を省略する場合がある。
　始めに、図２Ａ～図２Ｉと同様の工程を行う。次いで、図１１Ａ及び図１１Ｂに示す工程では、所定のマスクを介して図２Ｉに示すレジスト膜２７０を露光し、次いで露光処理されたレジスト膜２７０を現像することで、レジスト膜２７０に開口部２７０ｙを形成する。図１１Ａは断面図であり、図１１Ｂは平面図である。なお、説明の便宜上、図１１Ａ～図１１Ｆまでは、図２Ｉに示す構造体の一部分（電極パッド１５０及び電極パッド２５０近傍）のみを拡大して示すことにする。
　次いで、図１１Ｃに示す工程では、半導体チップ２１０にビアホール２１０ｚを形成する。ビアホール２１０ｚは、開口部２７０ｙに対応する部分の半導体チップ２１０（基板本体２２０、半導体集積回路２３０、絶縁層２４０、及び電極パッド２５０）及び樹脂層１６０を貫通し、半導体チップ１１０の電極パッド１５０ａ及び１５０ｂが露出するように形成する。ビアホール２１０ｚは、例えばドライエッチング等により形成することができる。ビアホール２１０ｚは、例えば平面視円形であり、その直径φ３は、例えば１μｍ～１０μｍとすることができる。但し、ビアホール２１０ｚの直径φ３は、アスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１ｚの直径φ７をアスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることにより、ビアホール２１０ｚを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１０ｚへの金属層３８０ｂの埋め込みやすさの向上等を実現できるからである。
　次いで、図１１Ｄに示す工程では、図１１Ｃに示すレジスト膜２７０を除去する。次いで、図２Ｍ～図２Ｓと同様な工程を行い、図１１Ｅに示すようにビアホール２１０ｚに金属層３８０ｂを充填する。次いで、金属層３８０ｂに覆われていない部分の金属層２９０を、例えばウェットエッチング等により除去した後、図１１Ｆに示すように、電極パッド２５０及び金属層３８０ｂを覆うように金属層３９０ａを形成する。金属層３９０ａは、例えば絶縁層２４０上に電極パッド２５０及び金属層３８０ｂを開口するレジスト膜を形成し、電極パッド２５０及び金属層３８０ｂを給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。
　以降、第１の実施の形態と同様の工程を繰り返すことにより、図１０に示す半導体装置１００Ｄが製造される。
　このように、第４の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、隣接する金属パッドに同一の信号を割り当てた場合には、第３の実施の形態と同様に金属パッド同士の接続信頼性を向上することができる。又、隣接する金属パッドに異なる信号を割り当てた場合には、配線設計の自由度を高めることができる。
　〈第５の実施の形態〉
　［第５の実施の形態に係る半導体装置の構造］
　始めに、第５の実施の形態に係る半導体装置の構造について説明する。図１２は、第５の実施の形態に係る半導体装置を例示する断面図である。第５の実施の形態に係る半導体装置１００Ｅは、第４の実施の形態に係る半導体装置１００Ｄでは全ての半導体チップの全てのビアホールに対応する位置に設けられていた金属パッドを、一部設けないようにし、金属パッドが設けられた半導体チップ同士をビアホール及び金属層で直接接続している点を除いて、第４の実施の形態に係る半導体装置１００Ｄと同様に構成される。
　このように、金属パッドを一部の半導体チップのみに設けることにより、隣接していない半導体チップ同士をビアホール及び金属層で直接接続することができるため、配線設計の自由度を高めることができる。
　［第５の実施の形態に係る半導体装置の製造工程］
　続いて、第５の実施の形態に係る半導体装置の製造工程について説明をする。図１３Ａ～図１３Ｈは、第５の実施の形態に係る半導体装置の製造工程を例示する図である。なお、第１の実施の形態から第４の実施の形態に係る半導体装置の製造工程と類似する部分に関しては、説明を省略する場合がある。
　始めに、図２Ａ～図２Ｉと同様の工程を行う。次いで、図１３Ａ及び図１３Ｂに示す工程では、所定のマスクを介して図２Ｉに示すレジスト膜２７０を露光し、次いで露光処理されたレジスト膜２７０を現像することで、レジスト膜２７０に開口部２７０ｚを形成する。図１３Ａは断面図であり、図１３Ｂは平面図である。なお、説明の便宜上、図１３Ａ～図１３Ｈまでは、図２Ｉに示す構造体の一部分（電極パッド１５０及び電極パッド２５０ｂ近傍）のみを拡大して示すことにする。
　次いで、図１３Ｃに示す工程では、半導体チップ２１０にビアホール２１０ｚを形成する。ビアホール２１０ｚは、開口部２７０ｚに対応する部分の半導体チップ２１０（基板本体２２０、半導体集積回路２３０、絶縁層２４０、及び電極パッド２５０ｂ）及び樹脂層１６０を貫通し、半導体チップ１１０の電極パッド１５０ａ及び１５０ｂが露出するように形成する。ビアホール２１０ｚは、例えばドライエッチング等により形成することができる。ビアホール２１０ｚは、例えば平面視円形であり、その直径φ３は、例えば１μｍ～１０μｍとすることができる。但し、ビアホール２１０ｚの直径φ３は、アスペクト比（＝深さＤ２／直径φ３）が０．５以上５以下となるような値とすることが好ましい。ビアホール２１０ｚの直径φ３をアスペクト比（＝深さＤ２／直径φ７）が０．５以上５以下となるような値とすることにより、ビアホール２１０ｚを形成する際のエッチングの加工速度（スループット）の向上や、ビアホール２１０ｚへの金属層３８０ｂの埋め込みやすさの向上等を実現できるからである。
　次いで、図１３Ｄに示す工程では、図１３Ｃに示すレジスト膜２７０を除去する。次いで、図２Ｍ～図２Ｎと同様な工程を行った後、図１３Ｅに示すように、絶縁層２４０の上面、電極パッド２５０ｂの上面及び側面、絶縁層２８０の上面、ビアホール２１０ｚの底部に露出する電極パッド１５０ａ及び１５０ｂの上面を覆うように金属層２９０を形成する。金属層２９０は、例えば無電解めっき法等により形成することができる。金属層２９０は、例えばスパッタ法、ＣＶＤ法等を用いて形成しても構わない。金属層２９０としては、例えばＴｉ層上にＣｕ層を積層した積層体等を用いることができる。金属層２９０として、例えばＴａ層上にＣｕ層を積層した積層体等を用いても構わない。又、埋め込む材料は設計基準を満足する導体でよく、Ｃｕの代わりにＷやＡｌ、又はドープトポリシリコン、或いはカーボンナノチューブ等の炭素材料や導電性ポリマの何れかを用いることができる。又、絶縁層の絶縁性が十分である場合は、バイヤ金属層を用いない埋め込み配線の組み合わせを選ぶことができる。
　次いで図１３Ｆに示す工程では、ビアホール２１０ｚの内部を除く金属層２９０の上面を覆うように感光性のレジスト膜３７０を形成する。レジスト膜３７０は、例えばドライフィルムレジストを金属層２９０の上面に貼付することにより形成することができる。レジスト膜２７０の厚さは、例えば１０μｍとすることができる。その後、所定のマスクを介してレジスト膜３７０を露光し、次いで露光処理されたレジスト膜３７０を現像することで、レジスト膜３７０に開口部３７０ｙを形成する。開口部３７０ｙは電極パッド２５０ｂが形成されている部分に対応するビアホール２１０ｚ上のみに形成される。
　次いで、図２Ｒ～図２Ｔと同様な工程を行い、図１３Ｇに示すように、金属層３８０ｂに覆われていない部分の金属層２９０を除去する。次いで図１３Ｈに示す工程では、電極パッド２５０ｂ及び金属層３８０ｂを覆うように金属層３９０ａを形成する。金属層３９０ａは、例えば絶縁層２４０上に電極パッド２５０ｂ及び金属層３８０ｂを開口するレジスト膜を形成し、電極パッド２５０ｂ及び金属層３８０ｂを給電層とする電解めっき法により、開口部を充填するようにめっき膜を析出成長させ、その後レジスト膜を除去することにより形成することができる。
　以降、第１の実施の形態と同様の工程を繰り返すことにより、図１２に示す半導体装置１００Ｅが製造される。なお、金属層が充填されていないビアホールは、電極パッドを有する半導体チップを積層した後に、第１の実施の形態と同様な方法により充填される。
　なお、金属パッドをどの半導体基板のどの位置に設け、どの位置に設けないかは、任意に決定することができ、図１２に例示した態様には限定されない。
　このように、第５の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、全ての半導体チップの全てのビアホールに対応する位置に設けられていた金属パッドを、一部設けないようにすることにより、隣接していない半導体チップ同士をビアホール及び金属層で直接接続することができるため、配線設計の自由度を高めることができる。
　〈第６の実施の形態〉
　第１～第５の実施の形態では、半導体基板上に半導体チップを積層し、異なる層の半導体チップ同士を信号伝達可能に接続する半導体装置の製造方法を例示した。しかしながら、積層する層は半導体チップでなくてもよく、半導体チップを有しない構造層を一部に含んでいても構わない。そこで、第６の実施の形態では、半導体チップを有しない構造層を含む半導体装置の製造方法を例示する。ここで、構造層とは、シリコン基板、金属層、絶縁層等を含む半導体チップを有しない全ての層を指すものとする。
　［第６の実施の形態に係る半導体装置の構造］
　始めに、第６の実施の形態に係る半導体装置の構造について説明する。図１４は、第６の実施の形態に係る半導体装置を例示する断面図である。第６の実施の形態に係る半導体装置１００Ｆは、図１に示す第１の実施の形態に係る半導体装置１００の樹脂層３６０と半導体チップ４１０との間に構造層８１０及び樹脂層８６０を設けた点を除いて、半導体装置１００（図１参照）と同様に構成される。
　図１４に示す半導体装置１００Ｆにおいて、構造層８１０は、樹脂層３６０を介して半導体チップ３１０上に積層され、半導体チップ４１０は樹脂層８６０を介して構造層８１０上に積層されている。構造層８１０には、半導体チップ３１０と４１０とを電気的に接続するためのビアホール（図示せず）や金属層（図示せず）等が設けられている。樹脂層８６０としては、樹脂層１６０等と同様の材料を用いることができる。
　構造層８１０は、半導体チップを有しないシリコン基板８１０ｃと、絶縁膜８１０ｄと、溝８１０ｘとを有する。溝８１０ｘはシリコン基板８１０ｃの半導体チップ４１０側に設けられ、溝８１０ｘを含むシリコン基板８１０ｃの表面には、例えばＳｉ３Ｎ４やＳｉＯ２等から構成されている絶縁膜８１０ｄが形成されている。シリコン基板８１０ｃは、絶縁膜８１０ｄにより、隣接する半導体チップ４１０と絶縁されている。溝８１０ｘには例えば水やエタノール等の冷却媒体が充填されており、溝８１０ｘは冷媒流路として機能する。溝８１０ｘの形状や形成位置は任意で構わない。
　このように、半導体装置において積層する層は半導体チップには限定されず、半導体チップを有しない構造層を一部に含んでも構わない。半導体装置において積層する構造層に、例えば冷媒流路を有するシリコン基板を含めることにより、半導体チップで発生する熱を放熱する冷却機能を持たせることができる。冷却機能を有する構造層は、特にＣＰＵ等の発熱の大きなデバイスを含む半導体チップに隣接して設けると有効である。なお、半導体装置は、半導体チップを有しない構造層を複数層含んでも構わない。
　［第６の実施の形態に係る半導体装置の製造工程］
　続いて、第６の実施の形態に係る半導体装置の製造工程について説明をする。
　始めに、構造層８１０を準備する。具体的には、シリコン基板８１０ｃを所定の外径に加工し、一方の面に溝８１０ｘを形成する。溝８１０ｘは、例えばＤＲＩＥ（Deep Reactive Ion Etching）等により形成することができる。そして、溝８１０ｘを含むシリコン基板８１０ｃの表面に絶縁膜８１０ｄを形成する。絶縁膜８１０ｄは、例えばプラズマＣＶＤ法等により形成することができる。以上の工程により、構造層８１０が完成する。
　次いで、図２Ａ～図２Ｘと同様の工程により、半導体チップ１１０から半導体チップ３１０、樹脂層３６０、構造層８１０、樹脂層８６０及び半導体チップ４１０を順次積層しビアホールや金属層等を形成することにより、半導体装置１００Ｆが完成する。
　以上、半導体チップを有しないシリコン基板を含む構造層を含む半導体装置の製造方法を例示したが、構造層は半導体チップを有しないシリコン基板以外に、Ｃｕ等の金属層やエポキシ樹脂等の絶縁層を含んでも構わないし、ＭＥＭＳを有する構造であっても構わない。ＭＥＭＳの一例としては、圧力センサや加速度センサ等を挙げることができる。
　このように、第６の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、半導体装置に半導体チップを有しない構造層を設けることにより、半導体チップで発生する熱を放熱する冷却機能等を実現することができる。
　〈第７の実施の形態〉
　第７の実施の形態では、図１に示す半導体装置１００と図７に示す半導体装置１００Ｂとを同時に作製する例を示す。なお、第７の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。図１５Ａ及び図１５Ｂは、第７の実施の形態に係る半導体装置の製造工程を例示する図である。
　始めに、第１の実施の形態の図２Ａから図２Ｅと同様の工程を実行後、図１５Ａに示す工程では、図２Ｆに示す工程と同様に半導体基板１１１を準備し、半導体基板１１１の主面１１１ａ側に樹脂層１６０を形成する。なお、図１５Ａでは、半導体基板１１１において、領域Ａには電極パッド１５０と電気的に接続された配線１５５（後述の図１５Ｂで樹脂層に形成された金属層３８０と電気的に接続される部分）が形成されている。
　次いで、第１の実施の形態の図２Ｇから図２Ｉと同様の工程を実行後、領域Ａについては第２の実施の形態の図６Ｂから図６Ｇと同様の工程を実行する。又、Ａ以外の領域については、第１の実施の形態の図２Ｊから図２Ｖと同様の工程を実行する。これにより、図１５Ｂに示す構造体が作製される。つまり、領域Ａでは積層された半導体チップの電極間は樹脂層に形成した接続孔（ビアホール）を介して電気的に接続され、Ａ以外の領域では積層された半導体チップの電極間は半導体チップに形成した接続孔（ビアホール）を介して電気的に接続される。
　次いで、図２Ｗに示す工程と同様に周知の方法で外部接続端子９１０を形成した後、切断位置Ｃにおいてダイシングブレード等により切断して個片化することにより、領域Ａから図７に示す半導体装置１００Ｂが製造され、Ａ以外の領域から図１に示す半導体装置１００が製造される。
　このように、第７の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、積層された半導体チップの電極間を樹脂層に形成した接続孔（ビアホール）を介して電気的に接続した半導体装置と、積層された半導体チップの電極間を半導体チップに形成した接続孔（ビアホール）を介して電気的に接続した半導体装置とを同時に作製することが可能となり、製造工程を効率化できる。
　〈第８の実施の形態〉
　第８の実施の形態では、複数の半導体チップが形成された半導体基板（ウェハ）を、半導体基板（ウェハ）状態のまま複数個積層し、その後個片化して複数の半導体チップの積層体を複数個作製する（所謂ウェハオンウェハ、以降、ＷＯＷという）。そして、ＷＯＷ技術で作製した積層体を更に他の半導体基板（ウェハ）に積層後個片化する例を示す。なお、第８の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　［第８の実施の形態に係る半導体装置の構造］
　始めに、第８の実施の形態に係る半導体装置の構造について説明する。図１６は、第８の実施の形態に係る半導体装置を例示する断面図である。図１６を参照するに、第８の実施の形態に係る半導体装置１００Ｇにおいて、半導体チップ１１０上には樹脂層１６０を介して積層体６００が積層されている。積層体６００の側面は封止絶縁層である樹脂層６５５に封止されている。
　半導体チップ４１０の電極パッド４５０は、樹脂層６５５を貫通するビアホール６００ｙ内及び樹脂層６５５上に形成された金属層６８０を介して、半導体チップ１１０の配線１５５と電気的に接続されている。半導体チップ４１０の主面上には、絶縁層である開口部４６０ｘを有するソルダーレジスト層４６０が形成されており、開口部４６０ｘ内に露出する電極パッド４５０上には外部接続端子９１０が形成されている。
　［第８の実施の形態に係る半導体装置の製造工程］
　続いて、第８の実施の形態に係る半導体装置の製造工程について説明をする。図１７Ａ～図１７Ｌは、第８の実施の形態に係る半導体装置の製造工程を例示する図である。
　始めに、図１７Ａに示す工程では、例えば図２Ｆに示す半導体基板１１１と同様の形態である半導体基板６１１を準備する。半導体基板６１１は、複数の半導体チップ６１０を有する。各半導体チップ６１０は、基板本体６２０と、半導体集積回路６３０と、電極パッド６５０とを有する。本実施の形態では、半導体基板６１１として、８インチ（約２００ｍｍ）のシリコンウェハを用いた場合を例にとり、以下の説明を行う。
　次いで、図１７Ｂに示す工程では、図１７Ａに示す半導体基板６１１の外縁部を除去し、面６１１ａに樹脂層６６０を形成する。外縁部を除去した後の半導体基板６１１を半導体基板６１１ｃとする。外縁部の除去は、例えば外縁部を除去した後の半導体基板６１１ｃが平面視円形となるように、半導体基板６１１の外縁部をグラインダー等を用いて研削する。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。
　ここで、ドライポリッシングとは、例えばシリカを含有させた繊維を押し固めて形成した研磨布を用いて表面を削る（磨く）加工方法である。ウェットエッチングとは、例えばスピンナで半導体基板６１１を回転させながらフッ硝酸等を供給してエッチングを行う加工方法である。半導体基板６１１ｃを例えば平面視円形とした場合には、半導体基板６１１ｃの平面視円形部分の直径は、例えば１９３．０±０．１ｍｍとすることができる。この場合、直径８インチ（約２００ｍｍ）であった半導体基板６１１が小径化されて、直径１９３．０±０．１ｍｍの半導体基板６１１ｃになったことになる。
　次いで、図１７Ｃに示す工程では、図１７Ａ示す半導体基板６１１と同様の形態である半導体基板２１１を準備する。半導体基板２１１は、複数の半導体チップ２１０を有する。各半導体チップ２１０は、基板本体２２０と、半導体集積回路２３０と、電極パッド２５０とを有する。
　そして、準備した半導体基板２１１の面２１１ｂ側（電極パッド２５０が形成されていない側）に凹部２１１ｘを形成する。凹部２１１ｘは、例えば半導体基板２１１の外縁部のみを残し、中心部近傍を薄型化するように形成する。凹部２１１ｘは、例えば半導体基板２１１の面２１１ｂをグラインダー等を用いて研削することにより形成できる。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。
　凹部２１１ｘは、例えば平面視円形とすることができるが、他の形状としても構わない。凹部２１１ｘを例えば平面視円形とした場合には、凹部２１１ｘの平面視円形部分の直径は、例えば１９５．２±０．１ｍｍとすることができる。半導体基板２１１の薄型化された部分の厚さは、例えば３μｍ～１００μｍ程度とすることができるが、１０μｍ～５０μｍ程度とすることが好ましい。機械的振動などによる破壊や半導体チップに対する応力が低減されるからである。なお、凹部２１１ｘの側面は、必ずしも底面に対して垂直に形成する必要はない。
　このように、半導体基板２１１の面２１１ｂに、半導体基板２１１の外縁部のみを残し、中心部近傍を薄型化するように凹部２１１ｘを形成することにより、凹部２１１ｘを形成した後の半導体基板２１１は十分な剛性を維持することができる。従って、半導体基板２１１を支持する機能を有する支持体を用いる必要はなく、凹部２１１ｘが形成されて薄型化された半導体基板２１１を薄型化前の半導体基板２１１と同等に取り扱うことができる。その結果、半導体基板に支持体を接合及び除去するという、通常の半導体装置におけるウェハプロセスとは異なる工程が必要なくなるため、生産性の向上を図ることができる。
　次いで、図１７Ｄに示す工程では、半導体基板２１１の凹部２１１ｘに、半導体基板６１１ｃを接合する。最初に、半導体基板２１１の凹部２１１ｘの底面に、半導体基板６１１ｃの面６１１ａに形成されている樹脂層６６０が接するように半導体基板６１１ｃを配置する。半導体基板６１１ｃ及び半導体基板２１１の、例えばスクライブ領域Ｂには位置合わせを精度良く行うためのアライメントマークが予め形成されている。半導体基板６１１ｃの配置は、アライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μm以下とすることができる。
　なお、半導体基板２１１の凹部２１１ｘの側面と、半導体基板６１１ｃの側面との間には一定の隙間が形成される。半導体基板２１１の凹部２１１ｘ及び半導体基板６１１ｃが、例えばともに平面視円形の場合には、平面視円環状の隙間が形成される。続いて、図１７Ｄに示す構造体を例えば２５０℃で加熱した状態で、半導体基板６１１ｃを面６１１ｂの方向から押圧し、半導体基板２１１の凹部２１１ｘの底面に半導体基板６１１ｃの面６１１ａに形成されている樹脂層６６０を圧着させる。これにより、樹脂層６６０は硬化し、半導体基板６１１ｃは半導体基板２１１の凹部２１１ｘに接合される。この加熱には３００℃を用いることもできるが望ましくは２００℃以下である。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体基板の割れの原因になるためである。
　次いで、図１７Ｅに示す工程では、半導体基板２１１の面２１１ａを覆うように感光性のレジスト膜２７０を形成する。レジスト膜２７０は、例えば液状レジストを半導体基板２１１の面２１１ａに塗布することにより形成する。レジスト膜２７０の厚さは、例えば１０μｍ程度とすることができる。
　次いで、図１７Ｆに示す工程では、第１の実施の形態の図２Ｊから図２Ｕと同様の工程を実行し、各半導体チップ２１０の電極パッド２５０を、ビアホール２１０ｙ内に形成された金属層３８０を介して、各半導体チップ６１０の電極パッド６５０と電気的に接続する。
　次いで、図１７Ｇに示す工程では、半導体装置２１１の外縁部を除去する。外縁部を除去した後の半導体基板２１１を半導体基板２１１ｃとする。外縁部の除去は、例えば外縁部を除去した後の半導体基板２１１が平面視円形となるように、半導体基板２１１の外縁部をグラインダー等を用いて研削する。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。外縁部を除去した後の半導体基板２１１ｃを例えば平面視円形とした場合には、半導体基板２１１ｃの平面視円形部分の直径は、例えば半導体基板６１１ｃの平面視円形部分の直径と同様に、１９３．０±０．１ｍｍとすることができる。
　次いで、図１７Ｈに示す工程では、図１７Ｇに示す半導体基板２１１ｃの面２１１ａに樹脂層２６０を形成した後、図１７Ｃ～図１７Ｇと同様の工程を繰り返して半導体基板２１１上に複数の半導体基板を積層して相互に接続し、その後切断位置Ｃにおいてダイシングブレード等により切断して複数の積層体６００を形成する。ここまでがＷＯＷの工程である。
　次いで、図１７Ｉに示す工程では、第１の実施の形態の図２Ｂに示す工程と同様に、支持体９７０を準備し、支持体９７０の一方の面に接着層９６０を形成する。そして、第１の実施の形態の図２Ｃに示す工程と同様に、支持体９７０の一方の面に、接着層９６０を介して、各積層体６００をフェイスダウン状態で接合（仮接着）する。各積層体６００は、後述する図１７Ｋに示す工程で積層される半導体基板１１１のデバイスレイアウトに対応する位置に接合する。
　次いで、図１７Ｊに示す工程では、第１の実施の形態の図２Ｄに示す工程と同様に、接着層９６０上に、各積層体６００の少なくとも側面の一部を封止する樹脂層６５５を形成する。そして、第１の実施の形態の図２Ｅに示す工程と同様に、樹脂層６５５の不要部分、及び各積層体６００を構成する各半導体チップ６１０の背面側の基板本体６２０の一部をグラインダー等で研削し、各半導体チップ６１０を薄型化する。これにより、各半導体チップ６１０は薄型化されると共に、薄型化後の各半導体チップ６１０の側面は樹脂層６５５で封止される。この際、ドライポリッシングやウェットエッチング等を併用しても構わない。薄型化後の各半導体チップ６１０の厚さは、例えば１μｍ～１００μｍ程度とすることができる。
　次いで、図１７Ｋに示す工程では、第１の実施の形態の図２Ｆに示す工程と同様に、半導体基板１１１を準備し、半導体基板１１１の主面１１１ａ側に樹脂層１６０を形成する。そして、第１の実施の形態の図２Ｇに示す工程と同様に、半導体基板１１１の主面１１１ａに、樹脂層１６０を介して、図１７Ｊに示す構造体を上下反転させて接合する。そして、第１の実施の形態の図２Ｈに示す工程と同様に、接着層９６０及び支持体９７０を除去する。
　次いで、図１７Ｌに示す工程では、第２の実施の形態の図６Ｂ～図６Ｇに示す工程と同様の工程を実行し、各半導体チップ４１０の電極パッド４５０を、樹脂層６５５を貫通するビアホール６００ｙ内及び樹脂層６５５上に形成された金属層６８０を介して、半導体チップ１１０の配線１５５と電気的に接続する。
　次いで、図１７Ｌに示す工程の後、図２Ｗに示す工程と同様に周知の方法で外部接続端子９１０を形成する。そして、図１７Ｌに示す構造体を、切断位置Ｃにおいてダイシングブレード等により切断して個片化することにより、図１６に示す半導体装置１００Ｇが製造される。
　なお、第８の実施の形態において、図１６を図１８に示すように変形してもよい。図１８は、第８の実施の形態の変形例に係る半導体装置を例示する断面図である。図１８に示す半導体装置１００Ｈには、積層体６００を貫通するビアホール６００ｚが設けられている。
　半導体チップ４１０の電極パッド４５０の一部は、樹脂層６５５を貫通するビアホール６００ｙ内及び樹脂層６５５上に形成された金属層６８０を介して、半導体チップ１１０の配線１５５と電気的に接続され、電極パッド４５０の他部は、積層体６００を貫通するビアホール６００ｚ内に形成された金属層６８０を介して、半導体チップ１１０の配線１５５と電気的に接続されている。
　図１６や図１８に示すように、ビアホールは樹脂層６５５を貫通するように設けてもよいし、積層体６００を貫通するように設けてもよい。例えば、積層体６００を構成する各半導体チップの厚さが１０μｍ程度であれば、積層体６００の厚さは４０μｍ程度となる。厚さ数１００μｍ程度の構造体にビアホールを形成する場合とは異なり、厚さ４０μｍ程度の積層体６００を貫通するビアホール６００ｚは容易に形成できる。ビアホール６００ｚは、例えば、図１７Ｋに示す工程の後に形成できる。
　なお、樹脂層６５５を貫通するビアホール６００ｙを設けずに、積層体６００を貫通するビアホール６００ｚのみを設ける構造としてもよい。
　このように、第８の実施の形態によれば、第１の実施の形態と同様の効果を奏するが、更に、以下の効果を奏する。すなわち、第８の実施の形態では積層体６００を形成する工程を有するが、積層体６００を形成する工程では、半導体集積回路が形成されている面と、半導体集積回路が形成されていない面とを対向させるように半導体基板同士を接合するため、単純に同様の工程を繰り返すだけで３個以上の半導体基板を積層することが可能となり、生産性の向上及び製造コストの低減を実現できる。又、ビアホールは半導体基板の薄型化された部分のみに形成され、深いビアホールを形成する必要がないため、ビアホールの孔加工や金属充填の時間が長くなったり、又、必要な材料が増えたりすることがなく、半導体装置の製造コストの上昇を防止できる。又、半導体基板を極めて薄型化してからビアホールを形成するため、ビアホールのサイズや密度が異なってもビアホール先端部分の直径が変わる度合いを軽減することが可能となり、電気的接続の際の抵抗値のばらつきを軽減し信頼性を向上できる。
　なお、積層体６００を形成する工程では、凹部２１１ｘを形成せずに半導体基板２１１の面２１１ｂ側全体を薄型化しても構わない。この場合には、以下のような製造工程とすることができる。
　始めに、半導体基板６１１を準備し、半導体基板６１１の外縁部を除去することなく、半導体基板６１１の面６１１ａに樹脂層６６０を形成する。次いで、半導体基板２１１を準備し、半導体基板２１１の面２１１ａに支持体を接合する。支持体としては、例えばガラス基板等を用いることができる。そして、半導体基板２１１の面２１１ｂ側全体を薄型化する。支持体は、薄型化されて剛性が低下した半導体基板２１１を支持する機能を有する。
　次いで、半導体基板２１１の面２１１ｂに、半導体基板６１１の面６１１ａに形成されている樹脂層６６０が接するように半導体基板６１１を配置する。半導体基板６１１及び薄型化された半導体基板２１１の、例えばスクライブ領域Ｂには位置合わせを精度良く行うためのアライメントマークが予め形成されている。半導体基板６１１の配置は、アライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μm以下とすることができる。
　そして、例えば２５０℃で加熱した状態で、半導体基板６１１を面６１１ｂの方向から押圧し、半導体基板２１１の面２１１ｂに半導体基板６１１の面６１１ａに形成されている樹脂層６６０を圧着させる。これにより、樹脂層６６０は硬化し、半導体基板６１１は半導体基板２１１の面２１１ｂ側に接合される。この加熱には３００℃を用いることもできるが望ましくは２００℃以下である。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体基板の割れの原因になるためである。次いで、支持体を除去した後、半導体基板２１１の面２１１ａを覆うように感光性のレジスト膜２７０を形成に、上記と同様な工程を実行すればよい。
　〈第９の実施の形態〉
　第９の実施の形態では、半導体チップにおける電極パッドやビアホールの設け方の例を示す。なお、第９の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
　図１９は、第９の実施の形態に係る半導体装置を例示する部分断面図である。図２０は、第９の実施の形態に係る半導体装置を構成する各半導体チップを例示する部分平面図である。
　図１９及び図２０を参照するに、半導体装置１００Ｉを構成する半導体チップの各々において、異なる層の半導体チップと接続される各配線には、積層される半導体チップ数に対応する数の電極パッドが割り当てられている。半導体装置１００Ｉでは、半導体チップ１１０、２１０、３１０、及び４１０の４層が積層されているので、異なる層の半導体チップと接続される各配線には各々４個の電極パッドが割り当てられている。例えば、半導体チップ１１０、２１０、３１０、及び４１０に異なる層の半導体チップと接続される配線が１００本ずつ形成されていれば、半導体チップ１１０、２１０、３１０、及び４１０の各々には４００個ずつの電極パッドが形成される。
　例えば、半導体チップ１１０の配線１５９には、電極パッド１５０ａ、１５０ｂ、１５０ｃ、及び１５０ｄの４個が割り当てられている。又、半導体チップ２１０の配線２５９には、電極パッド２５０ａ、２５０ｂ、２５０ｃ、及び２５０ｄの４個が割り当てられている。又、半導体チップ３１０の配線３５９には、電極パッド３５０ａ、３５０ｂ、３５０ｃ、及び３５０ｄの４個が割り当てられている。又、半導体チップ４１０の配線４５９には、電極パッド４５０ａ、４５０ｂ、４５０ｃ、及び４５０ｄの４個が割り当てられている。
　但し、各配線に割り当てられた電極パッドが全て各配線と接続されているわけではなく、必要な部分のみが接続されている。換言すれば、電極パッドの一部は、何れの配線とも接続されていない。図２０の例では、半導体チップ１１０の配線１５９は電極パッド１５０ｃ及び１５０ｄと接続されている。又、半導体チップ２１０の配線２５９は電極パッド２５０ａ及び２５０ｂと接続されている。又、半導体チップ３１０の配線３５９は電極パッド３５０ｃ及び３５０ｄと接続されている。又、半導体チップ４１０の配線４５９は電極パッド４５０ａ及び４５０ｂと接続されている。
　又、隣接する層の対応する位置に配置された電極パッド同士は、何れもビアホール内に形成された金属層を介して接続されている。その結果、図２０の例では、半導体チップ１１０の配線１５９と半導体チップ３１０の配線３５９とが接続され、半導体チップ２１０の配線２５９と半導体チップ４１０の配線４５９とが接続される。なお、配線と接続されていない電極パッドにも対応するビアホールを設け金属層を形成する理由は、特定の電極パッドに対応するビアホール及び金属層を設ける場合と比較して製造工程が簡略化できること、放熱性を向上できること等である。
　このように、積層された各半導体チップにおいて、異なる層の半導体チップと接続される各配線に、積層される半導体チップ分の電極パッドを割り当て、必要な電極パッドのみを各配線と接続することにより、積層される半導体チップ間で独立した信号の授受が可能となる。なお、第９の実施の形態は、第１～第８の何れの実施の形態とも組み合わせることができる。
　以上、本発明の好ましい実施の形態及びその変形例について詳説したが、本発明は、上述した実施の形態及びその変形例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
　例えば、各実施の形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いても構わない。
　又、半導体チップが積層される半導体基板に代えて、半導体チップを有しない構造層を含む基板を用いてもよい。
　又、半導体集積回路が形成されている基板の材料はシリコンに限定されず、例えばガリウム窒化物やサファイア等を用いても構わない。
　又、各実施の形態では、積層された半導体チップ同士をビアホール内に形成された金属層を介して電気信号により接続する例を示したが、積層された半導体チップ同士の接続は電気信号には限定されず、例えば光信号により接続しても構わない。この際、ビアホール内には金属層に代えて光導波路を形成すればよい。
　又、各実施の形態では、半導体チップに電極パッドを形成してからビアホールを形成する例を示したが、ビアホールを形成してから電極パッドを形成しても構わない。又、ビアホールを充填した金属層の上面をＣＭＰ（Chemical Mechanical Polishing）等で削る工程（ダマシン工程）を設けても構わない。
　又、各実施の形態で説明した電極パッドとビアホールの接続形態は、一つの半導体装置内に混在していても構わない。
　又、第２の実施の形態から第６の実施の形態に対して、第１の実施の形態の変形例と同様な変形を加えても構わない。
　本国際出願は２０１１年３月９日に出願した国際出願第ＰＣＴ／ＪＰ２０１１／０５５４８６号に基づく優先権を主張するものであり、国際出願第ＰＣＴ／ＪＰ２０１１／０５５４８６号の全内容を本国際出願に援用する。
　１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ，１００Ｇ，１００Ｈ，１００Ｉ　半導体装置
　１１１，２１１，２１１ｃ，６１１，６１１ｃ　半導体基板
　１１１ａ　主面
　１１１ｂ　背面
　１６０ａ　面
　１２０，２２０，３２０，４２０，６２０　基板本体
　１３０，２３０，３３０，４３０，６３０　半導体集積回路
　１４０，２４０，２８０　絶縁層
　１５０，１５０ａ，１５０ｂ，２５０，２５０ａ，２５０ｂ，３５０，３５０ａ，３５０ｂ，４５０，４５０ａ，４５０ｂ，６５０　電極パッド
　１５５，１５９，２５９，３５９，４５９　配線
　１６０，２５５，２６０，３５５，３６０，４５５，４６０，６６０，６５５，８６０　樹脂層
　２１０ｙ，２１０ｚ，３１０ｙ，３１０ｚ，４１０ｙ，４１０ｚ，６００ｙ，６００ｚ　ビアホール
　２１１ｘ　凹部
　２７０，３７０　レジスト膜
　２９０，３８０，３８０ａ，３９０，３９０ａ，３８０ｂ，３８５，４８０，４８０ａ，６８０　金属層
　２７０ｘ，２７０ｙ，２７０ｚ，３７０ｘ，３７０ｙ，４６０ｘ，９９０ｘ　開口部
　６００　積層体
　８１０　構造層
　８１０ｃ　シリコン基板
　８１０ｄ　絶縁膜
　８１０ｘ　溝
　９１０　外部接続端子
　９６０　接着層
　９７０　支持体
　９７５　押圧部材
　９９０　枠部材
　９９０ｙ　隙間
　Ｂ　スクライブ領域
　Ｃ　切断位置
　Ｄ１、Ｄ２　深さ
　Ｈ１　高さ
　φ１～φ３　直径

Claims (24)

  1. 　主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板に、個片化された半導体チップを積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、その後積層された前記半導体チップ部分を個片化する半導体装置の製造方法であって、
    　前記半導体基板の前記主面上に絶縁層を形成する第１工程と、
    　主面側に半導体集積回路を有する個片化された半導体チップを、前記主面と反対側の面を前記絶縁層と対向させ、前記絶縁層を介して前記半導体基板に形成された半導体チップ上に積層する第２工程と、
    　異なる層の半導体チップ同士の信号伝達を可能にする接続部を形成する第３工程と、を有することを特徴とする半導体装置の製造方法。
  2. 　前記第３工程では、前記個片化された半導体チップを貫通するビアホールを形成し、
    　前記ビアホールを介して、異なる層の半導体チップ同士の信号伝達を可能にする接続部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 　前記第３工程よりも前に、前記個片化された半導体チップの少なくとも側面の一部を封止する封止絶縁層を形成する第４工程を有し、
    　前記第３工程では、前記封止絶縁層を貫通する第２のビアホールを形成し、前記第２のビアホールを介して、異なる層の半導体チップ同士の信号伝達を可能にする接続部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 　前記第３工程よりも前に、前記個片化された半導体チップの少なくとも側面の一部を封止する封止絶縁層を形成する第４工程を有し、
    　前記第３工程では、前記個片化された半導体チップを貫通するビアホールを形成すると共に、前記封止絶縁層を貫通する第２のビアホールを形成し、前記ビアホール及び前記第２のビアホールを介して、異なる層の半導体チップ同士の信号伝達を可能にする接続部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  5. 　前記第２工程において、前記個片化された半導体チップに代えて、複数の個片化された半導体チップが積層された積層体を、前記主面と反対側の面を前記絶縁層と対向させ、前記絶縁層を介して前記半導体基板に形成された半導体チップ上に積層することを特徴とする請求項１記載の半導体装置の製造方法。
  6. 　前記第２工程よりも前に、主面側に半導体集積回路を有する複数の半導体チップが形成された半導体基板を積層し、異なる層の前記半導体基板を構成する前記半導体チップ同士を信号伝達可能に接続し、その後前記半導体チップ部分を個片化して前記積層体を形成する第５工程を有することを特徴とする請求項５記載の半導体装置の製造方法。
  7. 　前記第５工程は、
    　第１の半導体基板及び第２の半導体基板を準備する工程と、
    　前記第２の半導体基板を薄型化する工程と、
    　薄型化された前記第２の半導体基板の主面と反対側の面を、絶縁層を介して前記第１の半導体基板の主面に固着する工程と、
    　薄型化された前記第２の半導体基板に、前記第２の半導体基板の主面から主面と反対側の面に貫通するビアホールを形成する工程と、
    　前記ビアホールを介して、前記第１の半導体基板の前記半導体チップと前記第２の半導体基板の前記半導体チップとの間の信号伝達を可能にする接続部を形成する工程と、
    　前記半導体チップ部分を個片化する工程と、を有することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 　前記第２工程では、それぞれ機能又は形状が異なる半導体チップを、前記絶縁層を介して前記半導体基板に形成された半導体チップ上に積層することを特徴とする請求項１記載の半導体装置の製造方法。
  9. 　積層された前記半導体チップの各々において、異なる層の半導体チップと接続される配線の各々には、積層される半導体チップ数に対応する数の電極パッドが割り当てられ、
    　前記電極パッドの各々は、対応する前記接続部と接続され、
    　前記電極パッドの一部は、何れの前記配線とも接続されていないことを特徴とする請求項１記載の半導体装置の製造方法。
  10. 　前記第３工程よりも前に、前記個片化された半導体チップの少なくとも側面の一部を封止する封止絶縁層を形成する第４工程と、
    　前記第３工程よりも後に、前記個片化された半導体チップ上に第２の絶縁層を形成する第６工程と、
    　主面側に半導体集積回路を有する個片化された他の半導体チップを準備し、前記主面と反対側の面を前記第２の絶縁層と対向させ、前記第２の絶縁層を介して前記個片化された半導体チップ上に積層する第７工程と、
    　前記個片化された他の半導体チップと前記個片化された半導体チップとの間の信号伝達を可能にする接続部を形成する第８工程と、を有することを特徴とする請求項１記載の半導体装置の製造方法。
  11. 　前記第３工程よりも前に、前記個片化された半導体チップの少なくとも側面の一部を封止する封止絶縁層を形成する第４工程を有し、
    　前記第４工程は、
    　前記第２工程よりも後に、前記個片化された半導体チップの少なくとも側面を封止する封止絶縁層を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
  12. 　前記第３工程よりも前に、前記個片化された半導体チップの少なくとも側面の一部を封止する封止絶縁層を形成する第４工程を有し、
    　前記第４工程は、
    　前記第２工程よりも後に、前記絶縁層の外縁部に前記個片化された半導体チップを囲む枠部材を設け、前記枠部材と前記個片化された半導体チップとが形成する隙間に樹脂を充填して、前記個片化された半導体チップの少なくとも側面を封止する封止絶縁層を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
  13. 　前記第３工程よりも前に、前記個片化された半導体チップの少なくとも側面の一部を封止する封止絶縁層を形成する第４工程を有し、
    　前記第４工程は、
    　前記第２工程よりも前に、前記個片化された半導体チップの前記主面を、接着層を介して支持体上に仮固定する工程と、
    　前記支持体上に仮固定された前記個片化された半導体チップの少なくとも前記側面の一部を封止する封止絶縁層を形成する工程と、を含み、
    　前記第２工程は、
    　前記封止絶縁層から露出する前記主面と反対側の面を前記絶縁層と対向させ、前記絶縁層を介して前記半導体基板に形成された半導体チップ上に積層する工程と、
    　前記接着層及び前記支持体を除去する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  14. 　前記半導体基板、前記個片化された半導体チップ、前記個片化された他の半導体チップの少なくとも１つを薄型化する第９工程を有することを特徴とする請求項１０記載の半導体装置の製造方法。
  15. 　前記半導体基板は、平面視略円形形状であることを特徴とする請求項１記載の半導体装置の製造方法。
  16. 　前記接続部は、異なる層の半導体チップ同士を電気信号により接続することを特徴とする請求項１記載の半導体装置の製造方法。
  17. 　前記接続部は、異なる層の半導体チップ同士を光信号により接続することを特徴とする請求項１記載の半導体装置の製造方法。
  18. 　積層された前記半導体チップの一部に、前記半導体チップと絶縁された、半導体チップを有しない構造層を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  19. 　前記構造層は、基板、金属層又は絶縁層であることを特徴とする請求項１８記載の半導体装置の製造方法。
  20. 　前記構造層は、前記半導体チップを冷却する機能を有することを特徴とする請求項１８記載の半導体装置の製造方法。
  21. 　前記構造層はＭＥＭＳを有することを特徴とする請求項１８記載の半導体装置の製造方法。
  22. 　前記第９工程において薄型化された部分の前記半導体基板、前記個片化された半導体チップ、又は前記個片化された他の半導体チップの厚さは、前記半導体基板、前記個片化された半導体チップ、又は前記個片化された他の半導体チップのそれぞれが有するデバイスの素子分離深さの５倍以上であることを特徴とする請求項１４記載の半導体装置の製造方法。
  23. 　前記第９工程において薄型化された部分の前記半導体基板、前記個片化された半導体チップ、又は前記個片化された他の半導体チップの厚さは１μｍ以上であることを特徴とする請求項１４記載の半導体装置の製造方法。
  24. 　前記第３工程では、アスペクト比が０．５以上５以下であるビアホールを形成し、前記ビアホール内に前記接続部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
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