WO2012099080A1 - 逆阻止型半導体素子の製造方法 - Google Patents

逆阻止型半導体素子の製造方法 Download PDF

Info

Publication number
WO2012099080A1
WO2012099080A1 PCT/JP2012/050760 JP2012050760W WO2012099080A1 WO 2012099080 A1 WO2012099080 A1 WO 2012099080A1 JP 2012050760 W JP2012050760 W JP 2012050760W WO 2012099080 A1 WO2012099080 A1 WO 2012099080A1
Authority
WO
WIPO (PCT)
Prior art keywords
separation layer
layer
ion implantation
reverse
reverse blocking
Prior art date
Application number
PCT/JP2012/050760
Other languages
English (en)
French (fr)
Inventor
中澤　治雄
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to US13/980,048 priority Critical patent/US8853009B2/en
Priority to JP2012553716A priority patent/JP5692241B2/ja
Priority to DE112012000501T priority patent/DE112012000501T5/de
Priority to CN201280005473XA priority patent/CN103329255A/zh
Publication of WO2012099080A1 publication Critical patent/WO2012099080A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • a reverse voltage blocking capability (hereinafter abbreviated as reverse blocking capability) is generally added to an insulated gate bipolar transistor (hereinafter abbreviated as IGBT), which normally has a reliability of only forward voltage blocking capability.
  • IGBT insulated gate bipolar transistor
  • the present invention relates to an improvement in a manufacturing method of a reverse blocking semiconductor element that maintains the same reliability as a forward voltage blocking capability (abbreviated as a forward blocking capability), and particularly to an improvement in a manufacturing method of a reverse blocking IGBT.
  • reverse blocking capability equivalent to forward blocking capability is required.
  • a reverse breakdown voltage pn junction on the back surface which is normally formed in a flat shape, is curved near the side surface of the chip, and the junction termination is made from the back surface side to the surface of the semiconductor chip. Need to be extended.
  • the diffusion layer for forming the pn junction extended by bending from the back surface side to the front surface is referred to as a separation layer in the following description.
  • FIG. 12 is a cross-sectional view of a principal part of a semiconductor substrate showing a separation layer forming method by conventional coating diffusion.
  • 12 (a) to 12 (c) are cross-sectional views of the main part of the semiconductor substrate showing the main manufacturing process for forming the isolation layer of the conventional reverse blocking IGBT in the order of steps.
  • FIG. 13 is a cross-sectional view of the vicinity of an end portion of a reverse blocking IGBT having a separation layer formed by conventional coating diffusion. Briefly speaking, the point of the manufacturing method shown in FIG. 13 is a method of forming a separation layer by coating diffusion.
  • a thermal oxidation with a film thickness of about 2.5 ⁇ m is performed on a thick semiconductor substrate 1 having a diameter of 6 inches and a thickness of about 625 ⁇ m for use as a dopant mask.
  • the oxide film 2 formed in (1) is formed (FIG. 12A).
  • an opening 3 for forming the separation layer 4 is formed in the oxide film 2 formed on the semiconductor substrate 1 by patterning and etching (FIG. 12B).
  • Boron source 5 is applied to the opening 3 formed in the oxide film 2, and then heat treatment is performed at a high temperature for a long time in a diffusion furnace to form a p-type diffusion layer 4a having a depth of about several hundred ⁇ m. (FIG. 12 (c)).
  • This p-type diffusion layer can be used as the separation layer 4 by a process in a later step which will be described later.
  • the back surface reaches the bottom of the separation layer 4 (FIG. 12C).
  • the semiconductor substrate 1 is thinned by polishing to the broken line of FIG. 2, a back surface structure composed of the p collector layer 6 and the collector electrode 7 is formed on the polished surface, and the semiconductor is formed by the scribe line 8 located at the center of the separation layer 4.
  • the substrate 1 is cut. Thereby, the reverse blocking type IGBT chip shown in FIG. 14 is obtained.
  • FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate showing a conventional method for forming an isolation layer using a trench.
  • FIG. 15 is a cross-sectional view of the vicinity of an end portion of a reverse blocking IGBT having a separation layer using a conventional trench.
  • 14 (a) to 14 (c) are cross-sectional views of the main part of the semiconductor substrate showing the process of forming a separation layer of a conventional reverse blocking IGBT different from that shown in FIG. 12 in the order of steps.
  • This formation process is a method in which a trench (groove) 11 is dug from the surface of the semiconductor substrate 1 and a diffusion layer 4 a is formed on the side surface to form the separation layer 4.
  • FIG. 14 in the process of forming the semiconductor substrate 1 showing the conventional method for forming an isolation layer using a trench, first, a thick oxide film 2 of several ⁇ m is formed on one surface side of the semiconductor substrate 1 ( FIG. 14 (a)). Next, after forming an opening 3 in the oxide film 2, anisotropic dry etching is performed on the semiconductor substrate 1, and a trench 11 having a depth of about several hundred ⁇ m is formed from the oxide film 2 side where the opening 3 is formed. It forms (FIG.14 (b)).
  • Patent Document 1 Such a method of digging the trench 11 and forming the separation layer 4 on the side surface thereof is disclosed in, for example, Patent Documents 1 to 3 below.
  • a deep vertical trench that reaches the pn junction on the lower surface side from the upper surface of the device chip is formed so as to surround the device region of the semiconductor element, and a p-type diffusion layer (separation layer) is formed on the side surface of the trench. Is formed and connected to the p-type diffusion layer on the lower side of the device, so that the pn junction on the lower surface side of the device is bent by the separation layer and the junction termination extends to the upper surface of the device. .
  • Patent Documents 2 and 3 as in Patent Document 1, by forming a trench reaching the pn junction on the lower surface side from the upper surface of the device, and forming a diffusion layer on the side surface of the trench, a device having reverse blocking capability It is said.
  • a boron source (boron liquid diffusion source) is applied from the surface, and boron is subjected to heat treatment. To diffuse.
  • the quartz board, quartz tube (quartz tube), quartz nozzle constituting the diffusion furnace are used. The occurrence of defects such as the sag of the quartz jig, contamination from the heater, and strength reduction due to the devitrification phenomenon of the quartz jig is inevitable.
  • This mask oxide film requires a high quality and thick oxide film in order to withstand long-time boron diffusion.
  • a thermal oxide film is used as a method of obtaining a silicon oxide film having a high mask resistance, that is, a good quality.
  • the trench is formed by dry etching, boron is introduced into the formed trench side wall to form the separation layer, and then the trench is formed. Fill with a reinforcing material such as an insulating film to form a high aspect ratio trench.
  • a reinforcing material such as an insulating film
  • FIG. 16 is a cross-sectional view in the vicinity of an end portion showing a problem of a reverse blocking IGBT having a separation layer using a conventional trench. Further, as shown in FIG. 16, in the separation layer forming process using a deep trench having a high aspect ratio by dry etching, there are sufficient technical problems regarding a method for removing the chemical residue 12 and the resist residue 13 in the trench 11. It has not been resolved. For this reason, there are problems that cause adverse effects such as a decrease in yield and a decrease in reliability.
  • the trench sidewall is vertical. Therefore, the dopant is introduced into the trench sidewall by ion implantation with the semiconductor substrate inclined.
  • introduction of dopants into trench sidewalls with a high aspect ratio can lead to a decrease in effective dose (according to an increase in implantation time), a decrease in effective projection range, a dose loss due to a screen oxide film, and a decrease in implantation uniformity. Cause harmful effects.
  • a gasified dopant zero atmosphere such as PH 3 (phosphine) or B 2 H 6 (diborane) is used instead of ion implantation.
  • a vapor phase diffusion method in which a semiconductor substrate is exposed is used.
  • the vapor phase diffusion method is inferior in the precise controllability of the dose compared with the ion implantation method.
  • a tapered groove (groove formed such that the side surface of the groove has a predetermined inclination angle with respect to the main surface) is formed so that the surface area on the emitter side or the collector side is smaller than the surface area on the other side.
  • a separation layer 4b is formed by ion-implanting a chip having a side surface in a wafer state into the side surface of the chip and annealing.
  • FIG. 17 is a cross-sectional view of a reverse blocking IGBT having a separation layer on a tapered surface using anisotropic etching.
  • a method is known in which a tapered groove is formed by selective anisotropic etching for a chip having a tapered groove inclined in a direction in which the surface area on the emitter side becomes smaller than the surface area on the collector side. (For example, see Patent Documents 4 and 5 below.)
  • a reverse blocking IGBT having a tapered side surface inclined in a direction in which the collector-side surface area becomes smaller than the emitter side (See Patent Document 6)
  • the surface on the emitter side can be used more widely than the reverse blocking IGBT of FIG. That is, since the area that can be used for the n emitter region 15 and the p base region 16 formed in the vicinity of the emitter side surface is increased, the current density can be increased, and the chip area can be reduced for the same current rating.
  • reference numeral 1 denotes a semiconductor substrate
  • 6 denotes a collector layer
  • 7 denotes a collector electrode.
  • the separation layer 4b is formed by ion implantation and annealing, so that there are problems of crystal defects and oxygen-induced defects due to long-time thermal diffusion as described above. Can solve the problem of furnace damage.
  • the aspect ratio is lower than that of the manufacturing method by trench deep as shown in FIG. 14 described above, problems such as chemical residue and resist residue as described in FIG. 16 occur when the tapered groove is formed.
  • the dopant can be easily introduced by ion implantation into the inclined side surface.
  • Patent Document 7 a technique is known in which the activation rate is improved by ion implantation in a state where a semiconductor substrate is heated to 400 ° C. to 500 ° C.
  • the separation layer is formed thin (or shallow) because it does not use diffusion for a long time.
  • the crystal defects accompanying the ion implantation remain without being sufficiently recovered by the annealing process, the crystal defects remain in the vicinity of the pn junction of the separation layer, so that the leakage current during reverse bias increases.
  • the reverse withstand voltage designed to obtain a predetermined blocking voltage is likely to decrease.
  • the focal position (the position that contributes effectively to the activation of the separation layer of the tapered groove during the lamp annealing process) must be controlled properly. Similarly, there is a problem that the activation of the separation layer becomes insufficient and crystal defects remain.
  • the present invention has been made in view of the above points.
  • a tapered groove is formed, and a diffusion layer formed by ion implantation and annealing treatment is formed on the side surface of the diffusion layer so that the end of the reverse breakdown voltage pn junction is curved.
  • a method for manufacturing a reverse blocking semiconductor element capable of ensuring a reverse breakdown voltage and reducing a leakage current at the time of reverse bias even in a manufacturing method having a manufacturing process of forming a separation layer for extending to the surface. For the purpose.
  • the present invention provides a step of forming a main surface structure including a MOS gate structure on one main surface of a first conductivity type semiconductor substrate, and a second conductivity type collector layer on the other main surface. And connecting the two main surfaces along the side surface of the tapered groove formed by etching from one main surface to the other main surface, on the outer periphery surrounding the main surface structure.
  • the second conductivity type impurity element is ion-implanted in a state where the semiconductor substrate is held at any temperature of 400 ° C. to 500 ° C., and laser annealing treatment and 350 ° C. are performed.
  • the reverse blocking semiconductor element is a step of forming both the second conductivity type collector layer and the second conductivity type separation layer by performing both annealing treatment and furnace annealing treatment at any temperature of up to 500 ° C. Let it be a manufacturing method.
  • both of the annealing processes may be a process in which a laser annealing process is performed first, and then a furnace annealing process at any temperature of 350 ° C. to 500 ° C. is performed in that order. it can.
  • both of the annealing treatments may be processing in which a furnace annealing treatment at a temperature of 350 ° C. to 500 ° C. is performed first, and then laser annealing treatment is performed in this order. preferable.
  • the step of forming the second conductivity type collector layer and the second conductivity type separation layer is simultaneously performed in the above invention.
  • the furnace annealing treatment can be held for 1 hour to 10 hours.
  • the tapered groove is formed, and the diffusion layer formed on the side surface by ion implantation and annealing is used as the separation layer for extending the end of the reverse breakdown voltage pn junction to the surface. Even in a manufacturing method having a manufacturing process, it is possible to provide a manufacturing method of a reverse blocking semiconductor element capable of ensuring a reverse breakdown voltage and reducing a leakage current at the time of reverse bias.
  • FIG. 1 is a cross-sectional view of a semiconductor substrate showing main manufacturing steps according to the method of manufacturing a reverse blocking semiconductor element of the present invention.
  • FIG. 2 is an impurity concentration profile diagram of the collector layer and the separation layer according to the first embodiment of the present invention.
  • FIG. 3 is an impurity concentration profile diagram of the collector layer and the separation layer according to the second exemplary embodiment of the present invention.
  • FIG. 4A is a cross-sectional view (part 1) of the semiconductor substrate showing a direction of ion implantation for forming a separation layer on a tapered surface.
  • FIG. 4-2 is a sectional view (No. 2) of the semiconductor substrate showing the direction of ion implantation for forming the separation layer on the tapered surface.
  • FIG. 1 is a cross-sectional view of a semiconductor substrate showing main manufacturing steps according to the method of manufacturing a reverse blocking semiconductor element of the present invention.
  • FIG. 2 is an impurity concentration profile diagram of the collector layer and the separation layer according to the first embodiment of the
  • FIG. 5 is an impurity concentration profile diagram (conventional example) of a separation layer formed by activating the ion-implanted region on the tapered surface by a conventional laser annealing process.
  • FIG. 6 is a cross-sectional view (conventional example) showing the remaining state of crystal defects when the ion-implanted region on the tapered surface is activated by a conventional laser annealing process, where (a) is the collector layer and (b) is the collector layer. It is sectional drawing which shows the crystal defect state of a separated layer.
  • FIG. 7 is a reverse current-voltage waveform diagram of the present invention, a comparative example, and a conventional reverse blocking IGBT (comparative example).
  • FIGS. 8A and 8B are impurity concentration profile diagrams of the collector layer and the separation layer according to Comparative Example 1.
  • FIGS. 8A and 8B show the case where the substrate temperature during ion implantation is 400 ° C. + furnace annealing
  • FIGS. ) Are impurity concentration profile diagrams of the collector layers (a) and (c) and the separation layers (b) and (d), respectively, in the case of the substrate temperature at the time of ion implantation of 500 ° C. + furnace annealing.
  • FIGS. 9A and 9B are cross-sectional views showing the remaining state of crystal defects according to Comparative Example 1.
  • FIGS. 9A and 9B are substrate temperatures at the time of ion implantation of 400 ° C.
  • FIG. 10 is a cross-sectional view showing the remaining state of crystal defects according to Comparative Example 1.
  • (a) and (b) are substrate temperatures during ion implantation at 400 ° C.
  • (c) and (d) are It is sectional drawing which shows the crystal defect state of a collector layer and a separated layer in the case of the process of the substrate temperature at the time of 500 degreeC ion implantation, respectively.
  • FIG. 10 is a cross-sectional view showing the remaining state of crystal defects according to Comparative Example 1.
  • (a) and (b) are substrate temperatures during ion implantation at 400 ° C.
  • (c) and (d) are It is sectional drawing which shows the crystal defect state of a collector layer and a separated layer in the case of the process of the substrate temperature at the time of 500 degreeC ion implantation, respectively.
  • FIG. 11 is a cross-sectional view of the separation layer portion showing the remaining state of crystal defects according to Comparative Example 2, wherein (a) and (b) are substrate temperatures at the time of ion implantation of 400 ° C., (c), (D) is sectional drawing which shows the crystal defect state of a collector layer and a separation layer in the case of the process of the substrate temperature at the time of ion implantation of 500 degreeC, respectively.
  • FIG. 12 is a fragmentary cross-sectional view of a semiconductor substrate showing a conventional method for forming a separation layer by coating diffusion.
  • FIG. 13 is a cross-sectional view of the vicinity of an end portion of a reverse blocking IGBT having a separation layer formed by conventional coating diffusion.
  • FIG. 14 is a fragmentary cross-sectional view of a semiconductor substrate illustrating a conventional method for forming an isolation layer using a trench.
  • FIG. 15 is a cross-sectional view of the vicinity of an end portion of a reverse blocking IGBT having a separation layer using a conventional trench.
  • FIG. 16 is a cross-sectional view in the vicinity of an end portion showing a problem of a reverse blocking IGBT having a separation layer using a conventional trench.
  • FIG. 17 is a cross-sectional view of a reverse blocking IGBT having a separation layer on a tapered surface using anisotropic etching.
  • FIG. 18 is an enlarged cross-sectional view of a tapered groove showing a region A where crystal defects are likely to remain on the side surface of the separation layer.
  • n-type is used as the first conductivity type
  • p-type is used as the second conductivity type.
  • One main surface is the emitter side or surface of the IGBT, and the other main surface is the collector side or back surface of the IGBT.
  • an n-type reverse blocking IGBT is taken as a reverse blocking semiconductor element according to the present invention, and in particular, a side surface derived from a tapered groove in such a direction that the surface area on the collector side is smaller than the surface area on the emitter side.
  • a general method for manufacturing the formed reverse blocking IGBT will be described. The same manufacturing process as in the prior art will be described as simply as possible.
  • Examples 1 and 2 to be described later is a detailed description of the characteristic part of the present invention and the effect of the invention related to the characteristic part.
  • an annealing method for forming both the p-type collector layer and the separation layer by ion implantation according to the characteristic part of the present invention, and subsequently performing both the laser annealing process and the furnace annealing process is based on the conventional example and the comparative examples 1 and 2. It will be described while clarifying that the present invention has an excellent effect by mutual comparison with each effect.
  • FIG. 1 is a cross-sectional view of a semiconductor substrate showing main manufacturing steps according to the method of manufacturing a reverse blocking semiconductor element of the present invention.
  • a surface layer whose main surface is the (001) plane of the FZ-n semiconductor substrate hereinafter referred to as “semiconductor substrate” 1 shown in FIG.
  • semiconductor substrate As shown in FIG. 1B, a p base region 16 and an n emitter region 15 are formed in the device active region where the main current flows in the device region.
  • the n emitter region 15 is formed in the p base region 16.
  • a gate electrode 22 is formed on the surface of the semiconductor substrate 1 and the surface of the p base region 16 sandwiched between the n emitter regions 15 through a gate insulating film 21 to form a MOS gate structure.
  • an emitter electrode 24 that is in contact with the p base region 16 and the n emitter region 15 is further provided to form the surface structure 10 of the reverse blocking IGBT.
  • the emitter electrode 24 is formed by, for example, coating an Al / Si film by sputtering or the like and then heat-treating the Al / Si film at 400 ° C. to 500 ° C.
  • a different alkaline etchant such as a KOH aqueous solution or a 5% solution of TMAH (Tetra Methyl Ammonium Hydroxide)
  • TMAH Tetra Methyl Ammonium Hydroxide
  • the etching mask pattern is formed so that the above-described reverse blocking IGBT MOS gate structure is arranged on the surface side of the region surrounded by the tapered groove.
  • a support plate (not shown) on the surface side so that the device chips are not dispersed even after the etching is finished.
  • the depth of the tapered groove can be made shallower than the thickness of the semiconductor substrate 1 so that the process without the support plate can be performed.
  • ion implantation of the p-type collector layer 6 and the separation layer 4 formed from the back side of the semiconductor substrate 1 is performed by an oxide film mask (not shown) having a low-temperature oxide film opened in a desired region. ) Is performed on the side surface and main surface of the tapered groove.
  • oxide film mask not shown
  • the substrate temperature at the time of ion implantation into the separation layer 4 is 400 to 500 ° C., respectively.
  • boron dose is set to 1 ⁇ 10 15 cm ⁇ 2 and acceleration voltage is set to 150 keV. Thereafter, furnace annealing and laser annealing are performed in this order or reverse order as annealing treatment.
  • the irradiation energy density of a YAG2 ⁇ laser (wavelength 532 nm; pulse width 100 ns) is 3 J / cm 2 , and the furnace annealing condition is 350 ° C. to 500 ° C. for 1 to 10 hours.
  • FIGS. 4A and 4B are cross-sectional views of the semiconductor substrate showing the direction of ion implantation for forming the separation layer on the tapered surface.
  • a rectangular chip for example, as shown in FIG. 4A, it is possible to form a mask 2 on the main surface and perform ion implantation on the four side surfaces at once.
  • each ion implantation into the four side surfaces is tapered with the side surfaces inclined with respect to the main surface.
  • the tilt of the semiconductor substrate is changed, and the substrate is rotated 90 degrees for each of the four side surfaces and implanted four times to perform doping from the taper angle and another tilt. it can.
  • a control such as a mask such as SUS (stainless steel) or a shutter (shielding plate).
  • Furnace annealing using an electric furnace maintained at a constant temperature is performed on the emitter-side surfaces such as the n emitter region 15, the p base region 16, the gate insulating film 21, the gate electrode 22, and the emitter electrode 24 formed in the preceding process.
  • the annealing is performed at a low temperature that does not adversely affect the structure, and in a temperature range of 350 ° C. to 500 ° C. where an annealing effect for activation is effective.
  • the collector electrode 7 is formed by vapor-depositing a sputtered metal film made of a laminate of Al / Ti / Ni / Au on the surface of the collector layer 6.
  • the collector electrode 7 is provided on the surface of the collector layer 6, the metal electrode on the side surface of the tapered shape is removed on the surface, and the reverse blocking type is obtained by cutting at the center of the tapered groove or removing the support plate.
  • An IGBT chip can be made.
  • the manufacturing method including the step of forming the diffusion layer (separation layer 4) only on the four side surfaces of the device chip as described above is tapered in a direction in which the surface area on the emitter side is smaller than the surface area on the collector side.
  • the present invention can be similarly applied to a reverse blocking IGBT in which a side surface is formed.
  • the collector layer 6 and the separation layer 4 can be simultaneously performed without ion implantation and annealing.
  • the lithography process and the ion implantation process for mask formation can be omitted once compared to the case where the collector layer 6 and the separation layer 4 are separately ion-implanted and annealed. This is preferable because the cost can be reduced.
  • the energy density in the laser annealing process on the tapered surface when forming the separation layer is also 0.58 times the energy density irradiated in the annealing process on the collector surface. Therefore, it is necessary to set conditions for ion implantation and laser annealing in consideration of these 0.58 times in advance.
  • the separation layer 4 is formed by ion implantation of boron from the back surface
  • the substrate temperature at the time of ion implantation is set to room temperature
  • the ion implantation is performed with a boron dose of 1 ⁇ 10 15 cm ⁇ 2 and an acceleration voltage of 150 keV.
  • the subsequent annealing treatment is only laser annealing treatment.
  • the laser annealing treatment condition is a YAG2 ⁇ laser (wavelength 532 nm; pulse width 100 ns) irradiation energy density, 3 J / cm 2 .
  • FIG. 5 shows the measurement result (spreading resistance measurement result) of the SR concentration profile of the formed collector layer 6 and the simultaneously formed separation layer 4.
  • FIG. 5 is an impurity concentration profile diagram (conventional example) of a separation layer formed by activating the ion-implanted region on the tapered surface by a conventional laser annealing process.
  • FIG. 6 is a cross-sectional view (conventional example) showing the remaining state of crystal defects when the ion-implanted region on the tapered surface is activated by a conventional laser annealing process, where (a) is the collector layer and (b) is the collector layer. It is sectional drawing which shows the crystal defect state of a separated layer.
  • FIG. 6 shows crystal defects 20 (point defects) of the collector layer 6 and the separation layer 5 (side surface) when irradiated under the ion implantation and laser annealing treatment conditions of this conventional example.
  • FIG. 7 is a reverse current-voltage waveform diagram of the present invention, a comparative example, and a conventional reverse blocking IGBT (comparative example).
  • the leakage current hereinafter referred to as reverse leakage current
  • FIG. 7 Shown in comparison.
  • (a) is a current-voltage waveform of a conventional example
  • (b) is Comparative Example 1
  • (c) is Comparative Example 2
  • (d) is Embodiment 1
  • (e) is Embodiment 2.
  • the substrate temperatures at the time of ion implantation into the separation layer were 400 ° C. and 500 ° C. (room temperature in the conventional example), respectively, and the annealing treatment was a furnace annealing treatment (Comparative Example 1). ) Or laser annealing treatment (Comparative Example 2).
  • the first and second embodiments are the same as the first and second comparative examples in that the temperatures at the time of ion implantation into the separation layer are 400 ° C. and 500 ° C., respectively.
  • the process is characterized by an annealing process in which two types of annealing are combined, such as an annealing process in the order of the treatment and the furnace annealing process or vice versa.
  • Comparative Examples 1 and 2 are incorporated in the description of the present invention as described above is that the first and second embodiments are characterized in that the annealing treatment is a combination of two types of laser annealing treatment and furnace annealing treatment.
  • the substrate temperature rise at the time of ion implantation and the annealing treatment of the present invention are overlapped and unclear about the part of activation and reduction of crystal defects. is there.
  • the peak concentration of the device according to the conventional example exceeds 1 ⁇ 10 19 cm ⁇ 3 in both the collector layer and the separation layer and is sufficiently activated. You can see that This is an effect of the laser annealing treatment.
  • the diffusion depth shown on the horizontal axis of FIG. 5 is shallower than the SR concentration profiles (FIGS. 2 and 3) of the first and second embodiments described later.
  • the crystal defect 20 does not remain in the collector layer as shown in (a), but is formed incidentally on the side surface (separation layer) during ion implantation as shown in (b). It is shown that crystal defects 20 (point defects) remain.
  • the reverse current is caused by the residual crystal defects described later.
  • the reverse current is larger than (d) and (e) showing the waveforms of the first and second embodiments that are not in the separation layer.
  • there is a residual crystal defect on the side surface (separation layer) which means that the crystal defect formed with the ion implantation into the side surface of the separation layer is not easily recovered by laser annealing. This is a result of reflecting.
  • the laser annealing process performed from the back surface of the substrate is laser irradiation for a short time (several tens to several ⁇ s), and the focal position of the irradiation does not coincide with the separation layer, and deviation tends to occur.
  • the laser annealing process performed from the back surface of the substrate has an advantage in that the irradiation region does not adversely affect the surface structure of the device because the irradiation region is not limited to the entire separation layer but tends to stay in part.
  • the region of the effect of recovering the crystal defects is also limited, and it is considered that the defect recovery in the region near the surface side of the separation layer formed in the tapered portion tends to be insufficient, and the reverse leakage current is increased. .
  • Comparative Example 1 (Description of Manufacturing Method for Comparative Example 1)
  • boron is implanted into the back surface of the FZ-n substrate heated to 400 ° C. to 500 ° C.
  • the annealing process is a process for performing a furnace annealing process.
  • an FZ-n substrate is placed on a sample stage equipped with a substrate heating mechanism such as a heater with the surface side (side on which the surface electrode is formed) facing down, and this is placed at a predetermined temperature (400 ° C. to 400 ° C.).
  • the conditions for the furnace annealing treatment were 400 ° C. and 5 hours.
  • FIGS. 8A and 8B are impurity concentration profile diagrams of the collector layer and the separation layer according to Comparative Example 1.
  • FIGS. 8A and 8B show the case where the substrate temperature during ion implantation is 400 ° C. + furnace annealing
  • FIGS. ) Are impurity concentration profile diagrams of the collector layers (a) and (c) and the separation layers (b) and (d), respectively, in the case of the substrate temperature at the time of ion implantation of 500 ° C. + furnace annealing.
  • the horizontal axis represents the depth ( ⁇ m) of the boron ion implantation region from the back surface of the FZ-n substrate, and the vertical axis represents the boron concentration (cm ⁇ 3 ) in the boron ion implantation region.
  • the boron ion implantation condition is that the semiconductor substrate 1 is heated at 400 ° C. and 500 ° C., and boron is ion-implanted on the back surface at a dose of 1 ⁇ 10 15 cm ⁇ 2 and an acceleration energy of 150 keV.
  • the activation rate of the boron ion implantation layer is about 2% when the ion implantation temperature by the substrate heating is 400 ° C. and about when the ion implantation temperature is 500 ° C. 5%. It is not preferable to set the ion implantation temperature to 500 ° C. or higher because the emitter electrode made of Al / Si may be dissolved.
  • the peak concentration is 1 ⁇ 10 17 cm ⁇ 3 to 7 ⁇ 10 18 cm ⁇ 3 , which is lower than that in FIG.
  • the low concentration is due to furnace annealing in which the degree of activation is lower than that of the conventional annealing process (laser annealing process) of FIG.
  • the depth of the boron ion implantation layer is a little deeper in the collector layer and the separation layer than in the conventional example of FIG. 6 because of the substrate temperature heating at the time of ion implantation and the furnace annealing treatment at 400 ° C. Show.
  • FIGS. 9A and 9B are cross-sectional views showing the remaining state of crystal defects according to Comparative Example 1.
  • FIGS. 9A and 9B are substrate temperatures at the time of ion implantation of 400 ° C.
  • FIGS. It is sectional drawing which shows the crystal defect state of a collector layer and a separated layer in the case of the process of the substrate temperature at the time of 500 degreeC ion implantation, respectively. From FIG. 9, comparing 400 ° C. and 500 ° C. in the furnace annealing treatment shows that the crystal defects are smaller at 500 ° C., so that the substrate heating during ion implantation contributes to the reduction of crystal defects. Is shown.
  • the comparative example 1 according to FIG. 9 has fewer crystal defects. Since the number of crystal defects is reduced as described above, the reverse leakage current is compared with the conventional example (FIG. 7A) in comparison example 1 (FIG. 7B) as shown in FIGS. 7A and 7B. ) Becomes smaller.
  • the comparative example 2 is different from the process of the comparative example 1 in that the annealing process is changed from the furnace annealing process to the laser annealing process, and the other processes are the same.
  • Conditions of the laser annealing process the same, YAG2omega laser as laser annealing conditions of the conventional example described above, an irradiation energy density (wavelength 532nm Pulse width 100 ns), the conditions of 3J / cm 2.
  • FIG. 10 is a cross-sectional view showing the remaining state of crystal defects according to Comparative Example 1.
  • (a) and (b) are substrate temperatures during ion implantation at 400 ° C.
  • (c) and (d) are It is sectional drawing which shows the crystal defect state of a collector layer and a separated layer in the case of the process of the substrate temperature at the time of 500 degreeC ion implantation, respectively.
  • Comparative Example 2 since the heating at 400 ° C. and 500 ° C.
  • the impurity concentration of the collector layer and the separation layer is not only higher than that of Comparative Example 1, but also the above-mentioned diagram of the conventional example. It can be seen that it is slightly higher than the impurity concentration of 6.
  • the comparative example 2 is more activated than the conventional example and the comparative example 1.
  • the diffusion depth it can be seen that by performing ion implantation while heating, both the collector layer and the separation layer have a diffusion effect and become slightly deeper than the ion implantation of the conventional example without heating (FIG. 5).
  • the crystal defects in FIG. 12 of Comparative Example 2 it is considered that the heating during ion implantation contributes to the reduction of the crystal defects on the deep side from the comparison between FIG. 6 (conventional example) and FIG. 11 (Comparative Example 2).
  • FIGS. 11A and 11C show that there is no crystal defect in the collector layer (back surface).
  • FIGS. 9B and 9D show that the point defect in FIG. 11B and FIG. The decrease is considered to be due to the recovery of the crystal defects in the central part from the upper part of the side surface having the separation layer. It seems that the effect of heating and furnace annealing during ion implantation appears.
  • the reverse current (reverse leakage current) of the comparative example 2 (FIG. 7C) is compared with the conventional example of the laser annealing process of FIG. 7A and the comparative example 1 (FIG. 7B). You can see that it is smaller. This is presumably because the leakage current at the time of reverse bias is reduced because the recovery of crystal defects accompanying the ion implantation into the side surface of the separation layer is effective.
  • FIG. 1 A first embodiment according to the reverse blocking IGBT of the present invention will be described.
  • ion implantation is performed while heating the semiconductor substrate 1 during ion implantation.
  • the feature of the reverse blocking semiconductor element manufacturing method according to the first embodiment is that both the laser annealing process and the furnace annealing process are performed in this order for activation.
  • FIG. 2 is an impurity concentration profile diagram of the collector layer and the separation layer according to the first exemplary embodiment of the present invention.
  • the boron dose is 1 ⁇ 10 15 cm ⁇ 2
  • the acceleration voltage is 150 keV
  • the semiconductor substrate temperatures during ion implantation are 400 ° C. ((a), (b)) and 500 ° C. ((c) , (D))
  • the SR concentration profile measurement results (spreading resistance measurement results) on the side surfaces of the collector layers ((a), (c)) and the separation layers ((b), (d)). Show.
  • the laser annealing treatment conditions a YAG 2 ⁇ laser (wavelength 532 nm; pulse width 100 ns) is used, and the irradiation energy density is set to 3.0 J / cm 2 .
  • the furnace annealing treatment conditions were a temperature of 400 ° C./5 hours. As described above, the laser annealing treatment was performed first, and then the furnace annealing treatment was performed under the above-described conditions.
  • the peak concentration is a high concentration exceeding 1 ⁇ 10 19 cm ⁇ 3 for both the back surface (collector layer 6) and the separation layer 4 and is sufficiently activated.
  • the peak concentration is the same level as in Comparative Example 2 (FIG. 11).
  • the diffusion depth adds a diffusion effect by using substrate heating at the time of ion implantation, laser annealing treatment, and furnace annealing treatment. Therefore, the diffusion depth is deeper than that of the conventional example and the comparative examples 1 and 2, particularly near 0.6 ⁇ m. It shows that it is deeper.
  • ion implantation is performed while heating the semiconductor substrate 1 to 400 ° C. to 500 ° C. during ion implantation.
  • furnace annealing is performed first, followed by laser annealing.
  • FIG. 3 is an impurity concentration profile diagram of the collector layer and the separation layer according to the second exemplary embodiment of the present invention.
  • the dose amount of boron is 1 ⁇ 10 15 cm ⁇ 2
  • the acceleration voltage is 150 keV
  • the ion implantation temperatures are 400 ° C. ((a), (b)) and 500 ° C. ((c), (d ))
  • the furnace annealing treatment condition is 400 ° C./5 hours.
  • the laser annealing treatment conditions were YAG2 ⁇ laser (wavelength 532 nm; pulse width 100 ns), and the irradiation energy density of laser annealing treatment was 3.0 J / cm 2 . Further, furnace annealing was performed first, and then laser annealing was performed under the above-described conditions.
  • the peak concentration is seen to have been collector layer, sufficiently activated becomes 1 ⁇ 10 19 cm -3 or more high concentration in both the separation layer.
  • the peak concentration is the same level as in Comparative Example 2 (FIG. 11) and Example 1 (FIG. 2).
  • the diffusion depth adds a diffusion effect by using the substrate heating at the time of ion implantation, furnace annealing treatment and laser annealing treatment, so that it is deeper than the above-mentioned conventional examples, comparative examples 1 and 2 and example 1, especially 0. It can be seen that the depth around .6 ⁇ m is particularly deep.
  • the diffusion depth is deeper than that in the first embodiment.
  • the laser annealing treatment is performed first, so that the irradiation outermost surface is fixed. This is because the phase is melted, the reflection of the laser light is increased, and the dopant is difficult to diffuse in the depth direction.
  • Embodiments 1 and 2 it is more effective for activation of the deeper layer when furnace annealing is performed and a dopant is added deeply by low-temperature diffusion and then laser annealing is performed.
  • the peak concentration is located deeper than in the first embodiment because the furnace annealing process is performed first so that it is in a state of being easily diffused. It is because it becomes easy to become.
  • n-type reverse blocking IGBT in which boron ions are diffused in the separation layer has been described, but aluminum can be used as impurity ions instead of boron.
  • phosphorus ions may be used as a dopant for the separation layer.
  • the laser annealing process used for the annealing process in the first and second embodiments described above has been described using a YAG2 ⁇ laser as an all-solid-state laser.
  • a laser such as An excimer laser such as XeCl (308 nm), KrF, or XeF may be used instead of the all solid-state laser.
  • the use of a semiconductor laser having a long penetration depth into the silicon semiconductor substrate is effective in recovering defects in the implanted layer on the deeper side.
  • the semiconductor substrate is heated at the time of ion implantation to perform the ion implantation in a state where the temperature of the semiconductor substrate is raised, and further, furnace annealing treatment and laser annealing treatment are performed at 350 ° C. to 500 ° C. for 1 hour to 10 hours.
  • furnace annealing treatment and laser annealing treatment are performed at 350 ° C. to 500 ° C. for 1 hour to 10 hours.
  • the reverse is provided with the taper of the structure in which the region A in which the defects are not sufficiently recovered exists even when the laser annealing process as described above is used. Even in the manufacturing method of the blocking semiconductor element, the reverse breakdown voltage is not reduced, the yield rate is improved, and the chip cost can be reduced.
  • the method of manufacturing a reverse blocking semiconductor device normally has an insulated gate bipolar transistor (hereinafter abbreviated as IGBT), which usually has a reliability of only forward voltage blocking capability. ),
  • IGBT insulated gate bipolar transistor
  • the reverse voltage blocking capability (hereinafter abbreviated as reverse blocking capability) is also useful for a method of manufacturing a reverse blocking semiconductor element that maintains the same reliability as the forward voltage blocking capability (abbreviated as forward blocking capability). It is suitable for the manufacturing method of reverse blocking IGBT.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Thyristors (AREA)

Abstract

　逆阻止型半導体素子の製造方法であって、テーパー溝を形成し、裏面とテーパー溝へのイオン注入後、炉アニール処理およびレーザーアニール処理をおこなうことにより、裏面コレクタ層およびテーパー溝の側辺面に分離層（４）を形成するようにした。これにより、テーパー溝を形成し、その側辺面にイオン注入とアニール処理により形成した拡散層を、逆耐圧ｐｎ接合の終端を湾曲させて表面に延在させるための分離層（４）とする製造工程を有する製造方法であっても、逆耐圧の確保と逆バイアス時のリーク電流の低減とを可能にする。

Description

逆阻止型半導体素子の製造方法
　本発明は、通常は順電圧阻止能力だけの信頼性を確保することが一般的である絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと略記する）に、逆電圧阻止能力（以降逆阻止能力と略記）にも順電圧阻止能力（順阻止能力と略記）と同等の信頼性を保持させる逆阻止型半導体素子の製造方法の改良、特には逆阻止型ＩＧＢＴの製造方法の改良に関する。
　逆阻止型半導体素子においては、順阻止能力と同等の逆阻止能力が必要となる。この逆阻止能力の信頼性を高くするために、通常フラットに形成される裏面側の逆耐圧ｐｎ接合をチップの側辺面近傍で湾曲させて、半導体チップの裏面側から表面に、その接合終端を延在させる必要がある。このように裏面側から表面へ湾曲させることにより延在させたｐｎ接合を形成するための拡散層を、以下の説明では分離層と称することにする。
　図１２は、従来の塗布拡散による分離層形成方法を示す半導体基板の要部断面図である。図１２（（ａ）～（ｃ））においては、従来の逆阻止型ＩＧＢＴの分離層を形成する主要な製造プロセスを工程順に示す半導体基板の要部断面図を示している。図１３は、従来の塗布拡散により形成された分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。図１３に示した製造方法のポイントを簡単に言うと、分離層を塗布拡散によって形成する方法である。従来の逆阻止型ＩＧＢＴの分離層の形成に際しては、まず、ドーパントマスクとして用いるために、６インチ径で厚さ６２５μｍ程度の厚い半導体基板１上に、膜厚がおおよそ２．５μｍ程度の熱酸化で形成した酸化膜２を形成する（図１２（ａ））。
　つぎに、半導体基板１上に形成した酸化膜２に、分離層４を形成するための開口部３を、パターニング・エッチングによって形成する（図１２（ｂ））。酸化膜２に形成された開口部３にボロンソース５を塗布し、その後、拡散炉により高温、長時間の熱処理を行い、おおよそ数百μｍ程度の深さのｐ型の拡散層４ａを形成する（図１２（ｃ））。このｐ型の拡散層は、後述する後工程における処理により、分離層４として利用できるようになる。
　その後、図１３の逆阻止型ＩＧＢＴの端部断面図に示すように、ＭＯＳ型半導体デバイスとして必要な表面構造１０を形成した後、裏面を分離層４の底部に達する程度（図１２（ｃ）の破線）に研磨して半導体基板１を薄くし、この研磨面にｐコレクタ層６とコレクタ電極７で構成される裏面構造を形成し、分離層４の中心部に位置するスクライブライン８で半導体基板１を切断する。これにより、図１４に示す逆阻止型ＩＧＢＴチップができる。
　図１４は、従来のトレンチを利用する分離層形成方法を示す半導体基板の要部断面図である。図１５は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。図１４（（ａ）～（ｃ））においては、前記図１２とは異なる従来の逆阻止型ＩＧＢＴの分離層の形成プロセスを工程順に示す半導体基板の要部断面を示している。この形成プロセスは、半導体基板１の表面からトレンチ（溝）１１を掘って、その側辺面に拡散層４ａを形成して分離層４とする方法である。
　図１４に示したように、従来のトレンチを利用する分離層形成方法を示す半導体基板１の形成プロセスに際しては、まず、半導体基板１の一面側に、数μｍの厚い酸化膜２を形成する（図１４（ａ））。つぎに、酸化膜２に開口３を形成した後、半導体基板１に対して異方性のドライエッチングをおこない、開口３を形成した酸化膜２側から数百μｍ程度の深さのトレンチ１１を形成する（図１４（ｂ））。
　そして、気相拡散にてトレンチ１１の側辺面へ不純物を導入して、図１４（ｃ）に示した拡散層４ａ、すなわち分離層４を形成する（図１４（ｃ）、図１５）。その後、トレンチ１１にポリシリコンや絶縁膜などの補強材を充填した後、スクライブライン８に沿ってダイシングして半導体基板１からＩＧＢＴチップを切り出すと、図１６に示す逆阻止型ＩＧＢＴができあがる。
　このような、トレンチ１１を掘ってその側辺面に分離層４を形成する方法は、たとえば、下記特許文献１～３に開示されている。特許文献１によれば、半導体素子のデバイス領域を取り巻くようにデバイスチップの上面から下面側のｐｎ接合に達する程度の深い垂直トレンチを形成し、このトレンチの側面にｐ型拡散層（分離層）を形成して、デバイスの下側のｐ型拡散層と接続させることで、デバイス下面側のｐｎ接合を分離層によって湾曲させて接合終端をデバイスの上面に延在させる製造方法が示されている。特許文献２、３によれば、特許文献１と同様に、デバイス上面から下面側のｐｎ接合に達するトレンチを形成し、このトレンチの側面に拡散層を形成することで、逆阻止能力のあるデバイスとしている。
　前述した図１２（ａ）～（ｃ）に示す逆阻止型ＩＧＢＴの分離層を塗布拡散法により形成する方法では、表面からボロンソース（ボロンの液状の拡散源）を塗布し、熱処理にてボロンを拡散する。数百μｍ程度の拡散深さの分離層を形成するためには、高温、長時間の拡散処理を必要とする。このため、図１２（ａ）～（ｃ）に示した、逆阻止型ＩＧＢＴの分離層を塗布拡散法により形成する方法では、拡散炉を構成する石英ボード、石英管（石英チューブ）、石英ノズルなど石英治具のへたりや、ヒータからの汚染、石英治具の失透現象による強度低下などの不具合の発生が避けられない。
　また、この塗布拡散法による分離層の形成では、マスク酸化膜（酸化膜）の形成が必要となる。このマスク酸化膜は長時間のボロン拡散に耐えるようにするためには良質で厚い酸化膜が必要となる。この耐マスク性が高い、つまり良質なシリコン酸化膜を得る方法としては熱酸化膜が用いられる。
　しかし、上記のように、塗布拡散法によって分離層を形成する場合、高温で長時間（たとえば１３００℃、２００時間）のボロンによる分離層の拡散処理においてボロンがマスク酸化膜を突き抜けないためには、膜厚が約２．５μｍの熱酸化膜を形成させる必要がある。この膜厚２．５μｍの熱酸化膜形成のためには、たとえば１１５０℃の酸化温度において必要な酸化時間は、良質な酸化膜が得られるドライ（乾燥酸素雰囲気）酸化では、約２００時間必要である。
　膜質がやや劣るものの、ドライ酸化に比べて酸化時間が短くて済むウェットもしくはパイロジェニック酸化でも、約１５時間と長い酸化時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がシリコン半導体基板中に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が導入されたり、酸素ドナーが発生したりすることによるデバイス特性劣化や信頼性低下の弊害が生じる。
　さらに、ボロンソース塗布後の拡散でも、通常は酸化雰囲気下で、前述の高温長時間の拡散処理が行われるため、半導体基板内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：Ｏｘｉｄａｔｉｏｎ　Ｉｎｄｕｃｅｄ　Ｓｔａｃｋｉｎｇ　Ｆａｕｌｔ）や、スリップ転位など結晶欠陥が導入される。これら結晶欠陥が導入されると、半導体基板中のｐｎ接合でリーク電流が高くなることや半導体基板上に形成された絶縁膜の耐圧、信頼性が大幅に劣化することが知られている。さらには、拡散中に取り込まれた酸素がドナー化し、耐圧が低下するという弊害を生じさせることもある。
　さらに、前述の図１２（ａ）～（ｃ）に示す分離層の形成方法では、ボロンによる拡散はマスク酸化膜の開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に２００μｍのボロン拡散を行う場合、必然的に横方向にもボロンは１６０μｍ拡散される。その結果、デバイスピッチやチップサイズが大きくなりチップコストの上昇という弊害を生じさせる。
　また、前述の図１４（ａ）～（ｃ）に示す分離層の形成方法では、ドライエッチングにてトレンチを形成し、形成したトレンチ側壁にボロンを導入して分離層を形成した後、トレンチを絶縁膜などの補強材で充填し、高アスペクト比のトレンチを形成する。その結果、この図１４（ａ）～（ｃ）の形成方法は前記図１２（ａ）～（ｃ）の形成方法と比べて、分離層の横方向の広がりが少ないので、デバイスピッチの縮小という点に関して有利となる。
　しかし、深さ２００μｍ程度のエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、１枚あたり、１００分程度の処理時間が必要であり、リードタイムの増加、メンテナンス回数の増加などの弊害については避けられない。また、ドライエッチングによって深いトレンチを形成する場合、マスクとしてシリコン酸化膜（ＳｉＯ2）を用いた場合、選択比が５０以下なので、数μｍ程度の厚いシリコン酸化膜を必要とする。このため、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という弊害も生じさせる。
　図１６は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの問題点を示す端部近傍の断面図である。さらに、図１６に示すように、ドライエッチングによる高アスペクト比の深堀りトレンチを利用した分離層形成プロセスでは、トレンチ１１内で薬液残渣１２やレジスト残渣１３などの除去方法に関する技術的課題が充分に解消されていない。このため、歩留まりの低下や信頼性の低下など弊害を生じさせる問題がある。
　通常、トレンチ側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ側壁が垂直となっているので、半導体基板を斜めにしてイオン注入することによってトレンチ側壁へのドーパント導入を行っている。しかし、アスペクト比の高いトレンチ側壁へのドーパント導入は、実効ドーズ量の低下（それに伴う注入時間の増加）、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。
　このため、アスペクト比の高いトレンチ内へ不純物を導入するための手法として、従来、たとえば、イオン注入の代わりにＰＨ3（ホスフィン）やＢ2Ｈ6（ジボラン）などのガス化させたドーパント零囲気中に、半導体基板を暴露させる気相拡散法が用いられる場合があった。しかし、気相拡散法は、イオン注入法に比べてドーズ量の精密制御性に劣る。
　また、アスペクト比の高いトレンチに絶縁膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができ、信頼性などの問題が発生するおそれがある。また、前記特許文献１～３の製造方法では、ウエハ割れを少なくするためトレンチ内に補強材を充填して半導体基板をスクライブラインで切断して半導体チップ化する工程が必要となることが想定され、補強材充填工程の追加分の製造コストが高くなる。
　従来、以上のような諸々の問題を解決する方法も既に発表されている。たとえば、エミッタ側またはコレクタ側の表面積が他方の側の表面積より小さくなる方向に傾斜するテーパー溝（溝の側面が主面に対して所定の傾斜角を有するように形成される溝）が形成された側辺面を持つチップ対し、このチップの側辺面にウエハ状態でイオン注入し、アニール処理することで分離層４ｂを形成する方法である。
　図１７は、異方性エッチングを利用したテーパー面に分離層を有する逆阻止型ＩＧＢＴの断面図である。図１７（ａ）に示すように、エミッタ側の表面積がコレクタ側の表面積より小さくなる方向に傾斜するテーパー溝を有するチップについて、このテーパー溝を選択的異方性エッチングで形成する方法が知られている（たとえば、下記特許文献４、５を参照。）。
　図１７に示した逆阻止型ＩＧＢＴとは逆に、エミッタ側よりコレクタ側の表面積が小さくなるような方向に傾斜するテーパー状の側辺面を持つ逆阻止型ＩＧＢＴ（図１７（ｂ）、下記特許文献６を参照。）は、前述の図１７（ａ）の逆阻止型ＩＧＢＴに比べ、エミッタ側の面を広く利用することができる。すなわち、エミッタ側表面近傍に形成される、ｎエミッタ領域１５、ｐベース領域１６に利用できる領域が大きくなるため、電流密度を大きくすることができ、同じ電流定格に対してはチップ面積を小さくできる利点がある。
　なお、図１７において、符号１は半導体基板、６はコレクタ層、７はコレクタ電極をあらわす。これらのテーパー溝を持つ逆阻止型ＩＧＢＴでは、いずれも分離層４ｂをイオン注入、アニール処理工程により形成するため、前述のような長時間の熱拡散による結晶欠陥や酸素起因の欠陥の問題、また、炉のダメージの問題を解決できる。そして、前述の図１４のようなトレンチ深堀による製造方法に比べてアスペクト比が低いため、テーパー溝の形成の際に、前記図１６で説明したような薬液残渣やレジスト残渣のような問題の発生もなく、また、傾斜した側辺面へのイオン注入によってドーパントを簡単に導入できる。
　また、従来、たとえば、半導体基板を、４００℃～５００℃に加熱した状態で、イオン注入をすることにより活性化率が向上する技術が知られている（特許文献７）。
特開平２－２２８６９号公報 特開２００１－１８５７２７号公報 特開２００２－７６０１７号公報 特開２００６－１５６９２６号公報 特願２００４－３３６００８号 特開２００６－３０３４１０号公報 特開２００５－２６８４８７号公報
　しかしながら、前記特許文献４～６に示すようなテーパー溝を持つ逆阻止型ＩＧＢＴでは、長時間拡散を用いない方法のため、分離層が薄く（または浅く）形成される。その結果、イオン注入に伴う結晶欠陥がアニール処理で充分に回復されずに残ってしまうと、この結晶欠陥は分離層のｐｎ接合近傍に残ることになるので、逆バイアス時のリーク電流が大きくなり易く、所定の阻止電圧が得られるように設計した逆耐圧が低下することがある。
　また、公知のレーザーアニール処理やフラッシュランプによる活性化のためのアニール処理おいても、焦点位置（ランプアニール処理時にテーパー溝の分離層の活性化に有効に寄与する位置）をきちんと制御しないと、同様に分離層の活性化が不充分になり結晶欠陥が残る問題がある。
　本発明は、以上述べた点に鑑みてなされたものであり、テーパー溝を形成し、その側辺面にイオン注入とアニール処理により形成した拡散層を、逆耐圧ｐｎ接合の終端を湾曲させて表面に延在させるための分離層とする製造工程を有する製造方法であっても、逆耐圧の確保と逆バイアス時のリーク電流の低減とが可能な逆阻止型半導体素子の製造方法を提供することを目的とする。
　本発明は、前記課題を解決するために、第１導電型の半導体基板の一方の主面にＭＯＳゲート構造を含む主要表面構造を形成する工程と、他方の主面に第２導電型コレクタ層を形成する工程と、前記主要表面構造を取り巻く外周にあって、いずれか一方の主面から他方の主面にかけてエッチング形成されるテーパー溝の側辺面に沿って、前記両主面間を連結するとともに前記他方の主面の第２導電型コレクタ層に接続される第２導電型分離層を形成する工程とを有する逆阻止型半導体素子の製造方法において、前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程がそれぞれ前記半導体基板を４００℃乃至５００℃のいずれかの温度に保持した状態で第２導電型不純物元素をイオン注入し、レーザーアニール処理と３５０℃乃至５００℃のいずれかの温度による炉アニール処理との両方のアニール処理を行って前記第２導電型コレクタ層と前記第２導電型分離層とをそれぞれ形成する工程である逆阻止型半導体素子の製造方法とする。
　また、本発明は、上記の発明において、前記両方のアニール処理を、レーザーアニール処理を先にして、その後、３５０℃乃至５００℃のいずれかの温度による炉アニール処理の順に行う処理とすることができる。
　また、本発明は、上記の発明において、前記両方のアニール処理を、３５０℃乃至５００℃のいずれかの温度による炉アニール処理を先にして、その後、レーザーアニール処理の順に行う処理とすることも好ましい。
　また、本発明は、上記の発明において、前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程が同時に行われることも好ましい。
　また、本発明は、上記の発明において、炉アニール処理の保持時間を１時間乃至１０時間とすることができる。
　本発明によれば、テーパー溝を形成し、その側辺面にイオン注入とアニール処理により形成した拡散層を、逆耐圧ｐｎ接合の終端を湾曲させて表面に延在させるための分離層とする製造工程を有する製造方法であっても、逆耐圧の確保と逆バイアス時のリーク電流の低減とが可能な逆阻止型半導体素子の製造方法を提供することができる。
図１は、本発明の逆阻止型半導体素子の製造方法にかかる主要な製造工程を示す半導体基板の断面図である。 図２は、本発明の実施の形態１にかかるコレクタ層および分離層の不純物濃度プロファイル図である。 図３は、本発明の実施の形態２にかかるコレクタ層および分離層の不純物濃度プロファイル図である。 図４－１は、テーパー面に分離層を形成するためのイオン注入する方向を示した半導体基板の断面図（その１）である。 図４－２は、テーパー面に分離層を形成するためのイオン注入する方向を示した半導体基板の断面図（その２）である。 図５は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化して形成した分離層の不純物濃度プロファイル図（従来例）である。 図６は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化した場合の結晶欠陥の残存状態を示す断面図（従来例）であり、（ａ）はコレクタ層、（ｂ）は分離層の結晶欠陥状態を示す断面図である。 図７は、本発明と比較例と従来の逆阻止型ＩＧＢＴ（比較例）の逆方向電流－電圧波形図である。 図８は、比較例１にかかるコレクタ層および分離層の不純物濃度プロファイル図であり、（ａ）、（ｂ）はイオン注入時の基板温度４００℃＋炉アニールの場合、（ｃ）、（ｄ）はイオン注入時の基板温度５００℃＋炉アニールの場合、のそれぞれコレクタ層（ａ）、（ｃ）および分離層（ｂ）、（ｄ）の不純物濃度プロファイル図である。 図９は、比較例１にかかる、結晶欠陥の残存状態を示す断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。 図１０は、比較例１にかかる、結晶欠陥の残存状態を示す断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。 図１１は、比較例２にかかる、結晶欠陥の残存状態を示す分離層部分の断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。 図１２は、従来の塗布拡散による分離層形成方法を示す半導体基板の要部断面図である。 図１３は、従来の塗布拡散により形成された分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。 図１４は、従来のトレンチを利用する分離層形成方法を示す半導体基板の要部断面図である。 図１５は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。 図１６は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの問題点を示す端部近傍の断面図である。 図１７は、異方性エッチングを利用したテーパー面に分離層を有する逆阻止型ＩＧＢＴの断面図である。 図１８は、分離層の側辺面で結晶欠陥の残りやすい領域Ａを示すテーパー溝の拡大断面図である。
　以下、本発明にかかる逆阻止型半導体素子の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下の説明では、第１導電型としてｎ型を、第２導電型としてｐ型をそれぞれ用いる。また、一方の主面をＩＧＢＴのエミッタ側または表面、他方の主面をＩＧＢＴのコレクタ側または裏面とする。
　以下、本発明に関する逆阻止型半導体素子としてｎ型逆阻止型ＩＧＢＴを採りあげ、特にはコレクタ側の表面積がエミッタ側の表面積に比べて小さくなるような方向のテーパー溝に由来する側辺面が形成された逆阻止型ＩＧＢＴの製造方法について全般的な説明をする。従来技術と同様の製造工程については、できるだけ簡単な説明に留めることとする。
　後述の実施例１、２における説明は、本発明の特徴部分の説明とその特徴部分に係わる発明の効果にかかる詳細な説明とする。特に、本発明の特徴部分にかかるｐ型コレクタ層と分離層のイオン注入による形成、続いてレーザーアニール処理および炉アニール処理の両方を行うアニール処理方法については、従来例、比較例１、２によるそれぞれの効果との相互比較により、本発明が優れた効果を有することを明らかにしながら説明する。
　図１は、本発明の逆阻止型半導体素子の製造方法にかかる主要な製造工程を示す半導体基板の断面図である。まず、図１に示すように、公知技術に従って、図１（ａ）に示すＦＺ－ｎ半導体基板（以下「半導体基板」という）１の（００１）面を主面とする表面層であって、デバイス領域内の主電流の流れる素子活性領域に、図１（ｂ）に示すように、ｐベース領域１６およびｎエミッタ領域１５を形成する。ｎエミッタ領域１５は、ｐベース領域１６内に形成する。
　半導体基板１の表面部と前記ｎエミッタ領域１５に挟まれる前記ｐベース領域１６の表面上に、ゲート絶縁膜２１を介してゲート電極２２を形成し、ＭＯＳゲート構造を形成する。ゲート電極２２上を覆う層間絶縁膜２３を形成した後、さらに、前記ｐベース領域１６およびｎエミッタ領域１５に共通に接するエミッタ電極２４を設け、逆阻止型ＩＧＢＴの表面構造１０とする。エミッタ電極２４は、たとえばＡｌ／Ｓｉ膜をスパッタなどで被覆した後に、当該Ａｌ／Ｓｉ膜を４００℃～５００℃で熱処理して形成される。
　つぎに、図１（ｃ）に示すように、前記ＦＺ－ｎ半導体基板１の裏面から、公知のアルカリエッチング液（ＫＯＨ水溶液やＴＭＡＨ（Ｔｅｔｒａ　Ｍｅｔｈｙｌ　Ａｍｍｏｎｉｕｍ　Ｈｙｄｒｏｘｉｄｅ）の５％溶液など）を用いた異方性エッチングにより、絶縁膜（図示せず）をマスクにして｛１１１｝面を主要な面方位とする４側辺面を有するテーパー溝を形成する。
　この際、テーパー溝に囲まれた領域の表面側に、前述の逆阻止型ＩＧＢＴのＭＯＳゲート構造が配置されるように、エッチングマスクパターンが形成される。この異方性エッチングの際には、エッチングの終了後にもデバイスチップがばらばらに分散しないように、表面側に支持板（図示せず）を貼り付けることも好ましい。また、テーパー溝の深さを、半導体基板１の厚さより浅くして、支持板無しのプロセスとすることもできる。
　図１（ｄ）に示すように、半導体基板１の裏面側から形成するｐ型コレクタ層６と分離層４のイオン注入は、所望の領域に低温酸化膜を開口した酸化膜マスク（図示せず）を形成した後、テーパー溝の側辺面や主面に対して行われる。本発明では、分離層４へのイオン注入時の基板温度をそれぞれ４００℃～５００℃とすることを要件の一つにしている。
　イオン注入条件を、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして行ない、その後、アニール処理として炉アニールおよびレーザーアニールをこの順または逆順で行う。ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）の照射エネルギー密度、３Ｊ／ｃｍ2の条件であり、炉アニール条件は３５０℃～５００℃で１～１０時間の処理とする。
　図４－１および図４－２は、テーパー面に分離層を形成するためのイオン注入する方向を示した半導体基板の断面図である。矩形状チップの場合、たとえば、図４－１に示すように、主面上にマスク２を形成して４側辺面に一度にイオン注入することが可能である。また、矩形状チップの場合、たとえば、４側辺面へのそれぞれのイオン注入は側辺面が主面に対して傾斜を成すテーパー状であるが故に、図４－２に示すように、主面上にマスク２を形成した後、半導体基板の傾きを変え、４側辺面ごとに基板を９０度回転させて４回注入することでテーパーの角度と別の傾きからのドーピングを行うこともできる。
　レーザーアニール処理は、ＳＵＳ（ステンレス）等のマスクやシャッター（遮蔽版）による制御等を用いて、照射したいところだけを選択的に走査照射することが好ましい。恒温に保持された電気炉を用いる炉アニール処理は、先行プロセスで形成されているｎエミッタ領域１５、ｐベース領域１６、ゲート絶縁膜２１、ゲート電極２２、エミッタ電極２４などの、エミッタ側の表面構造に悪影響を及ぼさない程度の低温であって、活性化のためのアニール効果も有効である３５０℃～５００℃の温度範囲でおこなう。
　その後、コレクタ層６の表面に、Ａｌ／Ｔｉ／Ｎｉ／Ａｕなどの積層からなるスパッタ金属膜を蒸着することにより、コレクタ電極７とする。コレクタ層６の表面にコレクタ電極７を設けた後、表面にテーパー状の側辺面上の金属電極を除去し、テーパー溝の中央で切断するかまたは支持板を除去することにより、逆阻止型ＩＧＢＴチップができる。
　以上説明したようなデバイスチップの４側辺面のみに拡散層（分離層４）を形成する工程を備える製造方法は、コレクタ側の表面積よりエミッタ側の表面積が小さくなるような方向にテーパー状の側辺面が形成される逆阻止型ＩＧＢＴにも同様に適用できる。コレクタ側の表面積がエミッタ側の表面積に比べて小さくなる逆阻止型ＩＧＢＴでは、コレクタ層６と分離層４を別々にイオン注入、アニール処理することなく、同時に行なうことができる。これにより、逆阻止型ＩＧＢＴでは、コレクタ層６と分離層４を別々にイオン注入、アニール処理する場合に比べて、マスク形成のためのリソグラフィ工程およびイオン注入工程を一回省くことができ、製造コストを抑えることができるので好ましい。
　また、イオン注入では、図４－１、図４－２に示すように、デバイスチップの表面積が小さいコレクタ側から、ボロンをチルト角度０°でイオン注入する場合、側辺面に対する実効的なドーズ量と注入飛程は、異方性エッチングによって面方位で決まるテーパーの角度の余弦を乗じた、ｃｏｓ５４．７°＝０．５８倍となる。
　分離層形成時のテーパー面へのレーザーアニール処理でのエネルギー密度も、コレクタ面へのアニール処理で照射されるエネルギー密度の０．５８倍になる。従って、これらの０．５８倍を予め考慮に入れたイオン注入とレーザーアニール処理の条件設定を行う必要がある。
（従来例についての製造方法の説明）
　裏面からのボロンのイオン注入により分離層４を形成する際に、イオン注入時の基板温度を室温とし、イオン注入を、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして行なう。続くアニール処理は、レーザーアニール処理のみとする。レーザーアニール処理条件は、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）の照射エネルギー密度、３Ｊ／ｃｍ2の条件で行なう。
　ここで、形成されたコレクタ層６および同時形成の分離層４のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）を、図５に示す。図５は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化して形成した分離層の不純物濃度プロファイル図（従来例）である。
　図６は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化した場合の結晶欠陥の残存状態を示す断面図（従来例）であり、（ａ）はコレクタ層、（ｂ）は分離層の結晶欠陥状態を示す断面図である。図６においては、この従来例のイオン注入、レーザーアニール処理条件で照射した場合の、コレクタ層６および分離層５（側辺面）の結晶欠陥２０（点欠陥）を示している。
　図７は、本発明と比較例と従来の逆阻止型ＩＧＢＴ（比較例）の逆方向電流－電圧波形図である。図７においては、この従来例と以下説明する比較例１、２および本発明にかかる実施の形態１、２の各逆阻止型ＩＧＢＴの逆バイアス時の漏れ電流（以下、逆漏れ電流）をそれぞれ比較して示している。図７において、（ａ）は従来例の電流－電圧波形、（ｂ）は比較例１、（ｃ）は比較例２、（ｄ）は実施の形態１、（ｅ）は実施の形態２のそれぞれ電流－電圧波形を示す。
　ここで、比較例１と比較例２は、分離層へのイオン注入時の基板温度を、それぞれ、４００℃、５００℃（前記従来例では室温）とし、アニール処理は炉アニール処理（比較例１）またはレーザーアニール処理（比較例２）をそれぞれ単独で行うプロセスである。一方、実施の形態１、２は前述のように、分離層へのイオン注入時の温度をそれぞれ４００℃、５００℃とする点は比較例１、２と同じであるが、アニール処理をレーザーアニール処理と炉アニール処理の順か、またはその逆の順のアニール処理のように２種類のアニールを組み合わせたアニール処理としたプロセスを特徴とする。
　このように比較例１、２を本発明の説明に取り入れた理由は、実施の形態１、２ではアニール処理をレーザーアニール処理と炉アニール処理との２種類の組み合わせとしているところに特徴があるが、発明の効果については、イオン注入時の基板温度上昇と本発明のアニール処理とで、活性化や結晶欠陥の低減という部分については重なっていて不明確になるので、これを明確にするためである。
　従来例についての説明に話を戻す。従来例にかかる前記図５の縦軸（不純物濃度）を見ると、従来例にかかるデバイスでもピーク濃度は、コレクタ層と分離層ともに１×１０19ｃｍ-3を超えて、充分に活性化されていることがわかる。これは、レーザーアニール処理の効果である。
　しかし、図５の横軸に示す拡散深さは、後述する実施の形態１、２のＳＲ濃度プロファイル（図２、３）に比べて浅い結果になっている。また、図６では、（ａ）に示すようにコレクタ層には結晶欠陥２０は残存しないが、（ｂ）に示すように、側辺面（分離層）にはイオン注入時に付随的に形成された結晶欠陥２０（点欠陥）が残存していることを示している。
　この残存結晶欠陥に起因して、前記図７（ａ）の従来例にかかるデバイスの電流－電圧波形（ａ）に示すように、逆方向電流（逆漏れ電流）は、後述の残存結晶欠陥が分離層に無い実施の形態１、２の波形を示す（ｄ）、（ｅ）よりも、逆方向電流（逆漏れ電流）が大きくなるのである。このように側辺面（分離層）に残存結晶欠陥があるということは、分離層の側辺面へのイオン注入に伴って形成された結晶欠陥が、レーザーアニール処理では充分に回復され難いことを反映した結果である。
　基板の裏面から行われるレーザーアニール処理は、短時間（数十ｎｓ～数μｓ）のレーザー照射であり、照射の焦点位置が分離層と一致せずズレが生じ易い。すなわち、基板の裏面から行われるレーザーアニール処理は、照射領域が分離層全体ではなく、一部に留まり易いので、デバイスの表面構造に悪影響を及ぼさない点にメリットがあるが、逆に、アニールによる結晶欠陥を回復させる効果の領域も限定され、テーパー部に形成される分離層のうち、表面側に近い領域の欠陥回復が不十分になり易く、逆漏れ電流が大きくなったのだと考えられる。
（比較例１についての製造方法の説明）
　比較例１では、前述の従来例と異なり、基板の裏面側プロセスでｐコレクタ層を形成する際に、ＦＺ－ｎ基板を４００℃～５００℃に加熱した状態で、その裏面にボロンを注入し、アニール処理は炉アニール処理を行うプロセスである。たとえば、ヒータ等の基板加熱機構を備えた試料台の上にＦＺ－ｎ基板をその表面側（表面電極が形成されている側）を下にして載置し、これを所定温度（４００℃～５００℃）で加熱するとともに、半導体基板（ＦＺ－ｎ半導体基板）１の裏面側（ｐコレクタ層を形成する側）から、ボロンのイオン注入を行うプロセスとする。炉アニール処理の条件は、４００℃で、５時間とした。
　つぎに、半導体基板１を４００℃～５００℃に加熱しながらボロンのイオン注入を行ったときの濃度プロファイル（広がり抵抗法（ＳＲ法））について説明する。図８は、比較例１にかかるコレクタ層および分離層の不純物濃度プロファイル図であり、（ａ）、（ｂ）はイオン注入時の基板温度４００℃＋炉アニールの場合、（ｃ）、（ｄ）はイオン注入時の基板温度５００℃＋炉アニールの場合、のそれぞれコレクタ層（ａ）、（ｃ）および分離層（ｂ）、（ｄ）の不純物濃度プロファイル図である。
　図８において、横軸はボロンのイオン注入領域のＦＺ－ｎ基板の裏面からの深さ（μｍ）を表し、縦軸はボロンのイオン注入領域のボロンの濃度（ｃｍ-3）を表している。ボロンのイオン注入条件は、半導体基板１を４００℃，５００℃で加熱した状態で、裏面にボロンをドーズ量１×１０15ｃｍ-2、加速エネルギー１５０ｋｅＶでイオン注入することである。
　ボロンイオン注入層について、半導体基板１を加熱しながらイオン注入を行った場合、ボロンイオン注入層の活性化率は、基板加熱によるイオン注入温度が４００℃のときには約２％、５００℃のときには約５％である。イオン注入温度を５００℃以上にすることは、Ａｌ／Ｓｉからなるエミッタ電極が溶解する惧れがあるので、好ましくない。
　図８より、ピーク濃度は１×１０17ｃｍ-3～７×１０18ｃｍ-3であり、前記図５より濃度も低い。濃度が低いということは、活性化の程度が図５の従来例のアニール処理（レーザーアニール処理）より低い炉アニールのためである。しかし、ボロンイオン注入層の深さはイオン注入時の基板温度加熱および４００℃の炉アニール処理のため、従来例の図６に比べて、コレクタ層および分離層共、少し深くなっていることを示している。
　さらに、コレクタ層および分離層内の結晶欠陥の分布状態について説明する。図９は、比較例１にかかる、結晶欠陥の残存状態を示す断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。この図９より、炉アニール処理の４００℃と５００℃を比較すると、５００℃の方が結晶欠陥が少なくなっていることから、イオン注入時の基板加熱が結晶欠陥の低減に寄与していることを示している。
　また、従来例にかかる前記図６（ｂ）に示す分離層内の結晶欠陥分布状態と比較すると、図９にかかる比較例１の方が、結晶欠陥が少ないことが分かる。このように結晶欠陥が少なくなったので、逆漏れ電流について、図７（ａ）と（ｂ）に示すように、従来例（図７（ａ））よりこの比較例１（図７（ｂ））のが小さくなるのである。
（比較例２についての製造方法の説明）
　比較例２は前記比較例１のプロセスのうち、アニール処理を炉アニール処理からレーザーアニール処理に変更したことが異なり、その他のプロセスは同じである。レーザーアニール処理の条件は、前述の従来例のレーザーアニール処理条件と同じ、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）の照射エネルギー密度、３Ｊ／ｃｍ2の条件である。
　つぎに、コレクタ層および分離層のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）について説明する。図１０は、比較例１にかかる、結晶欠陥の残存状態を示す断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。比較例２では、イオン注入時に４００℃、５００℃の加熱およびレーザーアニールをしているためコレクタ層および分離層の不純物濃度は前記比較例１より上昇しているだけでなく、従来例の前記図６の不純物濃度よりも若干高いことが読み取れる。
　このことから、比較例２では、従来例、比較例１よりもさらに活性化が図られていることが考えられる。拡散深さに関しても、加熱しながらイオン注入することにより、加熱のない従来例（図５）のイオン注入に比べてコレクタ層および分離層ともに拡散効果がありやや深くなっていることがわかる。この比較例２の図１２の結晶欠陥についても、図６（従来例）と図１１（比較例２）の比較から、深い側の結晶欠陥低減にイオン注入時の加熱が寄与していると考えられる。
　さらに、特に図１１（ａ）、（ｃ）は、コレクタ層（裏面）には結晶欠陥が存在しないことを示している。また、従来例（図６（ｂ））および比較例１（図９（ｂ），（ｄ））に比べて、比較例２の図１１（ｂ）、（ｄ）は点欠陥はやや残るものの少なくなっていることは、分離層のある側辺面上部から中央部の結晶欠陥が回復しているためと考えられる。イオン注入時の加熱および炉アニールの効果が現れているものと思われる。
　また、逆方向電流（逆漏れ電流）について、図７（ａ）のレーザーアニール処理の従来例および比較例１（図７（ｂ））と比べると、比較例２（図７（ｃ））の方が小さくなっていることがわかる。これは、分離層の側辺面へのイオン注入に伴う結晶欠陥の回復が有効に効いているため、逆バイアス時のリーク電流が小さくなったと考えられる。
（実施の形態１）
　本発明の逆阻止型ＩＧＢＴにかかる実施の形態１について説明する。コレクタ層６および分離層４におけるイオン注入層を活性化するために、イオン注入時に半導体基板１を加熱しながらイオン注入をおこなう。そして、さらに、活性化のためにレーザーアニール処理と炉アニール処理との両方のアニール処理を、この順に、行うところが実施の形態１にかかる逆阻止型半導体素子の製造方法の特徴部分である。
　図２は、本発明の実施の形態１にかかるコレクタ層および分離層の不純物濃度プロファイル図である。図２においては、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして、イオン注入時の半導体基板温度を４００℃（（ａ）、（ｂ））および５００℃（（ｃ）、（ｄ））とした場合のコレクタ層（（ａ）、（ｃ））および分離層（（ｂ）、（ｄ））の側辺面のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）を示している。レーザーアニール処理条件は、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）を用い、照射エネルギー密度を３．０Ｊ／ｃｍ2とする。炉アニール処理条件は、温度４００℃／５時間とした。前述のように、レーザーアニール処理を先に行い、その後、炉アニール処理を前述の条件で行った。
　図２より、ピーク濃度は裏面（コレクタ層６）、分離層４ともに１×１０19ｃｍ-3を超える高濃度となり、充分に活性化されていることがわかる。ピーク濃度は比較例２（図１１）と同レベルである。拡散深さはイオン注入時の基板加熱、レーザーアニール処理および炉アニール処理を用いることによる拡散効果が加わるため従来例、比較例１、２に比べて深い側、特に０．６μｍ付近の深さが深くなっていることを示している。
　実施の形態１では、残存結晶欠陥がないので、実施の形態１にかかる逆漏れ電流を示す図７（ｄ）のように、図７（ａ）の従来例および比較例１，２（図７（ａ）～（ｃ））よりも逆方向電流（逆漏れ電流）がさらに小さくなっていることがわかる。このことは、分離層の側辺面へのイオン注入に伴う結晶欠陥が充分に回復していることを表している。
（実施の形態２）
　つぎに、本発明の逆阻止型ＩＧＢＴにかかる実施の形態２について説明する。コレクタ層６および分離層４のイオン注入層を活性化するためにイオン注入時に半導体基板１を４００℃～５００℃に加熱しながらイオン注入をおこなう。そして、更に活性化のために先に炉アニール処理、その後、レーザーアニール処理を行う。
　図３は、本発明の実施の形態２にかかるコレクタ層および分離層の不純物濃度プロファイル図である。図３においては、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして、イオン注入時温度を４００℃（（ａ）、（ｂ））および５００℃（（ｃ）、（ｄ））とした場合のコレクタ層（（ａ）、（ｃ））および分離層（（ｂ）、（ｄ））の側辺面のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）を示している。
　炉アニール処理条件は、４００℃／５時間とする。レーザーアニール処理条件は、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）を用いてレーザーアニール処理の照射エネルギー密度を３．０Ｊ／ｃｍ2とした。さらに、炉アニール処理を先に行い、その後レーザーアニール処理を前述の条件で行った。
　前記図３から、ピーク濃度はコレクタ層、分離層ともに１×１０19ｃｍ-3以上の高濃度となり充分に活性化されていることがわかる。ピーク濃度は比較例２（図１１）、実施例１（図２）と同レベルである。拡散深さはイオン注入時の基板加熱、炉アニール処理およびレーザーアニール処理を用いることによる拡散効果が加わるので、前述の従来例、比較例１、２、実施例１に比べて深い側、特に０．６μｍ付近の深さが特に深くなっていることがわかる。
　本実施の形態２の方が、前記実施の形態１よりも拡散深さが深くなるのは、前記実施の形態１の場合にはレーザーアニール処理を先に行っていることにより照射最表面が固相溶融状態になり、レーザー光の反射が大きくなり深さ方向にドーパントが拡散し難くなるからである。
　実施の形態１、２から、先に、炉アニールを行って低温拡散により奥にドーパントを入れてから、その後レーザーアニール処理をした方が深い側の層の活性化には有効性が高いことも分かる。なお、ピーク濃度の位置が実施の形態１よりも深い方へ入っているのは、先に炉アニール処理をおこなっていて拡散しやすい状態になっているのでレーザー照射により固相溶融状態でボックスプロファイルになり易いからである。
　実施の形態１、２において、コレクタ層および分離層にはいずれにも結晶欠陥が存在していなかった。この結果、実施例２の逆漏れ電流（図７（ｅ））は、図７（ａ）の従来例および比較例１、２および実施の形態１（図７（ｂ）～図７（ｄ））よりも逆方向電流（逆漏れ電流）が小さくなるのである。これらの結果は、実施の形態２では分離層の側辺面へのイオン注入に伴う結晶欠陥が充分に回復されていることを表している。
　ここでは、ボロンイオンを分離層に拡散させたｎ型逆阻止型ＩＧＢＴについて、説明したが、不純物イオンとしてボロンに代えてアルミニウムを用いることもできる。また、ｐ型逆阻止型ＩＧＢＴではリンイオンを分離層のドーパントに用いるとよい。
　さらに、以上説明した実施の形態１、２でアニール処理に用いたレーザーアニール処理については、全固体レーザーとして、ＹＡＧ２ωレーザーで説明したが、ＹＬＦ２ω、ＹＶＯ４（２ω）、ＹＡＧ３ω、ＹＬＦ３ω、ＹＶＯ４（３ω）等のレーザーでもよい。全固体レーザーの代わりに、ＸｅＣｌ（３０８ｎｍ），ＫｒＦ，ＸｅＦ等のエキシマレーザーを用いてもよい。また、シリコン半導体基板への侵入長の大きい半導体レーザーを用いると、さらに深い側の注入層の欠陥回復に有効である。
　以上説明したように、テーパー溝に由来する側辺面に沿って形成されるイオン注入層（分離層）に伴って生じる結晶欠陥を回復させ活性化するための従来のアニール処理方法では、前記図４－１の破線の円で囲まれた領域の拡大図である図１８に示すテーパー溝近傍の拡大断面図に示すように、レーザーアニール処理を用いても欠陥が充分に回復しない領域Ａが存在するため、漏れ電流が大きくなり、逆耐圧の低下も見られた。
　そこで、本発明では、イオン注入時に半導体基板を加熱して半導体基板温度を上昇させた状態でイオン注入を行ない、さらに３５０℃～５００℃で１時間～１０時間の炉アニール処理およびレーザーアニール処理をこの順またはその逆順で施すことにより、さらに再結晶化（結晶欠陥の回復）を促進するとともに、活性化も実現することができる。
　その結果、イオン注入時に発生する結晶欠陥の低減も図ることができるようになり、前述のようなレーザーアニール処理を用いても欠陥が充分に回復しない領域Ａが存在する構造のテーパーを備えた逆阻止型半導体素子の製造方法であっても、逆耐圧の低下が無くなり、良品率が向上し、チップコストを安価にすることができる。
　以上のように、この発明にかかる逆阻止型半導体素子の製造方法は、通常は順電圧阻止能力だけの信頼性を確保することが一般的である絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと略記する）に、逆電圧阻止能力（以降逆阻止能力と略記）にも順電圧阻止能力（順阻止能力と略記）と同等の信頼性を保持させる逆阻止型半導体素子の製造方法に有用であり、特に、逆阻止型ＩＧＢＴの製造方法に適している。
　１　　　　半導体基板
　２　　　　酸化膜マスク
　３　　　　開口部
　４、４ｂ　分離層
　４ａ　　　拡散層
　５　　　　ボロンソース
　６　　　　ｐコレクタ層
　７　　　　コレクタ電極
　８　　　　スクライブライン
　１０　　　表面構造
　１１　　　トレンチ
　１２　　　薬液残渣
　１３　　　レジスト残渣
　１５　　　ｎエミッタ領域
　１６　　　ｐベース領域
　２０　　　結晶欠陥
　２１　　　ゲート絶縁膜
　２２　　　ゲート電極
　２３　　　層間絶縁膜
　２４　　　エミッタ電極

Claims (5)

  1. 　第１導電型の半導体基板の一方の主面にＭＯＳゲート構造を含む主要表面構造を形成する工程と、他方の主面に第２導電型コレクタ層を形成する工程と、前記主要表面構造を取り巻く外周にあって、いずれか一方の主面から他方の主面にかけてエッチング形成されるテーパー溝の側辺面に沿って、前記両主面間を連結するとともに前記他方の主面の第２導電型コレクタ層に接続される第２導電型分離層を形成する工程とを有する逆阻止型半導体素子の製造方法において、前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程がそれぞれ前記半導体基板を４００℃乃至５００℃のいずれかの温度に保持した状態で第２導電型不純物元素をイオン注入し、レーザーアニール処理と３５０℃乃至５００℃のいずれかの温度による炉アニール処理との両方のアニール処理を行って前記第２導電型コレクタ層と前記第２導電型分離層とをそれぞれ形成する工程であることを特徴とする逆阻止型半導体素子の製造方法。
  2. 　前記両方のアニール処理を、レーザーアニール処理を先にして、その後、３５０℃乃至５００℃のいずれかの温度による炉アニール処理の順に行うことを特徴とする請求項１記載の逆阻止型半導体素子の製造方法。
  3. 　前記両方のアニール処理を、３５０℃乃至５００℃のいずれかの温度による炉アニール処理を先にして、その後、レーザーアニール処理の順に行うことを特徴とする請求項１記載の逆阻止型半導体素子の製造方法。
  4. 　前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程が同時に行われることを特徴とする請求項１乃至３のいずれか一項に記載の逆阻止型半導体素子の製造方法。
  5. 　前記３５０℃乃至５００℃のいずれかの温度による炉アニール処理の保持時間を１時間乃至１０時間とすることを特徴とする請求項１記載の逆阻止型半導体素子の製造方法。
PCT/JP2012/050760 2011-01-18 2012-01-16 逆阻止型半導体素子の製造方法 WO2012099080A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US13/980,048 US8853009B2 (en) 2011-01-18 2012-01-16 Method for manufacturing reverse-blocking semiconductor element
JP2012553716A JP5692241B2 (ja) 2011-01-18 2012-01-16 逆阻止型半導体素子の製造方法
DE112012000501T DE112012000501T5 (de) 2011-01-18 2012-01-16 Verfahren zur Herstellung eines rückwärts sperrenden Halbleiterelements
CN201280005473XA CN103329255A (zh) 2011-01-18 2012-01-16 反向阻断型半导体元件的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011007801 2011-01-18
JP2011-007801 2011-01-18

Publications (1)

Publication Number Publication Date
WO2012099080A1 true WO2012099080A1 (ja) 2012-07-26

Family

ID=46515705

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/050760 WO2012099080A1 (ja) 2011-01-18 2012-01-16 逆阻止型半導体素子の製造方法

Country Status (5)

Country Link
US (1) US8853009B2 (ja)
JP (1) JP5692241B2 (ja)
CN (1) CN103329255A (ja)
DE (1) DE112012000501T5 (ja)
WO (1) WO2012099080A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015029004A1 (en) * 2013-08-28 2015-03-05 Qubeicon Ltd. Semiconductor die and package jigsaw submount
DE102015117821B4 (de) * 2015-10-20 2021-09-09 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
JP7339819B2 (ja) * 2019-09-04 2023-09-06 株式会社東芝 半導体装置の製造方法および半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059856A (ja) * 2001-08-09 2003-02-28 Fuji Electric Co Ltd 半導体装置の製造方法
JP2005268487A (ja) * 2004-03-18 2005-09-29 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法および半導体素子の製造装置
JP2006303410A (ja) * 2005-03-25 2006-11-02 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4904609A (en) 1988-05-06 1990-02-27 General Electric Company Method of making symmetrical blocking high voltage breakdown semiconductor device
JP4696337B2 (ja) 1999-10-15 2011-06-08 富士電機システムズ株式会社 半導体装置
JP4788028B2 (ja) 2000-08-28 2011-10-05 富士電機株式会社 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ
JP4747260B2 (ja) 2003-04-16 2011-08-17 富士電機株式会社 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法
US7776672B2 (en) * 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof
JP4982948B2 (ja) 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
DE102008003953A1 (de) 2007-02-28 2008-09-04 Fuji Electric Device Technology Co. Ltd. Verfahren zur Herstellung eines Halbleiterelements
JP5668270B2 (ja) 2008-12-11 2015-02-12 富士電機株式会社 半導体素子の製造方法
JP2010212530A (ja) 2009-03-12 2010-09-24 Fuji Electric Systems Co Ltd 半導体素子の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059856A (ja) * 2001-08-09 2003-02-28 Fuji Electric Co Ltd 半導体装置の製造方法
JP2005268487A (ja) * 2004-03-18 2005-09-29 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法および半導体素子の製造装置
JP2006303410A (ja) * 2005-03-25 2006-11-02 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JPWO2012099080A1 (ja) 2014-06-30
DE112012000501T5 (de) 2013-10-24
JP5692241B2 (ja) 2015-04-01
US20130295729A1 (en) 2013-11-07
US8853009B2 (en) 2014-10-07
CN103329255A (zh) 2013-09-25

Similar Documents

Publication Publication Date Title
JP5082211B2 (ja) 半導体装置の製造方法
JP4982948B2 (ja) 半導体装置の製造方法
JP5718026B2 (ja) 注入されたドーパントを選択的に活性化するためのレーザ・アニーリングを使用して半導体デバイスを製造するための方法
US9887190B2 (en) Semiconductor device and method for manufacturing the same
JP5866827B2 (ja) 逆阻止型絶縁ゲート型バイポーラトランジスタの製造方法
JP2006080177A (ja) 半導体装置およびその製造方法
JP2011134837A (ja) 半導体装置の製造方法
JP2011222660A (ja) 半導体装置の製造方法
JP2013247248A (ja) 半導体装置の製造方法
JP5692241B2 (ja) 逆阻止型半導体素子の製造方法
JP2006278382A (ja) 半導体装置の製造方法
JP2011187916A (ja) 逆阻止型絶縁ゲートバイポーラトランジスタの製造方法
JP5201305B2 (ja) 半導体装置の製造方法
JP5549532B2 (ja) 半導体装置の製造方法
JP7155759B2 (ja) 半導体装置及び半導体装置の製造方法
JP5648379B2 (ja) 半導体装置の製造方法
JP6870286B2 (ja) 炭化珪素半導体装置の製造方法
JP5636751B2 (ja) 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法
JP2006294772A (ja) 半導体装置の製造方法
JP2013125877A (ja) パワー半導体装置およびその製造方法
JP2012089560A (ja) 傾斜状の側面を備える逆阻止型ｉｇｂｔの製造方法
JP2024054899A (ja) 半導体装置の製造方法
JP2014143435A (ja) 半導体装置
TWI433311B (zh) 具有自對準矽化物接觸的功率裝置及其製造方法
JPH0595000A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12737056

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2012553716

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13980048

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1120120005015

Country of ref document: DE

Ref document number: 112012000501

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12737056

Country of ref document: EP

Kind code of ref document: A1