JP5692241B2 - 逆阻止型半導体素子の製造方法 - Google Patents

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Description

本発明は、通常は順電圧阻止能力だけの信頼性を確保することが一般的である絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと略記する）に、逆電圧阻止能力（以降逆阻止能力と略記）にも順電圧阻止能力（順阻止能力と略記）と同等の信頼性を保持させる逆阻止型半導体素子の製造方法の改良、特には逆阻止型ＩＧＢＴの製造方法の改良に関する。
逆阻止型半導体素子においては、順阻止能力と同等の逆阻止能力が必要となる。この逆阻止能力の信頼性を高くするために、通常フラットに形成される裏面側の逆耐圧ｐｎ接合をチップの側辺面近傍で湾曲させて、半導体チップの裏面側から表面に、その接合終端を延在させる必要がある。このように裏面側から表面へ湾曲させることにより延在させたｐｎ接合を形成するための拡散層を、以下の説明では分離層と称することにする。
図１２は、従来の塗布拡散による分離層形成方法を示す半導体基板の要部断面図である。図１２（（ａ）〜（ｃ））においては、従来の逆阻止型ＩＧＢＴの分離層を形成する主要な製造プロセスを工程順に示す半導体基板の要部断面図を示している。図１３は、従来の塗布拡散により形成された分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。図１３に示した製造方法のポイントを簡単に言うと、分離層を塗布拡散によって形成する方法である。従来の逆阻止型ＩＧＢＴの分離層の形成に際しては、まず、ドーパントマスクとして用いるために、６インチ径で厚さ６２５μｍ程度の厚い半導体基板１上に、膜厚がおおよそ２．５μｍ程度の熱酸化で形成した酸化膜２を形成する（図１２（ａ））。
つぎに、半導体基板１上に形成した酸化膜２に、分離層４を形成するための開口部３を、パターニング・エッチングによって形成する（図１２（ｂ））。酸化膜２に形成された開口部３にボロンソース５を塗布し、その後、拡散炉により高温、長時間の熱処理を行い、おおよそ数百μｍ程度の深さのｐ型の拡散層４ａを形成する（図１２（ｃ））。このｐ型の拡散層は、後述する後工程における処理により、分離層４として利用できるようになる。
その後、図１３の逆阻止型ＩＧＢＴの端部断面図に示すように、ＭＯＳ型半導体デバイスとして必要な表面構造１０を形成した後、裏面を分離層４の底部に達する程度（図１２（ｃ）の破線）に研磨して半導体基板１を薄くし、この研磨面にｐコレクタ層６とコレクタ電極７で構成される裏面構造を形成し、分離層４の中心部に位置するスクライブライン８で半導体基板１を切断する。これにより、図１３に示す逆阻止型ＩＧＢＴチップができる。
図１４は、従来のトレンチを利用する分離層形成方法を示す半導体基板の要部断面図である。図１５は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。図１４（（ａ）〜（ｃ））においては、前記図１２とは異なる従来の逆阻止型ＩＧＢＴの分離層の形成プロセスを工程順に示す半導体基板の要部断面を示している。この形成プロセスは、半導体基板１の表面からトレンチ（溝）１１を掘って、その側辺面に拡散層４ａを形成して分離層４とする方法である。
図１４に示したように、従来のトレンチを利用する分離層形成方法を示す半導体基板１の形成プロセスに際しては、まず、半導体基板１の一面側に、数μｍの厚い酸化膜２を形成する（図１４（ａ））。つぎに、酸化膜２に開口３を形成した後、半導体基板１に対して異方性のドライエッチングをおこない、開口３を形成した酸化膜２側から数百μｍ程度の深さのトレンチ１１を形成する（図１４（ｂ））。
そして、気相拡散にてトレンチ１１の側辺面へ不純物を導入して、図１４（ｃ）に示した拡散層４ａ、すなわち分離層４を形成する（図１４（ｃ）、図１５）。その後、トレンチ１１にポリシリコンや絶縁膜などの補強材を充填した後、スクライブライン８に沿ってダイシングして半導体基板１からＩＧＢＴチップを切り出すと、図１５に示す逆阻止型ＩＧＢＴができあがる。
このような、トレンチ１１を掘ってその側辺面に分離層４を形成する方法は、たとえば、下記特許文献１〜３に開示されている。特許文献１によれば、半導体素子のデバイス領域を取り巻くようにデバイスチップの上面から下面側のｐｎ接合に達する程度の深い垂直トレンチを形成し、このトレンチの側面にｐ型拡散層（分離層）を形成して、デバイスの下側のｐ型拡散層と接続させることで、デバイス下面側のｐｎ接合を分離層によって湾曲させて接合終端をデバイスの上面に延在させる製造方法が示されている。特許文献２、３によれば、特許文献１と同様に、デバイス上面から下面側のｐｎ接合に達するトレンチを形成し、このトレンチの側面に拡散層を形成することで、逆阻止能力のあるデバイスとしている。
前述した図１２（ａ）〜（ｃ）に示す逆阻止型ＩＧＢＴの分離層を塗布拡散法により形成する方法では、表面からボロンソース（ボロンの液状の拡散源）を塗布し、熱処理にてボロンを拡散する。数百μｍ程度の拡散深さの分離層を形成するためには、高温、長時間の拡散処理を必要とする。このため、図１２（ａ）〜（ｃ）に示した、逆阻止型ＩＧＢＴの分離層を塗布拡散法により形成する方法では、拡散炉を構成する石英ボード、石英管（石英チューブ）、石英ノズルなど石英治具のへたりや、ヒータからの汚染、石英治具の失透現象による強度低下などの不具合の発生が避けられない。
また、この塗布拡散法による分離層の形成では、マスク酸化膜（酸化膜）の形成が必要となる。このマスク酸化膜は長時間のボロン拡散に耐えるようにするためには良質で厚い酸化膜が必要となる。この耐マスク性が高い、つまり良質なシリコン酸化膜を得る方法としては熱酸化膜が用いられる。
しかし、上記のように、塗布拡散法によって分離層を形成する場合、高温で長時間（たとえば１３００℃、２００時間）のボロンによる分離層の拡散処理においてボロンがマスク酸化膜を突き抜けないためには、膜厚が約２．５μｍの熱酸化膜を形成させる必要がある。この膜厚２．５μｍの熱酸化膜形成のためには、たとえば１１５０℃の酸化温度において必要な酸化時間は、良質な酸化膜が得られるドライ（乾燥酸素雰囲気）酸化では、約２００時間必要である。
膜質がやや劣るものの、ドライ酸化に比べて酸化時間が短くて済むウェットもしくはパイロジェニック酸化でも、約１５時間と長い酸化時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がシリコン半導体基板中に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が導入されたり、酸素ドナーが発生したりすることによるデバイス特性劣化や信頼性低下の弊害が生じる。
さらに、ボロンソース塗布後の拡散でも、通常は酸化雰囲気下で、前述の高温長時間の拡散処理が行われるため、半導体基板内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：Ｏｘｉｄａｔｉｏｎ Ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）や、スリップ転位など結晶欠陥が導入される。これら結晶欠陥が導入されると、半導体基板中のｐｎ接合でリーク電流が高くなることや半導体基板上に形成された絶縁膜の耐圧、信頼性が大幅に劣化することが知られている。さらには、拡散中に取り込まれた酸素がドナー化し、耐圧が低下するという弊害を生じさせることもある。
さらに、前述の図１２（ａ）〜（ｃ）に示す分離層の形成方法では、ボロンによる拡散はマスク酸化膜の開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に２００μｍのボロン拡散を行う場合、必然的に横方向にもボロンは１６０μｍ拡散される。その結果、デバイスピッチやチップサイズが大きくなりチップコストの上昇という弊害を生じさせる。
また、前述の図１４（ａ）〜（ｃ）に示す分離層の形成方法では、ドライエッチングにてトレンチを形成し、形成したトレンチ側壁にボロンを導入して分離層を形成した後、トレンチを絶縁膜などの補強材で充填し、高アスペクト比のトレンチを形成する。その結果、この図１４（ａ）〜（ｃ）の形成方法は前記図１２（ａ）〜（ｃ）の形成方法と比べて、分離層の横方向の広がりが少ないので、デバイスピッチの縮小という点に関して有利となる。
しかし、深さ２００μｍ程度のエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、１枚あたり、１００分程度の処理時間が必要であり、リードタイムの増加、メンテナンス回数の増加などの弊害については避けられない。また、ドライエッチングによって深いトレンチを形成する場合、マスクとしてシリコン酸化膜（ＳｉＯ2）を用いた場合、選択比が５０以下なので、数μｍ程度の厚いシリコン酸化膜を必要とする。このため、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という弊害も生じさせる。
図１６は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの問題点を示す端部近傍の断面図である。さらに、図１６に示すように、ドライエッチングによる高アスペクト比の深堀りトレンチを利用した分離層形成プロセスでは、トレンチ１１内で薬液残渣１２やレジスト残渣１３などの除去方法に関する技術的課題が充分に解消されていない。このため、歩留まりの低下や信頼性の低下など弊害を生じさせる問題がある。
通常、トレンチ側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ側壁が垂直となっているので、半導体基板を斜めにしてイオン注入することによってトレンチ側壁へのドーパント導入を行っている。しかし、アスペクト比の高いトレンチ側壁へのドーパント導入は、実効ドーズ量の低下（それに伴う注入時間の増加）、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。
このため、アスペクト比の高いトレンチ内へ不純物を導入するための手法として、従来、たとえば、イオン注入の代わりにＰＨ3（ホスフィン）やＢ2Ｈ6（ジボラン）などのガス化させたドーパント零囲気中に、半導体基板を暴露させる気相拡散法が用いられる場合があった。しかし、気相拡散法は、イオン注入法に比べてドーズ量の精密制御性に劣る。
また、アスペクト比の高いトレンチに絶縁膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができ、信頼性などの問題が発生するおそれがある。また、前記特許文献１〜３の製造方法では、ウエハ割れを少なくするためトレンチ内に補強材を充填して半導体基板をスクライブラインで切断して半導体チップ化する工程が必要となることが想定され、補強材充填工程の追加分の製造コストが高くなる。
従来、以上のような諸々の問題を解決する方法も既に発表されている。たとえば、エミッタ側またはコレクタ側の表面積が他方の側の表面積より小さくなる方向に傾斜するテーパー溝（溝の側面が主面に対して所定の傾斜角を有するように形成される溝）が形成された側辺面を持つチップ対し、このチップの側辺面にウエハ状態でイオン注入し、アニール処理することで分離層４ｂを形成する方法である。
図１７は、異方性エッチングを利用したテーパー面に分離層を有する逆阻止型ＩＧＢＴの断面図である。図１７（ａ）に示すように、エミッタ側の表面積がコレクタ側の表面積より小さくなる方向に傾斜するテーパー溝を有するチップについて、このテーパー溝を選択的異方性エッチングで形成する方法が知られている（たとえば、下記特許文献４、５を参照。）。
図１７（ａ）に示した逆阻止型ＩＧＢＴとは逆に、エミッタ側よりコレクタ側の表面積が小さくなるような方向に傾斜するテーパー状の側辺面を持つ逆阻止型ＩＧＢＴ（図１７（ｂ）、下記特許文献６を参照。）は、前述の図１７（ａ）の逆阻止型ＩＧＢＴに比べ、エミッタ側の面を広く利用することができる。すなわち、エミッタ側表面近傍に形成される、ｎエミッタ領域１５、ｐベース領域１６に利用できる領域が大きくなるため、電流密度を大きくすることができ、同じ電流定格に対してはチップ面積を小さくできる利点がある。
なお、図１７において、符号１は半導体基板、６はコレクタ層、７はコレクタ電極をあらわす。これらのテーパー溝を持つ逆阻止型ＩＧＢＴでは、いずれも分離層４ｂをイオン注入、アニール処理工程により形成するため、前述のような長時間の熱拡散による結晶欠陥や酸素起因の欠陥の問題、また、炉のダメージの問題を解決できる。そして、前述の図１４のようなトレンチ深堀による製造方法に比べてアスペクト比が低いため、テーパー溝の形成の際に、前記図１６で説明したような薬液残渣やレジスト残渣のような問題の発生もなく、また、傾斜した側辺面へのイオン注入によってドーパントを簡単に導入できる。
また、従来、たとえば、半導体基板を、４００℃〜５００℃に加熱した状態で、イオン注入をすることにより活性化率が向上する技術が知られている（特許文献７）。
特開平２−２２８６９号公報 特開２００１−１８５７２７号公報 特開２００２−７６０１７号公報 特開２００６−１５６９２６号公報 特願２００４−３３６００８号 特開２００６−３０３４１０号公報 特開２００５−２６８４８７号公報
しかしながら、前記特許文献４〜６に示すようなテーパー溝を持つ逆阻止型ＩＧＢＴでは、長時間拡散を用いない方法のため、分離層が薄く（または浅く）形成される。その結果、イオン注入に伴う結晶欠陥がアニール処理で充分に回復されずに残ってしまうと、この結晶欠陥は分離層のｐｎ接合近傍に残ることになるので、逆バイアス時のリーク電流が大きくなり易く、所定の阻止電圧が得られるように設計した逆耐圧が低下することがある。
また、公知のレーザーアニール処理やフラッシュランプによる活性化のためのアニール処理おいても、焦点位置（ランプアニール処理時にテーパー溝の分離層の活性化に有効に寄与する位置）をきちんと制御しないと、同様に分離層の活性化が不充分になり結晶欠陥が残る問題がある。
本発明は、以上述べた点に鑑みてなされたものであり、テーパー溝を形成し、その側辺面にイオン注入とアニール処理により形成した拡散層を、逆耐圧ｐｎ接合の終端を湾曲させて表面に延在させるための分離層とする製造工程を有する製造方法であっても、逆耐圧の確保と逆バイアス時のリーク電流の低減とが可能な逆阻止型半導体素子の製造方法を提供することを目的とする。
本発明は、前記課題を解決するために、第１導電型の半導体基板の一方の主面にＭＯＳゲート構造を含む主要表面構造を形成する工程と、他方の主面に第２導電型コレクタ層を形成する工程と、前記主要表面構造を取り巻く外周にあって、いずれか一方の主面から他方の主面にかけてエッチング形成されるテーパー溝の側辺面に沿って、前記両主面間を連結するとともに前記他方の主面の第２導電型コレクタ層に接続される第２導電型分離層を形成する工程とを有する逆阻止型半導体素子の製造方法において、前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程がそれぞれ前記半導体基板を４００℃乃至５００℃のいずれかの温度に保持した状態で第２導電型不純物元素をイオン注入し、レーザーアニール処理と３５０℃乃至５００℃のいずれかの温度による炉アニール処理との両方のアニール処理を行って前記第２導電型コレクタ層と前記第２導電型分離層とをそれぞれ形成する工程である逆阻止型半導体素子の製造方法とする。
また、本発明は、上記の発明において、前記両方のアニール処理を、レーザーアニール処理を先にして、その後、３５０℃乃至５００℃のいずれかの温度による炉アニール処理の順に行う処理とすることができる。
また、本発明は、上記の発明において、前記両方のアニール処理を、３５０℃乃至５００℃のいずれかの温度による炉アニール処理を先にして、その後、レーザーアニール処理の順に行う処理とすることも好ましい。
また、本発明は、上記の発明において、前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程が同時に行われることも好ましい。
また、本発明は、上記の発明において、炉アニール処理の保持時間を１時間乃至１０時間とすることができる。
本発明によれば、テーパー溝を形成し、その側辺面にイオン注入とアニール処理により形成した拡散層を、逆耐圧ｐｎ接合の終端を湾曲させて表面に延在させるための分離層とする製造工程を有する製造方法であっても、逆耐圧の確保と逆バイアス時のリーク電流の低減とが可能な逆阻止型半導体素子の製造方法を提供することができる。
図１は、本発明の逆阻止型半導体素子の製造方法にかかる主要な製造工程を示す半導体基板の断面図である。 図２は、本発明の実施の形態１にかかるコレクタ層および分離層の不純物濃度プロファイル図である。 図３は、本発明の実施の形態２にかかるコレクタ層および分離層の不純物濃度プロファイル図である。 図４−１は、テーパー面に分離層を形成するためのイオン注入する方向を示した半導体基板の断面図（その１）である。 図４−２は、テーパー面に分離層を形成するためのイオン注入する方向を示した半導体基板の断面図（その２）である。 図５は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化して形成した分離層の不純物濃度プロファイル図（従来例）である。 図６は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化した場合の結晶欠陥の残存状態を示す断面図（従来例）であり、（ａ）はコレクタ層、（ｂ）は分離層の結晶欠陥状態を示す断面図である。 図７は、本発明と比較例と従来の逆阻止型ＩＧＢＴ（比較例）の逆方向電流−電圧波形図である。 図８は、比較例１にかかるコレクタ層および分離層の不純物濃度プロファイル図であり、（ａ）、（ｂ）はイオン注入時の基板温度４００℃＋炉アニールの場合、（ｃ）、（ｄ）はイオン注入時の基板温度５００℃＋炉アニールの場合、のそれぞれコレクタ層（ａ）、（ｃ）および分離層（ｂ）、（ｄ）の不純物濃度プロファイル図である。 図９は、比較例１にかかる、結晶欠陥の残存状態を示す断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。 図１０は、比較例１にかかる、結晶欠陥の残存状態を示す断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。 図１１は、比較例２にかかる、結晶欠陥の残存状態を示す分離層部分の断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。 図１２は、従来の塗布拡散による分離層形成方法を示す半導体基板の要部断面図である。 図１３は、従来の塗布拡散により形成された分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。 図１４は、従来のトレンチを利用する分離層形成方法を示す半導体基板の要部断面図である。 図１５は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの端部近傍の断面図である。 図１６は、従来のトレンチを利用した分離層を有する逆阻止型ＩＧＢＴの問題点を示す端部近傍の断面図である。 図１７は、異方性エッチングを利用したテーパー面に分離層を有する逆阻止型ＩＧＢＴの断面図である。 図１８は、分離層の側辺面で結晶欠陥の残りやすい領域Ａを示すテーパー溝の拡大断面図である。
以下、本発明にかかる逆阻止型半導体素子の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下の説明では、第１導電型としてｎ型を、第２導電型としてｐ型をそれぞれ用いる。また、一方の主面をＩＧＢＴのエミッタ側または表面、他方の主面をＩＧＢＴのコレクタ側または裏面とする。
以下、本発明に関する逆阻止型半導体素子としてｎ型逆阻止型ＩＧＢＴを採りあげ、特にはコレクタ側の表面積がエミッタ側の表面積に比べて小さくなるような方向のテーパー溝に由来する側辺面が形成された逆阻止型ＩＧＢＴの製造方法について全般的な説明をする。従来技術と同様の製造工程については、できるだけ簡単な説明に留めることとする。
後述の実施例１、２における説明は、本発明の特徴部分の説明とその特徴部分に係わる発明の効果にかかる詳細な説明とする。特に、本発明の特徴部分にかかるｐ型コレクタ層と分離層のイオン注入による形成、続いてレーザーアニール処理および炉アニール処理の両方を行うアニール処理方法については、従来例、比較例１、２によるそれぞれの効果との相互比較により、本発明が優れた効果を有することを明らかにしながら説明する。
図１は、本発明の逆阻止型半導体素子の製造方法にかかる主要な製造工程を示す半導体基板の断面図である。まず、図１に示すように、公知技術に従って、図１（ａ）に示すＦＺ−ｎ半導体基板（以下「半導体基板」という）１の（００１）面を主面とする表面層であって、デバイス領域内の主電流の流れる素子活性領域に、図１（ｂ）に示すように、ｐベース領域１６およびｎエミッタ領域１５を形成する。ｎエミッタ領域１５は、ｐベース領域１６内に形成する。
半導体基板１の表面部と前記ｎエミッタ領域１５に挟まれる前記ｐベース領域１６の表面上に、ゲート絶縁膜２１を介してゲート電極２２を形成し、ＭＯＳゲート構造を形成する。ゲート電極２２上を覆う層間絶縁膜２３を形成した後、さらに、前記ｐベース領域１６およびｎエミッタ領域１５に共通に接するエミッタ電極２４を設け、逆阻止型ＩＧＢＴの表面構造１０とする。エミッタ電極２４は、たとえばＡｌ／Ｓｉ膜をスパッタなどで被覆した後に、当該Ａｌ／Ｓｉ膜を４００℃〜５００℃で熱処理して形成される。
つぎに、図１（ｃ）に示すように、前記ＦＺ−ｎ半導体基板１の裏面から、公知のアルカリエッチング液（ＫＯＨ水溶液やＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）の５％溶液など）を用いた異方性エッチングにより、絶縁膜（図示せず）をマスクにして｛１１１｝面を主要な面方位とする４側辺面を有するテーパー溝を形成する。
この際、テーパー溝に囲まれた領域の表面側に、前述の逆阻止型ＩＧＢＴのＭＯＳゲート構造が配置されるように、エッチングマスクパターンが形成される。この異方性エッチングの際には、エッチングの終了後にもデバイスチップがばらばらに分散しないように、表面側に支持板（図示せず）を貼り付けることも好ましい。また、テーパー溝の深さを、半導体基板１の厚さより浅くして、支持板無しのプロセスとすることもできる。
図１（ｄ）に示すように、半導体基板１の裏面側から形成するｐ型コレクタ層６と分離層４のイオン注入は、所望の領域に低温酸化膜を開口した酸化膜マスク（図示せず）を形成した後、テーパー溝の側辺面や主面に対して行われる。本発明では、分離層４へのイオン注入時の基板温度をそれぞれ４００℃〜５００℃とすることを要件の一つにしている。
イオン注入条件を、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして行ない、その後、アニール処理として炉アニールおよびレーザーアニールをこの順または逆順で行う。ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）の照射エネルギー密度、３Ｊ／ｃｍ2の条件であり、炉アニール条件は３５０℃〜５００℃で１〜１０時間の処理とする。
図４−１および図４−２は、テーパー面に分離層を形成するためのイオン注入する方向を示した半導体基板の断面図である。矩形状チップの場合、たとえば、図４−１に示すように、主面上にマスク２を形成して４側辺面に一度にイオン注入することが可能である。また、矩形状チップの場合、たとえば、４側辺面へのそれぞれのイオン注入は側辺面が主面に対して傾斜を成すテーパー状であるが故に、図４−２に示すように、主面上にマスク２を形成した後、半導体基板の傾きを変え、４側辺面ごとに基板を９０度回転させて４回注入することでテーパーの角度と別の傾きからのドーピングを行うこともできる。
レーザーアニール処理は、ＳＵＳ（ステンレス）等のマスクやシャッター（遮蔽版）による制御等を用いて、照射したいところだけを選択的に走査照射することが好ましい。恒温に保持された電気炉を用いる炉アニール処理は、先行プロセスで形成されているｎエミッタ領域１５、ｐベース領域１６、ゲート絶縁膜２１、ゲート電極２２、エミッタ電極２４などの、エミッタ側の表面構造に悪影響を及ぼさない程度の低温であって、活性化のためのアニール効果も有効である３５０℃〜５００℃の温度範囲でおこなう。
その後、コレクタ層６の表面に、Ａｌ／Ｔｉ／Ｎｉ／Ａｕなどの積層からなるスパッタ金属膜を蒸着することにより、コレクタ電極７とする。コレクタ層６の表面にコレクタ電極７を設けた後、表面にテーパー状の側辺面上の金属電極を除去し、テーパー溝の中央で切断するかまたは支持板を除去することにより、逆阻止型ＩＧＢＴチップができる。
以上説明したようなデバイスチップの４側辺面のみに拡散層（分離層４）を形成する工程を備える製造方法は、コレクタ側の表面積よりエミッタ側の表面積が小さくなるような方向にテーパー状の側辺面が形成される逆阻止型ＩＧＢＴにも同様に適用できる。コレクタ側の表面積がエミッタ側の表面積に比べて小さくなる逆阻止型ＩＧＢＴでは、コレクタ層６と分離層４を別々にイオン注入、アニール処理することなく、同時に行なうことができる。これにより、逆阻止型ＩＧＢＴでは、コレクタ層６と分離層４を別々にイオン注入、アニール処理する場合に比べて、マスク形成のためのリソグラフィ工程およびイオン注入工程を一回省くことができ、製造コストを抑えることができるので好ましい。
また、イオン注入では、図４−１、図４−２に示すように、デバイスチップの表面積が小さいコレクタ側から、ボロンをチルト角度０°でイオン注入する場合、側辺面に対する実効的なドーズ量と注入飛程は、異方性エッチングによって面方位で決まるテーパーの角度の余弦を乗じた、ｃｏｓ５４．７°＝０．５８倍となる。
分離層形成時のテーパー面へのレーザーアニール処理でのエネルギー密度も、コレクタ面へのアニール処理で照射されるエネルギー密度の０．５８倍になる。従って、これらの０．５８倍を予め考慮に入れたイオン注入とレーザーアニール処理の条件設定を行う必要がある。
（従来例についての製造方法の説明）
裏面からのボロンのイオン注入により分離層４を形成する際に、イオン注入時の基板温度を室温とし、イオン注入を、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして行なう。続くアニール処理は、レーザーアニール処理のみとする。レーザーアニール処理条件は、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）の照射エネルギー密度、３Ｊ／ｃｍ2の条件で行なう。
ここで、形成されたコレクタ層６および同時形成の分離層４のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）を、図５に示す。図５は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化して形成した分離層の不純物濃度プロファイル図（従来例）である。
図６は、テーパー面にイオン注入した領域を従来のレーザーアニール処理により活性化した場合の結晶欠陥の残存状態を示す断面図（従来例）であり、（ａ）はコレクタ層、（ｂ）は分離層の結晶欠陥状態を示す断面図である。図６においては、この従来例のイオン注入、レーザーアニール処理条件で照射した場合の、コレクタ層６および分離層５（側辺面）の結晶欠陥２０（点欠陥）を示している。
図７は、本発明と比較例と従来の逆阻止型ＩＧＢＴ（比較例）の逆方向電流−電圧波形図である。図７においては、この従来例と以下説明する比較例１、２および本発明にかかる実施の形態１、２の各逆阻止型ＩＧＢＴの逆バイアス時の漏れ電流（以下、逆漏れ電流）をそれぞれ比較して示している。図７において、（ａ）は従来例の電流−電圧波形、（ｂ）は比較例１、（ｃ）は比較例２、（ｄ）は実施の形態１、（ｅ）は実施の形態２のそれぞれ電流−電圧波形を示す。
ここで、比較例１と比較例２は、分離層へのイオン注入時の基板温度を、それぞれ、４００℃、５００℃（前記従来例では室温）とし、アニール処理は炉アニール処理（比較例１）またはレーザーアニール処理（比較例２）をそれぞれ単独で行うプロセスである。一方、実施の形態１、２は前述のように、分離層へのイオン注入時の温度をそれぞれ４００℃、５００℃とする点は比較例１、２と同じであるが、アニール処理をレーザーアニール処理と炉アニール処理の順か、またはその逆の順のアニール処理のように２種類のアニールを組み合わせたアニール処理としたプロセスを特徴とする。
このように比較例１、２を本発明の説明に取り入れた理由は、実施の形態１、２ではアニール処理をレーザーアニール処理と炉アニール処理との２種類の組み合わせとしているところに特徴があるが、発明の効果については、イオン注入時の基板温度上昇と本発明のアニール処理とで、活性化や結晶欠陥の低減という部分については重なっていて不明確になるので、これを明確にするためである。
従来例についての説明に話を戻す。従来例にかかる前記図５の縦軸（不純物濃度）を見ると、従来例にかかるデバイスでもピーク濃度は、コレクタ層と分離層ともに１×１０19ｃｍ-3を超えて、充分に活性化されていることがわかる。これは、レーザーアニール処理の効果である。
しかし、図５の横軸に示す拡散深さは、後述する実施の形態１、２のＳＲ濃度プロファイル（図２、３）に比べて浅い結果になっている。また、図６では、（ａ）に示すようにコレクタ層には結晶欠陥２０は残存しないが、（ｂ）に示すように、側辺面（分離層）にはイオン注入時に付随的に形成された結晶欠陥２０（点欠陥）が残存していることを示している。
この残存結晶欠陥に起因して、前記図７（ａ）の従来例にかかるデバイスの電流−電圧波形（ａ）に示すように、逆方向電流（逆漏れ電流）は、後述の残存結晶欠陥が分離層に無い実施の形態１、２の波形を示す（ｄ）、（ｅ）よりも、逆方向電流（逆漏れ電流）が大きくなるのである。このように側辺面（分離層）に残存結晶欠陥があるということは、分離層の側辺面へのイオン注入に伴って形成された結晶欠陥が、レーザーアニール処理では充分に回復され難いことを反映した結果である。
基板の裏面から行われるレーザーアニール処理は、短時間（数十ｎｓ〜数μｓ）のレーザー照射であり、照射の焦点位置が分離層と一致せずズレが生じ易い。すなわち、基板の裏面から行われるレーザーアニール処理は、照射領域が分離層全体ではなく、一部に留まり易いので、デバイスの表面構造に悪影響を及ぼさない点にメリットがあるが、逆に、アニールによる結晶欠陥を回復させる効果の領域も限定され、テーパー部に形成される分離層のうち、表面側に近い領域の欠陥回復が不十分になり易く、逆漏れ電流が大きくなったのだと考えられる。
（比較例１についての製造方法の説明）
比較例１では、前述の従来例と異なり、基板の裏面側プロセスでｐコレクタ層を形成する際に、ＦＺ−ｎ基板を４００℃〜５００℃に加熱した状態で、その裏面にボロンを注入し、アニール処理は炉アニール処理を行うプロセスである。たとえば、ヒータ等の基板加熱機構を備えた試料台の上にＦＺ−ｎ基板をその表面側（表面電極が形成されている側）を下にして載置し、これを所定温度（４００℃〜５００℃）で加熱するとともに、半導体基板（ＦＺ−ｎ半導体基板）１の裏面側（ｐコレクタ層を形成する側）から、ボロンのイオン注入を行うプロセスとする。炉アニール処理の条件は、４００℃で、５時間とした。
つぎに、半導体基板１を４００℃〜５００℃に加熱しながらボロンのイオン注入を行ったときの濃度プロファイル（広がり抵抗法（ＳＲ法））について説明する。図８は、比較例１にかかるコレクタ層および分離層の不純物濃度プロファイル図であり、（ａ）、（ｂ）はイオン注入時の基板温度４００℃＋炉アニールの場合、（ｃ）、（ｄ）はイオン注入時の基板温度５００℃＋炉アニールの場合、のそれぞれコレクタ層（ａ）、（ｃ）および分離層（ｂ）、（ｄ）の不純物濃度プロファイル図である。
図８において、横軸はボロンのイオン注入領域のＦＺ−ｎ基板の裏面からの深さ（μｍ）を表し、縦軸はボロンのイオン注入領域のボロンの濃度（ｃｍ-3）を表している。ボロンのイオン注入条件は、半導体基板１を４００℃，５００℃で加熱した状態で、裏面にボロンをドーズ量１×１０15ｃｍ-2、加速エネルギー１５０ｋｅＶでイオン注入することである。
ボロンイオン注入層について、半導体基板１を加熱しながらイオン注入を行った場合、ボロンイオン注入層の活性化率は、基板加熱によるイオン注入温度が４００℃のときには約２％、５００℃のときには約５％である。イオン注入温度を５００℃以上にすることは、Ａｌ／Ｓｉからなるエミッタ電極が溶解する惧れがあるので、好ましくない。
図８より、ピーク濃度は１×１０17ｃｍ-3〜７×１０18ｃｍ-3であり、前記図５より濃度も低い。濃度が低いということは、活性化の程度が図５の従来例のアニール処理（レーザーアニール処理）より低い炉アニールのためである。しかし、ボロンイオン注入層の深さはイオン注入時の基板温度加熱および４００℃の炉アニール処理のため、従来例の図５に比べて、コレクタ層および分離層共、少し深くなっていることを示している。
さらに、コレクタ層および分離層内の結晶欠陥の分布状態について説明する。図９は、比較例１にかかる、結晶欠陥の残存状態を示す断面図であり、（ａ）、（ｂ）は４００℃のイオン注入時の基板温度の場合、（ｃ）、（ｄ）は５００℃のイオン注入時の基板温度のプロセスの場合の、それぞれコレクタ層および分離層の結晶欠陥状態を示す断面図である。この図９より、炉アニール処理の４００℃と５００℃を比較すると、５００℃の方が結晶欠陥が少なくなっていることから、イオン注入時の基板加熱が結晶欠陥の低減に寄与していることを示している。
また、従来例にかかる前記図６（ｂ）に示す分離層内の結晶欠陥分布状態と比較すると、図９にかかる比較例１の方が、結晶欠陥が少ないことが分かる。このように結晶欠陥が少なくなったので、逆漏れ電流について、図７（ａ）と（ｂ）に示すように、従来例（図７（ａ））よりこの比較例１（図７（ｂ））のが小さくなるのである。
（比較例２についての製造方法の説明）
比較例２は前記比較例１のプロセスのうち、アニール処理を炉アニール処理からレーザーアニール処理に変更したことが異なり、その他のプロセスは同じである。レーザーアニール処理の条件は、前述の従来例のレーザーアニール処理条件と同じ、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）の照射エネルギー密度、３Ｊ／ｃｍ2の条件である。
つぎに、コレクタ層および分離層のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）について説明する。図１０は、比較例２にかかるコレクタ層および分離層の不純物濃度プロファイル図であり、（ａ）、（ｂ）はイオン注入時の基板温度４００℃＋レーザーアニールの場合、（ｃ）、（ｄ）はイオン注入時の基板温度５００℃＋レーザーアニールの場合、のそれぞれコレクタ層（ａ）、（ｃ）および分離層（ｂ）、（ｄ）の不純物濃度プロファイル図である。比較例２では、イオン注入時に４００℃、５００℃の加熱およびレーザーアニールをしているためコレクタ層および分離層の不純物濃度は前記比較例１より上昇しているだけでなく、従来例の前記図５の不純物濃度よりも若干高いことが読み取れる。
このことから、比較例２では、従来例、比較例１よりもさらに活性化が図られていることが考えられる。拡散深さに関しても、加熱しながらイオン注入することにより、加熱のない従来例（図５）のイオン注入に比べてコレクタ層および分離層ともに拡散効果がありやや深くなっていることがわかる。この比較例２の図１２の結晶欠陥についても、図６（従来例）と図１１（比較例２）の比較から、深い側の結晶欠陥低減にイオン注入時の加熱が寄与していると考えられる。
さらに、特に図１１（ａ）、（ｃ）は、コレクタ層（裏面）には結晶欠陥が存在しないことを示している。また、従来例（図６（ｂ））および比較例１（図９（ｂ），（ｄ））に比べて、比較例２の図１１（ｂ）、（ｄ）は点欠陥はやや残るものの少なくなっていることは、分離層のある側辺面上部から中央部の結晶欠陥が回復しているためと考えられる。イオン注入時の加熱および炉アニールの効果が現れているものと思われる。
また、逆方向電流（逆漏れ電流）について、図７（ａ）のレーザーアニール処理の従来例および比較例１（図７（ｂ））と比べると、比較例２（図７（ｃ））の方が小さくなっていることがわかる。これは、分離層の側辺面へのイオン注入に伴う結晶欠陥の回復が有効に効いているため、逆バイアス時のリーク電流が小さくなったと考えられる。
（実施の形態１）
本発明の逆阻止型ＩＧＢＴにかかる実施の形態１について説明する。コレクタ層６および分離層４におけるイオン注入層を活性化するために、イオン注入時に半導体基板１を加熱しながらイオン注入をおこなう。そして、さらに、活性化のためにレーザーアニール処理と炉アニール処理との両方のアニール処理を、この順に、行うところが実施の形態１にかかる逆阻止型半導体素子の製造方法の特徴部分である。
図２は、本発明の実施の形態１にかかるコレクタ層および分離層の不純物濃度プロファイル図である。図２においては、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして、イオン注入時の半導体基板温度を４００℃（（ａ）、（ｂ））および５００℃（（ｃ）、（ｄ））とした場合のコレクタ層（（ａ）、（ｃ））および分離層（（ｂ）、（ｄ））の側辺面のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）を示している。レーザーアニール処理条件は、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）を用い、照射エネルギー密度を３．０Ｊ／ｃｍ2とする。炉アニール処理条件は、温度４００℃／５時間とした。前述のように、レーザーアニール処理を先に行い、その後、炉アニール処理を前述の条件で行った。
図２より、ピーク濃度は裏面（コレクタ層６）、分離層４ともに１×１０19ｃｍ-3を超える高濃度となり、充分に活性化されていることがわかる。ピーク濃度は比較例２（図１０）と同レベルである。拡散深さはイオン注入時の基板加熱、レーザーアニール処理および炉アニール処理を用いることによる拡散効果が加わるため従来例、比較例１、２に比べて深い側、特に０．６μｍ付近の深さが深くなっていることを示している。
実施の形態１では、残存結晶欠陥がないので、実施の形態１にかかる逆漏れ電流を示す図７（ｄ）のように、図７（ａ）の従来例および比較例１，２（図７（ａ）〜（ｃ））よりも逆方向電流（逆漏れ電流）がさらに小さくなっていることがわかる。このことは、分離層の側辺面へのイオン注入に伴う結晶欠陥が充分に回復していることを表している。
（実施の形態２）
つぎに、本発明の逆阻止型ＩＧＢＴにかかる実施の形態２について説明する。コレクタ層６および分離層４のイオン注入層を活性化するためにイオン注入時に半導体基板１を４００℃〜５００℃に加熱しながらイオン注入をおこなう。そして、更に活性化のために先に炉アニール処理、その後、レーザーアニール処理を行う。
図３は、本発明の実施の形態２にかかるコレクタ層および分離層の不純物濃度プロファイル図である。図３においては、ボロンのドーズ量を１×１０15ｃｍ-2，加速電圧を１５０ｋｅＶとして、イオン注入時温度を４００℃（（ａ）、（ｂ））および５００℃（（ｃ）、（ｄ））とした場合のコレクタ層（（ａ）、（ｃ））および分離層（（ｂ）、（ｄ））の側辺面のＳＲ濃度プロファイルの測定結果（広がり抵抗測定結果）を示している。
炉アニール処理条件は、４００℃／５時間とする。レーザーアニール処理条件は、ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）を用いてレーザーアニール処理の照射エネルギー密度を３．０Ｊ／ｃｍ2とした。さらに、炉アニール処理を先に行い、その後レーザーアニール処理を前述の条件で行った。
前記図３から、ピーク濃度はコレクタ層、分離層ともに１×１０19ｃｍ-3以上の高濃度となり充分に活性化されていることがわかる。ピーク濃度は比較例２（図１０）、実施例１（図２）と同レベルである。拡散深さはイオン注入時の基板加熱、炉アニール処理およびレーザーアニール処理を用いることによる拡散効果が加わるので、前述の従来例、比較例１、２、実施例１に比べて深い側、特に０．６μｍ付近の深さが特に深くなっていることがわかる。
本実施の形態２の方が、前記実施の形態１よりも拡散深さが深くなるのは、前記実施の形態１の場合にはレーザーアニール処理を先に行っていることにより照射最表面が固相溶融状態になり、レーザー光の反射が大きくなり深さ方向にドーパントが拡散し難くなるからである。
実施の形態１、２から、先に、炉アニールを行って低温拡散により奥にドーパントを入れてから、その後レーザーアニール処理をした方が深い側の層の活性化には有効性が高いことも分かる。なお、ピーク濃度の位置が実施の形態１よりも深い方へ入っているのは、先に炉アニール処理をおこなっていて拡散しやすい状態になっているのでレーザー照射により固相溶融状態でボックスプロファイルになり易いからである。
実施の形態１、２において、コレクタ層および分離層にはいずれにも結晶欠陥が存在していなかった。この結果、実施例２の逆漏れ電流（図７（ｅ））は、図７（ａ）の従来例および比較例１、２および実施の形態１（図７（ｂ）〜図７（ｄ））よりも逆方向電流（逆漏れ電流）が小さくなるのである。これらの結果は、実施の形態２では分離層の側辺面へのイオン注入に伴う結晶欠陥が充分に回復されていることを表している。
ここでは、ボロンイオンを分離層に拡散させたｎ型逆阻止型ＩＧＢＴについて、説明したが、不純物イオンとしてボロンに代えてアルミニウムを用いることもできる。また、ｐ型逆阻止型ＩＧＢＴではリンイオンを分離層のドーパントに用いるとよい。
さらに、以上説明した実施の形態１、２でアニール処理に用いたレーザーアニール処理については、全固体レーザーとして、ＹＡＧ２ωレーザーで説明したが、ＹＬＦ２ω、ＹＶＯ４（２ω）、ＹＡＧ３ω、ＹＬＦ３ω、ＹＶＯ４（３ω）等のレーザーでもよい。全固体レーザーの代わりに、ＸｅＣｌ（３０８ｎｍ），ＫｒＦ，ＸｅＦ等のエキシマレーザーを用いてもよい。また、シリコン半導体基板への侵入長の大きい半導体レーザーを用いると、さらに深い側の注入層の欠陥回復に有効である。
以上説明したように、テーパー溝に由来する側辺面に沿って形成されるイオン注入層（分離層）に伴って生じる結晶欠陥を回復させ活性化するための従来のアニール処理方法では、前記図４−１の破線の円で囲まれた領域の拡大図である図１８に示すテーパー溝近傍の拡大断面図に示すように、レーザーアニール処理を用いても欠陥が充分に回復しない領域Ａが存在するため、漏れ電流が大きくなり、逆耐圧の低下も見られた。
そこで、本発明では、イオン注入時に半導体基板を加熱して半導体基板温度を上昇させた状態でイオン注入を行ない、さらに３５０℃〜５００℃で１時間〜１０時間の炉アニール処理およびレーザーアニール処理をこの順またはその逆順で施すことにより、さらに再結晶化（結晶欠陥の回復）を促進するとともに、活性化も実現することができる。
その結果、イオン注入時に発生する結晶欠陥の低減も図ることができるようになり、前述のようなレーザーアニール処理を用いても欠陥が充分に回復しない領域Ａが存在する構造のテーパーを備えた逆阻止型半導体素子の製造方法であっても、逆耐圧の低下が無くなり、良品率が向上し、チップコストを安価にすることができる。
以上のように、この発明にかかる逆阻止型半導体素子の製造方法は、通常は順電圧阻止能力だけの信頼性を確保することが一般的である絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと略記する）に、逆電圧阻止能力（以降逆阻止能力と略記）にも順電圧阻止能力（順阻止能力と略記）と同等の信頼性を保持させる逆阻止型半導体素子の製造方法に有用であり、特に、逆阻止型ＩＧＢＴの製造方法に適している。
１ 半導体基板
２ 酸化膜マスク
３ 開口部
４、４ｂ 分離層
４ａ 拡散層
５ ボロンソース
６ ｐコレクタ層
７ コレクタ電極
８ スクライブライン
１０ 表面構造
１１ トレンチ
１２ 薬液残渣
１３ レジスト残渣
１５ ｎエミッタ領域
１６ ｐベース領域
２０ 結晶欠陥
２１ ゲート絶縁膜
２２ ゲート電極
２３ 層間絶縁膜
２４ エミッタ電極

Claims (5)

  1. 第１導電型の半導体基板の一方の主面にＭＯＳゲート構造を含む主要表面構造を形成する工程と、他方の主面に第２導電型コレクタ層を形成する工程と、前記主要表面構造を取り巻く外周にあって、いずれか一方の主面から他方の主面にかけてエッチング形成されるテーパー溝の側辺面に沿って、前記両主面間を連結するとともに前記他方の主面の第２導電型コレクタ層に接続される第２導電型分離層を形成する工程とを有する逆阻止型半導体素子の製造方法において、前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程がそれぞれ前記半導体基板を４００℃乃至５００℃のいずれかの温度に保持した状態で第２導電型不純物元素をイオン注入し、レーザーアニール処理と３５０℃乃至５００℃のいずれかの温度による炉アニール処理との両方のアニール処理を行って前記第２導電型コレクタ層と前記第２導電型分離層とをそれぞれ形成する工程であることを特徴とする逆阻止型半導体素子の製造方法。
  2. 前記両方のアニール処理を、レーザーアニール処理を先にして、その後、３５０℃乃至５００℃のいずれかの温度による炉アニール処理の順に行うことを特徴とする請求項１記載の逆阻止型半導体素子の製造方法。
  3. 前記両方のアニール処理を、３５０℃乃至５００℃のいずれかの温度による炉アニール処理を先にして、その後、レーザーアニール処理の順に行うことを特徴とする請求項１記載の逆阻止型半導体素子の製造方法。
  4. 前記第２導電型コレクタ層と前記第２導電型分離層とを形成する工程が同時に行われることを特徴とする請求項１乃至３のいずれか一項に記載の逆阻止型半導体素子の製造方法。
  5. 前記３５０℃乃至５００℃のいずれかの温度による炉アニール処理の保持時間を１時間乃至１０時間とすることを特徴とする請求項１記載の逆阻止型半導体素子の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2532869A (en) * 2013-08-28 2016-06-01 Qubeicon Ltd Semiconductor die and package jigsaw submount
DE102015117821B4 (de) * 2015-10-20 2021-09-09 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements
JP7339819B2 (ja) * 2019-09-04 2023-09-06 株式会社東芝 半導体装置の製造方法および半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059856A (ja) * 2001-08-09 2003-02-28 Fuji Electric Co Ltd 半導体装置の製造方法
JP2005268487A (ja) * 2004-03-18 2005-09-29 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法および半導体素子の製造装置
JP2006303410A (ja) * 2005-03-25 2006-11-02 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4904609A (en) 1988-05-06 1990-02-27 General Electric Company Method of making symmetrical blocking high voltage breakdown semiconductor device
JP4696337B2 (ja) 1999-10-15 2011-06-08 富士電機システムズ株式会社 半導体装置
JP4788028B2 (ja) 2000-08-28 2011-10-05 富士電機株式会社 逆阻止型ｉｇｂｔを逆並列に接続した双方向ｉｇｂｔ
JP4747260B2 (ja) 2003-04-16 2011-08-17 富士電機株式会社 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法
US7776672B2 (en) * 2004-08-19 2010-08-17 Fuji Electric Systems Co., Ltd. Semiconductor device and manufacturing method thereof
JP4982948B2 (ja) 2004-08-19 2012-07-25 富士電機株式会社 半導体装置の製造方法
DE102008003953A1 (de) 2007-02-28 2008-09-04 Fuji Electric Device Technology Co. Ltd. Verfahren zur Herstellung eines Halbleiterelements
JP5668270B2 (ja) 2008-12-11 2015-02-12 富士電機株式会社 半導体素子の製造方法
JP2010212530A (ja) 2009-03-12 2010-09-24 Fuji Electric Systems Co Ltd 半導体素子の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059856A (ja) * 2001-08-09 2003-02-28 Fuji Electric Co Ltd 半導体装置の製造方法
JP2005268487A (ja) * 2004-03-18 2005-09-29 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法および半導体素子の製造装置
JP2006303410A (ja) * 2005-03-25 2006-11-02 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法

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