KR20090011743A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR20090011743A
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 반도체 다이의 모든 면을 절연층으로 덮어 반도체 다이의 일부가 외부로 노출되어 발생되는 치핑 현상등과 같은 손상을 최소화하고 유전체 및 배선층등을 외부환경으로부터 완전히 격리시키는데 있다.
이를 위해 본 발명은 평평한 제1면과, 제1면의 반대면으로서 평평한 제2면을 갖고, 제1면과 제2면을 연결하는 제3면을 포함하며, 제1면에는 적어도 하나의 본드 패드가 형성된 반도체 다이와, 반도체 다이의 제1면에서 본드 패드가 형성된 영역 이외의 영역과 반도체 다이의 제3면에 형성된 제1절연층과, 반도체 다이의 본드 패드에 일단이 전기적으로 연결되고, 타단은 제1절연층의 표면까지 연장되어 적어도 하나의 랜드를 구비하는 재배선층과, 랜드를 제외한 재배선층 및 재배선층이 형성되지 않은 제1절연층을 덮는 제2절연층 및 재배선층의 랜드에 전기적으로 연결된 적어도 하나의 솔더볼을 포함하는 반도체 패키지 및 그 제조 방법을 개시한다.
WLP, 반도체 다이, 재배선층, 절연층

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND THE MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 반도체 다이의 모든 면을 절연층으로 덮어 반도체 다이의 일부가 외부로 노출되어 발생되는 치핑(chipping) 현상등과 같은 손상을 최소화할 뿐만 아니라 다이 측면에 노출된 유전체 및 배선층 일부를 외부환경으로부터 완전히 격리시킬 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
오늘날 반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 특히 반도체 패키지 산업에 있어서 두드러지는데, 패키지(package)란 미세회로가 설계된 집적회로 칩을 실제 전자기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태를 말한다.
최근에 패키지 방법으로는 칩을 절단하지 않은 웨이퍼(wafer) 상태에서 모든 조립 과정을 마치는 웨이퍼 레벨 패키지(wafer level package) 기술이 차세대 기술로 각광 받고 있다. 현재까지의 반도체 패키지 공정은 웨이퍼를 각각의 칩으로 절단한 후 이루어지는 데 반해, 웨이퍼 레벨 패키지 기술은 여러 칩들이 붙어있는 웨 이퍼 상태에서 모든 공정을 마친 후 이를 소잉(Sawing)해 곧바로 완제품을 만든다. 따라서, 이 기술을 적용할 경우 현재 사용되고 있는 플라스틱 수지나 세라믹등의 봉지재로 봉하는 종래의 반도체 패키지 보다 전체적인 패키지 비용을 더욱 낮출 수 있으며, 크기도 줄일 수 있다.
그러나 이러한 웨이퍼 레벨 패키지(wafer level package)로 형성된 반도체 패키지는 모든 공정을 마친 후에 반도체 패키지를 소잉하므로 소잉 부분인 반도체 다이의 측면이 외부로 그대로 노출될 수 있다. 이러한 경우에, 반도체 다이 내부의 액티브 층(예를 들면 유전체, 배선층 등등) 역시 외부로 노출될 수 있다. 이렇게 반도체 다이가 외부로 노출되어, 종래에 봉지재를 이용한 반도체 패키지에 비하여 반도체 패키지 핸들링에 주의를 기해야 하며, 그렇지 않을 경우에 치핑(chipping)등과 같은 손상이 쉽게 발생되고 외부 스트레스 환경에 의해 다이측면에 노출된 유전체 및 배선층의 열화가 개시되고 진행할 수 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 반도체 다이의 모든 면을 절연층으로 덮어 일반적인 플라스틱 패키지와 비슷한 외형을 갖게 되고, WLP 반도체 패키지 공정후에 반도체 다이의 일부가 외부로 노출되어 발생되는 핸들링으로 인한 치핑 현상을 최소화 하고 다이 측면에 노출된 유전체 및 배선층을 외부환경으로부터 격리시켜 보호 할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 반도체 다이와 재배선층 사이에 형성된 절연층을 두껍게 형성하여 반도체 패키지와 외부 보드 사이의 열팽창 계수차로 인한 기계적 스트레스를 감소시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 그 제조 방법은 평평한 제1면과, 상기 제1면의 반대면 으로서 평평한 제2면을 갖고, 상기 제1면과 제2면을 연결하는 제3면을 포함하며, 상기 제1면에는 적어도 하나의 본드 패드가 형성된 반도체 다이와 상기 반도체 다이의 제1면에서 상기 본드 패드가 형성된 영역 이외의 영역과 상기 반도체 다이의 제3면에 형성된 제1절연층과 상기 반도체 다이의 본드 패드에 일단이 전기적으로 연결되고, 타단은 상기 제1절연층의 표면까지 연장되어 적어도 하나의 랜드를 구비하는 재배선층과 상기 랜드를 제외한 재배선층 및 상기 재배선층이 형성되지 않은 제1절연층을 덮는 제2절연층 및 상기 재배선층의 랜드에 전기적으로 연결된 적어도 하나의 솔더볼을 포함할 수 있다.
상기 반도체 다이의 상기 제1면과 상기 제1절연층 사이에는 패시베이션층이 더 개재될 수 있다.
상기 제2절연층은 상기 제1절연층과 상기 재배선층이 형성되지 않은 상기 패시베이션층을 덮을 수 있다.
상기 제1절연층은 20 내지 200 ㎛의 두께로 형성될 수 있다.
상기 반도체 다이의 상기 제2면에는 상기 반도체 다이를 덮는 제3절연층이 더 형성될 수 있다.
상기 반도체 다이의 폭은 상기 제3절연층의 폭보다 작을 수 있다.
상기 반도체 다이는 자신의 제2면에 비해 자신의 제1면의 길이가 더 짧을 수 있다.
상기 반도체 다이의 제3면은 경사면으로 이루어 질 수 있다.
상기 재배선층은 상기 반도체 다이의 제1면과 대응되는 영역에 형성되며, 적어도 하나의 본드패드와 적어도 하나의 솔더볼을 전기적으로 연결될 수 있다.
상기 재배선층과 상기 반도체 다이의 상기 본드패드 사이에는 레이저반사막이 더 개재될 수 있다.
상기 레이저반사막은 전해 및 무전해 니켈(Ni) 도금 방법을 이용하여 형성될 수 있다.
상기 반도체 다이의 제2면과 제3면 사이에 제4면과 제5면이 더 형성되고, 상기 제5면은 측면으로 노출될 수 있다.
상기 반도체 다이의 제3면은 제1면의 외주연으로서 하부 외측을 향하여 경사지게 형성될 수 있다.
상기 반도체 다이의 제4면은 제3면에 연결된 동시에 수평 외측을 향하고, 제1면 및 제2면과 평행하게 형성될 수 있다.
상기 반도체 다이의 제5면은 제2면과 제4면을 상호 연결하고, 제2면 및 제4면에 직각으로 형성될 수 있다.
본드 패드를 갖는 평평한 제1면과, 상기 제1면의 반대 면으로서 평평한 제2 면을 포함하며, 상기 반도체 다이의 제1면의 본드 패드 외주연에 패시베이션층을 형성하여 반도체 다이를 준비하는 웨이퍼 준비 단계와 상기 반도체 다이 제1면의 본드 패드 외주부에 소잉으로 일정 깊이의 부분 요홈을 형성하는 웨이퍼 부분 소우 단계와 상기 반도체 다이의 제1면에서 본드 패드가 형성된 영역 이외의 영역에 제1절연층을 형성하는 제1절연층 형성 단계와 상기 반도체 다이의 본드 패드와 일단을 전기적으로 연결하고, 타단을 상기 제1절연층의 표면까지 연장하며, 적어도 하나의 랜드를 포함하는 재배선층을 형성하는 재배선층 형성 단계와 상기 재배선층의 랜드만 노출되도록 하며, 상기 재배선층을 덮는 제2절연층을 형성하는 제2절연층 형성 단계와 상기 재배선층의 랜드에 적어도 하나의 솔더볼을 형성하는 솔더볼 용착 단계를 포함할 수 있다.
상기 제1절연층 형성 단계에 형성된 상기 제1절연층은 상기 반도체 다이의 제1면에 형성된 요홈 부분에도 형성될 수 있다.
상기 제1절연층 형성 단계에서 형성된 상기 제1절연층은 20 내지 200 ㎛의 두께로 형성될 수 있다.
상기 제2절연층 형성 단계에 형성되는 상기 제2절연층은 상기 제1절연층과 상기 재배선층이 형성되지 않은 패시베이션 층에도 형성될 수 있다.
상기 반도체 다이의 제1면에 형성된 요홈 부분에도 형성될 수 있다.
상기 재배선층 형성 단계에 형성된 상기 재배선층은 적어도 하나의 상기 솔더볼과 적어도 하나의 상기 반도체 다이의 본드 패드를 전기적으로 연결할 수 있다.
상기 솔더볼 용착 단계는 상기 재배선층의 랜드에 상기 솔더볼은 전기적으로 연결되게 형성할 수 있다.
상기 솔더볼 용착 단계 이후에 상기 반도체 다이의 제2면에 제3절연층을 형성하는 제3절연층 형성 단계를 더 포함할 수 있다.
상기 솔더볼 용착 단계 이후에 상기 반도체 다이의 제2면으로 상기 제1절연층이 노출되도록 상기 반도체 다이의 제2면을 백그라인딩 하는 백그라인딩 단계를 더 포함할 수 있다.
상기 백그라인딩 단계 이후에 상기 반도체 다이의 제2면에 제3절연층을 형성하는 제3절연층 형성 단계를 더 포함할 수 있다.
상기 제3절연층 형성 단계 이후에 상기 반도체 다이에 형성된 요홈을 완전 소잉하여 웨이퍼에서 낱개의 반도체 패키지로 분리하는 웨이퍼 완전 소우 단계를 더 포함할 수 있다.
상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 다이의 모든 면을 절연층으로 덮어 일반적인 플라스틱 패키지와 비슷한 외형을 갖게 되고, WLP 반도체 패키지 공정후에 반도체 다이의 일부가 외부로 노출되어 발생되는 치핑 현상 등과 같은 손상을 최소화할 뿐만 아니라 다이 측면에 노출된 유저체 및 배선층 일부를 외부환경으로부터 완전히 격리 할 수 있게 된다.
또한 상기와 같이 하여 본명에 의한 반도체 패키지 및 그 제조 방법은 반도체 다이와 재배선층 사이에 형성된 절연층을 두껍게 형성하여 반도체 패키지와 외 부 보드 사이의 열팽창 계수차로 인한 기계적 스트레스를 감소시킬 수 있게 된다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 1에서 도시된 바와 같이 반도체 패키지(100)는 본드패드(115)를 갖는 반도체 다이(110), 제1절연층(120), 재배선층(130), 제2절연층(140), 솔더볼(150) 및 제3절연층(160)을 포함할 수 있다.
상기 반도체 다이(110)는 대략 평평하거나 완전히 평평한 제1면(111)과, 상기 제1면(111)의 반대면으로서 대략 평평하거나 완전히 평평한 제2면(112)을 갖는다. 또한, 상기 제1면(111)과 제2면(112) 사이에는 그것들을 연결하는 동시에, 그것들에 대하여 경사진 제3면(113)이 더 형성되어 있다. 상기 반도체 다이(110)의 제1면(111)에는 액티브 층(117)이 형성되는데, 상기 액티브 층(117)에는 집적회로를 구성하는 유전체 및 배선층 등을 포함할 수 있다. 더불어, 상기 반도체 다이(110)는 상기 제1면(111)에 적어도 하나의 본드 패드(115)가 형성되어 있다.
그리고 상기 반도체 다이(110)의 본드 패드(115)는 상기 본드패드(115)를 제외한 제1면(111)이 패시베이션 층(116)으로 덮여 있음으로써, 상기 액티브 층(117) 이 외부 환경으로부터 보호된다. 상기 패시베이션 층(116)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나일 수 있으나 여기서 그 재질을 한정하는 것은 아니다.
상기 제1절연층(120)은 상기 반도체 다이(110)의 제1면(111)에서 상기 본드패드(115)의 외주연인 상기 패시베이션 층(116)을 대략 덮음으로써, 하기할 솔더볼(150)로부터 전달되는 기계적 스트레스를 흡수, 완충하는 역할을 한다. 이에 대해서는 아래에서 더욱 상세하게 설명한다. 그리고 상기 제1절연층(120)은 상기 반도체 다이(110)의 제3면(113)에도 형성되어 반도체 다이(110)의 제3면(113)을 외부환경으로부터 보호하는 역할을 한다. 상기 반도체 패키지(100)의 제3면(113)이 제1절연층(120)으로 보호되어 반도체 다이(110) 내의 액티브층(117)이 외부환경에 그대로 노출되는 것을 방지할 수 있다. 그리고, 상기 제1절연층(120)은 20 내지 200 ㎛의 두께로 형성되어 반도체 패키지(100)가 외부 보드에 실장 되었을 때, 열팽창 계수 차이로 발생하는 기계적인 스트레스를 흡수 완충 하여, 상기 기계적인 스트레스가 반도체 다이(110)로 전달되는 것을 방지 하게 된다. 상기 제1절연층(120)의 두께가 20㎛ 보다 작으면, 프린팅 방법을 통한 절연층 형성이 어려울 수 있고, 기계적인 스트레스의 흡수, 완충 효과가 작아질 수 있다. 또한 상기 제1절연층(120)의 두께가 200㎛ 보다 크면 반도체 패키지(100)의 두께가 과도하게 두꺼워져 절연층 형성공정이 어려워 지고, 또한 재배선층(130)의 형성이 어려운 단점이 있다. 상기 제1절연층(120)은 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 재배선층(RDL, redistribution layer 130)은 상기 본드 패드(115)에 전기적으로 연결된 동시에 상기 패시베이션 층(116)과 제1절연층(120)의 표면에서 일정 길이로 연장되어 하기할 솔더볼(150)과 전기적으로 연결된다. 이러한 재배선층(130)은 솔더 접착층으로서 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd) 및 그 합금 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다
상기 제2절연층(140)은 상기 반도체 다이(110)의 제1면(111)에 형성된 패시베이션층(116), 제1절연층(120) 및 재배선층(130)을 덮는다. 물론, 상기 제2절연층(140)은 제1절연층(120)이 형성되지 않은 패시베이션층(116), 하기할 솔더볼(150)이 형성될 재배선층(130)의 랜드(131)부분을 제외한 제1절연층(120) 및 재배선층(130)의 표면을 덮는다. 이와 같이 하여 상기 제2절연층(140)은 외부 환경으로부터 재배선층(130)을 격리하고 안전하게 보호하며, 하기할 솔더볼(150)이 상기 재배선층(130)의 랜드(131)에 용이하게 용착되도록 한다. 상기 제2절연층(140)은 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 솔더볼(150)은 상기 재배선층(130)에서 노출된 영역인 랜드(131)에 용착되어 상기 재배선층(130)과 전기적으로 연결된다. 물론, 상기 반도체 다이(110)의 제1면(111)과 대응하는 영역에 재배선층(130)이 어레이되므로, 상기 솔더 볼(150) 역시 반도체 다이(110)의 제1면(111)과 대응하는 영역에 어레이된다. 상기 솔더볼(150)의 부착을 용이하게 실시하기 위하여 상기 랜드(131)에 솔더 패이스트(solder paste)를 도포한 상태에서 상기 솔더볼(150)을 부착하는 것도 가능하다. 이러한 솔더볼(150)은 주석/납(Sn/Pb) 솔더, 무연(Pb-free) 솔더 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.
상기 제3절연층(160)은 상기 반도체 다이(110)의 제2면(112)을 대략 덮음으로써, 상기 제3절연층(160)은 외부 환경으로부터 상기 반도체 다이(110)의 제2면(112)을 격리하고 안전하게 보호하는 역할을 한다. 물론 상기 제3절연층(160)은 상기 반도체 다이(110)의 제3면(113)을 덮는 상기 제1절연층(120)과도 계면을 형성한다. 상기 제3절연층(160)은 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 반도체 패키지(100)는 제1절연층(120), 제2절연층(140) 및 제3절연층(160)이 반도체 다이(110)의 모든 면을 덮게 되어 일반적인 플라스틱 패키지와 비슷한 외형을 갖게 된다. 특히 제1절연층(120)이 반도체 다이(110)의 제3면(113)을 덮음으로써, 제3면(113)을 통한 반도체 다이(110)의 유전체 및 배선층을 갖는 액티브층(117)의 노출을 적극적으로 방지한다. 물론 반도체 패키지(110)에서 반도체 다이(110)가 외부로 노출되어 발생되는 치핑(chipping) 현상 등과 같은 손상도 방지할 수 있다.
도 2를 참조하면, 본 발명의 다른실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 2에 도시된 바와 같이, 반도체 패키지(200)는 레이저 반사막(218), 재배선층(230) 및 제2절연층(240)을 제외하면 도 1의 반도체 패키지(100)와 동일한 구조를 가진다.
도 1의 반도체 패키지(100)와 다른부분 위주로 자세하게 설명하면, 상기 레이저 반사막(218)은 상기 반도체 다이(110)의 본드패드(115)에 전기적으로 연결된 동시에 상기 본드패드(115)의 표면에 일정 높이로 형성된다. 상기 레이저 반사막(218)은 제1절연층(120)을 형성 후 상기 본드패드(115)가 외부로 노출되도록 하는 공정을 레이저 식각(laser etching)으로 할 경우, 레이저 식각 중지막의 역할을 한다. 즉, 상기 레이저 반사막(218)은 제1절연층(120)이 모두 식각된 후 레이저를 레이저 식각 장비로 반사하여, 레이저 식각 장비가 식각을 종료하도록 한다. 다른 말로, 상기 레이저 반사막(218)을 통해서 레이저가 반사될때, 레이저 식각장비는 식각을 종료한다. 물론, 상기 식각(etching)은 상기 제1절연층(120)이 형성되고, 그 후에 상기 제1절연층(120)중 레이저 반사막(218)과 대응되는 영역에만 이루어진다. 상기 본드패드(115)는 상기 레이저 반사막(218)을 통해 재배선층(230)과 전기적으로 연결된다. 상기 재배선층(230)의 랜드(231)에 솔더볼(150)이 용착되면 솔더볼(150)과 상기 본드패드(115)는 전기적으로 연결 된다. 상기 레이저 반사막(218)은 전해 및 무전해 니켈(Ni) 도금 방법을 이용하여 형성 할 수 있다.
상기 재배선층(230)은 상기 레이저 반사막(218)에 전기적으로 연결된 동시에 상기 제1절연층(120)의 표면에서 일정 길이로 연장되어 상기 솔더볼(150)과 전기적으로 연결된다. 이러한 재배선층(230)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 및 팔라듐(Pd) 등이 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다
상기 제2절연층(240)은 상기 반도체 다이(110)의 제1면(111)에 형성된 패시베이션층(116), 제1절연층(120) 및 재배선층(230)을 덮는다. 물론, 상기 제2절연층(240)은 제1절연층(120)이 형성되지 않은 패시베이션층(116), 상기 솔더볼(150)이 형성될 재배선층(230)의 랜드(231)를 제외한 제1절연층(120) 및 재배선층(230)의 표면을 덮는다. 이와 같이 하여 상기 제2절연층(240)은 외부 환경으로부터 재배선층(230)을 격리하고 안전하게 보호하며, 상기 솔더볼(150)이 상기 재배선층(230)의 랜드(231)에 용이하게 용착되도록 한다. 상기 제2절연층(240)은 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 3에 도시된 바와 같이, 도 3의 반도체 패키지(300)는 반도체 다이(310)를 제외하면 도 1의 반도체 패키지(100)와 동일한 구조를 가진다. 도 1의 반도체 패키지(100)와 다른부분 위주로 자세하게 설명하면 상기 반도체 다이(310)는 대략 평평하거나 완전히 평평한 제1면(311)과, 상기 제1면(311)의 반대면으로서 대략 평평하 거나 완전히 평평한 제2면(312)을 갖는다. 상기 반도체 다이(310)는 상기 제1면(311)에 적어도 하나의 본드 패드(315)가 형성되어 있다. 또한 상기 본드 패드(315)의 외주연은 패시베이션층(316)으로 덮여 있다. 더불어, 상기 제1면(311)과 제2면(312) 사이에는 그것들을 연결하는 제3면(313), 제4면(314) 및 제5면(318)이 더 형성되어 있다. 상기 제3면(313)은 상기 제1면(311)의 외주연으로서 하부 외측을 향하여 경사지게 형성되어 있다. 상기 제4면(314)은 상기 제3면(313)에 연결된 동시에 수평 외측을 향하여 형성되어 있다. 이러한 제4면(314)은 상기 제1면(311) 및 제2면(312)에 수평하게 형성되어 있다. 상기 제5면(318)은 상기 제2면(312)과 제4면(314)을 상호 연결한다. 이러한 제5면(318)은 상기 제2면(312) 및 제4면(314)에 직각으로 형성되어 있다. 물론 상기 반도체 다이(310) 중 제3면(313)뿐만 아니라 제4면(314)도 제1절연층(120)으로 덮여 있다.
상기 반도체 다이(310)의 제5면(318)은 반도체 패키지(300)의 측면으로 노출된다. 상기 반도체 다이(310)의 내부에 형성되는 액티브층(317)은 제1면(311)에서 대략 10㎛ 이내에 형성되고, 제4면(413)은 제1면(311)으로부터 약 50 내지 300㎛에 형성된다. 또한 제5면(318)은 제4면(314)으로 부터 형성되므로, 상기 제5면(318)이 반도체 패키지(300)의 측면으로 노출되어도 액티브 층(317)은 외부로 노출되지 않는다. 따라서 상기 반도체 다이(310) 내부의 액티브 층(317)에 이물질 침투 현상이나 치핑 현상 등이 발생되지 않는다.
그리고 도 1 및 도 2에 도시된 반도체 패키지(100, 200)는 반도체 다이(110)의 측부 노출을 방지하기 위해 반드시 백그라인 공정을 수행햐여야 했지만, 도 3의 반도체 패키지(300)처럼 제5면(318)을 구비하게 되면 백그라인딩 공정을 생략할 수 있으므로, 백그라인딩 공정으로 인한 추가경비를 감소시킬 수 있다.
이하의 설명에서는 상술한 바와 같은 반도체 패키지를 얻기 위한 제조 방법을 설명한다.
도 4를 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있다. 도 4에 도시된 바와 같이 본 발명의 반도체 패키지 제조 방법은 웨이퍼 준비 단계(S1), 웨이퍼 부분 소우(partial saw) 단계(S2), 제1절연층 형성 단계(S3), 재배선층 형성 단계(S4), 제2절연층 형성 단계(S5), 솔더볼 용착 단계(S6), 백그라인딩 단계(S7), 제3절연층 형성 단계(S8) 및 웨이퍼 완전 소우(full saw) 단계(S9)을 포함한다.
도 5a 내지 도 5i를 참조하면, 도 4에 도시된 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다.
도 5a에 도시된 바와 같이 웨이퍼 준비 단계(S1)에서는 대략 평평하거나 완전히 평평한 제1면(111a)과, 상기 제1면(111a)의 반대면으로서 대략 평평하거나 완전히 평평한 제2면(112a)을 가지며, 상기 제1면(111a)에는 적어도 하나의 본드 패드(115)가 형성되며, 본드 패드(115)의 외주연에 일정 두께의 패시베이션 층(116)이 형성된 반도체 다이(110a)를 준비한다. 상기 패시베이션 층(116)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 물론, 상기 질화막은 실리콘전구체와 질소가스를 플라즈마 환경에서 가공하여 형성하고 산화막은 열처리를 통해 또는 플라즈마 환경에서 형성 가능하고, 폴리이미드는 코팅 또는 스프레이 방식으로 형성하고, 에폭시는 프린팅 방식으로 형성 할 수 있다.
도 5b에 도시된 바와 같이 상기 웨이퍼 부분 소우(partial saw) 단계(S2)에서 상기 본드 패드(115)의 바깥 영역에 일정 깊이의 부분 요홈(113a)을 형성한다. 상기 부분 요홈(113a)은 실질적으로 사진 식각 방법, 다이아몬드 휠을 이용한 부분 소잉 방법 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다.
도 5c에 도시된 바와 같이 상기 제1절연층 형성 단계(S3)에서는 상기 반도체 다이(110a)의 제1면에 일정 두께의 제1절연층(120)을 형성 하고, 상기 반도체 다이(110a)에서 상기 본드 패드(115)가 형성된 부분과 대응되는 영역에 형성된 제1절연층(120)을 식각 하여 상기 본드 패드(115)가 외부로 노출 되도록 한다. 상기 제1절연층(120) 형성은 스크린 프린팅, 스프레이, 스핀 코팅 및 그 등가 방법중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 상기 제1절연층(120)에서 상기 반도체 다이(110a)의 본드 패드(115)가 외부로 노출되도록 식각하는 방법은 사진 식각(photolithography) 공정, 레이저 식각(laser etching) 공정 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성 할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 그러나 레이저 식각을 할 경우에는 제1절연층(120)을 형성하기 이전에 상기기 본드 패드(115)와 전기적으로 연결된 동시에 상기 본드 패드(115)를 일정 높이로 덮는 레이저 반사막을 형성하여야 한다. 상기 제1절연층(120)은 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
그리고, 상기 제1절연층(120)은 20 내지 200 ㎛의 두께로 형성되어 반도체 패키지(100)가 외부 보드에 실장 되었을 때, 열팽창 계수 차이로 발생하는 기계적인 스트레스를 흡수 완충 하여, 상기 기계적인 스트레스가 반도체 다이(110)로 전달되는 것을 방지 하게 된다. 상기 제1절연층(120)의 두께가 20㎛ 보다 작으면, 프린팅 방법을 통한 절연층 형성이 어려울 수 있고, 기계적인 스트레스의 흡수, 완충 효과가 작아질 수 있다. 또한 상기 제1절연층(120)의 두께가 200㎛ 보다 크면 반도체 패키지(100)의 두께가 과도하게 두꺼워져 절연층 형성공정이 어려워 지고, 또한 재배선층(130)의 형성이 어려운 단점이 있다.
도 5d에 도시된 바와 같이 상기 재배선층 형성 단계(S4)에서는 상기 반도체 다이(110a)의 본드 패드(115)에 전기적으로 연결되도록 재배선층(130)을 형성한다. 이때, 재배선층(130)은 실질적으로 상기 본드 패드(115)에 전기적으로 연결된 동시에, 상기 패시베이션 층(116)과 제1절연층(120)의 표면에서 일정 길이로 연장되어 형성되도록 한다. 좀더 구체적으로 상기 반도체 다이(110a)의 본드 패드(115)에 전기적으로 접속되도록 여러층의 금속층을 PVD(physical vapor deposition), CVD(chemical vapor deposition) 및 그 등가 방법중 선택된 어느 하나를 이용하여 반도체 다이(110a) 및 제1절연층(120)의 상부 영역 전체에 형성한다. 이후, 통상의 사진 식각(photolithography) 공정을 이용하여 일정 패턴을 갖는 재배선층(130)을 형성한다. 즉, 상기 본드 패드(115)에 전기적으로 연결된 동시에, 제1절연층(120)에 위치하도록 상기 재배선층(130)을 패터닝한다. 또한, 상기 재배선층(130)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd), 그 합금 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 상기 금속 재질을 한정하는 것은 아니다.
도 5e에 도시된 바와 같이 상기 제2절연층 형성 단계(S5)에서는 상기 반도체 다이(110a)의 제1면(111)에 형성된 패시베이션층(116), 제1절연층(120) 및 재배선층(130)의 일부에 일정 두께의 제2절연층(140)이 형성되도록 한다. 물론, 상기 제2절연층(140)은 제1절연층(120)이 형성되지 않은 패시베이션층(116), 하기할 솔더볼(150)이 형성될 재배선층(130)의 랜드(131)를 제외한 제1절연층(120) 및 재배선층(130)의 표면에 형성되도록 한다. 예를 들면, 제2절연층(140)을 스크린 프린팅, 스프레이, 스핀 코팅 및 그 등가 방법중 어느 하나를 이용하여 반도체 다이(110a)의 제1면(111)에 형성된 제1절연층(120)과 재배선층(130)에 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 이와 같이 하여 상기 제2절연층(140)은 외부 환경으로부터 재배선층(130)을 격리하고 안전하게 보호하며, 하기할 솔더 볼(150)이 상기 재배선층(130)의 랜드(131)에 용이하게 용착되도록 한다.
도 5f에 도시된 바와 같이 상기 솔더볼 용착 단계(S6)에서는 상기 재배선층(130) 중 상기 제2절연층(140)을 통하여 외부로 노출된 랜드(land, 131)에 솔더볼(150)을 용착한다. 예를 들면, 상기 노출된 랜드(131)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(150)을 임시로 안착한다. 이후, 반도체 패키지를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(150)이 상기 랜드(131)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다.
도 5g에 도시된 바와 같이 상기 백그라인딩 단계(S7)에서는 상기 반도체 다이(110a)의 제2면을 일정 두께만큼 그라인딩하여 제거한다. 바람직하기로, 상기 반도체 다이(110a)에 웨이퍼 부분 소잉 단계(S2)에서 형성된 요홈(113a)까지 그라인딩 공정을 수행하여, 상기 제1절연층(120)이 반도체 다이(110)의 제2면(112)으로 노출 되도록 한다. 주지된 바와 같이 이러한 백그라인딩 공정은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 상기 그라인딩 방법을 한정하는 것은 아니다. 그리고 상기 백그라인딩 단계(S7)를 생략하면 도 3의 반도체 패키지(300)와 동일한 반도체 패키지를 얻을 수 있다. 상기 백그라인딩 단계(S7)를 생략 하게 되면, 반도체 패키지의 사이즈는 조금 더 커지게 되지만, 백그라인딩 공정으로 인한 추가경비는 감소할 수 있다.
도 5h에 도시된 바와 같이 상기 제3절연층 형성 단계(S8)에서는 상기 반도체 다이(110)의 제2면(112)에 일정 두께의 제3절연층(160)을 형성되도록 한다. 물론, 상기 백그라인딩 단계(S6)에서 상기 반도체 다이(110)의 제2면(112)으로 노출된 상기 제1절연층(120)의 표면에도 형성되도록 한다. 상기 제3절연층(160)은 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 상기 제3절연층(160)의 형성은 스크린 프린팅, 스프레이, 스핀 코팅 및 그 등가 방법중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. 상기 제3절연층(160)은 상기 반도체 다이(110)의 제2면(112)을 대략 덮음으로써, 상기 제3절연층(160)은 외부 환경으로부터 상기 반도체 다이(110)의 제2면(112)을 격리하고 안전하게 보호하는 역할을 한다.
도 5i에 도시된 바와 같이 상기 웨이퍼 완전 소우(full saw) 단계(S9)에서는 다이아몬드 휠 또는 레이저 빔과 같은 소잉 툴(170)을 이용하여 웨이퍼에서 낱개의 반도체 패키지(100)로 소잉(sawing)한다. 예를 들면, 소잉 툴(170)로 상기 제1절연층(120) 및 제3절연층(160)의 일정 영역을 모두 소잉함으로써, 웨이퍼로부터 낱개의 반도체 패키지(100)가 분리되도록 한다. 물론, 이러한 웨이퍼 완전 소우 단계(S8)에 의해 반도체 다이(110)는 제1절연층(120), 제2절연층(140) 및 제3절연층(160)이 반도체 다이(110)의 모든 면을 절연층으로 덮게 되어 일반적인 플라스틱 패키지와 비슷한 외형을 갖게 되어 반도체 다이(110)의 액티브 층(117)이 외부로 노출 되어 발생되는 치핑현상 등과 같은 손상을 최소화 할 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4는 도 1의 반도체 패키지의 제조 방법을 도시한 순서도이다
도 5a 내지 도 5i는 도 4에 도시된 반도체 패키지의 제조 방법을 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 반도체 패키지 110; 반도체 다이
111; 제1면 112; 제2면
113; 제3면 115; 본드패드
116; 패시베이션 층
120; 제1절연층 130; 재배선층
140; 제2절연층 150; 솔더볼
160; 제3절연층

Claims (26)

  1. 평평한 제1면과, 상기 제1면의 반대면 으로서 평평한 제2면을 갖고, 상기 제1면과 제2면을 연결하는 제3면을 포함하며, 상기 제1면에는 적어도 하나의 본드 패드가 형성된 반도체 다이;
    상기 반도체 다이의 제1면에서 상기 본드 패드가 형성된 영역 이외의 영역과 상기 반도체 다이의 제3면에 형성된 제1절연층;
    상기 반도체 다이의 본드 패드에 일단이 전기적으로 연결되고, 타단은 상기 제1절연층의 표면까지 연장되어 적어도 하나의 랜드를 구비하는 재배선층;
    상기 랜드를 제외한 재배선층 및 상기 재배선층이 형성되지 않은 제1절연층을 덮는 제2절연층; 및
    상기 재배선층의 랜드에 전기적으로 연결된 적어도 하나의 솔더볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 다이의 상기 제1면과 상기 제1절연층 사이에는 패시베이션층이 더 개재된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제2절연층은 상기 제1절연층과 상기 재배선층이 형성되지 않은 상기 패 시베이션층을 덮는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1절연층은 20 내지 200 ㎛의 두께로 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 다이의 상기 제2면에는 상기 반도체 다이를 덮는 제3절연층이 더 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 반도체 다이의 폭은 상기 제3절연층의 폭보다 작은 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 반도체 다이는 자신의 제2면에 비해 자신의 제1면의 길이가 더 짧은 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 다이의 제3면은 경사면으로 이루어 진 것을 특징으로 하는 반도 체 패키지.
  9. 제 1 항에 있어서,
    상기 재배선층은 상기 반도체 다이의 제1면과 대응되는 영역에 형성되며, 적어도 하나의 본드패드와 적어도 하나의 솔더볼을 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 재배선층과 상기 반도체 다이의 상기 본드패드 사이에는 레이저반사막이 더 개재된 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 레이저반사막은 전해 또는 무전해 니켈(Ni) 도금 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 반도체 다이의 제2면과 제3면 사이에 제4면과 제5면이 더 형성되고, 상기 제5면은 측면으로 노출된 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 반도체 다이의 제3면은 제1면의 외주연으로서 하부 외측을 향하여 경사지게 형성된 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 반도체 다이의 제4면은 제3면에 연결된 동시에 수평 외측을 향하고, 제1면 및 제2면과 평행하게 형성된 것을 특징으로 하는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 반도체 다이의 제5면은 제2면과 제4면을 상호 연결하고, 제2면 및 제4면에 직각으로 형성된 것을 특징으로 하는 반도체 패키지.
  16. 본드 패드를 갖는 평평한 제1면과, 상기 제1면의 반대 면으로서 평평한 제2면을 포함하며, 상기 반도체 다이의 제1면의 본드 패드 외주연에 패시베이션층을 형성하여 반도체 다이를 준비하는 웨이퍼 준비 단계;
    상기 반도체 다이 제1면의 본드 패드 외주부에 소잉으로 일정 깊이의 부분 요홈을 형성하는 웨이퍼 부분 소우 단계;
    상기 반도체 다이의 제1면에서 본드 패드가 형성된 영역 이외의 영역에 제1절연층을 형성하는 제1절연층 형성 단계;
    상기 반도체 다이의 본드 패드와 일단을 전기적으로 연결하고, 타단을 상기 제1절연층의 표면까지 연장하며, 적어도 하나의 랜드를 포함하는 재배선층을 형성 하는 재배선층 형성 단계;
    상기 재배선층의 랜드만 노출되도록 하며, 상기 재배선층을 덮는 제2절연층을 형성하는 제2절연층 형성 단계;
    상기 재배선층의 랜드에 적어도 하나의 솔더볼을 형성하는 솔더볼 용착 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제1절연층 형성 단계에 형성된 상기 제1절연층은 상기 반도체 다이의 제1면에 형성된 요홈 부분에도 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 16 항에 있어서,
    상기 제1절연층 형성 단계에서 형성된 상기 제1절연층은 20 내지 200 ㎛의 두께로 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제2절연층 형성 단계에 형성되는 상기 제2절연층은 상기 제1절연층과 상기 재배선층이 형성되지 않은 패시베이션 층에도 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 16 항에 있어서,
    상기 반도체 다이의 제1면에 형성된 요홈 부분에도 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 16 항에 있어서,
    상기 재배선층 형성 단계에 형성된 상기 재배선층은 적어도 하나의 상기 솔더볼과 적어도 하나의 상기 반도체 다이의 본드 패드를 전기적으로 연결하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 16 항에 있어서,
    상기 솔더볼 용착 단계는 상기 재배선층의 랜드에 상기 솔더볼은 전기적으로 연결되게 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  23. 제 16 항에 있어서,
    상기 솔더볼 용착 단계 이후에 상기 반도체 다이의 제2면에 제3절연층을 형성하는 제3절연층 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  24. 제 16 항에 있어서,
    상기 솔더볼 용착 단계 이후에 상기 반도체 다이의 제2면으로 상기 제1절연 층이 노출되도록 상기 반도체 다이의 제2면을 백그라인딩 하는 백그라인딩 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  25. 제 24 항에 있어서,
    상기 백그라인딩 단계 이후에 상기 반도체 다이의 제2면에 제3절연층을 형성하는 제3절연층 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  26. 제 25 항에 있어서,
    상기 제3절연층 형성 단계 이후에 상기 반도체 다이에 형성된 요홈을 완전 소잉하여 웨이퍼에서 낱개의 반도체 패키지로 분리하는 웨이퍼 완전 소우 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
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