WO2011114989A1 - 薄膜の形成方法 - Google Patents

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石坂　忠大
ジョナサン ルーラン
横山　敦
五味　淳
千晃 安室
多佳良 加藤
波多野　達夫
洋章 河崎
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東京エレクトロン株式会社
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Definitions

  • the present invention relates to a method for forming a thin film used to fill a recess formed in an object to be processed such as a semiconductor wafer.
  • semiconductor devices are manufactured by repeatedly performing various processes such as a film forming process and a pattern etching process on a semiconductor wafer to manufacture a desired device.
  • various processes such as a film forming process and a pattern etching process on a semiconductor wafer to manufacture a desired device.
  • line widths and hole diameters are becoming increasingly finer.
  • aluminum alloys have been mainly used as wiring materials and embedding materials.
  • the line width and hole diameter are becoming increasingly finer, and the operation speed is desired to be increased.
  • W copper
  • Cu copper
  • the metal material such as Al, W, or Cu is used as a wiring material or a material for filling a hole for contact, for example, between an insulating material such as a silicon oxide film (SiO 2 ) and the metal material.
  • an insulating material such as a silicon oxide film (SiO 2 )
  • SiO 2 silicon oxide film
  • a barrier layer is interposed at a boundary portion between the insulating layer and the lower conductive layer.
  • a Ta film, a TaN film, a Ti film, a TiN film, and the like are widely known (Patent Documents 1 to 4).
  • this liner layer is mainly made of a material having a lattice spacing close to that of the buried metal layer.
  • the material of the liner layer is used. Attention has been focused on the use of Ru (ruthenium) as a main component (for example, Patent Document 5).
  • a barrier film made of, for example, TaN is formed in a portion including an opening portion of a so-called Dual Damascene structure, and then a Ru film is formed as a liner layer by CVD (Chemical Vapor Deposition). It is described that Cu is embedded thereafter.
  • CVD Chemical Vapor Deposition
  • Patent Document 3 From the viewpoint of improving electromigration resistance, in Patent Document 3 described above, after forming a copper film for embedding, an extra copper film other than the embedding portion is removed by chemical mechanical polishing to form a copper metal wiring. A method is described in which titanium or ruthenium is selectively laminated on a copper metal wiring and then annealed. However, the film forming method disclosed in Patent Document 3 has a problem that even if annealing is performed, the grain size of crystal grains in the copper film is relatively small, and the electromigration resistance cannot be sufficiently improved.
  • Patent Document 4 discloses that after a recess is filled with a copper conductive film, a coating film made of titanium, ruthenium, or the like is formed without removing the excess conductive film, and further heat treatment is performed. Yes. However, this Patent Document 4 aims to move the crystal defects in the conductive film to the interface between the conductive film and the coating film and finally remove it, and to improve the electromigration resistance. It is not what you are trying to do.
  • An object of the present invention is to provide a method for forming a thin film that not only can improve adhesion and embedding characteristics with an embedded metal, but can also improve electromigration resistance.
  • the present inventors have performed annealing treatment in a state where a metal film having a lattice spacing close to that of the metal material of the metal film is formed on the upper surface of the metal film for embedding. As a result, the inventors have found that the crystal growth in the filling metal film can be efficiently performed and the electromigration resistance can be improved, and the present invention has been achieved.
  • a thin film forming method for forming a thin film so as to embed a recess in a surface of an object to be processed having a recess on the surface, the metal film for embedding on the surface of the object to be processed including the recess Forming a recess and embedding the recess, forming a diffusion-preventing metal film over the entire surface of the object to be processed so as to cover the metal film, and forming the diffusion-preventing metal film And a method of forming a thin film comprising the step of annealing the object to be processed.
  • FIG. 1 is a process cross-sectional view showing a state of a semiconductor wafer which is an object to be processed in each process in a thin film forming method according to an embodiment of the present invention. It is a flowchart which shows the formation method of the thin film which concerns on one Embodiment of this invention. It is a figure which shows the state of the crystal structure of each metal centering on copper. It is a schematic diagram showing deviation of Cu crystal lattice when Ta or Ti is used as a liner layer and a Cu layer is laminated thereon. It is a schematic diagram showing the deviation of the crystal lattice of Cu when Ru is used as the liner layer and a Cu layer is laminated thereon.
  • FIG. 1 is a process cross-sectional view showing a state of a semiconductor wafer which is an object to be processed in each step in a thin film formation method according to an embodiment of the present invention
  • FIG. 2 shows a thin film formation method according to an embodiment of the present invention. It is a flowchart to show.
  • insulating layers 1 and 2 are sequentially formed on the surface of a silicon substrate, and a conductive layer 4 to be a wiring layer or the like is formed in the insulating layer 2 as an object to be processed. Then, an insulating layer 6 made of, for example, a SiO 2 film or the like is formed on the entire surface of the insulating layer 2 so as to cover the conductive layer 4, and a recess 8 for wiring and / or contact is formed in the insulating layer. Is prepared, and degassing is first performed on the semiconductor wafer (S1). In this degas treatment, moisture, organic substances, etc. adhering to the surface of the semiconductor wafer are removed to remove them.
  • the conductive layer 4 of the semiconductor wafer corresponds to an electrode of a transistor or a capacitor.
  • the illustration of the etch stop layer at the interface between the insulating layer 2 and the insulating layer 6, the barrier layer covering the side surface and the bottom surface of the conductive layer 4, etc. is omitted.
  • the concave portion 8 includes a contact through hole or via hole for electrical contact with the conductive layer 4 and / or a wiring trench.
  • a so-called dual damascene structure having a two-stage cross section in which a contact via hole is formed at the bottom of an elongated trench is shown.
  • the lower conductive layer 4 is exposed at the bottom of the via hole to make contact between the wiring formed in the trench and the lower conductive layer 4.
  • the surface portion other than the concave portion 8 on the surface is referred to as a field portion 9. That is, the field portion 9 indicates the flat portion side of the upper surface excluding the concave portion 8 formed in the insulating layer 6 here.
  • a desired barrier layer 10 is formed on the entire surface of the semiconductor wafer including the bottom and side surfaces in the recess 8, that is, on the entire top surface of the insulating layer 6.
  • a thickness is formed (S2).
  • the barrier layer 10 is formed for the purpose of preventing the diffusion of silicon from the insulating layer 6 to the buried metal or improving the adhesion between the buried metal and the insulating layer 6 and the conductive layer 4.
  • barrier layers 10 can be applied.
  • a barrier layer having a two-layer structure in which a Ti film and a TiN film are sequentially stacked a barrier layer having a two-layer structure in which a TaN film and a Ta film are sequentially stacked, a Ti film, a TiN film, a Ta film, and There is also a barrier layer using only one of the TaN films.
  • a barrier layer having a single-layer structure of a W film or a two-layer structure of a W film and a WN film can also be used.
  • the material and structure of the barrier layer 10 are determined depending on the type of the liner layer that is a conductive layer to be formed on the barrier layer 10.
  • the barrier layer 10 has a thickness of about 1 to 20 nm, for example.
  • a liner layer 12 is formed on the barrier layer 10 (S3).
  • This liner layer 12 is for improving adhesion and embedding characteristics with Cu used as an embedding metal in an embedding process performed in the subsequent processes.
  • Ru is used as the liner layer 12 as described above, but Co (cobalt), Ta (tantalum), or the like can also be used. However, Ru is preferably used from the viewpoint of improving adhesion and embedding characteristics.
  • the Ru film used as the liner layer 12 can be suitably formed by CVD using, for example, Ru 3 (CO) 12 as a raw material. In order to form this Ru film, for example, a CVD film forming apparatus as disclosed in Japanese Patent Application Laid-Open No. 2010-037631 can be used.
  • the liner layer 12 has a thickness of about 1 to 10 nm, for example.
  • a seed layer 14 is formed on the liner layer 12 (S4).
  • the seed layer 14 is for increasing the efficiency in the subsequent filling process.
  • the seed layer 14 is basically formed of the same material as the buried metal, and Cu is used here.
  • the seed layer 14 can be formed by, for example, a PVD (Physical Vapor Deposition) method, typically a sputtering method.
  • the seed layer 14 has a thickness of about 2 to 100 nm, for example.
  • the seed layer 14 can be omitted.
  • an embedding process for embedding the recess 8 with an embedded metal is performed to form a metal film 16 for embedding (S5).
  • the recess 8 is completely filled with the filling metal film 16.
  • Cu is used as the embedded metal for forming the embedded metal film 16.
  • a plating method can be mainly used.
  • a CVD method, an ALD (Atomic Layer Deposition) method or a PVD method in which a source gas and a reaction gas are alternately flowed to form thin films one by one, That is, a sputtering method can be used.
  • the embedding is preferably performed so that the thickness a of the embedding metal film 16 in the field portion 9, which is a surface other than the recess 8 on the surface of the wafer W, is greater than or equal to the depth b of the recess 8.
  • a thick metal film 16 is formed. That is, the buried metal film 16 is formed until “a ⁇ b”.
  • the diffusion preventing metal film 18 characteristic of the method of the present invention is formed on the entire surface of the semiconductor wafer so as to cover the entire upper surface of the embedding metal film 16.
  • a diffusion prevention film forming step of forming is performed (S6).
  • the metal film 18 for preventing diffusion a metal material having a lattice spacing close to that of the metal material of the metal film 16 for burying is used.
  • Ru is used as the metal material having the closest lattice spacing to this copper.
  • the method for forming this Ru film is the same as the method for forming the liner layer 12 made of the Ru film described with reference to FIG.
  • Such a metal film 18 for preventing diffusion By forming such a metal film 18 for preventing diffusion, it is consumed by diffusion by suppressing the diffusion of elements on the surface of the metal film 16 for embedding during an annealing process performed in a later process.
  • the energy to be directed can be directed to the growth of grains in the metal film. As a result, grains (crystal grains) can be efficiently grown and promoted.
  • the thickness of the metal film 18 for preventing diffusion is preferably 0.5 nm or more. If the thickness is less than 0.5 nm, the metal film 18 cannot be uniformly formed on the upper surface of the metal film 16 for embedding, and the film formation becomes uneven. Further, if the thickness of the metal film 18 for preventing diffusion is excessively large, the removal process described later requires a lot of time, so that the throughput is lowered. Therefore, the film thickness is preferably about 50 nm or less.
  • the semiconductor wafer on which the metal film 18 for diffusion prevention is formed is exposed to a high temperature state and annealed to stabilize the crystal structure of each metal element ( S7).
  • the annealing temperature is preferably in the range of 100 to 500 ° C., more preferably in the range of 150 to 400 ° C., and still more preferably in the range of 200 to 350 ° C. If the annealing temperature is lower than 100 ° C., the effect of annealing cannot be fully exerted, and if it is higher than 500 ° C., the element sucking phenomenon occurs, which is not preferable.
  • step S7 By forming the diffusion-preventing metal film 18 made of Ru on the surface of the embedded metal film 16 made of Cu in this way, these lattice intervals are very close to each other and adhesion is increased. For this reason, when the annealing process of step S7 is performed, thermal diffusion of Cu element on the Cu surface is suppressed. As a result, the energy to be consumed for the thermal diffusion is directed to the crystal growth, and the growth of crystal grains, that is, grains, is efficiently performed to promote the growth. As a result, since the length or area of the interface between crystal grains that tend to cause electromigration is reduced, the occurrence of electromigration can be suppressed accordingly.
  • a removal process is performed to scrape off and remove the excess thin film on the surface of the semiconductor wafer (S8).
  • a CMP Chemical Mechanical Polishing
  • the embedding metal film 16 is formed on the surface of the semiconductor wafer which is the object to be processed having the recess 8 on the surface, and the recess is embedded, and the metal film 16 is covered so as to cover the metal film 16. Since the metal film 18 for preventing diffusion is formed on the entire surface of the semiconductor wafer as the processing object, and then this semiconductor wafer as the processing object is annealed, the adhesion of the embedded metal and the embedding characteristics are improved. Not only can this be achieved, but electromigration resistance can also be improved.
  • FIG. 3 is a diagram showing the state of the crystal structure of each metal centering on copper
  • FIGS. 4A and 4B are schematic views showing the state of face spacing when Cu layers are stacked depending on the liner layer.
  • FIG. 3 shows the crystal structure, lattice parameters, and lattice spacing (plane spacing and deviation from Cu) of the elements of Cu, Ru, Ta, and Ti.
  • the Ru spacing is closest to the Cu (111) plane.
  • the deviation amounts of the Ta and Ti crystal lattices are 11.9% and 9.77%, respectively, whereas the deviation amount of the Ru crystal lattice is only 2.57%, and the deviation amount is the largest. Few.
  • the use of Ru metal as the liner layer 12 can improve the adhesion to the Cu film and can also improve the embedding characteristics of the recess.
  • 4A and 4B show the deviation of the crystal lattice of Cu, FIG. 4A shows the case where Ta or Ti is used as the liner layer, and FIG. 4B shows the case where Ru is used as the liner layer.
  • the crystal size of the Cu film on the Ru film becomes smaller than the crystal size of the Cu film on the Ta film or Ti film.
  • the crystal size of the Cu (111) plane when a Cu film was formed on a stacked structure of TaN having a thickness of 4 nm and Ta film having a thickness of 2 nm and annealing was performed was 15 nm.
  • the crystal size of the Cu (111) plane when the Cu film was formed on the laminated structure of the Ru film and annealed was 11 nm.
  • the Ru layer is used as the liner layer, the adhesion and the like are improved, but the crystal size of the Cu film is reduced.
  • electromigration tends to occur as grain boundary diffusion at the crystal (grain) interface in the Cu film. Therefore, as described above, when the crystal size of the Cu film is small, the length or area of the interface between the Cu crystals increases accordingly, and grain boundary diffusion is likely to occur, resulting in deterioration of electromigration resistance. Furthermore, when the crystal size of the Cu film is small, if Cu crystal grows in the subsequent process, voids may be generated in the Cu film.
  • the diffusion preventing metal film 18 is formed on the Cu film which is the embedding metal film 16 to promote the crystal growth while suppressing the diffusion of the Cu film surface. ing.
  • a semiconductor wafer on which a metal film for preventing diffusion is formed and a semiconductor wafer on which no metal film is formed are prepared. Confirmed growth.
  • FIG. 5A and 5B are cross-sectional views of a thin film laminated structure when an experiment for confirming the action of the metal film for preventing diffusion is performed.
  • FIG. 5A shows the structure for preventing diffusion on the metal layer 16 for embedding. A sample in which the metal film 18 is not formed is shown, and
  • FIG. 5B shows a sample in which the diffusion-preventing metal film 18 is formed on the embedding metal layer 16.
  • FIG. 5A corresponds to a conventional method and corresponds to an insulating layer 6 made of SiO 2 , a barrier layer 10 made of a Ti film, a liner layer 12 made of a Ru film, and a metal film 16 for embedding on a semiconductor wafer which is a silicon substrate.
  • Cu films 20 are sequentially stacked.
  • FIG. 5B corresponds to the method of the present invention, in which an insulating layer 6 made of SiO 2 , a barrier layer 10 made of Ti film, a liner layer 12 made of Ru film, and a metal film 16 for embedding are formed on the silicon substrate.
  • a diffusion preventing metal film 18 made of a corresponding Cu film 20 and Ru film is sequentially laminated.
  • each sample on which the various thin films shown in FIGS. 5A and 5B were formed was annealed at a temperature of 150 ° C. for 30 minutes. Then, the size of the Cu crystal in each Cu film 20 was measured. As a result, in the case corresponding to the conventional method shown in FIG. 5A, the average value of Cu crystals in the Cu film 20 was about 58 nm. On the other hand, in the case of the one corresponding to the method of the present invention shown in FIG. 5B, the average value of the Cu crystals in the Cu film 20 is about 122 nm, and the Cu crystals are grown to be about twice as large. I was able to confirm.
  • FIG. 6A and 6B schematically show the state of Cu crystals in the Cu film 20 of the sample corresponding to the present invention shown in FIG. 5B.
  • FIG. 6A shows a state before annealing
  • FIG. 6B shows a state after annealing. It is.
  • the Cu crystal size in the Cu film 20 has many fine portions, but after the annealing treatment, the Cu crystals grow and become large as shown in FIG. 6B. It has become.
  • the reason why the crystal growth can be promoted by annealing with the diffusion-preventing metal film 18 formed on the surface of the Cu film 20 corresponding to the burying metal film 16 is as follows. I think so. That is, normally, since the energy of the surface of the Cu film is the highest, the atoms on the surface are very easy to move and heat diffuse easily. However, if there is a Ru film on the surface of the Cu film that has a small amount of deviation in the lattice spacing with respect to Cu, the Ru film is strongly bonded at the interface between the two, thereby suppressing thermal diffusion. As a result, the energy that should originally be consumed by thermal diffusion is used for the growth of the Cu crystal, and as described above, the Cu crystal grows in the Cu film. Therefore, according to the present invention, not only can the adhesion and embedding characteristics of the buried metal be improved, but also the electromigration resistance due to diffusion of the Cu grain boundary can be improved.
  • the thickness a of the metal film 16 for burying in the field portion 9 is considerably increased, and this thickness a is greater than the depth b of the recess 8 (a By setting the thickness to ⁇ b), it is possible to grow larger copper crystal grains as the filling metal film 16 during the annealing process. That is, since Cu crystal grains grow downward from the upper part of the copper film, a large amount of thick copper film is present on the field portion 9 and if “a ⁇ b” as described above, Accordingly, the growth of crystal grains is promoted, and sufficiently large crystal grains grow to the lower portion of the copper film.
  • the burying metal film 16 in the field portion 9 is formed as described above. It can be seen that the thickness a should be set to a thickness equal to or greater than the depth b of the recess 8.
  • FIG. 7 shows this, and is a graph showing the relationship between the annealing temperature with respect to the Cu film thickness and the grain size of the Cu crystal grains.
  • a SiO 2 film, a TaN film (4 nm), a Ru film (2 nm), and a Cu film as a filling metal film are sequentially formed on a silicon substrate wafer, and further a Ru film as a diffusion preventing metal film is formed on the surface thereof.
  • a film was formed to prepare a sample, and the sample was annealed (pressure: 10 Torr, 30 minutes).
  • As samples two types of Cu films having a thickness of 30 nm and 50 nm were prepared and annealed.
  • the crystal grain size was measured using an XRD (fluorescence X-ray analyzer).
  • the size of the grain size of the Cu crystal grains depends on the annealing temperature, but from 13 to 16 nm. It has expanded to 18-19 nm. That is, it can be seen that the larger the thickness of the Cu film, the larger the crystal grain size.
  • the depth (b) of 132 nm and the width of the concave portion 8 formed by the groove-shaped trench portion having a width of 80 nm is filled with the Cu film, and the copper film of the field portion at this time is filled.
  • the grain size of the Cu crystal grains after the annealing treatment when the thickness (a) was 340 nm was measured with a transmission electron microscope (TEM). The result is shown in FIG. FIG. 8 is a transmission electron micrograph showing a cross-section when a Cu film is embedded in a groove-shaped trench portion which is a concave portion and cut at a portion corresponding to the center of the trench portion.
  • TEM transmission electron microscope
  • the average grain size of the Cu crystal grains obtained from FIG. 8 is about 98 nm, and it was found that a grain size larger than 80 nm, which is the trench width, can be obtained.
  • the grain size of the Cu crystal grains is preferably set to be equal to or larger than the width of the concave portion 8 that is a trench portion, that is, larger than the wiring width. It is preferable to set the size within a range of about 1 to 2 times the width (opening width).
  • the width of the recess that is, the trench width is about 10 to 200 nm.
  • the depth of the trench as a recess is about 100 to 250 nm
  • the ratio of the trench width to the depth of the trench as a recess that is, the aspect ratio AR is about “2 to 10”.
  • this embodiment can be variously modified without being limited to the above embodiment.
  • the case where Cu is used as the metal film 16 for embedding has been described as an example.
  • the present invention is not limited to this, and tungsten (W) or aluminum (Al) can also be used. That is, as the metal film 16, one material selected from the group consisting of Cu, W, and Al can be used.
  • the present invention is not limited to this, and what is necessary is that the metal film 16 for embedding is pressed from above. Even a simple metal can suppress the diffusion of elements on the surface, and in addition to the metal film 18 for preventing diffusion, Co, Ta, and Ti can be suitably used. That is, as the metal film for preventing diffusion, one material selected from the group consisting of Ru, Co, Ta, and Ti can be suitably used.
  • the semiconductor wafer is described as an example of the object to be processed.
  • this semiconductor wafer includes a silicon substrate and a compound semiconductor substrate such as GaAs, SiC, and GaN, and is not limited to these substrates.
  • the present invention can also be applied to glass substrates, ceramic substrates, and the like used in liquid crystal display devices.

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Abstract

　表面に凹部８を有する被処理体である半導体ウエハの表面に凹部を埋め込むように薄膜を形成する薄膜の形成方法は、半導体ウエハの表面に埋め込み用の金属膜１６を形成して凹部を埋め込む工程と、金属膜１６を覆うようにして被処理体である半導体ウエハの表面の全面に拡散防止用の金属膜１８を形成する工程と、被処理体である半導体ウエハをアニールする工程とを有する。

Description

薄膜の形成方法
本発明は、半導体ウエハ等の被処理体に形成されている凹部を埋め込むために用いる薄膜の形成方法に関する。
一般に、半導体デバイスを製造するには、半導体ウエハに成膜処理やパターンエッチング処理等の各種の処理を繰り返し行って所望のデバイスを製造するが、半導体デバイスのさらなる高集積化および高微細化の要請より、線幅やホール径が益々微細化されている。そして、配線材料や埋め込み材料としては、従来は主としてアルミニウム合金が用いられていたが、最近は線幅やホール径が益々微細化されて、且つ動作速度の高速化が望まれていることからタングステン（Ｗ）や銅（Ｃｕ）等も用いられる傾向にある。
そして、上記Ａｌ、Ｗ、Ｃｕ等の金属材料を配線材料やコンタクトのためのホールの埋め込み材料として用いる場合には、例えばシリコン酸化膜（ＳｉＯ２）等の絶縁材料と上記金属材料との間で例えばシリコンの拡散が生ずることを防止したり、膜の密着性を向上させる目的で、あるいはホールの底部でコンタクトされる下層の電極や配線層等の導電層との間の密着性等を向上する目的で、上記絶縁層や下層の導電層との間の境界部分にバリヤ層を介在させることが行われている。そして、上記バリヤ層としてはＴａ膜、ＴａＮ膜、Ｔｉ膜、ＴｉＮ膜等が広く知られている（特許文献１～４）。
　また最近では、上記バリヤ層の上層に、埋め込み金属との密着性を向上させる目的で薄いライナ層を設けることも行われている。このライナ層は、上述のように埋め込み金属との密着性を向上させる目的から、埋め込み金属層と格子間隔が近い材料が主に用いられ、例えば埋め込み金属が銅の場合には、ライナ層の材料として主にＲｕ（ルテニウム）を用いることが注目されている（例えば特許文献５）。
　上記特許文献５には、具体的には、いわゆるＤｕａｌ　Ｄａｍａｓｃｅｎｅ構造の開口部を含む部分に例えばＴａＮからなるバリヤ膜を形成した後、ライナ層としてＲｕ膜をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）で形成し、その後にＣｕを埋め込むことが記載されている。
特開２００３－１４２４２５号公報 特開２００６－１４８０７４号公報 特開２００４－３３５９９８号公報 特開２００６－３０３０６２号公報 特開２００７－１９４６２４号公報
　上述したように、Ｃｕを埋め込む前にライナ層としてＲｕ膜を形成することにより、線幅やホール径の微細化が進んでも、埋め込み金属であるＣｕとの密着性やＣｕの埋め込み特性の改善を図ることができるが、Ｒｕ膜よりなるライナ層を用いた場合には、ライナ層として例えばＴａ膜を用いた場合と比較して、エレクトロマイグレーション耐性が低下するという新たな問題が発生する。
　エレクトロマイグレーション耐性の向上という観点からは、上記特許文献３に、埋め込み用の銅膜を形成した後に化学機械的研磨により埋め込み部以外の余分な銅膜を除去して銅金属配線を形成し、この銅金属配線上に選択的にチタニウムやルテニウムを積層してからアニール処理する方法が記載されている。しかしながら、この特許文献３に示す成膜方法では、アニール処理を行っても銅膜における結晶粒の粒径が比較的小さく、エレクトロマイグレーションの耐性を十分に向上させることができないという問題がある。
　また、特許文献４には、凹部を銅の導電膜で埋め込んだ後に、余分な導電膜を除去することなくチタンやルテニウム等よりなる被覆膜を形成し、さらに熱処理を行うことが開示されている。しかし、この特許文献４では、導電膜中の結晶欠陥を、上記導電膜と被覆膜との界面へ移動させてこれを最終的に除去することを目的としており、エレクトロマイグレーション耐性の向上を目的としているものではない。
　本発明の目的は、埋め込み金属との密着性及び埋め込み特性の改善を図ることができるのみならず、エレクトロマイグレーション耐性も向上させることが可能な薄膜の形成方法を提供することにある。
　本発明者等は、上記目的を達成すべく鋭意研究した結果、埋め込み用の金属膜の上面に、この金属膜の金属材料と格子間隔が近い金属膜を形成した状態でアニール処理を施すことにより、埋め込み用の金属膜中の結晶の成長が効率的に行われてエレクトロマイグレーション耐性を向上させることができることを見出し、本発明に至った。
　本発明によれば、表面に凹部を有する被処理体の表面に凹部を埋め込むように薄膜を形成する薄膜の形成方法であって、前記凹部を含む前記被処理体の表面に埋め込み用の金属膜を形成して前記凹部を埋め込む工程と、前記金属膜を覆うようにして前記被処理体の表面の全面に拡散防止用の金属膜を形成する工程と、前記拡散防止用の金属膜が形成された前記被処理体をアニールする工程とを有する薄膜の形成方法が提供される。
図１は本発明の一実施形態に係る薄膜の形成方法における各工程における被処理体である半導体ウエハの状態を示す工程断面図である。 本発明の一実施形態に係る薄膜の形成方法を示すフローチャートである。 銅を中心とする各金属の結晶構造の状態を示す図である。 ライナ層としてＴａまたはＴｉを用い、その上にＣｕ層が積層された時のＣｕの結晶格子のずれを示す模式図である。 ライナ層としてＲｕを用い、その上にＣｕ層が積層された時のＣｕの結晶格子のずれを示す模式図である。 拡散防止用の金属膜の作用を確認する実験に用いた、埋め込み用の金属層の上に拡散防止用の金属膜を形成しない薄膜積層構造を示す断面図である。 拡散防止用の金属膜の作用を確認する実験に用いた、埋め込み用の金属層の上に拡散防止用の金属膜を形成した薄膜積層構造を示す断面図である。 拡散防止用の金属膜を形成した後アニール処理前のＣｕの結晶の状態を模式的に示す図である。 拡散防止用の金属膜を形成した後アニール処理後のＣｕの結晶の状態を模式的に示す図である。 Ｃｕ膜厚に対するアニール温度とＣｕ結晶粒の粒径との関係を示すグラフである。 凹部である溝状のトレンチ部内へＣｕ膜を埋め込み、トレンチ部中央に相当する部分で切断した時の断面を示す透過型電子顕微鏡写真である。 試料の切断位置を説明するための模式図である。
　以下に、添付図面を参照して、本発明の実施形態について詳細に説明する。ここでは埋め込み用の金属膜として銅（Ｃｕ）を用い、ライナ層としてルテニウム（Ｒｕ）を用いる場合を例にとって説明する。
　図１は本発明の一実施形態に係る薄膜の形成方法における各工程における被処理体である半導体ウエハの状態を示す工程断面図、図２は本発明の一実施形態に係る薄膜の形成方法を示すフローチャートである。
　ここでは、被処理体として、図１の（Ａ）に示すような、シリコン基板の表面に絶縁層１、２が順に形成され、絶縁層２の中に配線層等となる導電層４が形成され、この導電層４を覆うようにして絶縁層２の表面全体に例えばＳｉＯ２膜等よりなる絶縁層６が所定の厚さで形成され、絶縁層に配線用および／またはコンタクト用の凹部８が形成された半導体ウエハを準備し、最初にこの半導体ウエハに対してデガス処理を行う（Ｓ１）。このデガス処理では、半導体ウエハの表面に付着している水分や有機物等を飛ばしてこれらを除去する。
　半導体ウエハの導電層４はトランジスタやコンデンサの電極等に対応する場合もある。また絶縁層２と絶縁層６の界面にあるエッチストップ層や、導電層４の側面や底面を覆うバリヤ層等は図示を省略している。
　凹部８は、導電層４に対して電気的コンタクトを図るためのコンタクト用のスルーホールやビアホール、および／または配線用のトレンチ（溝）からなる。ここでは、細長いトレンチの底部にコンタクト用のビアホールを形成した、断面が２段構造のいわゆるＤｕａｌ　Ｄａｍａｓｃｅｎｅ構造を示している。この構造では、ビアホールの底部に下層の導電層４を露出させて、トレンチに形成された配線と下層の導電層４とのコンタクトをとる。
　このような構造の半導体ウエハにおいて、表面の凹部８以外の表面の部分をフィールド部９と称する。すなわち、このフィールド部９は、ここでは絶縁層６に形成された凹部８を除く上面の平坦部側を指すことになる。
　デガス処理を行った後、図１の（Ｂ）に示すように、この凹部８内の底面及び側面を含めた半導体ウエハの表面全体に、すなわち絶縁層６の上面全体にバリヤ層１０を所望の厚さで形成する（Ｓ２）。バリヤ層１０は、絶縁層６から埋め込み金属へのシリコンの拡散を防止したり、埋め込み金属と絶縁層６および導電層４との間の密着性を向上させる目的で形成される。
　バリヤ層１０としては種々のものを適用することができる。例えばＴｉ膜およびＴｉＮ膜を順次積層してなる２層構造のバリヤ層や、ＴａＮ膜およびＴａ膜を順次積層してなる２層構造のバリヤ層や、さらに、Ｔｉ膜、ＴｉＮ膜、Ｔａ膜及びＴａＮ膜の内の１層のみを用いたバリヤ層も存在する。さらにまた、Ｗ膜の１層構造や、Ｗ膜とＷＮ膜の２層構造のバリヤ層を用いることもできる。いずれにしても、このバリヤ層１０の上層に形成されることになる導電層であるライナ層の種類によってバリヤ層１０の材質及び構造が決定される。このバリヤ層１０の厚さは、例えば１～２０ｎｍ程度である。
　次に、図１の（Ｃ）に示すように、バリヤ層１０上にライナ層１２を形成する（Ｓ３）。このライナ層１２は、これ以降の工程で行われる埋め込み工程で埋め込み金属として用いられるＣｕとの密着性及び埋め込み特性を向上させるためのものである。本実施形態においては、ライナ層１２としては、上述したようにＲｕが用いられるが、その他にＣｏ（コバルト）やＴａ（タンタル）等を用いることもできる。ただし、密着性および埋め込み特性を向上させる観点からはＲｕを用いるのが好ましい。ライナ層１２として用いるＲｕ膜は、原料として例えばＲｕ３（ＣＯ）１２を用いて、ＣＶＤ法により好適に形成することができる。このＲｕ膜を形成するには、例えば特開２０１０－０３７６３１号公報に開示されているようなＣＶＤ成膜装置を用いることができる。このライナ層１２の厚さは、例えば１～１０ｎｍ程度である。
　次に、図１の（Ｄ）に示すように、上記ライナ層１２の上にシード層１４を形成する（Ｓ４）。このシード層１４は、この後に行われる埋め込み工程における効率を高めるためのものである。このシード層１４としては基本的には埋め込み金属と同じ材料で形成され、ここではＣｕが用いられる。このシード層１４は、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、典型的にはスパッタリング法により形成することができる。このシード層１４の厚さは、例えば２～１００ｎｍ程度である。なお、このシード層１４は省略することもできる。
　次に、図１の（Ｅ）に示すように、凹部８内を埋め込み金属により埋め込むための埋め込み工程を行って埋め込み用の金属膜１６を形成する（Ｓ５）。これにより、埋め込み用の金属膜１６により上記凹部８内を完全に埋め込めようにする。この埋め込み用の金属膜１６を形成する埋め込み金属としては、上述のようにＣｕを用いる。この埋め込み工程は、主としてメッキ法を用いることができるが、その他にＣＶＤ法、原料ガスと反応ガスとを交互に繰り返して流して薄膜を一層ずつ形成するＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒｄ　Ｄｅｐｏｓｉｔｉｏｎ）法やＰＶＤ法、すなわちスパッタリング法を用いることができる。
　この場合、好ましくは、ウエハＷの表面の凹部８以外の表面であるフィールド部９における上記埋め込み用の金属膜１６の厚さａが、凹部８の深さｂ以上の厚さになるように埋め込み用の金属膜１６を厚く形成する。すなわち、”ａ≧ｂ”となるまで埋め込み用の金属膜１６の成膜を行う。これにより、後述するように後工程で行われるアニール処理時に成長する埋め込み用の金属膜１６を構成するＣｕの結晶粒の粒径を大きくすることが可能となる。
次に、図１の（Ｆ）に示すように、埋め込み用の金属膜１６の上面全体を覆うようにして半導体ウエハの表面の全面に、本発明方法に特徴的な拡散防止用の金属膜１８を形成する拡散防止膜形成工程を行う（Ｓ６）。この拡散防止用の金属膜１８としては、上記埋め込み用の金属膜１６の金属材料と格子間隔が近い金属材料を用いるようにする。ここでは、埋め込み用の金属膜１６としてＣｕを用いているので、この銅に最も格子間隔が近い金属材料としてＲｕを用いている。このＲｕ膜の成膜方法は図１（Ｃ）で説明したＲｕ膜よりなるライナ層１２の形成方法と同じである。
　このような拡散防止用の金属膜１８を形成しておくことにより、後工程で行われるアニール処理時に、埋め込み用の金属膜１６の表面での元素の拡散を抑制することにより、拡散によって消費されるべきエネルギーを金属膜中のグレインの成長に振り向けることができる。この結果、グレイン（結晶粒）の成長が効率的に行われてこの成長を促進させることができる。
　この場合、上記拡散防止用の金属膜１８の厚さは、０．５ｎｍ以上であることが好ましい。０．５ｎｍよりも薄いと、埋め込み用の金属膜１６の上面にこの金属膜１８を均一に形成できなくなって成膜がまだらになり、上記作用を効率的に発揮できないおそれが生ずる。また、上記拡散防止用の金属膜１８の厚さが過度に厚くなると、後述する除去工程に多くの時間を要するのでスループットが低下してしまう。したがって、その膜厚は５０ｎｍ程度以下であることが好ましい。
　次に、図１の（Ｇ）に示すように、上記拡散防止用の金属膜１８が形成された半導体ウエハを高温状態に晒してアニール処理を行い、各金属元素の結晶構造を安定化させる（Ｓ７）。このアニール温度は１００～５００℃の範囲内であることが好ましく、より好ましくは１５０～４００℃の範囲内、さらに好ましくは２００～３５０℃の範囲内である。このアニール温度が１００℃よりも低い場合には、アニールの効果を十分に発揮できず、また、５００℃よりも高過ぎると、元素の吸い上がり現象が生じて好ましくない。
　このようにＣｕからなる埋め込み用の金属膜１６の表面にＲｕからなる拡散防止用の金属膜１８を形成しておくことにより、これらの格子間隔が非常に近似して密着性が高くなっていることから、工程Ｓ７のアニール処理が行われた時に、Ｃｕ表面でのＣｕ元素の熱拡散が抑制される。この結果、この熱拡散に消費されるべきエネルギーが結晶成長に向けられて結晶粒、すなわちグレインの成長が効率的に行われてこの成長を促進させることができる。この結果、エレクトロマイグレーションが生ずる傾向にある結晶粒同士の界面の長さ、あるいは面積が少なくなるので、その分、エレクトロマイグレーションの発生を抑制することが可能となる。
　次に、図１の（Ｈ）に示すように、半導体ウエハの表面上にある余分な薄膜を削り取って除去する除去工程を行う（Ｓ８）。この除去工程では、凹部８の外側や半導体ウエハの表面に存在する不要な薄膜を例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｉｎｇ）処理によって除去する。これにより、凹部の埋め込み処理が完了することになる。
　このように、本実施形態では、表面に凹部８を有する被処理体である半導体ウエハの表面に埋め込み用の金属膜１６を形成して凹部の埋め込みを行い、金属膜１６を覆うようにして被処理体である半導体ウエハの表面の全面に拡散防止用の金属膜１８を形成し、その後被処理体であるこの半導体ウエハをアニールするようにしたので、埋め込み金属の密着性および埋め込み特性の改善を図ることができるのみならず、エレクトロマイグレーション耐性も向上させることができる。
＜本発明方法の評価＞
　次に、上述したような本発明の薄膜の形成方法について実験を行った際の評価結果について説明する。まず、拡散防止用の金属膜１８の作用の説明に先立ってライナ層１２の作用について説明する。このライナ層１２は前述したように、埋め込み用の金属膜１６である銅との密着性を主に改善するものである。このように、密着性を改善するためには、銅の格子間隔とできるだけ近似する材料をライナ層１２として用いることが好ましい。図３は銅を中心とする各金属の結晶構造の状態を示す図、図４Ａ、図４Ｂはライナ層に依存してＣｕ層が積層される時の面間隔の状態を示す模式図である。
　図３にはＣｕ、Ｒｕ、Ｔａ、Ｔｉの各元素の最密面の結晶構造、格子パラメータ、格子間隔（面間隔及びＣｕに対するずれ量）が示されている。特に格子間隔において、面間隔及びＣｕに対する面間隔のずれ量に着目すると、Ｃｕ（１１１）面に対してＲｕの面間隔が最も近い。そして、上記Ｔａ、Ｔｉの結晶格子のずれ量はそれぞれ１１．９％、９．７７％であるのに対して、Ｒｕの結晶格子のずれ量は僅か２．５７％であり、最もずれ量が少ない。
　したがって、Ｒｕ金属をライナ層１２として用いることにより、Ｃｕ膜との密着性を向上させることができ、凹部の埋め込み特性も向上させることができることがわかる。図４Ａ、図４ＢはＣｕの結晶格子のずれを示しており、図４Ａはライナ層としてＴａまたはＴｉを用いたもの、図４Ｂはライナ層としてＲｕを用いたものである。
　図４Ａに示すように下地のライナ層として面間隔のずれ量が大きいＴａやＴｉを用いた場合には、この上に積層されるＣｕ膜の格子間隔Ｌ１は本来の格子間隔よりも大きくずれてしまい、ここに歪が生じて両者間の密着性が劣ってしまう。
　これに対して、図４Ｂに示すように下地のライナ層として面間隔のずれ量が小さいＲｕを用いた場合には、この上に積層されるＣｕ膜の格子間隔Ｌ２は本来の格子間隔に近くなり、この結果、両者間の密着性を大幅に向上できることがわかる。
　ところが、Ｃｕ膜の結晶サイズを比較すると、Ｃｕ／Ｒｕ界面での良好な密着性があることから、アニール処理を行ってもＣｕ結晶の成長が起き難い状態となっている。この結果、Ｒｕ膜上のＣｕ膜の結晶サイズは、Ｔａ膜やＴｉ膜上のＣｕ膜の結晶サイズと比較して小さくなってしまう。例えば、厚さが４ｎｍのＴａＮ及び厚さ２ｎｍのＴａ膜の積層構造上にＣｕ膜を成膜してアニール処理を行った時のＣｕ（１１１）面の結晶サイズは１５ｎｍであった。これに対して、Ｒｕ膜の積層構造上にＣｕ膜を成膜してアニール処理を行った時のＣｕ（１１１）面の結晶サイズは１１ｎｍであった。このように、Ｒｕ層をライナ層として用いると、密着性等は向上するが、Ｃｕ膜の結晶サイズが小さくなってしまう。
　ここで、エレクトロマイグレーションはＣｕ膜中の結晶（グレイン）界面において粒界拡散として生ずる傾向にある。従って、上述のようにＣｕ膜の結晶サイズが小さいと、その分、Ｃｕ結晶同士の界面の長さ、或いは面積が増加して粒界拡散が生じ易くなってエレクトロマイグレーション耐性が劣化してしまう。更には、Ｃｕ膜の結晶サイズが小さいと、その後のプロセスにおいてＣｕ結晶の成長が起こると、その際、Ｃｕ膜中にボイドが発生するおそれもある。
　そこで、本発明では上述したように、埋め込み用の金属膜１６であるＣｕ膜上に拡散防止用の金属膜１８を形成して、Ｃｕ膜表面の拡散を抑制しつつ結晶成長を促進させるようにしている。上記拡散防止用の金属膜１８の作用を確認するために、図５Ａ、図５Ｂに示すように拡散防止用の金属膜を形成した半導体ウエハと形成していない半導体ウエハを用意してＣｕ結晶の成長について確認を行った。
　図５Ａ、図５Ｂは拡散防止用の金属膜の作用を確認する実験を行った時の薄膜積層構造の断面図を示すものであり、図５Ａは埋め込み用の金属層１６上に拡散防止用の金属膜１８を形成していない試料を示し、図５Ｂは埋め込み用の金属層１６上に拡散防止用の金属膜１８を形成した試料を示す。
　図５Ａは従来方法に対応し、シリコン基板である半導体ウエハ上にＳｉＯ２よりなる絶縁層６、Ｔｉ膜よりなるバリヤ層１０、Ｒｕ膜よりなるライナ層１２および埋め込み用の金属膜１６に相当するＣｕ膜２０を順次積層している。
　これに対して、図５Ｂは本発明方法に対応し、シリコン基板上にＳｉＯ２よりなる絶縁層６、Ｔｉ膜よりなるバリヤ層１０、Ｒｕ膜よりなるライナ層１２、埋め込み用の金属膜１６に相当するＣｕ膜２０およびＲｕ膜よりなる拡散防止用の金属膜１８を順次積層している。
　図５Ａおよび図５Ｂに示す各種の薄膜を形成した各試料に対して、それぞれ１５０℃の温度で３０分間のアニール処理を施した。そして、各Ｃｕ膜２０におけるＣｕ結晶の大きさをそれぞれ測定した。この結果、図５Ａに示す従来方法に対応するものの場合には、Ｃｕ膜２０中におけるＣｕ結晶の平均値は５８ｎｍ程度であった。これに対して、図５Ｂに示す本発明方法に対応するものの場合には、Ｃｕ膜２０におけるＣｕ結晶の平均値は１２２ｎｍ程度であり、略２倍の大きさにＣｕ結晶が成長していることを確認することができた。
　図６Ａおよび図６Ｂは図５Ｂの本発明に対応する試料のＣｕ膜２０におけるＣｕの結晶の状態を模式的示すものであり、図６Ａはアニール処理前のもの、図６Ｂはアニール処理後のものである。アニール処理前にあっては、図６Ａに示すようにＣｕ膜２０におけるＣｕの結晶サイズはかなり細かい部分が多いが、アニール処理後にあっては、図６Ｂに示すようにＣｕ結晶が成長して大きくなっている。
　このように、埋め込み用の金属膜１６に相当するＣｕ膜２０の表面に拡散防止用の金属膜１８を形成した状態でアニール処理することにより、結晶の成長を促進させることができる理由は次のように考えられる。すなわち、通常は、Ｃｕ膜の表面のエネルギーが一番高いことから、表面での原子は非常に動き易くて熱拡散し易い状態になっている。しかし、このＣｕ膜の表面にＣｕに対して格子間隔のずれ量が少ないＲｕ膜が存在すると、両者の界面で強く結合されて熱拡散が抑制される。その結果、本来は熱拡散で消費されるべきエネルギーがＣｕ結晶の成長の方に使われることになり、上述したようにＣｕ膜においてＣｕ結晶が成長することになる。このため、本発明によれば、埋め込み金属の密着性および埋め込み特性の改善を図ることができるのみならず、Ｃｕ粒界の拡散によるエレクトロマイグレーション耐性も向上させることができる。
　また、前述したように上記埋め込み用の金属膜１６の形成に際し、フィールド部９における埋め込み用の金属膜１６の厚さａをかなり厚くし、この厚さａを凹部８の深さｂ以上（ａ≧ｂ）の厚さに設定することにより、アニール処理時において埋め込み用の金属膜１６である銅の結晶粒を一層大きく成長させることができる。すなわち、銅膜の上側部分から下方に向けてＣｕ結晶粒の成長は生じるので、フィールド部９上に多量の膜厚の厚い銅膜が存在して上述のように”ａ≧ｂ”にすると、その分、結晶粒の成長が促進されて銅膜の下側部分まで十分に大きな結晶粒が成長することになる。したがって、凹部８内の底部側に堆積しているＣｕ膜（金属膜１６）まで十分に大きな結晶粒となるまで成長させるためには、上述のようにフィールド部９における埋め込み用の金属膜１６の厚さａを、凹部８の深さｂ以上の厚さに設定するのがよいことがわかる。
　上述のように埋め込み用の金属膜１６であるＣｕ膜の厚さを厚くすればする程、アニール処理時におけるこのＣｕ膜の結晶粒の粒径を大きくすることができる。図７はこのことを示すものであり、Ｃｕ膜厚に対するアニール温度とＣｕ結晶粒の粒径との関係を示すグラフである。ここでは、シリコン基板のウエハ上にＳｉＯ２膜、ＴａＮ膜（４ｎｍ）、Ｒｕ膜（２ｎｍ）および埋め込み用の金属膜としてＣｕ膜を順次形成し、さらにその表面に拡散防止用の金属膜としてＲｕ膜を形成して試料を作製し、この試料に対しアニール処理（圧力：１０Ｔｏｒｒ、３０分）を行った。なお、試料としては、Ｃｕ膜の厚さが３０ｎｍのものと５０ｎｍのものの２種類作製し、これらについてアニール処理を行った。また、結晶粒の粒径は、ＸＲＤ（蛍光Ｘ線分析器）を用いて測定した。
　このグラフから明らかなように、埋め込み用の金属膜であるＣｕ膜の厚さを、３０ｎｍから５０ｎｍへ厚くすると、Ｃｕ結晶粒の粒径の大きさはアニール温度にもよるが、１３～１６ｎｍから１８～１９ｎｍへ拡大している。すなわち、Ｃｕ膜の厚さを大きくすればする程、その結晶粒の粒径を大きくすることができることがわかる。
　また、上記した成膜方法を用いて、深さ（ｂ）が１３２ｎｍであり、幅が８０ｎｍの溝状のトレンチ部よりなる凹部８内をＣｕ膜で埋め込み、この時のフィールド部の銅膜の厚さ（ａ）を３４０ｎｍにした時のアニール処理後のＣｕ結晶粒の粒径を透過型電子顕微鏡（Transmission　Electron　Microscope：ＴＥＭ）により測定した。その結果を図８に示す。図８は凹部である溝状のトレンチ部内へＣｕ膜を埋め込み、トレンチ部中央に相当する部分で切断した時の断面を示す透過型電子顕微鏡写真である。ここでは、図９に示すように、トレンチ部の中央を縦方向に切断した時の断面を示している。この図８から得られたＣｕ結晶粒の平均粒径の大きさは９８ｎｍ程度であり、トレンチ幅である８０ｎｍよりも大きな粒径が得られることがわかった。
　この場合、Ｃｕ結晶粒の粒径の大きさは、トレンチ部である凹部８の幅以上、すなわち配線幅以上の大きさにするのがよく、実際的には粒径の大きさを、凹部８の幅（開口幅）の１～２倍程度の範囲内の大きさに設定するのが好ましい。また現状の半導体集積回路では、凹部の幅、すなわちトレンチ幅は１０～２００ｎｍ程度である。また凹部であるトレンチ部の深さは１００～２５０ｎｍ程度であり、トレンチ幅と凹部であるトレンチ部の深さとの比、すなわちアスペクト比ＡＲは”２～１０”程度である。
　なお、本実施形態は上記実施形態に限定されることなく種々変形が可能である。例えば、上記実施形態では、埋め込み用の金属膜１６としてＣｕを用いた場合を例にとって説明したが、これに限定されず、タングステン（Ｗ）、アルミニウム（Ａｌ）を用いることもできる。すなわち、金属膜１６としては、Ｃｕ、Ｗ、およびＡｌからなる群から選択される１の材料を用いることができる。
　また上記実施形態では、拡散防止用の金属膜１８としてルテニウム（Ｒｕ）を用いた場合を例にとって説明したが、これに限定されず、埋め込み用の金属膜１６を上から押さえ込んでいればどのような金属でも表面での元素の拡散を抑制することができ、拡散防止用の金属膜１８としての他、Ｃｏ、ＴａおよびＴｉを好適に用いることができる。すなわち、拡散防止用の金属膜として、Ｒｕ、Ｃｏ、ＴａおよびＴｉよりなる群から選択される１の材料を好適に用いることができる。
　さらに、上記実施形態では被処理体として半導体ウエハを例にとって説明したが、この半導体ウエハにはシリコン基板やＧａＡｓ、ＳｉＣ、ＧａＮなどの化合物半導体基板も含まれ、更にはこれらの基板に限定されず、液晶表示装置に用いるガラス基板やセラミック基板等にも本発明を適用することができる。

Claims (14)

  1. 　表面に凹部を有する被処理体の表面に凹部を埋め込むように薄膜を形成する薄膜の形成方法であって、
    　前記凹部を含む前記被処理体の表面に埋め込み用の金属膜を形成して前記凹部を埋め込む工程と、
    　前記金属膜を覆うようにして前記被処理体の表面の全面に拡散防止用の金属膜を形成する工程と、
    　前記拡散防止用の金属膜が形成された前記被処理体をアニールする工程と、
    を有する薄膜の形成方法。
  2. 　前記埋め込み用の金属膜を形成して前記凹部を埋め込む際に、前記被処理体の表面の凹部以外の表面であるフィールド部における前記埋め込み用の金属膜の厚さが、前記凹部の深さ以上とされる請求項１に記載の薄膜の形成方法。
  3. 　前記アニールする工程では、前記埋め込み用の金属膜の結晶粒の粒径が、前記凹部の幅以上の大きさになる請求項１に記載の薄膜の形成方法。
  4. 　前記埋め込み用の金属膜を形成して前記凹部を埋め込む工程の前工程としてのバリヤ層を形成する工程をさらに有する請求項１に記載の薄膜の形成方法。
  5. 　前記バリヤ層を形成する工程と前記金属膜を形成して前記凹部を埋め込む工程との間に行われる、シード層を形成する工程をさらに有する請求項４に記載の薄膜の形成方法。
  6. 　前記埋め込み用の金属膜を形成して前記凹部を埋め込む工程の前工程としてのバリヤ層を形成する工程と、前記バリア層の上にライナ層を形成する工程とをさらに有する請求項１に記載の薄膜の形成方法。
  7. 　前記ライナ層を形成する工程と前記埋め込み用の金属膜を形成して前記凹部を埋め込む工程との間に行われる、シード層を形成する工程をさらに有する請求項６に記載の薄膜の形成方法。
  8. 前記アニールする工程は、１００～５００℃の範囲内の温度で行われる請求項１に記載の薄膜の形成方法。
  9. 　前記拡散防止用の金属膜を形成した後、前記拡散防止用の金属膜と前記凹部以外の余分な前記埋め込み用の金属膜を除去する工程をさらに有する請求項１に記載の薄膜の形成方法。
  10. 　前記埋め込み用の金属膜は、銅、タングステンおよびアルミニウムよりなる群から選択される１の材料よりなる請求項１に記載の薄膜の形成方法。
  11. 　前記拡散防止用の金属膜は、Ｒｕ、Ｃｏ、ＴａおよびＴｉよりなる群から選択される１の材料よりなる請求項１に記載の薄膜の形成方法。
  12. 　前記埋め込み用の金属膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒｅｄ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法およびメッキ法よりなる群から選択される１の方法で形成される請求項１に記載の薄膜の形成方法。
  13. 前記拡散防止用の金属膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒｅｄ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びメッキ法よりなる群から選択される１の方法で形成される請求項１に記載の薄膜の形成方法。
  14. 　前記拡散防止用の金属膜の厚さは、０．５ｎｍ～５０ｎｍである請求項１に記載の薄膜の形成方法。
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